MICROCHIP Synopsys Synplify Pro ME

Specificazioni

• Nome di u produttu: Synopsys Synplify
• Tipu di pruduttu: Strumentu di sintesi logica
• Dispositivi supportati: FPGA è CPLD
• Lingue supportate: Verilog è VHDL
• Funzioni supplementari: FSM explorer, FSM viewer, Register re-timing, cunversione di clock Gated

Istruzzioni per l'usu di u produttu

Overview
Synopsys Synplify hè un strumentu di sintesi logica pensatu per i dispositi FPGA è CPLD. Accetta input d'altu livellu in lingue Verilog è VHDL è cunverte i disinni in netlists chjuchi è d'altu rendiment.

Input Design
Scrivite u vostru disignu in Verilog o VHDL cù a sintassi standard di l'industria.

Prucessu di sintesi
Aduprate Synplify o Synplify Pro per eseguisce u prucessu di sintesi nantu à u vostru disignu. L'uttellu ottimiserà u disignu per u dispositivu FPGA o CPLD di destinazione.

Verificazione di output
Dopu a sintesi, l'uttellu genera netlist VHDL è Verilog.
Pudete simule sti netlists per verificà a funziunalità di u vostru disignu.

FAQ

Chì faci Synplify?
Synplify è Synplify Pro sò strumenti di sintesi logica per i dispositi FPGA è CPLD. Synplify Pro offre funzioni avanzate per a gestione è ottimisazione di FPGA cumplessi.

Introduzione à Synopsys Synplify (Fate una quistione)

Stu documentu furnisce risposte à e dumande frequenti (FAQ) relative à l'uttellu Synopsys® Synplify®, è a so integrazione cù Libero® SoC Design Suite di Microchip. Stu documentu copre temi cum'è licenze, messagi d'errore è ottimisazione di sintesi. Stu documentu hè destinatu à aiutà l'utilizatori à utilizà in modu efficace Synplify per i disinni FPGA. Spiega e lingue HDL supportate, i requisiti di licenza è cumu risolve i prublemi cumuni. Inoltre, u documentu indirizza dumande specifiche in quantu à l'inferenza RAM, attributi, direttive è tecniche per migliurà l'area di cuncepimentu è a qualità di i risultati.

• Chì faci Synplify? (Fate una quistione)
  I prudutti Synplify è Synplify Pro sò strumenti di sintesi logica per Field Programmable Gate Array (FPGA) è Complex Programmable Logic Device (CPLD). L'uttellu Synplify Pro hè una versione avanzata di l'uttellu Synplify, cù parechje funzioni supplementari per a gestione è ottimisazione di FPGA cumplessi. Alcune funzioni supplementari dispunibuli in Synplify Pro sò l'esploratore di Finite State Machine (FSM), FSM viewer, Register re-timing è cunversione clock gated.
  Questi strumenti accettanu input d'altu livellu, scritti in lingue di descrizzione hardware standard di l'industria (Verilog è VHDL), è utilizendu l'algoritmi di Synplicity Behavior Extracting Synthesis Technology (BEST). Cunverte i disinni in netlists di design chjuchi è d'altu rendiment per i venditori di tecnulugia populari. L'arnesi scrivenu netlists VHDL è Verilog dopu a sintesi, chì ponu esse simulate per verificà a funziunalità.
• Quale lingua HDL supporta Synplify? (Fate una quistione)
  Verilog 95, Verilog 2001, System Verilog IEEE® (P1800) standard, VHDL 2008, è VHDL 93 sò supportati in Synplify. Per infurmazione nantu à e diverse custruzzioni di lingua, vede Synplify Pro for Microchip Language Support Reference Manual.
• Synplify accettarà l'istanziazioni manuali di macros Microchip? (Fate una quistione)
  Iè, Synplify cuntene librerie macro integrate per tutte e macros duru di Microchip cumprese porte logiche, contatori, flip-flops è I/O. Pudete instantiate manualmente queste macros in i vostri disinni Verilog è VHDL, è Synplify li passa à a netlist di output.
• Cumu funziona Synplify cù l'arnesi Microchip? (Fate una quistione)
  L'utile di sintesi Synopsys Synplify Pro® Microchip Edition (ME) hè integratu in Libero, chì vi permette di destinazione è ottimisà cumplettamente un disignu HDL per qualsiasi dispositivu Microchip. Cum'è cù tutti l'altri arnesi Libero, pudete lancià Synplify Pro ME direttamente da u Manager di Prughjettu Libero.
  Synplify Pro ME hè l'offerta standard in l'edizioni Libero. Synplify Pro ME hè lanciatu invuchendu l'eseguibile specificu in u strumentu Libero profile.

Installazione di scaricamentu di licenza (Fate una quistione)

Questa sezione risponde à e dumande relative à a prucedura di installazione è scaricamentu di licenza di Synplify in Libero.

1. Induve possu scaricà l'ultima versione di Synplify? (Fate una quistione)
   Synplify hè una parte di u scaricamentu di Libero è u ligame d'installazione standalone hè Microchip Direct.
2. Quale versione di Synplify hè liberata cù l'ultimu Libero? (Fate una quistione)
   Per a lista di e versioni di Synplify liberate cù Libero, vede Synplify Pro® ME.
3. Cumu aghjurnà à l'ultima versione di Synplify è aduprà in u Libero
   Project Manager? (Fate una quistione)
   Scaricate è installate l'ultima versione di Synplify da Microchip o Synopsys websitu, è cambia i paràmetri di sintesi in u strumentu Libero Project Manager profile da u Prughjettu Libero> Profiles menu.
4. Aghju bisognu di una licenza separata per eseguisce Synplify in Libero? (Fate una quistione)
   No, tutte e licenze Libero eccettu a licenza Libero-Standalone includenu una licenza per u software Synplify.
5. Induve è cumu uttene a licenza per Synplify? (Fate una quistione)
   Per dumandà una licenza gratuita, vede a Pagina di Licenze è cliccate nantu à u ligame Licenze Software è Sistema di Registrazione. Inserite l'infurmazioni necessarii, cumpresu l'ID di voluminu di a vostra unità C. Assicuratevi di applicà cù a vostra unità C, ancu s'ellu ùn hè micca u discu chì vulete installà u software. Per licenze pagate, cuntattate l'Uffiziu Locale di Vendita di Microchip.
6. Perchè ùn possu micca eseguisce Synplify in modu batch? Chì licenza hè bisognu? (Fate una quistione)
   Da u prompt di cumanda, andate à u cartulare induve u prugettu files sò situati è scrivite i seguenti.
   • Per Libero IDE: synplify_pro -batch -licensetype synplifypro_actel -log synpl.log TopCoreEDAC_syn.prj
   • Per Libero SoC: synplify_pro -batch -licensetype synplifypro_actel -log synpl.log asdasd_syn.tcl
     Nota: Duvete avè una licenza d'argentu per eseguisce Synplify in modu batch. Generate a vostra licenza d'argentu gratuitu à u portale Microchip.

Perchè a mo licenza Synplify ùn funziona micca? (Fate una quistione)

I passi per verificà u funziunamentu di a licenza sò i seguenti:

1. Verificate se a licenza hè scaduta.
2. Verificate se u LM_LICENSE_FILE hè stabilitu currettamente cum'è una variabile d'ambiente di l'utilizatori di Windows, chì indica u locu di u Libero License.dat file.
3. Verificate se u Libero IDE tool profile hè impostatu à Synplify Pro è a funzione di licenza Synplify hè attivata in a vostra licenza file.
4. Cercate a linea di funziunalità "synplifypro_actel" in u license.dat file:
   INCREMENT synplifypro_actel snpslmd 2016.09 21-nov-2017 uncounted \ 4E4905A56595B143FFF4 VENDOR_STRING=^1+S \
   HOSTID=DISK_SERIAL_NUM=ec4e7c14 ISSUED=21-nov-2016 ck=232 \ SN=TK:4878-0:1009744:181759 START=21-nov-2016
5. 5. Dopu avè situatu a linea di funziunalità, assicuratevi chì l'HostID hè currettu per l'urdinatore chì avete aduprà.

Possu aduprà a licenza Synplify ottenuta da Microchip (Fate una domanda)
No, se avete ricevutu una licenza Synplify da Microchip, puderete solu eseguisce Synplify ME.

• L'utile Synplify Pro Synthesis hè supportatu in tutte e licenze Libero? (Fate una quistione)
  U strumentu Synplify Pro Synthesis ùn hè micca supportatu in tutti i tipi di Licenza. Per più infurmazione nantu à a licenza, vede a Pagina di licenza.

Avvisi / Missaghji d'Errore (Fate una Quistione)

Sta rùbbrica furnisce infurmazioni nantu à parechji missaghji d'errore chì appariscenu durante a prucedura di stallazione.

1. Avvertimentu: L'entità superiore ùn hè ancu stabilita! (Fate una quistione)
   Stu messagiu d'avvertimentu significa chì Synplify ùn hà micca pussutu identificà l'entità superiore in u vostru disignu, per via di a cumplessità di u disignu. Avete bisognu di specificà manualmente u nome di l'entità superiore in l'opzioni di implementazione di Synplify. A figura seguente mostra un example. Figura 2-1. Esample Per specificà u nome di l'entità superiore
   
2. Avvisi nantu à a Pruning di Registru (Fate una Quistione) Synplify ottimiseghja u disignu per poda inutili, registri duplicati, rete o blocchi. Pudete cuntrullà manualmente a quantità di ottimisazione automatica appliendu e seguenti direttive:
   • *syn_keep-assicura chì s'è un filu hè guardatu durante a sintesi è u cappellu ùn ci sò micca ottimisazioni à traversu u filu. Questa direttiva hè generalmente aduprata per rompe l'ottimisazioni indesiderate è per assicurà e replicazioni create manualmente. Funziona solu nantu à e rete è a logica cumminativa.
   • *syn_preserve - assicura chì i registri ùn sò micca ottimizzati.
   • *syn_noprune - assicura chì una scatula negra ùn hè micca ottimizzata quandu i so outputs ùn sò micca usati (vale à dì, quandu i so outputs ùn guidanu micca logica).
   Per più infurmazione nantu à u cuntrollu di ottimisazione è i documenti Synplify, vede Synplify Pro for Microchip User Guide.
3. @W: FP101 |U disignu hà ottu buffer glubale istanciatu ma permessu hè solu sei (Fate una Quistione) @W: FP103— L'utilizatori ponu aduprà syn_global_buffers per aumentà i buffer di clock globale permessi à un massimu di 18.
   L'avvirtimenti sò creati perchè Synplify hà identificatu più di sei macros globale instantiate in u disignu. U numeru massimu predeterminatu di rete globale permessa in Synplify hè attualmente stabilitu à sei.
   Allora quandu l'uttellu prova à utilizà più di sei per stu disignu, genera un errore. Pudete aumentà manualmente u limitu predeterminatu à ottu (finu à 18 in IGLOO/e, ProASIC3/E è Fusion, è finu à ottu è 16 secondu u dispositivu SmartFusion 2 è IGLOO 2) aghjunghjendu un attributu di sintesi chjamatu syn_global_buffers.
   Per esampLe:
   cima di u modulu (clk1, clk2, d1, d2, q1, q2, reset) /* sintesi syn_global_buffers = 8 */; …… o l'architettura cumportanu di u cima hè attributu syn_global_buffers : integer; attributu syn_global_buffers di behave : l'architettura hè 8; ……
   Per più infurmazione, vede Synplify Pro for Microchip User Guide.
4. Errore: u profile per l'uttellu Synplify hè interattivu è site in modu batch: stu strumentu ùn pò micca esse invucatu (Fate una quistione)
   Duvete avè una licenza d'argentu per eseguisce Synplify in modu batch. Cuntattate u rappresentante locale di vendita di Microchip per cumprà una licenza d'argentu. Avete da assicurà chì u strumentu Libero Synthesis profile hè cunfiguratu per lancià Synplify in modu batch, se invucate Synplify da in Libero invece di direttamente da u prompt di cumanda. A figura seguente mostra cumu invucà Synplify da Libero.
   Figura 2-2. Esample per invocà Synplify da Dentru Libero
   
5. @E: CG103: "C:\PATH\code.vhd":12:13:12:13|Aspettate l'espressione (Fate una quistione)
   @E: CD488: "C:\PATH\code.vhd":14:11:14:11 - EOF in string literal
   Un cumentu dopu à qualcosa altru ch'è un puntu e virgola o una nova linea ùn hè micca permessu in VHDL. Dui tratti marcanu l'iniziu di un cumentu, chì hè ignoratu da u compilatore VHDL. Un cumentu pò esse nantu à una linea separata o à a fine di a linea. L'errore hè dovutu à i cumenti in una altra parte di u codice VHDL.
6. @E: Errore internu in m_proasic.exe (Fate una quistione)
   Questu ùn hè micca un cumpurtamentu di strumentu previstu. Per più infurmazione, cuntattate a squadra di supportu Synopsys Synplify, o a squadra di supportu tecnicu di Microchip se ùn avete micca un account di supportu Synopsys.
7. Perchè u mo bloccu logicu hè sparitu dopu a sintesi? (Fate una Quistione) Synplify ottimizeghja ogni bloccu logicu chì ùn hà micca un portu di output esternu.

Attributi / Direttive (Fate una quistione)

Questa sezione risponde à e dumande relative à l'attributi è direttive.

1. Cumu disattivà l'usu automaticu di u buffer di clock in Synplify? (Fate una quistione)
   Per disattivà u buffering automaticu di u clock per e rete o porti di input specifichi, utilizate l'attributu syn_noclockbuf. Pone u valore Boolean à unu o veru per disattivà u buffering automaticu di u clock.
   Pudete attaccà stu attributu à una architettura dura o modulu chì a ghjerarchia ùn sarà dissolvedduring ottimisazione di un portu, o reta.
   Per più infurmazione nantu à l'usu di l'attributu, vede u Synplify Pro for Microchip User Guide.
2. Chì attributu hè utilizatu per a priservà i registri? (Fate una quistione)
   A direttiva syn_preserve hè aduprata per a preservazione di i registri. Per più infurmazione nantu à questu attributu, vede u Synplify Pro for Microchip User Guide.
3. L'attributu syn_radhardlevel supporta e famiglie IGLOO è Fusion? (Fate una quistione)
   No, l'attributu syn_radhardlevel ùn hè micca supportatu in e famiglie IGLOO® è Fusion.
4. Cumu disattivà l'ottimisazione seriale in Synplify? (Fate una quistione)
   Aduprate a direttiva syn_preserve per disattivà l'ottimisazione seriale in Synplify.
5. Cumu possu aghjunghje un attributu in Synplify? (Fate una quistione)

Eseguite i seguenti passi per aghjunghje un attributu in Synplify:

1. Lanciate Synplify da u Manager di Prughjettu Libero.
2. Cliccate nant'à File > Novu > Limitazioni di Design FPGA.
3. Cliccate a tabulazione Attributi in u fondu di a foglia di calculu.
4. Cliccate doppiu nantu à qualsiasi di e cellule di l'attributu in a spreadsheet. Duvete vede un menu drop-down cù parechje attributi listati. Selezziunate unu di elli, è compie i campi richiesti in cunseguenza, cum'è mostra in a figura seguente.
5. Salvà u files è chjude u Scope Editor dopu avè finitu u compitu.

• Cumu inserisce un buffer di clock in u mo disignu? (Fate una quistione)
  Aduprate l'attributu syn_insert_buffer per inserisce un buffer di clock. U strumentu di sintesi inserisce un buffer di clock secondu i valori specifichi di u venditore chì specificate. L'attributu pò esse appiicatu nantu à i casi.
  Per più infurmazione nantu à l'usu di l'attributu, vede u Synplify Pro for Microchip User Guide.
• Cumu aumentà u numeru di buffer di clock globale utilizati in u mo disignu? (Fate una quistione)
  Aduprate l'attributu syn_global_buffers in u SCOPE per specificà u numeru di buffer globale per esse usatu in un disignu. Hè un integer trà 0 è 18. Per più infurmazione nantu à questu attributu, vede u Synplify Pro for Microchip User Guide.
• Ci hè una manera di priservà a mo logica se i porti di output ùn sò micca usati in u mo disignu? (Fate una quistione)
  Aduprate l'attributu syn_noprune per priservà a logica se i porti di output ùn sò micca usati in u disignu. Per esample: module syn_noprune (a,b,c,d,x,y); /* sintesi syn_noprune=1 */;
  Per più infurmazione nantu à questu attributu, vede u Synplify Pro for Microchip User Guide.
• Perchè a sintesi ottimizeghja a mo rete di fanout altu à u clock buffered? (Fate una quistione)
  Aduprate syn_maxfan per annullà a guida di fanout predeterminata (globale) per un portu di input individuale, net, o output output. Stabilite a guida di fanout predeterminata per un disignu attraversu u pannellu di u dispositivu nantu à a finestra di dialogu Opzioni di Implementazione, o cù u cumandimu set_option -fanout_limit in u
  prughjettu file. Aduprate l'attributu syn_maxfan per specificà un altru valore (lucale) per l'I/O individuali.
  Per più infurmazione nantu à questu attributu, vede u Synplify Pro for Microchip User Guide.
• Cumu aduprà l'attributu syn_encoding per un disignu FSM? (Fate una quistione)
  L'attributu syn_encoding annulla a codifica predeterminata di u compilatore FSM per una macchina statale.
  Questu attributu hà effettu solu quandu u compilatore FSM hè attivatu. Aduprate syn_encoding quandu vulete disattivà u compilatore FSM in u mondu, ma ci hè un numeru selezziunatu di registri statali in u vostru disignu chì vulete esse estratti. In questu casu, utilizate stu attributu cù a direttiva syn_state_machine per solu quelli registri specifichi.
  Per più infurmazione nantu à questu attributu, vede u Synplify Pro for Microchip User Guide.
• Perchè Synplify genera una netlist chì supera u fanout massimu di u dispositivu, facendu chì a netlist falla compie? (Fate una quistione)
  Una macro CC, dispunibule per e famiglie Antifuse, hè un elementu flip-flop custruitu cù dui C-cells. Una reta chì guida u portu CLK o CLR di una macro CC hè guidata duie cellule. U limitu di fan-out duru nantu à certe reti ùn ottene micca i risultati desiderati perchè ùn riesce à piglià in contu stu effettu di radduppiamentu nettu.
  Includite l'attributu syn_maxfan in u codice RTL per furzà Synplify per generà una netlist valida.
  Riduce u valore limite di fanout max da unu per ogni macro CC guidata da a reta. Per esample, stabilisce u limitu syn_maxfan à 12 per una reta chì guida CC macros per mantene u fanout à 24 o menu.

Inferenza RAM (Fate una quistione)

Questa sezione risponde à e dumande relative à l'inferenza di RAM Synplify supportu per e famiglie di prudutti Microchip.

1. Quali famiglie di Microchip Synplify supportanu l'inferenza RAM? (Fate una domanda) Synplify supporta i Microchip ProASIC®, ProASIC PLUS®, ProASIC3®, SmartFusion® 2, IGLOO® 2 è
   Famiglie RTG4 ™ in a generazione di RAM unicu è duale.
2. L'inferenza RAM hè ON per difettu? (Fate una quistione)
   Iè, u strumentu di sintesi inferisce automaticamente RAM.
3. Cumu possu disattivà l'inferenza RAM in Synplify? (Fate una quistione)
   Aduprate l'attributu syn_ramstyle è stabilisce u so valore à i registri.
   Per più infurmazione, vede u Synopsys Synplify Pro for Microchip Reference Manual.
4. Cumu fà Synplify inferisce RAM / ROM integrata? (Fate una quistione)
   Aduprate l'attributu syn_ramstyle è stabilisce u so valore à block_ram o LSRAM è USRAM per i dispositi SmartFusion 2 è IGLOO 2.
   Per più infurmazione, vede u Synopsys Synplify Pro for Microchip Reference Manual.
5. Ùn possu micca cumpilà un disignu esistente in una versione più nova di designer. (Fate una quistione)
   Puderia esse pussibule cambià a cunfigurazione RAM / PLL. Rigenerate a vostra RAM / PLL aprendu l'opzioni di cunfigurazione core da u Catalogu in u Manager di Prughjettu Libero, è resintetizà, compile o layout.

Area o qualità di i risultati (Fate una quistione)

Questa sezione risponde à e dumande relative à l'area o l'usu di qualità per Synplify.

1. Perchè l'usu di l'area aumenta in a nova versione di Synplify? (Fate una quistione)
   Synplify hè pensatu per ottene risultati di timing megliu in ogni nova versione. Sfortunatamente, u scambiu hè spessu un aumentu di l'area.

Se u requisitu di u timing hè ottenutu per u disignu, è u compitu restante hè di mette u disignu in un fustu specificu, i seguenti sò i metudi:

1. Aumentà u limite di Fanout per riduce a replicazione di buffer.
2. Cambia i paràmetri di frequenza globale per rilassate u requisitu di timing.
3. Accende a spartera di risorse (disegnu specificu) per ottimisà u disignu.

Chì tipu di tecnica di migliione di l'area hè dispunibule in Synplify?  (Fate una quistione) Eseguite e seguenti tecniche per migliurà l'area in Synplify:

1. Aumentà u limitu di fanout quandu stabilisce l'opzioni di implementazione. Un limitu più altu significa menu logica replicata è menu buffer inseriti durante a sintesi, è per quessa una zona più chjuca. Inoltre, cum'è l'arnesi di locu è rotta tipicamente buffer reti di fanout elevati, ùn ci hè micca bisognu di buffering eccessivu durante a sintesi.
2. Verificate l'opzione di spartera di risorse quandu stabilisce l'opzioni di implementazione. Cù sta opzione verificata, u software sparte risorse hardware cum'è adders, multiplicatori è contatori induve pussibule, è minimizeghja l'area.
3. Per i disinni cù grandi FSM, aduprate i stili di codificazione grisa o sequenziale, perchè generalmente utilizanu l'area più chjuca.
4. Sè site mapping in un CPLD è ùn risponde micca à i requisiti di l'area, stabilisce u stilu di codificazione predeterminatu per FSM à sequenziale invece di un caldu.

Cumu disattivà l'optimizazione di l'area? (Fate una quistione)
L'ottimisazione per u timing hè spessu sottu a spesa di l'area. Ùn ci hè micca un modu specificu per disattivà l'optimizazione di l'area. Eseguite i seguenti per migliurà u timing è cusì aumentà l'utilizazione di l'area:

1. Abilita l'opzione di re-timing.
2. Abilita l'opzione Pipelining.
3. Aduprate limitazioni di cuncepimentu realisticu, circa 10 à 15 per centu di u scopu veru.
4. Sceglite una limitazione di fanout equilibrata.
   Per più infurmazione nantu à l'ottimisazione per u timing, vede Synplify Pro for Microchip User Guide.

Cumu disattivà l'ottimisazione sequenziale? (Fate una quistione)
Ùn ci hè micca un buttone esplicitu o checkbox per disattivà l'ottimisazione sequenziale. Questu hè perchè ci sò diversi tipi di ottimisazioni sequenziali chì sò realizati da Synplify.
Per più infurmazione nantu à l'opzioni per disattivà l'optimizazione, vede Synplify Pro for Microchip Reference Manual.
Per esample, seguenti sò alcune opzioni per disattivà l'ottimisazione.

• Disattivate u compilatore FSM.
• Aduprate a direttiva syn_preserve per mantene i registri in certi casi.

Impurtante: U Project Manager sovrascrive u PRJ di Sintesi file ogni volta chì invoca a sintesi quandu sceglite sta opzione.

• Quale famiglia hè supportata da TMR da Synplify? (Fate una quistione)
  • Hè supportatu nantu à i dispositi Microchip ProASIC3/E, SmartFusion 2 è IGLOO 2 è ancu i dispositivi Microchip.
  • Dispositivi tolleranti à a radiazione (RT) è induriti à a radiazione (RH). Pudete ancu ottene u Modulu Triple
  • Redundancy (TMR) Configurazione per travaglià per e famiglie di dispositivi Antifuse più antichi di Microchip. Tuttavia, ùn hè micca supportatu in a famiglia di i dispositi AX cummerciale.
  • Nota: In a famiglia di dispositivi RTAX di Microchip, un megliu supportu TMR hè dispunibule per u hardware stessu.
  • Per i dispositi Axcelerator RT, u TMR hè integratu in u siliciu chì rende TMR soft per l'uttellu di Sintesi inutile per a logica sequenziale.
• Perchè a macro TMR funziona in SX, ma micca in a famiglia AX? (Fate una quistione)
  • Ùn ci hè micca un supportu di software TMR in a sintesi Synplify per a famiglia Axcelerator cummerciale, ma hè dispunibule per a famiglia SX. Sè vo aduprate i dispositi RTAXS, u TMR hè integratu in l'hardware/dispositivu per i flip-flops sequenziali.
• Cumu possu attivà TMR per un dispositivu SX-A? (Fate una quistione)
  • Per a famiglia di dispositivi SX-A, in u software Synplify, avete bisognu di impurtà manualmente u file trovu in u cartulare di installazione di Libero IDE, cum'è:
  • C:\Microsemi\Libero_v9.2\Synopsys\synplify_G201209ASP4\lib\actel\tmr.vhd.
  • Nota: L'ordine di u files in u prughjettu Synplify hè impurtante è u primu livellu file deve esse in fondu.
  • Pudete cliccà è mantene u livellu superiore file in u prughjettu Synplify è arrastate sottu à u tmr.vhd file.
• Quale versione di Synplify supporta i prudutti nano? (Fate una quistione)
  • Tutte e versioni di Synplify dopu Synplify v9.6 A supportanu i prudutti nano.
• Quale versione di Synplify furnisce supportu RTAX-DSP? (Fate una quistione)
  • Tutte e versioni incluse cù Libero IDE v8.6 è più tardi furniscenu supportu RTAX-DSP.
• Cumu creà un core IP cù u HDL filel'aghju ? (Fate una quistione)
  • Crea una netlist EDIF senza inserimentu di buffer I/O. Questa netlist EDIF hè mandata à l'utilizatore cum'è IP. L'utilizatore deve trattà questu cum'è una scatula negra è include in u disignu.
  • I dispositi Nano anu solu quattru reti di clock globale. Cumu stabilisce sta limitazione? (Fate una quistione)
  • Aduprate l'attributu /* sintesi syn_global_buffers = 4*/ per stabilisce a limitazione.
• Perchè ùn aghju micca vistu a mo nova lista di portu ancu dopu avè aghjurnatu a netlist?
  (Fate una quistione) Ancu se u novu portu hè statu aghjuntu in u disignu, a netlist ùn hà micca aghjustatu un buffer à u portu postu chì ùn ci era micca logica in u disignu chì implica u portu. I porti micca assuciati cù alcuna logica in u disignu ùn sò micca mostrati.
• Perchè Synplify ùn usa micca Global per Set / Reset signals? (Fate una quistione)
  • Synplify tratta i segnali impostati / resettati in modu diversu da l'orologi. A prumuzione glubale di Synplify dà sempre a priorità à i segnali di clock, ancu s'è certi signali di set / reset anu un fanout più altu ch'è e reti di clock.
  • Instanziate manualmente un clkbuf per assicurà chì u signale di set / reset hè globale, se vulete usà a reta globale per questi signali.
• Perchè Synplify scrive e restrizioni di clock SDC ancu per autoconstraints? (Fate una quistione)
  Questu hè u cumpurtamentu predeterminatu in Synplify è ùn pò micca esse cambiatu. Tuttavia, pudete cuntrullà e limitazioni auto SDC mudificà manualmente o sguassate e restrizioni indeserate.
• Perchè a mo logica tristatu interna ùn hè micca sintetizzata currettamente? (Fate una quistione)
  I dispositi Microchip ùn supportanu micca i buffers tristatu interni. Se Synplify ùn hà micca rimappatu currettamente i segnali tristatu interni, tutti i tristati interni devenu esse mappati manualmente à un MUX.

Storia di rivisione (Fate una quistione)

A storia di rivisione descrive i cambiamenti chì sò stati implementati in u documentu. I cambiamenti sò listati per rivisione, cuminciendu cù a publicazione più attuale.

Revisione	Data	Descrizzione
A	12/2024	Eccu un riassuntu di i cambiamenti in a rivisione A di stu documentu. Migratu u documentu à u mudellu Microchip. Aghjurnatu u numeru di documentu à DS60001871A da 55800015. Tutti i casi di Microsemi sò stati aghjurnati à Microchip. Sezioni aghjurnate Perchè ùn possu micca eseguisce Synplify in modu batch? Chì licenza hè bisognu? è Errore: U profile per l'uttellu Synplify hè interattivu è site in modu batch: stu strumentu ùn pò micca esse invucatu per indicà chì a licenza d'argentu hè necessaria per eseguisce Synplify in modu batch. A licenza di platinu hè stata cambiata in licenza d'argentu.
2.0		Eccu un riassuntu di i cambiamenti in a rivisione 2.0 di stu documentu. Tutti i ligami Actel sò stati aghjurnati cù i ligami Microsemi. Tuttu    istanze di IDE sò eliminate da a sezione di licenze. Per più infurmazione, vede l'installazione di scaricamentu di licenza. FAQ 3.9 hè statu aghjuntu. Per più infurmazione, vede L'utile Synplify Pro Synthesis hè supportatu in tutte e licenze Libero? FAQ 4.1 hè stata aghjurnata. Per più infurmazione, vede Avvisu: L'entità superiore ùn hè micca stabilita. FAQ 4.4 hè stata aghjurnata. Per più infurmazione, vede Errore: U profile per l'uttellu Synplify hè interattivu è site in modu batch: stu strumentu ùn pò micca esse invucatu. FAQ 5.5 hè stata aghjurnata. Per più infurmazione, vede Cumu possu aghjunghje un attributu in Synplify?
1.0		Questa era a prima publicazione di u documentu.

Supportu Microchip FPGA

U gruppu di prudutti Microchip FPGA sustene i so prudutti cù diversi servizii di supportu, cumpresu u serviziu di u cliente, u centru di supportu tecnicu di u cliente, un websitu, è uffizii di vendita in u mondu. I clienti sò suggeriti à visità e risorse in linea di Microchip prima di cuntattà l'assistenza postu chì hè assai prubabile chì e so dumande sò digià rispostu.
Cuntattate u Centru di Assistenza Tecnica attraversu u websitu à www.microchip.com/support  Mencione u numeru di parte di u dispositivu FPGA, selezziunate a categuria di casu adatta è carica u disignu files mentre crea un casu di supportu tecnicu.
Cuntattate u Serviziu Clienti per un supportu di produttu micca tecnicu, cum'è u prezzu di u produttu, l'aghjurnamenti di u produttu, l'infurmazioni di l'aghjurnamentu, u statu di l'ordine è l'autorizazione.

• Da l'America di u Nordu, chjamate 800.262.1060
• Da u restu di u mondu, chjamate 650.318.4460
• Fax, da ogni locu in u mondu, 650.318.8044

Infurmazioni Microchip

Marchi
U nome è u logu "Microchip", u logu "M", è altri nomi, loghi è marche sò marchi registrati è micca registrati di Microchip Technology Incorporated o i so affiliati è / o filiali in i Stati Uniti è / o in altri paesi ("Microchip Marchi"). L'infurmazioni nantu à i Marchi Microchip ponu esse truvati à https://www.microchip.com/en-us/about/legal-information/microchip-trademarks
ISBN: 979-8-3371-0303-7

Avvisu Legale

• Questa publicazione è l'infurmazioni quì ponu esse aduprate solu cù i prudutti Microchip, cumpresu per cuncepisce, pruvà è integrà i prudutti Microchip cù a vostra applicazione. L'usu di sta infurmazione
  in ogni altra manera viola questi termini. L'infurmazioni riguardanti l'applicazioni di u dispositivu sò furnite solu per a vostra comodità è ponu esse rimpiazzate da l'aghjurnamenti. Hè a vostra rispunsabilità per assicurà chì a vostra applicazione risponde à e vostre specificazioni. Cuntattate u vostru uffiziu di vendita Microchip locale per supportu supplementu o, uttene supportu supplementu à www.microchip.com/en-us/support/design-help/client-support-services
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Funzione di prutezzione di codice di i dispositi Microchip
Nota i seguenti dettagli di a funzione di prutezzione di codice nantu à i prudutti Microchip:

• I prudutti Microchip rispondenu à e specificazioni cuntenute in a so specifica Scheda di Dati Microchip.
• Microchip crede chì a so famiglia di prudutti hè sicura quandu s'utilice in a manera prevista, in e specificazioni operative, è in cundizioni normali.
• Microchip valorizza è prutegge in modu aggressivu i so diritti di pruprietà intellettuale. I tentativi di violazione di e funzioni di prutezzione di u codice di i prudutti Microchip sò strettamente pruibiti è ponu violà a Digital Millennium Copyright Act.
• Nè Microchip nè un altru fabricatore di semiconductor pò guarantisci a sicurità di u so codice. A prutezzione di u codice ùn significa micca chì guarantimu chì u pruduttu hè "unbreakable". A prutezzione di u codice hè in constante evoluzione. Microchip hè impegnatu à migliurà continuamente e funzioni di prutezzione di codice di i nostri prudutti.

Documenti / Risorse

MICROCHIP Synopsys Synplify Pro ME [pdfManuale d'usu Synopsys Synplify Pro ME, Synplify Pro ME, Pro ME

Referenze

• Manuale d'usu