25G Ethernet Intel® FPGA IP Release Notes
Guida d'usu
25G Ethernet Intel FPGA IP Release Notes (Dispositivi Intel Agilex)
E versioni Intel® FPGA IP currispondenu à e versioni di u software Intel Quartus® Prime Design Suite finu à v19.1. Partendu da a versione di u software Intel Quartus Prime Design Suite 19.2, Intel FPGA IP hà un novu schema di versione.
U numeru di versione Intel FPGA IP (XYZ) pò cambià cù ogni versione di software Intel Quartus Prime. Un cambiamentu in:
- X indica una rivisione maiò di l'IP. Se aghjurnà u software Intel Quartus Prime, deve rigenerate l'IP.
- Y indica chì l'IP include novi funziunalità. Rigenerate u vostru IP per include queste novi funziunalità.
- Z indica chì l'IP include cambiamenti minori. Rigenerate u vostru IP per include questi cambiamenti.
1.1. 25G Ethernet Intel FPGA IP v1.0.0
Tabella 1. v1.0.0 2022.09.26
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 22.3 | Supportu aghjuntu per a famiglia di dispositivi Intel Agilex™ F-tile. • Solu 25G velocità vitezza hè suppurtatu. • 1588 Precision Time Protocol ùn hè micca supportatu. |
— |
Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritti quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti di Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di confià nantu à qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. * Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
ISO
9001: 2015
Arregistratu
25G Ethernet Intel FPGA IP Release Notes (Dispositivi Intel Stratix 10)
Se una nota di liberazione ùn hè micca dispunibule per una versione IP specifica, l'IP ùn hà micca cambiamenti in quella versione. Per infurmazione nantu à e versioni di l'aghjurnamenti IP finu à a v18.1, fate riferimentu à l'Intel Quartus Prime Design Suite Update Release Notes.
E versioni Intel FPGA IP currispondenu à e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. A partire da Intel Quartus Prime Design Suite software versione 19.2, Intel
FPGA IP hà un novu schema di versione.
U numeru di versione Intel FPGA IP (XYZ) pò cambià cù ogni versione di software Intel Quartus Prime. Un cambiamentu in:
- X indica una rivisione maiò di l'IP. Se aghjurnà u software Intel Quartus Prime, deve rigenerate l'IP.
- Y indica chì l'IP include novi funziunalità. Rigenerate u vostru IP per include queste novi funziunalità.
- Z indica chì l'IP include cambiamenti minori. Rigenerate u vostru IP per include questi cambiamenti.
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2.1. 25G Ethernet Intel FPGA IP v19.4.1
Tabella 2. v19.4.1 2020.12.14
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 20.4 | L'aghjurnamentu di cuntrollu di a lunghezza nantu à i frames VLAN: • In e versioni precedenti di 25G Ethernet Intel FPGA IP, l'errore di frame oversized hè affirmatu quandu i seguenti cundizioni sò cumpleti: 1. VLAN a. A rilevazione di VLAN hè attivata. b. L'IP trasmette / riceve frames cù una lunghezza chì ammonta à a lunghezza massima di frame TX / RX plus 1 à 4 octets. 2. SVLAN a. A rilevazione SVLAN hè attivata. b. L'IP trasmette / riceve frames cù una lunghezza chì ammonta à a lunghezza massima di frame TX / RX plus 1 à 8 octets. • In questa versione, l'IP hè aghjurnatu per correggerà stu cumpurtamentu. |
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| Aghjurnatu l'accessu di l'interfaccia di mappa di memoria Avalon® à l'interfaccia status_* per impedisce u timeout di mappa di memoria Avalon durante letture à indirizzi inesistenti: • In versioni precedenti di 25G Ethernet Intel FPGA IP, l'interfaccia Avalon mappata di memoria leghje à l'indirizzi inesistenti nantu à l'interfaccia status_* affirmerà status_waitrequest finu à chì a dumanda di u maestru Avalon memorymapped time out. U prublema hè stata risolta per ùn mantene a dumanda d'attesa quandu si accede à un indirizzu inesistente. |
— | |
| E varianti attivate RS-FEC supportanu avà u throughput di 100%. | — |
2.2. 25G Ethernet Intel FPGA IP v19.4.0
Tabella 3. v19.4.0 2019.12.16
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 19.4 | rx_am_lock cambiamentu di cumpurtamentu: • In versioni precedenti di l'IP 25G Ethernet Intel FPGA, u signale rx_am_lock cumporta u listessu cum'è rx_block_lock in tutte e varianti. • In questa versione, per varianti RSFEC attivati di l'IP, rx_am_lock avà affirmeghja quandu u bloccu di allineamentu hè ottenutu. Per varianti non-RSFEC attivati, rx_am_lock si cumporta sempre u listessu cum'è rx_block_lock. |
U signale di l'interfaccia, rx_am_lock, si cumporta di manera diversa da e versioni precedenti per e varianti attivate da RSFEC. |
| Aghjurnatu u RX MAC Start of Packet: • In versioni precedenti, u RX MAC verifica solu per un caratteru START per determinà l'iniziu di un pacchettu. • In questa versione, u MAC RX verifica avà per i pacchetti entranti per Start of Frame Delimiter (SFD), in più di u caratteru START per automaticamente. • Se u modu di passaghju di preambulu hè attivatu, u MAC verifica solu per u caratteru START per permette un preambulu persunalizatu. |
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| Aggiuntu un novu registru per attivà a verificazione di preambulu: • In i registri RX MAC, u registru in offset 0x50A [4] pò esse scrittu à 1 per attivà a verificazione di preambulu. Stu registru hè un "ùn m'importa" quandu u preambulu pass-through hè attivatu. |
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2.3. 25G Ethernet Intel FPGA IP v19.3.0
Tabella 4. v19.3.0 2019.09.30
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 19.3 | Per una variante MAC + PCS + PMA, u nome di u modulu di u transceiver wrapper hè avà generatu dinamicamente. Questu impedisce a collisione di moduli indesiderati se parechje istanze di l'IP sò aduprate in un sistema. | — |
2.4. 25G Ethernet Intel FPGA IP v19.2.0
Tabella 5. v19.2.0 2019.07.01
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 19.2 | Design Example per 25G Ethernet Intel FPGA IP: • Aghjurnatu l'opzione di u kit di sviluppu di destinazione per i dispositi Intel Stratix® 10 da Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit à Intel Stratix 10 10 GX Signal Integrity L-Tile (Produzione) Kit di sviluppu. |
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2.5. 25G Ethernet Intel FPGA IP v19.1
Table 6. v19.1 April 2019
| Descrizzione | Impattu |
| Aggiunta una nova funzione - Modu adattatu per l'adattazione RX PMA: • Aggiuntu un novu paràmetru-Habilita l'attivazione di l'adattazione automatica per u modu RX PMA CTLE / DFE. |
Questi cambiamenti sò opzionali. Se ùn aghjurnà micca u vostru core IP, ùn hà micca sta nova funzione. |
| Rinominatu u paràmetru Enable Altera Debug Master Endpoint (ADME) per Enable Native PHY Debug Master Endpoint (NPDME) cum'è Intel rebranding in u software Intel Quartus Prime Pro Edition. U software Intel Quartus Prime Standard Edition utilizza sempre Enable Altera Debug Master Endpoint (ADME). | — |
2.6. 25G Ethernet Intel FPGA IP v18.1
Table 7. Versione 18.1 September 2018
| Descrizzione | Impattu |
| Aggiunta una nova funzione-PMA elettiva: • Aggiuntu un novu paràmetru-Core Variants. |
Questi cambiamenti sò opzionali. Se ùn aghjurnà micca u vostru core IP, ùn hà micca questi novi funziunalità. |
| • Added a new signal for 1588 Precision Time Protocol Interface-latency_sclk. | |
| Design Example per 25G Ethernet Intel FPGA IP: Rinominata l'opzione di kit di sviluppu di destinazione per i dispositi Intel Stratix 10 da Stratix 10 GX FPGA Development Kit à Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit. |
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2.7. 25G Ethernet Intel FPGA IP v18.0
Table 8. Versione 18.0 May 2018
| Descrizzione | Impattu |
| Liberazione iniziale per i dispositi Intel Stratix 10. | — |
2.8. 25G Ethernet Intel Stratix 10 FPGA IP User Guide Archives
E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.
Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.
| Version Intel Quartus Prime | Versione IP Core | Guida d'usu |
| 20.3 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 20.1 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 19.4 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 19.3 | 19.3.0 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 19.2 | 19.2.0 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP User Guide |
2.9. 25G Ethernet Intel Stratix 10 FPGA IP Design Example User Guide Archives
E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.
Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.
| Version Intel Quartus Prime | Versione IP Core | Guida d'usu |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Guide d'utilisation |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Guide d'utilisation |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Guide d'utilisation |
25G Ethernet Intel FPGA IP Release Notes (Dispositivi Intel Arria 10)
Se una nota di liberazione ùn hè micca dispunibule per una versione IP specifica, l'IP ùn hà micca cambiamenti in quella versione. Per infurmazione nantu à e versioni di l'aghjurnamenti IP finu à a v18.1, fate riferimentu à l'Intel Quartus Prime Design Suite Update Release Notes.
E versioni Intel FPGA IP currispondenu à e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Partendu da a versione di u software Intel Quartus Prime Design Suite 19.2, Intel FPGA IP hà un novu schema di versione.
U numeru di versione Intel FPGA IP (XYZ) pò cambià cù ogni versione di software Intel Quartus Prime. Un cambiamentu in:
- X indica una rivisione maiò di l'IP. Se aghjurnà u software Intel Quartus Prime, deve rigenerate l'IP.
- Y indica chì l'IP include novi funziunalità. Rigenerate u vostru IP per include queste novi funziunalità.
- Z indica chì l'IP include cambiamenti minori. Rigenerate u vostru IP per include questi cambiamenti.
Information Related
- Note di versione di l'aghjurnamentu di Intel Quartus Prime Design Suite
- 25G Ethernet Intel Arria® 10 FPGA IP User Guide
- 25G Ethernet Intel Arria® 10 FPGA IP Design Example Guide d'utilisation
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3.1. 25G Ethernet Intel FPGA IP v19.4.1
Tabella 9. v19.4.1 2020.12.14
| Intel Quartus Versione Prime | Descrizzione | Impattu |
| 20.4 | L'aghjurnamentu di cuntrollu di a lunghezza nantu à i frames VLAN: • In e versioni precedenti di 25G Ethernet Intel FPGA IP, l'errore di frame oversized hè affirmatu quandu i seguenti cundizioni sò cumpleti: 1. VLAN a. A rilevazione di VLAN hè attivata. b. L'IP trasmette / riceve frames cù una lunghezza chì ammonta à a lunghezza massima di frame TX / RX plus 1 à 4 octets. 2. SVLAN a. A rilevazione SVLAN hè attivata. b. L'IP trasmette / riceve frames cù una lunghezza chì ammonta à a lunghezza massima di frame TX / RX plus 1 à 8 octets. • In questa versione, l'IP hè aghjurnatu per correggerà stu cumpurtamentu. |
— |
| Aghjurnatu l'accessu di l'interfaccia di mappa di memoria Avalon à l'interfaccia status_* per impedisce u timeout di mappa di memoria Avalon durante letture à indirizzi inesistenti: • L'IP hè aghjurnatu per annunzià u waitrequest quandu un indirizzu inesistente hè accessu à l'interfaccia status_*. |
3.2. 25G Ethernet Intel FPGA IP v19.4.0
Tabella 10. v19.4.0 2019.12.16
| Version Intel Quartus Prime | Descrizzione | Impattu |
| 19.4 | rx_am_lock cambiamentu di cumpurtamentu: • In versioni precedenti di l'IP 25G Ethernet Intel FPGA, u signale rx_am_lock cumporta u listessu cum'è rx_block_lock in tutte e varianti. • In questa versione, per varianti RSFEC attivati di l'IP, rx_am_lock avà affirmeghja quandu u bloccu di allineamentu hè ottenutu. Per varianti non-RSFEC attivati, rx_am_lock si cumporta sempre u listessu cum'è rx_block_lock. |
U signale di l'interfaccia, rx_am_lock, si cumporta di manera diversa da e versioni precedenti per e varianti attivate da RSFEC. |
| Aghjurnatu u RX MAC Start of Packet: • In versioni precedenti, u RX MAC verifica solu per un caratteru START per determinà l'iniziu di un pacchettu. • In questa versione, u MAC RX verifica avà per i pacchetti entranti per Start of Frame Delimiter (SFD), in più di u caratteru START per automaticamente. • Se u modu di passaghju di preambulu hè attivatu, u MAC verifica solu per u caratteru START per permette un preambulu persunalizatu. |
— | |
| Aggiuntu un novu registru per attivà a verificazione di preambulu: • In i registri RX MAC, u registru in offset 0x50A [4] pò esse scrittu à 1 per attivà a verificazione di preambulu. Stu registru hè un "ùn m'importa" quandu u preambulu pass-through hè attivatu. |
— |
3.3. 25G Ethernet Intel FPGA IP v19.1
Table 11. v19.1 April 2019
| Descrizzione | Impattu |
| Rinominatu u paràmetru Enable Altera Debug Master Endpoint (ADME) per Enable Native PHY Debug Master Endpoint (NPDME) cum'è Intel rebranding in u software Intel Quartus Prime Pro Edition. U software Intel Quartus Prime Standard Edition utilizza sempre Enable Altera Debug Master Endpoint (ADME). | — |
3.4. 25G Ethernet IP Core v17.0
Table 12. Versione 17.0 May 2017
| Descrizzione | Impattu |
| Funzione d'ombra aghjunta per leghje i registri di statistiche. • In i registri di statistiche TX, rimpiazzatu u registru CLEAR_TX_STATS à l'offset 0x845 cù u novu registru CNTR_TX_CONFIG. U novu registru aghjunghje una dumanda d'ombra è un bit di parità-errore chjaru à u bit chì sguassate tutti i registri di statistiche TX. Aggiuntu un novu registru CNTR_RX_STATUS à l'offset 0x846, chì include un bit d'errore di parità è un bit di statutu per a dumanda d'ombra. • In i registri di statistiche RX, rimpiazzatu u registru CLEAR_RX_STATS à l'offset 0x945 cù un novu registru CNTR_RX_CONFIG. U novu registru aghjusta una dumanda d'ombra è un bit di parità-errore chjaru à u bit. chì sguassate tutti i registri di statistiche TX. Aggiuntu novu registru CNTR_TX_STATUS à l'offset 0x946, chì include un bit d'errore di parità è un bit di statutu per a dumanda d'ombra. |
A nova funzione supporta una affidabilità mejorata in letture di u contatore di statistiche. Per leghje un contatore di statistiche, prima stabilisce u bit di dumanda d'ombra per quellu settore di registri (RX o TX), è poi leghjite da una snapshot di u registru. I valori di lettura cessanu di aumentà mentre a funzione di l'ombra hè in effettu, ma i cuntatori sottostanti cuntinueghjanu à aumentà. Dopu avè resettatu a dumanda, i cuntatori ripiglianu i so valori accumulati. Inoltre, i novi campi di registru includenu statutu di parità d'errore è bits chjaru. |
| Formatu di marcatore di allineamentu RS-FEC mudificatu per cunfurmà cù a Clausola 108, avà finalizzata di l'IEEE 802.3by. specificazione. In precedenza, a funzione RS-FEC cumpiava cù u 25G/50G Consortium Schedule 3, prima di IEEE finalizazione di specificazione. |
U RX RS-FEC avà rileva è chjude à i marcatori di allineamentu vechji è novi, ma u TX RS-FEC genera solu u novu formatu di marcatori di allineamentu IEEE. |
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- 25G Ethernet IP Core Guida d'utilizatore
- Errata per u core IP Ethernet 25G in a Base di cunniscenza
3.5. 25G Ethernet IP Core v16.1
Table 13. Versione 16.1 October 2016
| Descrizzione | Impattu |
| Liberazione iniziale in a Biblioteca IP Intel FPGA. | — |
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- 25G Ethernet IP Core Guida d'utilizatore
- Errata per u core IP Ethernet 25G in a Base di cunniscenza
3.6. 25G Ethernet Intel Arria® 10 FPGA IP User Guide Archive
E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.
Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.
| Version Intel Quartus Prime | Versione IP | Guida d'usu |
| 20.3 | 19.4.0 | 25G Ethernet Intel Arria® 10 FPGA IP User Guide |
| 19.4 | 19.4.0 | 25G Ethernet Intel Arria 10 FPGA IP User Guide |
| 17.0 | 17.0 | 25G Ethernet Intel Arria 10 FPGA IP User Guide |
3.7. 25G Ethernet Intel Arria 10 FPGA IP Design Exampl'Usuariu Guide Archives
E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.
Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.
| Version Intel Quartus Prime | Versione IP Core | Guida d'usu |
| 16.1 | 16.1 | 25G Ethernet Design Example Guide d'utilisation |
25G Ethernet Intel® FPGA IP Release Notes
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ID: 683067
Versione: 2022.09.26
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