Microcontroller Cortex-M0 Plus
Ciao, è benvenutu à sta presentazione di u core ARM® Cortex®-M0+ chì hè incrustatu in tutti i prudutti di a famiglia di microcontroller STM32U0.
U processatore Cortex-M0+ hè finituview
- Architettura ARMv6-M
- Architettura Von Neuman, 2-stage pipeline
- Architettura di una sola questione
- Multiplicà in 1-ciclu
- Unità di Prutezzione di Memoria (MPU)
- Port I/O à ciclu unicu
| Disegnu di putenza ultra bassa Codice assai compactu | |
| Bassu cunsumu d'energia è alta efficienza energetica | Eccettu l'istruzzioni di cuntrollu è u ramu è u ligame, tutte l'istruzzioni sò 16 bits long |
U core Cortex®-M0+ face parte di u gruppu ARM Cortex-M di core RISC 32-bit. Implementa l'architettura ARMv6-M è presenta un 2-stage pipeline.
U Cortex®-M0+ hà un portu maestru unicu AHB-Lite, ma supporta a ricerca di struzzioni simultanea è l'accessu à i dati quandu l'accessu à i dati mira à a gamma di indirizzi Fast I/O Port.
Cumpatibilità di processori Cortex-M
Architettura perfetta in tutte l'applicazioni
I microcontrollers STM32U0 integranu un core ARM® Cortex®-M0+ per prufittà di u rendiment incomparabile per rapportu milliwatt.
Tutti i CPU Cortex®-M anu una architettura di 32-bit.
U Cortex®-M3 hè statu u primu CPU Cortex®-M liberatu da ARM.
Allora ARM hà decisu di distingue duie linee di prudutti: altu rendiment è bassa putenza, mantenendu a cumpatibilità trà elli.
U Cortex®-M0+ appartene à a linea di prudutti di bassa putenza. Hè pensatu per i dispositi alimentati da batterie, assai sensibili à u cunsumu di energia.
L'architettura core hè finitaview
U core Cortex®-M0+ offre più prestazioni di u core Cortex®-M0 grazie à u 2-s.tage pipeline d'istruzzioni.
Cuminciamu a nostra descrizzione di u CPU da u core di u processatore incaricatu di piglià è eseguisce l'istruzzioni.
ARM Cortex-M0+ → 2-stage pipeline
A maiò parte di l'istruzzioni V6-M sò 16 bits long. Ci hè solu sei struzzioni 32-bit è a maiò parte di elli sò struzzioni di cuntrollu, raramente utilizati. In ogni casu, l'istruzzioni di ramu è di ligame, chì hè utilizatu per chjamà un subprogramma, hè ancu 32 bits longu, per sustene un grande offset trà questa struzzione è l'etichetta chì punta à a prussima struzzione per esse eseguita.
Ideale, un accessu à 32-bit carica dui struzzioni 16-bit, chì si traduce in menu fetches per struzzione.
Duranti u clock number 2, ùn ci hè nisuna struzzione di ricerca. U portu AHB Lite hè dispunibule per eseguisce un accessu di dati quandu l'istruzione N hè una struzzione di carica / magazzinu.
Prestazione di filiale
Core Cortex®-M0+
• Massimu dui 16-bit branch shadow instructions
Nantu à un ramu determinatu, menu struzzioni pre-fetched sò sprecate (grazie à u 2-stage pipeline).
In u clock number 1, u processatore piglia Inst0 è una struzzione di branche incondizionata.
In u clock number 2, eseguisce Instr0.
In u clock number 3, eseguisce l'istruzzioni di branch mentre piglia i dui struzzioni sequenziali successivi Inst1 è Inst2 chjamati struzzioni d'ombra di branch.
In u clock number 4, u processatore scarta Inst1 è Inst2 è piglia InstrN è InstN + 1.
Cortex-M0, M3 è M4 implementanu un 3-stage pipeline: Fetch, Decode and Execute. U numaru d'istruzzioni d'ombra di branch hè più grande: finu à quattru struzzioni di 16-bit.
L'architettura core hè finitaview
U Cortex®-M0+ ùn hà nè cache integratu nè RAM interna. In cunseguenza, ogni transazzione di ricerca d'istruzzioni hè guidata à l'interfaccia AHB-Lite è qualsiasi accessu di dati hè guidatu sia à l'interfaccia AHB-Lite sia à u portu I/O à Ciclu Unicu.
Nota chì l'STM32U0 implementa una cache d'istruzzioni à livellu SoC, esterna à u CPU, situatu in u controller flash integratu.
U portu maestru AHB-Lite hè cunnessu à una matrice di bus, chì permette à u CPU di accede à e memorie è periferiche. Siccomu e transazzione sò pipelined in AHB-Lite, u megliu throughput hè 32 bits di dati o struzzioni per clock, cù una latenza minima di 2-clock.
U Cortex®-M0+ hà ancu un Portu I/O à Ciclu Unicu, chì permette à u CPU di accede à e dati cù una latenza di 1 clock. Una logica di decodificazione esterna determina l'indirizzu di l'indirizzu in quale l'accessi di dati sò guidati à stu portu.
In u STM32U0, u Portu I / O à Ciclu Unicu ùn hè micca usatu per accede à i registri di u portu GPIO. I porti GPIO sò mappati à AHB invece, chì permettenu l'accessu da DMA.
Unità di prutezzione di memoria
- I paràmetri di l'attributi MPU definiscenu i permessi di accessu
- 8 regioni di memoria indipendenti
- Pudete eseguisce codice?
- Pudete scrive dati?
- Accessu in modu senza privilegiu ?
U MPU in u microcontroller STM32U0 offre supportu per ottu regioni di memoria indipendenti, cù attributi configurabili indipendenti per:
- permessu di accessu: permessu o micca di leghje / scrive in modu privilegiatu / senza privilegiu,
- permessu di esecutivu: regione eseguibile o regione pruibita per a ricerca di istruzzioni.
Referenze
- Per più dettagli, fate riferimentu à a seguente documentazione:
- Manuale di prugrammazione di u processore serie STM32G0 Cortex®-M0+ (PM0223)
- Gestione di l'unità di prutezzione di memoria (MPU) in STM32 MCU (AN4838)
- ARM websitu à u ligame seguente:
- http://www.arm.com/products/processors/cortex-m/cortex-m0+-processor.php
Per più dettagli, fate riferimentu à queste note di l'applicazione è à u manuale di prugrammazione Cortex®-M0+ dispunibule nantu www.st.com websitu.
Visita ancu l'ARM websitu induve truverete più infurmazione nantu à u core Cortex®-M0+.
Grazie
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Documenti / Risorse
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Microcontroller ST Cortex-M0 Plus [pdfManuale d'istruzzioni Cortex-M0, Cortex-M23, Cortex-M33-M35P, Cortex-M55, Cortex-M85, Cortex-M0 Plus Microcontrollers, Cortex-M0 Plus, Microcontrollers |