25G Ethernet Intel® FPGA IP Release Notes
Giya sa Gumagamit
25G Ethernet Intel FPGA IP Release Notes (Intel Agilex Devices)
Ang mga bersyon sa Intel® FPGA IP motakdo sa mga bersyon sa software sa Intel Quartus® Prime Design Suite hangtod sa v19.1. Sugod sa Intel Quartus Prime Design Suite software version 19.2, ang Intel FPGA IP adunay bag-ong versioning scheme.
Ang Intel FPGA IP version (XYZ) nga numero mahimong mausab sa matag Intel Quartus Prime software version. Usa ka pagbag-o sa:
- Ang X nagpakita sa usa ka mayor nga rebisyon sa IP. Kung imong gi-update ang Intel Quartus Prime software, kinahanglan nimo nga i-regenerate ang IP.
- Gipakita sa Y nga ang IP naglakip sa bag-ong mga bahin. I-regenerate ang imong IP aron maapil kining mga bag-ong feature.
- Gipakita sa Z nga ang IP naglakip sa gagmay nga mga pagbag-o. I-regenerate ang imong IP aron maapil kini nga mga pagbag-o.
1.1. 25G Ethernet Intel FPGA IP v1.0.0
Talaan 1. v1.0.0 2022.09.26
| Intel Quartus Prime nga Bersyon | Deskripsyon | Epekto |
| 22.3 | Gidugang nga suporta alang sa pamilya sa Intel Agilex™ F-tile device. • Lamang 25G speed rate gisuportahan. • Ang 1588 Precision Time Protocol wala gisuportahan. |
— |
Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
ISO
9001:2015
Narehistro
25G Ethernet Intel FPGA IP Release Notes (Intel Stratix 10 Devices)
Kung ang usa ka nota sa pagpagawas dili magamit alang sa usa ka piho nga bersyon sa IP, ang IP wala’y mga pagbag-o sa kana nga bersyon. Para sa impormasyon sa IP update releases hangtod sa v18.1, tan-awa ang Intel Quartus Prime Design Suite Update Release Notes.
Ang mga bersyon sa Intel FPGA IP motakdo sa mga bersyon sa software sa Intel Quartus Prime Design Suite hangtod sa v19.1. Sugod sa Intel Quartus Prime Design Suite software nga bersyon 19.2, Intel
Ang FPGA IP adunay bag-ong laraw sa bersyon.
Ang Intel FPGA IP version (XYZ) nga numero mahimong mausab sa matag Intel Quartus Prime software version. Usa ka pagbag-o sa:
- Ang X nagpakita sa usa ka mayor nga rebisyon sa IP. Kung imong gi-update ang Intel Quartus Prime software, kinahanglan nimo nga i-regenerate ang IP.
- Gipakita sa Y nga ang IP naglakip sa bag-ong mga bahin. I-regenerate ang imong IP aron maapil kining mga bag-ong feature.
- Gipakita sa Z nga ang IP naglakip sa gagmay nga mga pagbag-o. I-regenerate ang imong IP aron maapil kini nga mga pagbag-o.
May Kalabutan nga Impormasyon
- Intel Quartus Prime Design Suite Update Release Notes
- 25G Ethernet Intel Stratix®10 FPGA IP User Guide Archives
- 25G Ethernet Intel Stratix® 10 FPGA IP Design Example User Guide Archives
- Errata alang sa 25G Ethernet Intel FPGA IP sa Knowledge Base
2.1. 25G Ethernet Intel FPGA IP v19.4.1
Talaan 2. v19.4.1 2020.12.14
| Intel Quartus Prime nga Bersyon | Deskripsyon | Epekto |
| 20.4 | Ang gidugayon sa pagsusi sa update sa VLAN frames: • Sa nangaging mga bersiyon sa 25G Ethernet Intel FPGA IP, ang dakong sayop sa frame gipahayag kon ang mosunod nga mga kondisyon matuman: 1. VLAN a. Ang pagkakita sa VLAN gipalihok. b. Ang IP nagpadala/nagdawat sa mga frame nga adunay gitas-on nga mokabat sa kinatas-ang gitas-on sa TX/RX frame plus 1 ngadto sa 4 octet. 2. SVLAN a. Ang pagkakita sa SVLAN gipalihok. b. Ang IP nagpadala/nagdawat sa mga frame nga adunay gitas-on nga mokabat sa kinatas-ang gitas-on sa TX/RX frame plus 1 ngadto sa 8 octet. • Niini nga bersyon, ang IP gi-update aron matul-id kini nga kinaiya. |
— |
| Gi-update ang Avalon® memory-mapped interface access sa status_* interface aron mapugngan ang Avalon memory-mapped timeout atol sa pagbasa ngadto sa wala maglungtad nga mga adres: • Sa nangaging mga bersyon sa 25G Ethernet Intel FPGA IP, ang Avalon memory-mapped interface nga mabasa sa wala nga mga adres sa status_* interface mag-issert status_waitrequest hangtod nga ang Avalon memorymapped master's request mo-time out. Ang isyu karon naayo na aron dili maghupot sa waitrequest kung ang usa ka wala nga adres ma-access. |
— | |
| Gisuportahan na karon sa RS-FEC ang 100% throughput. | — |
2.2. 25G Ethernet Intel FPGA IP v19.4.0
Talaan 3. v19.4.0 2019.12.16
| Intel Quartus Prime nga Bersyon | Deskripsyon | Epekto |
| 19.4 | rx_am_lock kausaban sa kinaiya: • Sa miaging mga bersyon sa 25G Ethernet Intel FPGA IP, ang rx_am_lock signal naglihok sama sa rx_block_lock sa tanang variant. • Niini nga bersyon, alang sa RSFEC enabled nga mga variant sa IP, ang rx_am_lock karon nagpahayag kung ang alignment lock makab-ot. Alang sa dili RSFEC nga mga variant, ang rx_am_lock naglihok gihapon sama sa rx_block_lock. |
Ang interface nga signal, rx_am_lock, lahi ang paggawi kay sa miaging mga bersyon para sa RSFEC-enabled nga mga variant. |
| Gi-update ang RX MAC Start of Packet: • Sa nangaging mga bersyon, ang RX MAC nagsusi lamang sa usa ka START nga karakter aron matino ang pagsugod sa usa ka pakete. • Niini nga bersyon, ang RX MAC karon nagsusi sa umaabot nga mga pakete para sa Start of Frame Delimiter (SFD), dugang sa START character nga default. • Kung ang preamble pass-through mode ma-enable, ang MAC mosusi lamang sa START character aron tugotan ang custom preamble. |
— | |
| Gidugang usa ka bag-ong rehistro aron mahimo ang pagsusi sa pasiuna: • Sa mga rehistro sa RX MAC, ang rehistro sa offset 0x50A [4] mahimong isulat sa 1 aron mahimo ang preamble checking. Kini nga rehistro usa ka "wala'y pagtagad" kung ang pasiuna nga pass-through gipagana. |
— |
2.3. 25G Ethernet Intel FPGA IP v19.3.0
Talaan 4. v19.3.0 2019.09.30
| Intel Quartus Prime nga Bersyon | Deskripsyon | Epekto |
| 19.3 | Para sa MAC+PCS+PMA nga variant, ang transceiver wrapper module name kay dinamikong namugna. Gipugngan niini ang dili gusto nga pagbangga sa module kung daghang mga higayon sa IP ang gigamit sa usa ka sistema. | — |
2.4. 25G Ethernet Intel FPGA IP v19.2.0
Talaan 5. v19.2.0 2019.07.01
| Intel Quartus Prime nga Bersyon | Deskripsyon | Epekto |
| 19.2 | Disenyo Exampalang sa 25G Ethernet Intel FPGA IP: • Gi-update ang opsyon sa target development kit para sa Intel Stratix® 10 device gikan sa Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit ngadto sa Intel Stratix 10 10 GX Signal Integrity L-Tile (Production) Development Kit. |
— |
2.5. 25G Ethernet Intel FPGA IP v19.1
Talaan 6. v19.1 Abril 2019
| Deskripsyon | Epekto |
| Gidugang ang usa ka bag-ong bahin—Adaptive mode para sa RX PMA Adaptation: • Nagdugang og bag-ong parameter—Enable auto adaptation triggering para sa RX PMA CTLE/DFE mode. |
Kini nga mga pagbag-o kay opsyonal. Kung dili nimo i-upgrade ang imong IP core, wala kini bag-ong bahin. |
| Giilisan ang ngalan sa Enable Altera Debug Master Endpoint (ADME) parameter aron Enable Native PHY Debug Master Endpoint (NPDME) sumala sa Intel rebranding sa Intel Quartus Prime Pro Edition software. Ang software sa Intel Quartus Prime Standard Edition naggamit gihapon sa Enable Altera Debug Master Endpoint (ADME). | — |
2.6. 25G Ethernet Intel FPGA IP v18.1
Talaan 7. Bersyon 18.1 Septiyembre 2018
| Deskripsyon | Epekto |
| Nagdugang og bag-ong feature—Elective PMA: • Nagdugang og bag-ong parametro—Mga Core nga Variant. |
Kini nga mga pagbag-o kay opsyonal. Kung dili nimo i-upgrade ang imong IP core, wala kini mga bag-ong bahin. |
| • Nagdugang ug bag-ong signal para sa 1588 Precision Time Protocol Interface—latency_sclk. | |
| Disenyo Exampalang sa 25G Ethernet Intel FPGA IP: Giusab ang ngalan sa opsyon sa target development kit para sa Intel Stratix 10 device gikan sa Stratix 10 GX FPGA Development Kit ngadto sa Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit. |
— |
May Kalabutan nga Impormasyon
- 25G Ethernet Intel Stratix 10 FPGA IP Giya sa Gumagamit
- 25G Ethernet Intel Stratix 10 FPGA IP Design Example Giya sa Gumagamit
- Errata alang sa 25G Ethernet IP core sa Knowledge Base
2.7. 25G Ethernet Intel FPGA IP v18.0
Talaan 8. Bersyon 18.0 Mayo 2018
| Deskripsyon | Epekto |
| Inisyal nga pagpagawas alang sa Intel Stratix 10 nga mga himan. | — |
2.8. 25G Ethernet Intel Stratix 10 FPGA IP User Guide Archives
Ang mga bersyon sa IP parehas sa mga bersyon sa software sa Intel Quartus Prime Design Suite hangtod sa v19.1. Gikan sa Intel Quartus Prime Design Suite software nga bersyon 19.2 o sa ulahi, ang mga IP core adunay bag-ong IP versioning scheme.
Kung ang usa ka IP core nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP core nga bersyon magamit.
| Intel Quartus Prime nga Bersyon | IP Core nga Bersyon | Giya sa Gumagamit |
| 20.3 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Giya sa Gumagamit |
| 20.1 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Giya sa Gumagamit |
| 19.4 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Giya sa Gumagamit |
| 19.3 | 19.3.0 | 25G Ethernet Intel Stratix 10 FPGA IP Giya sa Gumagamit |
| 19.2 | 19.2.0 | 25G Ethernet Intel Stratix 10 FPGA IP Giya sa Gumagamit |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Giya sa Gumagamit |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Giya sa Gumagamit |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Giya sa Gumagamit |
2.9. 25G Ethernet Intel Stratix 10 FPGA IP Design Example User Guide Archives
Ang mga bersyon sa IP parehas sa mga bersyon sa software sa Intel Quartus Prime Design Suite hangtod sa v19.1. Gikan sa Intel Quartus Prime Design Suite software nga bersyon 19.2 o sa ulahi, ang mga IP core adunay bag-ong IP versioning scheme.
Kung ang usa ka IP core nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP core nga bersyon magamit.
| Intel Quartus Prime nga Bersyon | IP Core nga Bersyon | Giya sa Gumagamit |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Giya sa Gumagamit |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Giya sa Gumagamit |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Giya sa Gumagamit |
25G Ethernet Intel FPGA IP Release Notes (Intel Arria 10 Devices)
Kung ang usa ka nota sa pagpagawas dili magamit alang sa usa ka piho nga bersyon sa IP, ang IP wala’y mga pagbag-o sa kana nga bersyon. Para sa impormasyon sa IP update releases hangtod sa v18.1, tan-awa ang Intel Quartus Prime Design Suite Update Release Notes.
Ang mga bersyon sa Intel FPGA IP motakdo sa mga bersyon sa software sa Intel Quartus Prime Design Suite hangtod sa v19.1. Sugod sa Intel Quartus Prime Design Suite software version 19.2, ang Intel FPGA IP adunay bag-ong versioning scheme.
Ang Intel FPGA IP version (XYZ) nga numero mahimong mausab sa matag Intel Quartus Prime software version. Usa ka pagbag-o sa:
- Ang X nagpakita sa usa ka mayor nga rebisyon sa IP. Kung imong gi-update ang Intel Quartus Prime software, kinahanglan nimo nga i-regenerate ang IP.
- Gipakita sa Y nga ang IP naglakip sa bag-ong mga bahin. I-regenerate ang imong IP aron maapil kining mga bag-ong feature.
- Gipakita sa Z nga ang IP naglakip sa gagmay nga mga pagbag-o. I-regenerate ang imong IP aron maapil kini nga mga pagbag-o.
May Kalabutan nga Impormasyon
- Intel Quartus Prime Design Suite Update Release Notes
- 25G Ethernet Intel Arria® 10 FPGA IP Giya sa Gumagamit
- 25G Ethernet Intel Arria® 10 FPGA IP Design Example Giya sa Gumagamit
- Errata alang sa 25G Ethernet Intel FPGA IP sa Knowledge Base
3.1. 25G Ethernet Intel FPGA IP v19.4.1
Talaan 9. v19.4.1 2020.12.14
| Intel Quartus Panguna nga Bersyon | Deskripsyon | Epekto |
| 20.4 | Ang gidugayon sa pagsusi sa update sa VLAN frames: • Sa nangaging mga bersiyon sa 25G Ethernet Intel FPGA IP, ang dakong sayop sa frame gipahayag kon ang mosunod nga mga kondisyon matuman: 1. VLAN a. Ang pagkakita sa VLAN gipalihok. b. Ang IP nagpadala/nagdawat sa mga frame nga adunay gitas-on nga mokabat sa kinatas-ang gitas-on sa TX/RX frame plus 1 ngadto sa 4 octet. 2. SVLAN a. Ang pagkakita sa SVLAN gipalihok. b. Ang IP nagpadala/nagdawat sa mga frame nga adunay gitas-on nga mokabat sa kinatas-ang gitas-on sa TX/RX frame plus 1 ngadto sa 8 octet. • Niini nga bersyon, ang IP gi-update aron matul-id kini nga kinaiya. |
— |
| Gi-update ang Avalon memory-mapped interface access sa status_* interface aron mapugngan ang Avalon memory-mapped timeout atol sa pagbasa ngadto sa wala maglungtad nga mga adres: • Ang IP gi-update sa pag-de-assert sa waitrequest kung ang wala nga adres ma-access sa status_* interface. |
3.2. 25G Ethernet Intel FPGA IP v19.4.0
Talaan 10. v19.4.0 2019.12.16
| Intel Quartus Prime nga Bersyon | Deskripsyon | Epekto |
| 19.4 | rx_am_lock kausaban sa kinaiya: • Sa miaging mga bersyon sa 25G Ethernet Intel FPGA IP, ang rx_am_lock signal naglihok sama sa rx_block_lock sa tanang variant. • Niini nga bersyon, alang sa RSFEC enabled nga mga variant sa IP, ang rx_am_lock karon nagpahayag kung ang alignment lock makab-ot. Alang sa dili RSFEC nga mga variant, ang rx_am_lock naglihok gihapon sama sa rx_block_lock. |
Ang interface nga signal, rx_am_lock, lahi ang paggawi kay sa miaging mga bersyon para sa RSFEC-enabled nga mga variant. |
| Gi-update ang RX MAC Start of Packet: • Sa nangaging mga bersyon, ang RX MAC nagsusi lamang sa usa ka START nga karakter aron matino ang pagsugod sa usa ka pakete. • Niini nga bersyon, ang RX MAC karon nagsusi sa umaabot nga mga pakete para sa Start of Frame Delimiter (SFD), dugang sa START character nga default. • Kung ang preamble pass-through mode ma-enable, ang MAC mosusi lamang sa START character aron tugotan ang custom preamble. |
— | |
| Gidugang usa ka bag-ong rehistro aron mahimo ang pagsusi sa pasiuna: • Sa mga rehistro sa RX MAC, ang rehistro sa offset 0x50A [4] mahimong isulat sa 1 aron mahimo ang preamble checking. Kini nga rehistro usa ka "wala'y pagtagad" kung ang pasiuna nga pass-through gipagana. |
— |
3.3. 25G Ethernet Intel FPGA IP v19.1
Talaan 11. v19.1 Abril 2019
| Deskripsyon | Epekto |
| Giilisan ang ngalan sa Enable Altera Debug Master Endpoint (ADME) parameter aron Enable Native PHY Debug Master Endpoint (NPDME) sumala sa Intel rebranding sa Intel Quartus Prime Pro Edition software. Ang software sa Intel Quartus Prime Standard Edition naggamit gihapon sa Enable Altera Debug Master Endpoint (ADME). | — |
3.4. 25G Ethernet IP Core v17.0
Talaan 12. Bersyon 17.0 Mayo 2017
| Deskripsyon | Epekto |
| Gidugang nga bahin sa anino alang sa pagbasa sa mga rehistro sa istatistika. • Sa TX statistics registers, giilisan ang CLEAR_TX_STATS register sa offset 0x845 sa bag-ong CNTR_TX_CONFIG register. Ang bag-ong rehistro nagdugang usa ka hangyo sa anino ug usa ka parity-error nga tin-aw nga gamay sa gamay nga nagtangtang sa tanan nga mga rehistro sa istatistika sa TX. Gidugang ang bag-ong CNTR_RX_STATUS nga rehistro sa offset 0x846, nga naglakip sa parity-error bit ug status bit para sa shadow request. • Sa RX statistics registers, gipulihan ang CLEAR_RX_STATS register sa offset 0x945 uban sa bag-ong CNTR_RX_CONFIG register. Ang bag-ong register midugang og shadow request ug parity-error clear bit sa bit nga nagtangtang sa tanan nga mga rehistro sa istatistika sa TX. Gidugang ang bag-ong CNTR_TX_STATUS nga rehistro sa offset 0x946, nga naglakip usa ka parity-error bit ug usa ka status bit para sa shadow request. |
Gisuportahan sa bag-ong bahin ang gipaayo nga kasaligan sa mga pagbasa sa counter sa istatistika. Sa pagbasa sa usa ka statistics counter, una ibutang ang shadow request bit para sa set sa registers (RX o TX), ug dayon basaha gikan sa snapshot sa register. Ang gibasa nga mga bili mohunong sa pagdugang samtang ang anino nga bahin anaa sa epekto, apan ang nagpahiping mga counter nagpadayon sa pagdugang. Human nimo i-reset ang hangyo, ipadayon sa mga counter ang ilang natipon nga mga kantidad. Dugang pa, ang bag-ong mga natad sa rehistro naglakip sa parityerror status ug tin-aw nga mga piraso. |
| Giusab nga RS-FEC alignment marker format aron sa pagtuman sa karon-finalized Clause 108 sa IEEE 802.3by espesipikasyon. Kaniadto ang RS-FEC nga bahin nagsunod sa 25G/50G Consortium Iskedyul 3, sa wala pa ang IEEE pagtapos sa espesipikasyon. |
Ang RX RS-FEC karon nakamatikod ug nag-lock sa daan ug bag-ong alignment marker, apan ang TX RS-FEC nagmugna lamang sa bag-ong IEEE alignment marker format. |
May Kalabutan nga Impormasyon
- Giya sa Gumagamit sa 25G Ethernet IP Core
- Errata alang sa 25G Ethernet IP core sa Knowledge Base
3.5. 25G Ethernet IP Core v16.1
Talaan 13. Bersyon 16.1 Oktubre 2016
| Deskripsyon | Epekto |
| Inisyal nga pagpagawas sa Intel FPGA IP Library. | — |
May Kalabutan nga Impormasyon
- Giya sa Gumagamit sa 25G Ethernet IP Core
- Errata alang sa 25G Ethernet IP core sa Knowledge Base
3.6. 25G Ethernet Intel Arria® 10 FPGA IP User Guide Archive
Ang mga bersyon sa IP parehas sa mga bersyon sa software sa Intel Quartus Prime Design Suite hangtod sa v19.1. Gikan sa Intel Quartus Prime Design Suite software nga bersyon 19.2 o sa ulahi, ang mga IP core adunay bag-ong IP versioning scheme.
Kung ang usa ka IP core nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP core nga bersyon magamit.
| Intel Quartus Prime nga Bersyon | Bersyon sa IP | Giya sa Gumagamit |
| 20.3 | 19.4.0 | 25G Ethernet Intel Arria® 10 FPGA IP Giya sa Gumagamit |
| 19.4 | 19.4.0 | 25G Ethernet Intel Arria 10 FPGA IP Giya sa Gumagamit |
| 17.0 | 17.0 | 25G Ethernet Intel Arria 10 FPGA IP Giya sa Gumagamit |
3.7. 25G Ethernet Intel Arria 10 FPGA IP Design Exampang User Giya Archives
Ang mga bersyon sa IP parehas sa mga bersyon sa software sa Intel Quartus Prime Design Suite hangtod sa v19.1. Gikan sa Intel Quartus Prime Design Suite software nga bersyon 19.2 o sa ulahi, ang mga IP core adunay bag-ong IP versioning scheme.
Kung ang usa ka IP core nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP core nga bersyon magamit.
| Intel Quartus Prime nga Bersyon | IP Core nga Bersyon | Giya sa Gumagamit |
| 16.1 | 16.1 | 25G Ethernet Disenyo Example Giya sa Gumagamit |
25G Ethernet Intel® FPGA IP Release Notes
Online nga Bersyon
Ipadala ang Feedback
ID: 683067
Bersyon: 2022.09.26
Mga Dokumento / Mga Kapanguhaan
 |
intel 25G Ethernet Intel FPGA IP [pdf] Giya sa Gumagamit 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |