intel Error Message Register Unloader FPGA IP
Съобщение за грешка Register Unloader Intel® FPGA IP Core Ръководство за потребителя
Разтоварващият регистър на съобщенията за грешка Intel® FPGA IP ядро (altera_emr_unloader) чете и съхранява данни от заздравената схема за откриване на грешки в поддържаните Intel FPGA устройства. Можете да използвате логическия интерфейс на Avalon® Streaming (Avalon-ST) на IP ядрото за разтоварване на съобщения за грешка, за да прочетете EMR на устройството.
Фигура 1. Блокова диаграма на разтоварващия регистър на съобщение за грешка
Когато хардуерът актуализира съдържанието на EMR, IP ядрото чете (или разтоварва) и десериализира съдържанието на EMR и позволява на друга логика (като IP ядрото Intel FPGA Advanced SEU Detection, IP ядрото Intel FPGA Fault Injection или потребителска логика) за достъп съдържанието на EMR едновременно.
Характеристики
- Извлича и съхранява съдържанието на съобщението в регистъра за грешки за устройства на Intel FPGA
- Позволява инжектиране на стойност на съдържанието на EMR регистър без промяна на CRAM битовете
- Интерфейс Avalon (-ST).
- Лесно инстанциране с GUI на редактора на параметри
- Генерира VHDL или Verilog HDL синтез files
Поддръжка на IP Core устройство
Следните устройства поддържат IP ядрото за разтоварване на регистър на съобщения за грешка:
Таблица 1. Поддръжка на IP основно устройство
| Софтуер за проектиране | Поддръжка на IP Core устройство |
| Intel Quartus® Prime Pro Edition | Устройства Intel Arria® 10 и Intel Cyclone® 10 GX |
| Intel Quartus Prime Standard Edition | Устройства Arria V, Arria II GX/GZ, Intel Arria 10, Cyclone V, Stratix® IV и Stratix V |
Използване на ресурси и производителност
Софтуерът Intel Quartus Prime генерира следната оценка на ресурса за Cyclone V (5CGXFC7C7F23C8) FPGA устройство. Резултатите за други поддържани устройства са подобни.
Таблица 2. Съобщение за грешка Използване на ресурси за IP основно устройство за разтоварване на регистъра
| устройство | ALMs | Логически регистри | M20K | |
| Първичен | Вторичен | |||
| 5CGXFC7C7F23C8 | 37 | 128 | 33 | 0 |
Функционално описание
Поддържаните FPGA устройства на Intel имат регистър на съобщения за грешка, който показва появата на CRC грешка в конфигурационната RAM (CRAM). Грешки в CRAM могат да възникнат поради нарушение на едно събитие (SEU). Можете да използвате логическия интерфейс Avalon-ST на IP ядрото за разтоварване на съобщения за грешка за достъп до EMR на FPGA устройството. Напримерample, можете да използвате IP ядрото за разтоварване на съобщения за грешка с IP ядрата Intel FPGA Fault Injection и Intel FPGA Advanced SEU Detection за достъп до EMR информация на устройството. IP ядрото на програмата за разтоварване на съобщения за грешка наблюдава EMR на устройството. Когато хардуерът актуализира съдържанието на EMR, IP ядрото чете (или разтоварва) и десериализира съдържанието на EMR. IP ядрото позволява друга логика (като IP ядро Intel FPGA Advanced SEU Detection, Intel FPGA Fault Injection IP ядро или потребителска логика) за достъп до съдържанието на EMR едновременно. Както е показано в #unique_1/unique_1_Connect_42_image_fbb_3mm_gs на страница 3, IP ядрото за разтоварване на регистър на съобщения за грешка инстанцира IP ядрото за проверка на CRC грешка за някои устройства.
Забележка: За повече информация относно поддръжката на SEU за вашето FPGA устройство вижте главата за намаляване на SEU в наръчника на устройството.
Регистър на съобщения за грешка
Някои FPGA устройства с нарушение на едно събитие (SEU) съдържат вградена схема за откриване на грешка за откриване на обръщане в някой от CRAM битовете на устройството поради мека грешка. Присвояването на битове за EMR на устройството варира според фамилията устройства. За подробности относно EMR битовете за вашата фамилия FPGA устройства вижте главата за смекчаване на SEU в наръчника на устройството.
Сигнали
Таблица 3. Сигнали за разтоварване на регистър на съобщения за грешка
| Сигнал | ширина | Посока | Описание |
| часовник | 1 | Вход | Входен часовников сигнал. |
| нулиране | 1 | Вход | Активен-висок логически сигнал за нулиране. |
| emr_read | 1 | Вход | Не е задължително. Този активен висок сигнал инициира повторно прочитане на текущото EMR съдържание. Съдържанието на EMR се актуализира, когато устройството открие нова грешка. EMR съдържа грешката, докато не бъде открита нова грешка, дори ако вътрешното или външното почистване коригира грешката. |
| crcerror | 1 | Изход | Показва откриване на CRC грешка. Този сигнал се синхронизира с часовниковия порт на IP ядрото на разтоварващия регистър на съобщенията за грешки. |
| crcerror_pin | 1 | Изход | Свържете този сигнал към щифта CRC_Error. Този сигнал е синхронен с вътрешния осцилатор на устройството. |
| crcerror_clk | 1 | Вход | Грешка в CRC Проверете IP основния входен тактов сигнал. |
| crcerror_reset | 1 | Вход | Грешка при CRC Проверете активен сигнал за високо логическо нулиране на IP ядрото. |
| emr[N-1:0] | 46, 67 или 78 | Изход | Този порт за данни съдържа съдържанието на регистъра на съобщенията за грешки на устройството, както е дефинирано в главата за смекчаване на SEU в наръчника на устройството:
• Устройствата Intel Arria 10 и Intel Cyclone 10 GX имат 78-битови EMR • Устройствата Stratix V, Arria V и Cyclone V имат 67-битови EMR • По-старите устройства имат 46-битови EMR Изходните EMR сигнали отговарят на дефиницията на интерфейса Avalon-ST. N е 46, 67 или 78. |
| emr_valid | 1 | Изход | Активно високо, когато съдържанието на EMR сигнала е валидно. Този сигнал отговаря на дефиницията на интерфейса на Avalon. |
| emr_error | 1 | Изход | Този сигнал е активен висок, когато текущият EMR изходен трансфер има грешка и трябва да се игнорира. Обикновено този сигнал показва, че часовникът на входа на EMR е твърде бавен. Този сигнал отговаря на дефиницията на интерфейса на Avalon. |
| endofffullchip | 1 | Изход | Допълнителен изходен сигнал, който показва края на всеки цикъл на откриване на грешки в целия чип за цялото устройство. Само устройства Intel Arria 10, Intel Cyclone 10 GX, Stratix V, Arria V и Cyclone V. |
Време
IP ядрото на програмата за разтоварване на регистър за съобщения за грешка изисква два тактови цикъла за схемата на съобщението за грешка на устройството плюс следните допълнителни тактови входни цикли за разтоварване на регистър за съобщения за грешка за разтоварване на EMR съдържание: N + 3, където N е ширината на emr сигнала.
- 122 тактови цикъла за устройства Intel Arria 10 и Intel Cyclone 10 GX
- 70 тактови цикъла за устройства Stratix V, Arria V и Cyclone V
- 49 тактови цикъла за Stratix IV и Arria II GZ/GX устройства
Поведение на IP тайминг (устройства Intel Arria 10 и Intel Cyclone 10 GX)
Следните осцилограми показват поведението на синхронизирането на ядрото на регистъра на съобщенията за грешка за IP за устройства Intel Arria 10 и Intel Cyclone 10 GX.
Фигура 2. Сигнал emr_valid за поправими грешки (0 <тип на базата на колони <3'b111) Времева диаграма
Фигура 3. Сигнал emr_valid за поправими грешки само след включване (тип на базата на колона == 3'b0)
Забележка: Когато за първи път се зареди с битовия поток, FPGA изпълнява веднъж базиран на рамка EDCRC, изчислява базирания на колона контролен бит и го превръща в базиран на колона EDCRC. Тази времева диаграма се отнася до грешката, открита по време на базиран на рамка EDCRC.
Фигура 4. Сигнал emr_valid за непоправими грешки
Фигура 5. Времева диаграма emr_error
Всички други устройства във времето
Следните вълнови форми показват поведението на ядрото на разтоварването на регистъра на съобщенията за грешка за IP устройствата Stratix V, Stratix IV, Arria V, Arria II GZ/GX и Cyclone V.
Фигура 6. Времева диаграма emr_read
Фигура 7. emr_valid Времева диаграма
Фигура 8. Прample Времева диаграма на EMR грешки
- В случай на 2 последователни SEU грешки, IP ядрото потвърждава emr_error за изгубеното EMR съдържание.
- IP ядрото потвърждава emr_error, ако открие спадащия фронт на импулса crcerror за следващата грешка, преди IP ядрото да зареди предишното съдържание на потребителския регистър за актуализиране на EMR в потребителския регистър за изместване.
- Нарастващият ръб на crcerror премахва emr_error.
- emr_error е критично състояние на системата и може да показва, че входният часовник на разтоварващия регистър на съобщения за грешка е твърде бавен.
Настройки на параметрите
Таблица 4. Параметри на програмата за разтоварване на регистър на съобщения за грешка
| Параметър | Стойност | По подразбиране | Описание |
| Делител на часовника за проверка на грешка при CRC | 1, 2, 4, 8, 16,
32, 64, 128, 256 |
2 | Показва стойността на делителя на часовника за откриване на грешка, която да се приложи към вътрешния осцилатор. Разделеният часовник управлява вътрешната CRC функция. Тази настройка трябва да съответства на ERROR_CHECK_FREQUENCY_DIVISOR
Настройки на Intel Quartus Prime File (.qsf) настройка, в противен случай софтуерът издава предупреждение. Устройствата Stratix IV и Arria II не поддържат стойност 1. |
| Активирайте Virtual JTAG Инжектиране на CRC грешка | Включено, изключено | Изкл | Позволява функционалност на източници и сонди в системата (ISSP) за инжектиране на съдържанието на EMR регистъра чрез JTAG интерфейс без промяна на стойността на CRAM. Използвайте този интерфейс за отстраняване на проблеми с потребителската логика, която е свързана с ядрото. |
| Входна тактова честота | Всякакви | 50 MHz | Указва честотата на входния часовник на IP ядрото за разтоварване на регистър на съобщения за грешка. Тази опция е приложима, когато Входният часовник се задвижва от вътрешния осцилатор параметърът е изключен. |
| Входният часовник се задвижва от вътрешния осцилатор | Включено, изключено | Изкл | Показва, че вътрешният осцилатор осигурява основния входен часовник. Активирайте този параметър, ако вътрешен осцилатор управлява основния входен такт на потребителския дизайн.
Забележка: Честотата на вътрешния осцилатор не се влияе от делителя на часовника за проверка на грешки при CRC. |
| CRC грешка Проверете входната тактова честота | 10 – 50 MHz | 50 MHz | Указва тактова честота на въвеждане на CRC грешка Проверка на IP ядро (ALTERA_CRCERROR_VERIFY).
Само устройства Stratix IV и Arria II. |
| Завършване на пълния цикъл на откриване на грешки в чипа | Включено, изключено | Изкл | Не е задължително. Включете, за да потвърдите този сигнал в края на всеки пълен цикъл на откриване на грешка в чипа.
Само устройства Stratix V, Intel Arria 10, Arria V, Cyclone V и Intel Cyclone 10 GX. |
Инсталиране и лицензиране на Intel FPGA IP ядра
Инсталацията на софтуера Intel Quartus Prime включва IP библиотеката Intel FPGA. Тази библиотека предоставя много полезни IP ядра за вашата производствена употреба без необходимост от допълнителен лиценз. Някои FPGA IP ядра на Intel изискват закупуване на отделен лиценз за производствена употреба. Режимът за оценка на Intel FPGA IP ви позволява да оцените тези лицензирани Intel FPGA IP ядра в симулация и хардуер, преди да решите да закупите пълен производствен лиценз за IP ядро. Трябва само да закупите пълен производствен лиценз за лицензирани Intel IP ядра, след като завършите хардуерното тестване и сте готови да използвате IP в производството. Софтуерът Intel Quartus Prime инсталира IP ядра на следните места по подразбиране:
Фигура 9. Инсталационен път на IP Core
Таблица 5. Места за инсталиране на IP Core
| Местоположение | Софтуер | Платформа |
| :\intelFPGA_pro\quartus\ip\altera | Intel Quartus Prime Pro Edition | Windows * |
| :\intelFPGA\quartus\ip\altera | Intel Quartus Prime Standard Edition | Windows |
| :/intelFPGA_pro/quartus/ip/altera | Intel Quartus Prime Pro Edition | Linux * |
| :/intelFPGA/quartus/ip/altera | Intel Quartus Prime Standard Edition | Linux |
Персонализиране и генериране на IP ядра
Можете да персонализирате IP ядра, за да поддържате голямо разнообразие от приложения. Intel Quartus Prime IP каталог и редактор на параметри ви позволяват бързо да изберете и конфигурирате IP основни портове, функции и изход files.
IP каталог и редактор на параметри
IP каталогът показва IP ядрата, налични за вашия проект, включително Intel FPGA IP и други IP, които добавяте към пътя за търсене на IP каталог. Използвайте следните функции на IP каталога, за да намерите и персонализирате IP ядро:
- Филтриране на IP каталог, за да се покаже IP за активно семейство устройства или да се покаже IP за всички семейства устройства. Ако нямате отворен проект, изберете фамилията устройства в IP каталога.
- Въведете в полето за търсене, за да намерите всяко пълно или частично IP основно име в IP каталога.
- Щракнете с десния бутон върху име на IP ядро в IP каталога, за да покажете подробности за поддържаните устройства, за да отворите инсталационната папка на IP ядрото и за връзки към IP документация.
- Кликнете Търсене на IP адрес на партньор за достъп до информация за IP адреса на партньора web.
Редакторът на параметри ви подканва да посочите име на вариант на IP, незадължителни портове и изход file опции за генериране. Редакторът на параметри генерира Intel Quartus Prime IP от първо ниво file (.ip) за вариант на IP в проекти на Intel Quartus Prime Pro Edition. Редакторът на параметри генерира Quartus IP от най-високо ниво file (.qip) за IP вариант в проекти на Intel Quartus Prime Standard Edition. Тези files представляват варианта на IP в проекта и съхраняват информация за параметризиране.
Фигура 10. Редактор на IP параметри (Intel Quartus Prime Pro Edition)
Фигура 11. Редактор на IP параметри (Intel Quartus Prime Standard Edition)
Редактор на параметри
Редакторът на параметри ви помага да конфигурирате IP основни портове, параметри и изход file опции за генериране. Основните контроли на редактора на параметри включват следното:
- Използвайте прозореца Presets, за да приложите предварително зададени стойности на параметри за конкретни приложения (за избрани ядра).
- Използвайте прозореца с подробности за view описания на портове и параметри и щракнете върху връзки към документация.
- Щракнете върху Generate ➤ Generate Testbench System, за да генерирате тестова система (за избрани ядра).
- Щракнете върху Генериране ➤ Генериране на примерample Проектиране за генериране на example дизайн (за избрани ядра).
- Щракнете върху Валидиране на целостта на системата, за да проверите общите компоненти на системата спрямо придружаващите fileс. (Само за системите Platform Designer)
- Щракнете върху Синхронизиране на цялата системна информация, за да проверите общите компоненти на системата спрямо придружаващите fileс. (Само за системите Platform Designer)
IP каталогът също е достъпен в Platform Designer (View ➤ IP каталог). IP каталогът на Platform Designer включва изключителна системна връзка, обработка на видео и изображения и други IP на системно ниво, които не са налични в Intel Quartus Prime IP каталога. Вижте Създаване на система с Platform Designer или Създаване на система с Platform Designer (Standard) за информация относно използването на IP съответно в Platform Designer (Standard) и Platform Designer
Свързана информация
- Създаване на система с Platform Designer
- Създаване на система с Platform Designer (Standard) (Standard)
Указване на IP основни параметри и опции
Следвайте тези стъпки, за да зададете IP основни параметри и опции.
- В IP каталога на Platform Designer (Инструменти ➤ IP каталог), намерете и щракнете двукратно върху името на IP ядрото, което да персонализирате. Появява се редакторът на параметрите.
- Посочете име от най-високо ниво за вашия персонализиран IP вариант. Това име идентифицира варианта на IP ядрото fileе във вашия проект. Ако бъдете подканени, посочете и целевото семейство FPGA устройства и изход file HDL предпочитание. Натиснете OK.
- Посочете параметри и опции за вашия IP вариант:
- По желание изберете предварително зададени стойности на параметрите. Предварителните настройки указват всички начални стойности на параметри за конкретни приложения (където са предвидени).
- Посочете параметри, определящи функционалността на ядрото на IP, конфигурациите на портовете и специфичните за устройството функции.
- Посочете опции за генериране на синхронизиращ списък с мрежи, симулационен модел, тестова стенда или прample дизайн (където е приложимо).
- Задайте опции за обработка на IP ядрото files в други инструменти на EDA.
- Щракнете върху Готово, за да генерирате синтез и други незадължителни fileсъответства на вашите спецификации за вариант на IP. Редакторът на параметри генерира .qsys IP вариант от най-високо ниво file и HDL files за синтез и симулация. Някои IP ядра също генерират едновременно тестова стенда или example дизайн за хардуерно тестване.
- За да генерирате тестова стенда за симулация, щракнете върху Генериране ➤ Генериране на система за тестова стенда. Generate Testbench System не е достъпна за някои IP ядра, които не предоставят тестова стенд за симулация.
- За генериране на HDL от най-високо ниво exampфайл за проверка на хардуера, щракнете върху Генериране ➤ HDL Exampле. Генериране ➤ HDL Прample не е наличен за някои IP ядра.
Вариантът на IP от най-високо ниво се добавя към текущия проект на Intel Quartus Prime. Щракнете върху Проект ➤ Добавяне/Премахване Files в Project, за да добавите ръчно .qsys (Intel Quartus Prime Standard Edition) или .ip (Intel Quartus Prime Pro Edition) file към проект. Направете подходящо присвояване на щифтове за свързване на портове.
Core Generation Output (Intel Quartus Prime Pro Edition)
Софтуерът Intel Quartus Prime генерира следния резултат file структура за отделни IP ядра, които не са част от система Platform Designer.
Фигура 12. Изход за генериране на отделно IP ядро (Intel Quartus Prime Pro Edition)
Таблица 6. Изход Files на Intel FPGA IP поколение
| File Име | Описание |
| <вашият_ip>.ip | Вариант на IP от най-високо ниво file който съдържа параметризацията на IP ядро във вашия проект. Ако IP вариантът е част от система Platform Designer, редакторът на параметри също генерира .qsys file. |
| <вашият_ip>.cmp | Декларацията на VHDL компонент (.cmp) file е текст file който съдържа локални общи дефиниции и дефиниции на портове, които използвате във VHDL дизайна files. |
| <вашият_ip>_generation.rpt | Дневник за генериране на IP или Platform Designer file. Показва резюме на съобщенията по време на генериране на IP. |
| продължи… | |
| File Име | Описание |
| <вашият_ip>.qgsimc (само за системи с дизайнер на платформа) | Симулационно кеширане file който сравнява .qsys и .ip files с текущата параметризация на системата Platform Designer и IP ядрото. Това сравнение определя дали Platform Designer може да пропусне регенерирането на HDL. |
| <вашият_ip>.qgsynth (само за системи с дизайнер на платформа) | Кеширане на синтеза file който сравнява .qsys и .ip files с текущата параметризация на системата Platform Designer и IP ядрото. Това сравнение определя дали Platform Designer може да пропусне регенерирането на HDL. |
| <вашият_ip>.qip | Съдържа цялата информация за интегриране и компилиране на IP компонента. |
| <вашият_ip>.csv | Съдържа информация за състоянието на надграждане на IP компонента. |
| .bsf | Символно представяне на варианта на IP за използване в блокова диаграма Files (.bdf). |
| <вашият_ip>.spd | Вход file че ip-make-simscript изисква за генериране на симулационни скриптове. .spd file съдържа списък на fileгенерирате за симулация, заедно с информация за спомените, които инициализирате. |
| <вашият_ip>.ppf | Pin Planner File (.ppf) съхранява назначенията на портове и възли за IP компоненти, които създавате за използване с Pin Planner. |
| <вашият_ip>_bb.v | Използвайте черната кутия на Verilog (_bb.v) file като празна декларация на модул за използване като черна кутия. |
| <вашият_ip>_inst.v или _inst.vhd | HDL напрample шаблон за инстанциране. Копирайте и поставете съдържанието на това file във вашия HDL file за инстанциране на IP варианта. |
| <вашият_ip>.regmap | Ако IP съдържа информация за регистъра, софтуерът Intel Quartus Prime генерира .regmap file. .regmap file описва информацията за картата на регистъра на главния и подчинения интерфейси. Това file допълва
.sopcinfo file чрез предоставяне на по-подробна регистърна информация за системата. Това file позволява показване на регистъра views и потребителски персонализирани статистики в системната конзола. |
| <вашият_ip>.svd | Позволява на инструментите за отстраняване на грешки на HPS System view регистрационните карти на периферни устройства, които се свързват към HPS в рамките на система Platform Designer.
По време на синтеза софтуерът Intel Quartus Prime съхранява .svd files за подчинен интерфейс, видим за главните системни конзоли в .sof file в сесията за отстраняване на грешки. Системната конзола чете този раздел, който Platform Designer отправя запитвания за информация за регистрационна карта. За системните подчинени устройства Platform Designer осъществява достъп до регистрите по име. |
| <вашият_ip>.vвашият_ip>.vhd | HDL fileкоито инстанцират всеки подмодул или дъщерно IP ядро за синтез или симулация. |
| наставник/ | Съдържа скрипт msim_setup.tcl за настройка и стартиране на симулация. |
| aldec/ | Съдържа скрипт rivierapro_setup.tcl за настройка и стартиране на симулация. |
| /synopsys/vcs
/synopsys/vcsmx |
Съдържа шел скрипт vcs_setup.sh за настройка и стартиране на симулация.
Съдържа shell скрипт vcsmx_setup.sh и synopsys_sim.setup file за настройка и стартиране на симулация. |
| /каданс | Съдържа шел скрипт ncsim_setup.sh и други настройки files за настройка и стартиране на симулация. |
| /xcelium | Съдържа скрипт на обвивка на паралелен симулатор xcelium_setup.sh и други настройки files за настройка и стартиране на симулация. |
| /подмодули | Съдържа HDL files за IP основния подмодул. |
| <IP подмодул>/ | Platform Designer генерира /synth и /sim поддиректории за всяка директория на IP подмодул, която Platform Designer генерира. |
Указване на IP основни параметри и опции (наследени редактори на параметри)
Някои IP ядра използват наследена версия на редактора на параметри за конфигуриране и генериране. Използвайте следните стъпки, за да конфигурирате и генерирате IP вариант с помощта на наследен редактор на параметри.
Забележка: Наследеният редактор на параметри генерира различен изход file структура от най-новия редактор на параметри. Обърнете се към Указване на IP основни параметри и опции за конфигурация на IP ядра, които използват най-новия редактор на параметри
Фигура 13. Наследени редактори на параметри
- В IP каталога (Инструменти ➤ IP каталог) намерете и щракнете двукратно върху името на IP ядрото, за да персонализирате. Появява се редакторът на параметрите.
- Посочете име от най-високо ниво и изведете HDL file тип за вашия IP вариант. Това име идентифицира варианта на IP ядрото fileе във вашия проект. Натиснете OK.
- Посочете параметрите и опциите за вашия IP вариант в редактора на параметри. Обърнете се към ръководството за потребителя на вашето IP ядро за информация относно конкретни параметри на IP ядрото.
- Щракнете върху Готово или Генериране (в зависимост от версията на редактора на параметри). Редакторът на параметри генерира files за вашия IP вариант според вашите спецификации. Щракнете върху Изход, ако бъдете подканени, когато генерирането приключи. Редакторът на параметри добавя .qip от най-високо ниво file към текущия проект автоматично.
Забележка: За да добавите ръчно IP вариант, генериран с редактор на наследени параметри към проект, щракнете върху Проект ➤ Добавяне/Премахване Files в Project и добавете IP варианта .qip file.
IP Core Generation Output (Intel Quartus Prime Standard Edition)
Софтуерът Intel Quartus Prime Standard Edition генерира един от следните изходни данни file структури за отделни IP ядра, които използват един от наследените редактори на параметри.
Фигура 14. Генерирано IP ядро Files (Наследени редактори на параметри)
Генерирано IP File Изход A
Генерирано IP File Изход Б
Генерирано IP File Изход C
Генерирано IP File Изход D
Бележки:
- Ако се поддържа и е разрешено за вашия IP вариант
- Ако се генерират функционални симулационни модели
- Игнорирайте тази директория
Хронология на ревизиите на документа за Разтоварване на регистър на съобщения за грешка Intel FPGA IP IP Core Ръководство за потребителя
| Версия на документа | Intel Quartus Prime версия | Промени |
| 2018.05.23 | 18.0 | • Преименуван IP от Съобщение за грешка на Intel FPGA Register Unloader IP ядро
към Съобщение за грешка Register Unloader Intel FPGA IP ядро. • Актуализирани фигури emr_valid Сигнал за поправими грешки само след включване (тип на базата на колони == 3'b0) и emr_valid Сигнал за непоправими грешки. |
| Дата | Версия | Промени |
| декември 2017 г | 2017.12.18 | • Преименува документа като Intel FPGA съобщение за грешка Register Unloader IP Core Ръководство за потребителя.
• Актуализира таблицата “IP Core Device Support”. • Актуализиран за най-новите стандарти за брандиране. • Направени редакционни актуализации в целия документ. |
| 2017 юли XNUMX г | 2017.07.15 | • Добавена поддръжка на устройства Intel Cyclone 10 GX.
• Променен V-Type на Column-Based Type в IP времевите диаграми. • Осигурени отделни инструкции за параметризиране за Intel Quartus Prime Pro Edition и Intel Quartus Prime Standard Edition. • Актуализиран за най-новите стандарти за брандиране. |
| май 2016 г | 2016.05.02 | • Премахната функция за поддръжка на Verilog HDL RTL.
• Променени препратки към Quartus II към Quartus Prime. |
| юни 2015 г | 2015.06.12 | Актуализирани подробности за поддръжката на Arria 10. |
| декември 2014 г | 2014.12.15 | Първоначално издание. |
Корпорация Intel. Всички права запазени. Intel, логото на Intel и други марки на Intel са търговски марки на Intel Corporation или нейните филиали. Intel гарантира производителността на своите FPGA и полупроводникови продукти според настоящите спецификации в съответствие със стандартната гаранция на Intel, но си запазва правото да прави промени на продукти и услуги по всяко време без предизвестие. Intel не поема никаква отговорност или задължения, произтичащи от приложението или използването на каквато и да е информация, продукт или услуга, описани тук, освен в случаите, когато Intel е изрично договорено в писмен вид. Клиентите на Intel се съветват да получат най-новата версия на спецификациите на устройството, преди да разчитат на публикувана информация и преди да направят поръчки за продукти или услуги. *Други имена и марки могат да бъдат заявени като собственост на други.
Документи / Ресурси
 |
intel Error Message Register Unloader FPGA IP Core [pdf] Ръководство за потребителя Разтоварване на съобщения за грешка FPGA IP ядро, грешка, разтоварване на съобщения FPGA IP ядро, разтоварване на регистър FPGA IP ядро, разтоварване на FPGA IP ядро |
