intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı

İçindəkilər gizlətmək

1 FPGA tam arifmetik IP nüvələri

2 Sənədlər / Resurslar

2.1 İstinadlar

3 Əlaqədar Yazılar

FPGA tam arifmetik IP nüvələri

View Fullscreen

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı
Intel® Quartus® Prime Design Suite üçün yeniləndi: 20.3

Onlayn versiya Rəy göndər

UG-01063

ID: 683490 Versiya: 2020.10.05

İçindəkilər
İçindəkilər
1. Intel FPGA Tam Arifmetik IP Nüvələri…………………………………………………………….. 5
2. LPM_COUNTER (Counter) IP Core…………………………………………………………………….. 7 2.1. Xüsusiyyətlər……………………………………………………………………………………………7 2.2. Verilog HDL Prototipi…………………………………………………………………………….. 8 2.3. VHDL Komponent Bəyannaməsi…………………………………………………………………….8 2.4. VHDL LIBRARY_USE Bəyannaməsi………………………………………………………………… 9 2.5. Limanlar………………………………………………………………………………………………………..9 2.6. Parametrlər…………………………………………………………………………………………… 10
3. LPM_BÖLÜM (Bölmə) Intel FPGA IP Core……………………………………………………….. 12 3.1. Xüsusiyyətləri………………………………………………………………………………………………. 12 3.2. Verilog HDL Prototipi…………………………………………………………………………… 12 3.3. VHDL Komponent Bəyannaməsi…………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE Bəyannaməsi………………………………………………………………. 13 3.5. Limanlar…………………………………………………………………………………………………… 13 3.6. Parametrlər…………………………………………………………………………………………… 14
4. LPM_MULT (Çarpan) IP Core………………………………………………………………………. 16 4.1. Xüsusiyyətləri………………………………………………………………………………………………. 16 4.2. Verilog HDL Prototipi…………………………………………………………………………… 17 4.3. VHDL Komponent Bəyannaməsi………………………………………………………………….. 17 4.4. VHDL LIBRARY_USE Bəyannaməsi………………………………………………………………. 17 4.5. Siqnallar………………………………………………………………………………………………… 18 4.6. Stratix V, Arria V, Cyclone V və Intel Cyclone 10 LP Cihazları üçün parametrlər…………… 18 4.6.1. Ümumi nişan…………………………………………………………………………………18 4.6.2. Ümumi 2 Nişan………………………………………………………………………………… 19 4.6.3. Boru kəməri nişanı……………………………………………………………………………… 19 4.7. Intel Stratix 10, Intel Arria 10 və Intel Cyclone 10 GX Cihazları üçün parametrlər……….. 20 4.7.1. Ümumi nişan…………………………………………………………………………………20 4.7.2. Ümumi 2 Nişan………………………………………………………………………………… 20 4.7.3. Boru kəmərinin çəkilməsi………………………………………………………………………………………21
5. LPM_ADD_SUB (Toplayıcı/Çıxarıcı)………………………………………………………………… 22 5.1. Xüsusiyyətləri………………………………………………………………………………………………. 22 5.2. Verilog HDL Prototipi…………………………………………………………………………… 23 5.3. VHDL Komponent Bəyannaməsi…………………………………………………………………….. 23 5.4. VHDL LIBRARY_USE Bəyannaməsi………………………………………………………………. 23 5.5. Limanlar…………………………………………………………………………………………………… 23 5.6. Parametrlər…………………………………………………………………………………………… 24
6. LPM_COMPARE (Müqayisəli)………………………………………………………………………… 26 6.1. Xüsusiyyətləri………………………………………………………………………………………………. 26 6.2. Verilog HDL Prototipi…………………………………………………………………………… 27 6.3. VHDL Komponent Bəyannaməsi………………………………………………………………….. 27 6.4. VHDL LIBRARY_USE Bəyannaməsi………………………………………………………………. 27 6.5. Limanlar………………………………………………………………………………………………… 27 6.6. Parametrlər…………………………………………………………………………………………… 28

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 2

Əlaqə göndərin

İçindəkilər

7. ALTECC (Səhv Düzəliş Kodu: Kodlayıcı/Dekoder) IP Əsası…………………………………… 30
7.1. ALTECC Kodlayıcı Xüsusiyyətləri…………………………………………………………………………..31 7.2. Verilog HDL Prototipi (ALTECC_ENCODER)…………………………………………………. 32 7.3. Verilog HDL Prototipi (ALTECC_DECODER)…………………………………………………. 32 7.4. VHDL Komponent Bəyannaməsi (ALTECC_ENCODER)……………………………………………33 7.5. VHDL Komponent Bəyannaməsi (ALTECC_DECODER)……………………………………………33 7.6. VHDL LIBRARY_USE Bəyannaməsi………………………………………………………………. 33 7.7. Enkoder Portları…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 33 7.8. Dekoder Portları…………………………………………………………………………………………………………………………………34 7.9. Kodlayıcı Parametrləri…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 34 7.10. Dekoder Parametrləri ……………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core……………………………………………………………………. 36
8.1. Xüsusiyyətləri………………………………………………………………………………………………. 37 8.1.1. Əvvəlcədən toplayıcı………………………………………………………………………………….. 38 8.1.2. Sistolik gecikmə reyestri……………………………………………………………….. 40 8.1.3. Öncədən yükləmə sabiti………………………………………………………………………… 43 8.1.4. İkiqat akkumulyator……………………………………………………………………… 43
8.2. Verilog HDL Prototipi…………………………………………………………………………… 44 8.3. VHDL Komponent Bəyannaməsi…………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE Bəyannaməsi………………………………………………………………. 44 8.5. Siqnallar………………………………………………………………………………………………… 44 8.6. Parametrlər…………………………………………………………………………………………… 47
8.6.1. Ümumi Nişan……………………………………………………………………………………47 8.6.2. Əlavə rejimlər nişanı……………………………………………………………………….. 47 8.6.3. Çarpayılar Nişanı…………………………………………………………………………………………………………….. 49 8.6.4. Preadder Nişanı………………………………………………………………………………. 51 8.6.5. Akkumulyator Nişanı………………………………………………………………………….. 53 8.6.6. Sistolik/Zəncirvari Nişanı……………………………………………………………………. 55 8.6.7. Boru kəməri nişanı…………………………………………………………………………… 56
9. ALTMEMMULT (Yaddaş əsaslı Sabit Əmsal Çoxaldıcısı) IP Core…………………… 57
9.1. Xüsusiyyətləri………………………………………………………………………………………………. 57 9.2. Verilog HDL Prototipi…………………………………………………………………………… 58 9.3. VHDL Komponent Bəyannaməsi………………………………………………………………….. 58 9.4. Limanlar………………………………………………………………………………………………… 59 9.5. Parametrlər………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Çoğaltma-Yığma) IP Core…………………………………………… 61
10.1. Xüsusiyyətlər………………………………………………………………………………………….. 62 10.2. Verilog HDL Prototipi…………………………………………………………………………..62 10.3. VHDL Komponent Bəyannaməsi………………………………………………………………… 63 10.4. VHDL LIBRARY_USE Bəyannaməsi………………………………………………………………63 10.5. Limanlar…………………………………………………………………………………………………… 63 10.6. Parametrlər………………………………………………………………………………………. 64
11. ALTMULT_ADD (Çoğaltma) IP Core………………………………………………………..69
11.1. Xüsusiyyətlər………………………………………………………………………………………….. 71 11.2. Verilog HDL Prototipi…………………………………………………………………………..72 11.3. VHDL Komponent Bəyannaməsi…………………………………………………………………… 72 11.4. VHDL LIBRARY_USE Bəyannaməsi……………………………………………………………72

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 3

İçindəkilər
11.5. Limanlar…………………………………………………………………………………………………… 72 11.6. Parametrlər………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Kompleks Multiplikator) IP Core…………………………………………… 86 12.1. Kompleks vurma………………………………………………………………………… 86 12.2. Kanonik Nümayəndəlik………………………………………………………………………… 87 12.3. Adi Nümayəndəlik………………………………………………………………… 87 12.4. Xüsusiyyətlər………………………………………………………………………………………….. 88 12.5. Verilog HDL Prototipi…………………………………………………………………………..88 12.6. VHDL Komponent Bəyannaməsi…………………………………………………………………… 89 12.7. VHDL LIBRARY_USE Bəyannaməsi………………………………………………………………89 12.8. Siqnallar………………………………………………………………………………………………. 89 12.9. Parametrlər………………………………………………………………………………………. 90
13. ALTSQRT (Tam Kvadrat Kök) IP Core………………………………………………………92 13.1. Xüsusiyyətlər………………………………………………………………………………………….. 92 13.2. Verilog HDL Prototipi…………………………………………………………………………..92 13.3. VHDL Komponent Bəyannaməsi…………………………………………………………………… 93 13.4. VHDL LIBRARY_USE Bəyannaməsi………………………………………………………………93 13.5. Limanlar…………………………………………………………………………………………………… 93 13.6. Parametrlər………………………………………………………………………………………. 94
14. PARALLEL_ADD (Paralel Toplayıcı) IP Core……………………………………………………….. 95 14.1. Xüsusiyyət………………………………………………………………………………………….95 14.2. Verilog HDL Prototipi…………………………………………………………………………..95 14.3. VHDL Komponent Bəyannaməsi…………………………………………………………………… 96 14.4. VHDL LIBRARY_USE Bəyannaməsi………………………………………………………………96 14.5. Limanlar…………………………………………………………………………………………………… 96 14.6. Parametrlər………………………………………………………………………………………. 97
15. Integer Arithmetic IP Cores İstifadəçi təlimatı sənəd arxivləri .......................................
16. Intel FPGA Integer Arithmetic IP Cores İstifadəçi Təlimatı üçün Sənədin Baxış Tarixçəsi…. 99

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 4

Əlaqə göndərin

683490 | 2020.10.05 Rəy Göndər

1. Intel FPGA Tam Arifmetik İP nüvələri

Dizaynınızda riyazi əməliyyatları yerinə yetirmək üçün Intel® FPGA tam IP nüvələrindən istifadə edə bilərsiniz.

Bu funksiyalar öz funksiyalarınızı kodlaşdırmaqdan daha səmərəli məntiq sintezi və cihazın həyata keçirilməsini təklif edir. Dizayn tələblərinizə uyğunlaşdırmaq üçün IP nüvələrini fərdiləşdirə bilərsiniz.

Intel tam arifmetik IP nüvələri aşağıdakı iki kateqoriyaya bölünür: · Parametrləşdirilmiş modulların kitabxanası (LPM) IP nüvələri · Intel-ə məxsus (ALT) IP nüvələri

Aşağıdakı cədvəldə tam arifmetik IP nüvələri verilmişdir.

Cədvəl 1.

IP nüvələrinin siyahısı

IP nüvələri

LPM IP nüvələri

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel xüsusi (ALT) IP nüvələri ALTECC

Funksiya bitdiview Sayğac bölücü çarpanı
Toplayıcı və ya çıxarıcı müqayisə aparatı
ECC Kodlayıcı/Dekoder

Dəstəklənən Cihaz
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V davam etdi…

Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə razılaşdırılmış hallar istisna olmaqla, burada təsvir edilən hər hansı məlumatın, məhsulun və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik daşımır. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.

ISO 9001:2015 Qeydiyyatdan keçib

1. Intel FPGA Tam Arifmetik IP Nüvələri 683490 | 2020.10.05

IP nüvələri Intel FPGA Çoxaldıcı və ya ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ƏLAVƏ

Funksiya bitdiview Multiplikator-toplayıcı
Yaddaşa əsaslanan sabit əmsal çarpanı
Multiplikator-akkumulyator çarpan-toplayıcı
Kompleks Multiplikator
Tam Kvadrat Kök
Paralel toplayıcı

Dəstəklənən Cihaz
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Siklon 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Siklon IV E, Cyclone IV GX, Siklon V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Əlaqədar Məlumat
· Intel FPGA-lar və Proqramlaşdırıla bilən Qurğular Buraxılış Qeydləri
· Intel FPGA IP nüvələrinə giriş Intel FPGA IP nüvələri haqqında ətraflı məlumat verir.
· Floating-Point IP Cores User Guide Intel FPGA Floating-Point IP nüvələri haqqında daha çox məlumat verir.
· Intel FPGA IP nüvələrinə giriş Parametrləşdirmə, generasiya, təkmilləşdirmə və İP nüvələrinin simulyasiyası daxil olmaqla, bütün Intel FPGA IP nüvələri haqqında ümumi məlumat verir.
· Versiyadan Müstəqil IP və Qsys Simulyasiya Skriptlərinin yaradılması Proqram təminatı və ya İP versiyasının təkmilləşdirilməsi üçün əl ilə yeniləmə tələb etməyən simulyasiya skriptləri yaradın.
· Layihənizin və IP-nin səmərəli idarə edilməsi və daşınması üçün Layihə İdarəetmə Ən Yaxşı Təcrübələr Təlimatları files.
· Tam Arifmetik IP nüvələri İstifadəçi Təlimatı Sənəd Arxivləri səhifə 98 Tam Arifmetik IP nüvələrinin əvvəlki versiyaları üçün istifadəçi təlimatlarının siyahısını təqdim edir.

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 6

Əlaqə göndərin

683490 | 2020.10.05 Rəy Göndər

2. LPM_COUNTER (Counter) IP Nüvəsi

Şəkil 1.

LPM_COUNTER IP nüvəsi 256 bit genişliyə qədər çıxışları olan yuxarı, aşağı sayğaclar və yuxarı və ya aşağı sayğaclar yaradan ikili sayğacdır.

Aşağıdakı şəkildə LPM_COUNTER IP nüvəsi üçün portlar göstərilir.

LPM_COUNTER Port

LPM_COUNTER

ssclr sset datasını yavaşlatır[]

q[]

yuxarı aşağı

cout

aclr yükləmə aktivi

clk_en cnt_en cin
inst

2.1. Xüsusiyyətlər
LPM_COUNTER IP nüvəsi aşağıdakı funksiyaları təklif edir: · Yuxarı, aşağı və yuxarı/aşağı sayğacları yaradır · Aşağıdakı sayğac növlərini yaradır:
— Düz ikilik – sıfırdan başlayan sayğac artımları və ya 255-dən başlayan azalmalar
— Modul – sayğac istifadəçi tərəfindən müəyyən edilmiş modul dəyərinə qədər artır və ya ondan azalır və təkrarlanır
· İsteğe bağlı sinxron təmiz, yükləmə və quraşdırma giriş portlarını dəstəkləyir · Əlavə asinxron təmizləmə, yükləmə və quraşdırma giriş portlarını dəstəkləyir · Əlavə sayma və saat aktivləşdirmə giriş portlarını dəstəkləyir · Opsiyonel daşıma və daşıma portlarını dəstəkləyir

ISO 9001:2015 Qeydiyyatdan keçib

2. LPM_COUNTER (Counter) IP Nüvəsi
683490 | 2020.10.05
2.2. Verilog HDL Prototipi
Aşağıdakı Verilog HDL prototipi Verilog Dizaynında yerləşir File (.v) lpm.v-də edasintez kataloqu.
modul lpm_counter ( q, data, saat, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq ); parametr lpm_type = “lpm_counter”; parametr lpm_width = 1; parametr lpm_modulus = 0; parametr lpm_direction = “İSTİFADƏ EDİLMƏYƏN”; parametr lpm_value = “İSTİFADƏ EDİLMƏYƏN”; parametr lpm_svalue = “İSTİFADƏ EDİLMƏYƏN”; parametr lpm_pvalue = “İSTİFADƏ EDİLMƏYƏN”; parametr lpm_port_updown = “PORT_CONNECTIVITY”; parametr lpm_hint = “İSTİFADƏ EDİLMƏYƏN”; çıxış [lpm_width-1:0] q; çıxış cout; çıxış [15:0] eq; giriş cin; daxil [lpm_width-1:0] data; giriş saatı, clk_en, cnt_en, yuxarı; daxiletmə aktivi, aclr, yükləmə; giriş sset, sclr, sload; son modul
2.3. VHDL Komponent Bəyannaməsi
VHDL komponenti bəyannaməsi VHDL Dizaynında yerləşir File (.vhd) içərisində LPM_PACK.vhd librariesvhdllpm kataloqu.
komponent LPM_COUNTER ümumi ( LPM_WIDTH : təbii; LPM_MODULUS : təbii := 0; LPM_DIRECTION : sətir := “İSTİFADƏ EDİLMƏYİYOR”; LPM_AVALUE : sətir := “İSTİFADƏ EDİLMƏYİB”; LPM_SVALUE : sətir := “UNUSED: CONNECT_UP”; LPM_CTNEPORTITY=” sətir : CONNECT :” ; LPM_PVALUE : sətir := “İSTİFADƏ EDİLMƏYİYOR”; LPM_TYPE : sətir := L_COUNTER; LPM_HINT : sətir := “İSTİFADƏ EDİLMƏYİYOR”); port (DATA: std_logic_vector-da(LPM_WIDTH-1-dən 0-a qədər):= (DİGƏR =>
'0'); SAAT: std_logic-də; CLK_EN : std_logic-də := '1'; CNT_EN : std_logic-də := '1'; UPDOWN : std_logic-də := '1'; SLOAD : std_logic-də := '0'; SSET : std_logic-də := '0'; SCLR : std_logic-də := '0'; YÜKLƏ : std_logic-də := '0'; ASET : std_logic-də := '0'; ACLR : std_logic-də := '0'; CIN : std_logic-də := '1'; COUT : out std_logic := '0'; S: std_logic_vector (LPM_WIDTH-1-dən 0-a qədər); EQ: std_logic_vector çıxışı (15-dən 0-a qədər);
son komponent;

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 8

Əlaqə göndərin

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE Bəyannaməsi
VHDL Komponent Bəyannaməsindən istifadə edirsinizsə, VHDL KİTABXANASI-USE bəyannaməsi tələb olunmur.
LIBRARY lpm; lpm.lpm_components.all istifadə edin;

2.5. Portlar

Aşağıdakı cədvəllərdə LPM_COUNTER IP nüvəsi üçün giriş və çıxış portları verilmişdir.

Cədvəl 2.

LPM_COUNTER Giriş Portları

Port Adı

Tələb olunur

Təsvir

data[]

yox

Paralel məlumatların sayğac daxil edilməsi. Giriş portunun ölçüsü LPM_WIDTH parametr dəyərindən asılıdır.

saat

Bəli

Müsbət kənar tətikli saat girişi.

clk_az

yox

Bütün sinxron fəaliyyətləri aktivləşdirmək üçün saat girişi aktivləşdirin. Əgər buraxılıbsa, standart dəyər 1-dir.

cnt_en

yox

Sload, sset və ya sclr-ə təsir etmədən, aşağı olduğu iddia edildikdə, saymanı söndürmək üçün daxiletməni aktivləşdirin. Əgər buraxılıbsa, standart dəyər 1-dir.

yuxarı aşağı

yox

Hesabın istiqamətinə nəzarət edir. Yüksək (1) elan edildikdə, sayma istiqaməti yuxarı, aşağı (0) olduqda isə sayma istiqaməti aşağı olur. LPM_DIRECTION parametrindən istifadə edilərsə, yuxarı aşağı port qoşula bilməz. LPM_DIRECTION istifadə edilmirsə, yuxarı aşağı port isteğe bağlıdır. Əgər buraxılıbsa, defolt dəyər yuxarıdır (1).

cin

yox

Aşağı səviyyəli bitə daşıyın. Yuxarı sayğaclar üçün cin girişinin davranışı belədir

cnt_en girişinin davranışı ilə eynidir. Əgər buraxılıbsa, standart dəyər 1-dir

(VCC).

aclr

yox

Asinxron təmiz giriş. Əgər həm aktiv, həm də aclr istifadə edilərsə və təsdiq edilirsə, aclr aktivi ləğv edir. Çıxarılıbsa, standart dəyər 0-dır (deaktivdir).

aktiv

yox

Asinxron dəst girişi. q[] çıxışlarını bütün 1-lər və ya LPM_AVALUE parametri ilə müəyyən edilmiş dəyər kimi müəyyən edir. Əgər həm aktiv, həm də aclr portları istifadə olunarsa və təsdiq edilirsə, aclr portunun dəyəri aktiv portunun dəyərini üstələyir. Əgər buraxılıbsa, defolt dəyər 0-dır, deaktivdir.

yük

yox

Sayğacı məlumat girişindəki dəyərlə asinxron yükləyən asinxron yükləmə girişi. Yükləmə portu istifadə edildikdə, data[] portu qoşulmalıdır. Əgər buraxılıbsa, defolt dəyər 0-dır, deaktivdir.

sclr

yox

Növbəti aktiv saat kənarındakı sayğacı təmizləyən sinxron təmiz giriş. Əgər həm sset, həm də sclr portları istifadə edilərsə və təsdiq edilirsə, sclr portunun dəyəri sset portunun dəyərini üstələyir. Əgər buraxılıbsa, defolt dəyər 0-dır, deaktivdir.

set

yox

Növbəti aktiv saat kənarında sayğac təyin edən sinxron dəst girişi. q çıxışlarının dəyərini bütün 1-lər kimi və ya LPM_SVALUE parametri ilə müəyyən edilmiş qiymətə təyin edir. Əgər həm sset, həm də sclr portları istifadə edilərsə və təsdiq edilirsə,
sclr portunun dəyəri sset portunun dəyərini üstələyir. Çıxarılıbsa, standart dəyər 0-dır (deaktivdir).

yük

yox

Növbəti aktiv saat kənarında sayğacı data[] ilə yükləyən sinxron yükləmə girişi. Sload portu istifadə edildikdə, data[] portu qoşulmalıdır. Çıxarılıbsa, standart dəyər 0-dır (deaktivdir).

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 9

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

Cədvəl 3.

LPM_COUNTER Çıxış Portları

Port Adı

Tələb olunur

Təsvir

q[]

yox

Sayğacdan məlumat çıxışı. Çıxış portunun ölçüsü ondan asılıdır

LPM_WIDTH parametr dəyəri. Ya q[] və ya eq[15..0] portlarından ən azı biri

bağlı olmalıdır.

ekv[15..0]

yox

Sayğac deşifrə çıxışı. Parametr redaktorunda eq[15..0] portu əlçatan deyil, çünki parametr yalnız AHDL-ni dəstəkləyir.
Ya q[] portu, ya da eq[] portu qoşulmalıdır. Maksimum c eq portları istifadə edilə bilər (0 <= c <= 15). Yalnız 16 ən aşağı sayma dəyəri deşifrə edilir. Hesablama dəyəri c olduqda, eqc çıxışı yüksək (1) olaraq təsdiqlənir. məsələnample, say 0 olduqda, eq0 = 1, say 1 olduqda, eq1 = 1, və say 15 olduqda, eq 15 = 1. 16 və ya daha çox say qiymətləri üçün deşifrə edilmiş çıxış xarici dekodlaşdırma tələb edir. eq[15..0] çıxışları q[] çıxışına asinxrondur.

cout

yox

Sayğacın MSB bitinin icra portu. Daha böyük sayğac yaratmaq üçün başqa sayğaca qoşulmaq üçün istifadə edilə bilər.

2.6. Parametrlər

Aşağıdakı cədvəl LPM_COUNTER IP nüvəsi üçün parametrləri sadalayır.

Cədvəl 4.

LPM_COUNTER Parametrlər

Parametr adı

Növ

LPM_WIDTH

Tam ədəd

LPM_DIRECTION

Simli

LPM_MODULUS LPM_AVALUE

Tam ədəd
Tam/String

LPM_SVALUE LPM_HINT

Tam/String
Simli

LPM_TYPE

Simli

Tələb olunur Bəli Xeyr Xeyr Xeyr
Xeyr Xeyr
yox

Təsvir
Data[] və q[] portlarının genişliklərini təyin edir, əgər onlar istifadə olunursa.
Dəyərlər YUKARI, AŞAĞI və İSTİFADƏ EDİLMƏDİ. LPM_DIRECTION parametrindən istifadə edilərsə, yuxarı aşağı port qoşula bilməz. Yuxarı aşağı port qoşulmadıqda, LPM_DIRECTION parametrinin defolt dəyəri UP-dir.
Maksimum say, üstəgəl bir. Sayğac dövrəsindəki unikal vəziyyətlərin sayı. Əgər yükləmə dəyəri LPM_MODULUS parametrindən böyükdürsə, sayğacın davranışı göstərilmir.
Aktiv yüksək olaraq təsdiq edildikdə yüklənən sabit dəyər. Göstərilən dəyər ondan böyük və ya bərabərdirsə , sayğacın davranışı müəyyən edilməmiş (X) məntiq səviyyəsidir, burada varsa LPM_MODUULUS və ya 2 ^ LPM_WIDTH-dir. Intel bu dəyəri AHDL dizaynları üçün onluq ədəd kimi göstərməyinizi tövsiyə edir.
Sset portunun yüksək olduğu təsdiq edildikdə, saat portunun yüksələn kənarına yüklənən sabit dəyər. Intel bu dəyəri AHDL dizaynları üçün onluq ədəd kimi göstərməyinizi tövsiyə edir.
VHDL Dizaynında parametrləşdirilmiş modullar (LPM) funksiyası kitabxanasını yaratdığınız zaman File (.vhd), siz Intel-ə məxsus parametri təyin etmək üçün LPM_HINT parametrindən istifadə etməlisiniz. məsələnample: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = BƏLİ"
Defolt dəyər UNUSED-dir.
VHDL dizaynında parametrləşdirilmiş modulların (LPM) obyekt adının kitabxanasını müəyyən edir files.
davam etdi...

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 10

Əlaqə göndərin

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

Parametr adı INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

String String yazın
Simli
Simli

Tələb olunan Xeyr
yox
yox

Təsvir
Bu parametr modelləşdirmə və davranış simulyasiyası məqsədləri üçün istifadə olunur. Bu parametr modelləşdirmə və davranış simulyasiyası məqsədləri üçün istifadə olunur. Parametr redaktoru bu parametrin dəyərini hesablayır.
Intel-ə xas parametr. VHDL dizaynında CARRY_CNT_EN parametrini təyin etmək üçün LPM_HINT parametrindən istifadə etməlisiniz. files. Dəyərlər SMART, ON, OFF və ISEDED-dir. LPM_COUNTER funksiyasını cnt_en siqnalını daşıma zənciri ilə yaymaq üçün aktivləşdirir. Bəzi hallarda, CARRY_CNT_EN parametr ayarı sürətə bir qədər təsir edə bilər, ona görə də onu söndürmək istəyə bilərsiniz. Varsayılan dəyər SMART-dır ki, bu da ölçü və sürət arasında ən yaxşı uyğunluğu təmin edir.
Intel-ə məxsus parametr. VHDL dizaynında LABWIDE_SCLR parametrini təyin etmək üçün LPM_HINT parametrindən istifadə etməlisiniz. files. Dəyərlər ON, OFF və ya İSTİFADƏSİZDİR. Defolt dəyər ON-dur. Köhnəlmiş cihaz ailələrində olan LABwide sclr funksiyasının istifadəsini söndürməyə imkan verir. Bu seçimi söndürmək qismən doldurulmuş LAB-lardan tam istifadə şansını artırır və beləliklə, SCLR tam LAB-a tətbiq edilmədikdə daha yüksək məntiq sıxlığına imkan verə bilər. Bu parametr geriyə uyğunluq üçün mövcuddur və Intel bu parametrdən istifadə etməməyi tövsiyə edir.
Yuxarı aşağı giriş portunun istifadəsini müəyyən edir. Əgər buraxılıbsa, defolt dəyər PORT_CONNECTIVITY-dir. Port dəyəri PORT_USED olaraq təyin edildikdə, port istifadə edilmiş kimi qəbul edilir. Port dəyəri PORT_UNUSED olaraq təyin edildikdə, port istifadə olunmamış kimi qəbul edilir. Port dəyəri PORT_CONNECTIVITY olaraq təyin edildikdə, portun istifadəsi port bağlantısının yoxlanılması ilə müəyyən edilir.

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 11

683490 | 2020.10.05 Rəy Göndər

3. LPM_DIVIDE (Bölücü) Intel FPGA IP Core

Şəkil 2.

LPM_DIVIDE Intel FPGA IP nüvəsi bölmə və qalıq yaratmaq üçün paylayıcı giriş dəyərini məxrəc giriş dəyərinə bölmək üçün bölücü tətbiq edir.

Aşağıdakı şəkildə LPM_DIVIDE IP nüvəsi üçün portlar göstərilir.

LPM_DIVIDE Portları

LPM_DIVIDE

ədəd[] denom[] saat

quotient[] qalır[]

clken aclr

inst

3.1. Xüsusiyyətlər
LPM_DIVIDE IP nüvəsi aşağıdakı funksiyaları təklif edir: · Paylayıcı giriş dəyərini məxrəc girişi ilə bölən bölücü yaradır.
bir hissə və qalıq istehsal etmək üçün dəyər. · 1 bit məlumat enini dəstəkləyir. · Həm paylayıcı üçün imzalanmış, həm də imzasız məlumat təqdimetmə formatını dəstəkləyir
və məxrəc dəyərləri. · Ərazi və ya sürətin optimallaşdırılmasını dəstəkləyir. · Müsbət qalıq çıxışını müəyyən etmək üçün seçim təmin edir. · Boru kəmərinin konfiqurasiya edilə bilən çıxış gecikməsini dəstəkləyir. · Opsiyonel asinxron aydın və saat imkan portlarını dəstəkləyir.

3.2. Verilog HDL Prototipi
Aşağıdakı Verilog HDL prototipi Verilog Dizaynında yerləşir File (.v) lpm.v-də edasintez kataloqu.
modul lpm_divide (hissə, qalır, ədəd, denom, saat, clken, aclr); parametr lpm_type = “lpm_divide”; parametr lpm_widthn = 1; parametr lpm_widthd = 1; parametr lpm_nrepresentation = “İMZA EDİLMİŞDİR”; parametr lpm_drepresentation = “İMZA EDİLMİŞDİR”; parametr lpm_remainderpositive = “DOĞRU”; parametr lpm_pipeline = 0;

ISO 9001:2015 Qeydiyyatdan keçib

3. LPM_DIVIDE (Bölücü) Intel FPGA IP Core 683490 | 2020.10.05

parametr lpm_hint = “İSTİFADƏ EDİLMƏYƏN”; giriş saatı; giriş clken; giriş aclr; daxiletmə [lpm_widthn-1:0] ədədi; giriş [lpm_widthd-1:0] denom; çıxış [lpm_widthn-1:0] quotient; çıxış [lpm_widthd-1:0] qalır; son modul

3.3. VHDL Komponent Bəyannaməsi
VHDL komponenti bəyannaməsi VHDL Dizaynında yerləşir File (.vhd) içərisində LPM_PACK.vhd librariesvhdllpm kataloqu.
komponent LPM_DIVIDE ümumi (LPM_WIDTHN : təbii; LPM_WIDTHD : təbii;
LPM_NREPRESENTATION : sətir := “İMZA EDİLMİŞ”; LPM_DREPRESENTATION : sətir := “İmzasız”; LPM_PIPELINE : təbii := 0; LPM_TYPE : sətir := L_DIVIDE; LPM_HINT : sətir := “İSTİFADƏ EDİLMƏYİYOR”); port (NUMER : std_logic_vector-da(LPM_WIDTHN-1-dən 0-a qədər); DENOM : std_logic_vector-da(LPM_WIDTHD-1-dən 0-a qədər); ACLR : std_logic-də := '0'; SAAT : std_logic-də (LPM_WIDTHN-0-də 1-a qədər); CLOCK : std_logic-də :CL'1'da; := '0';QUOTIENT : out std_logic_vector(LPM_WIDTHN-1 aşağı 0); REMAIN : out std_logic_vector(LPM_WIDTHD-XNUMX XNUMX-a qədər)); son komponent;

3.4. VHDL LIBRARY_USE Bəyannaməsi
VHDL Komponent Bəyannaməsindən istifadə edirsinizsə, VHDL KİTABXANASI-USE bəyannaməsi tələb olunmur.
LIBRARY lpm; lpm.lpm_components.all istifadə edin;

3.5. Portlar

Aşağıdakı cədvəllərdə LPM_DIVIDE IP nüvəsi üçün giriş və çıxış portları verilmişdir.

Cədvəl 5.

LPM_DIVIDE Giriş Portları

Port Adı

Tələb olunur

nömrə[]

Bəli

məzhəb[]

Bəli

Təsvir
Numerator məlumatlarının daxil edilməsi. Giriş portunun ölçüsü LPM_WIDTHN parametr dəyərindən asılıdır.
Məxrəc məlumatının daxil edilməsi. Giriş portunun ölçüsü LPM_WIDTHD parametr dəyərindən asılıdır.
davam etdi...

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 13

3. LPM_DIVIDE (Bölücü) Intel FPGA IP Core 683490 | 2020.10.05

Port adı saatı clken
aclr

Tələb olunan Xeyr
yox

Təsvir
Boru kəməri ilə istifadə üçün saat girişi. 0-dan (defolt) başqa LPM_PIPELINE dəyərləri üçün saat portu aktivləşdirilməlidir.
Saat boru kəmərindən istifadəni aktivləşdirir. Clken portu yüksək olaraq təsdiq edildikdə, bölmə əməliyyatı baş verir. Siqnal aşağı olduqda, heç bir əməliyyat baş vermir. Əgər buraxılıbsa, defolt dəyər 1-dir.
Asinxron təmiz port istənilən vaxt boru kəmərini saat girişinə asinxron olaraq bütün '0-lara sıfırlamaq üçün istifadə olunur.

Cədvəl 6.

LPM_DIVIDE Çıxış Portları

Port Adı

Tələb olunur

Təsvir

əmsal[]

Bəli

Məlumat çıxışı. Çıxış portunun ölçüsü LPM_WIDTHN-dən asılıdır

parametr dəyəri.

qalmaq[]

Bəli

Məlumat çıxışı. Çıxış portunun ölçüsü LPM_WIDTHD-dən asılıdır

parametr dəyəri.

3.6. Parametrlər

Aşağıdakı cədvəl LPM_DIVIDE Intel FPGA IP nüvəsi üçün parametrləri sadalayır.

Parametr adı

Növ

Tələb olunur

Təsvir

LPM_WIDTHN

Tam ədəd

Bəli

[] və rəqəminin genişliklərini təyin edir

quotient[] portları. Dəyərlər 1-dən 64-ə qədərdir.

LPM_WIDTHD

Tam ədəd

Bəli

Məzhəbin [] və genişliklərini təyin edir

[] portlar qalır. Dəyərlər 1-dən 64-ə qədərdir.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

yox

Numerator girişinin işarə təmsili.

Dəyərlər İMZALI və İmzasızdır. Bu zaman

parametr İMZALI olaraq təyin edilib, bölücü

ədəd[] girişini imzalanmış iki kimi şərh edir

tamamlayır.

yox

Məxrəc girişinin işarə təmsili.

Dəyərlər İMZALI və İmzasızdır. Bu zaman

parametr İMZALI olaraq təyin edilib, bölücü

denom[] girişini imzalanmış iki kimi şərh edir

tamamlayır.

LPM_TYPE

Simli

yox

Parametrləşdirilmiş kitabxananı müəyyən edir

modulların (LPM) VHDL dizaynında obyekt adı

files (.vhd).

LPM_HINT

Simli

yox

Bir kitabxana yaratdığınız zaman

parametrli modullar (LPM) funksiyası a

VHDL Dizayn File (.vhd), istifadə etməlisiniz

Intel-i təyin etmək üçün LPM_HINT parametri

xüsusi parametr. məsələnample: LPM_HINT

= “ZƏNCİR_ÖLÇÜSÜ = 8,

BİR_INPUT_IS_CONSTANT = BƏLİ"

defolt dəyər İSTİFADƏ EDİLMƏDİDİR.

LPM_QALDI

Simli

yox

Intel-ə məxsus parametr. istifadə etməlisiniz

LPM_HINT parametrini təyin etmək üçün

LPM_REMAINDERPOSITIVE parametri

VHDL dizaynı files. Dəyərlər TRUE və ya FALSE-dir.

Əgər bu parametr TRUE olaraq təyin edilibsə, o zaman

qalan[] portunun dəyəri daha böyük olmalıdır

davam etdi...

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 14

Əlaqə göndərin

3. LPM_DIVIDE (Bölücü) Intel FPGA IP Core 683490 | 2020.10.05

Parametr adı

Növ

MAXIMIZE_SPEED

Tam ədəd

LPM_PIPELINE

Tam ədəd

NƏZİNDƏ_DEVICE_FAMILY SKIP_BITS

Sətir tam ədədi

Tələb olunan nömrə
Xeyr Xeyr

Təsvir
sıfırdan və ya sıfıra bərabərdir. Əgər bu parametr TRUE olaraq təyin edilibsə, onda qalan[] portunun dəyəri ya sıfırdır, ya da dəyər ədəd portunun dəyəri ilə eyni işarədir, ya müsbət, ya da mənfi. Ərazini azaltmaq və sürəti yaxşılaşdırmaq üçün Intel, qalanın müsbət olması lazım olan və ya qalanın əhəmiyyətsiz olduğu əməliyyatlarda bu parametri TRUE olaraq təyin etməyi tövsiyə edir.
Intel-ə məxsus parametr. VHDL dizaynında MAXIMIZE_SPEED parametrini təyin etmək üçün LPM_HINT parametrindən istifadə etməlisiniz. files. Dəyərlər [0..9]. İstifadə olunarsa, Intel Quartus Prime proqramı LPM_DIVIDE funksiyasının spesifik nümunəsini marşrutluqdan daha çox sürət üçün optimallaşdırmağa çalışır və Optimallaşdırma Texnikası məntiqi seçiminin parametrlərini ləğv edir. MAXIMIZE_SPEED istifadə edilmirsə, bunun əvəzinə Optimizasiya Texnikası seçiminin dəyəri istifadə olunur. MAXIMIZE_SPEED dəyəri 6 və ya daha yüksək olarsa, Kompilyator LPM_DIVIDE IP nüvəsini daşıma zəncirlərindən istifadə edərək daha yüksək sürət üçün optimallaşdırır; qiymət 5 və ya daha az olarsa, tərtibçi dizaynı daşıma zəncirləri olmadan həyata keçirir.
quotient[] və qalan[] çıxışları ilə əlaqəli gecikmə saat dövrlərinin sayını təyin edir. Sıfır (0) dəyəri heç bir gecikmənin olmadığını və sırf kombinasiyalı funksiyanın yaradıldığını göstərir. Çıxarılıbsa, defolt dəyər 0-dır (boru xətti olmayan). Siz LPM_PIPELINE parametri üçün LPM_WIDTHN-dən yüksək dəyər təyin edə bilməzsiniz.
Bu parametr modelləşdirmə və davranış simulyasiyası məqsədləri üçün istifadə olunur. Parametr redaktoru bu parametrin dəyərini hesablayır.
LPM_DIVIDE IP nüvəsinə aparıcı GND sayını təmin etməklə aparıcı bitlərdə məntiqi optimallaşdırmaq üçün daha səmərəli fraksiya bit bölgüsünə imkan verir. Bu parametrin quotient çıxışında aparıcı GND sayını göstərin.

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 15

683490 | 2020.10.05 Rəy Göndər

4. LPM_MULT (Çarpan) IP Core

Şəkil 3.

LPM_MULT IP nüvəsi məhsulu çıxış kimi istehsal etmək üçün iki giriş məlumatı dəyərini çoxaltmaq üçün çarpan tətbiq edir.

Aşağıdakı şəkildə LPM_MULT IP nüvəsi üçün portlar göstərilir.

LPM_Mult Ports

LPM_MULT saat datası[] nəticə[] verilənlər bazası[] aclr/sclr clken
inst

Əlaqədar Məlumat Xüsusiyyətləri səhifə 71

4.1. Xüsusiyyətlər
LPM_MULT IP nüvəsi aşağıdakı funksiyaları təklif edir: · İki giriş məlumatı dəyərini çoxaldan multiplikator yaradır · 1 bit məlumat enini dəstəkləyir · İmzalanmış və imzasız məlumat təqdimetmə formatını dəstəkləyir · Sahənin və ya sürətin optimallaşdırılmasını dəstəkləyir · Konfiqurasiya edilə bilən çıxış gecikməsi ilə boru kəmərini dəstəkləyir · Xüsusi rəqəmsal siqnal emalında (DSP) həyata keçirmək üçün seçim
blok sxemi və ya məntiq elementləri (LE) Qeyd: Doğma olaraq dəstəklənən ölçüdən daha böyük çarpanları qurarkən aşağıdakılar ola bilər:
DSP bloklarının kaskadlanması nəticəsində yaranan performans təsiri olacaqdır. · İsteğe bağlı asinxron təmiz və saatı aktivləşdirən giriş portlarını dəstəkləyir · Intel Stratix 10, Intel Arria 10 və Intel Cyclone 10 GX cihazları üçün əlavə sinxron təmizliyi dəstəkləyir

ISO 9001:2015 Qeydiyyatdan keçib

4. LPM_MULT (Çarpan) IP Core 683490 | 2020.10.05
4.2. Verilog HDL Prototipi
Aşağıdakı Verilog HDL prototipi Verilog Dizaynında yerləşir File (.v) lpm.v-də edasintez kataloqu.
modul lpm_mult (nəticə, verilənlər bazası, verilənlər bazası, cəmi, saat, clken, aclr ) parametr lpm_type = “lpm_mult”; parametr lpm_widtha = 1; parametr lpm_widthb = 1; parametr lpm_widths = 1; parametr lpm_widthp = 1; parametr lpm_representation = “İMZALANMAZ”; parametr lpm_pipeline = 0; parametr lpm_hint = “İSTİFADƏ EDİLMƏYƏN”; giriş saatı; giriş clken; giriş aclr; giriş [lpm_widtha-1:0] dataa; giriş [lpm_widthb-1:0] verilənlər bazası; giriş [lpm_widths-1:0] cəmi; çıxış [lpm_widthp-1:0] nəticə; son modul
4.3. VHDL Komponent Bəyannaməsi
VHDL komponenti bəyannaməsi VHDL Dizaynında yerləşir File (.vhd) içərisində LPM_PACK.vhd librariesvhdllpm kataloqu.
komponent LPM_MULT ümumi ( LPM_WIDTHA : təbii; LPM_WIDTHB : təbii; LPM_WIDTHS : təbii := 1; LPM_WIDTHP : təbii;
LPM_REPRESENTATION : sətir := “İmzasız”; LPM_PIPELINE : təbii := 0; LPM_TYPE: sətir := L_MULT; LPM_HINT : sətir := “İSTİFADƏ EDİLMƏYƏN”); port ( DATAA : std_logic_vector-da(LPM_WIDTHA-1-dən 0-a qədər); DATAB: std_logic_vector-da(LPM_WIDTHB-1-dən 0-a qədər); ACLR : std_logic-də := '0'; SAAT : std_logic-də CL'0'da; := '1';SUM : std_logic_vector (LPM_WIDTHS-1-dən 0-a qədər) := (DİGƏRLER => '0'); NƏTİCƏ : std_logic_vector (LPM_WIDTHP-1-dən 0-a qədər)); son komponent;
4.4. VHDL LIBRARY_USE Bəyannaməsi
VHDL Komponent Bəyannaməsindən istifadə edirsinizsə, VHDL KİTABXANASI-USE bəyannaməsi tələb olunmur.
LIBRARY lpm; lpm.lpm_components.all istifadə edin;

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 17

4. LPM_MULT (Çarpan) IP Core 683490 | 2020.10.05

4.5. Siqnallar

Cədvəl 7.

LPM_MULT Giriş Siqnalları

Siqnal Adı

Tələb olunur

Təsvir

dataa[]

Bəli

Məlumat daxiletmə.

Intel Stratix 10, Intel Arria 10 və Intel Cyclone 10 GX cihazları üçün giriş siqnalının ölçüsü Dataa eni parametrinin dəyərindən asılıdır.

Köhnə və Intel Cyclone 10 LP cihazları üçün giriş siqnalının ölçüsü LPM_WIDTHA parametr dəyərindən asılıdır.

datab[]

Bəli

Məlumat daxiletmə.

Intel Stratix 10, Intel Arria 10 və Intel Cyclone 10 GX cihazları üçün giriş siqnalının ölçüsü Datab eni parametrinin dəyərindən asılıdır.

Köhnə və Intel Cyclone 10 LP cihazları üçün giriş siqnalının ölçüsü asılıdır

LPM_WIDTHB parametr dəyərində.

saat

yox

Boru kəməri ilə istifadə üçün saat girişi.

Köhnə və Intel Cyclone 10 LP cihazları üçün saat siqnalı 0-dan (defolt) başqa LPM_PIPELINE dəyərləri üçün aktivləşdirilməlidir.

Intel Stratix 10, Intel Arria 10 və Intel Cyclone 10 GX cihazları üçün Gecikmə dəyəri 1-dən fərqlidirsə, saat siqnalı aktivləşdirilməlidir (defolt).

clken

yox

Boru kəməri ilə istifadə üçün saatın aktivləşdirilməsi. Clken siqnalı yüksək olduqda,

toplayıcı/çıxma əməliyyatı baş verir. Siqnal aşağı olduqda, əməliyyat yoxdur

Baş verir. Əgər buraxılıbsa, standart dəyər 1-dir.

aclr sclr

yox

Boru kəmərini bütün 0-lara sıfırlamaq üçün istənilən vaxt istifadə olunan asinxron aydın siqnal,

saat siqnalına asinxron. Boru kəməri qeyri-müəyyən (X) ilə işə salınır

məntiq səviyyəsi. Çıxışlar ardıcıl, lakin sıfırdan fərqli bir dəyərdir.

yox

Boru kəmərini bütün 0-lara sıfırlamaq üçün istənilən vaxt istifadə olunan sinxron təmiz siqnal,

saat siqnalına sinxron olaraq. Boru kəməri qeyri-müəyyən (X) ilə işə salınır

məntiq səviyyəsi. Çıxışlar ardıcıl, lakin sıfırdan fərqli bir dəyərdir.

Cədvəl 8.

LPM_MULT Çıxış siqnalları

siqnal adı

Tələb olunur

Təsvir

nəticə[]

Bəli

Məlumat çıxışı.

Köhnə və Intel Cyclone 10 LP cihazları üçün çıxış siqnalının ölçüsü LPM_WIDTHP parametr dəyərindən asılıdır. LPM_WIDTHP < maks (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) və ya (LPM_WIDTHA + LPM_WIDTHS) varsa, yalnız LPM_WIDTHP MSB-ləri mövcuddur.

Intel Stratix 10, Intel Arria 10 və Intel Cyclone 10 GX üçün çıxış siqnallarının ölçüsü Nəticə genişliyi parametrindən asılıdır.

4.6. Stratix V, Arria V, Cyclone V və Intel Cyclone 10 LP Cihazları üçün parametrlər

4.6.1. Ümumi Tab

Cədvəl 9.

Ümumi Tab

Parametr

Dəyər

Multiplikatorun konfiqurasiyası

'Dataa' girişini 'datab' girişi ilə çarpın

Defolt Dəyər

Təsvir

'Dataa' girişini 'datab' girişi ilə çarpın

Multiplikator üçün istədiyiniz konfiqurasiyanı seçin.
davam etdi...

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 18

Əlaqə göndərin

4. LPM_MULT (Çarpan) IP Core 683490 | 2020.10.05

Parametr
'Dataa' girişi nə qədər geniş olmalıdır? 'Məlumat' girişi nə qədər geniş olmalıdır? "Nəticə" çıxışının eni necə müəyyən edilməlidir? Genişliyi məhdudlaşdırın

Dəyər
'Dataa' girişini özü ilə vurun (kvadratlaşdırma əməliyyatı)
1 - 256 bit

Defolt Dəyər

Təsvir

8 bit

dataa[] portunun enini təyin edin.

1 - 256 bit

8 bit

Datab[] portunun enini təyin edin.

Avtomatik olaraq eni hesablayın Genişliyi məhdudlaşdırın
1 - 512 bit

Avtomatik olaraq eni hesablayın

Nəticə[] portunun enini təyin etmək üçün istədiyiniz metodu seçin.

16 bit

Nəticə[] portunun enini təyin edin.
Bu dəyər yalnız Növ parametrində Genişliyi məhdudlaşdırmaq seçimini etdikdə təsirli olacaq.

4.6.2. Ümumi 2 Tab

Cədvəl 10. Ümumi 2 Tab

Parametr

Dəyər

Məlumat girişi

'Datab' giriş avtobusunun sabit dəyəri varmı?

Xeyr Bəli

Vurma növü

Hansı növ

İmzasız

vurma istəyirsən? İmzalanmışdır

İcra

Hansı multiplikator tətbiqindən istifadə edilməlidir?

Standart tətbiqdən istifadə edin
Xüsusi çarpan sxemindən istifadə edin (Bütün ailələr üçün mövcud deyil)
Məntiq elementlərindən istifadə edin

Defolt Dəyər

Təsvir

yox

Sabit dəyərini təyin etmək üçün Bəli seçin

əgər varsa, `datab' giriş avtobusu.

İmzasız

Həm dataa[], həm də datab[] girişləri üçün təqdimat formatını təyin edin.

Standart həyata keçirmə ionundan istifadə edin

Nəticə[] portunun enini təyin etmək üçün istədiyiniz metodu seçin.

4.6.3. Boru kəməri nişanı

Cədvəl 11. Boru kəməri nişanı

Parametr

№-li boru kəmərini çəkmək istəyirsiniz?

funksiyası?

Bəli

Dəyər

'aclr' yaradın

—

asinxron təmiz port

Defolt Dəyər

Təsvir

yox

Boru kəmərinin qeydiyyatını aktivləşdirmək üçün Bəli seçin

çarpanın çıxışı və istədiyinizi təyin edin

saat dövrəsində çıxış gecikməsi. Aktivləşdirilməsi

boru kəməri reyestrinə əlavə gecikmə əlavə olunur

çıxış.

İşarədən çıxarılıb

Boru kəməri qeydiyyatı üçün asinxron təmizləmədən istifadə etmək üçün aclr portunu aktivləşdirmək üçün bu seçimi seçin.
davam etdi...

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 19

4. LPM_MULT (Çarpan) IP Core 683490 | 2020.10.05

Parametr
'clken' saatı aktivləşdirən saat yaradın
Optimallaşdırma
Hansı növ optimallaşdırma istəyirsiniz?

Dəyər -
Defolt Sürət Sahəsi

Defolt Dəyər

Təsvir

İşarədən çıxarılıb

Boru kəməri registrinin saat portu üçün aktiv yüksək saat aktivliyini müəyyən edir

Defolt

IP nüvəsi üçün istədiyiniz optimallaşdırmanı təyin edin.
Intel Quartus Prime proqramına IP nüvəsi üçün ən yaxşı optimallaşdırmanı müəyyən etmək üçün Defolt seçin.

4.7. Intel Stratix 10, Intel Arria 10 və Intel Cyclone 10 GX Cihazları üçün parametrlər

4.7.1. Ümumi Tab

Cədvəl 12. Ümumi nişan

Parametr

Dəyər

Defolt Dəyər

Təsvir

Multiplikatorun konfiqurasiya növü
Məlumat Portu Genişlikləri

'Dataa' girişini 'datab' girişi ilə çarpın
'Dataa' girişini özü ilə vurun (kvadratlaşdırma əməliyyatı)

'Dataa' girişini 'datab' girişi ilə çarpın

Multiplikator üçün istədiyiniz konfiqurasiyanı seçin.

Məlumat eni

1 - 256 bit

8 bit

dataa[] portunun enini təyin edin.

Verilənlərin eni

1 - 256 bit

8 bit

Datab[] portunun enini təyin edin.

"Nəticə" çıxışının eni necə müəyyən edilməlidir?

Növ

Avtomatik olaraq eni hesablayın
Genişliyi məhdudlaşdırın

Avtomatik olaraq eni hesablayın

Nəticə[] portunun enini təyin etmək üçün istədiyiniz metodu seçin.

Dəyər

1 - 512 bit

16 bit

Nəticə[] portunun enini təyin edin.
Bu dəyər yalnız Növ parametrində Genişliyi məhdudlaşdırmaq seçimini etdikdə təsirli olacaq.

Nəticə eni

1 - 512 bit

—

Nəticə[] portunun effektiv enini göstərir.

4.7.2. Ümumi 2 Tab

Cədvəl 13. Ümumi 2 Tab

Parametr

Məlumat girişi

'Datab' giriş avtobusunun sabit dəyəri varmı?

Xeyr Bəli

Dəyər

Defolt Dəyər

Təsvir

yox

Sabit dəyərini təyin etmək üçün Bəli seçin

əgər varsa, `datab' giriş avtobusu.

davam etdi...

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 20

Əlaqə göndərin

4. LPM_MULT (Çarpan) IP Core 683490 | 2020.10.05

Parametr

Dəyər

0-dan böyük istənilən dəyər

Vurma növü

Hansı növ

İmzasız

vurma istəyirsən? İmzalanmışdır

İcra tərzi

Hansı multiplikator tətbiqindən istifadə edilməlidir?

Standart tətbiqdən istifadə edin
Xüsusi çarpan dövrəsindən istifadə edin
Məntiq elementlərindən istifadə edin

Defolt Dəyər

Təsvir

datab[] portunun sabit dəyərini təyin edin.

İmzasız

Həm dataa[], həm də datab[] girişləri üçün təqdimat formatını təyin edin.

Standart həyata keçirmə ionundan istifadə edin

Nəticə[] portunun enini təyin etmək üçün istədiyiniz metodu seçin.

4.7.3. Boruların çəkilməsi

Cədvəl 14. Boru kəməri nişanı

Parametr

Dəyər

Funksiyanı düzəltmək istəyirsiniz?

Boru kəməri

Xeyr Bəli

Latency Clear Siqnal Növü

0-dan böyük istənilən dəyər.
NONE ACLR SCLR

Bir "clken" saatı yaradın

—

saatı aktivləşdirin

Hansı növ optimallaşdırma istəyirsiniz?

Növ

Defolt Sürət Sahəsi

Defolt Dəyər

Təsvir

NO 1 YOX
—

Multiplikatorun çıxışına boru kəməri qeydiyyatını aktivləşdirmək üçün Bəli seçin. Boru kəməri reyestrinin aktivləşdirilməsi çıxışa əlavə gecikmə əlavə edir.
Saat dövründə istədiyiniz çıxış gecikməsini təyin edin.
Boru kəməri qeydiyyatı üçün sıfırlama növünü göstərin. Heç bir boru kəməri reyestrindən istifadə etmirsinizsə, NONE seçin. Boru kəməri qeydiyyatı üçün asinxron təmizləmədən istifadə etmək üçün ACLR seçin. Bu, ACLR portunu yaradacaq. Boru kəməri qeydiyyatı üçün sinxron təmizləmədən istifadə etmək üçün SCLR seçin. Bu, SCLR portunu yaradacaq.
Boru kəməri registrinin saat portu üçün aktiv yüksək saat aktivliyini müəyyən edir

Defolt

IP nüvəsi üçün istədiyiniz optimallaşdırmanı təyin edin.
Intel Quartus Prime proqramına IP nüvəsi üçün ən yaxşı optimallaşdırmanı müəyyən etmək üçün Defolt seçin.

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 21

683490 | 2020.10.05 Rəy Göndər

5. LPM_ADD_SUB (Toplayıcı/Çıxarıcı)

Şəkil 4.

LPM_ADD_SUB IP nüvəsi sizə giriş dəyərlərinin cəmini və ya fərqini ehtiva edən bir nəticə çıxarmaq üçün məlumat dəstlərini əlavə etmək və ya çıxarmaq üçün toplayıcı və ya çıxarıcı tətbiq etməyə imkan verir.

Aşağıdakı şəkildə LPM_ADD_SUB IP nüvəsi üçün portlar göstərilir.

LPM_ADD_SUB Portları

LPM_ADD_SUB add_sub cin

dataa[]

saat clken datab[] aclr

nəticə[] daşma cout

inst

5.1. Xüsusiyyətlər
LPM_ADD_SUB IP nüvəsi aşağıdakı funksiyaları təklif edir: · Toplayıcı, çıxarıcı və dinamik olaraq konfiqurasiya edilə bilən toplayıcı/çıxdırıcı yaradır.
funksiyaları. · 1 bit məlumat enini dəstəkləyir. · İmzalanmış və imzasız kimi məlumatların təqdimat formatını dəstəkləyir. · İsteğe bağlı daşıma (borc götürmə), asinxron aydın və saat aktivləşdirməni dəstəkləyir
giriş portları. · İsteğe bağlı həyata keçirmə (borc götürmə) və daşqın çıxış portlarını dəstəkləyir. · Daxil olan məlumat şinlərindən birini sabitə təyin edir. · Konfiqurasiya edilə bilən çıxış gecikməsi ilə boru kəmərini dəstəkləyir.

ISO 9001:2015 Qeydiyyatdan keçib

5. LPM_ADD_SUB (Toplayıcı/Çıxarıcı) 683490 | 2020.10.05
5.2. Verilog HDL Prototipi
Aşağıdakı Verilog HDL prototipi Verilog Dizaynında yerləşir File (.v) lpm.v-də edasintez kataloqu.
modul lpm_add_sub (nəticə, cout, overflow, add_sub, cin, dataa, datab, clock, clken, aclr ); parametr lpm_type = “lpm_add_sub”; parametr lpm_width = 1; parametr lpm_direction = “İSTİFADƏ EDİLMƏYƏN”; parametr lpm_representation = “İMZALANDI”; parametr lpm_pipeline = 0; parametr lpm_hint = “İSTİFADƏ EDİLMƏYƏN”; giriş [lpm_width-1:0] dataa, datab; giriş add_sub, cin; giriş saatı; giriş clken; giriş aclr; çıxış [lpm_width-1:0] nəticə; çıxış cout, daşqın; son modul
5.3. VHDL Komponent Bəyannaməsi
VHDL komponenti bəyannaməsi VHDL Dizaynında yerləşir File (.vhd) içərisində LPM_PACK.vhd librariesvhdllpm kataloqu.
komponent LPM_ADD_SUB ümumi (LPM_WIDTH : təbii;
LPM_DIRECTION : sətir := “İSTİFADƏ EDİLMƏYİYOR”; LPM_REPRESENTATION: sətir := “İMZALI”; LPM_PIPELINE : təbii := 0; LPM_TYPE : sətir := L_ADD_SUB; LPM_HINT : sətir := “İSTİFADƏ EDİLMƏYƏN”); port (DATAA: std_logic_vector-da(LPM_WIDTH-1-dən 0-a qədər); DATAB: std_logic_vector-da(LPM_WIDTH-1-dən 0-a qədər); ACLR: std_logic-də := '0'; CLOCK: std_logic-də :='std_std_logic'də :='K := '0'; CIN: std_logic-də := 'Z'; ADD_SUB : std_logic-də := '1'; NƏTİCƏ: std_logic_vector (LPM_WIDTH-1-dən 1-a qədər); COUT: std_logic-də; OVERFLOW : out std_logic; son komponent;
5.4. VHDL LIBRARY_USE Bəyannaməsi
VHDL Komponent Bəyannaməsindən istifadə edirsinizsə, VHDL KİTABXANASI-USE bəyannaməsi tələb olunmur.
LIBRARY lpm; lpm.lpm_components.all istifadə edin;
5.5. Portlar
Aşağıdakı cədvəllərdə LPM_ADD_SUB IP nüvəsi üçün giriş və çıxış portları verilmişdir.

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 23

5. LPM_ADD_SUB (Toplayıcı/Çıxarıcı) 683490 | 2020.10.05

Cədvəl 15. LPM_ADD_SUB IP Əsas Giriş Portları

Port Adı

Tələb olunur

Təsvir

cin

yox

Aşağı səviyyəli bitə daşıyın. Əlavə əməliyyatları üçün standart dəyər 0-dır. Üçün

çıxma əməliyyatları üçün standart dəyər 1-dir.

dataa[]

Bəli

Məlumat daxiletmə. Giriş portunun ölçüsü LPM_WIDTH parametr dəyərindən asılıdır.

datab[]

Bəli

Məlumat daxiletmə. Giriş portunun ölçüsü LPM_WIDTH parametr dəyərindən asılıdır.

əlavə_alt

yox

Toplayıcı və çıxarıcı arasında dinamik keçidi aktivləşdirmək üçün əlavə giriş portu

funksiyaları. LPM_DIRECTION parametrindən istifadə edilərsə, add_sub istifadə edilə bilməz. Əgər

buraxıldı, defolt dəyər ADD-dir. Intel istifadə etməyi tövsiyə edir

LPM_ADD_SUB funksiyasının işini təyin etmək üçün LPM_DIRECTION parametri,

add_sub portuna sabit təyin etmək əvəzinə.

saat

yox

Boru kəməri ilə istifadə üçün giriş. Saat portu boru kəməri üçün saat girişini təmin edir

əməliyyat. 0-dan (defolt) başqa LPM_PIPELINE dəyərləri üçün saat portu olmalıdır

aktivləşdirildi.

clken

yox

Boru kəməri ilə istifadə üçün saatın aktivləşdirilməsi. Clken portu yüksək elan edildikdə, toplayıcı/

çıxarıcı əməliyyatı baş verir. Siqnal aşağı olduqda, heç bir əməliyyat baş vermir. Əgər

buraxıldı, standart dəyər 1-dir.

aclr

yox

Boru kəməri ilə istifadə üçün asinxron təmiz. Boru kəməri qeyri-müəyyən (X) ilə işə salınır

məntiq səviyyəsi. Aclr portu istənilən vaxt boru kəmərini bütün 0-lara sıfırlamaq üçün istifadə edilə bilər,

saat siqnalına asinxron.

Cədvəl 16. LPM_ADD_SUB IP Əsas Çıxış Portları

Port Adı

Tələb olunur

Təsvir

nəticə[]

Bəli

Məlumat çıxışı. Çıxış portunun ölçüsü LPM_WIDTH parametrindən asılıdır

dəyər.

cout

yox

Ən əhəmiyyətli bitin (MSB) həyata keçirilməsi (borc alınması). Cout portu fizikidir

MSB-nin icrası (borc alınması) kimi şərh. Cout portu aşkar edir

İmzasız əməliyyatlarda daşqın. cout portu eyni şəkildə işləyir

İmzalı və imzasız əməliyyatlar.

daşqın

yox

Könüllü daşqın istisna çıxışı. Daşma portu kimi fiziki şərhə malikdir

MSB-nin aparılması ilə MSB-yə daşınmanın XOR-u. Daşma portu

Nəticələr mövcud dəqiqliyi aşdıqda təsdiqləyir və yalnız bu zaman istifadə olunur

LPM_REPRESENTATION parametr dəyəri İMZALIDIR.

5.6. Parametrlər

Aşağıdakı cədvəl LPM_ADD_SUB IP əsas parametrlərini sadalayır.

Cədvəl 17. LPM_ADD_SUB IP Əsas Parametrləri

Parametr adı LPM_WIDTH

Tam ədəd yazın

Tələb olunur Bəli

Təsvir
Dataa[], datab[] və result[] portlarının genişliklərini təyin edir.

LPM_DIRECTION

Simli

yox

Dəyərlər ADD, SUB və UNISED-dir. Əgər buraxılıbsa, defolt dəyər DEFAULT-dur, o, parametri öz dəyərini add_sub portundan götürməyə istiqamətləndirir. LPM_DIRECTION istifadə edilərsə, add_sub portu istifadə edilə bilməz. Intel, add_sub portuna sabit təyin etməkdənsə, LPM_ADD_SUB funksiyasının işini təyin etmək üçün LPM_DIRECTION parametrindən istifadə etməyi tövsiyə edir.
davam etdi...

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 24

Əlaqə göndərin

5. LPM_ADD_SUB (Toplayıcı/Çıxarıcı) 683490 | 2020.10.05

Parametr adı LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
NƏZINƏT_DEVICE_FAMILY

Type String Integer String String String Integer
Simli

Tələb olunur Xeyr Xeyr Xeyr Xeyr Xeyr
yox

Təsvir
Görülən əlavənin növünü təyin edir. Dəyərlər İMZALI və İmzasızdır. Əgər buraxılıbsa, defolt dəyər İMZALANIB. Bu parametr İMZALI olaraq təyin edildikdə, toplayıcı/çıxarıcı verilənlərin daxil edilməsini imzalanmış ikinin tamamlayıcısı kimi şərh edir.
Nəticə[] çıxışı ilə əlaqəli gecikmə saat dövrlərinin sayını təyin edir. Sıfır (0) dəyəri gecikmənin olmadığını və sırf kombinasiyalı funksiyanın yaradılacağını göstərir. Çıxarılıbsa, defolt dəyər 0-dır (boru xətti yoxdur).
VHDL dizaynında Intel-ə xas parametrləri təyin etməyə imkan verir files (.vhd). Defolt dəyər UNUSED-dir.
VHDL dizaynında parametrləşdirilmiş modulların (LPM) obyekt adının kitabxanasını müəyyən edir files.
Intel-ə məxsus parametr. VHDL dizaynında ONE_INPUT_IS_CONSTANT parametrini təyin etmək üçün LPM_HINT parametrindən istifadə etməlisiniz. files. Dəyərlər HƏLİ, XEYİR və İSTİFADƏ EDİLMƏYİR. Bir giriş sabit olduqda daha çox optimallaşdırma təmin edir. Əgər buraxılıbsa, defolt dəyər NO-dur.
Intel-ə məxsus parametr. VHDL dizaynında MAXIMIZE_SPEED parametrini təyin etmək üçün LPM_HINT parametrindən istifadə etməlisiniz. files. Siz 0 və 10 arasında bir dəyər təyin edə bilərsiniz. İstifadə edilərsə, Intel Quartus Prime proqram təminatı LPM_ADD_SUB funksiyasının spesifik nüsxəsini marşrutluqdan daha çox sürət üçün optimallaşdırmağa çalışır və Optimizasiya Texnikası məntiqi seçiminin parametrlərini ləğv edir. MAXIMIZE_SPEED istifadə edilmirsə, bunun əvəzinə Optimizasiya Texnikası seçiminin dəyəri istifadə olunur. MAXIMIZE_SPEED parametri 6 və ya daha yüksək olarsa, Kompilyator LPM_ADD_SUB IP nüvəsini daşıma zəncirlərindən istifadə edərək daha yüksək sürət üçün optimallaşdırır; parametr 5 və ya daha az olarsa, Kompilyator dizaynı daşıma zəncirləri olmadan həyata keçirir. Bu parametr yalnız add_sub portu istifadə edilmədikdə Cyclone, Stratix və Stratix GX cihazları üçün göstərilməlidir.
Bu parametr modelləşdirmə və davranış simulyasiyası məqsədləri üçün istifadə olunur. Parametr redaktoru bu parametrin dəyərini hesablayır.

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 25

683490 | 2020.10.05 Rəy Göndər

6. LPM_COMPARE (Müqayisəli)

Şəkil 5.

LPM_COMPARE IP nüvəsi iki məlumat dəstinin dəyərini müqayisə edərək, onlar arasındakı əlaqəni müəyyənləşdirir. Ən sadə formada, iki bit məlumatın bərabər olub olmadığını müəyyən etmək üçün eksklüziv-OR qapısından istifadə edə bilərsiniz.

Aşağıdakı şəkildə LPM_COMPARE IP nüvəsi üçün portlar göstərilir.

LPM_COMPARE Portları

LPM_COMPARE

clken

alb

aeb

dataa[]

agb

datab[]

yaş

saat

aneb

aclr

aleb

inst

6.1. Xüsusiyyətlər
LPM_COMPARE IP nüvəsi aşağıdakı funksiyaları təklif edir: · İki məlumat dəstini müqayisə etmək üçün müqayisə funksiyası yaradır · 1 bit məlumat enini dəstəkləyir · İmzalanmış və imzasız kimi məlumat təqdimetmə formatını dəstəkləyir · Aşağıdakı çıxış növlərini istehsal edir:
— alb (A girişi B girişindən kiçikdir) — aeb (A girişi B girişinə bərabərdir) — agb (A girişi B girişindən böyükdür) — ageb (A girişi B girişindən böyük və ya ona bərabərdir) — aneb ( A girişi B girişinə bərabər deyil) — aleb (giriş A B girişindən az və ya ona bərabərdir) · Əlavə asinxron təmiz və saat aktiv giriş portlarını dəstəkləyir · Datab[] girişini sabitə təyin edir · Konfiqurasiya edilə bilən çıxış gecikməsi ilə boru kəmərini dəstəkləyir

ISO 9001:2015 Qeydiyyatdan keçib

6. LPM_COMPARE (Müqayisəli) 683490 | 2020.10.05
6.2. Verilog HDL Prototipi
Aşağıdakı Verilog HDL prototipi Verilog Dizaynında yerləşir File (.v) lpm.v-də edasintez kataloqu.
modul lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr ); parametr lpm_type = “lpm_compare”; parametr lpm_width = 1; parametr lpm_representation = “İMZALANMAZ”; parametr lpm_pipeline = 0; parametr lpm_hint = “İSTİFADƏ EDİLMƏYƏN”; giriş [lpm_width-1:0] dataa, datab; giriş saatı; giriş clken; giriş aclr; çıxış alb, aeb, agb, aleb, aneb, ageb; son modul
6.3. VHDL Komponent Bəyannaməsi
VHDL komponenti bəyannaməsi VHDL Dizaynında yerləşir File (.vhd) içərisində LPM_PACK.vhd librariesvhdllpm kataloqu.
komponent LPM_COMPARE ümumi (LPM_WIDTH : təbii;
LPM_REPRESENTATION : sətir := “İmzasız”; LPM_PIPELINE : təbii := 0; LPM_TYPE: sətir := L_COMPARE; LPM_HINT : sətir := “İSTİFADƏ EDİLMƏYİYOR”); port (DATAA: std_logic_vector-da(LPM_WIDTH-1-dən 0-a qədər); DATAB: std_logic_vector-da(LPM_WIDTH-1-dən 0-a qədər); ACLR: std_logic-də := '0'; CLOCK: std_logic-də :='std_std_logic'də :='K := '0'; AGB : out std_logic; AGEB : out std_logic; AEB : out std_logic; ANEB : out std_logic; ALB : out std_logic; ALEB : out std_logic; son komponent;
6.4. VHDL LIBRARY_USE Bəyannaməsi
VHDL Komponent Bəyannaməsindən istifadə edirsinizsə, VHDL KİTABXANASI-USE bəyannaməsi tələb olunmur.
LIBRARY lpm; lpm.lpm_components.all istifadə edin;
6.5. Portlar
Aşağıdakı cədvəllərdə LMP_COMPARE IP nüvəsi üçün giriş və çıxış portları verilmişdir.

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 27

6. LPM_COMPARE (Müqayisəli) 683490 | 2020.10.05

Cədvəl 18. LPM_COMPARE IP əsas Giriş Portları

Port Adı

Tələb olunur

Təsvir

dataa[]

Bəli

Məlumat daxiletmə. Giriş portunun ölçüsü LPM_WIDTH parametr dəyərindən asılıdır.

datab[]

Bəli

Məlumat daxiletmə. Giriş portunun ölçüsü LPM_WIDTH parametr dəyərindən asılıdır.

saat

yox

Boru kəməri ilə istifadə üçün saat girişi. Saat portu boru kəməri üçün saat girişini təmin edir

əməliyyat. 0-dan (defolt) başqa LPM_PIPELINE dəyərləri üçün saat portu olmalıdır

aktivləşdirildi.

clken

yox

Boru kəməri ilə istifadə üçün saatın aktivləşdirilməsi. Clken limanının yüksək olduğu iddia edildikdə

müqayisə əməliyyatı həyata keçirilir. Siqnal aşağı olduqda, heç bir əməliyyat baş vermir. Əgər

buraxıldı, standart dəyər 1-dir.

aclr

yox

Boru kəməri ilə istifadə üçün asinxron təmiz. Boru kəməri qeyri-müəyyən (X) məntiqinə başlayır

səviyyə. Aclr portu istənilən vaxt boru kəmərini bütün 0-lara sıfırlamaq üçün istifadə edilə bilər,

saat siqnalına asinxron.

Cədvəl 19. LPM_COMPARE IP əsas Çıxış Portları

Port Adı

Tələb olunur

Təsvir

alb

yox

Komparator üçün çıxış portu. A girişi B girişindən azdırsa təsdiqlənir.

aeb

yox

Komparator üçün çıxış portu. A girişi B girişinə bərabərdirsə təsdiqlənir.

agb

yox

Komparator üçün çıxış portu. A girişi B girişindən böyükdürsə təsdiqlənir.

yaş

yox

Komparator üçün çıxış portu. A girişi girişdən böyük və ya ona bərabər olduqda təsdiq edilir

aneb

yox

Müqayisə üçün çıxış portu. A girişi B girişinə bərabər deyilsə təsdiqlənir.

aleb

yox

Müqayisə üçün çıxış portu. A girişi B girişindən kiçik və ya ona bərabər olarsa təsdiqlənir.

6.6. Parametrlər

Aşağıdakı cədvəl LPM_COMPARE IP nüvəsi üçün parametrləri sadalayır.

Cədvəl 20. LPM_COMPARE IP əsas Parametrləri

Parametr adı

Növ

Tələb olunur

LPM_WIDTH

Tam ədəd Bəli

LPM_REPRESENTATION

Simli

yox

LPM_PIPELINE

Tam ədəd

LPM_HINT

Simli

yox

Təsvir
dataa[] və datab[] portlarının genişliklərini təyin edir.
Görülən müqayisənin növünü müəyyən edir. Dəyərlər İMZALI və İmzasızdır. Buraxılıbsa, defolt dəyər UNİGNED-dir. Bu parametr dəyəri İMZALI olaraq təyin edildikdə, müqayisəçi verilənlərin daxil edilməsini imzalanmış ikinin tamamlayıcısı kimi şərh edir.
Alb, aeb, agb, ageb, aleb və ya aneb çıxışı ilə əlaqəli gecikmə saat dövrlərinin sayını müəyyən edir. Sıfır (0) dəyəri gecikmənin olmadığını və sırf kombinasiyalı funksiyanın yaradılacağını göstərir. Çıxarılıbsa, defolt dəyər 0-dır (borusuz).
VHDL dizaynında Intel-ə xas parametrləri təyin etməyə imkan verir files (.vhd). Defolt dəyər UNUSED-dir.
davam etdi...

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 28

Əlaqə göndərin

6. LPM_COMPARE (Müqayisəli) 683490 | 2020.10.05
Parametr Adı LPM_TYPE INTENDED_DEVICE_FAMILY
BİR_INPUT_STANT

String String yazın
Simli

Tələb olunan Xeyr
yox

Təsvir
VHDL dizaynında parametrləşdirilmiş modulların (LPM) obyekt adının kitabxanasını müəyyən edir files.
Bu parametr modelləşdirmə və davranış simulyasiyası məqsədləri üçün istifadə olunur. Parametr redaktoru bu parametrin dəyərini hesablayır.
Intel-ə məxsus parametr. VHDL dizaynında ONE_INPUT_IS_CONSTANT parametrini təyin etmək üçün LPM_HINT parametrindən istifadə etməlisiniz. files. Dəyərlər HƏLİ, XEYİR və ya İSTİFADƏ EDİLMƏYİR. Daxiletmə sabit olduqda daha çox optimallaşdırma təmin edir. Əgər buraxılıbsa, standart dəyər NO-dur.

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 29

683490 | 2020.10.05 Rəy Göndər

7. ALTECC (Səhv Düzəliş Kodu: Kodlayıcı/Dekoder) IP Nüvəsi

Şəkil 6.

Intel, ECC funksiyasını həyata keçirmək üçün ALTECC IP nüvəsini təmin edir. ECC məlumat ötürülməsi zamanı qəbuledici tərəfdə baş verən pozulmuş məlumatları aşkar edir. Bu səhvlərin düzəldilməsi üsulu səhvlərin partlamalarda deyil, təsadüfi baş verdiyi vəziyyətlər üçün ən uyğundur.

ECC məlumatların kodlaşdırılması və deşifrə edilməsi prosesi vasitəsilə səhvləri aşkar edir. məsələnample, ECC ötürmə proqramında tətbiq edildikdə, mənbədən oxunan məlumatlar qəbulediciyə göndərilməzdən əvvəl kodlaşdırılır. Kodlayıcıdan çıxan çıxış (kod sözü) paritet bitlərinin sayı ilə əlavə edilmiş xam verilənlərdən ibarətdir. Əlavə edilmiş paritet bitlərinin dəqiq sayı giriş verilənlərindəki bitlərin sayından asılıdır. Yaradılan kod sözü daha sonra təyinat yerinə ötürülür.

Qəbuledici kod sözünü qəbul edir və onu deşifrə edir. Dekoder tərəfindən əldə edilən məlumat xətanın aşkar edilib-edilmədiyini müəyyən edir. Dekoder tək bitli və iki bitli xətaları aşkarlayır, lakin zədələnmiş məlumatda yalnız bir bitlik xətaları düzəldə bilər. Bu tip ECC tək xəta korreksiyası ikiqat xətanın aşkarlanmasıdır (SECDED).

Siz ALTECC IP nüvəsinin kodlayıcı və dekoder funksiyalarını konfiqurasiya edə bilərsiniz. Kodlayıcıya verilənlərin daxil edilməsi məlumat girişi və yaradılan paritet bitlərinin birləşməsindən ibarət kod sözünü yaratmaq üçün kodlaşdırılır. Yaradılan kod sözü təyinat blokuna çatmazdan əvvəl deşifrə üçün dekoder moduluna ötürülür. Dekoder qəbul edilən kod sözündə hər hansı xətanın olub olmadığını müəyyən etmək üçün sindrom vektoru yaradır. Dekoder yalnız bir bitlik xəta məlumat bitlərindən olduqda məlumatları düzəldir. Tək bitlik xəta paritet bitlərindəndirsə, heç bir siqnal işarələnmir. Dekoder həmçinin qəbul edilmiş məlumatların vəziyyətini və əgər varsa, dekoder tərəfindən görülən hərəkəti göstərmək üçün bayraq siqnallarına malikdir.

Aşağıdakı rəqəmlər ALTECC IP nüvəsi üçün portları göstərir.

ALTECC Kodlayıcı Portları

ALTECC_ENCODER

data[]

q[]

saat

saaten

aclr

inst

ISO 9001:2015 Qeydiyyatdan keçib

7. ALTECC (Səhv Düzəliş Kodu: Enkoder/Dekoder) IP Core 683490 | 2020.10.05

Şəkil 7. ALTECC Dekoder Portları

ALTECC_DECODER

data[] saatı

q[] err_detected err_corrected
səhv_ölümcül

aclr

inst

7.1. ALTECC Kodlayıcı Xüsusiyyətləri

ALTECC kodlayıcı IP nüvəsi aşağıdakı funksiyaları təklif edir: · Hamming Kodlaşdırma sxemindən istifadə edərək məlumatların kodlaşdırılmasını həyata keçirir · 2 bit məlumat enini dəstəkləyir · İmzalanmış və imzalanmamış məlumat təqdimetmə formatını dəstəkləyir · Bir və ya iki saat dövrünün çıxış gecikməsi ilə boru kəmərini dəstəkləyin · İsteğe bağlı dəstəkləyir asinxron aydın və saat imkan portları

ALTECC kodlayıcı IP nüvəsi Hamming Kodlaşdırma sxemindən istifadə edərək məlumatları qəbul edir və kodlaşdırır. Hamming Kodlaşdırma sxemi paritet bitləri əldə edir və çıxış kod sözünü yaratmaq üçün onları orijinal məlumatlara əlavə edir. Əlavə edilmiş paritet bitlərinin sayı verilənlərin genişliyindən asılıdır.

Aşağıdakı cədvəl məlumat genişliklərinin müxtəlif diapazonları üçün əlavə edilmiş paritet bitlərinin sayını sadalayır. Ümumi Bitlər sütunu giriş məlumatı bitlərinin və əlavə edilmiş paritet bitlərinin ümumi sayını təmsil edir.

Cədvəl 21.

Verilənlərin Genişliyinə görə Paritet Bitlərinin və Kod Sözünün Sayı

Məlumat eni

Paritet bitlərinin sayı

Ümumi Bit (Kod Söz)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Paritet bit törəməsi cüt paritet yoxlamasından istifadə edir. Əlavə 1 bit (cədvəldə +1 kimi göstərilir) kod sözünün MSB-si kimi paritet bitlərinə əlavə olunur. Bu, kod sözünün cüt sayının 1 olmasını təmin edir. məsələnample, əgər məlumat eni 4 bitdirsə, cəmi 4 bitlik kod sözü olmaq üçün verilənlərə 8 paritet bit əlavə edilir. 7 bitlik kod sözünün LSB-dən 8 bitində 1 tək sayı varsa, kod sözünün 8-ci biti (MSB) 1-dir və kod sözdəki 1-lərin ümumi sayını cüt edir.
Aşağıdakı şəkildə yaradılan kod sözünü və 8 bitlik məlumat girişində paritet bitlərinin və məlumat bitlərinin təşkili göstərilir.

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 31

7. ALTECC (Səhv Düzəliş Kodu: Enkoder/Dekoder) IP Core 683490 | 2020.10.05

Şəkil 8.

8 Bitlik Yaradılmış Kod Sözündə Paritet Bitləri və Məlumat Bitlərinin Yerləşdirilməsi

MSB

LSB

4 paritet bit

4 məlumat biti

ALTECC kodlayıcısının IP nüvəsi bir anda yalnız 2 ilə 64 bit arasında olan giriş genişliklərini qəbul edir. Intel cihazları üçün ideal olan 12 bit, 29 bit və 64 bitlik giriş genişlikləri müvafiq olaraq 18 bit, 36 bit və 72 bit çıxışlar yaradır. Parametr redaktorunda bitseçmə məhdudiyyətini idarə edə bilərsiniz.

7.2. Verilog HDL Prototipi (ALTECC_ENCODER)
Aşağıdakı Verilog HDL prototipi Verilog Dizaynında yerləşir File (.v) lpm.v-də edasintez kataloqu.
modul altecc_encoder #( intended_device_family parametri = “istifadə olunmamış”, parametr lpm_pipeline = 0, parametr eni_kod sözü = 8, parametr width_dataword = 8, lpm_type parametri = “altecc_encoder”, parametr lpm_hint ( daxil edilmiş, tel daxil edilmiş, tel daxil edilmiş” acr) tel saatı, giriş teli [en_məlumat sözü-1:0] məlumat, çıxış teli [en_kod sözü-1:0] q); son modul

7.3. Verilog HDL Prototipi (ALTECC_DECODER)
Aşağıdakı Verilog HDL prototipi Verilog Dizaynında yerləşir File (.v) lpm.v-də edasintez kataloqu.
modul altecc_decoder #( intended_device_family parametri = "istifadə olunmamış", parametr lpm_pipeline = 0, parametr eni_kod sözü = 8, parametr width_dataword = 8, parametr lpm_type = "altecc_decoder", parametr lpm_hint (daxil edilmiş tel, tel daxil edilmiş" acr) tel saatı, giriş teli [en_kod sözü-1:0] məlumatı, çıxış teli səhv_düzəldi, çıxış naqili səhv_aşkarlandı, çıxış naqili səhv_ölümcül, çıxış teli [en_məlumat sözü-1:0] q); son modul

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 32

Əlaqə göndərin

7. ALTECC (Səhv Düzəliş Kodu: Enkoder/Dekoder) IP Core 683490 | 2020.10.05
7.4. VHDL Komponent Bəyannaməsi (ALTECC_ENCODER)
VHDL komponenti bəyannaməsi VHDL Dizaynında yerləşir File (.vhd) altera_mf_components.vhd ilə librariesvhdlaltera_mf kataloqu.
komponent altecc_encoder generic (intended_device_family:string := “istifadə olunmamış”; lpm_pipeline: natural := 0; width_codeword: natural := 8; width_dataword: natural := 8; lpm_hint:string := “UNUSED”:string_te:= “UNUSED”:string_type; ”); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_dataword-1 down to 0); q:out std_logic_deword(width_codeword) -1-dən 0-a qədər); son komponent;
7.5. VHDL Komponent Bəyannaməsi (ALTECC_DECODER)
VHDL komponenti bəyannaməsi VHDL Dizaynında yerləşir File (.vhd) altera_mf_components.vhd ilə librariesvhdlaltera_mf kataloqu.
komponent altecc_decoder generic (intended_device_family:string := “istifadə olunmamış”; lpm_pipeline:natural := 0; width_codeword: natural := 8; width_dataword: natural := 8; lpm_hint:string := “UNUSED”:string_de:string := “UNUSED”:string_de:string_type; ”); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_codeword-1 down to 0); err_orrected : out;logic_deterd : out std_logic; q:out std_logic_vector(width_dataword-1 down to 0); syn_e : out std_logic); son komponent;
7.6. VHDL LIBRARY_USE Bəyannaməsi
VHDL Komponent Bəyannaməsindən istifadə edirsinizsə, VHDL KİTABXANASI-USE bəyannaməsi tələb olunmur.
KİTABXANA altera_mf; altera_mf.altera_mf_components.all istifadə edin;
7.7. Kodlayıcı portları
Aşağıdakı cədvəllərdə ALTECC kodlayıcı IP nüvəsi üçün giriş və çıxış portları verilmişdir.

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 33

7. ALTECC (Səhv Düzəliş Kodu: Enkoder/Dekoder) IP Core 683490 | 2020.10.05

Cədvəl 22. ALTECC Kodlayıcı Giriş Portları

Port Adı

Tələb olunur

Təsvir

data[]

Bəli

Məlumat daxiletmə portu. Giriş portunun ölçüsü WIDTH_DATAWORD-dan asılıdır

parametr dəyəri. Data[] portu kodlaşdırılacaq xam verilənləri ehtiva edir.

saat

Bəli

Kodlaşdırma əməliyyatını sinxronlaşdırmaq üçün saat siqnalını təmin edən saat giriş portu.

LPM_PIPELINE dəyəri 0-dan böyük olduqda saat portu tələb olunur.

saaten

yox

Saat aktivdir. Əgər buraxılıbsa, defolt dəyər 1-dir.

aclr

yox

Asinxron təmiz giriş. Aktiv yüksək aclr siqnalı istənilən vaxt istifadə edilə bilər

registrləri asinxron şəkildə təmizləyin.

Cədvəl 23. ALTECC Kodlayıcı Çıxış Portları

Port Adı q[]

Tələb olunur Bəli

Təsvir
Kodlanmış məlumat çıxış portu. Çıxış portunun ölçüsü WIDTH_CODEWORD parametr dəyərindən asılıdır.

7.8. Dekoder Portları

Aşağıdakı cədvəllərdə ALTECC dekoderinin IP nüvəsi üçün giriş və çıxış portları verilmişdir.

Cədvəl 24. ALTECC Dekoderinin Giriş Portları

Port Adı

Tələb olunur

Təsvir

data[]

Bəli

Məlumat daxiletmə portu. Giriş portunun ölçüsü WIDTH_CODEWORD parametr dəyərindən asılıdır.

saat

Bəli

Kodlaşdırma əməliyyatını sinxronlaşdırmaq üçün saat siqnalını təmin edən saat giriş portu. LPM_PIPELINE dəyəri 0-dan böyük olduqda saat portu tələb olunur.

saaten

yox

Saat aktivdir. Əgər buraxılıbsa, defolt dəyər 1-dir.

aclr

yox

Asinxron təmiz giriş. Aktiv yüksək aclr siqnalı istənilən vaxt registrləri asinxron təmizləmək üçün istifadə edilə bilər.

Cədvəl 25. ALTECC Dekoder Çıxış Portları

Port Adı q[]

Tələb olunur Bəli

Təsvir
Deşifrə edilmiş məlumat çıxış portu. Çıxış portunun ölçüsü WIDTH_DATAWORD parametr dəyərindən asılıdır.

səhv_aşkarlandı Bəli

Qəbul edilmiş məlumatların vəziyyətini əks etdirmək üçün işarələyin və aşkar edilmiş hər hansı səhvləri təyin edin.

err_correcte Bəli d

Qəbul edilən məlumatların vəziyyətini əks etdirmək üçün işarələyin. Tapılan və düzəldilmiş tək bitlik xətanı bildirir. Məlumatdan istifadə edə bilərsiniz, çünki o, artıq düzəldilmişdir.

səhv_ölümcül

Bəli

Qəbul edilən məlumatların vəziyyətini əks etdirmək üçün işarələyin. Tapılan, lakin düzəldilməyən iki bitli xətanı bildirir. Bu siqnal təsdiq edilərsə, siz məlumatdan istifadə etməməlisiniz.

syn_e

yox

Paritetdə tək bitlik xəta aşkar edildikdə yüksək səviyyəyə qalxacaq çıxış siqnalı

bitlər.

7.9. Enkoder Parametrləri
Aşağıdakı cədvəldə ALTECC kodlayıcı IP nüvəsi üçün parametrlər verilmişdir.

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 34

Əlaqə göndərin

7. ALTECC (Səhv Düzəliş Kodu: Enkoder/Dekoder) IP Core 683490 | 2020.10.05

Cədvəl 26. ALTECC Kodlayıcı Parametrləri

Parametr adı

Növ

Tələb olunur

Təsvir

WIDTH_DATAWORD

Tam ədəd Bəli

Xam məlumatın genişliyini təyin edir. Dəyərlər 2-dən 64-ə qədərdir. Əgər buraxılıbsa, defolt dəyər 8-dir.

WIDTH_CODEWORD

Tam ədəd Bəli

Müvafiq kod sözünün enini təyin edir. Etibarlı dəyərlər 6, 72, 9 və 17 istisna olmaqla, 33-dan 65-yə qədərdir. Buraxıldıqda, defolt dəyər 13-dür.

LPM_PIPELINE

Tam ədəd

Dövrə üçün boru kəmərini təyin edir. Dəyərlər 0-dan 2-yə qədərdir. Əgər dəyər 0-dırsa, portlar qeydə alınmır. Dəyər 1 olarsa, çıxış portları qeydə alınır. Dəyər 2 olarsa, giriş və çıxış portları qeydə alınır. Əgər buraxılıbsa, standart dəyər 0-dır.

7.10. Dekoder Parametrləri

Aşağıdakı cədvəldə ALTECC dekoderinin IP əsas parametrləri verilmişdir.

Cədvəl 27. ALTECC Dekoder Parametrləri

Parametr adı WIDTH_DATAWORD

Tam ədəd yazın

Tələb olunur

Təsvir

Bəli

Xam məlumatın genişliyini təyin edir. Dəyərlər 2 ilə 64 arasındadır

standart dəyər 8-dir.

WIDTH_CODEWORD

Tam ədəd

Bəli

Müvafiq kod sözünün enini təyin edir. Dəyərlər 6-dır

72, 9, 17 və 33 istisna olmaqla, 65-yə. Əgər buraxılıbsa, defolt dəyər

13 təşkil edir.

LPM_PIPELINE

Tam ədəd

yox

Dövrənin reyestrini təyin edir. Dəyərlər 0-dan 2-ə qədərdir. Əgər

qiymət 0-dır, heç bir registr həyata keçirilmir. Dəyər 1 olarsa,

çıxış qeydə alınır. Dəyər 2 olarsa, həm giriş, həm də

çıxış qeydə alınır. Dəyər 2-dən böyükdürsə, əlavə edin

registrlər əlavə üçün çıxışda həyata keçirilir

gecikmələr. Əgər buraxılıbsa, standart dəyər 0-dır.

"Syn_e" portu yaradın

Tam ədəd

yox

Syn_e portu yaratmaq üçün bu parametri yandırın.

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 35

683490 | 2020.10.05 Rəy Göndər

8. Intel FPGA Multiply Adder IP Core

Şəkil 9.

Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10 və Intel Cyclone 10 GX cihazları) və ya ALTERA_MULT_ADD (Arria V, Stratix V və Cyclone V cihazları) IP nüvəsi çarpan toplayıcısını həyata keçirməyə imkan verir.

Aşağıdakı şəkildə Intel FPGA Multiply Adder və ya ALTERA_MULT_ADD IP nüvəsi üçün portlar göstərilir.

Intel FPGA Multiply Adder və ya ALTERA_MULT_ADD Portları

Intel FPGA Multiply Adder və ya ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
yığım_yük zəncirinin[]

scanouta[] nəticə[]

aclr0 aclr1

inst
Multiplikator-toplayıcı giriş cütlərini qəbul edir, dəyərləri birlikdə çoxaldır və sonra bütün digər cütlərin məhsullarını əlavə edir və ya onlardan çıxarır.
Bütün giriş məlumatı eni 9 bit geniş və ya daha kiçikdirsə, funksiya 9 x 9 konfiqurasiyasını dəstəkləyən cihazlar üçün DSP blokunda 9 x 9 bit giriş çarpan konfiqurasiyasından istifadə edir. Əgər belə deyilsə, DSP bloku 18 bit ilə 18 bit arasında eni olan məlumatları emal etmək üçün 10 × 18 bitlik giriş çarpanlarından istifadə edir. Dizaynda çoxlu Intel FPGA Multiply Adder və ya ALTERA_MULT_ADD IP nüvələri baş verərsə, funksiyalar aşağıdakı kimi paylanır:

ISO 9001:2015 Qeydiyyatdan keçib

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
Bu bloklara marşrutun daha çevik olması üçün mümkün qədər çox müxtəlif DSP blokları. Hər DSP blokuna daha az çarpan cihazın qalan hissəsinə gedən yolları minimuma endirməklə bloka daha çox marşrut seçiminə imkan verir.
Aşağıdakı siqnallar üçün registrlər və əlavə boru kəməri registrləri də DSP blokunun daxilində yerləşdirilir: · Məlumat daxiletmə · İmzalı və ya imzasız seçim · Seçin əlavə və ya çıxma · Multiplikatorların məhsulları
Çıxış nəticəsi halında birinci registr DSP blokunda yerləşdirilir. Bununla belə, əlavə gecikmə registrləri blokdan kənar məntiq elementlərində yerləşdirilir. DSP blokunun periferik hissəsi, o cümlədən multiplikatora məlumat girişləri, nəzarət siqnalı girişləri və toplayıcının çıxışları, cihazın qalan hissəsi ilə əlaqə saxlamaq üçün müntəzəm marşrutlaşdırmadan istifadə edin. Funksiyadakı bütün bağlantılar DSP blokunun daxilində xüsusi marşrutlaşdırmadan istifadə edir. Bu xüsusi marşrutlaşdırma, çarpanın qeydə alınmış giriş məlumatını bir çarpandan qonşu çarpana köçürmək seçimini seçdiyiniz zaman sürüşmə qeydiyyatı zəncirlərini əhatə edir.
Stratix V və Arria V cihaz seriyalarından hər hansı birində DSP blokları haqqında ətraflı məlumat üçün Ədəbiyyat və Texniki Sənədlər səhifəsində müvafiq təlimatların DSP Blokları bölməsinə baxın.
Əlaqədar məlumat AN 306: FPGA cihazlarında çarpanların tətbiqi
Intel FPGA cihazlarında DSP və yaddaş bloklarından istifadə edərək çarpanların tətbiqi haqqında daha çox məlumat verir.
8.1. Xüsusiyyətlər
Intel FPGA Multiply Adder və ya ALTERA_MULT_ADD IP nüvəsi aşağıdakı funksiyaları təklif edir: · İki kompleksin vurma əməliyyatlarını yerinə yetirmək üçün çarpan yaradır.
ədədlər Qeyd: Doğma olaraq dəstəklənən ölçüdən daha böyük çarpanları qurarkən aşağıdakılar ola bilər:
DSP bloklarının kaskadlanması nəticəsində yaranan performans təsiri olacaqdır. · 1 256 bit məlumat genişliklərini dəstəkləyir · İmzalanmış və imzalanmamış məlumat təqdimetmə formatını dəstəkləyir · Konfiqurasiya edilə bilən daxiletmə gecikməsi ilə boru xəttini dəstəkləyir · İmzalanmış və imzasız məlumat dəstəyi arasında dinamik keçid seçimini təmin edir · Əlavə və çıxma əməliyyatları arasında dinamik keçid seçimini təmin edir · Dəstəkləyir isteğe bağlı asinxron və sinxron təmiz və saat giriş portlarını aktivləşdirir · Sistolik gecikmə qeydiyyatı rejimini dəstəkləyir · Hər çarpan üçün 8 əvvəlcədən yükləmə əmsalı ilə əvvəlcədən toplayıcını dəstəkləyir · Akkumulyator rəyini tamamlamaq üçün əvvəlcədən yükləmə sabitini dəstəkləyir

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. Əvvəlcədən toplayıcı
Əvvəlcədən toplayıcı ilə əlavələr və ya çıxmalar çarpanı qidalandırmadan əvvəl edilir.
Beş əvvəlcədən toplayıcı rejimi var: · Sadə rejim · Əmsal rejimi · Giriş rejimi · Kvadrat rejim · Sabit rejim

Qeyd:

Əvvəlcədən toplayıcıdan istifadə edildikdə (əvvəlcədən toplayıcı əmsalı/giriş/kvadrat rejimi), çarpana bütün məlumat daxiletmələri eyni saat parametrinə malik olmalıdır.

8.1.1.1. Əvvəlcədən əlavə edən Sadə Rejim

Bu rejimdə hər iki operand giriş portlarından əmələ gəlir və əvvəlcədən toplayıcı istifadə edilmir və ya yan keçmir. Bu standart rejimdir.

Şəkil 10. Əvvəlcədən toplayıcı Sadə rejim
a0 b0

Çox0

nəticə

8.1.1.2. Əvvəlcədən toplayıcı əmsal rejimi
Bu rejimdə bir çarpan operand əvvəlcədən toplayıcıdan, digər operand isə daxili əmsal yaddaşından əmələ gəlir. Katsayı yaddaşı 8-ə qədər əvvəlcədən təyin edilmiş sabitlərə imkan verir. Əmsal seçim siqnalları koefseldir[0..3].
Bu rejim aşağıdakı tənliklə ifadə edilir.

Aşağıda çarpanın toplayıcıdan əvvəlki əmsal rejimi göstərilir.

Şəkil 11. Əvvəlcədən toplayıcı əmsal rejimi

Öncü

Çox0

+/-

nəticə

koefsel0 koef

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 38

Əlaqə göndərin

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. Pre-toplayıcı Giriş rejimi Bu rejimdə bir çarpan operand əvvəlcədən toplayıcıdan, digər operand isə datac[] giriş portundan əmələ gəlir. Bu rejim aşağıdakı tənliklə ifadə edilir.

Aşağıda çarpanın toplayıcıdan əvvəl daxiletmə rejimi göstərilir.

Şəkil 12. Əvvəlcədən toplayıcı giriş rejimi
a0 b0

Çox0

+/-

nəticə

8.1.1.4. Pre-toplayıcı Kvadrat rejimi Bu rejim aşağıdakı tənliklə ifadə edilir.

Aşağıda iki çarpanın toplayıcıdan əvvəlki kvadrat rejimi göstərilir.

Şəkil 13. Əvvəlcədən toplayıcı Kvadrat rejimi
a0 b0

Çox0

+/-

nəticə

8.1.1.5. Əvvəlcədən toplayıcının daimi rejimi
Bu rejimdə bir çarpan operand giriş portundan, digər operand isə daxili əmsal yaddaşından əmələ gəlir. Katsayı yaddaşı 8-ə qədər əvvəlcədən təyin edilmiş sabitlərə imkan verir. Əmsal seçim siqnalları koefseldir[0..3].
Bu rejim aşağıdakı tənliklə ifadə edilir.

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Aşağıdakı şəkildə çarpanın toplayıcıdan əvvəlki sabit rejimi göstərilir.

Şəkil 14. Əvvəlcədən toplayıcının daimi rejimi
a0

Çox0

nəticə

coefsel0
koef
8.1.2. Sistolik Gecikmə Qeydiyyatı
Sistolik arxitekturada giriş məlumatları verilənlər buferi kimi fəaliyyət göstərən registrlər kaskadına verilir. Hər bir registr s girişini verirample müvafiq əmsala vurulduğu çarpana. Zəncir cəmləyicisi son nəticəni yaratmaq üçün çarpandan tədricən birləşdirilmiş nəticələri və zəncir [] giriş portundan əvvəl qeydə alınmış nəticəni saxlayır. Hər bir çoxalma-əlavə elementi bir dövrə ilə gecikdirilməlidir ki, birlikdə əlavə edildikdə nəticələr uyğun şəkildə sinxronlaşdırılsın. Hər bir ardıcıl gecikmə həm əmsal yaddaşına, həm də onların müvafiq çoxaltma elementlərinin məlumat buferinə müraciət etmək üçün istifadə olunur. məsələnample, ikinci çoxaltma elementi üçün tək gecikmə, üçüncü çoxaltma elementi üçün iki gecikmə və s.
Şəkil 15. Sistolik registrlər
Sistolik qeydlər

x(t) c(0)

S -1

c(1)

S -1

c(2)

S -1

c(N-1)

S -1

S -1 il(t)

x(t) s girişinin davamlı axınının nəticələrini təmsil ediramples və y(t)
giriş s çoxluğunun cəmini təmsil ediramples, və zamanla, onların vurulur
müvafiq əmsallar. Həm giriş, həm də çıxış nəticələri soldan sağa axır. c(0) - c(N-1) əmsalları bildirir. Sistolik gecikmə registrləri S-1 ilə işarələnir, 1 isə tək saat gecikməsini təmsil edir. Sistolik gecikmə qeydləri əlavə olunur
boru kəməri üçün giriş və çıxışların nəticələrini təmin edəcək şəkildə
çarpan operand və yığılmış məbləğlər sinxron qalır. Bu emal elementi
filtrasiya funksiyasını hesablayan bir sxem yaratmaq üçün təkrarlanır. Bu funksiyadır
aşağıdakı tənliklə ifadə edilir.

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 40

Əlaqə göndərin

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N akkumulyatora daxil edilmiş məlumat dövrlərinin sayını, y(t) t zamanında çıxışı, A(t) t zamanında girişi, B(i) isə əmsallardır. Tənlikdəki t və i müəyyən bir zaman anına uyğundur, buna görə də çıxışı hesablamaq üçün sampt zamanında le y(t), s giriş qrupuamples zamanın N müxtəlif nöqtələrində və ya A(n), A(n-1), A(n-2), … A(n-N+1) tələb olunur. N giriş s qrupuamples N əmsalına vurulur və yekun nəticə y əmələ gətirilir.
Sistolik registr arxitekturası yalnız 2-nin cəmi və 4-ün cəmi rejimləri üçün mövcuddur. Hər iki sistolik registr arxitektura rejimi üçün ilk zəncir siqnalı 0-a bağlanmalıdır.
Aşağıdakı rəqəm 2 çarpanın sistolik gecikmə registrinin həyata keçirilməsini göstərir.
Şəkil 16. Sistolik gecikmə registrinin 2 çarpanının həyata keçirilməsi
zəncir

Çox0

+/-

Çox1

+/-

nəticə
İki çarpanın cəmi aşağıdakı tənliklə ifadə edilir.
Aşağıdakı rəqəm 4 çarpanın sistolik gecikmə registrinin həyata keçirilməsini göstərir.

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Şəkil 17. Sistolik gecikmə registrinin 4 çarpanının həyata keçirilməsi
zəncir

Çox0

+/-

Çox1

+/-

Çox2

+/-

Çox3

+/-

nəticə
Dörd çarpanın cəmi aşağıdakı tənliklə ifadə edilir. Şəkil 18. 4 çarpanların cəmi
Aşağıda advan sadalanırtagsistolik registrlərin tətbiqi ess: · DSP resurs istifadəsini azaldır · Zəncir toplayıcı strukturundan istifadə edərək DSP blokunda səmərəli xəritələşdirməyə imkan verir.

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 42

Əlaqə göndərin

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. Öncədən yükləmə sabiti
Əvvəlcədən yükləmə sabiti akkumulyator operandına nəzarət edir və akkumulyatorun rəyini tamamlayır. Etibarlı LOADCONST_VALUE 0-dən dəyişir. Sabit dəyər 64N-ə bərabərdir, burada N = LOADCONST_VALUE. LOADCONST_VALUE 2-ə təyin edildikdə, sabit dəyər 64-a bərabərdir. Bu funksiyadan qərəzli yuvarlaqlaşdırma kimi istifadə edilə bilər.
Aşağıdakı rəqəm əvvəlcədən yüklənmənin daimi icrasını göstərir.
Şəkil 19. Pre-load Constant

Akkumulyator rəyi

daimi

Çox0

+/-

Çox1

+/b1

nəticə

yığım_yükləmə yavaş_toplama

Digər multiplikator tətbiqləri üçün aşağıdakı IP nüvələrinə müraciət edin: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. İkiqat akkumulyator
İkiqat akkumulyator funksiyası akkumulyatorun əks əlaqə yoluna əlavə registr əlavə edir. Qoşa akkumulyator registri saat, saat aktivləşdirmə və aclr daxil olan çıxış registrini izləyir. Əlavə akkumulyator registri nəticəni bir dövrəlik gecikmə ilə qaytarır. Bu xüsusiyyət sizə eyni resurs sayına malik iki akkumulyator kanalına malik olmağa imkan verir.
Aşağıdakı şəkildə ikiqat akkumulyatorun tətbiqi göstərilir.

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Şəkil 20. İkiqat akkumulyator

İkili akkumulyator Qeydiyyatdan keçin

Akkumulyatorun əks əlaqəsi

Çox0

+/-

Çox1

+/b1

Çıxış nəticəsi Çıxış Qeydiyyatı

8.2. Verilog HDL Prototipi
Siz Intel FPGA Multiply Adder və ya ALTERA_MULT_ADD Verilog HDL prototipini tapa bilərsiniz. file (altera_mult_add_rtl.v) ilə librariesmegafunctions kataloqu.
8.3. VHDL Komponent Bəyannaməsi
VHDL komponent bəyannaməsi altera_lnsim_components.vhd ünvanında yerləşir. librariesvhdl altera_lnsim kataloqu.
8.4. VHDL LIBRARY_USE Bəyannaməsi
VHDL Komponent Bəyannaməsindən istifadə edirsinizsə, VHDL KİTABXANASI-USE bəyannaməsi tələb olunmur.
KİTABXANA altera_mf; altera_mf.altera_mf_components.all istifadə edin;

8.5. Siqnallar

Aşağıdakı cədvəllərdə Multiply Adder Intel FPGA IP və ya ALTERA_MULT_ADD IP nüvəsinin giriş və çıxış siqnalları verilmişdir.

Cədvəl 28. Çoxaldıcı Intel FPGA IP və ya ALTERA_MULT_ADD Giriş Siqnalları

Siqnal

Tələb olunur

Təsvir

dataa_0[]/dataa_1[]/

Bəli

dataa_2[]/dataa_3[]

Multiplikatora verilənlərin daxil edilməsi. Daxiletmə portu [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] genişlikdə
davam etdi...

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 44

Əlaqə göndərin

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Siqnal datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] saat[1:0] aclr[1:0] sclr[1:0] ena [1:0] işarəsi
işarəsi
scanina[] yığım_yükü

Tələb olunur Bəli Xeyr
Xeyr Xeyr Xeyr Xeyr
yox
Xeyr Xeyr

Təsvir
Bu İP üçün simulyasiya modeli bu siqnallara təyin olunmamış giriş dəyərini (X) dəstəkləyir. Bu siqnallara X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
Multiplikatora verilənlərin daxil edilməsi. Giriş siqnalı [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] geniş Bu İP üçün simulyasiya modeli bu siqnallar üçün müəyyən edilməmiş giriş dəyərini (X) dəstəkləyir. Bu siqnallara X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
Multiplikatora verilənlərin daxil edilməsi. Giriş siqnalı [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] geniş Bu siqnalları aktivləşdirmək üçün Preadder rejimini seçin parametri üçün INPUT seçin. Bu İP üçün simulyasiya modeli bu siqnallara təyin olunmamış giriş dəyərini (X) dəstəkləyir. Bu siqnallara X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
Müvafiq registrə saat giriş portu. Bu siqnaldan IP nüvəsindəki istənilən registr tərəfindən istifadə edilə bilər. Bu İP üçün simulyasiya modeli bu siqnallara təyin olunmamış giriş dəyərini (X) dəstəkləyir. Bu siqnallara X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
Müvafiq registrə asinxron təmiz giriş. Bu İP üçün simulyasiya modeli bu siqnallara təyin olunmamış giriş dəyərini (X) dəstəkləyir. Bu siqnallara X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
Müvafiq registrə sinxron təmiz giriş. Bu İP üçün simulyasiya modeli bu siqnallara təyin olunmamış X giriş dəyərini dəstəkləyir. Bu siqnallara X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır
Müvafiq registrə siqnal girişini aktivləşdirin. Bu İP üçün simulyasiya modeli bu siqnallara təyin olunmamış giriş dəyərini (X) dəstəkləyir. Bu siqnallara X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
Multiplikator A girişinin ədədi təsvirini təyin edir. Əgər işarə siqnalı yüksəkdirsə, çarpan A çarpan girişinin siqnalını işarələnmiş nömrə kimi qəbul edir. Siqna siqnalı aşağı olarsa, çarpan A çarpan giriş siqnalını işarəsiz nömrə kimi qəbul edir. Bu siqnalı aktivləşdirmək üçün Multipliers A giriş parametri üçün təqdimat formatı nədir üçün VARIABLE seçin. Bu İP üçün simulyasiya modeli bu siqnal üçün müəyyən edilməmiş giriş dəyərini (X) dəstəkləyir. Bu girişə X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
Multiplikator giriş B siqnalının ədədi təsvirini təyin edir. İşarə siqnalı yüksəkdirsə, çarpan çarpan giriş B siqnalını imzalanmış ikinin tamamlayıcı nömrəsi kimi qəbul edir. İşarə siqnalı aşağı olarsa, çarpan B vuran giriş siqnalını işarəsiz nömrə kimi qəbul edir. Bu İP üçün simulyasiya modeli bu siqnal üçün müəyyən edilməmiş giriş dəyərini (X) dəstəkləyir. Bu girişə X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
Skan zənciri üçün giriş A. Giriş siqnalı [WIDTH_A – 1, … 0] geniş. INPUT_SOURCE_A parametrinin SCANA dəyəri olduqda, scanina[] siqnalı tələb olunur.
Akkumulyator dəyərinin sabit olub-olmadığını dinamik olaraq təyin edir. Yığım_yükləmə siqnalı azdırsa, o zaman çarpan çıxışı akkumulyatora yüklənir. accum_sload və sload_accum-dan eyni vaxtda istifadə etməyin.
davam etdi...

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Siqnal sload_accum
chainin[] addnsub1
addnsub3
koefsel0[] koefsel1[] koefsel2[] koefsel3[]

Tələb olunan nömrə
Xeyr Xeyr
yox
Xeyr Xeyr Xeyr

Təsvir
Bu İP üçün simulyasiya modeli bu siqnal üçün müəyyən edilməmiş giriş dəyərini (X) dəstəkləyir. Bu girişə X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
Akkumulyator dəyərinin sabit olub-olmadığını dinamik olaraq təyin edir. Sload_accum siqnalı yüksəkdirsə, o zaman çarpan çıxışı akkumulyatora yüklənir. accum_sload və sload_accum-dan eyni vaxtda istifadə etməyin. Bu İP üçün simulyasiya modeli bu siqnal üçün müəyyən edilməmiş giriş dəyərini (X) dəstəkləyir. Bu girişə X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
Əvvəlki s-dən toplayıcı nəticə daxiletmə avtobusutage. Giriş siqnalı [WIDTH_CHAININ – 1, … 0] geniş.
Birinci çarpan cütünün nəticələrinə əlavə və ya çıxma əməliyyatlarını yerinə yetirin. İlk çarpan cütünün çıxışlarını əlavə etmək üçün addnsub1 siqnalına 1-i daxil edin. İlk çarpan cütündən çıxışları çıxmaq üçün addnsub0 siqnalına 1 daxil edin. Bu İP üçün simulyasiya modeli bu siqnal üçün müəyyən edilməmiş giriş dəyərini (X) dəstəkləyir. Bu girişə X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
Birinci çarpan cütünün nəticələrinə əlavə və ya çıxma əməliyyatlarını yerinə yetirin. İkinci çarpan cütünün çıxışlarını əlavə etmək üçün addnsub1 siqnalına 3-i daxil edin. İlk çarpan cütündən çıxışları çıxmaq üçün addnsub0 siqnalına 3 daxil edin. Bu İP üçün simulyasiya modeli bu siqnal üçün müəyyən edilməmiş giriş dəyərini (X) dəstəkləyir. Bu girişə X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
Birinci çarpana əmsal giriş siqnalı[0:3]. Bu İP üçün simulyasiya modeli bu siqnal üçün müəyyən edilməmiş giriş dəyərini (X) dəstəkləyir. Bu girişə X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
İkinci çarpana əmsal giriş siqnalı[0:3]. Bu İP üçün simulyasiya modeli bu siqnal üçün müəyyən edilməmiş giriş dəyərini (X) dəstəkləyir. Bu girişə X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
əmsalı giriş siqnalı[0:3]üçüncü çarpana. Bu İP üçün simulyasiya modeli bu siqnal üçün müəyyən edilməmiş giriş dəyərini (X) dəstəkləyir. Bu girişə X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.
Dördüncü çarpana [0:3] əmsalı giriş siqnalı. Bu İP üçün simulyasiya modeli bu siqnal üçün müəyyən edilməmiş giriş dəyərini (X) dəstəkləyir. Bu girişə X dəyərini verdiyiniz zaman X dəyəri çıxış siqnallarında yayılır.

Cədvəl 29. Çoxaldıcı Intel FPGA IP çıxış siqnalları

Siqnal

Tələb olunur

Təsvir

nəticə []

Bəli

Multiplikator çıxış siqnalı. Çıxış siqnalı [WIDTH_RESULT – 1 … 0] geniş

Bu IP üçün simulyasiya modeli müəyyən edilməmiş çıxış dəyərini (X) dəstəkləyir. X dəyərini giriş kimi təqdim etdiyiniz zaman X dəyəri bu siqnal üzərində yayılır.

scanouta []

yox

Skan zəncirinin çıxışı A. Çıxış siqnalı [WIDTH_A – 1..0] eni.

Multiplikatorların sayı üçün 2-dən çox seçin və bu siqnalı aktivləşdirmək üçün parametrə qoşulmuş çarpanın A girişi nədir üçün Scan chain input seçin.

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 46

Əlaqə göndərin

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. Parametrlər

8.6.1. Ümumi Tab

Cədvəl 30. Ümumi nişan

Parametr

IP yaradılan parametr

Dəyər

çarpanların sayı nə qədərdir?

m_sayı 1 – 4 çarpan

A eni_a giriş avtobusları nə qədər geniş olmalıdır?

1 - 256

B eni_b giriş avtobusları nə qədər geniş olmalıdır?

1 - 256

'Nəticə' çıxış avtobusu nə qədər geniş olmalıdır?

eni_nəticə

1 - 256

Hər saat üçün əlaqəli saat aktivləşdirin

gui_associate On d_clock_enable Off e

8.6.2. Əlavə rejimlər nişanı

Cədvəl 31. Əlavə rejimlər nişanı

Parametr

IP yaradılan parametr

Dəyər

Çıxışların Konfiqurasiyası

Toplayıcı vahidinin çıxışını qeyd edin

gui_output_re Aktivdir

gister

Söndür

Saat girişi üçün mənbə nədir?

gui_output_re gister_saat

Saat0 Saat1 Saat2

Asinxron aydın giriş üçün mənbə nədir?

gui_output_re gister_aclr

YOX ACLR0 ACLR1

Sinxron aydın giriş üçün mənbə nədir?

gui_output_re gister_sclr

YOX SCLR0 SCLR1

Toplayıcı əməliyyatı

Birinci çarpan cütünün çıxışlarında hansı əməliyyat aparılmalıdır?

gui_çoxaltıcı 1_istiqamət

ƏLAVƏ, SUB, DƏYİŞEN

Defolt dəyər 1
16

Təsvir
Birlikdə əlavə olunacaq çarpanların sayı. Dəyərlər 1-dən 4-ə qədərdir. dataa[] portunun enini təyin edin.

Datab[] portunun enini təyin edin.

Nəticə[] portunun enini təyin edin.

Söndür

Saat aktivini yaratmaq üçün bu seçimi seçin

hər saat üçün.

Defolt Dəyər

Təsvir

Söndürülmüş Saat0
YOX YOX

Toplayıcı modulunun çıxış registrini aktivləşdirmək üçün bu seçimi seçin.
Çıxış registrləri üçün saat mənbəyini aktivləşdirmək və təyin etmək üçün Clock0 , Clock1 və ya Clock2 seçin. Bu parametri aktivləşdirmək üçün toplayıcı vahidinin çıxışını qeyd etməlisiniz.
Toplayıcı çıxış registrinin asinxron təmiz mənbəyini təyin edir. Bu parametri aktivləşdirmək üçün toplayıcı vahidinin çıxışını qeyd etməlisiniz.
Toplayıcı çıxış registrinin sinxron təmiz mənbəyini təyin edir. Bu parametri aktivləşdirmək üçün toplayıcı vahidinin çıxışını qeyd etməlisiniz.

ƏLAVƏ EDİN

Birinci və ikinci çarpanlar arasında çıxışlar üçün yerinə yetirmək üçün toplama və ya çıxma əməliyyatını seçin.
· Əlavə əməliyyatını yerinə yetirmək üçün ADD seçin.
· Çıxarma əməliyyatını yerinə yetirmək üçün SUB seçin.
· Dinamik əlavə/çıxma nəzarəti üçün addnsub1 portundan istifadə etmək üçün DƏYİŞƏN seçin.
davam etdi...

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametr

IP yaradılan parametr

Dəyər

'addnsub1' daxiletməsini qeyd edin

gui_addnsub_ On multiplier_reg Off ister1

Saat girişi üçün mənbə nədir?

gui_addnsub_ multiplier_reg ister1_clock

Saat0 Saat1 Saat2

Asinxron aydın giriş üçün mənbə nədir?

gui_addnsub_ multiplier_aclr 1

YOX ACLR0 ACLR1

Sinxron aydın giriş üçün mənbə nədir?

gui_addnsub_ multiplier_sclr 1

YOX SCLR0 SCLR1

İkinci çarpan cütünün çıxışlarında hansı əməliyyat aparılmalıdır?

gui_çoxaltıcı 3_istiqamət

ƏLAVƏ, SUB, DƏYİŞEN

'addnsub3' daxiletməsini qeyd edin

gui_addnsub_ On multiplier_reg Off ister3

Saat girişi üçün mənbə nədir?

gui_addnsub_ multiplier_reg ister3_clock

Saat0 Saat1 Saat2

Defolt Dəyər
Söndürülmüş Saat0 HEÇ BİRİ ƏLAVƏ EDİLMİR
Söndürülmüş Saat0

Təsvir
DƏYƏNƏN dəyər seçildikdə: · addnsub1 siqnalını yüksək səviyyəyə sürün
əlavə əməliyyat. · Addnsub1 siqnalını aşağı səviyyəyə sürün
çıxma əməliyyatı. Bu parametri aktivləşdirmək üçün ikidən çox çarpan seçməlisiniz.
addnsub1 portu üçün giriş registrini aktivləşdirmək üçün bu seçimi seçin. Bu parametri aktivləşdirmək üçün ilk çarpan cütünün çıxışlarında hansı əməliyyatın yerinə yetirilməli olduğu üçün DƏYƏNİŞİ seçməlisiniz.
Addnsub0 reyestri üçün giriş saat siqnalını təyin etmək üçün Clock1 , Clock2 və ya Clock1 seçin. Bu parametri aktivləşdirmək üçün Register 'addnsub1' daxiletməsini seçməlisiniz.
addnsub1 qeydiyyatı üçün asinxron təmiz mənbəni təyin edir. Bu parametri aktivləşdirmək üçün Register 'addnsub1' daxiletməsini seçməlisiniz.
addnsub1 qeydiyyatı üçün sinxron təmiz mənbəni təyin edir. Bu parametri aktivləşdirmək üçün Register 'addnsub1' daxiletməsini seçməlisiniz.
Üçüncü və dördüncü çarpanlar arasında çıxışlar üçün yerinə yetirmək üçün toplama və ya çıxma əməliyyatını seçin. · Əlavə etmək üçün ADD seçin
əməliyyat. · Çıxarma əməliyyatını yerinə yetirmək üçün SUB seçin
əməliyyat. · addnsub1-dən istifadə etmək üçün DƏYİŞEN seçin
dinamik əlavə/çıxma nəzarəti üçün port. VARIABLE dəyər seçildikdə: · Əlavə əməliyyatı üçün addnsub1 siqnalını yüksək səviyyəyə sürün. · Çıxarma əməliyyatı üçün addnsub1 siqnalını aşağı səviyyəyə sürün. Siz çarpanların sayı nədir üçün 4 dəyərini seçməlisiniz? bu parametri aktivləşdirmək üçün.
addnsub3 siqnalı üçün giriş registrini aktivləşdirmək üçün bu seçimi seçin. Bu parametri aktivləşdirmək üçün ikinci çarpan cütünün çıxışlarında hansı əməliyyatın yerinə yetirilməli olduğu üçün DƏYƏNİŞİ seçməlisiniz.
addnsub0 registri üçün giriş saat siqnalını təyin etmək üçün Clock1 , Clock2 və ya Clock3 seçin. Bu parametri aktivləşdirmək üçün Register 'addnsub3' daxiletməsini seçməlisiniz.
davam etdi...

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 48

Əlaqə göndərin

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametr
Asinxron aydın giriş üçün mənbə nədir?

IP yaradılan parametr

Dəyər

gui_addnsub_ multiplier_aclr 3

YOX ACLR0 ACLR1

Sinxron aydın giriş üçün mənbə nədir?

gui_addnsub_ multiplier_sclr 3

YOX SCLR0 SCLR1

Polariteyi aktivləşdirin `use_sbadd'

gui_use_subn Aktivdir

əlavə edin

Söndür

8.6.3. Çarpanlar Tab

Cədvəl 32. Multiplikers Tab

Parametr

IP yaradılan parametr

Dəyər

nədir

gui_təmsil edir

təmsil formatı ation_a

çarpan A girişləri üçün?

İMZALI, İmzasız, Dəyişən

'imza' girişini qeyd edin

gui_register_s Aktivdir

iynə

Söndür

Saat girişi üçün mənbə nədir?

gui_register_s igna_saat

Saat0 Saat1 Saat2

Asinxron aydın giriş üçün mənbə nədir?

gui_register_s igna_aclr

YOX ACLR0 ACLR1

Sinxron aydın giriş üçün mənbə nədir?

gui_register_s igna_sclr

YOX SCLR0 SCLR1

nədir

gui_təmsil edir

təmsil formatı ation_b

çarpan B girişləri üçün?

İMZALI, İmzasız, Dəyişən

'signb' daxiletməsini qeyd edin

gui_register_s Aktivdir

ignb

Söndür

Defolt Dəyər YOK
YOX

Təsvir
addnsub3 qeydiyyatı üçün asinxron təmiz mənbəni təyin edir. Bu parametri aktivləşdirmək üçün Register 'addnsub3' daxiletməsini seçməlisiniz.
addnsub3 qeydiyyatı üçün sinxron təmiz mənbəni təyin edir. Bu parametri aktivləşdirmək üçün Register 'addnsub3' daxiletməsini seçməlisiniz.

Söndür

Funksiyanı geri qaytarmaq üçün bu seçimi seçin

addnsub giriş portunun.

Çıxarma əməliyyatı üçün addnsub-u yüksək səviyyəyə sürün.

Əlavə əməliyyatı üçün addnsub-u aşağı səviyyəyə sürün.

Defolt Dəyər

Təsvir

UNIGNED Multiplikator A girişi üçün təqdimat formatını təyin edin.

Söndür

İmzanı aktivləşdirmək üçün bu seçimi seçin

qeydiyyatdan keçin.

Siz Dəyişən dəyəri seçməlisiniz Multiplikator A girişləri üçün təqdimat formatı nədir? bu seçimi aktivləşdirmək üçün parametr.

Saat 0

Signa qeydiyyatı üçün giriş saatı siqnalını aktivləşdirmək və təyin etmək üçün Clock0 , Clock1 və ya Clock2 seçin.
Bu parametri aktivləşdirmək üçün Register `signa' daxiletməsini seçməlisiniz.

YOX

Siqna qeydiyyatı üçün asinxron aydın mənbəni təyin edir.
Bu parametri aktivləşdirmək üçün Register `signa' daxiletməsini seçməlisiniz.

YOX

Signa registrinin sinxron aydın mənbəyini təyin edir.
Bu parametri aktivləşdirmək üçün Register `signa' daxiletməsini seçməlisiniz.

UNIGNED Multiplikator B daxiletməsi üçün təmsil formatını təyin edin.

Söndür

Signb-i aktivləşdirmək üçün bu seçimi seçin

qeydiyyatdan keçin.

davam etdi...

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametr

IP yaradılan parametr

Dəyər

Defolt Dəyər

Saat girişi üçün mənbə nədir?

gui_register_s ignb_clock

Saat0 Saat1 Saat2

Saat 0

Asinxron aydın giriş üçün mənbə nədir?

gui_register_s ignb_aclr

YOX ACLR0 ACLR1

Sinxron aydın giriş üçün mənbə nədir?

gui_register_s ignb_sclr

YOX SCLR0 SCLR1

Giriş Konfiqurasiyası
Multiplikatorun A girişini qeyd edin
Saat girişi üçün mənbə nədir?

gui_input_reg Aktivdir

ister_a

Söndür

gui_input_reg ister_a_saat

Saat0 Saat1 Saat2

YOX YOX
Söndürülmüş Saat0

Asinxron aydın giriş üçün mənbə nədir?

gui_input_reg ister_a_aclr

YOX ACLR0 ACLR1

Sinxron aydın giriş üçün mənbə nədir?

gui_input_reg ister_a_sclr

YOX SCLR0 SCLR1

Multiplikatorun B girişini qeyd edin
Saat girişi üçün mənbə nədir?

gui_input_reg Aktivdir

ister_b

Söndür

gui_input_reg ister_b_clock

Saat0 Saat1 Saat2

YOX YOX YOX Saat Off0

Asinxron aydın giriş üçün mənbə nədir?

gui_input_reg ister_b_aclr

YOX ACLR0 ACLR1

YOX

Sinxron aydın giriş üçün mənbə nədir?

gui_input_reg ister_b_sclr

YOX SCLR0 SCLR1

YOX

Multiplikatorun A girişi nə ilə bağlıdır?

gui_multiplier Multiplier input Multiplikator

_a_giriş

Zəncirvari giriş girişini skan edin

Təsvir
Siz Dəyişən dəyəri seçməlisiniz Multipliers B daxiletmələri üçün təqdimat formatı nədir? bu seçimi aktivləşdirmək üçün parametr.
İşarə reyestri üçün giriş saatı siqnalını aktivləşdirmək və təyin etmək üçün Clock0 , Clock1 və ya Clock2 seçin. Bu parametri aktivləşdirmək üçün Register `signb' daxiletməsini seçməlisiniz.
İşarə reyestri üçün asinxron aydın mənbəni təyin edir. Bu parametri aktivləşdirmək üçün Register `signb' daxiletməsini seçməlisiniz.
İşarə reyestri üçün sinxron təmiz mənbəni təyin edir. Bu parametri aktivləşdirmək üçün Register `signb' daxiletməsini seçməlisiniz.
Məlumata giriş avtobusu üçün giriş registrini aktivləşdirmək üçün bu seçimi seçin.
Dataa giriş avtobusu üçün registr giriş saatı siqnalını aktivləşdirmək və təyin etmək üçün Clock0, Clock1 və ya Clock2 seçin. Bu parametri aktivləşdirmək üçün multiplikatorun A girişini qeyd etməlisiniz.
Dataa giriş avtobusu üçün reyestrin asinxron təmiz mənbəyini təyin edir. Bu parametri aktivləşdirmək üçün multiplikatorun A girişini qeyd etməlisiniz.
Dataa giriş avtobusu üçün reyestrin sinxron təmiz mənbəyini təyin edir. Bu parametri aktivləşdirmək üçün multiplikatorun Register input A-nı seçməlisiniz.
Datab giriş avtobusu üçün giriş registrini aktivləşdirmək üçün bu seçimi seçin.
Datab giriş avtobusu üçün registr giriş saatı siqnalını aktivləşdirmək və təyin etmək üçün Clock0 , Clock1 və ya Clock2 seçin. Bu parametri aktivləşdirmək üçün multiplikatorun B girişini Qeydiyyatdan keçirməlisiniz.
Verilənlər bazası giriş avtobusu üçün registr asinxron təmiz mənbəyini təyin edir. Bu parametri aktivləşdirmək üçün multiplikatorun B girişini Qeydiyyatdan keçirməlisiniz.
Verilənlər bazası giriş avtobusu üçün reyestrin sinxron təmiz mənbəyini təyin edir. Bu parametri aktivləşdirmək üçün multiplikatorun B girişini Qeydiyyatdan keçirməlisiniz.
Multiplikatorun A girişi üçün giriş mənbəyini seçin.
davam etdi...

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 50

Əlaqə göndərin

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametr

IP yaradılan parametr

Dəyər

Qeydiyyat Konfiqurasiyasını Scanout

Skan zəncirinin çıxışını qeyd edin

gui_scanouta Aktivdir

_qeydiyyatdan keçin

Söndür

Saat girişi üçün mənbə nədir?

gui_scanouta _register_cloc k

Saat0 Saat1 Saat2

Asinxron aydın giriş üçün mənbə nədir?

gui_scanouta _register_aclr

YOX ACLR0 ACLR1

Sinxron aydın giriş üçün mənbə nədir?

gui_scanouta _register_sclr

YOX SCLR0 SCLR1

8.6.4. Preadder Tab

Cədvəl 33. Preadder Tab

Parametr

IP yaradılan parametr

Dəyər

Preadder rejimini seçin

preadder_mo de

SADƏ, COEF, GİRİŞ, Kvadrat, SABİT

Defolt Dəyər

Təsvir
Multiplikatorun mənbəyi kimi verilənlərin daxil edilməsi avtobusundan istifadə etmək üçün Multiplikator girişini seçin. Skan giriş avtobusunu multiplikatorun mənbəyi kimi istifadə etmək və skaner çıxış avtobusunu işə salmaq üçün Skan zəncirinin girişini seçin. Bu parametr çarpanların sayı nədir üçün 2, 3 və ya 4 seçdiyiniz zaman mövcuddur? parametr.

Söndürülmüş Saat0 YOXDUR

Skanouta çıxış avtobusu üçün çıxış registrini aktivləşdirmək üçün bu seçimi seçin.
Multiplikatorun A girişi nə ilə bağlıdır? bu seçimi aktivləşdirmək üçün parametr.
Skanouta çıxış avtobusu üçün qeydiyyat giriş saatı siqnalını aktivləşdirmək və təyin etmək üçün Clock0, Clock1 və ya Clock2 seçin.
Bu seçimi aktivləşdirmək üçün skan zənciri parametrinin Qeydiyyat çıxışını aktiv etməlisiniz.
Skanouta çıxış avtobusu üçün reyestrin asinxron aydın mənbəyini təyin edir.
Bu seçimi aktivləşdirmək üçün skan zənciri parametrinin Qeydiyyat çıxışını aktiv etməlisiniz.
Skanouta çıxış avtobusu üçün reyestrin sinxron təmiz mənbəyini təyin edir.
Bu seçimi aktivləşdirmək üçün skan zənciri parametrinin Qeydiyyat çıxışını seçməlisiniz.

Defolt Dəyər
SADƏ

Təsvir
Preadder modulu üçün iş rejimini təyin edir. SADƏ: Bu rejim preadderdən yan keçir. Bu standart rejimdir. COEF: Bu rejim preadder və koefsel giriş avtobusunun çıxışını çarpana giriş kimi istifadə edir. GİRİŞ: Bu rejim multiplikatorun girişi kimi preadder və datac giriş avtobusunun çıxışından istifadə edir. Kvadrat: Bu rejim preadderin çıxışından həm multiplikatorun girişi kimi istifadə edir.
davam etdi...

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametr

IP yaradılan parametr

Dəyər

Önləyici istiqaməti seçin

gui_preadder ADD,

_istiqamət

SUB

C width_c giriş avtobusları nə qədər geniş olmalıdır?

1 - 256

Data C Giriş Reyestrinin Konfiqurasiyası

Datac girişini qeyd edin

gui_datac_inp Aktivdir

ut_register

Söndür

Saat girişi üçün mənbə nədir?

gui_datac_inp ut_register_cl ock

Saat0 Saat1 Saat2

Asinxron aydın giriş üçün mənbə nədir?

gui_datac_inp ut_register_a clr

YOX ACLR0 ACLR1

Sinxron aydın giriş üçün mənbə nədir?

gui_datac_inp ut_register_sc lr

YOX SCLR0 SCLR1

Əmsallar
Kofin eni nə qədər geniş olmalıdır?

eni_əmsal

1 - 27

Coef Register Konfiqurasiyası

Koefsel girişini qeyd edin

gui_coef_regi Aktivdir

ster

Söndür

Saat girişi üçün mənbə nədir?

gui_coef_regi ster_saat

Saat0 Saat1 Saat2

Defolt Dəyər
ƏLAVƏ EDİN
16

Təsvir
SABİT: Bu rejim çarpana giriş kimi qabaqcıl bypass edilmiş dataa giriş avtobusundan və koefsel giriş avtobusundan istifadə edir.
Preadderin işini müəyyən edir. Bu parametri aktivləşdirmək üçün seçmə önləyici rejimi üçün aşağıdakıları seçin: · COEF · INPUT · Kvadrat və ya · DAİMİ
C giriş avtobusu üçün bitlərin sayını təyin edir. Bu parametri aktivləşdirmək üçün Preadder rejimini seçmək üçün INPUT seçməlisiniz.

Saat 0 YOX YOX

Datac giriş avtobusu üçün giriş registrini aktivləşdirmək üçün bu seçimi seçin. Bu seçimi aktiv etmək üçün INPUT parametrini Preadder rejimi parametrini seçmək üçün təyin etməlisiniz.
Datac giriş reyestri üçün giriş saat siqnalını təyin etmək üçün Clock0 , Clock1 və ya Clock2 seçin. Bu parametri aktivləşdirmək üçün Register datac input seçməlisiniz.
Datac giriş reyestri üçün asinxron təmiz mənbəni təyin edir. Bu parametri aktivləşdirmək üçün Register datac input seçməlisiniz.
Datac giriş reyestri üçün sinxron təmiz mənbəni təyin edir. Bu parametri aktivləşdirmək üçün Register datac input seçməlisiniz.

üçün bitlərin sayını təyin edir

koefsel giriş avtobusu.

Bu parametri aktivləşdirmək üçün preadder rejimi üçün COEF və ya CONSTANT seçməlisiniz.

Saat 0

Koefsel giriş avtobusu üçün giriş registrini aktivləşdirmək üçün bu seçimi seçin. Bu parametri aktivləşdirmək üçün preadder rejimi üçün COEF və ya CONSTANT seçməlisiniz.
Koefsel giriş registrinin giriş saatı siqnalını təyin etmək üçün Clock0 , Clock1 və ya Clock2 seçin. Bu parametri aktivləşdirmək üçün koefsel girişini qeyd et seçimini etməlisiniz.
davam etdi...

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 52

Əlaqə göndərin

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametr
Asinxron aydın giriş üçün mənbə nədir?

IP yaradılan parametr

Dəyər

gui_coef_regi ster_aclr

YOX ACLR0 ACLR1

Sinxron aydın giriş üçün mənbə nədir

gui_coef_regi ster_sclr

YOX SCLR0 SCLR1

əmsal_0 Konfiqurasiya

əmsal0_0 - əmsalı0_7

0x00000 0xFFFFFF

əmsal_1 Konfiqurasiya

əmsal1_0 - əmsalı1_7

0x00000 0xFFFFFF

əmsal_2 Konfiqurasiya

əmsal2_0 - əmsalı2_7

0x00000 0xFFFFFF

əmsal_3 Konfiqurasiya

əmsal3_0 - əmsalı3_7

0x00000 0xFFFFFF

8.6.5. Akkumulyator Tab

Cədvəl 34. Akkumulyator Tab

Parametr

IP yaradılan parametr

Dəyər

Akkumulyator aktiv edilsin?

akkumulyator

HƏ YOX

Akkumulyatorun işləmə növü nədir?

accum_directi ADD,

SUB

Defolt Dəyər YOK
YOX
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Təsvir
Koefsel giriş registrinin asinxron aydın mənbəyini təyin edir. Bu parametri aktivləşdirmək üçün koefsel girişini qeyd et seçimini etməlisiniz.
Koefsel giriş registrinin sinxron aydın mənbəyini təyin edir. Bu parametri aktivləşdirmək üçün koefsel girişini qeyd et seçimini etməlisiniz.
Bu birinci çarpan üçün əmsal dəyərlərini təyin edir. Bitlərin sayı əmsalın eni nə qədər geniş olmalıdır?-də göstərildiyi kimi olmalıdır? parametr. Bu parametri aktivləşdirmək üçün preadder rejimi üçün COEF və ya CONSTANT seçməlisiniz.
Bu ikinci çarpan üçün əmsal dəyərlərini təyin edir. Bitlərin sayı əmsalın eni nə qədər geniş olmalıdır?-də göstərildiyi kimi olmalıdır? parametr. Bu parametri aktivləşdirmək üçün preadder rejimi üçün COEF və ya CONSTANT seçməlisiniz.
Bu üçüncü çarpan üçün əmsal dəyərlərini təyin edir. Bitlərin sayı əmsalın eni nə qədər geniş olmalıdır? bölməsində göstərildiyi kimi olmalıdır? parametr. Bu parametri aktivləşdirmək üçün preadder rejimi üçün COEF və ya CONSTANT seçməlisiniz.
Bu dördüncü çarpan üçün əmsal dəyərlərini təyin edir. Bitlərin sayı əmsalın eni nə qədər geniş olmalıdır?-də göstərildiyi kimi olmalıdır? parametr. Bu parametri aktivləşdirmək üçün preadder rejimi üçün COEF və ya CONSTANT seçməlisiniz.

Defolt Dəyər NO
ƏLAVƏ EDİN

Təsvir
Akkumulyatoru işə salmaq üçün YES seçin. Akkumulyator funksiyasından istifadə edərkən toplayıcı qurğunun registr çıxışını seçməlisiniz.
Akkumulyatorun işini müəyyən edir: · Əlavə əməliyyatı üçün ADD · Çıxarma əməliyyatı üçün SUB. Akkumulyatoru aktivləşdirmək üçün YES seçməlisiniz? bu seçimi aktivləşdirmək üçün parametr.
davam etdi...

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametr
Preload Constant Önyükləmə sabitini aktivləşdirin

IP yaradılan parametr

Dəyər

gui_ena_prelo Aktivdir

ad_const

Söndür

Akkumulyasiya portunun girişi nəyə bağlıdır?

gui_accumula ACCUM_SLOAD, te_port_seçin SLOAD_ACCUM

Əvvəlcədən yükləmə loadconst_val 0 – 64 üçün dəyər seçin

daimi

Saat girişi üçün mənbə nədir?

gui_accum_sl oad_register_ saatı

Saat0 Saat1 Saat2

Asinxron aydın giriş üçün mənbə nədir?

gui_accum_sl oad_register_ aclr

YOX ACLR0 ACLR1

Sinxron aydın giriş üçün mənbə nədir?

gui_accum_sl oad_register_ sclr

YOX SCLR0 SCLR1

İkiqat akkumulyatoru aktivləşdirin

gui_double_a Aktivdir

ccum

Söndür

Defolt Dəyər

Təsvir

Söndür

accum_sload və ya aktivləşdirin

sload_accum siqnalları və qeydiyyatdan giriş

girişi dinamik olaraq seçmək üçün

akkumulyator.

Accum_sload aşağı olduqda və ya sload_accum olduqda, çarpan çıxışı akkumulyatora verilir.

Yığım_yükü yüksək və ya yığım_yükü yüksək olduqda, istifadəçi tərəfindən müəyyən edilmiş əvvəlcədən yükləmə sabiti akkumulyatora verilir.

Akkumulyatoru aktivləşdirmək üçün YES seçməlisiniz? bu seçimi aktivləşdirmək üçün parametr.

ACCUM_SL OAD

accum_sload/sload_accum siqnalının davranışını təyin edir.
ACCUM_SLOAD: Multiplikator çıxışını akkumulyatora yükləmək üçün accum_sload aşağı sürün.
SLOAD_ACCUM: Multiplikator çıxışını akkumulyatora yükləmək üçün sload_accum yüksək sürün.
Bu parametri aktivləşdirmək üçün Öncədən yükləmə sabitini aktiv et seçimini etməlisiniz.

Əvvəlcədən təyin edilmiş sabit dəyəri təyin edin.

Bu dəyər 2N ola bilər, burada N əvvəlcədən təyin edilmiş sabit dəyərdir.

N=64 olduqda sabit sıfırı təmsil edir.

Bu parametri aktivləşdirmək üçün Öncədən yükləmə sabitini aktiv et seçimini etməlisiniz.

Saat 0

accum_sload/sload_accum registri üçün giriş saat siqnalını təyin etmək üçün Clock0, Clock1 və ya Clock2 seçin.
Bu parametri aktivləşdirmək üçün Öncədən yükləmə sabitini aktiv et seçimini etməlisiniz.

YOX

accum_sload/sload_accum reyestri üçün asinxron təmiz mənbəyi müəyyən edir.
Bu parametri aktivləşdirmək üçün Öncədən yükləmə sabitini aktiv et seçimini etməlisiniz.

YOX

accum_sload/sload_accum reyestri üçün sinxron təmiz mənbəyi müəyyən edir.
Bu parametri aktivləşdirmək üçün Öncədən yükləmə sabitini aktiv et seçimini etməlisiniz.

Söndür

İkiqat akkumulyator registrini işə salır.

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 54

Əlaqə göndərin

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. Sistolik/Zəncirvari Tab

Cədvəl 35. Sistolik/Zəncirvari Toplayıcı Nişanı

Parametr Zəncirləmə toplayıcısını aktivləşdirin

IP yaradılan parametr

Dəyər

chainout_add BƏLİ,

YOX

Zəncirvari toplayıcı əməliyyat növü nədir?

chainout_add ADD,

er_istiqamət

SUB

Zəncirləmə toplayıcısı üçün "inkar et" daxiletməsi aktiv edilsin?

Port_inkar

PORT_USED, PORT_UNISED

"İnkar et" daxiletməsi qeydiyyata alınsın? negate_regist er

QEYDİYYATDIR, SAAT0, SAAT1, SAAT2, SAAT3

Asinxron aydın giriş üçün mənbə nədir?

negate_aclr

YOX ACLR0 ACLR1

Sinxron aydın giriş üçün mənbə nədir?

negate_sclr

YOX SCLR0 SCLR1

Sistolik gecikmə
Sistolik gecikmə qeydlərini aktivləşdirin

gui_systolic_d Aktiv

elay

Söndür

Saat girişi üçün mənbə nədir?

gui_systolic_d CLOCK0,

elay_saat

SAAT1,

Defolt Dəyər
YOX

Təsvir
Zəncirləmə toplayıcı modulunu aktivləşdirmək üçün YES seçin.

ƏLAVƏ EDİN

Zəncirləmə toplayıcı əməliyyatını təyin edir.
Çıxarma əməliyyatı üçün SIGNED seçilməlidir, çarpan A girişləri üçün təqdimat formatı nədir? və Multipliers B daxiletmələri üçün təqdimat formatı nədir? Çarpanlar Tabında.

PORT_UN İSTİFADƏ EDİLİR

Giriş siqnalını rədd etmək üçün PORT_USED seçin.
Zəncirləmə toplayıcı deaktiv edildikdə bu parametr etibarsızdır.

QEYDİYYATDAN EDİLMİŞDİR

Giriş siqnalını inkar etmək üçün giriş registrini aktivləşdirmək və inkar registrinin giriş saat siqnalını təyin etmək.
Əgər inkar edən giriş registrinə ehtiyac yoxdursa, QEYDİYYATDAN OLMAYIB seçin
Seçdiyiniz zaman bu parametr etibarsızdır:
· Zəncirləmə gürzəsini aktivləşdirmək üçün NO
· Zəncirvari toplayıcı üçün "inkar etmək" daxiletməsini aktivləşdirmək üçün PORT_UNUSED? parametr və ya

YOX

İnkar reyestri üçün asinxron aydın mənbəni təyin edir.
Seçdiyiniz zaman bu parametr etibarsızdır:
· Zəncirləmə gürzəsini aktivləşdirmək üçün NO
· Zəncirvari toplayıcı üçün "inkar etmək" daxiletməsini aktivləşdirmək üçün PORT_UNUSED? parametr və ya

YOX

İnkar reyestri üçün sinxron təmiz mənbəni təyin edir.
Seçdiyiniz zaman bu parametr etibarsızdır:
· Zəncirləmə gürzəsini aktivləşdirmək üçün NO
· Zəncirvari toplayıcı üçün "inkar etmək" daxiletməsini aktivləşdirmək üçün PORT_UNUSED? parametr və ya

Söndürülmüş CLOCK0

Sistolik rejimi aktivləşdirmək üçün bu seçimi seçin. Bu parametr çarpanların sayı üçün 2 və ya 4 seçdiyiniz zaman mövcuddur? parametr. Sistolik gecikmə registrlərindən istifadə etmək üçün toplayıcı qurğunun Reyestr çıxışını aktivləşdirməlisiniz.
Sistolik gecikmə registrinin giriş saatı siqnalını təyin edir.
davam etdi...

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametr

IP yaradılan parametr

Dəyər

SAAT2,

Asinxron aydın giriş üçün mənbə nədir?

gui_systolic_d elay_aclr

YOX ACLR0 ACLR1

Sinxron aydın giriş üçün mənbə nədir?

gui_systolic_d elay_sclr

YOX SCLR0 SCLR1

Defolt Dəyər
YOX
YOX

Təsvir
Bu seçimi aktivləşdirmək üçün sistolik gecikmə registrlərini aktiv et seçimini etməlisiniz.
Sistolik gecikmə reyestri üçün asinxron aydın mənbəyi müəyyən edir. Bu seçimi aktivləşdirmək üçün sistolik gecikmə registrlərini aktiv et seçimini etməlisiniz.
Sistolik gecikmə reyestri üçün sinxron şəffaf mənbəni təyin edir. Bu seçimi aktivləşdirmək üçün sistolik gecikmə registrlərini aktiv et seçimini etməlisiniz.

8.6.7. Boru kəməri nişanı

Cədvəl 36. Boru kəməri nişanı

Parametr boru kəmərinin konfiqurasiyası

IP yaradılan parametr

Dəyər

Girişə boru kəməri reyestrini əlavə etmək istəyirsiniz?

gui_pipelining Xeyr, Bəli

Defolt Dəyər
yox

Zəhmət olmasa, qeyd edin

gecikmə

gecikmə saatının sayı

dövrələr

0-dan böyük istənilən dəyər

Saat girişi üçün mənbə nədir?

gui_input_gec ncy_saat

SAAT0, SAAT1, SAAT2

Asinxron aydın giriş üçün mənbə nədir?

gui_input_late ncy_aclr

YOX ACLR0 ACLR1

Sinxron aydın giriş üçün mənbə nədir?

gui_input_late ncy_sclr

YOX SCLR0 SCLR1

SAAT0 YOX YOX

Təsvir
Giriş siqnallarına boru kəməri qeydiyyatının əlavə səviyyəsini aktivləşdirmək üçün Bəli seçin. Siz 0-dan böyük dəyər göstərməlisiniz. Zəhmət olmasa gecikmə saat dövrlərinin sayı parametrini göstərin.
Saat dövrlərində istədiyiniz gecikməni təyin edir. Boru kəməri registrinin bir səviyyəsi = saat dövrəsində 1 gecikmə. Girişə boru kəməri registrini əlavə etmək istəyirsinizmi üçün YES seçməlisiniz? bu seçimi aktiv etmək üçün.
Boru kəməri registrinin giriş saatı siqnalını aktivləşdirmək və təyin etmək üçün Clock0 , Clock1 və ya Clock2 seçin. Girişə boru kəməri registrini əlavə etmək istəyirsinizmi üçün YES seçməlisiniz? bu seçimi aktiv etmək üçün.
Əlavə boru kəməri reyestri üçün reyestrin asinxron aydın mənbəyini müəyyən edir. Girişə boru kəməri registrini əlavə etmək istəyirsinizmi üçün YES seçməlisiniz? bu seçimi aktiv etmək üçün.
Əlavə boru kəməri reyestri üçün reyestrin sinxron aydın mənbəyini müəyyən edir. Girişə boru kəməri registrini əlavə etmək istəyirsinizmi üçün YES seçməlisiniz? bu seçimi aktiv etmək üçün.

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 56

Əlaqə göndərin

683490 | 2020.10.05 Rəy Göndər

9. ALTMEMMULT (yaddaş əsaslı sabit əmsal çarpanı) IP nüvəsi

Diqqət:

Intel, bu IP-nin dəstəyini Intel Quartus Prime Pro Edition 20.3 versiyasında ləğv etdi. Dizaynınızdakı IP nüvəsi Intel Quartus Prime Pro Edition-dakı cihazları hədəfləyirsə, siz IP-ni LPM_MULT Intel FPGA IP ilə əvəz edə və ya IP-ni yenidən yarada və Intel Quartus Prime Standard Edition proqram təminatından istifadə edərək dizaynınızı tərtib edə bilərsiniz.

ALTMEMMULT IP nüvəsi Intel FPGA-larda (M512, M4K, M9K və MLAB yaddaş blokları ilə) olan çip yaddaş bloklarından istifadə edərək yaddaşa əsaslanan çarpanların yaradılması üçün istifadə olunur. Bu IP nüvəsi məntiq elementlərində (LE) və ya xüsusi çarpan resurslarında çarpanları həyata keçirmək üçün kifayət qədər resurslarınız olmadıqda faydalıdır.
ALTMEMMULT IP nüvəsi saat tələb edən sinxron funksiyadır. ALTMEMMULT IP nüvəsi verilmiş parametrlər və spesifikasiyalar dəsti üçün mümkün olan ən kiçik ötürmə qabiliyyəti və gecikmə ilə çarpan tətbiq edir.
Aşağıdakı şəkildə ALTMEMMULT IP nüvəsi üçün portlar göstərilir.

Şəkil 21. ALTMEMMULT Portları

ALTMEMMULT

data_in[] sload_data coeff_in[]

nəticə[] nəticə_valid yükləmə_bitdi

sload_coeff

sclr saat
inst

Əlaqədar Məlumat Xüsusiyyətləri səhifə 71

9.1. Xüsusiyyətlər
ALTMEMMULT IP nüvəsi aşağıdakı funksiyaları təklif edir: · Yaddaşda tapılan çip yaddaş bloklarından istifadə edərək yalnız yaddaşa əsaslanan çarpanları yaradır.
Intel FPGAs · 1 bit məlumat enini dəstəkləyir · İmzalanmış və imzasız məlumat təqdimetmə formatını dəstəkləyir · Sabit çıxış gecikməsi ilə boru xəttini dəstəkləyir

ISO 9001:2015 Qeydiyyatdan keçib

9. ALTMEMMULT (Yaddaş əsaslı Sabit Əmsal Çarpan) IP Core 683490 | 2020.10.05
· Çoxlu sabitləri təsadüfi giriş yaddaşında (RAM) saxlayır
· RAM blokunun növünü seçmək seçimini təmin edir
· Əlavə sinxron aydın və yükə nəzarət giriş portlarını dəstəkləyir
9.2. Verilog HDL Prototipi
Aşağıdakı Verilog HDL prototipi Verilog Dizaynında yerləşir File (.v) altera_mf.v-də eda sintez kataloqu.
modul altmemmult #( parametr coeff_representation = “İMZALI”, parametr əmsalı0 = “İSTİFADƏ EDİLMƏYİYOR”, parametr data_representation = “İMZALANDI”, parametr nəzərdə tutulan_cihaz_ailəsi = “istifadə olunmamış”, hər_nəticəyə görə parametr maks.saat_dövrləri = 1, parametrin_sayi_1, parametr_koeffisienti =AUB parametri total_latency = 1, parametr eni_c = 1, parametr eni_d = 1, parametr eni_r = 1, parametr eni_s = 1, parametr lpm_type = “altmemmult”, parametr lpm_hint = “istifadə olunmamış”) ( giriş naqili saatı, giriş teli [en_c-1: 0]koeff_in, giriş teli [en_d-1:0] data_in, çıxış teli yükləndi, çıxış teli [en_r-1:0] nəticə, çıxış teli nəticəsində_valid, giriş teli sclr, giriş teli [en_s-1:0] seç, giriş tel sload_coeff, giriş teli sload_data)/* sintez syn_black_box=1 */; son modul
9.3. VHDL Komponent Bəyannaməsi
VHDL komponenti bəyannaməsi VHDL Dizaynında yerləşir File (.vhd) altera_mf_components.vhd ilə librariesvhdlaltera_mf kataloqu.
komponent altmemmult generic ( coeff_representation:string := “SIGNED”; əmsal0:string := “USED”; data_representation:string := “SIGNED”; intended_device_family:string := “istifadə olunmamış”; max_clock_cycles_per_result: string := natural number; := 1; ram_block_type:string := “AUTO”; total_latency: natural; width_c: natural; width_d: natural; width_r: natural; width_s: natural := 1; lpm_hint:string := “USED”; lpm_type:string= "altmemmult"); port( saat:std_logic-də; coeff_in:std_logic_vector-də(en_c-1-dən 1-a qədər) := (digərləri => '0'); data_in:in std_logic_vector(en_d-0 1-a qədər);

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 58

Əlaqə göndərin

9. ALTMEMMULT (Yaddaş əsaslı Sabit Əmsal Çarpan) IP Core 683490 | 2020.10.05

load_done:out std_logic; nəticə:çıxış std_logic_vector(en_r-1 0-a qədər); nəticə_valid:std_logicdan çıxdı; sclr:std_logic-də := '0'; sel:in std_logic_vector(width_s-1-dən 0-a qədər) := (digərləri => '0'); sload_coeff:std_logic-də := '0'; sload_data:std_logic-də := '0'); son komponent;

9.4. Portlar

Aşağıdakı cədvəllərdə ALTMEMMULT IP nüvəsi üçün giriş və çıxış portları verilmişdir.

Cədvəl 37. ALTMEMMULT Giriş Portları

Port Adı

Tələb olunur

Təsvir

saat

Bəli

Multiplikatora saat girişi.

əmsal[]

yox

Multiplikator üçün əmsal giriş portu. Giriş portunun ölçüsü WIDTH_C parametr dəyərindən asılıdır.

data_in[]

Bəli

Multiplikatora məlumat daxiletmə portu. Giriş portunun ölçüsü WIDTH_D parametr dəyərindən asılıdır.

sclr

yox

Sinxron təmiz giriş. İstifadə edilmədikdə, standart dəyər aktiv yüksəkdir.

sel[]

yox

Sabit əmsal seçimi. Giriş portunun ölçüsü WIDTH_S-dən asılıdır

parametr dəyəri.

sload_coeff

yox

Sinxron yük əmsalı giriş portu. Cari seçilmiş əmsal dəyərini coeff_in girişində göstərilən dəyərlə əvəz edir.

yük_data

yox

Sinxron yük məlumat giriş portu. Yeni vurma əməliyyatını təyin edən və hər hansı mövcud vurma əməliyyatını ləğv edən siqnal. MAX_CLOCK_CYCLES_PER_RESULT parametrinin 1 dəyəri varsa, sload_data giriş portu nəzərə alınmır.

Cədvəl 38. ALTMEMMULT Çıxış Portları

Port Adı

Tələb olunur

Təsvir

nəticə[]

Bəli

Multiplikator çıxış portu. Giriş portunun ölçüsü WIDTH_R parametr dəyərindən asılıdır.

nəticə_valid

Bəli

Çıxışın tam vurmanın etibarlı nəticəsi olduğunu göstərir. MAX_CLOCK_CYCLES_PER_RESULT parametrinin 1 dəyəri varsa, nəticə_valid çıxış portu istifadə edilmir.

yükləmə_bitdi

yox

Yeni əmsalın yüklənməsinin nə vaxt bitdiyini göstərir. load_done siqnalı yeni əmsalın yüklənməsini tamamladığını bildirir. load_done siqnalı yüksək olmadıqda, yaddaşa başqa heç bir əmsal dəyəri yüklənə bilməz.

9.5. Parametrlər

Aşağıdakı cədvəldə ALTMEMMULT IP nüvəsi üçün parametrlər verilmişdir.

Cədvəl 39.
WIDTH_D WIDTH_C

ALTMEMMULT Parametrləri
Parametr adı

Tip Tələb olunur

Təsvir

Tam ədəd Bəli

data_in[] portunun enini təyin edir.

Tam ədəd Bəli

coeff_in[] portunun enini təyin edir. davam etdi...

Əlaqə göndərin

Intel FPGA Tam Arifmetik IP Nüvələri İstifadəçi Təlimatı 59

9. ALTMEMMULT (Yaddaş əsaslı Sabit Əmsal Çarpan) IP Core 683490 | 2020.10.05

Parametr adı WIDTH_R WIDTH

Sənədlər / Resurslar

intel FPGA Tam Arifmetik IP Nüvələri [pdf] İstifadəçi təlimatı
FPGA Tam Arifmetik IP nüvələri, Tam Arifmetik IP Özləri, Arifmetik IP Özləri, IP Özləri

İstinadlar

İstifadəçi təlimatı

FPGA tam arifmetik IP nüvələri

Sənədlər / Resurslar

İstinadlar

Şərh buraxın

Cavabı ləğv edin