دليل مستخدم F Tile Serial Lite IV Intel FPGA IP

محتويات يخفي

1 F Tile Serial Lite IV Intel FPGA IP

2 المستندات / الموارد

2.1 مراجع

3 منشورات ذات صلة

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP
تم التحديث لـ Intel® Quartus® Prime Design Suite: 22.1 إصدار IP: 5.0.0

نسخة عبر الإنترنت إرسال ملاحظات

يو جي-20324

معرف: 683074 الإصدار: 2022.04.28

محتويات
محتويات
1. حول دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP ……………………………………… .. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview…………………………………………………………………. 6 2.1. معلومات الإصدار ……………………………………………………………………………………………… ..7 2.2. الميزات المدعومة ………………………………………………………………………………………… .. 7 2.3. مستوى دعم إصدار IP …………………………………………………………………………………… .. 8 2.4. دعم درجات سرعة الجهاز …………………………………………………………………………………………………………………………………………… .. 8. استخدام الموارد والكمون ……………………………………………………………………………. 2.5 9. كفاءة عرض النطاق الترددي ……………………………………………………………………………………………. 2.6
3. بدء الاستخدام ……………………………………………………………………………………………………………. 11 3.1. تثبيت وترخيص Intel FPGA IP Cores ……………………………………………………… 11 3.1.1. وضع تقييم IP الخاص بـ Intel FPGA .......................................................................... 11 3.2. تحديد معلمات وخيارات IP ............................................................... 14 3.3. ولدت File الهيكل ……………………………………………………………………………………. 14 3.4. محاكاة Intel FPGA IP Cores ……………………………………………………………………………… 16 3.4.1. محاكاة التصميم والتحقق منه 17 3.5. توليف نوى IP في أدوات EDA الأخرى ……………………………………………………………. 17 3.6. تجميع التصميم الكامل ………………………………………………………………………………… .. 18
4. الوصف الوظيفي ………………………………………………………………………………………… .. 19 4.1. TX Datapath ………………………………………………………………………………………………… .. 20 4.1.1. محول TX MAC ………………………………………………………………………………… .. 21 4.1.2. إدخال كلمة التحكم (CW) ………………………………………………………………… ... 23 4.1.3. TX CRC ………………………………………………………………………………………………. 28 4.1.4. TX MII Encoder …………………………………………………………………………………. 29 4.1.5. TX PCS و PMA ……………………………………………………………………………… .. 30 4.2. RX Datapath ……………………………………………………………………………………………………. 30 4.2.1. RX PCS و PMA ……………………………………………………………………………… .. 31 4.2.2. جهاز فك ترميز RX MII …………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………؟؟؟؟؟؟؟؟؟؟ 31 4.2.3. RX CRC ……………………………………………………………………………………… .. 31 4.2.4. RX Deskew …………………………………………………………………………………………… .32 4.2.5. RX CW Removal ……………………………………………………………………………………… ... 35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture ………………………………………………. 36 4.4. إعادة التعيين وتهيئة الرابط ………………………………………………………………………………… .. 37 4.4.1. إعادة تعيين TX وتسلسل التهيئة ………………………………………………………. 38 4.4.2. إعادة تعيين الاستلام وتسلسل التهيئة ………………………………………………………. 39 4.5. حساب معدل الارتباط وفعالية عرض النطاق الترددي ..................................................... 40
5. معلمات ……………………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals …………………………………………… .. 44 6.1. إشارات الساعة …………………………………………………………………………………………………… .44 6.2. إعادة تعيين الإشارات …………………………………………………………………………………………………………؛ 44 6.3. إشارات MAC …………………………………………………………………………………………………… .. 45 6.4. إشارات إعادة تكوين جهاز الإرسال والاستقبال ………………………………………………………………………؛ 48 6.5. إشارات سلطة النقد ………………………………………………………………………………………………… .. 49

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 2

إرسال التعليقات

محتويات
7. التصميم باستخدام F-Tile Serial Lite IV Intel FPGA IP ........................................... 51 7.1. إعادة تعيين المبادئ التوجيهية ……………………………………………………………………………………………… .. 51 7.2. إرشادات التعامل مع الأخطاء ………………………………………………………………………………………… .. 51
8. أرشيفات دليل مستخدم F-Tile Serial Lite IV Intel FPGA IP ……………………………………………. 52 9. تاريخ مراجعة المستند الخاص بدليل مستخدم F-Tile Serial Lite IV Intel FPGA IP ......... 53

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 3

683074 | 2022.04.28 إرسال ملاحظاتك

1. حول دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP

يصف هذا المستند ميزات IP ، ووصف البنية ، وخطوات الإنشاء ، وإرشادات لتصميم F-Tile Serial Lite IV Intel® FPGA IP باستخدام أجهزة الإرسال والاستقبال F-البلاط في أجهزة Intel AgilexTM.

الجمهور المستهدف

هذا المستند مخصص للمستخدمين التاليين:
· تصميم المهندسين المعماريين لإجراء اختيار IP أثناء مرحلة تخطيط التصميم على مستوى النظام
· مصممو الأجهزة عند دمج IP في تصميمهم على مستوى النظام
مهندسو التحقق من الصحة خلال مراحل المحاكاة على مستوى النظام والتحقق من الأجهزة

المستندات ذات الصلة

يسرد الجدول التالي المستندات المرجعية الأخرى ذات الصلة بـ F-Tile Serial Lite IV Intel FPGA IP.

الجدول 1.

المستندات ذات الصلة

مرجع

F-Tile Serial Lite IV Intel FPGA IP Design Example دليل المستخدم

ورقة بيانات جهاز Intel Agilex

وصف
يقدم هذا المستند إرشادات الإنشاء والاستخدام والوصف الوظيفي لتصميم F-Tile Serial Lite IV Intel FPGA IP ex.ampفي أجهزة Intel Agilex.
يصف هذا المستند الخصائص الكهربائية وخصائص التبديل ومواصفات التكوين والتوقيت لأجهزة Intel Agilex.

الجدول 2.
سي دبليو RS-FEC PMA TX RX PAM4 NRZ

قائمة المختصرات والمسرد
اختصار

التحكم في التوسيع Word Reed-Solomon Forward Error Correction Physical Medium Attachment Transmission Receiver Pulse-Ampتعديل litude 4-Level عدم العودة إلى الصفر

تابع…

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.

تم تسجيل ISO 9001: 2015

1. حول دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 683074 | 2022.04.28

أجهزة الكمبيوتر MII XGMII

اختصار

التوسعة الترميز المادي الطبقة الفرعية للواجهة المستقلة للوسائط 10 جيجابت

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 5

683074 | 2022.04.28 إرسال ملاحظاتك

2. F-Tile Serial Lite IV Intel FPGA IP Overview

الشكل 1.

F-Tile Serial Lite IV Intel FPGA IP مناسب لاتصالات البيانات ذات النطاق الترددي العالي لتطبيقات رقاقة إلى شريحة ومن لوحة إلى لوحة ولوحة معززة.

يشتمل F-Tile Serial Lite IV Intel FPGA IP على كتل التحكم في الوصول إلى الوسائط (MAC) والطبقة الفرعية للتشفير المادي (PCS) وكتل مرفقات الوسائط المادية (PMA). يدعم IP سرعات نقل بيانات تصل إلى 56 جيجابت في الثانية لكل حارة بحد أقصى أربعة ممرات PAM4 أو 28 جيجابت في الثانية لكل حارة بحد أقصى 16 مسارًا NRZ. يوفر عنوان IP هذا نطاقًا تردديًا عاليًا وإطارات علوية منخفضة وعدد إدخال / إخراج منخفض ويدعم قابلية عالية للتوسع في كل من عدد الممرات والسرعة. يمكن أيضًا إعادة تكوين عنوان IP هذا بسهولة من خلال دعم مجموعة كبيرة من معدلات البيانات باستخدام وضع Ethernet PCS لجهاز الإرسال والاستقبال F-TAMP.

يدعم عنوان IP هذا وضعين للإرسال:
· الوضع الأساسي - هذا هو وضع التدفق الخالص حيث يتم إرسال البيانات بدون بداية الحزمة ، والدورة الفارغة ، ونهاية الحزمة لزيادة عرض النطاق الترددي. يأخذ بروتوكول الإنترنت (IP) البيانات الصالحة الأولى كبداية رشقة.
· الوضع الكامل - هذا هو وضع نقل الحزمة. في هذا الوضع ، يرسل IP دفعة ودورة مزامنة في بداية الحزمة ونهايتها كمحددات.

F-Tile Serial Lite IV مخطط كتلة عالي المستوى

أفالون واجهة البث TX

F-Tile Serial Lite IV Intel FPGA IP
ماك TX
إرسال USRIF_CTRL

64 * n بت الممرات (الوضع NRZ) / 2 * n بت الممرات (وضع PAM4)

تي اكس ماك

إدراج محول

تشفير MII

أجهزة الكمبيوتر المخصصة

أجهزة الكمبيوتر TX

تكس مي

EMIB ترميز جهاز تشويش إذاعي FEC

تكساس سلطة النقد الفلسطينية

n Lanes Bits (وضع PAM4) / n Lanes Bits (وضع NRZ)
واجهة TX التسلسلية

أفالون واجهة الجري RX
64 * n بت الممرات (الوضع NRZ) / 2 * n بت الممرات (وضع PAM4)

أجهزة كمبيوتر RX

سي دبليو RMV

ديسكيو

ميي

& حل المحاذاة

آر إكس إم آي آي

EMIB

فك تشفير كتلة المزامنة و FEC DESCRAMBLER

آر إكس بي إم إيه

المسؤولية الاجتماعية للشركات

2n Lanes Bits (وضع PAM4) / n Lanes Bits (وضع NRZ) RX Serial Interface
أفالون الذاكرة المعينة واجهة تسجيل التكوين

أسطورة

منطق لين

منطق صعب

تم تسجيل ISO 9001: 2015

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

يمكنك إنشاء تصميم F-Tile Serial Lite IV Intel FPGA IP على سبيل المثالampليه لمعرفة المزيد حول ميزات IP. راجع F-Tile Serial Lite IV Intel FPGA IP Design Example دليل المستخدم.
المعلومات ذات الصلة · الوصف الوظيفي في الصفحة 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example دليل المستخدم

2.1. تخليص المعلومات

تتوافق إصدارات Intel FPGA IP مع إصدارات برنامج Intel Quartus® Prime Design Suite حتى الإصدار 19.1. بدءًا من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite ، يحتوي Intel FPGA IP على نظام إصدار جديد.

يمكن أن يتغير رقم إصدار Intel FPGA IP (XYZ) مع كل إصدار لبرنامج Intel Quartus Prime. تغيير في:

· يشير X إلى مراجعة رئيسية لعنوان IP. إذا قمت بتحديث برنامج Intel Quartus Prime ، فيجب عليك إعادة إنشاء عنوان IP.
· Y يشير إلى أن IP يتضمن ميزات جديدة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه الميزات الجديدة.
· يشير Z إلى أن عنوان IP يتضمن تغييرات طفيفة. قم بإعادة إنشاء عنوان IP الخاص بك لتضمين هذه التغييرات.

الجدول 3.

معلومات إصدار F-Tile Serial Lite IV Intel FPGA IP

العنصر إصدار IP إصدار Intel Quartus Prime تاريخ الإصدار رمز الطلب

5.0.0 22.1 2022.04.28 IP-SLITE4F

وصف

2.2 الميزات المعتمدة
يسرد الجدول التالي الميزات المتوفرة في F-Tile Serial Lite IV Intel FPGA IP:

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

الجدول 4.

ميزات F-Tile Serial Lite IV Intel FPGA IP

ميزة

وصف

نقل البيانات

· بالنسبة لوضع PAM4:
- يدعم FHT 56.1 و 58 و 116 جيجابت في الثانية فقط لكل ممر بحد أقصى 4 ممرات.
- يدعم FGT ما يصل إلى 58 جيجابت في الثانية لكل ممر بحد أقصى 12 ممرًا.
راجع الجدول 18 في الصفحة 42 للحصول على مزيد من التفاصيل حول معدلات بيانات جهاز الإرسال والاستقبال المدعومة لوضع PAM4.
· بالنسبة لوضع NRZ:
- يدعم FHT 28.05 و 58 جيجابت في الثانية فقط لكل ممر بحد أقصى 4 ممرات.
- يدعم FGT ما يصل إلى 28.05 جيجابت في الثانية لكل ممر بحد أقصى 16 ممرًا.
راجع الجدول 18 في الصفحة 42 للحصول على مزيد من التفاصيل حول معدلات بيانات جهاز الإرسال والاستقبال المدعومة لوضع NRZ.
يدعم التدفق المستمر (الأساسي) أو أوضاع الحزمة (الكاملة).
وتؤيد الحزم منخفضة الإطار العلوي.
يدعم نقل حبيبات البايت لكل حجم انفجار.
يدعم المستخدم التي بدأها أو محاذاة حارة تلقائية.
يدعم فترة المحاذاة القابلة للبرمجة.

أجهزة الكمبيوتر الشخصية

· يستخدم منطق IP الثابت الذي يتداخل مع أجهزة الإرسال والاستقبال Intel Agilex F-Tile لتقليل موارد المنطق الناعم.
يدعم وضع تعديل PAM4 لمواصفات 100GBASE-KP4. يتم تمكين RS-FEC دائمًا في وضع التعديل هذا.
يدعم NRZ مع وضع تعديل RS-FEC اختياري.
يدعم فك تشفير 64b / 66b.

كشف الأخطاء ومعالجتها

يدعم التحقق من خطأ اتفاقية حقوق الطفل على مسارات بيانات TX و RX. وتؤيد التحقق من خطأ الارتباط RX. يدعم الكشف عن خطأ RX PCS.

الواجهات

يدعم فقط نقل الحزمة المزدوجة الكاملة مع روابط مستقلة.
· يستخدم الاتصال البيني من نقطة إلى نقطة لأجهزة FPGA متعددة بزمن انتقال منخفض.
يدعم أوامر المعرفة من قبل المستخدم.

2.3 مستوى دعم إصدار IP

برنامج Intel Quartus Prime ودعم جهاز Intel FPGA لـ F-Tile Serial Lite IV Intel FPGA IP كما يلي:

الجدول 5.

إصدار IP ومستوى الدعم

Intel Quartus Prime 22.1 تحديث

أجهزة الإرسال والاستقبال Intel Agilex F.

تصميم أجهزة محاكاة إصدار IP

5.0.0

2.4 دعم سرعة الجهاز
يدعم F-Tile Serial Lite IV Intel FPGA IP درجات السرعة التالية لأجهزة Intel Agilex F-tile: · درجة سرعة جهاز الإرسال والاستقبال: -1 و -2 و -3 · درجة السرعة الأساسية: -1 و -2 و- 3

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 8

إرسال التعليقات

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

معلومات ذات صلة
ورقة بيانات جهاز Intel Agilex مزيد من المعلومات حول معدل البيانات المدعوم في أجهزة الإرسال والاستقبال Intel Agilex F-Tile.

2.5 استخدام الموارد والكمون

تم الحصول على الموارد والكمون لـ F-Tile Serial Lite IV Intel FPGA IP من الإصدار 22.1 من برنامج Intel Quartus Prime Pro Edition.

الجدول 6.

استخدام موارد Intel Agilex F-Tile Serial Lite IV Intel FPGA IP
يعتمد قياس زمن الوصول على زمن انتقال ذهابًا وإيابًا من إدخال TX الأساسي إلى إخراج RX الأساسي.

نوع جهاز الإرسال والاستقبال

متغير

عدد ممرات البيانات وضع RS-FEC ALM

الكمون (دورة ساعة TX الأساسية)

ف.ج.ت

28.05 جيجابت في الثانية NRZ 16

21,691- إعاقة أساسية 65،XNUMX

22,135- إعاقة كاملة 65

تمكين أساسي 21,915

ممكَّن بالكامل 22,452

58 جيجابت في الثانية PAM4 12

تمكين أساسي 28,206

ممكَّن بالكامل 30,360

فهت

58 جيجابت في الثانية NRZ

تمكين أساسي 15,793

ممكَّن بالكامل 16,624

58 جيجابت في الثانية PAM4 4

تمكين أساسي 15,771

ممكَّن بالكامل 16,611

116 جيجابت في الثانية PAM4 4

تمكين أساسي 21,605

ممكَّن بالكامل 23,148

2.6. كفاءة عرض النطاق الترددي

الجدول 7.

كفاءة عرض النطاق الترددي

المتغيرات وضع الإرسال والاستقبال

بام4

وضع التدفق RS-FEC

ممكَّن بالكامل

تم التمكين الأساسي

معدل بت الواجهة التسلسلية بالجيجابت في الثانية (RAW_RATE)
حجم الاندفاع للنقل بعدد الكلمات (BURST_SIZE) (1)
فترة المحاذاة في دورة الساعة (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

إعدادات

NRZ

ممتلىء

عاجز

مُمَكَّن

28.0

2,048

4,096

المعوقين الأساسيين 28.0

تمكين 28.0

4,194,304

4,096

4,096،XNUMX تابع ...

(1) يقترب BURST_SIZE للوضع الأساسي من اللانهاية ، ومن ثم يتم استخدام عدد كبير.

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

المتغيرات

إعدادات

تشفير 64 / 66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

عبء حجم الاندفاع في عدد الكلمات (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

فترة علامة المحاذاة 81,915 في دورة الساعة (ALIGN_MARKER_PERIOD)

81,915

81,916

عرض علامة المحاذاة في 5

دورة على مدار الساعة

(ALIGN_MARKER_WIDTH)

كفاءة عرض النطاق الترددي (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

المعدل الفعال (جيجابت في الثانية) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

الحد الأقصى لتردد ساعة المستخدم (ميجاهرتز) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

المعلومات ذات الصلة معدل الارتباط وحساب كفاءة عرض النطاق الترددي في الصفحة 40

(2) في الوضع الكامل ، يشتمل حجم BURST_SIZE_OVHD على START / END من كلمات التحكم المقترنة في تدفق البيانات.
(3) بالنسبة للوضع الأساسي ، تكون قيمة BURST_SIZE_OVHD هي 0 نظرًا لعدم وجود START / END أثناء البث.
(4) راجع حساب معدل الارتباط وكفاءة عرض النطاق الترددي لحساب كفاءة عرض النطاق الترددي.
(5) راجع حساب معدل الارتباط وكفاءة عرض النطاق الترددي لحساب المعدل الفعال.
(6) ارجع إلى حساب معدل الارتباط وكفاءة عرض النطاق الترددي لحساب أقصى تردد لساعة المستخدم.

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 10

إرسال التعليقات

683074 | 2022.04.28 إرسال ملاحظاتك

3. البدء

3.1. تثبيت وترخيص Intel FPGA IP Cores

يتضمن تثبيت برنامج Intel Quartus Prime مكتبة Intel FPGA IP. توفر هذه المكتبة العديد من نوى IP المفيدة لاستخدامك الإنتاجي دون الحاجة إلى ترخيص إضافي. تتطلب بعض نوى Intel FPGA IP شراء ترخيص منفصل للاستخدام الإنتاجي. يسمح لك وضع تقييم IP FPGA من Intel بتقييم نوى Intel FPGA IP المرخصة في المحاكاة والأجهزة ، قبل أن تقرر شراء ترخيص نواة IP للإنتاج الكامل. ما عليك سوى شراء ترخيص إنتاج كامل لمراكز Intel IP المرخصة بعد إكمال اختبار الأجهزة وتكون جاهزًا لاستخدام IP في الإنتاج.

يقوم برنامج Intel Quartus Prime بتثبيت نوى IP في المواقع التالية افتراضيًا:

الشكل 2.

مسار تثبيت IP Core
intelFPGA (_pro) quartus - يحتوي على برنامج Intel Quartus Prime ip - يحتوي على مكتبة Intel FPGA IP وأطراف أخرى من نوى IP - يحتوي على كود مصدر مكتبة Intel FPGA IP - يحتوي على مصدر Intel FPGA IP files

الجدول 8.

مواقع تثبيت IP Core

موقع

برمجة

: intelFPGA_proquartusipaltera

إصدار Intel Quartus Prime Pro

: / intelFPGA_pro / quartus / ip / altera Intel Quartus Prime Pro Edition

النظام الأساسي Windows * Linux *

ملحوظة:

لا يدعم برنامج Intel Quartus Prime المسافات في مسار التثبيت.

3.1.1. وضع تقييم Intel FPGA IP
يسمح لك وضع تقييم IP FPGA من Intel المجاني بتقييم نوى Intel FPGA IP المرخصة في المحاكاة والأجهزة قبل الشراء. يدعم وضع تقييم IP FPGA من Intel التقييمات التالية بدون ترخيص إضافي:
· محاكاة سلوك Intel FPGA IP core المرخص في نظامك. · التحقق من وظائف وحجم وسرعة نواة IP بسرعة وسهولة. · توليد برمجة الأجهزة لفترة زمنية محدودة files للتصميمات التي تتضمن نوى IP. · قم ببرمجة جهاز باستخدام نواة IP الخاصة بك وتحقق من تصميمك في الأجهزة.

تم تسجيل ISO 9001: 2015

3. البدء
683074 | 2022.04.28
يدعم وضع تقييم Intel FPGA IP أوضاع التشغيل التالية:
مربوط - يسمح بتشغيل التصميم الذي يحتوي على IP FPGA المرخص من Intel إلى أجل غير مسمى مع اتصال بين اللوحة الخاصة بك والكمبيوتر المضيف. يتطلب الوضع المربوط مجموعة إجراء اختبار مشتركة تسلسلية (JTAG) كبل متصل بين JTAG المنفذ الموجود على اللوحة الخاصة بك والكمبيوتر المضيف ، الذي يقوم بتشغيل Intel Quartus Prime Programmer طوال فترة تقييم الأجهزة. لا يتطلب المبرمج سوى الحد الأدنى من تثبيت برنامج Intel Quartus Prime ، ولا يتطلب ترخيص Intel Quartus Prime. يتحكم الكمبيوتر المضيف في وقت التقييم عن طريق إرسال إشارة دورية إلى الجهاز عبر JTAG ميناء. إذا كانت جميع نوى IP المرخصة في وضع الربط يدعم التصميم ، فسيتم تشغيل وقت التقييم حتى انتهاء صلاحية أي تقييم أساسي لـ IP. إذا كانت جميع نوى IP تدعم وقت تقييم غير محدود ، فلن تنتهي مهلة الجهاز.
· Untethered - يسمح بتشغيل التصميم الذي يحتوي على IP المرخص لفترة محدودة. يعود IP core إلى الوضع غير المربوط إذا انقطع اتصال الجهاز عن الكمبيوتر المضيف الذي يقوم بتشغيل برنامج Intel Quartus Prime. يعود IP core أيضًا إلى الوضع غير المربوط إذا كان أي نواة IP مرخصة أخرى في التصميم لا يدعم الوضع المربوط.
عندما ينتهي وقت التقييم لأي ترخيص Intel FPGA IP في التصميم ، يتوقف التصميم عن العمل. تنتهي مهلة جميع نوى IP التي تستخدم وضع تقييم IP FPGA من Intel بشكل متزامن عندما تنتهي مهلة أي نواة IP في التصميم. عند انتهاء وقت التقييم ، يجب إعادة برمجة جهاز FPGA قبل متابعة التحقق من الأجهزة. لتوسيع استخدام IP core للإنتاج ، قم بشراء ترخيص إنتاج كامل لـ IP core.
يجب عليك شراء الترخيص وإنشاء مفتاح ترخيص إنتاج كامل قبل أن تتمكن من إنشاء برمجة جهاز غير مقيدة file. أثناء وضع تقييم Intel FPGA IP ، يقوم المحول البرمجي فقط بإنشاء برمجة جهاز محدودة الوقت file ( _time_limited.sof) التي تنتهي في الوقت المحدد.

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 12

إرسال التعليقات

3. الشروع في العمل 683074 | 2022.04.28

الشكل 3.

تدفق وضع تقييم Intel FPGA IP
قم بتثبيت برنامج Intel Quartus Prime مع مكتبة Intel FPGA IP

قم بتعليم وتجسيد معالج Intel FPGA IP Core المرخص

تحقق من IP في المحاكي المدعوم

قم بتجميع التصميم في برنامج Intel Quartus Prime

إنشاء برمجة جهاز محدودة الوقت File

قم ببرمجة جهاز Intel FPGA وتحقق من التشغيل على اللوحة
لا يوجد عنوان IP جاهز للاستخدام في الإنتاج؟
نعم شراء إنتاج كامل
ترخيص IP

ملحوظة:

قم بتضمين الملكية الفكرية المرخصة في المنتجات التجارية
ارجع إلى دليل المستخدم الخاص بكل نواة IP لمعرفة خطوات وضع المعايير وتفاصيل التنفيذ.
تقوم Intel بترخيص نوى IP على أساس دائم لكل مقعد. تشمل رسوم الترخيص الصيانة والدعم للعام الأول. يجب تجديد عقد الصيانة لتلقي التحديثات وإصلاحات الأخطاء والدعم الفني بعد العام الأول. يجب عليك شراء ترخيص إنتاج كامل لأنوية Intel FPGA IP التي تتطلب ترخيص إنتاج ، قبل إنشاء البرمجة fileالتي قد تستخدمها لفترة غير محدودة. أثناء وضع تقييم Intel FPGA IP ، يقوم المحول البرمجي فقط بإنشاء برمجة جهاز محدودة الوقت file ( _time_limited.sof) التي تنتهي في الوقت المحدد. للحصول على مفاتيح ترخيص الإنتاج ، قم بزيارة مركز ترخيص الخدمة الذاتية Intel FPGA.
تحكم اتفاقيات ترخيص برامج Intel FPGA تثبيت واستخدام نوى IP المرخصة ، وبرنامج تصميم Intel Quartus Prime ، وجميع نوى IP غير المرخصة.

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 13

3. الشروع في العمل 683074 | 2022.04.28
المعلومات ذات الصلة · مركز دعم ترخيص Intel FPGA · مقدمة عن تثبيت وترخيص برنامج Intel FPGA
3.2 تحديد معلمات وخيارات IP
يتيح لك محرر معلمات IP تكوين تنوع IP المخصص الخاص بك بسرعة. استخدم الخطوات التالية لتحديد خيارات ومعلمات IP في برنامج Intel Quartus Prime Pro Edition.
1. إذا لم يكن لديك بالفعل مشروع Intel Quartus Prime Pro Edition لدمج F-Tile Serial Lite IV Intel FPGA IP ، فيجب عليك إنشاء واحد. أ. في إصدار Intel Quartus Prime Pro ، انقر فوق File معالج مشروع جديد لإنشاء مشروع Quartus Prime جديد ، أو File افتح المشروع لفتح مشروع Quartus Prime موجود. يطالبك المعالج بتحديد جهاز. ب. حدد عائلة الجهاز Intel Agilex وحدد جهاز F-بلاط الإنتاج الذي يلبي متطلبات درجة السرعة لعنوان IP. ج. انقر فوق "إنهاء".
2. في كتالوج IP ، حدد موقع F-Tile Serial Lite IV Intel FPGA IP وحدده. تظهر نافذة New IP Variation.
3. حدد اسم المستوى الأعلى لنوع IP المخصص الجديد الخاص بك. يحفظ محرر المعلمات إعدادات تنوع IP في ملف file اسم الشيئ .ip.
4. انقر فوق "موافق". يظهر محرر المعلمة. 5. حدد معلمات تنوع IP الخاص بك. الرجوع إلى قسم المعلمات ل
معلومات حول معلمات F-Tile Serial Lite IV Intel FPGA IP. 6. اختياريا ، لإنشاء منضدة اختبار محاكاة أو تجميع وتصميم الأجهزة
example ، اتبع التعليمات الواردة في Design Example دليل المستخدم. 7. انقر فوق إنشاء HDL. يظهر مربع الحوار "إنشاء". 8. تحديد الإخراج file خيارات الجيل ، ثم انقر فوق إنشاء. اختلاف IP
fileتولد وفقًا لمواصفاتك. 9. انقر فوق "إنهاء". يضيف محرر المعلمة المستوى الأعلى .ip file الى الوقت الحالي
المشروع تلقائيًا. إذا طُلب منك إضافة ملف .ip يدويًا file إلى المشروع ، انقر فوق إضافة / إزالة المشروع Files في Project لإضافة ملف file. 10. بعد إنشاء تنوع IP الخاص بك وتنفيذه ، قم بإجراء تعيينات دبوس مناسبة لتوصيل المنافذ وتعيين أي معلمات RTL مناسبة لكل مثيل.
معلمات المعلومات ذات الصلة في الصفحة 42
3.3 ولدت File بناء
يولد برنامج Intel Quartus Prime Pro Edition مخرجات IP التالية file بناء.
للحصول على معلومات حول file هيكل التصميم على سبيل المثالample ، راجع F-Tile Serial Lite IV Intel FPGA IP Design Example دليل المستخدم.

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 14

إرسال التعليقات

3. الشروع في العمل 683074 | 2022.04.28

الشكل 4. تم إنشاء F-Tile Serial Lite IV Intel FPGA IP Files
.ip - تكامل IP file

الاختلاف IP files

_ الاختلاف IP files

exampتصميم

.cmp - إعلان مكون VHDL file _bb.v - توليف فيريلوج HDL الصندوق الأسود EDA file _inst.v و. vhd - S.ampلو قوالب إنشاء مثيل .xml- تقرير XML file

Exampموقع لو لتصميم IP الأساسي الخاص بك على سبيل المثالample fileس. الموقع الافتراضي هو example_design ، ولكن يُطلب منك تحديد مسار مختلف.

.qgsimc - يسرد معلمات المحاكاة لدعم التجديد التدريجي .qgsynthc - يسرد معلمات التوليف لدعم التجديد التدريجي

.qip - يسرد توليف IP files

_generation.rpt- تقرير جيل IP

.sopcinfo- تكامل سلسلة أدوات البرمجيات file .html- بيانات خريطة الاتصال والذاكرة

.csv - تعيين رقم التعريف الشخصي file

.spd - يجمع بين نصوص المحاكاة الفردية

محاكاة المحاكاة files

توليف IP files

v محاكاة المستوى الأعلى file

. v توليف IP عالي المستوى file

نصوص محاكاة

مكتبات فرعية

مُصنِّع
التوليف الفرعي files

سيم
محاكاة فرعية files

الجدول 9.

تم إنشاء F-Tile Serial Lite IV Intel FPGA IP Files

File اسم

وصف

.ip

نظام Platform Designer أو تباين IP عالي المستوى file. هو الاسم الذي تقدمه لصيغة IP الخاصة بك.

.cmp

إعلان مكون VHDL (.cmp) file هو نص file الذي يحتوي على تعريفات محلية عامة ومنافذ يمكنك استخدامها في تصميم VHDL files.

.لغة البرمجة

تقرير يحتوي على معلومات الاتصال ، وخريطة ذاكرة توضح عنوان كل تابع فيما يتعلق بكل رئيسي متصل به ، وتخصيصات المعلمات.

_generation.rpt

سجل إنشاء IP أو Platform Designer file. ملخص للرسائل أثناء إنشاء IP.

.qgsimc

يسرد معلمات المحاكاة لدعم التجديد المتزايد.

.qgsynthc

يسرد معلمات التوليف لدعم التجديد التدريجي.

.qip

يحتوي على جميع المعلومات المطلوبة حول مكون IP لدمج وتجميع مكون IP في برنامج Intel Quartus Prime.
تابع…

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 15

3. الشروع في العمل 683074 | 2022.04.28

File اسم .sopcinfo
.csv .spd _bb.v _inst.v أو _inst.vhd .regmap
.svd
.v أو .vhd معلمه / سينوبسيس / vcs / سينوبسيس / vcsmx / xcelium / وحدات فرعية / /

وصف
يصف الاتصالات ومعلمات مكونات IP في نظام Platform Designer الخاص بك. يمكنك تحليل محتوياته للحصول على المتطلبات عند تطوير برامج تشغيل لمكونات IP. تستخدم أدوات المصب مثل سلسلة أدوات Nios® II هذا file. ملف .sopcinfo file والنظام file التي تم إنشاؤها لسلسلة أدوات Nios II تتضمن معلومات خريطة العنوان لكل عبد بالنسبة لكل سيد يصل إلى العبد. قد يكون لدى الشرائح الرئيسية المختلفة خريطة عنوان مختلفة للوصول إلى مكون تابع معين.
يحتوي على معلومات حول حالة ترقية مكون IP.
المدخلات المطلوبة file من أجل ip-make-simscript لإنشاء نصوص محاكاة لمحاكاة المدعومة. spd file يحتوي على قائمة fileتم إنشاؤها للمحاكاة ، إلى جانب معلومات حول الذكريات التي يمكنك تهيئتها.
يمكنك استخدام صندوق Verilog الأسود (_bb.v) file كإعلان وحدة فارغة لاستخدامه كصندوق أسود.
HDL السابقampقالب إنشاء مثيل. يمكنك نسخ ولصق محتويات هذا file في HDL الخاص بك file لإنشاء مثيل لتغير IP.
إذا احتوى IP على معلومات التسجيل ، فإن .regmap file يولد. ملف .regmap file يصف معلومات خريطة السجل للواجهات الرئيسية والتابعة. هذه file يكمل ملف .sopcinfo file من خلال توفير معلومات تسجيل أكثر تفصيلاً حول النظام. هذا يتيح عرض التسجيل views وإحصائيات المستخدم القابلة للتخصيص في وحدة تحكم النظام.
يسمح بأدوات تصحيح أخطاء النظام لنظام المعالج الصلب (HPS) view خرائط التسجيل للأجهزة الطرفية المتصلة بـ HPS في نظام Platform Designer. أثناء التوليف ، يظهر ملف .svd files للواجهات التابعة المرئية لأساسيات وحدة تحكم النظام المخزنة في ملف .sof file في قسم التصحيح. تقرأ وحدة تحكم النظام هذا القسم ، والذي يمكن لـ Platform Designer الاستعلام عن معلومات خريطة التسجيل. بالنسبة لعبيد النظام ، يمكن لـ Platform Designer الوصول إلى السجلات بالاسم.
البروتين الدهني مرتفع الكثافة fileالتي تقوم بإنشاء مثيل لكل وحدة فرعية أو IP فرعي للتوليف أو المحاكاة.
يحتوي على ModelSim * / QuestaSim * script msim_setup.tcl لإعداد وتشغيل محاكاة.
يحتوي على برنامج نصي shell vcs_setup.sh لإعداد وتشغيل محاكاة VCS *. يحتوي على برنامج شل vcsmx_setup.sh و synopsys_sim.setup file لإعداد وتشغيل محاكاة VCS MX.
يحتوي على برنامج شل النصي xcelium_setup.sh وإعدادات أخرى files لإعداد وتشغيل محاكاة Xcelium *.
يحتوي على HDL files للوحدات IP الفرعية.
لكل دليل IP فرعي تم إنشاؤه ، يقوم مصمم النظام الأساسي بإنشاء الدلائل التجميعية / و sim / الفرعية.

3.4. محاكاة نوى Intel FPGA IP
يدعم برنامج Intel Quartus Prime محاكاة IP core RTL في محاكيات EDA محددة. إنشاء IP إنشاء المحاكاة اختياريا files ، بما في ذلك نموذج المحاكاة الوظيفية ، أي testbench (أو example design) ، ونصوص إعداد المحاكاة الخاصة بالبائع لكل نواة IP. يمكنك استخدام نموذج المحاكاة الوظيفية وأي testbench أو exampتصميم لو للمحاكاة. قد تتضمن مخرجات توليد IP أيضًا نصوصًا برمجية لترجمة وتشغيل أي testbench. تسرد البرامج النصية جميع النماذج أو المكتبات التي تحتاجها لمحاكاة مركز IP الخاص بك.

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 16

إرسال التعليقات

3. الشروع في العمل 683074 | 2022.04.28

يوفر برنامج Intel Quartus Prime التكامل مع العديد من أجهزة المحاكاة ويدعم تدفقات المحاكاة المتعددة ، بما في ذلك تدفقات المحاكاة النصية والمخصصة. أيًا كان التدفق الذي تختاره ، تتضمن محاكاة IP الأساسية الخطوات التالية:
1. إنشاء IP HDL أو testbench (أو example design) ، ونص إعداد المحاكاة files.
2. قم بإعداد بيئة المحاكاة وأي نصوص محاكاة.
3. تجميع مكتبات نماذج المحاكاة.
4. قم بتشغيل جهاز المحاكاة الخاص بك.

3.4.1. محاكاة التصميم والتحقق منه

بشكل افتراضي ، يُنشئ محرر المعلمات نصوصًا خاصة بالمحاكاة تحتوي على أوامر لتجميع ، وتفصيل ، ومحاكاة نماذج Intel FPGA IP ومكتبة نماذج المحاكاة fileس. يمكنك نسخ الأوامر إلى نص محاكاة testbench الخاص بك ، أو تحريرها files لإضافة أوامر لتجميع وتفصيل ومحاكاة التصميم الخاص بك ومنضدة الاختبار.

الجدول 10. مخطوطات محاكاة Intel FPGA IP Core

محاكي

File دليل

نموذج سيم

_sim / معلمه

كويستاسيم

نظام التحكم في الإصدار

_sim / سينوبسيس / vcs

في سي إس إم إكس

_sim / سينوبسيس / vcsmx

إكسيليوم

_sim / xcelium

البرنامج النصي msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh Synopsys_sim.setup xcelium_setup.sh

3.5 توليف نوى IP في أدوات EDA الأخرى
اختياريًا ، استخدم أداة EDA مدعومة أخرى لتجميع تصميم يتضمن نوى Intel FPGA IP. عند إنشاء توليف IP الأساسي files للاستخدام مع أدوات توليف EDA من جهات خارجية ، يمكنك إنشاء قائمة صافي تقدير المنطقة والتوقيت. لتمكين الإنشاء ، قم بتشغيل إنشاء تقديرات التوقيت والموارد لأدوات توليف EDA من جهات خارجية عند تخصيص تنوع IP الخاص بك.
تصف القائمة الصافية لتقدير المنطقة والتوقيت اتصال وبنية IP الأساسية ، ولكنها لا تتضمن تفاصيل حول الوظيفة الحقيقية. تمكّن هذه المعلومات أدوات توليف معينة تابعة لجهات خارجية من تحسين منطقة التقرير وتقديرات التوقيت. بالإضافة إلى ذلك ، يمكن لأدوات التجميع استخدام معلومات التوقيت لتحقيق تحسينات تعتمد على التوقيت وتحسين جودة النتائج.
يقوم برنامج Intel Quartus Prime بإنشاء ملف _syn.v netlist file بتنسيق Verilog HDL ، بغض النظر عن الإخراج file التنسيق الذي تحدده. إذا كنت تستخدم netlist هذا للتوليف ، يجب عليك تضمين غلاف IP الأساسي file .v أو .vhd في مشروع Intel Quartus Prime الخاص بك.

[7) إذا لم تقم بإعداد خيار أداة EDA - الذي يمكّنك من بدء محاكيات EDA لجهة خارجية من برنامج Intel Quartus Prime - فقم بتشغيل هذا البرنامج النصي في وحدة تحكم Tcl لمحاكاة ModelSim أو QuestaSim (ليس في برنامج Intel Quartus Prime وحدة تحكم Tcl) لتجنب أي أخطاء.

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 17

3. الشروع في العمل 683074 | 2022.04.28
3.6 تجميع التصميم الكامل
يمكنك استخدام أمر بدء التجميع في قائمة المعالجة في برنامج Intel Quartus Prime Pro Edition لتجميع تصميمك.

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 18

إرسال التعليقات

683074 | 2022.04.28 إرسال ملاحظاتك

4. الوصف الوظيفي

الشكل 5.

يتكون F-Tile Serial Lite IV Intel FPGA IP من MAC و Ethernet PCS. يتواصل MAC مع أجهزة الكمبيوتر الشخصية المخصصة من خلال واجهات MII.

يدعم IP وضعي تعديل:
· PAM4 – يوفر من 1 إلى 12 عددًا من الممرات للاختيار. يقوم IP دائمًا بإنشاء قناتين من أجهزة الكمبيوتر الشخصية لكل حارة في وضع تعديل PAM4.
· NRZ - يوفر من 1 إلى 16 عددًا من الممرات للاختيار.

يدعم كل وضع تعديل وضعي بيانات:
· الوضع الأساسي - هذا هو وضع التدفق الخالص حيث يتم إرسال البيانات بدون بداية الحزمة ، والدورة الفارغة ، ونهاية الحزمة لزيادة عرض النطاق الترددي. يأخذ بروتوكول الإنترنت (IP) البيانات الصالحة الأولى كبداية رشقة.

الوضع الأساسي لنقل البيانات tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

د0 د1 د2 د3 د4 د5 د6 د7 د8 د9

rx_avs_valid rx_avs_data

د0 د1 د2 د3 د4 د5 د6 د7 د8 د9

تم تسجيل ISO 9001: 2015

4. الوصف الوظيفي 683074 | 2022.04.28

الشكل 6.

· الوضع الكامل - هذا هو وضع الحزمة لنقل البيانات. في هذا الوضع ، يرسل IP دفعة ودورة مزامنة في بداية الحزمة ونهايتها كمحددات.

الوضع الكامل لنقل البيانات tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_الفعل rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

د0 د1 د2 د3 د4 د5 د6 د7 د8 د9

rx_avs_data

د0 د1 د2 د3 د4 د5 د6 د7 د8 د9

المعلومات ذات الصلة · F-Tile Serial Lite IV Intel FPGA IP Overview في الصفحة 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example دليل المستخدم

4.1 TX داتاباث
يتكون مسار بيانات TX من المكونات التالية: · محول MAC · كتلة إدخال كلمة التحكم · CRC · مشفر MII · كتلة PCS · كتلة PMA

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 20

إرسال التعليقات

4. الوصف الوظيفي 683074 | 2022.04.28
الشكل 7. TX Datapath

من منطق المستخدم

تي اكس ماك

واجهة تدفق أفالون

محول MAC

التحكم في إدراج الكلمات

مركز حقوق الإنسان

التشفير MII

أجهزة الكمبيوتر المخصصة واجهة MII
أجهزة الكمبيوتر وسلطة النقد الفلسطينية

TX Serial Interface لجهاز FPGA الآخر

4.1.1. محول TX MAC
يتحكم محول TX MAC في نقل البيانات إلى منطق المستخدم باستخدام واجهة تدفق Avalon®. تدعم هذه الكتلة نقل المعلومات المحددة من قبل المستخدم والتحكم في التدفق.

نقل المعلومات المعرفة من قبل المستخدم

في الوضع الكامل ، يوفر IP إشارة tx_is_usr_cmd التي يمكنك استخدامها لبدء دورة المعلومات المعرفة من قبل المستخدم مثل إرسال XOFF / XON إلى منطق المستخدم. يمكنك بدء دورة نقل المعلومات المعرفة من قبل المستخدم عن طريق تأكيد هذه الإشارة ونقل المعلومات باستخدام tx_avs_data جنبًا إلى جنب مع التأكيد على الإشارات tx_avs_startofpacket و tx_avs_valid. تقوم الكتلة بعد ذلك بفك tx_avs_ready لدورتين.

ملحوظة:

ميزة المعلومات المعرفة من قبل المستخدم متاحة فقط في الوضع الكامل.

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 21

4. الوصف الوظيفي 683074 | 2022.04.28

الشكل 8.

التحكم في التدفق

هناك ظروف يكون فيها TX MAC غير جاهز لاستقبال البيانات من منطق المستخدم مثل أثناء عملية إعادة محاذاة الارتباط أو عندما لا تكون هناك بيانات متاحة للإرسال من منطق المستخدم. لتجنب فقدان البيانات بسبب هذه الشروط ، يستخدم بروتوكول الإنترنت إشارة tx_avs_ready لتحكم في تدفق البيانات من منطق المستخدم. يقوم IP بإلغاء تحديد الإشارة عند حدوث الشروط التالية:
عندما يتم التأكيد على tx_avs_startofpacket ، يتم إلغاء تأكيد tx_avs_ready لدورة ساعة واحدة.
عندما يتم التأكيد على tx_avs_endofpacket ، يتم إلغاء تحديد tx_avs_ready لدورة ساعة واحدة.
عندما يتم التأكيد على أي CWs المقترنة ، يتم إلغاء تأكيد tx_avs_ready لمدة دورتين على مدار الساعة.
عندما يحدث إدراج علامة المحاذاة RS-FEC في واجهة PCS المخصصة ، يتم deasserted tx_avs_ready لمدة أربع دورات على مدار الساعة.
· كل 17 دورة ساعة أساسية لشبكة إيثرنت في وضع تعديل PAM4 وكل 33 دورة ساعة أساسية لشبكة إيثرنت في وضع تعديل NRZ. تم إلغاء تحديد tx_avs_ready لدورة ساعة واحدة.
عندما يغضب منطق المستخدم tx_avs_valid أثناء عدم نقل البيانات.

المخططات الزمنية التالية هي على سبيل المثالampليه من TX MAC محول باستخدام tx_avs_ جاهز للتحكم في تدفق البيانات.

التحكم في التدفق باستخدام tx_avs_valid Deassertion و START / END CWs المقترنة

tx_core_clkout

tx_avs_valid tx_avs_data

د1 د2 د3

إشارات deasserts صالحة

دسنومكس دسنومكس

tx_avs_ready tx_avs_startofpacket

تنبيهات إشارة جاهزة لدورتين لإدخال END-STRT CW

tx_avs_endofpacket

usrif_data

د1 د2 د3

CW_data

DN END STRT D0 D1 D2 D3 فارغة D4

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 22

إرسال التعليقات

4. الوصف الوظيفي 683074 | 2022.04.28

الشكل 9.

التحكم في التدفق مع إدراج علامة المحاذاة
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN + 1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN + 1 DN-1 DN DN DN DN DN DN + 1 DN-1 DN DN DN DN DN DN DN + 1 DN-1 DN DN DN DN DN DN DN + 1

i_sl_tx_mii_valid

i_sl_tx_mii_d [63: 0]

DN-1

DN + 1

i_sl_tx_mii_c [7: 0]

0×0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

الشكل 10.

يتزامن التحكم في التدفق مع CWs المقترنة START / END مع إدراج علامة المحاذاة

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 نهاية STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 نهاية STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 نهاية STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 نهاية STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d [63: 0]

DN-1

نهاية STRT D0

i_sl_tx_mii_c [7: 0]

0×0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. التحكم في إدراج الكلمات (CW)
يقوم F-Tile Serial Lite IV Intel FPGA IP ببناء CWs بناءً على إشارات الإدخال من منطق المستخدم. تشير CWs إلى محددات الحزمة أو معلومات حالة الإرسال أو بيانات المستخدم إلى كتلة PCS وهي مشتقة من أكواد التحكم XGMII.
يوضح الجدول التالي وصف CWs المدعومة:

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 23

4. الوصف الوظيفي 683074 | 2022.04.28

الجدول 11.
بدء المحاذاة النهائية

وصف CWs المدعومة

عدد الكلمات (1 كلمة

= 64 بت)

نعم

EMPTY_CYC

نعم

عاطل

لا

بيانات

نعم

في الفرقة

وصف
بداية محدد البيانات. نهاية محدد البيانات. كلمة التحكم (CW) لمحاذاة RX. دورة فارغة في نقل البيانات. IDLE (خارج النطاق). الحمولة.

الجدول 12. وصف الحقل CW
الحقل RSVD num_valid_bytes_eob
EMPTY eop sop seop محاذاة CRC32 usr

وصف
حقل محجوز. يمكن استخدامها للتمديد في المستقبل. تعادل 0.
عدد البايتات الصالحة في الكلمة الأخيرة (64 بت). هذه قيمة 3 بت. · 3'b000: 8 بايت · 3'b001: 1 بايت · 3'b010: 2 بايت · 3'b011: 3 بايت · 3'b100: 4 بايت · 3'b101: 5 بايت · 3'b110: 6 بايت · 3'b111: 7 بايت
عدد الكلمات غير الصحيحة في نهاية الرشقة.
يشير إلى واجهة تدفق RX Avalon لتأكيد إشارة نهاية الحزمة.
يشير إلى واجهة تدفق RX Avalon لتأكيد إشارة بدء الحزمة.
يشير إلى واجهة تدفق RX Avalon لتأكيد بداية الحزمة ونهاية الحزمة في نفس الدورة.
تحقق من محاذاة الاستلام.
قيم CRC المحسوبة.
يشير إلى أن كلمة التحكم (CW) تحتوي على معلومات محددة من قبل المستخدم.

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 24

إرسال التعليقات

4. الوصف الوظيفي 683074 | 2022.04.28

4.1.2.1. بدء انفجار CW

الشكل 11. تنسيق بداية انفجار الأسلحة الكيميائية

يبدأ

63:56

آر إس في دي

55:48

آر إس في دي

47:40

آر إس في دي

بيانات

39:32 31:24

RSVD RSVD

23:16

sop usr محاذاة = 0 seop

15:8

قناة

7:0

'hFB (ستارت)

السيطرة 7: 0

الجدول 13.

في الوضع الكامل ، يمكنك إدخال START CW عن طريق تأكيد إشارة tx_avs_startofpacket. عندما تقوم بتأكيد إشارة tx_avs_startofpacket فقط ، يتم تعيين بت sop. عندما تقوم بتأكيد كل من إشارات tx_avs_startofpacket و tx_avs_endofpacket ، يتم تعيين بت seop.

قيم حقل START CW
حقل sop / seop
يو اس ار (8)
محاذاة

قيمة

اعتمادًا على إشارة tx_is_usr_cmd:

1: عندما tx_is_usr_cmd = 1

0: عندما tx_is_usr_cmd = 0

في الوضع الأساسي ، يرسل MAC START CW بعد إلغاء إعادة الضبط. في حالة عدم توفر أي بيانات ، يرسل MAC باستمرار EMPTY_CYC مقترنة بـ END و START CWs حتى تبدأ في إرسال البيانات.

4.1.2.2. نهاية انفجار الأسلحة الكيميائية

الشكل 12. تنسيق CW لنهاية الرشقة

نهاية

63:56

'hFD

55:48

CRC32 [31:24]

47:40

CRC32 [23:16]

البيانات 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop = 1 RSVD RSVD RSVD

آر إس في دي

15:8

آر إس في دي

فارغ

7:0

آر إس في دي

num_valid_bytes_eob

يتحكم

7:0

(8) هذا مدعوم فقط في الوضع الكامل.
إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 25

4. الوصف الوظيفي 683074 | 2022.04.28

الجدول 14.

يقوم MAC بإدخال END CW عندما يتم التأكيد على tx_avs_endofpacket. يحتوي END CW على عدد البايتات الصالحة في كلمة البيانات الأخيرة ومعلومات CRC.

قيمة CRC هي نتيجة CRC 32 بت للبيانات بين START CW وكلمة البيانات قبل END CW.

يوضح الجدول التالي قيم الحقول في END CW.

قيم حقل CW النهائية
الحقل eop CRC32 num_valid_bytes_eob

القيمة 1
القيمة المحسوبة CRC32. عدد البايتات الصالحة في آخر كلمة بيانات.

4.1.2.3. المحاذاة المقترنة CW

الشكل 13. المحاذاة تنسيق CW المقترن

اقتران ALIGN CW مع START / END

64 + 8 بت واجهة XGMII

يبدأ

63:56

آر إس في دي

55:48

آر إس في دي

47:40

آر إس في دي

بيانات

39:32 31:24

RSVD RSVD

23:16 eop = 0 sop = 0 usr = 0 align = 1 seop = 0

15:8

آر إس في دي

7:0

'hFB

السيطرة 7: 0

64 + 8 بت واجهة XGMII

نهاية

63:56

'hFD

55:48

آر إس في دي

47:40

آر إس في دي

بيانات

39:32 31:24

RSVD RSVD

23:16 eop = 0 RSVD RSVD RSVD

آر إس في دي

15:8

آر إس في دي

7:0

آر إس في دي

السيطرة 7: 0

تعد ALIGN CW عبارة عن CW مقترنة مع START / END أو END / START CWs. يمكنك إدراج ALIGN المقترنة CW إما عن طريق تأكيد إشارة tx_link_reinit ، أو تعيين عداد فترة المحاذاة ، أو بدء إعادة التعيين. عندما يتم إدراج محاذاة CW المقترنة ، يتم تعيين حقل المحاذاة على 1 لبدء كتلة محاذاة جهاز الاستقبال للتحقق من محاذاة البيانات عبر جميع الممرات.

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 26

إرسال التعليقات

4. الوصف الوظيفي 683074 | 2022.04.28

الجدول 15.

قيم حقل ALIGN CW
محاذاة المجال
eop sop usr seop

القيمة 1

4.1.2.4. دورة فارغة CW

الشكل 14. شكل دورة فارغة CW

إقران EMPTY_CYC مع END / START

64 + 8 بت واجهة XGMII

نهاية

63:56

'hFD

55:48

آر إس في دي

47:40

آر إس في دي

بيانات

39:32 31:24

RSVD RSVD

23:16 eop = 0 RSVD RSVD RSVD

آر إس في دي

15:8

آر إس في دي

7:0

آر إس في دي

السيطرة 7: 0

64 + 8 بت واجهة XGMII

يبدأ

63:56

آر إس في دي

55:48

آر إس في دي

47:40

آر إس في دي

بيانات

39:32 31:24

RSVD RSVD

23:16

sop = 0 usr = 0 محاذاة = 0 seop = 0

15:8

آر إس في دي

7:0

'hFB

السيطرة 7: 0

الجدول 16.

عند إلغاء تأكيد tx_avs_valid لدورتي ساعة أثناء الاندفاع ، يُدرج MAC EMPTY_CYC CW مقترنًا بـ END / START CWs. يمكنك استخدام CW هذا في حالة عدم وجود بيانات متاحة للإرسال في الحال.

عند إلغاء تأكيد tx_avs_valid لدورة واحدة ، يقوم IP بإلغاء tx_avs_valid لمرتين فترة tx_avs_valid deassertion لإنشاء زوج من END / START CWs.

قيم حقل EMPTY_CYC CW
محاذاة المجال
إيوب

القيمة 0 0

تابع…

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 27

4. الوصف الوظيفي 683074 | 2022.04.28

الحقل sop usr seop

القيمة 0

4.1.2.5. الخمول CW

الشكل 15. تنسيق الخمول CW

الأسلحة الكيميائية الخاملة

63:56

'h07

55:48

'h07

47:40

'h07

بيانات

39:32 31:24

"h07" h07

23:16

'h07

15:8

'h07

7:0

'h07

السيطرة 7: 0

يقوم MAC بإدخال IDLE CW في حالة عدم وجود إرسال. خلال هذه الفترة ، تكون الإشارة tx_avs_valid منخفضة.
يمكنك استخدام IDLE CW عندما يكتمل نقل الرشقة أو يكون الإرسال في حالة خمول.

4.1.2.6. كلمة البيانات

كلمة البيانات هي حمولة الحزمة. تم ضبط وحدات بت التحكم XGMII على 0 في تنسيق كلمة البيانات.

الشكل 16. تنسيق كلمة البيانات

64 + 8 بت واجهة XGMII

كلمة البيانات

63:56

بيانات المستخدم 7

55:48

بيانات المستخدم 6

47:40

بيانات المستخدم 5

بيانات

39:32 31:24

بيانات المستخدم 4 بيانات المستخدم 3

23:16

بيانات المستخدم 2

15:8

بيانات المستخدم 1

7:0

بيانات المستخدم 0

السيطرة 7: 0

4.1.3. تكساس اتفاقية حقوق الطفل
يمكنك تمكين كتلة TX CRC باستخدام معلمة تمكين CRC في محرر معلمات IP. هذه الميزة مدعومة في الوضعين الأساسي والكامل.

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 28

إرسال التعليقات

4. الوصف الوظيفي 683074 | 2022.04.28

يضيف MAC قيمة CRC إلى END CW بتأكيد إشارة tx_avs_endofpacket. في الوضع الأساسي ، فقط ALIGN CW المقترنة بـ END CW تحتوي على حقل CRC صالح.
واجهات كتلة TX CRC مع كتلة TX Control Word Insertion و TX MII Encode. تحسب كتلة TX CRC قيمة CRC لقيمة 64 بت لبيانات كل دورة بدءًا من START CW وحتى END CW.
يمكنك تأكيد إشارة crc_error_inject على إتلاف البيانات عمدًا في حارة معينة لإنشاء أخطاء CRC.

4.1.4. TX MII التشفير

يعالج مشفر TX MII نقل الحزم من MAC إلى TX PCS.

يوضح الشكل التالي نمط البيانات على ناقل MII 8 بت في وضع تعديل PAM4. يظهر START و END CW مرة واحدة في كل مسارين من حارات MII.

الشكل 17. نمط تعديل PAM4 نمط بيانات MII

الدورة 1

الدورة 2

الدورة 3

الدورة 4

الدورة 5

SOP_CW

DATA_1

DATA_9 DATA_17

عاطل

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW خاملاً
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

عاطل

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

الخمول EOP_CW

يوضح الشكل التالي نمط البيانات على ناقل MII 8 بت في وضع تعديل NRZ. يظهر START و END CW في كل ممرات MII.

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 29

4. الوصف الوظيفي 683074 | 2022.04.28

الشكل 18. NRZ Modulation Mode MII Data Pattern

الدورة 1

الدورة 2

الدورة 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

الدورة الرابعة DATA_4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23

الدورة 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS و PMA
يقوم F-Tile Serial Lite IV Intel FPGA IP بتكوين جهاز الإرسال والاستقبال F-Tile إلى وضع Ethernet PCS.

4.2 آر إكس داتاباث
يتكون مسار بيانات RX من المكونات التالية: · كتلة PMA · كتلة PCS · وحدة فك ترميز MII · CRC · كتلة Deskew · كتلة إزالة كلمة التحكم

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 30

إرسال التعليقات

4. الوصف الوظيفي 683074 | 2022.04.28
الشكل 19. RX Datapath

لمنطق المستخدم Avalon Streaming Interface
آر إكس ماك
التحكم في إزالة الكلمات
انحراف

مركز حقوق الإنسان

فك MII

أجهزة الكمبيوتر المخصصة واجهة MII
أجهزة الكمبيوتر وسلطة النقد الفلسطينية

واجهة تسلسلية RX من جهاز FPGA آخر
4.2.1. RX PCS و PMA
يقوم F-Tile Serial Lite IV Intel FPGA IP بتهيئة جهاز الإرسال والاستقبال F-Tile إلى وضع Ethernet PCS.
4.2.2. وحدة فك ترميز RX MII
تحدد هذه الكتلة ما إذا كانت البيانات الواردة تحتوي على كلمة تحكم وعلامات محاذاة. يقوم مفكك الشفرة RX MII بإخراج البيانات في شكل 1 بت صالح ، مؤشر علامة 1 بت ، مؤشر تحكم 1 بت ، وبيانات 64 بت لكل حارة.
4.2.3. آر إكس اتفاقية حقوق الطفل
يمكنك تمكين كتلة TX CRC باستخدام معلمة تمكين CRC في محرر معلمات IP. هذه الميزة مدعومة في الوضعين الأساسي والكامل. واجهات كتلة RX CRC مع كتل RX Control Word Removal و RX MII Decoder. يؤكد IP إشارة rx_crc_error عند حدوث خطأ CRC.

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 31

4. الوصف الوظيفي 683074 | 2022.04.28
يقوم IP بإلغاء rx_crc_error في كل رشقة جديدة. إنه إخراج لمنطق المستخدم لمعالجة أخطاء منطق المستخدم.
4.2.4. آر إكس ديسكو
تكتشف مجموعة تصحيح الانحراف RX علامات المحاذاة لكل حارة وتعيد محاذاة البيانات قبل إرسالها إلى مجموعة إزالة RX CW.
يمكنك اختيار السماح لـ IP core بمحاذاة البيانات لكل حارة تلقائيًا عند حدوث خطأ محاذاة عن طريق تعيين معلمة Enable Auto Alignment في محرر معلمة IP. إذا قمت بتعطيل ميزة المحاذاة التلقائية ، فإن نواة IP تؤكد إشارة الخطأ rx للإشارة إلى خطأ المحاذاة. يجب عليك تأكيد rx_link_reinit لبدء عملية محاذاة الممر عند حدوث خطأ في محاذاة الممر.
يكتشف تصحيح الانحراف RX علامات المحاذاة بناءً على آلة الحالة. يوضح الرسم البياني التالي الحالات الموجودة في كتلة تصحيح الانحراف RX.

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 32

إرسال التعليقات

4. الوصف الوظيفي 683074 | 2022.04.28

الشكل 20.

آلة محاذاة حارة RX Deskew مع مخطط تدفق ممكّن للمحاذاة التلقائية
يبدأ

عاطل

إعادة تعيين = 1 نعم لا

جميع أجهزة الكمبيوتر

لا

الممرات جاهزة؟

نعم

انتظر

كل علامات المزامنة لا
مُكتَشَف؟
نعم
ALIGN

لا
نعم مهلة؟

نعم
هل فقدت المحاذاة؟
لا نهاية

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 33

4. الوصف الوظيفي 683074 | 2022.04.28

الشكل 21.

RX Deskew Lane Alignment State Machine مع مخطط تدفق معطل للمحاذاة التلقائية
يبدأ

عاطل

إعادة تعيين = 1 نعم لا

جميع أجهزة الكمبيوتر

لا

الممرات جاهزة؟

نعم

نعم
rx_link_reinit = 1
لا يوجد خطأ

لا نعم مهلة؟

انتظر
لا توجد كافة علامات المزامنة
مُكتَشَف؟
نعم محاذاة

نعم
هل فقدت المحاذاة؟
لا
نهاية
1. تبدأ عملية المحاذاة مع حالة IDLE. تنتقل الكتلة إلى حالة الانتظار عندما تكون جميع ممرات PCS جاهزة ويتم إلغاء تحديد rx_link_reinit.
2. في حالة الانتظار ، يتحقق الكتلة من تأكيد جميع العلامات المكتشفة في نفس الدورة. إذا كان هذا الشرط صحيحًا ، تنتقل الكتلة إلى حالة المحاذاة.
3. عندما تكون الكتلة في حالة المحاذاة ، فهذا يشير إلى محاذاة الممرات. في هذه الحالة ، تستمر الكتلة في مراقبة محاذاة الممر والتحقق مما إذا كانت جميع العلامات موجودة في نفس الدورة. في حالة عدم وجود علامة واحدة على الأقل في نفس الدورة وتم تعيين معلمة تمكين المحاذاة التلقائية ، تنتقل الكتلة إلى

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 34

إرسال التعليقات

4. الوصف الوظيفي 683074 | 2022.04.28

حالة IDLE لإعادة تهيئة عملية المحاذاة. إذا لم يتم تعيين Enable Auto Alignment ولم يكن هناك علامة واحدة على الأقل في نفس الدورة ، تنتقل الكتلة إلى حالة ERROR وتنتظر حتى يقوم منطق المستخدم بتأكيد إشارة rx_link_reinit لبدء عملية محاذاة الممر.

الشكل 22. إعادة محاذاة المسار مع تمكين تمكين المحاذاة التلقائية rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

حالة انضغاطية

ألجنيد

عاطل

انتظر

ألجنيد

AUTO_ALIGN = 1

الشكل 23. إعادة محاذاة المسار مع تعطيل تمكين المحاذاة التلقائية rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

حالة انضغاطية

ألجنيد

خطأ

عاطل

انتظر

ألجنيد

AUTO_ALIGN = 0
4.2.5. إزالة RX CW
تقوم هذه الكتلة بفك تشفير CWs وإرسال البيانات إلى منطق المستخدم باستخدام واجهة تدفق Avalon بعد إزالة CWs.
عندما لا تتوفر بيانات صالحة ، فإن كتلة إزالة RX CW تلغي الإشارة rx_avs_valid.
في الوضع FULL ، إذا تم تعيين بت المستخدم ، فإن هذه الكتلة تؤكد إشارة rx_is_usr_cmd ويتم استخدام البيانات في دورة الساعة الأولى كمعلومات أو أمر يحدده المستخدم.
عندما rx_avs_ready deasserts و rx_avs_valid تأكيدات ، فإن كتلة إزالة RX CW تولد حالة خطأ لمنطق المستخدم.
إشارات تدفق Avalon المتعلقة بهذه الكتلة هي كما يلي: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 35

4. الوصف الوظيفي 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (متوفر فقط في الوضع الكامل)
4.3 F-Tile Serial Lite IV Intel FPGA IP Clock Architecture
يحتوي F-Tile Serial Lite IV Intel FPGA IP على أربعة مدخلات على مدار الساعة تولد ساعات إلى كتل مختلفة: · الساعة المرجعية لجهاز الإرسال والاستقبال (xcvr_ref_clk) - ساعة الإدخال من الساعة الخارجية
الرقائق أو المذبذبات التي تولد ساعات لكتل TX MAC و RX MAC و TX و RX المخصصة لأجهزة الكمبيوتر الشخصية. الرجوع إلى المعلمات لنطاق التردد المدعوم. ساعة TX الأساسية (tx_core_clk) - هذه الساعة مشتقة من جهاز الإرسال والاستقبال PLL تستخدم لنظام TX MAC. هذه الساعة هي أيضًا ساعة إخراج من جهاز الإرسال والاستقبال F-البلاط للاتصال بمنطق مستخدم TX. · ساعة RX الأساسية (rx_core_clk) - هذه الساعة مشتقة من جهاز الإرسال والاستقبال PLL تستخدم لـ RX Deskew FIFO و RX MAC. هذه الساعة هي أيضًا ساعة إخراج من جهاز الإرسال والاستقبال F-البلاط للاتصال بمنطق مستخدم RX. · واجهة إعادة تكوين جهاز الإرسال والاستقبال على مدار الساعة (Recfig_clk) - ساعة الإدخال من دوائر الساعة الخارجية أو المذبذبات التي تولد ساعات لواجهة إعادة تكوين جهاز الإرسال والاستقبال F في كل من مسارات بيانات TX و RX. تردد الساعة هو 100 إلى 162 ميجا هرتز.
يوضح مخطط الكتلة التالي نطاقات ساعة F-Tile Serial Lite IV Intel FPGA IP والتوصيلات داخل IP.

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 36

إرسال التعليقات

4. الوصف الوظيفي 683074 | 2022.04.28

الشكل 24.

F-Tile Serial Lite IV Intel FPGA IP Clock Architecture

مذبذب

FPGA1
ساعة F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Interface
(إعادة تكوين_clk)

tx_core_clkout (الاتصال بمنطق المستخدم)

tx_core_clk = clk_pll_div64 [mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

ساعة واجهة إعادة تكوين جهاز الإرسال والاستقبال

(إعادة تكوين_clk)

مذبذب

rx_core_clk = clk_pll_div64 [mid_ch]

rx_core_clkout (الاتصال بمنطق المستخدم)

clk_pll_div64 [mid_ch] clk_pll_div64 [n-1: 0]

واجهة تدفق أفالون، بيانات TX
تي اكس ماك

رابط_ تسلسلي [n-1: 0]

انحراف

فيفو

واجهة تدفق أفالون RX Data RX MAC

واجهة تدفق أفالون RX للبيانات
آر إكس ماك

ديسكو FIFO

rx_core_clkout (الاتصال بمنطق المستخدم)

rx_core_clk = clk_pll_div64 [mid_ch]

أجهزة الكمبيوتر المخصصة

رابط_ تسلسلي [n-1: 0]

تي اكس ماك

واجهة تدفق أفالون، بيانات TX

tx_core_clk = clk_pll_div64 [mid_ch]

tx_core_clkout (الاتصال بمنطق المستخدم)

ساعة مرجع جهاز الإرسال والاستقبال (xcvr_ref_clk)
ساعة مرجع جهاز الإرسال والاستقبال (xcvr_ref_clk)

مذبذب*

أسطورة

جهاز FPGA
TX نطاق الساعة الأساسية
RX الأساسية على مدار الساعة
جهاز الإرسال والاستقبال المرجعي على مدار الساعة إشارات بيانات الجهاز الخارجي

4.4 إعادة تعيين وتهيئة الارتباط
تحتوي كتل MAC و F-tile Hard IP و إعادة التكوين على إشارات إعادة تعيين مختلفة: تستخدم كتل TX و RX MAC إشارات إعادة تعيين tx_core_rst_n و rx_core_rst_n. · tx_pcs_fec_phy_reset_n و rx_pcs_fec_phy_reset_n إعادة تعيين محرك الإشارات
وحدة تحكم إعادة الضبط الناعمة لإعادة تعيين عنوان IP الثابت للبلاط F. تستخدم كتلة إعادة التكوين إشارة إعادة تعيين مجموعة إعادة التكوين.

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 37

4. الوصف الوظيفي 683074 | 2022.04.28

الشكل 25. إعادة تعيين العمارة
واجهة تدفق أفالون، بيانات TX
ماك
Avalon Streaming SYNC Interface RX Data

FPGA F- بلاطة Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F- بلاط هارد IP

البيانات التسلسلية TX البيانات التسلسلية RX

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n recfig_reset

إعادة تعيين المنطق
المعلومات ذات الصلة · إرشادات إعادة الضبط في الصفحة 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example دليل المستخدم
4.4.1. TX إعادة تعيين وتسلسل التهيئة
تسلسل إعادة تعيين TX لـ F-Tile Serial Lite IV Intel FPGA IP هو كما يلي: 1. قم بتأكيد tx_pcs_fec_phy_reset_n و tx_core_rst_n و recfig_reset
لإعادة ضبط كتل IP الصلبة و MAC وإعادة التكوين في نفس الوقت. حرر tx_pcs_fec_phy_reset_n وأعد ضبط التكوين بعد انتظار tx_reset_ack لضمان إعادة تعيين الكتل بشكل صحيح. 2. يؤكد عنوان IP بعد ذلك على إشارات phy_tx_lanes_stable و tx_pll_locked و phy_ehip_ready بعد تحرير إعادة تعيين tx_pcs_fec_phy_reset_n ، للإشارة إلى أن TX PHY جاهزة للإرسال. 3. إلغاء إشارة tx_core_rst_n بعد ارتفاع إشارة phy_ehip_ready. 4. يبدأ IP في إرسال أحرف IDLE على واجهة MII بمجرد خروج MAC من إعادة التعيين. لا توجد متطلبات لمحاذاة حارة TX وانحرافها لأن جميع الممرات تستخدم نفس الساعة. 5. أثناء إرسال أحرف IDLE ، يؤكد MAC إشارة tx_link_up. 6. يبدأ MAC بعد ذلك في إرسال محاذاة مقترنة بـ START / END أو END / START CW على فاصل زمني ثابت لبدء عملية محاذاة الممر لجهاز الاستقبال المتصل.

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 38

إرسال التعليقات

4. الوصف الوظيفي 683074 | 2022.04.28

الشكل 26.

TX إعادة تعيين وتهيئة توقيت الرسم التخطيطي
إعادة تكوين

إعادة تكوين clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

إعادة تكوين المجموعة

إعادة تكوين_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. إعادة تعيين RX وتسلسل التهيئة
تسلسل إعادة تعيين RX لـ F-Tile Serial Lite IV Intel FPGA IP كما يلي:
1. قم بتأكيد rx_pcs_fec_phy_reset_n ، و rx_core_rst_n ، وإعادة التهيئة في نفس الوقت لإعادة تعيين كتل IP الصلبة ، و MAC ، وإعادة التكوين. حرر rx_pcs_fec_phy_reset_n وأعد ضبط التكوين بعد انتظار rx_reset_ack لضمان إعادة تعيين الكتل بشكل صحيح.
2. يقوم IP بعد ذلك بتأكيد إشارة phy_rx_pcs_ready بعد تحرير إعادة تعيين PCS المخصص ، للإشارة إلى أن RX PHY جاهز للإرسال.
3. إلغاء إشارة rx_core_rst_n بعد ارتفاع إشارة phy_rx_pcs_ready.
4. يبدأ IP في عملية محاذاة الممر بعد تحرير إعادة تعيين RX MAC وعند استلام محاذاة مقترنة بـ START / END أو END / START CW.
5. تؤكد كتلة الانحراف RX إشارة rx_link_up بمجرد اكتمال المحاذاة لجميع الممرات.
6. يؤكد عنوان IP بعد ذلك إشارة rx_link_up إلى منطق المستخدم للإشارة إلى أن ارتباط RX جاهز لبدء استقبال البيانات.

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 39

4. الوصف الوظيفي 683074 | 2022.04.28

الشكل 27. مخطط توقيت إعادة تعيين الاستلام والتهيئة
إعادة تكوين

إعادة تكوين clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

إعادة تكوين المجموعة

إعادة تكوين_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5 معدل الارتباط وحساب كفاءة عرض النطاق الترددي

حساب كفاءة عرض النطاق الترددي F-Tile Serial Lite IV Intel FPGA IP كما يلي:

كفاءة عرض النطاق الترددي = raw_rate * 64/66 * (burst_size - burst_size_ovhd) / burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period - 2) / srl4_align_period]

الجدول 17. وصف متغيرات كفاءة عرض النطاق الترددي

عامل

وصف

انفجار_حجم_النسخة

هذا هو معدل البتات الذي تحققه الواجهة التسلسلية. raw_rate = عرض SERDES * تردد ساعة جهاز الإرسال والاستقبال على سبيل المثالample: raw_rate = 64 * 402.812500 جيجابت في الثانية = 25.78 جيجابت في الثانية
قيمة حجم الانفجار. لحساب متوسط كفاءة عرض النطاق الترددي ، استخدم قيمة حجم الاندفاع المشترك. لأقصى معدل ، استخدم الحد الأقصى لقيمة حجم الاندفاع.

انفجار

قيمة الحمل لحجم الاندفاع.
في الوضع الكامل ، تشير قيمة burst_size_ovhd إلى CWs المقترنة START و END.
في الوضع الأساسي ، لا يوجد burst_size_ovhd نظرًا لعدم وجود CWs المقترنة START و END.

align_marker_period

قيمة الفترة التي تم فيها إدراج علامة المحاذاة. القيمة هي 81920 دورة ساعة للترجمة و 1280 لمحاكاة سريعة. يتم الحصول على هذه القيمة من منطق PCS الثابت.

align_marker_width srl4_align_period

عدد دورات الساعة حيث يتم رفع إشارة علامة محاذاة صالحة.
عدد دورات الساعة بين علامتي محاذاة. يمكنك تعيين هذه القيمة باستخدام معلمة فترة المحاذاة في محرر معلمات IP.

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 40

إرسال التعليقات

4. الوصف الوظيفي 683074 | 2022.04.28
حسابات معدل الارتباط كالتالي: المعدل الفعال = كفاءة عرض النطاق الترددي * raw_rate يمكنك الحصول على أقصى تردد ساعة مستخدم بالمعادلة التالية. يفترض الحد الأقصى لحساب تردد ساعة المستخدم دفقًا مستمرًا للبيانات ولا تحدث دورة IDLE عند منطق المستخدم. هذا المعدل مهم عند تصميم منطق المستخدم FIFO لتجنب تجاوز الوارد أولاً يصرف أولاً. الحد الأقصى لتردد ساعة المستخدم = المعدل الفعال / 64

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 41

683074 | 2022.04.28 إرسال ملاحظاتك

5. المعلمات

الجدول 18. وصف معلمة F-Tile Serial Lite IV Intel FPGA IP

المعلمة

قيمة

تقصير

وصف

خيارات التصميم العامة

نوع تعديل PMA

· PAM4 · NRZ

بام4

حدد وضع تعديل PCS.

نوع PMA

· FHT · FGT

ف.ج.ت

يحدد نوع جهاز الإرسال والاستقبال.

معدل بيانات سلطة النقد الفلسطينية

· بالنسبة لوضع PAM4:
- نوع جهاز الإرسال والاستقبال FGT: 20 جيجابت في الثانية و 58 جيجابت في الثانية
- نوع جهاز الإرسال والاستقبال FHT: 56.1 جيجابت في الثانية ، 58 جيجابت في الثانية ، 116 جيجابت في الثانية
· بالنسبة لوضع NRZ:
- نوع جهاز الإرسال والاستقبال FGT: 10 جيجابت في الثانية و 28.05 جيجابت في الثانية
- نوع جهاز الإرسال والاستقبال FHT: 28.05 جيجابت في الثانية ، 58 جيجابت في الثانية

56.1 (FGT / FHT PAM4)
28.05 جيجابت في الثانية (FGT / FHT NRZ)

يحدد معدل البيانات الفعال عند إخراج جهاز الإرسال والاستقبال الذي يشتمل على النقل والنفقات العامة الأخرى. يتم حساب القيمة بواسطة IP عن طريق تقريب ما يصل إلى منزلة عشرية واحدة بوحدة جيجابت في الثانية.

وضع PMA

· دوبلكس · Tx · Rx

دوبلكس

بالنسبة لنوع جهاز الإرسال والاستقبال FHT ، يكون الاتجاه المدعوم مزدوجًا فقط. بالنسبة لنوع جهاز الإرسال والاستقبال FGT ، يكون الاتجاه المدعوم هو Duplex و Tx و Rx.

عدد سلطة النقد الفلسطينية

· بالنسبة لوضع PAM4:

الممرات

- من 1 إلى 12

· بالنسبة لوضع NRZ:

- من 1 إلى 16

حدد عدد الممرات. بالنسبة للتصميم البسيط ، يكون عدد الممرات المدعوم 1.

تردد الساعة المرجعية PLL

· بالنسبة لنوع جهاز الإرسال والاستقبال FHT: 156.25 ميغا هرتز
· بالنسبة لنوع جهاز الإرسال والاستقبال FGT: 27.5 ميجا هرتز 379.84375 ميجا هرتز ، اعتمادًا على معدل بيانات جهاز الإرسال والاستقبال المحدد.

· بالنسبة لنوع جهاز الإرسال والاستقبال FHT: 156.25 ميغا هرتز
· بالنسبة لنوع جهاز الإرسال والاستقبال FGT: 165 ميجا هرتز

يحدد تردد الساعة المرجعية لجهاز الإرسال والاستقبال.

نظام PLL

—

الساعة المرجعية

تكرار

170 ميجا هرتز

متاح فقط لنوع جهاز الإرسال والاستقبال FHT. يحدد الساعة المرجعية لنظام PLL وسيتم استخدامه كمدخل لمرجع F-Tile ونظام PLL Clocks Intel FPGA IP لإنشاء ساعة النظام PLL.

تردد النظام PLL
فترة المحاذاة

- 128 65536

تفعيل RS-FEC

يُمكَِن

876.5625 ميجا هرتز 128 تمكين

يحدد تردد ساعة النظام PLL.
تحدد فترة علامة المحاذاة. يجب أن تكون القيمة x2. قم بتشغيله لتمكين ميزة RS-FEC.
تابع…

تم تسجيل ISO 9001: 2015

5. المعلمات 683074 | 2022.04.28

المعلمة

قيمة

تقصير

وصف

إبطال

بالنسبة لوضع تعديل PAM4 PCS ، يتم تمكين RS-FEC دائمًا.

واجهة المستخدم

وضع البث

· كامل · أساسي

ممتلىء

حدد تدفق البيانات لعنوان IP.

كامل: يرسل هذا الوضع دورة بداية الحزمة ونهاية الحزمة داخل إطار.

أساسي: هذا وضع دفق خالص حيث يتم إرسال البيانات بدون بداية الحزمة وفارغة ونهاية الحزمة لزيادة النطاق الترددي.

تفعيل CRC

مفعل وغير مفعل

إبطال

قم بتشغيله لتمكين اكتشاف أخطاء CRC وتصحيحها.

قم بتمكين المحاذاة التلقائية

مفعل وغير مفعل

إبطال

قم بتشغيله لتمكين ميزة المحاذاة التلقائية للحارة.

تفعيل نقطة نهاية التصحيح

مفعل وغير مفعل

إبطال

عند التشغيل ، يتضمن F-Tile Serial Lite IV Intel FPGA IP نقطة نهاية Debug مضمنة تتصل داخليًا بواجهة Avalon المعينة للذاكرة. يمكن لعنوان IP إجراء بعض الاختبارات ووظائف التصحيح من خلال JTAG باستخدام وحدة تحكم النظام. القيمة الافتراضية هي Off.

دمج مفرد (يتوفر إعداد المعلمة هذا فقط عند تحديد تصميم FGT ثنائي وجه واحد.)

تم تمكين RSFEC على Serial Lite IV Simplex IP الآخر الموجود في نفس قناة (قنوات) FGT

مفعل وغير مفعل

إبطال

قم بتشغيل هذا الخيار إذا كنت تحتاج إلى مزيج من التكوين مع تمكين RS-FEC وتعطيله من أجل F-Tile Serial Lite IV Intel FPGA IP في تصميم ثنائي بسيط لوضع جهاز الإرسال والاستقبال NRZ ، حيث يتم وضع كل من TX و RX على نفس FGT قناة (قنوات).

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 43

683074 | 2022.04.28 إرسال ملاحظاتك

6. إشارات F-Tile Serial Lite IV Intel FPGA IP Interface

6.1 إشارات الساعة

الجدول 19. إشارات الساعة

اسم

عرض الاتجاه

وصف

tx_core_clkout

إخراج الساعة الأساسية TX لواجهة TX المخصصة لأجهزة الكمبيوتر الشخصية ، TX MAC ومنطق المستخدم في

مسار بيانات TX.

يتم إنشاء هذه الساعة من كتلة PCS المخصصة.

rx_core_clkout

خرج RX core clock لواجهة RX المخصصة لأجهزة الكمبيوتر الشخصية ، RX Deskew FIFO ، RX MAC

ومنطق المستخدم في مسار بيانات RX.

يتم إنشاء هذه الساعة من كتلة PCS المخصصة.

xcvr_ref_clk
إعادة تكوين_كلك إعادة تكوين

الساعة المرجعية لجهاز الإرسال والاستقبال المدخلات.

عند ضبط نوع جهاز الإرسال والاستقبال على FGT ، قم بتوصيل هذه الساعة بإشارة الخرج (out_refclk_fgt_0) لمرجع F-Tile ونظام PLL Clocks Intel FPGA IP. عندما يتم ضبط نوع جهاز الإرسال والاستقبال على FHT ، قم بالاتصال

هذه الساعة لإشارة الخرج (out_fht_cmmpll_clk_0) لمرجع F-Tile ونظام PLL Clocks Intel FPGA IP.

الرجوع إلى المعلمات لنطاق التردد المدعوم.

ساعة الإدخال لواجهة إعادة تكوين جهاز الإرسال والاستقبال.

تردد الساعة هو 100 إلى 162 ميجا هرتز.

قم بتوصيل إشارة ساعة الإدخال هذه بدارات أو مذبذبات الساعة الخارجية.

ساعة الإدخال لواجهة إعادة تكوين جهاز الإرسال والاستقبال.

تردد الساعة هو 100 إلى 162 ميجا هرتز.

قم بتوصيل إشارة ساعة الإدخال هذه بدارات أو مذبذبات الساعة الخارجية.

خارج_نظام PLl_clk_ 1

مدخل

ساعة النظام PLL.
قم بتوصيل هذه الساعة بإشارة الخرج (out_systempll_clk_0) لمرجع F-Tile ونظام PLL Clocks Intel FPGA IP.

معلمات المعلومات ذات الصلة في الصفحة 42

6.2 إعادة تعيين الإشارات

الجدول 20. إعادة تعيين الإشارات

اسم

عرض الاتجاه

tx_core_rst_n

مدخل

نطاق الساعة غير متزامن

rx_core_rst_n

مدخل

غير متزامن

tx_pcs_fec_phy_reset_n 1

مدخل

غير متزامن

وصف

إشارة إعادة تعيين نشطة منخفضة. يعيد تعيين F-Tile Serial Lite IV TX MAC.

إشارة إعادة تعيين نشطة منخفضة. يعيد تعيين F-Tile Serial Lite IV RX MAC.

إشارة إعادة تعيين نشطة منخفضة.

تابع…

تم تسجيل ISO 9001: 2015

6. إشارات واجهة F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

اسم

عرض مجال ساعة الاتجاه

وصف

يعيد تعيين أجهزة الكمبيوتر الشخصية المخصصة F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

مدخل

غير متزامن

إشارة إعادة تعيين نشطة منخفضة. يعيد تعيين أجهزة الكمبيوتر الشخصية المخصصة F-Tile Serial Lite IV RX.

إعادة تكوين المجموعة

مدخل

إعادة تعيين إشارة نشطة عالية.

يعيد تعيين كتلة إعادة تكوين واجهة Avalon المعينة للذاكرة.

إعادة تكوين_sl_reset

إعادة إدخال إعادة تعيين إشارة نشطة عالية.

يعيد تعيين كتلة إعادة تكوين واجهة Avalon المعينة للذاكرة.

6.3 إشارات MAC

الجدول 21.

إشارات TX MAC
في هذا الجدول ، يمثل N عدد الممرات المعينة في محرر معلمات IP.

اسم

عرض

مجال ساعة الاتجاه

وصف

tx_avs_ready

إخراج tx_core_clkout Avalon تدفق إشارة.

عند التأكيد ، يشير إلى أن TX MAC جاهز لقبول البيانات.

tx_avs_data

· (64 * N) * 2 (وضع PAM4)
· 64 * N (الوضع NRZ)

مدخل

tx_core_clkout تدفق إشارة أفالون. بيانات TX.

قناة tx_avs_channel

إدخال إشارة تدفق tx_core_clkout أفالون.

رقم القناة للبيانات التي يتم نقلها في الدورة الحالية.

هذه الإشارة غير متاحة في الوضع الأساسي.

tx_avs_valid

إدخال إشارة تدفق tx_core_clkout أفالون.

عند التأكيد ، يشير إلى أن إشارة بيانات الإرسال صالحة.

tx_avs_startofpacket

إدخال إشارة تدفق tx_core_clkout أفالون.

عند التأكيد ، يشير إلى بداية حزمة بيانات TX.

التأكيد على دورة ساعة واحدة فقط لكل حزمة.

هذه الإشارة غير متاحة في الوضع الأساسي.

tx_avs_endofpacket

إدخال إشارة تدفق tx_core_clkout أفالون.

عند التأكيد ، يشير إلى نهاية حزمة بيانات TX.

التأكيد على دورة ساعة واحدة فقط لكل حزمة.

هذه الإشارة غير متاحة في الوضع الأساسي.

tx_avs_empty

إدخال إشارة تدفق tx_core_clkout أفالون.

يشير إلى عدد الكلمات غير الصالحة في الدفعة النهائية لبيانات الإرسال.

هذه الإشارة غير متاحة في الوضع الأساسي.

tx_num_valid_bytes_eob

مدخل

tx_core_clkout

يشير إلى عدد البايتات الصالحة في الكلمة الأخيرة من الاندفاع الأخير. هذه الإشارة غير متاحة في الوضع الأساسي.
تابع…

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 45

6. إشارات واجهة F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

الاسم tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

العرض 1
1 1
ن 5

مجال ساعة الاتجاه

وصف

مدخل

tx_core_clkout

عند التأكيد ، تبدأ هذه الإشارة دورة معلومات يحددها المستخدم.
قم بتأكيد هذه الإشارة في نفس دورة الساعة مثل تأكيد tx_startofpacket.
هذه الإشارة غير متاحة في الوضع الأساسي.

الإخراج tx_core_clkout عند التأكيد ، يشير إلى أن ارتباط بيانات TX جاهز لنقل البيانات.

الناتج

tx_core_clkout

عند التأكيد ، تبدأ هذه الإشارة في إعادة محاذاة الممرات.
قم بتأكيد هذه الإشارة لدورة ساعة واحدة لتشغيل MAC لإرسال ALIGN CW.

مدخل

tx_core_clkout عند التأكيد ، يقوم MAC بحقن خطأ CRC32 في الممرات المحددة.

الإخراج tx_core_clkout غير مستخدم.

يُظهر مخطط التوقيت التالي مثالاًampلو نقل بيانات TX من 10 كلمات من منطق المستخدم عبر 10 ممرات تسلسلية TX.

الشكل 28.

TX مخطط توقيت نقل البيانات
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1،19 ..، 10,11 19،10… XNUMX …… N-XNUMX ..

0,1,2،9،XNUMX،XNUMX ، ... ، XNUMX

... N-10 ..

المسار 0

…………

سترت 0 10

N-10 نهاية STRT 0

المسار 1

…………

سترت 1 11

N-9 نهاية STRT 1

N-10 نهاية الخمول الخمول N-9 نهاية الخمول الخمول

المسار 9

…………

سترت 9 19

N-1 نهاية STRT 9

N-1 نهاية الخمول الخمول

الجدول 22.

إشارات RX MAC
في هذا الجدول ، يمثل N عدد الممرات المعينة في محرر معلمات IP.

اسم

عرض

مجال ساعة الاتجاه

وصف

rx_avs_ready

إدخال إشارة تدفق rx_core_clkout أفالون.

عند التأكيد ، يشير إلى أن منطق المستخدم جاهز لقبول البيانات.

rx_avs_data

(64 * N) * 2 (وضع PAM4)
64 * N (وضع NRZ)

الناتج

rx_core_clkout تدفق إشارة أفالون. بيانات الاستلام.

rx_avs_channel

إخراج rx_core_clkout تدفق إشارة أفالون.

رقم القناة للبيانات يجري

وردت في الدورة الحالية.

هذه الإشارة غير متاحة في الوضع الأساسي.

rx_avs_valid

إخراج rx_core_clkout تدفق إشارة أفالون.

تابع…

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 46

إرسال التعليقات

6. إشارات واجهة F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

اسم

عرض

مجال ساعة الاتجاه

وصف

عند التأكيد ، يشير إلى أن إشارة بيانات الاستلام صالحة.

rx_avs_startofpacket

إخراج rx_core_clkout تدفق إشارة أفالون.

عند التأكيد ، يشير إلى بداية حزمة بيانات الاستلام.

التأكيد على دورة ساعة واحدة فقط لكل حزمة.

هذه الإشارة غير متاحة في الوضع الأساسي.

rx_avs_endofpacket

إخراج rx_core_clkout تدفق إشارة أفالون.

عند التأكيد ، يشير إلى نهاية حزمة بيانات الاستلام.

التأكيد على دورة ساعة واحدة فقط لكل حزمة.

هذه الإشارة غير متاحة في الوضع الأساسي.

rx_avs_empty

إخراج rx_core_clkout تدفق إشارة أفالون.

يشير إلى عدد الكلمات غير الصالحة في الدفعة الأخيرة لبيانات الاستلام.

هذه الإشارة غير متاحة في الوضع الأساسي.

rx_num_valid_bytes_eob

الناتج

يشير rx_core_clkout إلى عدد البايتات الصالحة في الكلمة الأخيرة من الرشقة النهائية.
هذه الإشارة غير متاحة في الوضع الأساسي.

rx_is_usr_cmd

إخراج rx_core_clkout عند التأكيد ، تبدأ هذه الإشارة المستخدم-

دورة المعلومات المحددة.

قم بتأكيد هذه الإشارة في نفس دورة الساعة مثل تأكيد tx_startofpacket.

هذه الإشارة غير متاحة في الوضع الأساسي.

rx_link_up

الإخراج rx_core_clkout عند التأكيد ، يشير إلى ارتباط بيانات RX

جاهز لاستقبال البيانات.

rx_link_reinit

إدخال rx_core_clkout عند التأكيد ، تبدأ هذه الإشارة الممرات

إعادة المحاذاة.

إذا قمت بتعطيل Enable Auto Alignment ، فقم بتأكيد هذه الإشارة لدورة ساعة واحدة لتشغيل MAC لإعادة محاذاة الممرات. إذا تم تعيين Enable Auto Alignment ، يقوم MAC بإعادة محاذاة الممرات تلقائيًا.

لا تقم بتأكيد هذه الإشارة عند تعيين Enable Auto Alignment.

rx_error

(N * 2 * 2) +3 (وضع PAM4)
(N * 2) * 3 (وضع NRZ)

الناتج

rx_core_clkout

عند التأكيد ، يشير إلى حدوث حالات خطأ في مسار بيانات الاستلام.
· [(N * 2 + 2): N + 3] = يشير إلى خطأ في PCS لحارة معينة.
· [N + 2] = يشير إلى خطأ في المحاذاة. أعد تهيئة محاذاة الممر إذا تم التأكيد على هذا البت.
· [N + 1] = يشير إلى إعادة توجيه البيانات إلى منطق المستخدم عندما لا يكون منطق المستخدم جاهزًا.
· [N] = يشير إلى فقدان المحاذاة.
· [(N-1): 0] = يشير إلى أن البيانات تحتوي على خطأ CRC.

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 47

6. إشارات واجهة F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

6.4. إشارات إعادة تكوين جهاز الإرسال والاستقبال

الجدول 23.

إشارات إعادة تكوين PCS
في هذا الجدول ، يمثل N عدد الممرات المعينة في محرر معلمات IP.

اسم

عرض

مجال ساعة الاتجاه

وصف

إعادة تكوين

إعادة تكوين الإدخال إعادة تكوين PCS للأمر

كلك

الإشارات.

إعادة تكوين

إعادة تكوين الإدخال - كتابة إعادة تكوين أجهزة الكمبيوتر

كلك

إشارات الأمر.

إعادة تكوين العنوان

14 بت + clogb2N

مدخل

إعادة تكوين clk

يحدد إعادة تكوين PCS عنوان واجهة Avalon المعين للذاكرة في المسار المحدد.
يحتوي كل حارة على 14 بت وتشير البتات العلوية إلى إزاحة الممر.
Example ، لتصميم NRZ / PAM4 ذي 4 حارات ، مع إعادة تكوين_sl_address [13: 0] تشير إلى قيمة العنوان:
· recfig_sl_address [15: 1 4] مضبوط على 00 = عنوان الممر 0.
· recfig_sl_address [15: 1 4] مضبوط على 01 = عنوان الممر 1.
· recfig_sl_address [15: 1 4] مضبوط على 10 = عنوان الممر 2.
· recfig_sl_address [15: 1 4] مضبوط على 11 = عنوان الممر 3.

إعادة تكوين_sl_readdata

إعادة تكوين الإخراج _ يحدد بيانات إعادة تكوين PCS

كلك

لتتم قراءتها من خلال دورة جاهزة في

الممر المختار.

إعادة تكوين الطلب

إعادة تكوين الإخراج يمثل إعادة تكوين أجهزة الكمبيوتر

كلك

واجهة أفالون المعينة للذاكرة

إشارة التوقف في الحارة المختارة.

إعادة تكوين البيانات

إعادة تكوين الإدخال_ تحدد بيانات إعادة تكوين أجهزة الكمبيوتر الشخصية

كلك

ليتم كتابتها في دورة الكتابة في

الممر المختار.

إعادة تكوين_sl_readdata_vali

الناتج

recfig_sl_ تعيّن إعادة تكوين PCS

كلك

البيانات المستلمة صالحة في ملف

خط.

الجدول 24.

إشارات إعادة تكوين IP الصلبة F-Tile
في هذا الجدول ، يمثل N عدد الممرات المعينة في محرر معلمات IP.

اسم

عرض

مجال ساعة الاتجاه

وصف

إعادة تكوين

إعادة تكوين المدخلات قراءة إعادة تكوين PMA

إشارات الأمر.

إعادة تكوين

إعادة تكوين إدخال PMA الكتابة

إشارات الأمر.

إعادة تشكيل

18 بت + clog2bN

مدخل

إعادة تكوين clk

يحدد عنوان واجهة PMA Avalon المعين للذاكرة في المسار المحدد.
تابع…

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 48

إرسال التعليقات

6. إشارات واجهة F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

اسم
إعادة تكوين_قراءة البيانات إعادة تكوين_تطلب إعادة التكوين_ كتابة البيانات إعادة التكوين_قراءة البيانات الصالحة

عرض
32 1 32 1

مجال ساعة الاتجاه

وصف

في كل من وضعي PAM4 ad NRZ ، يحتوي كل حارة على 18 بت والبتات العلوية المتبقية تشير إلى إزاحة الممر.
Example ، لتصميم 4 حارات:
· recfig_address [19:18] مضبوط على 00 = عنوان الممر 0.
· recfig_address [19:18] مضبوط على 01 = عنوان الممر 1.
· recfig_address [19:18] مضبوط على 10 = عنوان الممر 2.
· recfig_address [19:18] مضبوط على 11 = عنوان الممر 3.

الناتج

recfig_clk يحدد بيانات PMA لتتم قراءتها بواسطة دورة جاهزة في حارة محددة.

الناتج

Recfig_clk يمثل إشارة توقف الواجهة المعينة للذاكرة PMA Avalon في الممر المحدد.

مدخل

recfig_clk يحدد بيانات PMA المراد كتابتها في دورة كتابة في حارة محددة.

الناتج

recfig_clk تعيّن أن إعادة تكوين PMA البيانات المتلقاة صالحة في الحارة المختارة.

6.5. إشارات سلطة النقد الفلسطينية

الجدول 25.

إشارات سلطة النقد الفلسطينية
في هذا الجدول ، يمثل N عدد الممرات المعينة في محرر معلمات IP.

اسم

عرض

مجال ساعة الاتجاه

وصف

phy_tx_lanes_stable

N * 2 (وضع PAM4)
N (الوضع NRZ)

الناتج

غير متزامن عند التأكيد ، يشير إلى أن مسار بيانات TX جاهز لإرسال البيانات.

tx_pll_locked

N * 2 (وضع PAM4)
N (الوضع NRZ)

الناتج

غير متزامن عند التأكيد ، يشير إلى أن TX PLL قد حققت حالة القفل.

phy_ehip_ready

N * 2 (وضع PAM4)
N (الوضع NRZ)

الناتج

غير متزامن

عند التأكيد ، يشير إلى أن أجهزة الكمبيوتر الشخصية المخصصة قد أكملت التهيئة الداخلية وجاهزة للإرسال.
تؤكد هذه الإشارة بعد tx_pcs_fec_phy_reset_n و tx_pcs_fec_phy_reset_nare deasserted.

tx_serial_data

إخراج TX المسلسل على مدار الساعة دبابيس TX التسلسلية.

rx_serial_data

إدخال دبابيس RX التسلسلية على مدار الساعة التسلسلية.

phy_rx_block_lock

N * 2 (وضع PAM4)
N (الوضع NRZ)

الناتج

غير متزامن عند التأكيد ، يشير إلى أن محاذاة الكتلة 66b قد اكتملت للممرات.

rx_cdr_lock

N * 2 (وضع PAM4)

الناتج

غير متزامن

عند التأكيد ، يشير إلى أن الساعات المستردة مقفلة على البيانات.
تابع…

إرسال التعليقات

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 49

6. إشارات واجهة F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

اسم phy_rx_pcs_ready phy_rx_hi_ber

عرض

مجال ساعة الاتجاه

وصف

N (الوضع NRZ)

N * 2 (وضع PAM4)
N (الوضع NRZ)

الناتج

غير متزامن

عند التأكيد ، يشير إلى أن ممرات RX لقناة Ethernet المقابلة محاذية تمامًا وجاهزة لاستقبال البيانات.

N * 2 (وضع PAM4)
N (الوضع NRZ)

الناتج

غير متزامن

عند التأكيد ، يشير إلى أن RX PCS لقناة Ethernet المقابلة في حالة HI BER.

دليل مستخدم F-Tile Serial Lite IV Intel® FPGA IP 50

إرسال التعليقات

683074 | 2022.04.28 إرسال ملاحظاتك

7. التصميم باستخدام F-Tile Serial Lite IV Intel FPGA IP

7.1 إعادة تعيين المبادئ التوجيهية
اتبع إرشادات إعادة التعيين هذه لتنفيذ إعادة التعيين على مستوى النظام.
قم بربط إشارات tx_pcs_fec_phy_reset_n و rx_pcs_fec_phy_reset_n معًا على مستوى النظام لإعادة تعيين TX و RX PCS في وقت واحد.
تأكيد tx_pcs_fec_phy_reset_n و rx_pcs_fec_phy_reset_n و tx_core_rst_n و rx_core_rst_n وإعادة تكوين_إشارات مجموعة في نفس الوقت. راجع إعادة التعيين وتهيئة الارتباط لمزيد من المعلومات حول إعادة تعيين IP وتسلسل التهيئة.
· امسك tx_pcs_fec_phy_reset_n ، و rx_pcs_fec_phy_reset_n إشارات منخفضة ، وقم بإعادة تكوين إشارة مجموعة عالية وانتظر tx_reset_ack و rx_reset_ack لإعادة تعيين IP الثابت لبلاط F وكتل إعادة التكوين بشكل صحيح.
· لتحقيق ارتباط سريع بين أجهزة FPGA ، قم بإعادة تعيين عناوين IP المتصلة F-Tile Serial Lite IV Intel FPGA IPs في نفس الوقت. راجع F-Tile Serial Lite IV Intel FPGA IP Design Example دليل المستخدم للحصول على معلومات حول مراقبة ارتباط IP TX و RX باستخدام مجموعة الأدوات.
معلومات ذات صلة
· إعادة التعيين وتهيئة الارتباط في الصفحة 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example دليل المستخدم

7.2 إرشادات التعامل مع الخطأ

يسرد الجدول التالي إرشادات معالجة الأخطاء لحالات الخطأ التي قد تحدث مع تصميم F-Tile Serial Lite IV Intel FPGA IP.

الجدول 26. حالة الخطأ وإرشادات المعالجة

حالة الخطأ
لا يمكن لمسار واحد أو أكثر إنشاء اتصال بعد إطار زمني معين.

المبادئ التوجيهية
قم بتطبيق نظام مهلة لإعادة تعيين الارتباط على مستوى التطبيق.

يفقد الممر الاتصال بعد إنشاء الاتصال.
ممر يفقد الاتصال أثناء عملية تصحيح الانحراف.

قد يحدث هذا بعد أو أثناء مراحل نقل البيانات. تنفيذ اكتشاف فقدان الارتباط على مستوى التطبيق وإعادة تعيين الارتباط.
تنفيذ عملية إعادة تهيئة الارتباط للحارة التي بها أخطاء. يجب عليك التأكد من أن توجيه اللوحة لا يتجاوز 320 واجهة مستخدم.

محاذاة حارة الخسارة بعد محاذاة جميع الممرات.

قد يحدث هذا بعد أو أثناء مراحل نقل البيانات. قم بتنفيذ اكتشاف فقدان محاذاة المسار على مستوى التطبيق لإعادة تشغيل عملية محاذاة المسار.

تم تسجيل ISO 9001: 2015

683074 | 2022.04.28 إرسال ملاحظاتك

8. أرشيفات دليل مستخدم F-Tile Serial Lite IV Intel FPGA IP

إصدارات IP هي نفس إصدارات برنامج Intel Quartus Prime Design Suite حتى الإصدار 19.1. من الإصدار 19.2 من برنامج Intel Quartus Prime Design Suite أو إصدار أحدث ، تحتوي نوى IP على مخطط إصدار IP جديد.

إذا لم يكن إصدار IP الأساسي مدرجًا ، فسيتم تطبيق دليل المستخدم الخاص بإصدار IP الأساسي السابق.

إصدار Intel Quartus Prime
21.3

الإصدار IP Core 3.0.0

دليل المستخدم F-Tile Serial Lite IV دليل مستخدم Intel® FPGA IP

تم تسجيل ISO 9001: 2015

683074 | 2022.04.28 إرسال ملاحظاتك

9. تاريخ مراجعة المستندات لدليل مستخدم F-Tile Serial Lite IV Intel FPGA IP

إصدار المستند 2022.04.28
2021.11.16 2021.10.22 2021.08.18

إصدار Intel Quartus Prime
22.1
21.3 21.3 21.2

إصدار IP 5.0.0
3.0.0 3.0.0 2.0.0

التغييرات
· الجدول المحدث: ميزات F-Tile Serial Lite IV Intel FPGA IP - وصف نقل البيانات المحدّث مع دعم إضافي لمعدل الإرسال والاستقبال FHT: 58G NRZ و 58G PAM4 و 116G PAM4
الجدول المحدث: F-Tile Serial Lite IV Intel FPGA IP Parameter الوصف - تمت إضافة معلمة جديدة · نظام PLL المرجعي على مدار الساعة تردد · تمكين نقطة نهاية التصحيح - تحديث قيم معدل بيانات PMA - تسمية المعلمة المحدثة لتتناسب مع واجهة المستخدم الرسومية
· تم تحديث الوصف الخاص بنقل البيانات في الجدول: F-Tile Serial Lite IV Intel FPGA IP Features.
إعادة تسمية اسم الجدول IP إلى F-Tile Serial Lite IV Intel FPGA IP Parameter Description في قسم المعلمات للتوضيح.
الجدول المحدث: معلمات IP: - تمت إضافة معلمة جديدة - تم تمكين RSFEC على عنوان IP Simplex التسلسلي Lite IV الآخر الموجود في نفس قناة (قنوات) FGT. - تم تحديث القيم الافتراضية لتردد الساعة المرجعية لجهاز الإرسال والاستقبال.
الإصدار الأولي.

تم تسجيل ISO 9001: 2015

المستندات / الموارد

	انتل F Tile Serial Lite IV Intel FPGA IP [بي دي اف] دليل المستخدم F Tile Serial Lite IV Intel FPGA IP ، F Tile Serial Lite IV ، Intel FPGA IP
	إنتل F-Tile Serial Lite IV إنتل FPGA IP [بي دي اف] دليل المستخدم F-Tile Serial Lite IV Intel FPGA IP، Serial Lite IV Intel FPGA IP، Lite IV Intel FPGA IP، IV Intel FPGA IP، FPGA IP، IP

مراجع

دليل المستخدم

F Tile Serial Lite IV Intel FPGA IP

المستندات / الموارد

مراجع

اترك تعليقا

إلغاء الرد