RENESAS RZ-T 系列 32 位元基於 Arm 的高階 MPU 微處理器
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處理微處理單元和微控制器單元產品的一般注意事項
以下使用說明適用於瑞薩電子的所有微處理單元和微控制器單元產品。 有關本文檔涵蓋的產品的詳細使用說明，請參閱本文檔的相關部分以及針對產品發布的任何技術更新。
- 防止靜電放電 (ESD) 當強電場暴露於 CMOS 設備時，可能會導致閘極氧化物被破壞，並最終降低設備的運作效能。必須採取措施盡可能阻止靜電的產生，並在靜電產生時迅速將其消散。環境控制必須充分。乾燥時應使用加濕器。建議避免使用容易累積靜電的絕緣體。半導體裝置必須存放並運送在防靜電容器、靜電屏蔽袋或導電材料中。所有測試和測量工具，包括工作台和地板，都必須接地。操作員也必須使用腕帶接地。禁止用裸手觸摸半導體裝置。對於安裝了半導體裝置的印刷電路板也必須採取類似的預防措施。
- 通電時的處理 通電時產品的狀態是不確定的。 LSI內部電路的狀態不確定，通電時暫存器設定和接腳的狀態也是不確定的。在將重設訊號施加到外部重設引腳的成品中，從通電到重設過程完成為止，引腳的狀態無法保證。同樣地，透過片上電重設功能重設的產品，從通電到功率達到規定的複位水平，其引腳狀態都無法得到保證。
- 斷電狀態下的訊號輸入 設備斷電時請勿輸入訊號或 I/O 上拉電源。這樣的訊號輸入或I/O上拉電源產生的電流注入可能會造成故障，此時流入設備的異常電流可能會造成內部元件的劣化。遵循產品文件中所述的斷電狀態下的輸入訊號指導原則。
- 未使用的引腳的處理 按照手冊中未使用的引腳處理中給出的指示來處理未使用的引腳。 CMOS產品的輸入腳位一般處於高電阻狀態。如果未使用的引腳處於開路狀態，則在 LSI 附近會產生額外的電磁噪聲，相關的直通電流會在內部流動，並且由於將引腳狀態錯誤地識別為輸入訊號而發生故障。
- 時脈訊號 施加重設後，只有在工作時脈訊號穩定後才釋放重設線。程式執行過程中切換時脈訊號時，請等待目標時脈訊號穩定。當重設期間使用外部諧振器或外部振盪器產生時脈訊號時，請確保僅在時脈訊號完全穩定後才釋放重設線。此外，在程式執行過程中切換到由外部諧振器或外部振盪器產生的時脈訊號時，請等待目標時脈訊號穩定。
- 卷tag輸入引腳上的應用波形 輸入雜訊或反射波導致的波形失真可能會導致故障。如果 CMOS 元件的輸入因雜訊而停留在 VIL (Max.) 和 VIH (Min.) 之間的區域，例如amp否則，設備可能會發生故障。當輸入電平固定時，以及當輸入電平經過 VIL （最大值）和 VIH （最小值）之間的區域的過渡期間，請注意防止顫動噪聲進入設備。
- 7. 禁止訪問保留地址
禁止訪問保留地址。 保留地址是為將來可能的功能擴展而提供的。 不要訪問這些地址，因為不能保證 LSI 的正確操作。 - 產品之間的差異 在從一種產品更改為另一種產品之前，例如amp例如，對於具有不同零件編號的產品，請確認變更不會導致問題。同一組內但零件編號不同的微處理單元或微控制器單元產品的特性可能在內部記憶體容量、佈局模式和其他因素方面有所不同，這會影響電氣特性的範圍，例如特性值、操作裕度、抗噪性和輻射噪音量。當更換為不同零件編號的產品時，請對該產品進行系統評估測試。
超過view
本指南提供了一種 PCB 設計方法，其中考慮了滿足「LPDDR2 的 RZ/T2H 和 RZ/N4H 組 PCB 驗證指南」(R01AN7260EJ****) 中的驗證項目。瑞薩提供了LPDDR4的參考設計，並根據驗證指南進行了全面驗證。本指南中使用的 PCB 結構和拓撲參考參考設計。您可以複製參考設計的 PCB 佈局。但是驗證指南裡列出的驗證項基本上都要透過SI和PDN模擬來驗證，即使你複製了資料也基本上可以了。以下文件適用於這些 LSI。請務必參考這些文件的最新版本。文件編號的最後四位數字（描述為****）表示每個文件的版本資訊。所列文件的最新版本均來自瑞薩電子 Web 地點。
參考文件清單
| 文件類型 | 描述 | 文件標題 | 文件號碼。 |
| 硬體使用手冊 | 硬體規格（引腳分配、外圍功能規格、電氣特性、時序圖）和操作說明 | RZ/T2H 和 RZ/N2H 群組使用手冊：硬體 | R01UH1039EJ**** |
| 應用說明 | LPDDR4 的 PCB 驗證指南 | RZ/T2H 與 RZ/N2H 組 LPDDR4 PCB 驗證指南 | R01AN7260EJ**** |
基本訊息
PCB結構
本指南適用於帶通孔的 8 層板。 8層板各層的分配訊號或電源（GND）如圖2.1所示，每層的數值表示其厚度。
- 8層通孔
- 基材 ：FR-4
- [介電常數：相對介電常數/損耗角正切]
- 阻焊劑 (SR) ：3.7/0.017 (適用於 1GHz)
- 預浸料（PP）0.08 毫米：4.2/0.012（適用於 1GHz）
- 預浸料（PP）0.21 毫米：4.6/0.010（適用於 1GHz）
- 核心：4.6/0.010（1GHz）
設計規則
- VIA 規格
- VIA直徑：0.25mm
- 表面焊盤直徑：0.5mm
- 內層焊盤直徑：0.5mm
- 內層間隙直徑：0.7mm
- VIA 中心 – VIA 中心 : 0.8mm (LSI)
- VIA 焊盤 – VIA 焊盤：0.3 mm（LSI）
- VIA 中心 – VIA 中心 : 0.65mm (DRAM)
- VIA 土地 – VIA 土地：0.15 mm (DRAM)
- 最小線寬：0.1mm
- 最小空間
- 接線 – 接線：0.1mm
- 接線 – VIA：0.1mm
- 接線 – BGA 焊盤：0.1mm
- VIA – BGA 介面：0.1mm
- 接線 – BGA 阻焊劑：0.05mm
淨掉期
淨掉期限制
一些外部引腳是可交換的。由於 DDR 參數產生工具 (gen_tool) 提供了交換設置，因此不需要暫存器設定。關於外部引腳交換的詳情，請參考「RZ/T2H 和 RZ/N2H 組使用手冊：硬件，57.4.1 外部引腳交換」（R01UH1039EJ****）和 DDR 參數產生工具。
ExampRZ/T2H 的 swizzling 程式碼
表 3.1 顯示了一個 examp由 RZ/T2H 的參考設計 PCB 佈局資料支援的 swizzling。
表 3.1 例ampRZ/T2H 的 swizzling 範例（1/3）
| RZ/T2H | LPDDR4 | 評論 | ||
| 針號 | 訊號名稱 | 針號 | 訊號名稱 | |
| K2 | DDR_DQA0 | F11 | 數據品質保證11 | － |
| K3 | DDR_DQA1 | F9 | 數據品質保證12 | － |
| K1 | DDR_DQA2 | E11 | 數據品質保證10 | － |
| K4 | DDR_DQA3 | E9 | 數據品質保證13 | － |
| J1 | DDR_DQA4 | C9 | 數據品質保證14 | － |
| H2 | DDR_DQA5 | B9 | 數據品質保證15 | － |
| H1 | DDR_DQA6 | C11 | 數據品質保證9 | － |
| J4 | DDR_DQA7 | B11 | 數據品質保證8 | － |
| F2 | DDR_DQA8 | B4 | 數據品質保證7 | － |
| E2 | DDR_DQA9 | C2 | 數據品質保證1 | － |
| G3 | DDR_DQA10 | C4 | 數據品質保證6 | － |
| F3 | DDR_DQA11 | E2 | 數據品質保證2 | － |
| E1 | DDR_DQA12 | F2 | 數據品質保證3 | － |
| E4 | DDR_DQA13 | B2 | 數據品質保證0 | － |
| F4 | DDR_DQA14 | F4 | 數據品質保證4 | － |
| G1 | DDR_DQA15 | E4 | 數據品質保證5 | － |
| J3 | DDR_DMIA0 | C10 | DMIA1 | － |
| G4 | DDR_DMIA1 | C3 | DMIA0 | － |
| K5 | DDR_DQSA_T0 | D10 | dqsa_t1 | － |
| G5 | DDR_DQSA_T1 | D3 | dqsa_t0 | － |
| J5 | DDR_DQSA_C0 | E10 | DQSA_C1 | － |
| F5 | DDR_DQSA_C1 | E3 | DQSA_C0 | － |
ExampRZ/T2H 的 swizzling 範例（2/3）
| RZ/T2H | LPDDR4 | 評論 | ||
| 針號 | 訊號名稱 | 針號 | 訊號名稱 | |
| U4 | DDR_DQB0 | U9 | DQB12 | － |
| V2 | DDR_DQB1 | V9 | DQB13 | － |
| V1 | DDR_DQB2 | U11 | DQB11 | － |
| V4 | DDR_DQB3 | Y9 | DQB14 | － |
| W2 | DDR_DQB4 | V11 | DQB10 | － |
| Y3 | DDR_DQB5 | AA11 | DQB8 | － |
| Y1 | DDR_DQB6 | AA9 | DQB15 | － |
| W3 | DDR_DQB7 | Y11 | DQB9 | － |
| AA1 | DDR_DQB8 | V4 | DQB5 | － |
| AB2 | DDR_DQB9 | Y2 | DQB1 | － |
| AB4 | DDR_DQB10 | AA2 | DQB0 | － |
| AC4 | DDR_DQB11 | AA4 | DQB7 | － |
| AC1 | DDR_DQB12 | U2 | DQB3 | － |
| AC3 | DDR_DQB13 | V2 | DQB2 | － |
| AB1 | DDR_DQB14 | Y4 | DQB6 | － |
| AA3 | DDR_DQB15 | U4 | DQB4 | － |
| W4 | DDR_DMIB0 | Y10 | DMIB1 | － |
| AB3 | DDR_DMIB1 | Y3 | DMIB0 | － |
| V5 | DDR_DQSB_T0 | W10 | 數據表 | － |
| AA5 | DDR_DQSB_T1 | W3 | 數據表 | － |
| W5 | DDR_DQSB_C0 | V10 | DQSB_C1 | － |
| AB5 | DDR_DQSB_C1 | V3 | DQSB_C0 | － |
ExampRZ/T2H 的 swizzling 範例（3/3）
| RZ/T2H | LPDDR4 | 評論 | ||
| 針號 | 訊號名稱 | 針號 | 訊號名稱 | |
| N1 | DDR_CKA_T | J8 | CKA_T | 無重新映射 |
| M1 | DDR_CKA_C | J9 | CKA_C | 無重新映射 |
| M6 | DDR_CKEA0 | J4 | CKEA0 | 無重新映射 |
| L6 | DDR_CKEA1 | J5 | CKEA1 | 無重新映射 |
| M4 | DDR_CSA0 | H4 | CSA0 | 無重新映射 |
| M5 | DDR_CSA1 | H3 | CSA1 | 無重新映射 |
| P4 | DDR_CAA0 | H11 | 胺基酸4 | － |
| L2 | DDR_CAA1 | H2 | 胺基酸0 | － |
| N3 | DDR_CAA2 | H9 | 胺基酸2 | － |
| M2 | DDR_CAA3 | J2 | 胺基酸1 | － |
| M3 | DDR_CAA4 | H10 | 胺基酸3 | － |
| N5 | DDR_CAA5 | J11 | 胺基酸5 | － |
| R1 | DDR_CKB_T | P8 | CKB_T | 無重新映射 |
| T1 | DDR_CKB_C | P9 | CKB_C | 無重新映射 |
| R2 | DDR_CKEB0 | P4 | CKEB0 | 無重新映射 |
| P2 | DDR_CKEB1 | P5 | CKEB1 | 無重新映射 |
| T6 | DDR_CSB0 | R4 | CSB0 | 無重新映射 |
| U6 | DDR_CSB1 | R3 | CSB1 | 無重新映射 |
| P3 | DDR_CAB0 | R9 | CAB2 | － |
| T2 | DDR_CAB1 | R2 | CAB0 | － |
| T4 | DDR_CAB2 | R10 | CAB3 | － |
| U1 | DDR_CAB3 | R11 | CAB4 | － |
| U3 | DDR_CAB4 | P11 | CAB5 | － |
| T5 | DDR_CAB5 | P2 | CAB1 | － |
| P7 | DDR_重置_N | T11 | 復位_N | 無重新映射 |
| R8 | DDR_ZN | － | － | 無重新映射 |
| R7 | DDR_DT測試 | － | － | 無重新映射 |
| P8 | DDR_ATEST | － | － | 無重新映射 |
常見準則
元件放置
圖 4.1 顯示了組件放置假設，U1 表示 LSI，M1 表示 DRAM。
- 2RANK 情況：將 U1 和 M1 放在 L1 上。
IO 電源佈局指南
IO 電源（DDR_VDDQ）應在 L6 上形成一個平面，並且應足夠大以覆蓋所有訊號線和 DRAM。如圖 4.2 所示，在 LSI 附近為每個或兩個 IO 電源 PAD 放置一個 VIA，並依照 VIA 數量放置一個電容。使用靠近 DDR_VDDQ 的 GND PAD 並使用相同規則將 VIA 放置在 GND 處。為了縮短 IO 電源的電流返迴路徑，請考慮將電容器以盡可能短的走線放置在 IO 電源和 GND 之間。使用 PDN 分析驗證佈局，並檢查結果是否符合驗證指南中所述的規格。
拓樸結構
至於每個訊號的線路間偏移的詳細信息，請參閱“RZ/T2H 和 RZ/N2H 組 LPDDR4 PCB 驗證指南，4.1.1 偏移限制”（R01AN7260EJ****）。參考設計的PCB配置如下圖所示。
拓樸 RZ/T2H
- 系統排名： 雙重的
- LPDDR4內存：64GB
- 目標設備: MT53E2G32D4DE-046 AIT:C (Z42N QDP)
- 印刷電路板: 8層 / 一對一 / 頂部安裝
印刷電路板配置
表 5.1 顯示了建議的 IO 設定。參考設計 PCB 佈局資料針對 DRAM 模型採用了 2Rank。
表 5.1 建議的 IO 設定
| 訊號 | 大規模積體電路 | 動態隨機存取記憶體 | Damp阻力 | 排名數量 | ||
| 驅動程序設置 | ODT | 驅動程序設置 | ODT | |||
| 時鐘 | 60Ω | － | － | 60Ω | － | 1 |
| 60Ω (等級0側) OFF (等級1側) | 2 | |||||
| CA | 60Ω | － | － | 60Ω | － | 1 |
| 60Ω (等級0側) OFF (等級1側) | 2 | |||||
| CS | 60Ω | － | － | 60Ω | － | 1, 2 |
| CKE | FIXED | － | － | － | 22Ω | 1, 2 |
| 重置 | FIXED | － | － | － | － | 1, 2 |
| 數據品質
（寫） |
40Ω | 離開 | 離開 | 40Ω | － | 1 |
| 40Ω（接取側）OFF（非接取側） | 2 | |||||
| 數據品質
（讀） |
離開 | 40Ω | RONPD = 40Ω LSI ODT = 40Ω VOH = VDDQ / 3 | 離開 | － | 1 |
| OFF（訪問側） OFF（非訪問側） | 2 | |||||
CLK 拓撲
圖 5.2 顯示了 CLK 拓樸。 L1表示走線層數，a0至a0#表示走線長度。奇模阻抗（Zodd）等於Zdiff/2。時脈走線 Zodd 應為 40Ω±10%。 依照該圖所描述的拓樸設計時鐘。
- CLK 對應該長度相等。 → a0=a0#
- 與其他訊號線之間保持0.25mm或更大的距離。
- 使用 SI 模擬驗證佈局，並檢查其結果是否符合驗證指南中的時序和波形限制。 （強制的）。
CA 拓撲
圖 5.3 顯示了 CA 拓樸。 L1、L3、L8表示走線層，a0到c2表示走線長度。 “ 
」為過孔。位址和指令訊號為單端訊號，其阻抗（Z0）應為50Ω±10%。請依照本圖所示的拓樸結構設計位址和指令訊號。
- 使用 SI 模擬驗證佈局，並檢查其結果是否符合驗證指南中的時序和波形限制。 （強制的）
CTRL 拓撲
圖 5.4 顯示了 CTRL 拓樸。 L1、L3、L8表示走線層，a0至c3表示走線長度。 “ 」為過孔。控制訊號為單端訊號，其阻抗（Z0）應為50Ω±10%。請依本圖所示的拓樸結構設計控制訊號。
- 使用 SI 模擬驗證佈局，並檢查其結果是否符合驗證指南中的時序和波形限制。 （強制的）
RESET 拓樸
圖 5.5 顯示了 RESET 拓樸。 L1和L3表示走線層，a0到a2表示走線長度。 “ 」為過孔。重設訊號為單端訊號，其阻抗（Z0）應為50Ω±10%。設計佈線時，佈線拓樸應如圖所示。
- 使用 SI 模擬驗證佈局，並檢查其結果是否符合驗證指南中的時序和波形限制。 （強制的）
DQS/DQ拓撲
圖 5.6 和圖 5.7 顯示了 DQS/DQ 拓樸。下圖的L1、L3、L8表示走線層，a0到b2表示走線長度。 「 」 是 VIA。 DQS 和 DQS# 走線的 Zodd 應為 40Ω±10%。 DQ和DM的Z0應為45Ω±10%。依照該圖所描述的拓樸設計 DQS。
- DQS 對應該等長。 → a0=a0#
- 與其他訊號線之間保持0.25mm或更大的距離。
- 使用 SI 模擬驗證佈局，並檢查其結果是否符合驗證指南中的時序和波形限制。 （強制的）
目標訊號: DDR_DMIA[0:1], DDR_DQA[0:15],DDR_DMIB[0:1],DDR_DQB_[0:15]
其他引腳的處理
其他引腳的處理如下。
- DDR_ZN：必須在 DDR_ZN 和 VSS (GND) 之間連接 120 (±1%) Ω 外部電阻。
- DDR_DTEST、DDR_ATEST：保持這些腳位開路。
|
牧師。 |
日期 |
描述 | |
| 頁 | 概括 | ||
| 0.70 | 26 年 2024 月 XNUMX 日 | ¾ | 發行第一版初稿 |
| 1.00 | 30 年 2024 月 XNUMX 日 | 5 | 1 結束view：新增了有關參考設計的描述。 |
| 8 | 3.1 網路交換限制：增加了DDR參數產生工具的描述。 | ||
RZ/T2H 與 RZ/N2H 組 LPDDR4 PCB 設計指南
- 出版日期：修訂版 0.70 26 年 2024 月 1.00 日 修訂版 30 2024 年 XNUMX 月 XNUMX 日
- 發布者：: 瑞薩電子公司
常見問題解答
問：我可以複製或影印這份文件嗎？
答：不可以，未經瑞薩電子事先書面同意，不得重印、複製或影印本文檔。
Q：如何取得更多有關瑞薩電子產品的資訊？
答：如需進一步諮詢，請聯絡瑞薩電子銷售辦公室。
文件/資源
 |
RENESAS RZ-T 系列 32 位元基於 Arm 的高階 MPU 微處理器 [pdf] 使用者手冊 RZ-T 系列，RZ-T 系列 32 位元基於 Arm 的高階 MPU 微處理器，32 位元基於 Arm 的高階 MPU 微處理器，高階 MPU 微處理器，微處理器 |