RENESAS RZ-T 系列 32 位基于 Arm 的高端 MPU 微处理器
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- 使用瑞萨电子产品时，请参阅最新的产品信息（数据表、用户手册、应用说明、可靠性手册中的“处理和使用半导体设备的一般注意事项”等），并确保使用条件在瑞萨电子规定的范围内，包括最大额定值、工作电源电压tag范围、散热特性、安装等。对于因在指定范围之外使用瑞萨电子产品而引起的任何故障、失效或事故，瑞萨电子不承担任何责任。
- 尽管瑞萨电子努力提高瑞萨电子产品的质量和可靠性，但半导体产品具有特定的特性，例如以一定的速率发生故障以及在一定的使用条件下发生故障。除非在瑞萨电子数据表或其他瑞萨电子文件中指定为高可靠性产品或用于恶劣环境的产品，否则瑞萨电子产品不采用抗辐射设计。您有责任实施安全措施，以防止瑞萨电子产品发生故障或故障时造成人身伤害、火灾造成的伤害或损害和/或对公众造成危险，例如硬件和软件的安全设计，包括但不限于冗余、火灾控制和故障预防、适当的老化退化处理或任何其他适当措施。由于单独评估微机软件非常困难且不切实际，因此您有责任评估您制造的最终产品或系统的安全性。
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公司总部
TOYOSU FORESIA, 3-2-24 Toyosu, Koto-ku, Tokyo 135-0061, 日本 www.renesas.com
商标
Renesas 和 Renesas 徽标是瑞萨电子株式会社的商标。所有商标和注册商标均归其各自所有者所有。
联系信息
要了解有关产品、技术的更多信息、文档的最新版本或最近的销售办事处，请访问：。 www.renesas.com/contact/
处理微处理单元和微控制器单元产品的一般注意事项
以下使用说明适用于瑞萨电子的所有微处理单元和微控制器单元产品。 有关本文档涵盖的产品的详细使用说明，请参阅本文档的相关部分以及针对产品发布的任何技术更新。
- 静电放电 (ESD) 预防措施 强电场暴露于 CMOS 器件时，会导致栅极氧化物被破坏，最终降低器件的运行性能。必须采取措施尽可能阻止静电的产生，并在静电产生时迅速消散。必须充分控制环境。干燥时应使用加湿器。建议这样做以避免使用容易积聚静电的绝缘体。半导体器件必须存放在防静电容器、静电屏蔽袋或导电材料中并进行运输。所有测试和测量工具（包括工作台和地板）都必须接地。操作员还必须使用腕带接地。不得用裸手触摸半导体器件。对于安装有半导体器件的印刷电路板，必须采取类似的预防措施。
- 通电时的处理 通电时产品的状态是不确定的。通电时 LSI 内部电路的状态是不确定的，寄存器设置和引脚的状态也是不确定的。在将复位信号施加到外部复位引脚的成品中，从通电到复位过程完成，引脚的状态无法保证。同样，通过片上通电复位功能复位的产品的引脚状态从通电到功率达到规定的复位水平，也无法保证。
- 断电状态下的信号输入 设备断电时，请勿输入信号或 I/O 上拉电源。输入此类信号或 I/O 上拉电源导致的电流注入可能会导致故障，此时流入设备的异常电流可能会导致内部元件的劣化。请遵循产品文档中所述的断电状态下的输入信号指南。
- 未使用引脚的处理 请按照手册中未使用引脚的处理部分中的说明来处理未使用引脚。CMOS 产品的输入引脚通常处于高阻抗状态。在未使用引脚处于开路状态的情况下操作时，LSI 附近会产生额外的电磁噪声，相关的直通电流会在内部流动，并且由于将引脚状态错误地识别为输入信号而导致发生故障。
- 时钟信号 施加复位后，只有在工作时钟信号稳定后才释放复位线。 程序执行过程中切换时钟信号时，请等待目标时钟信号稳定。 当复位期间使用外部谐振器或外部振荡器生成时钟信号时，请确保仅在时钟信号完全稳定后才释放复位线。 此外，当程序执行过程中切换到由外部谐振器或外部振荡器产生的时钟信号时，请等待目标时钟信号稳定。
- 卷tage 输入引脚的应用波形 由于输入噪声或反射波引起的波形失真可能会导致故障。 如果 CMOS 器件的输入由于噪声而停留在 VIL (Max.) 和 VIH (Min.) 之间的区域，例如amp否则，设备可能会发生故障。请注意在输入电平固定时以及输入电平通过 VIL（最大值）和 VIH（最小值）之间的区域的过渡期间，不要让抖动噪声进入设备。
- 7. 禁止访问保留地址
禁止访问保留地址。 保留地址是为将来可能的功能扩展而提供的。 不要访问这些地址，因为不能保证 LSI 的正确操作。 - 产品之间的差异 在从一种产品更改为另一种产品之前，例如ample，更换为不同部件号的产品时，请确认更换不会导致问题。同一组内不同部件号的微处理单元或微控制器单元产品的特性可能在内存容量、布局模式和其他因素方面有所不同，这可能会影响电气特性的范围，例如特性值、操作裕度、抗噪性和辐射噪声量。更换为不同部件号的产品时，请对给定产品进行系统评估测试。
超过view
本指南提供了一种 PCB 设计方法，该方法考虑了满足“LPDDR2 的 RZ/T2H 和 RZ/N4H 组 PCB 验证指南”(R01AN7260EJ****) 中的验证项目。瑞萨电子提供了 LPDDR4 的参考设计，该设计已根据验证指南进行了全面验证。本指南中使用的 PCB 结构和拓扑参考参考设计。您可以复制参考设计的 PCB 布局。但是，即使您复制了数据，验证指南中列出的所有验证项目也基本上应该通过 SI 和 PDN 模拟进行验证。以下文档适用于这些 LSI。请务必参考这些文档的最新版本。文档编号的最后四位数字（描述为 ****）表示每个文档的版本信息。所列文档的最新版本来自瑞萨电子 Web 地点。
参考文件清单
| 文件类型 | 描述 | 文件标题 | 文件号码。 |
| 硬件用户手册 | 硬件规格（引脚分配、外围功能规格、电气特性、时序图）和操作说明 | RZ/T2H 和 RZ/N2H 组用户手册：硬件 | R01UH1039EJ**** |
| 应用说明 | LPDDR4 的 PCB 验证指南 | RZ/T2H 和 RZ/N2H 组 LPDDR4 PCB 验证指南 | R01AN7260EJ**** |
基本信息
PCB结构
本指南针对的是8层过孔板，8层板各层的分配信号或电源（GND）如图2.1所示，各层的数值代表其厚度。
- 8层通孔
- 基材 ：FR-4
- [介电常数：相对介电常数/损耗角正切]
- 阻焊剂 (SR) ：3.7/0.017 (适用于 1GHz)
- 预浸料（PP）0.08 毫米：4.2/0.012（适用于 1GHz）
- 预浸料（PP）0.21 毫米：4.6/0.010（适用于 1GHz）
- 核心：4.6/0.010（1GHz）
设计规则
- VIA 规格
- VIA直径：0.25mm
- 表面焊盘直径：0.5mm
- 内层焊盘直径：0.5mm
- 内层间隙直径：0.7mm
- VIA 中心 – VIA 中心 : 0.8mm (LSI)
- VIA 焊盘 – VIA 焊盘：0.3 毫米（LSI）
- VIA 中心 – VIA 中心 : 0.65mm (DRAM)
- VIA 土地 – VIA 土地：0.15 毫米 (DRAM)
- 最小线宽：0.1mm
- 最小空间
- 接线 – 接线：0.1mm
- 接线 – VIA：0.1mm
- 接线 – BGA 焊盘：0.1mm
- VIA – BGA 接口：0.1mm
- 接线 – BGA 阻焊剂：0.05mm
净掉期
净掉期限制
一些外部引脚是可交换的。由于 DDR 参数生成工具 (gen_tool) 提供了交换设置，因此无需设置寄存器。有关外部引脚交换的详细信息，请参阅“RZ/T2H 和 RZ/N2H 组用户手册：硬件，57.4.1 外部引脚交换”(R01UH1039EJ****) 和 DDR 参数生成工具。
ExampRZ/T2H 的 swizzling 代码
表 3.1 显示了一个 examp由 RZ/T2H 的参考设计 PCB 布局数据支持的 swizzling。
表 3.1 例ampRZ/T2H 的 swizzling 示例（1/3）
| RZ/T2H | LPDDR4 | 评论 | ||
| 针号 | 信号名称 | 针号 | 信号名称 | |
| K2 | DDR_DQA0 | F11 | 数据质量保证11 | － |
| K3 | DDR_DQA1 | F9 | 数据质量保证12 | － |
| K1 | DDR_DQA2 | E11 | 数据质量保证10 | － |
| K4 | DDR_DQA3 | E9 | 数据质量保证13 | － |
| J1 | DDR_DQA4 | C9 | 数据质量保证14 | － |
| H2 | DDR_DQA5 | B9 | 数据质量保证15 | － |
| H1 | DDR_DQA6 | C11 | 数据质量保证9 | － |
| J4 | DDR_DQA7 | B11 | 数据质量保证8 | － |
| F2 | DDR_DQA8 | B4 | 数据质量保证7 | － |
| E2 | DDR_DQA9 | C2 | 数据质量保证1 | － |
| G3 | DDR_DQA10 | C4 | 数据质量保证6 | － |
| F3 | DDR_DQA11 | E2 | 数据质量保证2 | － |
| E1 | DDR_DQA12 | F2 | 数据质量保证3 | － |
| E4 | DDR_DQA13 | B2 | 数据质量保证0 | － |
| F4 | DDR_DQA14 | F4 | 数据质量保证4 | － |
| G1 | DDR_DQA15 | E4 | 数据质量保证5 | － |
| J3 | DDR_DMIA0 | C10 | DMIA1 | － |
| G4 | DDR_DMIA1 | C3 | DMIA0 | － |
| K5 | DDR_DQSA_T0 | D10 | dqsa_t1 | － |
| G5 | DDR_DQSA_T1 | D3 | dqsa_t0 | － |
| J5 | DDR_DQSA_C0 | E10 | DQSA_C1 | － |
| F5 | DDR_DQSA_C1 | E3 | DQSA_C0 | － |
ExampRZ/T2H 的 swizzling 示例（2/3）
| RZ/T2H | LPDDR4 | 评论 | ||
| 针号 | 信号名称 | 针号 | 信号名称 | |
| U4 | DDR_DQB0 | U9 | DQB12 | － |
| V2 | DDR_DQB1 | V9 | DQB13 | － |
| V1 | DDR_DQB2 | U11 | DQB11 | － |
| V4 | DDR_DQB3 | Y9 | DQB14 | － |
| W2 | DDR_DQB4 | V11 | DQB10 | － |
| Y3 | DDR_DQB5 | AA11 | DQB8 | － |
| Y1 | DDR_DQB6 | AA9 | DQB15 | － |
| W3 | DDR_DQB7 | Y11 | DQB9 | － |
| AA1 | DDR_DQB8 | V4 | DQB5 | － |
| AB2 | DDR_DQB9 | Y2 | DQB1 | － |
| AB4 | DDR_DQB10 | AA2 | DQB0 | － |
| AC4 | DDR_DQB11 | AA4 | DQB7 | － |
| AC1 | DDR_DQB12 | U2 | DQB3 | － |
| AC3 | DDR_DQB13 | V2 | DQB2 | － |
| AB1 | DDR_DQB14 | Y4 | DQB6 | － |
| AA3 | DDR_DQB15 | U4 | DQB4 | － |
| W4 | DDR_DMIB0 | Y10 | DMIB1 | － |
| AB3 | DDR_DMIB1 | Y3 | DMIB0 | － |
| V5 | DDR_DQSB_T0 | W10 | 数据表 | － |
| AA5 | DDR_DQSB_T1 | W3 | 数据表 | － |
| W5 | DDR_DQSB_C0 | V10 | DQSB_C1 | － |
| AB5 | DDR_DQSB_C1 | V3 | DQSB_C0 | － |
ExampRZ/T2H 的 swizzling 示例（3/3）
| RZ/T2H | LPDDR4 | 评论 | ||
| 针号 | 信号名称 | 针号 | 信号名称 | |
| N1 | DDR_CKA_T | J8 | CKA_T | 无重新映射 |
| M1 | DDR_CKA_C | J9 | CKA_C | 无重新映射 |
| M6 | DDR_CKEA0 | J4 | CKEA0 | 无重新映射 |
| L6 | DDR_CKEA1 | J5 | CKEA1 | 无重新映射 |
| M4 | DDR_CSA0 | H4 | CSA0 | 无重新映射 |
| M5 | DDR_CSA1 | H3 | CSA1 | 无重新映射 |
| P4 | DDR_CAA0 | H11 | 氨基酸4 | － |
| L2 | DDR_CAA1 | H2 | 氨基酸0 | － |
| N3 | DDR_CAA2 | H9 | 氨基酸2 | － |
| M2 | DDR_CAA3 | J2 | 氨基酸1 | － |
| M3 | DDR_CAA4 | H10 | 氨基酸3 | － |
| N5 | DDR_CAA5 | J11 | 氨基酸5 | － |
| R1 | DDR_CKB_T | P8 | CKB_T | 无重新映射 |
| T1 | DDR_CKB_C | P9 | CKB_C | 无重新映射 |
| R2 | DDR_CKEB0 | P4 | CKEB0 | 无重新映射 |
| P2 | DDR_CKEB1 | P5 | CKEB1 | 无重新映射 |
| T6 | DDR_CSB0 | R4 | CSB0 | 无重新映射 |
| U6 | DDR_CSB1 | R3 | CSB1 | 无重新映射 |
| P3 | DDR_CAB0 | R9 | 驾驶室2 | － |
| T2 | DDR_CAB1 | R2 | 驾驶室0 | － |
| T4 | DDR_CAB2 | R10 | 驾驶室3 | － |
| U1 | DDR_CAB3 | R11 | 驾驶室4 | － |
| U3 | DDR_CAB4 | P11 | 驾驶室5 | － |
| T5 | DDR_CAB5 | P2 | 驾驶室1 | － |
| P7 | DDR_重置_N | T11 | 复位_N | 无重新映射 |
| R8 | DDR_ZN | － | － | 无重新映射 |
| R7 | DDR_DT测试 | － | － | 无重新映射 |
| P8 | DDR_ATEST | － | － | 无重新映射 |
常见准则
元件放置
图 4.1 显示了组件放置假设，U1 表示 LSI，M1 表示 DRAM。
- 2RANK 情况：将 U1 和 M1 放在 L1 上。
IO 电源布局指南
IO 电源 (DDR_VDDQ) 应在 L6 上形成平面，并且应足够大以覆盖所有信号走线和 DRAM。如图 4.2 所示，在 LSI 附近为 IO 电源的每一个或两个 PAD 放置一个 VIA，并按照 VIA 数量放置一个电容器。使用 DDR_VDDQ 附近的 GND PAD 使用相同规则为 GND 放置 VIA。为了缩短 IO 电源的电流返回路径，请考虑将电容器放置在到 IO 电源和 GND 的走线尽可能短的位置。使用 PDN 分析验证布局，并检查结果是否满足验证指南中描述的规格。
拓扑
关于各信号线间偏移的详情，请参考“LPDDR2 RZ/T2H 和 RZ/N4H 组 PCB 验证指南，4.1.1 偏移限制”(R01AN7260EJ****)。参考设计的 PCB 配置如下所示。
拓扑 RZ/T2H
- 系统排名： 双重的
- LPDDR4 内存：64GB
- 目标设备: MT53E2G32D4DE-046 AIT:C (Z42N QDP)
- 印刷电路板: 8层 / 一对一 / 顶部安装
印刷电路板配置
表 5.1 显示了推荐的 IO 设置。参考设计 PCB 布局数据对 DRAM 模型使用了 2Rank。
表 5.1 推荐的 IO 设置
| 信号 | 大规模集成电路 | 动态随机存取记忆体 | Damp阻力 | 排名数量 | ||
| 驱动程序设置 | ODT | 驱动程序设置 | ODT | |||
| 时钟 | 60Ω | － | － | 60Ω | － | 1 |
| 60Ω (等级0侧) OFF (等级1侧) | 2 | |||||
| CA | 60Ω | － | － | 60Ω | － | 1 |
| 60Ω (等级0侧) OFF (等级1侧) | 2 | |||||
| CS | 60Ω | － | － | 60Ω | － | 1、2 |
| 中枢神经系统 | FIXED | － | － | － | 22Ω | 1、2 |
| 重置 | FIXED | － | － | － | － | 1、2 |
| 数据质量
（写） |
40Ω | 离开 | 离开 | 40Ω | － | 1 |
| 40Ω（接入侧）OFF（非接入侧） | 2 | |||||
| 数据质量
（读） |
离开 | 40Ω | RONPD = 40Ω LSI ODT = 40Ω VOH = VDDQ / 3 | 离开 | － | 1 |
| OFF（访问侧） OFF（非访问侧） | 2 | |||||
CLK 拓扑
图 5.2 显示了 CLK 拓扑。L1 表示走线层数，a0 至 a0# 表示走线长度。奇模阻抗 (Zodd) 等于 Zdiff/2。时钟走线 Zodd 应为 40Ω±10%。请按照此图所示的拓扑设计时钟。
- CLK 对应该长度相等。→ a0=a0#
- 与其他信号线之间保持0.25mm或更大的距离。
- 使用 SI 仿真验证布局，并检查其结果是否满足验证指南中的时序和波形限制。（强制性）。
CA 拓扑
图5.3为CA拓扑结构，L1、L3、L8表示走线层数，a0至c2表示走线长度。 
”为过孔。地址和命令信号为单端信号，其阻抗（Z0）应为50Ω±10%。请按照本图所示的拓扑结构设计地址和命令信号。
- 使用 SI 仿真验证布局，并检查其结果是否满足验证指南中的时序和波形限制。（强制性）
CTRL 拓扑
图 5.4 为 CTRL 拓扑。L1、L3 和 L8 表示走线层，a0 至 c3 表示走线长度。“ ”为过孔。控制信号为单端信号，其阻抗（Z0）应为50Ω±10%。请按照本图所示的拓扑结构设计控制信号。
- 使用 SI 仿真验证布局，并检查其结果是否满足验证指南中的时序和波形限制。（强制性）
RESET 拓扑
图 5.5 为 RESET 拓扑结构。L1 和 L3 表示走线层，a0 至 a2 表示走线长度。 ”为过孔。复位信号为单端信号，其阻抗（Z0）应为50Ω±10%。设计布线时，布线拓扑应如图所示。
- 使用 SI 仿真验证布局，并检查其结果是否满足验证指南中的时序和波形限制。（强制性）
DQS/DQ拓扑
图 5.6 和图 5.7 显示了 DQS/DQ 拓扑。下图中的 L1、L3 和 L8 表示走线层，a0 至 b2 表示走线长度。“ ”为 VIA。DQS 和 DQS# 走线的 Zodd 应为 40Ω±10%。DQ 和 DM 的 Z0 应为 45Ω±10%。请按照此图中描述的拓扑设计 DQS。
- DQS 对应该长度相等。→ a0=a0#
- 与其他信号线之间保持0.25mm或更大的距离。
- 使用 SI 仿真验证布局，并检查其结果是否满足验证指南中的时序和波形限制。（强制性）
目标信号: DDR_DMIA[0:1], DDR_DQA[0:15],DDR_DMIB[0:1],DDR_DQB_[0:15]
其他引脚的处理
其他引脚的处理如下。
- DDR_ZN：必须在 DDR_ZN 和 VSS (GND) 之间连接 120 (±1%) Ω 外部电阻。
- DDR_DTEST、DDR_ATEST：保持这些引脚开路。
|
牧师 |
日期 |
描述 | |
| 页 | 概括 | ||
| 0.70 | 26 年 2024 月 XNUMX 日 | ¾ | 发行第一版初稿 |
| 1.00 | 30 年 2024 月 XNUMX 日 | 5 | 1 结束view：添加了有关参考设计的描述。 |
| 8 | 3.1 网络交换限制：增加了有关DDR参数生成工具的描述。 | ||
RZ/T2H 和 RZ/N2H 组 LPDDR4 PCB 设计指南
- 出版日期：修订版 0.70 26 年 2024 月 1.00 日 修订版 30 2024 年 XNUMX 月 XNUMX 日
- 发布者: 瑞萨电子公司
常见问题解答
问：我可以复制或复印这份文件吗？
答：不可以，未经瑞萨电子事先书面同意，不得重印、复制或复印本文档。
问：如何获取有关瑞萨电子产品的更多信息？
答：如需进一步咨询，请联系瑞萨电子销售办事处。
文件/资源
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