F Ngói Nối tiếp Lite IV Intel FPGA IP Hướng dẫn sử dụng

Nội dung trốn

1 F Ngói Nối tiếp Lite IV Intel FPGA IP

2 Tài liệu / Tài nguyên

2.1 Tài liệu tham khảo

3 Bài viết liên quan

F Ngói Nối tiếp Lite IV Intel FPGA IP

View Fullscreen

Hướng dẫn sử dụng IP Intel® FPGA F-Tile Serial Lite IV
Đã cập nhật cho Intel® Quartus® Prime Design Suite: 22.1 Phiên bản IP: 5.0.0

Phiên bản trực tuyến Gửi phản hồi

UG-20324

ID: 683074 Phiên bản: 2022.04.28

Nội dung
Nội dung
1. Giới thiệu về Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV………………………….. 4
2. IP Intel FPGA trên F-Tile Serial Lite IVview………………….. 6 2.1. Thông tin phát hành………………………………..7 2.2. Các tính năng được hỗ trợ……………………………….. 7 2.3. Mức hỗ trợ phiên bản IP………………………………..8 2.4. Hỗ trợ cấp tốc độ thiết bị……………………………………..8 2.5. Mức độ sử dụng tài nguyên và độ trễ……………………………….9 2.6. Hiệu suất băng thông................................................................................................. 9
3. Bắt đầu………………………………..………. 11 3.1. Cài đặt và cấp phép lõi IP Intel FPGA……………………………… 11 3.1.1. Chế độ đánh giá IP Intel FPGA……..…….. 11 3.2. Chỉ định các thông số và tùy chọn IP……………………………… 14 3.3. Đã tạo File Cấu trúc…………………………………………… 14 3.4. Mô phỏng lõi IP Intel FPGA…………………………………… 16 3.4.1. Mô phỏng và kiểm chứng thiết kế……………………….. 17 3.5. Tổng hợp lõi IP trong các công cụ EDA khác……………………….. 17 3.6. Biên soạn thiết kế đầy đủ………………………………..18
4. Mô tả chức năng…………………………………………………….. 19 4.1. Đường dẫn dữ liệu TX ………..……..20 4.1.1. Bộ chuyển đổi TX MAC……………………………………….. 21 4.1.2. Chèn từ điều khiển (CW)……………………………… 23 4.1.3. TX CRC……………………………………………………28 4.1.4. Bộ mã hóa TX MII……………………………….29 4.1.5. TX PCS và PMA……………………………….. 30 4.2. Đường dẫn dữ liệu RX................................................................................................. 30 4.2.1. RX PCS và PMA……………………………….. 31 4.2.2. Bộ giải mã RX MII…………………………………………… 31 4.2.3. RX CRC ………………………………….. 31 4.2.4. RX Deskew……………………………….32 4.2.5. Loại bỏ RX CW……………………………………………35 4.3. Kiến trúc đồng hồ IP Intel FPGA của F-Tile Serial Lite IV…….…….……. 36 4.4. Đặt lại và khởi tạo liên kết………………………………..37 4.4.1. Trình tự khởi tạo và khởi tạo lại TX …………………….. 38 4.4.2. Trình tự thiết lập lại và khởi tạo RX………………….. 39 4.5. Tính toán tốc độ liên kết và hiệu quả băng thông……………………….. 40
5. Các thông số……………………………………. 42
6. Tín hiệu giao diện IP Intel FPGA của F-Tile Serial Lite IV……………………….. 44 6.1. Tín hiệu đồng hồ……..……..44 6.2. Thiết lập lại tín hiệu…………………………………… 44 6.3. Tín hiệu MAC……………………………….. 45 6.4. Tín hiệu cấu hình lại bộ thu phát…………………………………… 48 6.5. Tín hiệu PMA……..…………….. 49

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 2

Gửi phản hồi

Nội dung
7. Thiết kế với IP Intel FPGA của F-Tile Serial Lite IV………………………… 51 7.1. Hướng dẫn thiết lập lại……………………….. 51 7.2. Hướng dẫn xử lý lỗi……………………………………..51
8. Lưu trữ hướng dẫn sử dụng IP Intel FPGA IP F-Tile Serial Lite IV…………….. 52 9. Lịch sử sửa đổi tài liệu cho F-Tile Serial Lite IV Intel FPGA IP Hướng dẫn sử dụng………53

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 3

683074 | 2022.04.28 Gửi phản hồi

1. Giới thiệu về Hướng dẫn sử dụng IP Intel® FPGA của F-Tile Serial Lite IV

Tài liệu này mô tả các tính năng IP, mô tả kiến trúc, các bước tạo và hướng dẫn thiết kế IP Intel® FPGA F-Tile Serial Lite IV bằng cách sử dụng bộ thu phát F-tile trong thiết bị Intel AgilexTM.

Đối tượng dự kiến

Tài liệu này dành cho những người dùng sau:
· Kiến trúc sư thiết kế thực hiện lựa chọn IP trong giai đoạn lập kế hoạch thiết kế cấp hệ thống
· Nhà thiết kế phần cứng khi tích hợp IP vào thiết kế cấp hệ thống của họ
· Kỹ sư xác nhận trong giai đoạn xác thực phần cứng và mô phỏng cấp hệ thống

Tài liệu liên quan

Bảng sau liệt kê các tài liệu tham khảo khác có liên quan đến IP Intel FPGA F-Tile Serial Lite IV.

Bảng 1.

Tài liệu liên quan

Thẩm quyền giải quyết

F-Tile Serial Lite IV Intel FPGA IP Design Example Hướng dẫn sử dụng

Bảng dữ liệu thiết bị Intel Agilex

Sự miêu tả
Tài liệu này cung cấp cách tạo, hướng dẫn sử dụng và mô tả chức năng của thiết kế IP Intel FPGA IP F-Tile Serial Lite IV cũ.amptập tin trong thiết bị Intel Agilex.
Tài liệu này mô tả các đặc tính điện, đặc tính chuyển mạch, thông số kỹ thuật cấu hình và thời gian cho các thiết bị Intel Agilex.

Bảng 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Danh sách từ viết tắt và thuật ngữ
Từ viết tắt

Điều khiển mở rộng Word Reed-Solomon Sửa lỗi chuyển tiếp Vật lý trung bình Đính kèm Bộ thu phát Xung-AmpĐiều chế độ cao 4 cấp Không trở về XNUMX

tiếp tục…

Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là các nhãn hiệu của Intel Corporation hoặc các công ty con của Intel. Intel đảm bảo hiệu suất của FPGA và các sản phẩm bán dẫn của mình theo các thông số kỹ thuật hiện tại phù hợp với bảo hành tiêu chuẩn của Intel, nhưng có quyền thực hiện các thay đổi đối với bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc nghĩa vụ pháp lý phát sinh từ việc áp dụng hoặc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật của thiết bị trước khi dựa vào bất kỳ thông tin nào được công bố và trước khi đặt hàng sản phẩm hoặc dịch vụ. * Các tên và thương hiệu khác có thể được coi là tài sản của người khác.

ISO 9001: 2015 đã đăng ký

1. Giới thiệu về Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 683074 | 2022.04.28/XNUMX/XNUMX

PCS MII XGMII

Từ viết tắt

Mở rộng Mã hóa vật lý Giao diện độc lập với phương tiện truyền thông lớp con 10 Giao diện độc lập với phương tiện truyền thông Gigabit

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 5

683074 | 2022.04.28 Gửi phản hồi

2. IP Intel FPGA trên F-Tile Serial Lite IVview

Hình 1.

F-Tile Serial Lite IV Intel FPGA IP phù hợp để truyền dữ liệu băng thông cao cho các ứng dụng chip-to-chip, board-to-board và bảng nối đa năng.

IP Intel FPGA F-Tile Serial Lite IV kết hợp điều khiển truy cập phương tiện (MAC), lớp con mã hóa vật lý (PCS) và các khối đính kèm phương tiện vật lý (PMA). IP hỗ trợ tốc độ truyền dữ liệu lên tới 56 Gbps trên mỗi làn với tối đa bốn làn PAM4 hoặc 28 Gbps mỗi làn với tối đa 16 làn NRZ. IP này cung cấp băng thông cao, khung hình trên cao thấp, số lượng I/O thấp và hỗ trợ khả năng mở rộng cao cả về số lượng làn đường và tốc độ. IP này cũng có thể dễ dàng cấu hình lại với sự hỗ trợ của nhiều tốc độ dữ liệu với chế độ Ethernet PCS của bộ thu phát F-tile.

IP này hỗ trợ hai chế độ truyền:
· Chế độ cơ bản–Đây là chế độ phát trực tuyến thuần túy trong đó dữ liệu được gửi mà không có gói bắt đầu, chu kỳ trống và kết thúc gói để tăng băng thông. IP lấy dữ liệu hợp lệ đầu tiên làm điểm bắt đầu của một cụm.
· Chế độ đầy đủ–Đây là chế độ truyền gói. Ở chế độ này, IP sẽ gửi một cụm và một chu kỳ đồng bộ ở đầu và cuối gói dưới dạng dấu phân cách.

Sơ đồ khối cấp cao F-Tile Serial Lite IV

Giao diện phát trực tuyến Avalon TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

Bit 64*n làn (chế độ NRZ)/ 2*n bit làn (chế độ PAM4)

TX MAC

LẮP bộ chuyển đổi

MÃ HÓA MII

PCS tùy chỉnh

TX chiếc

TX MII

EMIB ENCODE SCRAMBLER FEC

TP PMA

n Bit làn (chế độ PAM4)/ n Bit làn (chế độ NRZ)
Giao diện nối tiếp TX

Giao diện phát trực tuyến Avalon RX
Bit 64*n làn (chế độ NRZ)/ 2*n bit làn (chế độ PAM4)

Chiếc RX

CW RMV

BÀN LÀM VIỆC

Tôi

& CĂN HỘ GIẢI MÃ

RX MII

EMIB

GIẢI MÃ BLOCK SYNC & FEC DESCRAMBLER

RX PMA

Trách nhiệm xã hội của công ty

2n làn bit (chế độ PAM4)/ n làn bit (chế độ NRZ) Giao diện nối tiếp RX
Cấu hình đăng ký giao diện ánh xạ bộ nhớ Avalon

Huyền thoại

Logic mềm

Logic cứng

ISO 9001: 2015 đã đăng ký

2. IP Intel FPGA trên F-Tile Serial Lite IVview 683074 | 2022.04.28

Bạn có thể tạo thiết kế IP Intel FPGA F-Tile Serial Lite IV cũamples để tìm hiểu thêm về các tính năng IP. Tham khảo F-Tile Serial Lite IV Intel FPGA IP Design Example Hướng dẫn sử dụng.
Thông tin liên quan · Mô tả chức năng ở trang 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Hướng dẫn sử dụng

2.1. Để lại thông tin

Các phiên bản Intel FPGA IP phù hợp với các phiên bản phần mềm Intel Quartus® Prime Design Suite cho đến phiên bản 19.1. Bắt đầu từ phần mềm Intel Quartus Prime Design Suite phiên bản 19.2, Intel FPGA IP có sơ đồ lập phiên bản mới.

Số phiên bản Intel FPGA IP (XYZ) có thể thay đổi theo từng phiên bản phần mềm Intel Quartus Prime. Một sự thay đổi trong:

· X biểu thị bản sửa đổi chính của IP. Nếu bạn cập nhật phần mềm Intel Quartus Prime, bạn phải tạo lại IP.
· Y cho biết IP bao gồm các tính năng mới. Tạo lại IP của bạn để bao gồm các tính năng mới này.
· Z cho biết IP bao gồm những thay đổi nhỏ. Tạo lại IP của bạn để bao gồm những thay đổi này.

Bảng 3.

Thông tin phát hành IP Intel FPGA F-Tile Serial Lite IV

Mục IP Phiên bản Phiên bản Intel Quartus Prime Ngày phát hành Mã đặt hàng

5.0.0 22.1 2022.04.28 IP-SLITE4F

Sự miêu tả

2.2. Các tính năng được hỗ trợ
Bảng sau liệt kê các tính năng có sẵn trong F-Tile Serial Lite IV Intel FPGA IP:

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 7

2. IP Intel FPGA trên F-Tile Serial Lite IVview 683074 | 2022.04.28

Bảng 4.

Tính năng IP Intel FPGA của F-Tile Serial Lite IV

Tính năng

Sự miêu tả

Chuyển dữ liệu

· Đối với chế độ PAM4:
— FHT chỉ hỗ trợ 56.1, 58 và 116 Gbps trên mỗi làn với tối đa 4 làn.
— FGT hỗ trợ tốc độ lên tới 58 Gbps mỗi làn với tối đa 12 làn.
Tham khảo Bảng 18 trên trang 42 để biết thêm chi tiết về tốc độ dữ liệu thu phát được hỗ trợ cho chế độ PAM4.
· Đối với chế độ NRZ:
— FHT chỉ hỗ trợ 28.05 và 58 Gbps trên mỗi làn với tối đa 4 làn.
— FGT đang hỗ trợ tốc độ lên tới 28.05 Gbps mỗi làn với tối đa 16 làn.
Tham khảo Bảng 18 trên trang 42 để biết thêm chi tiết về tốc độ dữ liệu thu phát được hỗ trợ cho chế độ NRZ.
· Hỗ trợ chế độ truyền phát liên tục (Cơ bản) hoặc gói (Đầy đủ).
· Hỗ trợ các gói khung có chi phí thấp.
· Hỗ trợ chuyển chi tiết byte cho mọi kích thước cụm.
· Hỗ trợ căn chỉnh làn đường do người dùng bắt đầu hoặc tự động.
· Hỗ trợ thời gian căn chỉnh có thể lập trình.

Máy tính cá nhân

· Sử dụng logic IP cứng giao tiếp với bộ thu phát F-tile Intel Agilex để giảm tài nguyên logic mềm.
· Hỗ trợ chế độ điều chế PAM4 cho thông số kỹ thuật 100GBASE-KP4. RS-FEC luôn được bật ở chế độ điều chế này.
· Hỗ trợ NRZ với chế độ điều chế RS-FEC tùy chọn.
· Hỗ trợ giải mã mã hóa 64b/66b.

Phát hiện và xử lý lỗi

· Hỗ trợ kiểm tra lỗi CRC trên đường dẫn dữ liệu TX và RX. · Hỗ trợ kiểm tra lỗi liên kết RX. · Hỗ trợ phát hiện lỗi RX PCS.

Giao diện

· Chỉ hỗ trợ truyền gói song công hoàn toàn với các liên kết độc lập.
· Sử dụng kết nối điểm-điểm với nhiều thiết bị FPGA với độ trễ truyền tải thấp.
· Hỗ trợ các lệnh do người dùng xác định.

2.3. Cấp độ hỗ trợ phiên bản IP

Phần mềm Intel Quartus Prime và thiết bị Intel FPGA hỗ trợ cho IP Intel FPGA F-Tile Serial Lite IV như sau:

Bảng 5.

Phiên bản IP và cấp độ hỗ trợ

Intel Quartus Prime 22.1

Thiết bị Bộ thu phát F-tile Intel Agilex

Phiên bản IP Biên dịch mô phỏng Thiết kế phần cứng

5.0.0

2.4. Hỗ trợ cấp tốc độ thiết bị
F-Tile Serial Lite IV Intel FPGA IP hỗ trợ các cấp tốc độ sau cho thiết bị Intel Agilex F-tile: · Cấp tốc độ thu phát: -1, -2 và -3 · Cấp tốc độ lõi: -1, -2 và - 3

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 8

Gửi phản hồi

2. IP Intel FPGA trên F-Tile Serial Lite IVview 683074 | 2022.04.28

Thông tin liên quan
Bảng dữ liệu thiết bị Intel Agilex Thông tin thêm về tốc độ dữ liệu được hỗ trợ trong bộ thu phát F-tile Intel Agilex.

2.5. Sử dụng tài nguyên và độ trễ

Tài nguyên và độ trễ cho IP Intel FPGA F-Tile Serial Lite IV được lấy từ phần mềm Intel Quartus Prime Pro Edition phiên bản 22.1.

Bảng 6.

Intel Agilex F-Tile Serial Lite IV Sử dụng tài nguyên IP Intel FPGA
Phép đo độ trễ dựa trên độ trễ khứ hồi từ đầu vào lõi TX đến đầu ra lõi RX.

Loại máy thu phát

Khác nhau

Số làn dữ liệu Chế độ RS-FEC ALM

Độ trễ (chu kỳ xung nhịp lõi TX)

FGT

28.05 Gbps NRZ 16

Khuyết tật cơ bản 21,691 65

Người khuyết tật hoàn toàn 22,135 65

Kích hoạt cơ bản 21,915 189

Kích hoạt đầy đủ 22,452 189

58 Gbps PAM4 12

Kích hoạt cơ bản 28,206 146

Kích hoạt đầy đủ 30,360 146

FHT

NRZ 58 Gbps

Kích hoạt cơ bản 15,793 146

Kích hoạt đầy đủ 16,624 146

58 Gbps PAM4 4

Kích hoạt cơ bản 15,771 154

Kích hoạt đầy đủ 16,611 154

116 Gbps PAM4 4

Kích hoạt cơ bản 21,605 128

Kích hoạt đầy đủ 23,148 128

2.6. Hiệu quả băng thông

Bảng 7.

Hiệu quả băng thông

Chế độ thu phát biến

PAM4

Chế độ truyền phát RS-FEC

Đã kích hoạt đầy đủ

Đã bật cơ bản

Tốc độ bit giao diện nối tiếp tính bằng Gbps (RAW_RATE)
Kích thước bùng nổ của lần truyền theo số từ (BURST_SIZE) (1)
Khoảng thời gian căn chỉnh trong chu kỳ xung nhịp (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Cài đặt

NRZ

Đầy

Tàn tật

Đã bật

28.0

2,048

4,096

Cơ bản bị vô hiệu hóa 28.0

Đã bật 28.0

4,194,304

4,096

4,096 tiếp tục…

(1) BURST_SIZE cho chế độ Cơ bản tiến tới vô cùng, do đó sử dụng số lượng lớn.

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 9

2. IP Intel FPGA trên F-Tile Serial Lite IVview 683074 | 2022.04.28

Biến số

Cài đặt

mã hóa 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Tổng kích thước cụm về số lượng từ (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Chu kỳ đánh dấu căn chỉnh 81,915 trong chu kỳ đồng hồ (ALIGN_MARKER_PERIOD)

81,915

81,916

Chiều rộng điểm đánh dấu căn chỉnh trong 5

chu kỳ đồng hồ

(ALIGN_MARKER_WIDTH)

Hiệu quả băng thông (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Tỷ lệ hiệu quả (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Tần số xung nhịp người dùng tối đa (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Thông tin liên quan Tính toán tốc độ liên kết và hiệu quả băng thông ở trang 40

(2) Ở chế độ Đầy đủ, kích thước BURST_SIZE_OVHD bao gồm START/END các Từ Điều khiển được ghép nối trong luồng dữ liệu.
(3) Đối với chế độ Cơ bản, BURST_SIZE_OVHD là 0 vì không có START/END trong khi phát trực tuyến.
(4) Tham khảo Tính toán tốc độ liên kết và hiệu quả băng thông để tính toán hiệu quả băng thông.
(5) Tham khảo Tính toán tốc độ liên kết và hiệu quả băng thông để tính tốc độ hiệu quả.
(6) Tham khảo Tính toán tốc độ liên kết và hiệu quả băng thông để tính toán tần số xung nhịp tối đa của người dùng.

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 10

Gửi phản hồi

683074 | 2022.04.28 Gửi phản hồi

3. Bắt đầu

3.1. Cài đặt và cấp phép lõi IP Intel FPGA

Cài đặt phần mềm Intel Quartus Prime bao gồm thư viện Intel FPGA IP. Thư viện này cung cấp nhiều lõi IP hữu ích cho mục đích sử dụng sản xuất của bạn mà không cần giấy phép bổ sung. Một số lõi IP Intel FPGA yêu cầu mua giấy phép riêng để sử dụng trong sản xuất. Chế độ đánh giá IP Intel FPGA cho phép bạn đánh giá các lõi IP Intel FPGA được cấp phép này trong mô phỏng và phần cứng trước khi quyết định mua giấy phép lõi IP sản xuất đầy đủ. Bạn chỉ cần mua giấy phép sản xuất đầy đủ cho lõi IP Intel được cấp phép sau khi hoàn thành kiểm tra phần cứng và sẵn sàng sử dụng IP trong sản xuất.

Phần mềm Intel Quartus Prime cài đặt lõi IP ở các vị trí sau theo mặc định:

Hình 2.

Đường dẫn cài đặt lõi IP
intelFPGA(_pro) quartus – Chứa ip phần mềm Intel Quartus Prime – Chứa thư viện IP Intel FPGA và các thay đổi lõi IP của bên thứ ba – Chứa mã nguồn thư viện IP Intel FPGA – Chứa nguồn IP Intel FPGA files

Bảng 8.

Vị trí lắp đặt lõi IP

Vị trí

Phần mềm

:intelFPGA_proquartusipaltera

Phiên bản Intel Quartus Prime Pro

:/intelFPGA_pro/quartus/ip/altera Phiên bản Intel Quartus Prime Pro

Nền tảng Windows* Linux*

Ghi chú:

Phần mềm Intel Quartus Prime không hỗ trợ khoảng trắng trong đường dẫn cài đặt.

3.1.1. Chế độ đánh giá IP Intel FPGA
Chế độ đánh giá IP Intel FPGA miễn phí cho phép bạn đánh giá lõi IP Intel FPGA được cấp phép trong mô phỏng và phần cứng trước khi mua. Chế độ đánh giá IP Intel FPGA hỗ trợ các đánh giá sau mà không cần giấy phép bổ sung:
· Mô phỏng hành vi của lõi IP Intel FPGA được cấp phép trong hệ thống của bạn. · Xác minh chức năng, kích thước và tốc độ của lõi IP một cách nhanh chóng và dễ dàng. · Tạo lập trình thiết bị có giới hạn thời gian files dành cho các thiết kế bao gồm lõi IP. · Lập trình một thiết bị với lõi IP của bạn và xác minh thiết kế của bạn trong phần cứng.

ISO 9001: 2015 đã đăng ký

3. Bắt đầu
683074 | 2022.04.28
Chế độ đánh giá IP Intel FPGA hỗ trợ các chế độ hoạt động sau:
· Tethered–Cho phép chạy thiết kế chứa IP Intel FPGA được cấp phép vô thời hạn với kết nối giữa bo mạch của bạn và máy tính chủ. Chế độ Tethered yêu cầu một nhóm hành động thử nghiệm chung nối tiếp (JTAG) cáp được kết nối giữa JTAG cổng trên bo mạch của bạn và máy tính chủ đang chạy Intel Quartus Prime Programmer trong suốt giai đoạn đánh giá phần cứng. Lập trình viên chỉ yêu cầu cài đặt tối thiểu phần mềm Intel Quartus Prime và không yêu cầu giấy phép Intel Quartus Prime. Máy tính chủ kiểm soát thời gian đánh giá bằng cách gửi tín hiệu định kỳ đến thiết bị thông qua JTAG Hải cảng. Nếu tất cả các lõi IP được cấp phép trong thiết kế đều hỗ trợ chế độ kết nối, thời gian đánh giá sẽ diễn ra cho đến khi mọi đánh giá lõi IP hết hạn. Nếu tất cả các lõi IP hỗ trợ thời gian đánh giá không giới hạn thì thiết bị sẽ không bị hết thời gian chờ.
· Untethered–Cho phép chạy thiết kế chứa IP được cấp phép trong một thời gian giới hạn. Lõi IP trở lại chế độ không kết nối nếu thiết bị ngắt kết nối khỏi máy tính chủ chạy phần mềm Intel Quartus Prime. Lõi IP cũng trở lại chế độ không kết nối nếu bất kỳ lõi IP được cấp phép nào khác trong thiết kế không hỗ trợ chế độ kết nối.
Khi hết thời gian đánh giá đối với bất kỳ IP Intel FPGA được cấp phép nào trong thiết kế, thiết kế sẽ ngừng hoạt động. Tất cả các lõi IP sử dụng Chế độ đánh giá IP Intel FPGA đều hết thời gian đồng thời khi bất kỳ lõi IP nào trong thiết kế hết thời gian chờ. Khi hết thời gian đánh giá, bạn phải lập trình lại thiết bị FPGA trước khi tiếp tục xác minh phần cứng. Để mở rộng việc sử dụng lõi IP cho hoạt động sản xuất, hãy mua giấy phép sản xuất đầy đủ cho lõi IP.
Bạn phải mua giấy phép và tạo khóa cấp phép sản xuất đầy đủ trước khi có thể tạo lập trình thiết bị không hạn chế file. Trong Chế độ đánh giá IP Intel FPGA, Trình biên dịch chỉ tạo lập trình thiết bị có giới hạn thời gian file ( _time_limited.sof) hết hạn vào thời điểm giới hạn.

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 12

Gửi phản hồi

3. Bắt đầu 683074 | 2022.04.28/XNUMX/XNUMX

Hình 3.

Luồng chế độ đánh giá IP Intel FPGA
Cài đặt phần mềm Intel Quartus Prime với Thư viện IP Intel FPGA

Tham số hóa và khởi tạo lõi IP Intel FPGA được cấp phép

Xác minh IP trong Trình mô phỏng được hỗ trợ

Biên dịch thiết kế trong phần mềm Intel Quartus Prime

Tạo lập trình thiết bị có giới hạn thời gian File

Lập trình thiết bị Intel FPGA và xác minh hoạt động trên bo mạch
Không có IP sẵn sàng để sử dụng sản xuất?
Có Mua toàn bộ sản phẩm
Giấy phép IP

Ghi chú:

Bao gồm IP được cấp phép trong các sản phẩm thương mại
Tham khảo hướng dẫn sử dụng của từng lõi IP để biết các bước tham số hóa và chi tiết triển khai.
Intel cấp phép lõi IP trên cơ sở vĩnh viễn cho mỗi chỗ ngồi. Phí giấy phép bao gồm bảo trì và hỗ trợ năm đầu tiên. Bạn phải gia hạn hợp đồng bảo trì để nhận các bản cập nhật, sửa lỗi và hỗ trợ kỹ thuật sau năm đầu tiên. Bạn phải mua giấy phép sản xuất đầy đủ cho lõi IP Intel FPGA yêu cầu giấy phép sản xuất trước khi tạo lập trình files mà bạn có thể sử dụng trong thời gian không giới hạn. Trong Chế độ đánh giá IP Intel FPGA, Trình biên dịch chỉ tạo lập trình thiết bị có giới hạn thời gian file ( _time_limited.sof) hết hạn vào thời điểm giới hạn. Để nhận khóa cấp phép sản xuất của bạn, hãy truy cập Trung tâm cấp phép tự phục vụ Intel FPGA.
Thỏa thuận cấp phép phần mềm Intel FPGA chi phối việc cài đặt và sử dụng lõi IP được cấp phép, phần mềm thiết kế Intel Quartus Prime và tất cả lõi IP không được cấp phép.

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 13

3. Bắt đầu 683074 | 2022.04.28/XNUMX/XNUMX
Thông tin liên quan · Trung tâm hỗ trợ cấp phép Intel FPGA · Giới thiệu về cài đặt và cấp phép phần mềm Intel FPGA
3.2. Chỉ định các tham số và tùy chọn IP
Trình chỉnh sửa tham số IP cho phép bạn nhanh chóng định cấu hình biến thể IP tùy chỉnh của mình. Sử dụng các bước sau để chỉ định các tùy chọn và thông số IP trong phần mềm Intel Quartus Prime Pro Edition.
1. Nếu bạn chưa có dự án Intel Quartus Prime Pro Edition để tích hợp IP Intel FPGA F-Tile Serial Lite IV của mình, bạn phải tạo một dự án. Một. Trong phiên bản Intel Quartus Prime Pro, hãy nhấp vào File Trình hướng dẫn dự án mới để tạo dự án Quartus Prime mới, hoặc File Open Project để mở một dự án Quartus Prime hiện có. Trình hướng dẫn sẽ nhắc bạn chỉ định một thiết bị. b. Chỉ định dòng thiết bị Intel Agilex và chọn thiết bị xếp F sản xuất đáp ứng các yêu cầu về cấp tốc độ cho IP. c. Bấm vào Kết thúc.
2. Trong Danh mục IP, định vị và chọn IP Intel FPGA F-Tile Serial Lite IV. Cửa sổ Biến thể IP mới xuất hiện.
3. Chỉ định tên cấp cao nhất cho biến thể IP tùy chỉnh mới của bạn. Trình chỉnh sửa tham số lưu cài đặt biến thể IP trong một file đặt tên .ip.
4. Nhấp vào OK. Trình chỉnh sửa tham số xuất hiện. 5. Chỉ định các tham số cho biến thể IP của bạn. Tham khảo phần Thông số để biết
thông tin về các thông số IP Intel FPGA của F-Tile Serial Lite IV. 6. Tùy chọn, để tạo ra một thử nghiệm mô phỏng hoặc biên dịch và thiết kế phần cứng
example, hãy làm theo hướng dẫn trong Design Example Hướng dẫn sử dụng. 7. Nhấp vào Tạo HDL. Hộp thoại Thế hệ xuất hiện. 8. Chỉ định đầu ra file các tùy chọn tạo, sau đó bấm Tạo. Biến thể IP
files tạo ra theo thông số kỹ thuật của bạn. 9. Nhấp vào Kết thúc. Trình chỉnh sửa tham số thêm .ip cấp cao nhất file đến hiện tại
dự án một cách tự động. Nếu bạn được nhắc thêm .ip theo cách thủ công file vào dự án, nhấp vào Thêm/Xóa dự án Files trong Project để thêm file. 10. Sau khi tạo và khởi tạo biến thể IP của bạn, hãy thực hiện các phép gán chân thích hợp để kết nối các cổng và đặt mọi tham số RTL thích hợp cho mỗi phiên bản.
Thông tin liên quan Thông số ở trang 42
3.3. Đã tạo File Kết cấu
Phần mềm Intel Quartus Prime Pro Edition tạo ra đầu ra IP sau file kết cấu.
Để biết thông tin về file cấu trúc của thiết kế cũamptập tin, hãy tham khảo F-Tile Serial Lite IV Intel FPGA IP Design Example Hướng dẫn sử dụng.

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 14

Gửi phản hồi

3. Bắt đầu 683074 | 2022.04.28/XNUMX/XNUMX

Hình 4. IP Intel FPGA F-Tile Serial Lite IV được tạo Files
.ip – Tích hợp IP file

Biến thể IP files

_ Biến thể IP files

example_design

.cmp – Khai báo thành phần VHDL file _bb.v – Tổng hợp EDA hộp đen Verilog HDL file _inst.v và .vhd – Sampcác mẫu khởi tạo tập tin .xml- Báo cáo XML file

Exampvị trí tập tin cho thiết kế lõi IP của bạnample fileS. Vị trí mặc định là example_design, nhưng bạn được nhắc chỉ định một đường dẫn khác.

.qgsimc – Liệt kê các tham số mô phỏng để hỗ trợ tái tạo tăng dần .qgsynthc – Liệt kê các tham số tổng hợp để hỗ trợ tái tạo tăng dần

.qip – Liệt kê tổng hợp IP files

_Generation.rpt- Báo cáo tạo IP

.sopcinfo- Tích hợp chuỗi công cụ phần mềm file .html- Dữ liệu bản đồ bộ nhớ và kết nối

.csv – Gán mã pin file

.spd – Kết hợp các tập lệnh mô phỏng riêng lẻ

sim mô phỏng files

tổng hợp IP tổng hợp files

.v Mô phỏng cấp cao nhất file

.v Tổng hợp IP cấp cao nhất file

Kịch bản mô phỏng

Thư viện lõi phụ

tổng hợp
Tổng hợp lõi phụ files

sim
Mô phỏng lõi phụ files

Bảng 9.

Đã tạo IP Intel FPGA F-Tile Serial Lite IV Files

File Tên

Sự miêu tả

.ip

Hệ thống Trình thiết kế nền tảng hoặc biến thể IP cấp cao nhất file. là tên mà bạn đặt cho biến thể IP của mình.

.cmp

Khai báo thành phần VHDL (.cmp) file là một văn bản file chứa các định nghĩa chung và cổng cục bộ mà bạn có thể sử dụng trong thiết kế VHDL files.

.html

Một báo cáo chứa thông tin kết nối, bản đồ bộ nhớ hiển thị địa chỉ của từng nô lệ đối với từng chủ mà nó được kết nối và các phép gán tham số.

_thế hệ.rpt

Nhật ký tạo IP hoặc Trình thiết kế nền tảng file. Tóm tắt các thông báo trong quá trình tạo IP.

.qgsimc

Liệt kê các tham số mô phỏng để hỗ trợ tái tạo gia tăng.

.qgsynthc

Liệt kê các tham số tổng hợp để hỗ trợ tái tạo gia tăng.

.qip

Chứa tất cả thông tin cần thiết về thành phần IP để tích hợp và biên dịch thành phần IP trong phần mềm Intel Quartus Prime.
tiếp tục…

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 15

3. Bắt đầu 683074 | 2022.04.28/XNUMX/XNUMX

File Tên .sopcinfo
.csv .spd _bb.v _inst.v hoặc _inst.vhd .regmap
.svd
.v hoặc .vhd cố vấn/ tóm tắt/vcs/ tóm tắt/vcsmx/ xcelium/ mô-đun con/ /

Sự miêu tả
Mô tả các kết nối và tham số thành phần IP trong hệ thống Platform Designer của bạn. Bạn có thể phân tích nội dung của nó để nhận được yêu cầu khi phát triển trình điều khiển phần mềm cho các thành phần IP. Các công cụ hạ nguồn như chuỗi công cụ Nios® II sử dụng công cụ này file. .sopcinfo file và hệ thống.h file được tạo cho chuỗi công cụ Nios II bao gồm thông tin bản đồ địa chỉ cho từng nô lệ liên quan đến từng chủ truy cập nô lệ. Các chủ khác nhau có thể có một bản đồ địa chỉ khác nhau để truy cập vào một thành phần nô lệ cụ thể.
Chứa thông tin về trạng thái nâng cấp của thành phần IP.
Đầu vào bắt buộc file cho ip-make-simscript để tạo tập lệnh mô phỏng cho trình mô phỏng được hỗ trợ. .Spd file chứa một danh sách fileđược tạo để mô phỏng, cùng với thông tin về các ký ức mà bạn có thể khởi tạo.
Bạn có thể sử dụng hộp đen Verilog (_bb.v) file dưới dạng khai báo mô-đun trống để sử dụng làm hộp đen.
HDL cũampmẫu khởi tạo le. Bạn có thể sao chép và dán nội dung này file vào HDL của bạn file để khởi tạo biến thể IP.
Nếu IP chứa thông tin đăng ký, .regmap file tạo ra. Bản đồ .reg file mô tả thông tin bản đồ thanh ghi của giao diện chủ và giao diện phụ. Đây file bổ sung cho .sopcinfo file bằng cách cung cấp thông tin đăng ký chi tiết hơn về hệ thống. Điều này cho phép hiển thị đăng ký views và số liệu thống kê có thể tùy chỉnh của người dùng trong Bảng điều khiển Hệ thống.
Cho phép các công cụ gỡ lỗi hệ thống của hệ thống bộ xử lý cứng (HPS) view bản đồ đăng ký của các thiết bị ngoại vi được kết nối với HPS trong hệ thống Platform Designer. Trong quá trình tổng hợp, .svd files dành cho các giao diện phụ hiển thị với các bản chính của Bảng điều khiển Hệ thống được lưu trữ trong .sof file trong phần gỡ lỗi. Bảng điều khiển hệ thống đọc phần này mà Nhà thiết kế nền tảng có thể truy vấn để đăng ký thông tin bản đồ. Đối với hệ thống phụ, Trình thiết kế nền tảng có thể truy cập vào các thanh ghi theo tên.
HDL files khởi tạo từng mô hình con hoặc IP con để tổng hợp hoặc mô phỏng.
Chứa tập lệnh ModelSim*/QuestaSim* msim_setup.tcl để thiết lập và chạy mô phỏng.
Chứa tập lệnh shell vcs_setup.sh để thiết lập và chạy mô phỏng VCS*. Chứa tập lệnh shell vcsmx_setup.sh và synopsys_sim.setup file để thiết lập và chạy mô phỏng VCS MX.
Chứa tập lệnh shell xcelium_setup.sh và thiết lập khác files để thiết lập và chạy mô phỏng Xcelium*.
Chứa HDL files cho các mô-đun con IP.
Đối với mỗi thư mục IP con được tạo, Platform Designer sẽ tạo các thư mục con synth/ và sim/.

3.4. Mô phỏng lõi IP Intel FPGA
Phần mềm Intel Quartus Prime hỗ trợ mô phỏng RTL lõi IP trong các trình mô phỏng EDA cụ thể. Tạo IP tùy chọn tạo mô phỏng files, bao gồm mô hình mô phỏng chức năng, mọi testbench (hoặc examptập tin thiết kế) và các tập lệnh thiết lập trình mô phỏng dành riêng cho nhà cung cấp cho từng lõi IP. Bạn có thể sử dụng mô hình mô phỏng chức năng và bất kỳ testbench hoặc ex nàoample thiết kế cho mô phỏng. Đầu ra tạo IP cũng có thể bao gồm các tập lệnh để biên dịch và chạy bất kỳ testbench nào. Các tập lệnh liệt kê tất cả các mô hình hoặc thư viện bạn cần để mô phỏng lõi IP của mình.

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 16

Gửi phản hồi

3. Bắt đầu 683074 | 2022.04.28/XNUMX/XNUMX

Phần mềm Intel Quartus Prime cung cấp khả năng tích hợp với nhiều trình mô phỏng và hỗ trợ nhiều luồng mô phỏng, bao gồm các luồng mô phỏng tùy chỉnh và theo kịch bản của riêng bạn. Cho dù bạn chọn luồng nào, mô phỏng lõi IP bao gồm các bước sau:
1. Tạo IP HDL, testbench (hoặc examptập tin thiết kế) và tập lệnh thiết lập trình mô phỏng files.
2. Thiết lập môi trường mô phỏng của bạn và mọi tập lệnh mô phỏng.
3. Biên dịch thư viện mô hình mô phỏng.
4. Chạy trình mô phỏng của bạn.

3.4.1. Mô phỏng và xác minh thiết kế

Theo mặc định, trình chỉnh sửa tham số tạo các tập lệnh dành riêng cho trình mô phỏng chứa các lệnh để biên dịch, xây dựng và mô phỏng các mô hình Intel FPGA IP và thư viện mô hình mô phỏng fileS. Bạn có thể sao chép các lệnh vào tập lệnh testbench mô phỏng của mình hoặc chỉnh sửa chúng files để thêm các lệnh biên dịch, xây dựng và mô phỏng thiết kế và thử nghiệm của bạn.

Bảng 10. Tập lệnh mô phỏng lõi IP Intel FPGA

Trình mô phỏng

File Thư mục

Mô hìnhSim

_sim/cố vấn

QuestaSim

VCS

_sim/tóm tắt/vcs

VCS MX

_sim/tóm tắt/vcsmx

Xcelium

_sim/xcelium

Tập lệnh msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Tổng hợp lõi IP trong các công cụ EDA khác
Tùy chọn, sử dụng một công cụ EDA được hỗ trợ khác để tổng hợp thiết kế bao gồm lõi IP Intel FPGA. Khi bạn tạo tổng hợp lõi IP fileĐể sử dụng với các công cụ tổng hợp EDA của bên thứ ba, bạn có thể tạo danh sách mạng ước tính khu vực và thời gian. Để bật tính năng tạo, hãy bật Tạo ước tính tài nguyên và thời gian cho các công cụ tổng hợp EDA của bên thứ ba khi tùy chỉnh biến thể IP của bạn.
Danh sách mạng ước tính khu vực và thời gian mô tả kiến trúc và kết nối lõi IP nhưng không bao gồm thông tin chi tiết về chức năng thực sự. Thông tin này cho phép một số công cụ tổng hợp của bên thứ ba báo cáo ước tính khu vực và thời gian tốt hơn. Ngoài ra, các công cụ tổng hợp có thể sử dụng thông tin về thời gian để đạt được sự tối ưu hóa theo thời gian và cải thiện chất lượng kết quả.
Phần mềm Intel Quartus Prime tạo ra _syn.v danh sách mạng file ở định dạng Verilog HDL, bất kể đầu ra file định dạng bạn chỉ định. Nếu bạn sử dụng netlist này để tổng hợp, bạn phải bao gồm trình bao bọc lõi IP file .v hoặc .vhd trong dự án Intel Quartus Prime của bạn.

(7) Nếu bạn chưa thiết lập tùy chọn công cụ EDA– cho phép bạn khởi động trình mô phỏng EDA của bên thứ ba từ phần mềm Intel Quartus Prime – hãy chạy tập lệnh này trong bảng điều khiển Tcl của trình mô phỏng ModelSim hoặc QuestaSim (không phải trong phần mềm Intel Quartus Prime Bảng điều khiển Tcl) để tránh bất kỳ lỗi nào.

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 17

3. Bắt đầu 683074 | 2022.04.28/XNUMX/XNUMX
3.6. Biên soạn thiết kế đầy đủ
Bạn có thể sử dụng lệnh Bắt đầu biên dịch trên menu Xử lý trong phần mềm Intel Quartus Prime Pro Edition để biên dịch thiết kế của mình.

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 18

Gửi phản hồi

683074 | 2022.04.28 Gửi phản hồi

4. Mô tả chức năng

Hình 5.

F-Tile Serial Lite IV Intel FPGA IP bao gồm MAC và Ethernet PCS. MAC giao tiếp với PCS tùy chỉnh thông qua giao diện MII.

IP hỗ trợ hai chế độ điều chế:
· PAM4–Cung cấp số làn đường từ 1 đến 12 để lựa chọn. IP luôn khởi tạo hai kênh PCS cho mỗi làn ở chế độ điều chế PAM4.
· NRZ–Cung cấp số làn đường từ 1 đến 16 để lựa chọn.

Mỗi chế độ điều chế hỗ trợ hai chế độ dữ liệu:
· Chế độ cơ bản–Đây là chế độ phát trực tuyến thuần túy trong đó dữ liệu được gửi mà không có gói bắt đầu, chu kỳ trống và kết thúc gói để tăng băng thông. IP lấy dữ liệu hợp lệ đầu tiên làm điểm bắt đầu của một cụm.

Truyền dữ liệu ở chế độ cơ bản tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001: 2015 đã đăng ký

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Hình 6.

· Chế độ đầy đủ–Đây là truyền dữ liệu chế độ gói. Ở chế độ này, IP sẽ gửi một cụm và một chu kỳ đồng bộ ở đầu và cuối gói dưới dạng dấu phân cách.

Truyền dữ liệu ở chế độ đầy đủ tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Thông tin liên quan · F-Tile Serial Lite IV Intel FPGA IP Overview ở trang 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Hướng dẫn sử dụng

4.1. Đường dẫn dữ liệu TX
Đường dữ liệu TX bao gồm các thành phần sau: · Bộ chuyển đổi MAC · Khối chèn từ điều khiển · CRC · Bộ mã hóa MII · Khối PCS · Khối PMA

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 20

Gửi phản hồi

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX
Hình 7. Đường dẫn dữ liệu TX

Từ logic của người dùng

TX MAC

Giao diện phát trực tuyến Avalon

Bộ chuyển đổi MAC

Kiểm soát chèn từ

CRC

Bộ mã hóa MII

Giao diện MII tùy chỉnh PCS
PCS và PMA

Giao diện nối tiếp TX với thiết bị FPGA khác

4.1.1. Bộ chuyển đổi MAC TX
Bộ điều hợp TX MAC điều khiển việc truyền dữ liệu tới logic người dùng bằng giao diện truyền phát Avalon®. Khối này hỗ trợ việc truyền tải thông tin và điều khiển luồng thông tin do người dùng xác định.

Chuyển thông tin do người dùng xác định

Ở chế độ Đầy đủ, IP cung cấp tín hiệu tx_is_usr_cmd mà bạn có thể sử dụng để bắt đầu chu trình thông tin do người dùng xác định chẳng hạn như truyền XOFF/XON tới logic người dùng. Bạn có thể bắt đầu chu kỳ truyền thông tin do người dùng xác định bằng cách xác nhận tín hiệu này và truyền thông tin bằng cách sử dụng tx_avs_data cùng với xác nhận tín hiệu tx_avs_startofpacket và tx_avs_valid. Sau đó, khối sẽ xác nhận lại tx_avs_ready trong hai chu kỳ.

Ghi chú:

Tính năng thông tin do người dùng xác định chỉ khả dụng ở chế độ Đầy đủ.

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 21

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Hình 8.

Kiểm soát lưu lượng

Có những điều kiện mà TX MAC chưa sẵn sàng nhận dữ liệu từ logic người dùng, chẳng hạn như trong quá trình căn chỉnh lại liên kết hoặc khi không có sẵn dữ liệu để truyền từ logic người dùng. Để tránh mất dữ liệu do những điều kiện này, IP sử dụng tín hiệu tx_avs_ready để kiểm soát luồng dữ liệu từ logic người dùng. IP xác nhận lại tín hiệu khi xảy ra các điều kiện sau:
· Khi tx_avs_startofpacket được xác nhận, tx_avs_ready được xác nhận lại trong một chu kỳ đồng hồ.
· Khi tx_avs_endofpacket được xác nhận, tx_avs_ready được xác nhận lại trong một chu kỳ đồng hồ.
· Khi bất kỳ CW ghép nối nào được xác nhận, tx_avs_ready sẽ được xác nhận lại trong hai chu kỳ đồng hồ.
· Khi việc chèn điểm đánh dấu căn chỉnh RS-FEC xảy ra ở giao diện PCS tùy chỉnh, tx_avs_ready được xác nhận lại trong bốn chu kỳ xung nhịp.
· Cứ 17 chu kỳ xung nhịp lõi Ethernet ở chế độ điều chế PAM4 và cứ 33 chu kỳ xung nhịp lõi Ethernet ở chế độ điều chế NRZ. Tx_avs_ready được xác nhận lại trong một chu kỳ đồng hồ.
· Khi logic người dùng xác nhận lại tx_avs_valid trong khi không truyền dữ liệu.

Các sơ đồ thời gian sau đây là cũamptập tin của bộ điều hợp TX MAC sử dụng tx_avs_ready để kiểm soát luồng dữ liệu.

Kiểm soát luồng với xác nhận tx_avs_valid và các CW được ghép nối START/END

tx_core_clkout

tx_avs_valid tx_avs_data

Ngày 1 Ngày 2 Ngày 3

Xác nhận lại tín hiệu hợp lệ

D5 D6

tx_avs_ready tx_avs_startofpacket

Xác nhận lại tín hiệu sẵn sàng trong hai chu kỳ để chèn END-STRT CW

tx_avs_endofpacket

dữ liệu usrif_data

Ngày 1 Ngày 2 Ngày 3

dữ liệu CW_

DN END STRT D0 D1 D2 D3 RỖNG D4

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 22

Gửi phản hồi

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Hình 9.

Kiểm soát luồng bằng cách chèn điểm đánh dấu căn chỉnh
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Hình 10.

Kiểm soát luồng với các CW được ghép nối START/END Trùng khớp với việc chèn điểm đánh dấu căn chỉnh

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

dữ liệu usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 CUỐI ĐƯỜNG D0

dữ liệu CW_

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 CUỐI ĐƯỜNG D0

dữ liệu CRC_

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 CUỐI ĐƯỜNG D0

dữ liệu MII_

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 CUỐI ĐƯỜNG D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

KẾT THÚC STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Chèn từ điều khiển (CW)
IP Intel FPGA F-Tile Serial Lite IV xây dựng CW dựa trên tín hiệu đầu vào từ logic người dùng. Các CW chỉ ra các dấu phân cách gói, thông tin trạng thái truyền hoặc dữ liệu người dùng tới khối PCS và chúng được lấy từ mã điều khiển XGMII.
Bảng sau đây hiển thị mô tả về các CW được hỗ trợ:

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 23

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Bảng 11.
BẮT ĐẦU KẾT THÚC

Mô tả các CW được hỗ trợ

Số lượng từ (1 từ

= 64 bit)

Đúng

EMPTY_CYC

Đúng

NHÀN RỖI

KHÔNG

DỮ LIỆU

Đúng

In-band

Sự miêu tả
Bắt đầu phân cách dữ liệu. Kết thúc dấu phân cách dữ liệu. Từ điều khiển (CW) để căn chỉnh RX. Chu kỳ trống trong quá trình truyền dữ liệu. IDLE (ngoài băng tần). Khối hàng.

Bảng 12. Mô tả trường CW
Trường RSVD num_valid_bytes_eob
EMPTY eop sop seop căn chỉnh CRC32 usr

Sự miêu tả
Trường dự trữ. Có thể được sử dụng để mở rộng trong tương lai. Bị ràng buộc với 0.
Số byte hợp lệ trong từ cuối cùng (64-bit). Đây là giá trị 3 bit. · 3'b000: 8 byte · 3'b001: 1 byte · 3'b010: 2 byte · 3'b011: 3 byte · 3'b100: 4 byte · 3'b101: 5 byte · 3'b110: 6 byte · 3'b111: 7 byte
Số từ không hợp lệ ở cuối cụm.
Cho biết giao diện phát trực tuyến RX Avalon để xác nhận tín hiệu cuối gói.
Cho biết giao diện phát trực tuyến RX Avalon để xác nhận tín hiệu bắt đầu gói.
Cho biết giao diện phát trực tuyến RX Avalon để xác nhận gói bắt đầu và gói kết thúc trong cùng một chu kỳ.
Kiểm tra căn chỉnh RX.
Các giá trị của CRC được tính toán.
Cho biết từ điều khiển (CW) chứa thông tin do người dùng xác định.

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 24

Gửi phản hồi

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

4.1.2.1. CW bắt đầu bùng nổ

Hình 11. Định dạng CW bắt đầu cụm

BẮT ĐẦU

63:56

Trả lời

55:48

Trả lời

47:40

Trả lời

dữ liệu

39:32 31:24

RSVD RSVD

23:16

sop usr căn chỉnh=0 seop

15:8

kênh

7:0

'hFB(BẮT ĐẦU)

kiểm soát 7:0

Bảng 13.

Ở chế độ Đầy đủ, bạn có thể chèn START CW bằng cách xác nhận tín hiệu tx_avs_startofpacket. Khi bạn chỉ xác nhận tín hiệu tx_avs_startofpacket, bit sop được đặt. Khi bạn xác nhận cả hai tín hiệu tx_avs_startofpacket và tx_avs_endofpacket, bit seop được đặt.

Giá trị trường BẮT ĐẦU CW
Field sop/seop
đô la Mỹ (8)
căn chỉnh

Giá trị

Tùy thuộc vào tín hiệu tx_is_usr_cmd:

1: Khi tx_is_usr_cmd = 1

0: Khi tx_is_usr_cmd = 0

Ở chế độ Cơ bản, MAC gửi START CW sau khi xác nhận lại việc đặt lại. Nếu không có dữ liệu, MAC sẽ liên tục gửi EMPTY_CYC được ghép nối với END và START CW cho đến khi bạn bắt đầu gửi dữ liệu.

4.1.2.2. CW cuối cụm

Hình 12. Định dạng CW cuối cụm

KẾT THÚC

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

dữ liệu 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

Trả lời

15:8

Trả lời

TRỐNG

7:0

Trả lời

num_valid_bytes_eob

điều khiển

7:0

(8) Tính năng này chỉ được hỗ trợ ở chế độ Đầy đủ.
Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 25

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Bảng 14.

MAC chèn END CW khi tx_avs_endofpacket được xác nhận. END CW chứa số byte hợp lệ ở từ dữ liệu cuối cùng và thông tin CRC.

Giá trị CRC là kết quả CRC 32 bit cho dữ liệu giữa START CW và từ dữ liệu trước END CW.

Bảng sau đây hiển thị giá trị của các trường trong END CW.

Giá trị trường END CW
Trường eop CRC32 num_valid_bytes_eob

Giá trị 1
Giá trị tính toán CRC32. Số byte hợp lệ ở từ dữ liệu cuối cùng.

4.1.2.3. Căn chỉnh theo cặp CW

Hình 13. Căn chỉnh Định dạng CW theo cặp

ALIGN CW Ghép nối với START/END

Giao diện XGMII 64+8bit

BẮT ĐẦU

63:56

Trả lời

55:48

Trả lời

47:40

Trả lời

dữ liệu

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 căn chỉnh=1 seop=0

15:8

Trả lời

7:0

'hFB

kiểm soát 7:0

Giao diện XGMII 64+8bit

KẾT THÚC

63:56

'hFD

55:48

Trả lời

47:40

Trả lời

dữ liệu

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

Trả lời

15:8

Trả lời

7:0

Trả lời

kiểm soát 7:0

ALIGN CW là một CW được ghép nối với các CW START/END hoặc END/Start. Bạn có thể chèn CW được ghép nối ALIGN bằng cách xác nhận tín hiệu tx_link_reinit, đặt bộ đếm Thời gian căn chỉnh hoặc bắt đầu đặt lại. Khi CW được ghép nối ALIGN được chèn, trường căn chỉnh được đặt thành 1 để bắt đầu khối căn chỉnh máy thu nhằm kiểm tra căn chỉnh dữ liệu trên tất cả các làn.

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 26

Gửi phản hồi

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Bảng 15.

Căn chỉnh giá trị trường CW
Căn chỉnh trường
eop sop usr seop

Giá trị 1 0 0 0 0

4.1.2.4. CW chu kỳ rỗng

Hình 14. Định dạng CW chu kỳ rỗng

EMPTY_CYC Ghép nối với END/START

Giao diện XGMII 64+8bit

KẾT THÚC

63:56

'hFD

55:48

Trả lời

47:40

Trả lời

dữ liệu

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

Trả lời

15:8

Trả lời

7:0

Trả lời

kiểm soát 7:0

Giao diện XGMII 64+8bit

BẮT ĐẦU

63:56

Trả lời

55:48

Trả lời

47:40

Trả lời

dữ liệu

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 căn chỉnh=0 seop=0

15:8

Trả lời

7:0

'hFB

kiểm soát 7:0

Bảng 16.

Khi bạn xác nhận lại tx_avs_valid trong hai chu kỳ xung nhịp trong một cụm, MAC sẽ chèn EMPTY_CYC CW được ghép nối với END/START CW. Bạn có thể sử dụng CW này khi không có sẵn dữ liệu để truyền trong giây lát.

Khi bạn xác nhận lại tx_avs_valid trong một chu kỳ, IP sẽ xác nhận lại tx_avs_valid trong hai lần khoảng thời gian xác nhận lại tx_avs_valid để tạo ra một cặp CW END/START.

Giá trị trường EMPTY_CYC CW
Căn chỉnh trường
eop

Giá trị 0 0

tiếp tục…

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 27

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Field sop usr seop

Giá trị 0 0 0

4.1.2.5. CW nhàn rỗi

Hình 15. Định dạng CW nhàn rỗi

CW nhàn rỗi

63:56

'h07

55:48

'h07

47:40

'h07

dữ liệu

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

kiểm soát 7:0

MAC chèn IDLE CW khi không có đường truyền. Trong khoảng thời gian này, tín hiệu tx_avs_valid ở mức thấp.
Bạn có thể sử dụng IDLE CW khi truyền liên tục đã hoàn thành hoặc quá trình truyền ở trạng thái không hoạt động.

4.1.2.6. từ dữ liệu

Từ dữ liệu là tải trọng của gói. Các bit điều khiển XGMII đều được đặt thành 0 ở định dạng từ dữ liệu.

Hình 16. Định dạng từ dữ liệu

Giao diện XGMII 64 + 8 bit

DỮ LIỆU TỪ

63:56

dữ liệu người dùng 7

55:48

dữ liệu người dùng 6

47:40

dữ liệu người dùng 5

dữ liệu

39:32 31:24

dữ liệu người dùng 4 dữ liệu người dùng 3

23:16

dữ liệu người dùng 2

15:8

dữ liệu người dùng 1

7:0

dữ liệu người dùng 0

kiểm soát 7:0

4.1.3. TX CRC
Bạn có thể kích hoạt khối TX CRC bằng tham số Enable CRC trong IP Parameter Editor. Tính năng này được hỗ trợ ở cả chế độ Cơ bản và Đầy đủ.

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 28

Gửi phản hồi

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

MAC thêm giá trị CRC vào END CW bằng cách xác nhận tín hiệu tx_avs_endofpacket. Ở chế độ BASIC, chỉ ALIGN CW được ghép nối với END CW mới chứa trường CRC hợp lệ.
Khối TX CRC giao tiếp với khối chèn từ điều khiển TX và khối mã hóa TX MII. Khối TX CRC tính toán giá trị CRC cho dữ liệu giá trị 64 bit trên mỗi chu kỳ bắt đầu từ START CW đến END CW.
Bạn có thể khẳng định tín hiệu crc_error_inject nhằm cố tình làm hỏng dữ liệu trong một làn cụ thể nhằm tạo ra lỗi CRC.

4.1.4. Bộ mã hóa TX MII

Bộ mã hóa TX MII xử lý việc truyền gói từ MAC đến TX PCS.

Hình dưới đây hiển thị mẫu dữ liệu trên bus MII 8 bit ở chế độ điều chế PAM4. BẮT ĐẦU và KẾT THÚC CW xuất hiện một lần trong mỗi hai làn đường MII.

Hình 17. Mẫu dữ liệu MII của Chế độ điều chế PAM4

CHU KỲ 1

CHU KỲ 2

CHU KỲ 3

CHU KỲ 4

CHU KỲ 5

SOP_CW

DATA_1

DATA_9 DATA_17

NHÀN RỖI

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

NHÀN RỖI

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

nhàn rỗi EOP_CW

Hình dưới đây thể hiện mẫu dữ liệu trên bus MII 8 bit ở chế độ điều chế NRZ. BẮT ĐẦU và KẾT THÚC CW xuất hiện ở mọi làn đường MII.

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 29

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Hình 18. Mẫu dữ liệu MII của chế độ điều chế NRZ

CHU KỲ 1

CHU KỲ 2

CHU KỲ 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CHU KỲ 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CHU KỲ 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS và PMA
F-Tile Serial Lite IV Intel FPGA IP định cấu hình bộ thu phát F-tile sang chế độ Ethernet PCS.

4.2. Đường dẫn dữ liệu RX
Đường dữ liệu RX bao gồm các thành phần sau: · Khối PMA · Khối PCS · Bộ giải mã MII · CRC · Khối Deskew · Khối loại bỏ Word điều khiển

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 30

Gửi phản hồi

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX
Hình 19. Đường dẫn dữ liệu RX

Theo logic người dùng Giao diện truyền phát Avalon
RX MAC
Kiểm soát việc loại bỏ từ
bàn làm việc

CRC

Bộ giải mã MII

Giao diện MII tùy chỉnh PCS
PCS và PMA

Giao diện nối tiếp RX từ thiết bị FPGA khác
4.2.1. RX PCS và PMA
F-Tile Serial Lite IV Intel FPGA IP định cấu hình bộ thu phát F-tile sang chế độ Ethernet PCS.
4.2.2. Bộ giải mã RX MII
Khối này xác định xem dữ liệu đến có chứa từ điều khiển và dấu căn chỉnh hay không. Bộ giải mã RX MII xuất dữ liệu ở dạng hợp lệ 1 bit, chỉ báo đánh dấu 1 bit, chỉ báo điều khiển 1 bit và dữ liệu 64 bit trên mỗi làn.
4.2.3. RX CRC
Bạn có thể kích hoạt khối TX CRC bằng tham số Enable CRC trong IP Parameter Editor. Tính năng này được hỗ trợ ở cả chế độ Cơ bản và Đầy đủ. Khối RX CRC giao tiếp với khối Loại bỏ từ điều khiển RX và khối Bộ giải mã RX MII. IP xác nhận tín hiệu rx_crc_error khi xảy ra lỗi CRC.

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 31

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX
IP xác nhận lại rx_crc_error ở mỗi lần phát mới. Nó là đầu ra cho logic người dùng để xử lý lỗi logic người dùng.
4.2.4. RX nghiêng
Khối deskew RX phát hiện các điểm đánh dấu căn chỉnh cho mỗi làn đường và căn chỉnh lại dữ liệu trước khi gửi đến khối loại bỏ RX CW.
Bạn có thể chọn để lõi IP tự động căn chỉnh dữ liệu cho từng làn khi xảy ra lỗi căn chỉnh bằng cách cài đặt tham số Enable Auto Alignment trong Trình chỉnh sửa tham số IP. Nếu bạn tắt tính năng căn chỉnh tự động, lõi IP sẽ xác nhận tín hiệu rx_error để biểu thị lỗi căn chỉnh. Bạn phải xác nhận rx_link_reinit để bắt đầu quá trình căn chỉnh làn đường khi xảy ra lỗi căn chỉnh làn đường.
Bàn RX phát hiện các điểm đánh dấu căn chỉnh dựa trên máy trạng thái. Sơ đồ sau đây hiển thị các trạng thái trong khối RX deskew.

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 32

Gửi phản hồi

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Hình 20.

Máy trạng thái căn chỉnh làn đường RX Deskew với biểu đồ luồng kích hoạt tự động căn chỉnh
Bắt đầu

NHÀN RỖI

Đặt lại = 1 có không

Tất cả PCS

KHÔNG

làn đường đã sẵn sàng chưa?

Đúng

CHỜ ĐỢI

Tất cả các điểm đánh dấu đồng bộ hóa không
phát hiện?
Đúng
CĂN CHỈNH

KHÔNG
vâng Hết giờ?

Đúng
Mất liên kết?
không có kết thúc

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 33

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Hình 21.

Máy trạng thái căn chỉnh làn đường RX Deskew với biểu đồ luồng bị vô hiệu hóa căn chỉnh tự động
Bắt đầu

NHÀN RỖI

Đặt lại = 1 có không

Tất cả PCS

KHÔNG

làn đường đã sẵn sàng chưa?

Đúng

Đúng
rx_link_reinit =1
không có LỖI

không vâng Hết giờ?

CHỜ ĐỢI
không Tất cả các điểm đánh dấu đồng bộ hóa
phát hiện?
đúng

Đúng
Mất liên kết?
KHÔNG
Kết thúc
1. Quá trình căn chỉnh bắt đầu với trạng thái IDLE. Khối chuyển sang trạng thái WAIT khi tất cả các làn PCS đã sẵn sàng và rx_link_reinit được xác nhận lại.
2. Ở trạng thái WAIT, khối kiểm tra tất cả các điểm đánh dấu được phát hiện đều được xác nhận trong cùng một chu kỳ. Nếu điều kiện này đúng, khối sẽ chuyển sang trạng thái CÁNH.
3. Khi khối ở trạng thái CĂN HỘ, nó cho biết các làn đường đã được căn chỉnh. Ở trạng thái này, khối tiếp tục giám sát việc căn chỉnh làn đường và kiểm tra xem tất cả các điểm đánh dấu có xuất hiện trong cùng một chu kỳ hay không. Nếu ít nhất một điểm đánh dấu không xuất hiện trong cùng một chu kỳ và tham số Bật tự động căn chỉnh được đặt, khối sẽ chuyển sang

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 34

Gửi phản hồi

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Trạng thái IDLE để khởi tạo lại quá trình căn chỉnh. Nếu Bật tự động căn chỉnh không được đặt và ít nhất một điểm đánh dấu không xuất hiện trong cùng một chu kỳ, khối sẽ chuyển sang trạng thái LỖI và đợi logic người dùng xác nhận tín hiệu rx_link_reinit để bắt đầu quá trình căn chỉnh làn đường.

Hình 22. Sắp xếp lại làn đường với Bật tự động căn chỉnh Đã bật rx_core_clk

rx_link_up

rx_link_reinit

và_all_markers

Bang Deskew

bị thay đổi

NHÀN RỖI

CHỜ ĐỢI

bị thay đổi

AUTO_ALIGN = 1

Hình 23. Sắp xếp lại làn đường với Bật tự động căn chỉnh bị vô hiệu hóa rx_core_clk

rx_link_up

rx_link_reinit

và_all_markers

Bang Deskew

bị thay đổi

LỖI

NHÀN RỖI

CHỜ ĐỢI

bị thay đổi

AUTO_ALIGN = 0
4.2.5. Loại bỏ RX CW
Khối này giải mã các CW và gửi dữ liệu tới logic người dùng bằng giao diện phát trực tuyến Avalon sau khi loại bỏ các CW.
Khi không có sẵn dữ liệu hợp lệ, khối loại bỏ RX CW sẽ xác nhận lại tín hiệu rx_avs_valid.
Ở chế độ FULL, nếu bit người dùng được đặt, khối này xác nhận tín hiệu rx_is_usr_cmd và dữ liệu trong chu kỳ xung nhịp đầu tiên được sử dụng làm thông tin hoặc lệnh do người dùng xác định.
Khi rx_avs_ready xác nhận lại và xác nhận rx_avs_valid, khối loại bỏ RX CW sẽ tạo ra một tình trạng lỗi đối với logic người dùng.
Các tín hiệu phát trực tuyến Avalon liên quan đến khối này như sau: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 35

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (chỉ khả dụng ở chế độ Đầy đủ)
4.3. Kiến trúc đồng hồ IP Intel FPGA F-Tile Serial Lite IV
F-Tile Serial Lite IV Intel FPGA IP có bốn đầu vào đồng hồ tạo ra đồng hồ cho các khối khác nhau: · Đồng hồ tham chiếu bộ thu phát (xcvr_ref_clk)–Đồng hồ đầu vào từ đồng hồ bên ngoài
chip hoặc bộ tạo dao động tạo xung nhịp cho các khối PCS tùy chỉnh TX MAC, RX MAC và TX và RX. Tham khảo Thông số để biết dải tần được hỗ trợ. · Đồng hồ lõi TX (tx_core_clk)–Đồng hồ này có nguồn gốc từ bộ thu phát PLL được sử dụng cho TX MAC. Đồng hồ này cũng là đồng hồ đầu ra từ bộ thu phát F-tile để kết nối với logic người dùng TX. · Đồng hồ lõi RX (rx_core_clk)–Đồng hồ này có nguồn gốc từ bộ thu phát PLL được sử dụng cho RX deskew FIFO và RX MAC. Đồng hồ này cũng là đồng hồ đầu ra từ bộ thu phát F-tile để kết nối với logic người dùng RX. · Đồng hồ cho giao diện cấu hình lại bộ thu phát (reconfig_clk)–đồng hồ đầu vào từ mạch đồng hồ bên ngoài hoặc bộ tạo dao động tạo ra đồng hồ cho giao diện cấu hình lại bộ thu phát F trong cả hai đường dữ liệu TX và RX. Tần số xung nhịp là 100 đến 162 MHz.
Sơ đồ khối sau đây hiển thị các miền đồng hồ IP Intel FPGA của F-Tile Serial Lite IV và các kết nối trong IP.

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 36

Gửi phản hồi

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Hình 24.

Kiến trúc đồng hồ IP Intel FPGA F-Tile Serial Lite IV

Bộ dao động

FPGA1
Đồng hồ giao diện cấu hình lại bộ thu phát IP Intel FPGA Serial Lite IV F-Tile Serial Lite IV
(cấu hình lại_clk)

tx_core_clkout (kết nối với logic người dùng)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Đồng hồ giao diện cấu hình lại bộ thu phát

(cấu hình lại_clk)

Bộ dao động

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (kết nối với logic người dùng)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Dữ liệu TX giao diện truyền phát Avalon
TX MAC

serial_link[n-1:0]

bàn làm việc

FIFO

Giao diện truyền phát Avalon Dữ liệu RX RX MAC

Dữ liệu RX của giao diện phát trực tuyến Avalon
RX MAC

FIFO lệch

rx_core_clkout (kết nối với logic người dùng)

rx_core_clk= clk_pll_div64[mid_ch]

PCS tùy chỉnh

serial_link[n-1:0]

TX MAC

Dữ liệu TX giao diện truyền phát Avalon

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (kết nối với logic người dùng)

Đồng hồ tham chiếu thu phát (xcvr_ref_clk)
Đồng hồ tham chiếu thu phát (xcvr_ref_clk)

Bộ dao động*

Huyền thoại

thiết bị đồ họa
Miền đồng hồ lõi TX
Miền đồng hồ lõi RX
Miền đồng hồ tham chiếu thu phát Thiết bị bên ngoài Tín hiệu dữ liệu

4.4. Đặt lại và khởi tạo liên kết
Các khối MAC, F-tile Hard IP và các khối cấu hình lại có các tín hiệu đặt lại khác nhau: · Các khối MAC TX và RX sử dụng tín hiệu đặt lại tx_core_rst_n và rx_core_rst_n. · Đặt lại tín hiệu ổ đĩa tx_pcs_fec_phy_reset_n và rx_pcs_fec_phy_reset_n
bộ điều khiển đặt lại mềm để đặt lại IP cứng ô F. · Khối cấu hình lại sử dụng tín hiệu reset reconfig_reset.

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 37

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Hình 25. Đặt lại kiến trúc
Dữ liệu TX giao diện truyền phát Avalon
MÁY TÍNH
Avalon Streaming SYNC Giao diện dữ liệu RX

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

IP cứng gạch F

Dữ liệu nối tiếp TX Dữ liệu nối tiếp RX

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Đặt lại logic
Thông tin liên quan · Hướng dẫn đặt lại ở trang 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Hướng dẫn sử dụng
4.4.1. Trình tự khởi tạo và đặt lại TX
Trình tự đặt lại TX cho IP Intel FPGA F-Tile Serial Lite IV như sau: 1. Xác nhận tx_pcs_fec_phy_reset_n, tx_core_rst_n và reconfig_reset
đồng thời đặt lại các khối IP cứng, MAC và cấu hình lại ô F-tile. Phát hành tx_pcs_fec_phy_reset_n và đặt lại cấu hình lại sau khi đợi tx_reset_ack để đảm bảo các khối được đặt lại đúng cách. 2. Sau đó, IP xác nhận các tín hiệu phy_tx_lanes_stable, tx_pll_locked và phy_ehip_ready sau khi thiết lập lại tx_pcs_fec_phy_reset_n được giải phóng, để cho biết TX PHY đã sẵn sàng để truyền. 3. Tín hiệu tx_core_rst_n xác nhận lại sau khi tín hiệu phy_ehip_ready lên cao. 4. IP bắt đầu truyền các ký tự IDLE trên giao diện MII sau khi MAC không được thiết lập lại. Không có yêu cầu căn chỉnh và lệch làn đường TX vì tất cả các làn đường đều sử dụng cùng một đồng hồ. 5. Trong khi truyền các ký tự IDLE, MAC xác nhận tín hiệu tx_link_up. 6. Sau đó, MAC bắt đầu truyền ALIGN được ghép nối với START/END hoặc END/Start CW theo khoảng thời gian cố định để bắt đầu quá trình căn chỉnh làn đường của bộ thu được kết nối.

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 38

Gửi phản hồi

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Hình 26.

Sơ đồ thời gian khởi tạo và khởi tạo lại TX
cấu hình lại_sl_clk

cấu hình lại_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_ổn định

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. Trình tự khởi tạo và khởi tạo lại RX
Trình tự đặt lại RX cho IP Intel FPGA F-Tile Serial Lite IV như sau:
1. Xác nhận đồng thời rx_pcs_fec_phy_reset_n, rx_core_rst_n và reconfig_reset để đặt lại các khối IP cứng, MAC và cấu hình lại ô F-tile. Phát hành rx_pcs_fec_phy_reset_n và đặt lại cấu hình lại sau khi đợi rx_reset_ack để đảm bảo các khối được đặt lại đúng cách.
2. Sau đó, IP sẽ xác nhận tín hiệu phy_rx_pcs_ready sau khi thiết lập lại PCS tùy chỉnh được giải phóng, để cho biết RX PHY đã sẵn sàng để truyền.
3. Tín hiệu rx_core_rst_n xác nhận lại sau khi tín hiệu phy_rx_pcs_ready lên cao.
4. IP bắt đầu quá trình căn chỉnh làn đường sau khi thiết lập lại RX MAC được giải phóng và khi nhận được ALIGN được ghép nối với START/END hoặc END/Start CW.
5. Khối cố định RX xác nhận tín hiệu rx_link_up sau khi hoàn tất việc căn chỉnh cho tất cả các làn.
6. Sau đó, IP xác nhận tín hiệu rx_link_up tới logic người dùng để cho biết rằng liên kết RX đã sẵn sàng bắt đầu nhận dữ liệu.

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 39

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX

Hình 27. Sơ đồ thời gian khởi tạo và khởi tạo lại RX
cấu hình lại_sl_clk

cấu hình lại_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Tính toán tốc độ liên kết và hiệu quả băng thông

Cách tính hiệu suất băng thông IP Intel FPGA của F-Tile Serial Lite IV như sau:

Hiệu suất băng thông = raw_rate * 64/66 * (burst_size – cluster_size_ovhd)/burst_size * [align_marker_ Period / (align_marker_ Period + Align_marker_width)] * [(srl4_align_ Period – 2) / srl4_align_ Period]

Bảng 17. Các biến hiệu suất băng thông Mô tả

Biến đổi

Sự miêu tả

raw_rate bùng nổ_size

Đây là tốc độ bit đạt được bởi giao diện nối tiếp. raw_rate = Độ rộng SERDES * tần số đồng hồ thu phát Examptập tin: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Giá trị của kích thước cụm. Để tính hiệu suất băng thông trung bình, hãy sử dụng giá trị kích thước cụm phổ biến. Để có tốc độ tối đa, hãy sử dụng giá trị kích thước cụm tối đa.

nổ_size_ovhd

Giá trị tiêu đề kích thước cụm.
Ở chế độ Đầy đủ, giá trị cluster_size_ovhd đề cập đến các CW được ghép nối START và END.
Ở chế độ Cơ bản, không có cluster_size_ovhd vì không có CW được ghép nối START và END.

căn chỉnh_marker_thời gian

Giá trị của khoảng thời gian mà dấu căn chỉnh được chèn vào. Giá trị là 81920 chu kỳ xung nhịp để biên dịch và 1280 để mô phỏng nhanh. Giá trị này được lấy từ logic cứng PCS.

căn chỉnh_marker_width srl4_align_ Period

Số chu kỳ đồng hồ trong đó tín hiệu đánh dấu căn chỉnh hợp lệ được giữ ở mức cao.
Số chu kỳ đồng hồ giữa hai điểm đánh dấu căn chỉnh. Bạn có thể đặt giá trị này bằng cách sử dụng tham số Thời gian căn chỉnh trong Trình chỉnh sửa tham số IP.

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 40

Gửi phản hồi

4. Mô tả chức năng 683074 | 2022.04.28/XNUMX/XNUMX
Việc tính toán tốc độ liên kết như sau: Tốc độ hiệu quả = hiệu suất băng thông * raw_rate Bạn có thể nhận được tần số xung nhịp tối đa của người dùng bằng phương trình sau. Việc tính toán tần số xung nhịp tối đa của người dùng giả định luồng dữ liệu liên tục và không có chu kỳ IDLE nào xảy ra ở logic người dùng. Tỷ lệ này rất quan trọng khi thiết kế logic người dùng FIFO để tránh tràn FIFO. Tần số đồng hồ người dùng tối đa = tốc độ hiệu quả / 64

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 41

683074 | 2022.04.28 Gửi phản hồi

KHAI THÁC. Thông số

Bảng 18. Thông số IP Intel FPGA F-Tile Serial Lite IV Mô tả

Tham số

Giá trị

Mặc định

Sự miêu tả

Tùy chọn thiết kế chung

Loại điều chế PMA

· PAM4 · NRZ

PAM4

Chọn chế độ điều chế PCS.

Loại PMA

· FHT · FGT

FGT

Chọn loại bộ thu phát.

Tốc độ dữ liệu PMA

· Đối với chế độ PAM4:
— Loại thu phát FGT: 20 Gbps 58 Gbps
— Loại bộ thu phát FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Đối với chế độ NRZ:
— Loại thu phát FGT: 10 Gbps 28.05 Gbps
— Loại thu phát FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Chỉ định tốc độ dữ liệu hiệu quả ở đầu ra của bộ thu phát kết hợp với việc truyền tải và các chi phí chung khác. Giá trị được IP tính toán bằng cách làm tròn đến 1 chữ số thập phân theo đơn vị Gbps.

Chế độ PMA

· Hai mặt · Tx · Rx

Căn hộ song lập

Đối với loại bộ thu phát FHT, hướng được hỗ trợ chỉ là song công. Đối với loại bộ thu phát FGT, hướng được hỗ trợ là Duplex, Tx và Rx.

Số lượng PMA

· Đối với chế độ PAM4:

làn đường

— 1 đến 12

· Đối với chế độ NRZ:

— 1 đến 16

Chọn số làn đường. Đối với thiết kế đơn giản, số làn được hỗ trợ là 1.

Tần số đồng hồ tham chiếu PLL

· Đối với loại thu phát FHT: 156.25 MHz
· Đối với loại máy thu phát FGT: 27.5 MHz 379.84375 MHz, tùy thuộc vào tốc độ dữ liệu thu phát được chọn.

· Đối với loại thu phát FHT: 156.25 MHz
· Đối với loại thu phát FGT: 165 MHz

Chỉ định tần số xung nhịp tham chiếu của bộ thu phát.

Hệ thống PLL

—

đồng hồ tham khảo

Tính thường xuyên

170MHz

Chỉ có sẵn cho loại bộ thu phát FHT. Chỉ định đồng hồ tham chiếu PLL hệ thống và sẽ được sử dụng làm đầu vào của Đồng hồ PLL hệ thống và Tham chiếu F-Tile Intel FPGA IP để tạo đồng hồ PLL hệ thống.

Tần số PLL hệ thống
Thời gian điều chỉnh

— 128 65536

Kích hoạt RS-FEC

Cho phép

876.5625 MHz 128 Kích hoạt

Chỉ định tần số đồng hồ PLL hệ thống.
Chỉ định khoảng thời gian đánh dấu căn chỉnh. Giá trị phải là x2. Bật để kích hoạt tính năng RS-FEC.
tiếp tục…

ISO 9001: 2015 đã đăng ký

5. Thông số 683074 | 2022.04.28/XNUMX/XNUMX

Tham số

Giá trị

Mặc định

Sự miêu tả

Vô hiệu hóa

Đối với chế độ điều chế PAM4 PCS, RS-FEC luôn được bật.

Giao diện người dùng

Chế độ phát trực tuyến

· ĐẦY ĐỦ · CƠ BẢN

Đầy

Chọn luồng dữ liệu cho IP.

Đầy đủ: Chế độ này gửi chu kỳ bắt đầu và kết thúc gói trong một khung.

Cơ bản: Đây là chế độ truyền phát thuần túy trong đó dữ liệu được gửi mà không có gói bắt đầu, trống và kết thúc gói để tăng băng thông.

Bật CRC

Cho phép vô hiệu hóa

Vô hiệu hóa

Bật để bật tính năng phát hiện và sửa lỗi CRC.

Bật tự động căn chỉnh

Cho phép vô hiệu hóa

Vô hiệu hóa

Bật để kích hoạt tính năng tự động căn chỉnh làn đường.

Bật điểm cuối gỡ lỗi

Cho phép vô hiệu hóa

Vô hiệu hóa

Khi BẬT, IP Intel FPGA F-Tile Serial Lite IV bao gồm Điểm cuối gỡ lỗi được nhúng kết nối nội bộ với giao diện ánh xạ bộ nhớ Avalon. IP có thể thực hiện các chức năng kiểm tra và gỡ lỗi nhất định thông qua JTAG bằng cách sử dụng Bảng điều khiển hệ thống. Giá trị mặc định là Tắt.

Hợp nhất đơn giản (Cài đặt tham số này chỉ khả dụng khi bạn chọn thiết kế đơn giản kép FGT.)

Đã bật RSFEC trên IP Serial Lite IV Simplex khác được đặt ở cùng (các) kênh FGT

Cho phép vô hiệu hóa

Vô hiệu hóa

Bật tùy chọn này nếu bạn yêu cầu kết hợp cấu hình có bật và tắt RS-FEC cho IP Intel FPGA F-Tile Serial Lite IV trong thiết kế đơn giản kép cho chế độ thu phát NRZ, trong đó cả TX và RX đều được đặt trên cùng một FGT kênh truyền hình).

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 43

683074 | 2022.04.28 Gửi phản hồi

6. Tín hiệu giao diện IP Intel FPGA F-Tile Serial Lite IV

6.1. Tín hiệu đồng hồ

Bảng 19. Tín hiệu đồng hồ

Tên

Hướng chiều rộng

Sự miêu tả

tx_core_clkout

Đồng hồ lõi TX đầu ra cho giao diện PCS tùy chỉnh TX, TX MAC và logic người dùng trong

đường dẫn dữ liệu TX.

Đồng hồ này được tạo từ khối PCS tùy chỉnh.

rx_core_clkout

Đồng hồ lõi RX đầu ra cho giao diện RX tùy chỉnh PCS, RX deskew FIFO, RX MAC

và logic người dùng trong đường dẫn dữ liệu RX.

Đồng hồ này được tạo từ khối PCS tùy chỉnh.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Đồng hồ tham chiếu bộ thu phát đầu vào.

Khi loại bộ thu phát được đặt thành FGT, hãy kết nối đồng hồ này với tín hiệu đầu ra (out_refclk_fgt_0) của Đồng hồ PLL Hệ thống và Tham chiếu F-Tile Intel FPGA IP. Khi loại bộ thu phát được đặt thành FHT, hãy kết nối

đồng hồ này tới tín hiệu đầu ra (out_fht_cmmpll_clk_0) của Đồng hồ PLL Hệ thống và Tham chiếu F-Tile Intel FPGA IP.

Tham khảo Thông số để biết dải tần được hỗ trợ.

Đầu vào Đồng hồ đầu vào cho giao diện cấu hình lại bộ thu phát.

Tần số xung nhịp là 100 đến 162 MHz.

Kết nối tín hiệu đồng hồ đầu vào này với các mạch đồng hồ hoặc bộ dao động bên ngoài.

Đầu vào Đồng hồ đầu vào cho giao diện cấu hình lại bộ thu phát.

Tần số xung nhịp là 100 đến 162 MHz.

Kết nối tín hiệu đồng hồ đầu vào này với các mạch đồng hồ hoặc bộ dao động bên ngoài.

out_systempll_clk_ 1

Đầu vào

Đồng hồ PLL hệ thống
Kết nối đồng hồ này với tín hiệu đầu ra (out_systempll_clk_0) của Đồng hồ PLL hệ thống và Tham chiếu F-Tile Intel FPGA IP.

Thông tin liên quan Thông số ở trang 42

6.2. Đặt lại tín hiệu

Bảng 20. Đặt lại tín hiệu

Tên

Hướng chiều rộng

tx_core_rst_n

Đầu vào

Miền đồng hồ không đồng bộ

rx_core_rst_n

Đầu vào

Không đồng bộ

tx_pcs_fec_phy_reset_n 1

Đầu vào

Không đồng bộ

Sự miêu tả

Tín hiệu đặt lại hoạt động ở mức thấp. Đặt lại MAC F-Tile Serial Lite IV TX.

Tín hiệu đặt lại hoạt động ở mức thấp. Đặt lại MAC F-Tile Serial Lite IV RX.

Tín hiệu đặt lại hoạt động ở mức thấp.

tiếp tục…

ISO 9001: 2015 đã đăng ký

6. Tín hiệu giao diện IP Intel FPGA F-Tile Serial Lite IV 683074 | 2022.04.28/XNUMX/XNUMX

Tên

Miền đồng hồ hướng chiều rộng

Sự miêu tả

Đặt lại PCS tùy chỉnh F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Đầu vào

Không đồng bộ

Tín hiệu đặt lại hoạt động ở mức thấp. Đặt lại PCS tùy chỉnh F-Tile Serial Lite IV RX.

reconfig_reset

Đầu vào

reconfig_clk Tín hiệu đặt lại ở mức cao đang hoạt động.

Đặt lại khối cấu hình lại giao diện ánh xạ bộ nhớ Avalon.

reconfig_sl_reset

Nhập reconfig_sl_clk Tín hiệu đặt lại hoạt động ở mức cao.

Đặt lại khối cấu hình lại giao diện ánh xạ bộ nhớ Avalon.

6.3. Tín hiệu MAC

Bảng 21.

Tín hiệu MAC TX
Trong bảng này, N đại diện cho số làn đường được thiết lập trong trình chỉnh sửa tham số IP.

Tên

Chiều rộng

Miền đồng hồ định hướng

Sự miêu tả

tx_avs_ready

Đầu ra tín hiệu truyền phát tx_core_clkout Avalon.

Khi được xác nhận, chỉ ra rằng TX MAC đã sẵn sàng chấp nhận dữ liệu.

tx_avs_data

· (64*N)*2 (chế độ PAM4)
· 64*N (chế độ NRZ)

Đầu vào

tx_core_clkout Tín hiệu truyền phát Avalon. dữ liệuTX.

tx_avs_channel

Nhập tín hiệu phát trực tuyến tx_core_clkout Avalon.

Số kênh cho dữ liệu đang được truyền trên chu kỳ hiện tại.

Tín hiệu này không có ở chế độ Cơ bản.

tx_avs_valid

Nhập tín hiệu phát trực tuyến tx_core_clkout Avalon.

Khi được xác nhận, cho biết tín hiệu dữ liệu TX hợp lệ.

tx_avs_startofpacket

Nhập tín hiệu phát trực tuyến tx_core_clkout Avalon.

Khi được xác nhận, cho biết bắt đầu gói dữ liệu TX.

Khẳng định chỉ có một chu kỳ xung nhịp duy nhất cho mỗi gói.

Tín hiệu này không có ở chế độ Cơ bản.

tx_avs_endofpacket

Nhập tín hiệu phát trực tuyến tx_core_clkout Avalon.

Khi được xác nhận, cho biết sự kết thúc của gói dữ liệu TX.

Khẳng định chỉ có một chu kỳ xung nhịp duy nhất cho mỗi gói.

Tín hiệu này không có ở chế độ Cơ bản.

tx_avs_empty

Nhập tín hiệu phát trực tuyến tx_core_clkout Avalon.

Cho biết số lượng từ không hợp lệ trong cụm cuối cùng của dữ liệu TX.

Tín hiệu này không có ở chế độ Cơ bản.

tx_num_valid_bytes_eob

Đầu vào

tx_core_clkout

Cho biết số byte hợp lệ trong từ cuối cùng của cụm cuối cùng. Tín hiệu này không có ở chế độ Cơ bản.
tiếp tục…

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 45

6. Tín hiệu giao diện IP Intel FPGA F-Tile Serial Lite IV 683074 | 2022.04.28/XNUMX/XNUMX

Tên tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Chiều rộng 1
1 1
Số 5

Miền đồng hồ định hướng

Sự miêu tả

Đầu vào

tx_core_clkout

Khi được xác nhận, tín hiệu này sẽ bắt đầu một chu trình thông tin do người dùng xác định.
Xác nhận tín hiệu này ở cùng chu kỳ xung nhịp với xác nhận tx_startofpacket.
Tín hiệu này không có ở chế độ Cơ bản.

Đầu ra tx_core_clkout Khi được xác nhận, cho biết liên kết dữ liệu TX đã sẵn sàng để truyền dữ liệu.

Đầu ra

tx_core_clkout

Khi được xác nhận, tín hiệu này sẽ bắt đầu căn chỉnh lại làn đường.
Xác nhận tín hiệu này trong một chu kỳ đồng hồ để kích hoạt MAC gửi ALIGN CW.

Đầu vào

tx_core_clkout Khi được xác nhận, MAC sẽ đưa ra lỗi CRC32 cho các làn đã chọn.

Đầu ra tx_core_clkout Không được sử dụng.

Sơ đồ thời gian sau đây cho thấy một ví dụamptập tin truyền dữ liệu TX 10 từ từ logic người dùng trên 10 làn nối tiếp TX.

Hình 28.

Sơ đồ thời gian truyền dữ liệu TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofgói

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…, 9

… N-10..

Làn 0

…………

STRT 0 10

N-10 KẾT THÚC 0

Làn 1

…………

STRT 1 11

N-9 KẾT THÚC 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

Làn 9

…………

STRT 9 19

N-1 KẾT THÚC 9

N-1 KẾT THÚC NHỎ NHỎ

Bảng 22.

Tín hiệu MAC RX
Trong bảng này, N đại diện cho số làn đường được thiết lập trong trình chỉnh sửa tham số IP.

Tên

Chiều rộng

Miền đồng hồ định hướng

Sự miêu tả

rx_avs_ready

Nhập tín hiệu phát trực tuyến rx_core_clkout Avalon.

Khi được xác nhận, cho biết logic người dùng đã sẵn sàng chấp nhận dữ liệu.

rx_avs_data

(64*N)*2 (chế độ PAM4)
64*N (chế độ NRZ)

Đầu ra

rx_core_clkout Tín hiệu truyền phát Avalon. Dữ liệu RX.

rx_avs_channel

Đầu ra tín hiệu phát trực tuyến rx_core_clkout Avalon.

Số kênh cho dữ liệu đang được

nhận được trong chu kỳ hiện tại.

Tín hiệu này không có ở chế độ Cơ bản.

rx_avs_valid

Đầu ra tín hiệu phát trực tuyến rx_core_clkout Avalon.

tiếp tục…

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 46

Gửi phản hồi

6. Tín hiệu giao diện IP Intel FPGA F-Tile Serial Lite IV 683074 | 2022.04.28/XNUMX/XNUMX

Tên

Chiều rộng

Miền đồng hồ định hướng

Sự miêu tả

Khi được xác nhận, cho biết tín hiệu dữ liệu RX hợp lệ.

rx_avs_startofpacket

Đầu ra tín hiệu phát trực tuyến rx_core_clkout Avalon.

Khi được xác nhận, cho biết sự bắt đầu của gói dữ liệu RX.

Khẳng định chỉ có một chu kỳ xung nhịp duy nhất cho mỗi gói.

Tín hiệu này không có ở chế độ Cơ bản.

rx_avs_endofpacket

Đầu ra tín hiệu phát trực tuyến rx_core_clkout Avalon.

Khi được xác nhận, cho biết sự kết thúc của gói dữ liệu RX.

Khẳng định chỉ có một chu kỳ xung nhịp duy nhất cho mỗi gói.

Tín hiệu này không có ở chế độ Cơ bản.

rx_avs_empty

Đầu ra tín hiệu phát trực tuyến rx_core_clkout Avalon.

Cho biết số lượng từ không hợp lệ trong cụm cuối cùng của dữ liệu RX.

Tín hiệu này không có ở chế độ Cơ bản.

rx_num_valid_bytes_eob

Đầu ra

rx_core_clkout Cho biết số byte hợp lệ trong từ cuối cùng của cụm cuối cùng.
Tín hiệu này không có ở chế độ Cơ bản.

rx_is_usr_cmd

Đầu ra rx_core_clkout Khi được xác nhận, tín hiệu này sẽ khởi tạo một người dùng-

chu kỳ thông tin xác định.

Xác nhận tín hiệu này ở cùng chu kỳ xung nhịp với xác nhận tx_startofpacket.

Tín hiệu này không có ở chế độ Cơ bản.

rx_link_up

Đầu ra rx_core_clkout Khi được xác nhận, cho biết liên kết dữ liệu RX

đã sẵn sàng để nhận dữ liệu.

rx_link_reinit

Đầu vào rx_core_clkout Khi được xác nhận, tín hiệu này sẽ bắt đầu các làn đường

sắp xếp lại.

Nếu bạn tắt Bật tự động căn chỉnh, hãy xác nhận tín hiệu này trong một chu kỳ đồng hồ để kích hoạt MAC căn chỉnh lại các làn đường. Nếu Bật tự động căn chỉnh được đặt, MAC sẽ tự động căn chỉnh lại các làn đường.

Không xác nhận tín hiệu này khi Bật Tự động căn chỉnh được đặt.

rx_error

(N*2*2)+3 (chế độ PAM4)
(N*2)*3 (chế độ NRZ)

Đầu ra

rx_core_clkout

Khi được xác nhận, cho biết các điều kiện lỗi xảy ra trong đường dữ liệu RX.
· [(N*2+2):N+3] = Biểu thị lỗi PCS cho làn đường cụ thể.
· [N+2] = Biểu thị lỗi căn chỉnh. Bắt đầu lại việc căn chỉnh làn đường nếu bit này được xác nhận.
· [N+1]= Cho biết dữ liệu được chuyển tiếp tới logic người dùng khi logic người dùng chưa sẵn sàng.
· [N] = Biểu thị sự mất liên kết.
· [(N-1):0] = Cho biết dữ liệu có lỗi CRC.

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 47

6. Tín hiệu giao diện IP Intel FPGA F-Tile Serial Lite IV 683074 | 2022.04.28/XNUMX/XNUMX

6.4. Tín hiệu cấu hình lại bộ thu phát

Bảng 23.

Tín hiệu cấu hình lại PCS
Trong bảng này, N đại diện cho số làn đường được thiết lập trong trình chỉnh sửa tham số IP.

Tên

Chiều rộng

Miền đồng hồ định hướng

Sự miêu tả

reconfig_sl_read

Nhập lệnh đọc cấu hình lại reconfig_sl_ PCS

tiếng kêu

tín hiệu.

reconfig_sl_write

Nhập reconfig_sl_ Ghi cấu hình lại PCS

tiếng kêu

tín hiệu lệnh.

reconfig_sl_address

14 bit + clogb2N

Đầu vào

cấu hình lại_sl_ clk

Chỉ định cấu hình lại PCS Địa chỉ giao diện được ánh xạ bộ nhớ Avalon trong làn đã chọn.
Mỗi làn có 14 bit và các bit trên đề cập đến độ lệch làn.
Examptập tin, đối với thiết kế NRZ/PAM4 4 làn, với reconfig_sl_address[13:0] tham chiếu đến giá trị địa chỉ:
· reconfig_sl_address[15:1 4] đặt thành 00 = địa chỉ cho làn 0.
· reconfig_sl_address[15:1 4] đặt thành 01 = địa chỉ cho làn 1.
· reconfig_sl_address[15:1 4] đặt thành 10 = địa chỉ cho làn 2.
· reconfig_sl_address[15:1 4] đặt thành 11 = địa chỉ cho làn 3.

reconfig_sl_readdata

Đầu ra reconfig_sl_ Chỉ định dữ liệu cấu hình lại PCS

tiếng kêu

được đọc bởi một chu trình sẵn sàng trong một

làn đường đã chọn.

reconfig_sl_waitrequest

Đầu ra reconfig_sl_ Thể hiện cấu hình lại PCS

tiếng kêu

Giao diện ánh xạ bộ nhớ Avalon

tín hiệu dừng ở làn đường đã chọn.

reconfig_sl_writedata

Nhập reconfig_sl_ Chỉ định dữ liệu cấu hình lại PCS

tiếng kêu

được viết trên một chu kỳ ghi trong một

làn đường đã chọn.

reconfig_sl_readdata_vali

Đầu ra

reconfig_sl_ Chỉ định cấu hình lại PCS

tiếng kêu

dữ liệu nhận được hợp lệ trong một lựa chọn

làn đường.

Bảng 24.

Tín hiệu cấu hình lại IP cứng F-Tile
Trong bảng này, N đại diện cho số làn đường được thiết lập trong trình chỉnh sửa tham số IP.

Tên

Chiều rộng

Miền đồng hồ định hướng

Sự miêu tả

cấu hình lại

Nhập reconfig_clk Đọc cấu hình lại PMA

tín hiệu lệnh.

cấu hình lại

Nhập reconfig_clk Ghi cấu hình lại PMA

tín hiệu lệnh.

reconfig_address

18 bit + clog2bN

Đầu vào

cấu hình lại_clk

Chỉ định địa chỉ giao diện được ánh xạ bộ nhớ PMA Avalon trong làn đã chọn.
tiếp tục…

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 48

Gửi phản hồi

6. Tín hiệu giao diện IP Intel FPGA F-Tile Serial Lite IV 683074 | 2022.04.28/XNUMX/XNUMX

Tên
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Chiều rộng
32 1 32 1

Miền đồng hồ định hướng

Sự miêu tả

Trong cả hai chế độ NRZ quảng cáo PAM4, mỗi làn có 18 bit và các bit trên còn lại đề cập đến độ lệch làn.
Example, đối với thiết kế 4 làn:
· reconfig_address[19:18] đặt thành 00 = địa chỉ cho làn 0.
· reconfig_address[19:18] đặt thành 01 = địa chỉ cho làn 1.
· reconfig_address[19:18] đặt thành 10 = địa chỉ cho làn 2.
· reconfig_address[19:18] đặt thành 11 = địa chỉ cho làn 3.

Đầu ra

reconfig_clk Chỉ định dữ liệu PMA sẽ được đọc theo chu trình sẵn sàng trong làn đã chọn.

Đầu ra

reconfig_clk Thể hiện tín hiệu dừng giao diện được ánh xạ bộ nhớ PMA Avalon trong làn đã chọn.

Đầu vào

reconfig_clk Chỉ định dữ liệu PMA sẽ được ghi trong chu kỳ ghi trong làn đã chọn.

Đầu ra

reconfig_clk Chỉ định dữ liệu nhận được cấu hình lại PMA hợp lệ trong làn đã chọn.

6.5. Tín hiệu PMA

Bảng 25.

Tín hiệu PMA
Trong bảng này, N đại diện cho số làn đường được thiết lập trong trình chỉnh sửa tham số IP.

Tên

Chiều rộng

Miền đồng hồ định hướng

Sự miêu tả

phy_tx_lanes_ổn định

N*2 (chế độ PAM4)
N (chế độ NRZ)

Đầu ra

Không đồng bộ Khi được xác nhận, cho biết đường dẫn dữ liệu TX đã sẵn sàng gửi dữ liệu.

tx_pll_locked

N*2 (chế độ PAM4)
N (chế độ NRZ)

Đầu ra

Không đồng bộ Khi được xác nhận, cho biết TX PLL đã đạt được trạng thái khóa.

phy_ehip_ready

N*2 (chế độ PAM4)
N (chế độ NRZ)

Đầu ra

Không đồng bộ

Khi được xác nhận, cho biết rằng PCS tùy chỉnh đã hoàn tất quá trình khởi tạo bên trong và sẵn sàng để truyền.
Tín hiệu này xác nhận sau khi tx_pcs_fec_phy_reset_n và tx_pcs_fec_phy_reset_nare được xác nhận lại.

tx_serial_data

Đầu ra đồng hồ nối tiếp TX Chân nối tiếp TX.

rx_serial_data

Đầu vào đồng hồ nối tiếp RX Chân nối tiếp RX.

phy_rx_block_lock

N*2 (chế độ PAM4)
N (chế độ NRZ)

Đầu ra

Không đồng bộ Khi được xác nhận, cho biết rằng việc căn chỉnh khối 66b đã hoàn thành cho các làn đường.

rx_cdr_lock

N*2 (chế độ PAM4)

Đầu ra

Không đồng bộ

Khi được xác nhận, chỉ ra rằng các đồng hồ được khôi phục đã bị khóa đối với dữ liệu.
tiếp tục…

Gửi phản hồi

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 49

6. Tín hiệu giao diện IP Intel FPGA F-Tile Serial Lite IV 683074 | 2022.04.28/XNUMX/XNUMX

Tên phy_rx_pcs_ready phy_rx_hi_ber

Chiều rộng

Miền đồng hồ định hướng

Sự miêu tả

N (chế độ NRZ)

N*2 (chế độ PAM4)
N (chế độ NRZ)

Đầu ra

Không đồng bộ

Khi được xác nhận, biểu thị rằng các làn RX của kênh Ethernet tương ứng đã được căn chỉnh hoàn toàn và sẵn sàng nhận dữ liệu.

N*2 (chế độ PAM4)
N (chế độ NRZ)

Đầu ra

Không đồng bộ

Khi được xác nhận, cho biết rằng RX PCS của kênh Ethernet tương ứng đang ở trạng thái HI BER.

Hướng dẫn sử dụng IP Intel® FPGA IP F-Tile Serial Lite IV 50

Gửi phản hồi

683074 | 2022.04.28 Gửi phản hồi

7. Thiết kế với IP Intel FPGA F-Tile Serial Lite IV

7.1. Đặt lại nguyên tắc
Hãy làm theo các nguyên tắc đặt lại này để triển khai việc đặt lại ở cấp hệ thống của bạn.
· Buộc các tín hiệu tx_pcs_fec_phy_reset_n và rx_pcs_fec_phy_reset_n với nhau ở cấp độ hệ thống để thiết lập lại đồng thời TX và RX PCS.
· Khẳng định các tín hiệu tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, và reconfig_reset cùng một lúc. Tham khảo Đặt lại và khởi tạo liên kết để biết thêm thông tin về trình tự khởi tạo và đặt lại IP.
· Giữ tín hiệu tx_pcs_fec_phy_reset_n và rx_pcs_fec_phy_reset_n ở mức thấp và tín hiệu reconfig_reset ở mức cao và đợi tx_reset_ack và rx_reset_ack đặt lại đúng IP cứng ô F và các khối cấu hình lại.
· Để đạt được kết nối nhanh giữa các thiết bị FPGA, hãy đặt lại IP Intel FPGA F-Tile Serial Lite IV được kết nối cùng lúc. Tham khảo F-Tile Serial Lite IV Intel FPGA IP Design Example Hướng dẫn sử dụng để biết thông tin về việc giám sát liên kết IP TX và RX bằng bộ công cụ.
Thông tin liên quan
· Đặt lại và khởi tạo liên kết trang 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Hướng dẫn sử dụng

7.2. Nguyên tắc xử lý lỗi

Bảng sau liệt kê các nguyên tắc xử lý lỗi đối với các tình trạng lỗi có thể xảy ra với thiết kế IP Intel FPGA IP F-Tile Serial Lite IV.

Bảng 26. Tình trạng lỗi và nguyên tắc xử lý

Điều kiện lỗi
Một hoặc nhiều làn đường không thể thiết lập liên lạc sau một khung thời gian nhất định.

Hướng dẫn
Triển khai hệ thống hết thời gian để đặt lại liên kết ở cấp ứng dụng.

Một làn đường sẽ mất liên lạc sau khi liên lạc được thiết lập.
Một làn đường bị mất liên lạc trong quá trình xử lý.

Điều này có thể xảy ra sau hoặc trong giai đoạn truyền dữ liệu. Thực hiện phát hiện mất liên kết ở cấp ứng dụng và đặt lại liên kết.
Thực hiện quy trình khởi tạo lại liên kết cho làn đường bị lỗi. Bạn phải đảm bảo rằng định tuyến bảng không vượt quá 320 UI.

Mất căn chỉnh làn đường sau khi tất cả các làn đường đã được căn chỉnh.

Điều này có thể xảy ra sau hoặc trong giai đoạn truyền dữ liệu. Triển khai tính năng phát hiện mất căn chỉnh làn đường ở cấp ứng dụng để khởi động lại quá trình căn chỉnh làn đường.

ISO 9001: 2015 đã đăng ký

683074 | 2022.04.28 Gửi phản hồi

8. Lưu trữ Hướng dẫn sử dụng IP Intel FPGA IP F-Tile Serial Lite IV

Phiên bản IP giống với phiên bản phần mềm Intel Quartus Prime Design Suite cho đến phiên bản 19.1. Từ phần mềm Intel Quartus Prime Design Suite phiên bản 19.2 trở lên, lõi IP có sơ đồ lập phiên bản IP mới.

Nếu phiên bản lõi IP không được liệt kê, hướng dẫn sử dụng cho phiên bản lõi IP trước đó sẽ được áp dụng.

Phiên bản Intel Quartus Prime
21.3

Phiên bản lõi IP 3.0.0

Hướng dẫn sử dụng F-Tile Serial Lite IV Hướng dẫn sử dụng IP Intel® FPGA

ISO 9001: 2015 đã đăng ký

683074 | 2022.04.28 Gửi phản hồi

9. Lịch sử sửa đổi tài liệu cho Hướng dẫn sử dụng IP Intel FPGA F-Tile Serial Lite IV

Phiên bản tài liệu 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Phiên bản Intel Quartus Prime
22.1
21.3 21.3 21.2

Phiên bản IP 5.0.0
3.0.0 3.0.0 2.0.0

Thay đổi
· Bảng cập nhật: Các tính năng IP Intel FPGA của F-Tile Serial Lite IV — Mô tả truyền dữ liệu được cập nhật với hỗ trợ tốc độ thu phát FHT bổ sung: 58G NRZ, 58G PAM4 và 116G PAM4
· Bảng cập nhật: F-Tile Serial Lite IV Intel FPGA IP Tham số Mô tả — Đã thêm tham số mới · Tần số xung nhịp tham chiếu PLL của hệ thống · Kích hoạt điểm cuối gỡ lỗi - Đã cập nhật Giá trị cho tốc độ dữ liệu PMA - Đặt tên tham số được cập nhật để phù hợp với GUI
· Đã cập nhật mô tả về truyền dữ liệu trong Bảng: Các tính năng IP Intel FPGA của F-Tile Serial Lite IV.
· Đổi tên bảng IP thành F-Tile Serial Lite IV Intel FPGA IP Thông số Mô tả trong phần Thông số cho rõ ràng.
· Bảng cập nhật: Tham số IP: — Đã thêm tham số mới–RSFEC được bật trên IP Serial Lite IV Simplex khác được đặt tại cùng (các) kênh FGT. — Đã cập nhật các giá trị mặc định cho tần số xung nhịp tham chiếu của Bộ thu phát.
Phiên bản phát hành đầu tiên.

ISO 9001: 2015 đã đăng ký

Tài liệu / Tài nguyên

	intel F Tile Serial Lite IV Intel FPGA IP [tập tin pdf] Hướng dẫn sử dụng F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [tập tin pdf] Hướng dẫn sử dụng F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

Tài liệu tham khảo

Hướng dẫn sử dụng

F Ngói Nối tiếp Lite IV Intel FPGA IP

Tài liệu / Tài nguyên

Tài liệu tham khảo

Để lại bình luận

Hủy trả lời