STMicroelectronics STM32H5 Series Microcontrollers

تعارف

یہ ایپلیکیشن نوٹ انسٹرکشن کیشے (ICACHE) اور ڈیٹا کیش (DCACHE) کی وضاحت کرتا ہے، جو STMicroelectronics کے ذریعہ تیار کردہ پہلا کیچ ہے۔ Arm® Cortex®-M33 پروسیسر کی AHB بس میں متعارف کرائے گئے ICACHE اور DCACHE نیچے دیے گئے جدول میں درج STM32 مائیکرو کنٹرولر (MCUs) میں سرایت کر گئے ہیں۔ یہ کیچز صارفین کو اپنی ایپلیکیشن کی کارکردگی کو بہتر بنانے اور اندرونی اور بیرونی دونوں یادوں سے ہدایات اور ڈیٹا حاصل کرتے وقت یا بیرونی یادوں سے ڈیٹا ٹریفک کے لیے استعمال کو کم کرنے کی اجازت دیتے ہیں۔ یہ دستاویز عام سابقہ ​​دیتا ہے۔amples ICACHE اور DCACHE خصوصیات کو اجاگر کرنے اور ان کی ترتیب کو آسان بنانے کے لیے۔

ٹیبل 1۔ قابل اطلاق مصنوعات

قسم	پروڈکٹ سیریز
مائیکرو کنٹرولرز	STM32H5 سیریز، STM32L5 سیریز، STM32U5 سیریز

عمومی معلومات

نوٹ:

یہ ایپلیکیشن نوٹ STM32 سیریز کے مائیکرو کنٹرولرز پر لاگو ہوتا ہے جو Arm® Cortex® کور پر مبنی آلات ہیں۔ Arm امریکہ اور/یا کسی اور جگہ Arm Limited (یا اس کے ذیلی اداروں) کا رجسٹرڈ ٹریڈ مارک ہے۔

ICACHE اور DCACHE ختمview

یہ سیکشن ایک اوور فراہم کرتا ہے۔view ICACHE اور DCACHE انٹرفیس کا STM32 Arm® Cortex® کور پر مبنی مائکروکنٹرولرز میں سرایت شدہ۔ یہ سیکشن ICACHE اور DCACHE ڈایاگرام اور سسٹم کے فن تعمیر میں انضمام کی تفصیلات دیتا ہے۔
STM32L5 سیریز سمارٹ فن تعمیر
یہ فن تعمیر ایک بس میٹرکس پر مبنی ہے جو متعدد ماسٹرز (Cortex-M33, ICACHE, DMA1/2, اور SDMMC1) کو متعدد غلاموں (جیسے فلیش میموری، SRAM1/2، OCTOSPI1، یا FSMC) تک رسائی کی اجازت دیتا ہے۔ نیچے دی گئی تصویر STM32L5 سیریز کے سمارٹ فن تعمیر کو بیان کرتی ہے۔

تصویر 1۔ STM32L5 سیریز سمارٹ فن تعمیر

Cortex-M33 کی کارکردگی اس کی C-AHB بس میں متعارف کرائے گئے 8-Kbyte ICACHE انٹرفیس کا استعمال کرتے ہوئے بہتر ہوتی ہے، جب تیز بس کے ذریعے اندرونی یادوں (فلیش میموری، SRAM1، یا SRAM2) سے کوڈ یا ڈیٹا حاصل کیا جاتا ہے، اور یہ بھی سست بس کے ذریعے بیرونی یادیں (OCTOSPI1 یا FSMC)۔
STM32U5 سیریز سمارٹ فن تعمیر
یہ فن تعمیر ایک بس میٹرکس پر مبنی ہے جس میں متعدد ماسٹرز (Cortex-M33, ICACHE, DCACHE, GPDMA, DMA2D اور SDMMCs, OTG_HS, LTDC, GPU2D, GFXMMU) کو ایک سے زیادہ غلاموں (جیسے فلیش میموری، SRAMs، BKPIRAM/BKPIRAM) تک رسائی کی اجازت دی گئی ہے۔ OCTOSPI، یا FSMC۔ نیچے دی گئی تصویر STM32U5 سیریز کے سمارٹ فن تعمیر کو بیان کرتی ہے۔

تصویر 2. STM32U5 سیریز سمارٹ فن تعمیر

Cortex-M33 اور GPU2D انٹرفیس دونوں CACHE استعمال کرنے سے فائدہ اٹھاتے ہیں۔

• ICACHE Cortex-M33 کی کارکردگی کو بہتر بناتا ہے جب تیز بس (فلیش میموری، SRAMs) کے ذریعے اندرونی یادوں سے کوڈ یا ڈیٹا حاصل کرتے ہیں اور سست بس (OCTOSPI1/2 اور HSPI1، یا FSMC) کے ذریعے بیرونی یادوں سے۔ DCACHE1 کارکردگی کو بہتر بناتا ہے جب s‑bus (GFXMMU، OCTOSPI1/2 اور HSPI1، یا FSMC) کے ذریعے اندرونی یا بیرونی یادوں سے ڈیٹا حاصل کرتا ہے۔
•  M2 پورٹ بس کے ذریعے اندرونی اور بیرونی یادوں (GFXMMU، فلیش میموری، SRAMs، OCTOSPI2/1 اور HSPI2، یا FSMC) سے ڈیٹا حاصل کرتے وقت DCACHE1 GPU0D کی کارکردگی کو بہتر بناتا ہے۔

STM32H5 سیریز سمارٹ فن تعمیر
STM32H523/H533, STM32H563/H573 اور STM32H562 سمارٹ فن تعمیر یہ فن تعمیر ایک بس میٹرکس پر مبنی ہے جو ایک سے زیادہ ماسٹرز (Cortex-M33, ICACHE, DCACHE, GPDMAs, Ethernet اور SDMMCs کے فلیش تک میموری تک رسائی حاصل کرتا ہے) ، OCTOSPI اور FMC)۔ نیچے دی گئی تصویر STM32H5 سیریز کے سمارٹ فن تعمیر کو بیان کرتی ہے۔

تصویر 3۔ STM32H563/H573 اور STM32H562 سیریز سمارٹ فن تعمیر

CACHE استعمال کرنے سے Cortex-M33 کو فائدہ ہوتا ہے۔

• ICACHE Cortex-M33 کی کارکردگی کو بہتر بناتا ہے جب تیز بس (فلیش میموری، SRAMs) کے ذریعے اندرونی یادوں سے کوڈ یا ڈیٹا حاصل کرتے ہیں اور سست بس (OCTOSPI اور FMC) کے ذریعے بیرونی یادوں سے۔
• سست بس (OCTOSPI اور FMC) کے ذریعے بیرونی یادوں سے ڈیٹا حاصل کرتے وقت DCACHE کارکردگی کو بہتر بناتا ہے۔

STM32H503 سمارٹ فن تعمیر
یہ فن تعمیر ایک بس میٹرکس پر مبنی ہے جس سے متعدد ماسٹرز (Cortex-M33، ICACHE اور GPDMAs) کو ایک سے زیادہ غلاموں (جیسے فلیش میموری، SRAMs اور BKPSRAM) تک رسائی حاصل ہوتی ہے۔ نیچے دی گئی تصویر STM32H5 سیریز کے سمارٹ فن تعمیر کو بیان کرتی ہے۔

تصویر 4. STM32H503 سیریز سمارٹ فن تعمیر

CACHE استعمال کرنے سے Cortex-M33 کو فائدہ ہوتا ہے۔

• ICACHE فاسٹ بس (فلیش میموری، SRAMs) کے ذریعے اندرونی یادوں سے کوڈ یا ڈیٹا حاصل کرتے وقت Cortex-M33 کی کارکردگی کو بہتر بناتا ہے۔

ICACHE بلاک ڈایاگرام
ICACHE بلاک ڈایاگرام نیچے دی گئی تصویر میں دیا گیا ہے۔

تصویر 5۔ ICACHE بلاک ڈایاگرام

ICACHE میموری میں شامل ہیں:

• دی TAG میموری کے ساتھ:
  • پتہ tags جو اس بات کی نشاندہی کرتا ہے کہ کیش ڈیٹا میموری میں کون سا ڈیٹا موجود ہے۔
  • درستگی بٹس
•  ڈیٹا میموری، جس میں کیشڈ ڈیٹا ہوتا ہے۔

DCACHE بلاک ڈایاگرام
DCACHE بلاک ڈایاگرام نیچے دی گئی تصویر میں دیا گیا ہے۔

تصویر 6۔ DCACHE بلاک ڈایاگرام

DCACHE میموری میں شامل ہیں:

• دی TAG میموری کے ساتھ:
  • پتہ tags جو اس بات کی نشاندہی کرتا ہے کہ کیش ڈیٹا میموری میں کون سا ڈیٹا موجود ہے۔
  • درستگی بٹس
  • استحقاق بٹس
  • گندے بٹس
• ڈیٹا میموری، جس میں کیشڈ ڈیٹا ہوتا ہے۔

ICACHE اور DCACHE خصوصیات

دوہری ماسٹرز
ICACHE یا تو AHB بس میٹرکس تک رسائی حاصل کرتا ہے:

• ایک اے ایچ بی ماسٹر پورٹ: ماسٹر 1 (تیز بس)
• دو اے ایچ بی ماسٹر پورٹس: ماسٹر 1 (تیز بس) اور ماسٹر 2 (سست بس)

یہ خصوصیت مختلف میموری والے علاقوں (جیسے اندرونی فلیش میموری، اندرونی SRAM اور بیرونی یادداشتوں) تک رسائی حاصل کرتے وقت ٹریفک کو الگ کرنے کی اجازت دیتی ہے تاکہ کیش مسز پر CPU اسٹالز کو کم کیا جا سکے۔ مندرجہ ذیل جدول میموری کے علاقوں اور ان کے پتوں کا خلاصہ کرتا ہے۔

جدول 2۔ یادداشت کے علاقے اور ان کے پتے

پردیی				کیش ایبل میموری تک رسائی			کیش ایبل میموری تک رسائی نہیں ہے۔
قسم	نام	پروڈکٹ کا نام اور علاقے کا سائز		بس کا نام	غیر محفوظ علاقہ کا ابتدائی پتہ	محفوظ، غیر محفوظ کال کے قابل علاقہ کا ابتدائی پتہ	بس کا نام	غیر محفوظ علاقہ کا ابتدائی پتہ	محفوظ، غیر محفوظ کال کے قابل علاقہ کا ابتدائی پتہ
اندرونی	فلیش	STM32H503	128 KB	آئی سی اے سی ایچ ای تیز بس	0x0800 0000	N/A	N/A	N/A	N/A
		STM32L5 سیریز/ STM32U535/ 545/ STM32H523/ 533	512 KB			0x0C00 0000
		STM32U575/ 585 STM32H563/ 573/562	2 MB
		STM32U59x/ 5Ax/5Fx/5Gx	4 MB
	SRAM1	STM32H503	16 KB		0x0A00 0000۔	N/A	ایس بس	0x2000 0000	0x3000 0000
		STM32L5 series/ STM32U535/ 545/575/585	192 KB			0x0E00 0000
		STM32H523/ 533	128 KB
		STM32H563/ 573/562	256 KB
		STM32U59x/ 5Ax/5Fx/5Gx	768 KB
	SRAM2	STM32H503 سیریز	16 KB		0x0A00 4000۔	N/A		0x2000 4000	N/A
		STM32L5 series/ STM32U535/ 545/575/585	64 KB		0x0A03 0000۔	0x0E03 0000		0x2003 0000	0x3003 0000
		STM32H523/ 533	64 KB		0x0A04 0000۔	0x0E04 0000		0x2004 0000	0x3004 0000

پردیی				کیش ایبل میموری تک رسائی			کیش ایبل میموری تک رسائی نہیں ہے۔
اندرونی	SRAM2	STM32H563/ 573/562	80 KB	آئی سی اے سی ایچ ای تیز بس	0x0A04 0000۔	0x0E04 0000	ایس بس	0x2004 0000	0x3004 0000
		STM32U59x/ 5Ax/5Fx/5Gx	64 KB		0x0A0C 0000	0x0E0C 0000		0x200C 0000	0x300C 0000
	SRAM3	STM32U575/ 585	512 KB		0x0A04 0000۔	0x0E04 0000		0x2004 0000	0x3004 0000
		STM32H523/ 533	64 KB		0x0A05 0000۔	0x0E05 0000		0x2005 0000	0x3005 0000
		STM32H563/ 573/562	320 KB
		STM32U59x/ 5Ax/5Fx/5Gx	832 KB		0x0A0D 0000	0x0E0D 0000		0x200D 0000	0x300D 0000
	SRAM5	STM32U59x/ 5Ax/5Fx/5Gx	832 KB		0x0A1A 0000	0x0E1A 0000		0x201A 0000۔	0x301A 0000۔
	SRAM6	STM32U5Fx/ 5Gx	512 KB		0x0A27 0000۔	0x0E27 0000		0x2027 0000	N/A
بیرونی	HSPI1	STM32U59x/ 5Ax/5Fx/5Gx	256 MB	آئی سی اے سی ایچ ای سست بس (1)	عرفی پتہ [0x0000 0000 کی حد میں 0x07FF FFFF] یا [0x1000 0000:0x1FFF تک FFFF] ری میپنگ خصوصیت کے ذریعہ بیان کیا گیا ہے۔	N/A		0xA000 0000
	FMC SDRAM	STM32H563/ 573/562						0xC000 0000
	OCTOSPI1 بینک غیر محفوظ	STM32L5/U5 سیریز STM32H563/ 573/562						0x9000 0000
	ایف ایم سی بینک 3 غیر محفوظ	STM32L5/U5 سیریز STM32H563/ 573/562						0x8000 0000
	OCTOSPI2 بینک غیر محفوظ	STM32U575/ 585/59x/5Ax/ 5Fx/5Gx						0x7000 0000
	ایف ایم سی بینک 1 غیر محفوظ	STM32L5/U5 سیریز STM32H563/ 573/562						0x6000 0000

1. ایسے علاقوں کو دوبارہ ترتیب دیتے وقت منتخب کیا جائے۔

1 طرفہ بمقابلہ 2 طرفہ ICACHE
پہلے سے طے شدہ طور پر، ICACHE کو ایسوسی ایٹیو آپریٹنگ موڈ میں ترتیب دیا جاتا ہے (دو طریقے فعال)، لیکن ICACHE کو ڈائریکٹ میپڈ موڈ (ایک طرفہ فعال) میں کنفیگر کرنا ممکن ہے، ان ایپلی کیشنز کے لیے جن میں بہت کم بجلی کی کھپت کی ضرورت ہوتی ہے۔ ICACHE کنفیگریشن ICACHE_CR میں WAYSEL بٹ کے ساتھ اس طرح کی جاتی ہے:

• WAYSEL = 0: ڈائریکٹ میپڈ آپریٹنگ موڈ (1 طرفہ)
• WAYSEL = 1 (پہلے سے طے شدہ): ایسوسی ایٹیو آپریٹنگ موڈ (2 طرفہ)

جدول 3۔ 1 طرفہ بمقابلہ 2 طرفہ ICACHE

پیرامیٹر	1 طرفہ ICACHE	2 طرفہ ICACHE
کیشے کا سائز (Kbytes)	8(1)/32(2)
کئی طریقوں سے کیش کریں۔	1	2
کیشے لائن کا سائز	128 بٹس (16 بائٹس)
کیشے لائنوں کی تعداد	512(1)/2048(2)	256(1)/1024(2) فی طریقہ

1. STM32L5 سیریز/STM32H5 سیریز/STM32U535/545/575/585 کے لیے
2. For STM32U59x/5Ax/5Fx/5Gx

برسٹ قسم
کچھ Octo-SPI یادیں WRAP برسٹ کو سپورٹ کرتی ہیں، جو کہ ورڈ فرسٹ فیچر کی تنقیدی کارکردگی کا فائدہ فراہم کرتی ہے۔ ری میپ شدہ علاقوں کے لیے AHB میموری ٹرانزیکشن کی ICACHE برسٹ قسم قابل ترتیب ہے۔ یہ ICACHE_CRRx رجسٹر میں HBURST بٹ کے ساتھ منتخب کردہ انکریمنٹل برسٹ یا WRAP برسٹ کو لاگو کرتا ہے۔ WRAP اور انکریمنٹل برسٹ کے درمیان فرق ذیل میں دیا گیا ہے (اعداد و شمار بھی دیکھیں):

• WRAP برسٹ:
  • کیشے لائن سائز = 128 بٹس
  • burst to start address = CPU کے ذریعہ درخواست کردہ پہلے ڈیٹا کا لفظ ایڈریس
•  بڑھتا ہوا پھٹ:
  • کیشے لائن سائز = 128 بٹس
  • burst starting address = ایڈریس درخواست کردہ لفظ پر مشتمل کیش لائن کی باؤنڈری پر منسلک ہے۔

تصویر 7۔ انکریمنٹل بمقابلہ WRAP برسٹ

کیش ایبل ریجنز اور ری میپنگ فیچر
ICACHE C-AHB بس کے ذریعے Cortex-M33 سے منسلک ہے اور کوڈ ریجن کو ایڈریس [0x0000 0000 سے 0x1FFF FFFF] سے محفوظ کرتا ہے۔ چونکہ بیرونی یادیں رینج [0x6000 0000 سے 0xAFFF FFFF] کے ایک پتے پر میپ کی جاتی ہیں، اس لیے ICACHE ایک ری میپ فیچر کو سپورٹ کرتا ہے جو کسی بھی بیرونی میموری کے علاقے کو [0x0000 0000 سے 0xFFFF] یا 07x0 1000 FFFF کی رینج کے پتے پر ری میپ کرنے کی اجازت دیتا ہے۔ [0000x0 1 سے 32x5FFF FFFF]، اور C-AHB بس کے ذریعے قابل رسائی ہونا۔ اس خصوصیت کے ساتھ چار بیرونی میموری والے علاقوں کو دوبارہ بنایا جا سکتا ہے۔ ایک بار جب کسی علاقے کا دوبارہ نقشہ بنایا جاتا ہے، ری میپ آپریشن ہوتا ہے یہاں تک کہ اگر ICACHE غیر فعال ہو یا ٹرانزیکشن کیش ایبل نہ ہو۔ کیش ایبل میموری ریجنز کو صارف میموری پروٹیکشن یونٹ (MPU) میں ڈیفائی اور پروگرام کر سکتا ہے۔ نیچے دی گئی جدول STM32L5 اور STMXNUMXUXNUMX سیریز کی یادوں کی ترتیب کا خلاصہ کرتی ہے۔

جدول 4. STM32L5 اور STM32U5 سیریز کی یادوں کی ترتیب

پروڈکٹ میموری	کیش ایبل (MPU پروگرامنگ)	ICACHE میں دوبارہ تیار کیا گیا۔ (ICACHE_CRRx پروگرامنگ)
فلیش میموری	ہاں یا نہیں۔	ضرورت نہیں ہے۔
SRAM	تجویز کردہ نہیں
بیرونی یادیں (HSPI/ OCTOSPI یا FSMC)	ہاں یا نہیں۔	اگر صارف C- AHB بس پر خارجی کوڈ بازیافت کرنا چاہتا ہے تو درکار ہے (باقی S-AHB بس پر)

ICACHE ایکسٹرنل میموری ری میپنگ کا فائدہ
سابقampذیل کے اعداد و شمار میں le ظاہر کرتا ہے کہ کوڈ پر عمل درآمد کے دوران ICACHE بہتر کارکردگی سے کیسے فائدہ اٹھایا جا سکتا ہے یا بیرونی 8-Mbyte بیرونی Octo-SPI میموری (جیسے کہ بیرونی فلیش میموری یا RAM) تک رسائی حاصل کرتے وقت ڈیٹا پڑھا جاتا ہے۔

تصویر 8۔ Octo-SPI میموری remap example

اس بیرونی میموری کو دوبارہ بنانے کے لیے درج ذیل اقدامات کی ضرورت ہے۔

بیرونی میموری کے لیے OCTOSPI کنفیگریشن

میموری میپڈ موڈ میں بیرونی میموری تک رسائی حاصل کرنے کے لیے OCTOSPI انٹرفیس کو ترتیب دیں (بیرونی میموری کو [0x9000 0000 سے 0x9FFF FFFF] خطے میں میپ کردہ اندرونی میموری کے طور پر دیکھا جاتا ہے)۔ چونکہ بیرونی میموری کا سائز 8 Mbytes ہے، اس لیے اسے خطے میں دیکھا جاتا ہے [0x9000 0000 سے 0x907F FFFF]۔ اس خطے میں بیرونی میموری تک S‑bus کے ذریعے رسائی حاصل کی جاتی ہے اور یہ کیش ایبل نہیں ہے۔ اگلا مرحلہ ICACHE کنفیگریشن کو ظاہر کرتا ہے تاکہ اس خطے کو دوبارہ ترتیب دیا جائے۔
نوٹ: میموری میپڈ موڈ میں OCTOSPI کنفیگریشن کے لیے، STM32 مائیکرو کنٹرولرز (AN5050) پر ایپلیکیشن نوٹ Octo-SPI انٹرفیس سے رجوع کریں۔

ICACHE کنفیگریشن بیرونی میموری کے نقشے والے علاقے کو دوبارہ ترتیب دینے کے لیے
[8x0 9000 سے 0000x0F FFFF] خطے میں رکھے گئے 907 Mbytes کو [0x1000 0000 سے 0x107F FFFF] خطے میں دوبارہ بنایا گیا ہے۔ اس کے بعد سست بس (ICACHE master2 بس) کے ذریعے ان تک رسائی حاصل کی جا سکتی ہے۔

• ICACHE_CR رجسٹر کنفیگریشن
  • EN = 0 کے ساتھ ICACHE کو غیر فعال کریں۔
  • بالترتیب WAYSEL = 1 یا 2 کے ساتھ 0 طرفہ یا 1 طرفہ (درخواست کی ضروریات پر منحصر ہے) کو منتخب کریں۔
• ICACHE_CRRx رجسٹر کنفیگریشن (چار علاقوں تک، x = 0 سے 3)
  • BASEADDR [0:1000] = 0000x28 کے ساتھ 21x0 80 بیس ایڈریس (ری میپ ایڈریس) کو منتخب کریں۔
  • RSIZE[8:2] = 0x0 کے ساتھ ری میپ کرنے کے لیے 3-Mbyte ریجن کا سائز منتخب کریں۔
  • 0x9000 0000 دوبارہ تیار کردہ پتہ REMAPADDR[31:21] = 0x480 منتخب کریں۔
  • MSTSEL = 2 کے ساتھ بیرونی یادوں کے لیے ICACHE AHB master1 پورٹ کو منتخب کریں۔
  • HBURST = 0 کے ساتھ WRAP برسٹ ٹائپ کو منتخب کریں۔
  • REN = 1 کے ساتھ ریجن x کے لیے ری میپنگ کو فعال کریں۔

درج ذیل اعداد و شمار سے پتہ چلتا ہے کہ ری میپ کو فعال کرنے کے بعد میموری والے علاقوں کو IAR کے ساتھ کیسے دیکھا جاتا ہے۔

تصویر 9. یادداشت کے علاقوں کو دوبارہ ترتیب دینا سابقample

8-Mbyte کی بیرونی میموری کو اب دوبارہ بنایا گیا ہے اور اسے [0x1000 0000 سے 0x107F FFFF] خطے میں حاصل کیا جا سکتا ہے۔

ICACHE فعال کریں۔

• ICACHE_CR رجسٹر کنفیگریشن ICACHE کو EN = 1 کے ساتھ فعال کریں۔

ہٹ اینڈ مس مانیٹر
ICACHE کارکردگی کے تجزیہ کے لیے دو مانیٹر فراہم کرتا ہے: ایک 32 بٹ ہٹ مانیٹر اور ایک 16 بٹ مس مانیٹر۔

• ہٹ مانیٹر غلام کیش پورٹ پر کیش ایبل AHB ٹرانزیکشنز کو شمار کرتا ہے جو ICACHE مواد کو مارتا ہے (کیشے میں پہلے سے دستیاب ڈیٹا)۔ ہٹ مانیٹر کاؤنٹر ICACHE_HMONR رجسٹر میں دستیاب ہے۔
• مس مانیٹر غلام کیش پورٹ پر کیش ایبل AHB ٹرانزیکشنز کو شمار کرتا ہے جو ICACHE مواد کو کھو دیتے ہیں (فچ کردہ ڈیٹا پہلے سے کیشے میں دستیاب نہیں ہے)۔ غائب مانیٹر کاؤنٹر ICACHE_MMONR رجسٹر میں دستیاب ہے۔

نوٹ:

یہ دونوں مانیٹر اپنی زیادہ سے زیادہ اقدار تک پہنچنے پر ختم نہیں ہوتے ہیں۔ یہ مانیٹر ICACHE_CR رجسٹر میں درج ذیل بٹس سے منظم کیے جاتے ہیں:

• ہٹ (بالترتیب مس) مانیٹر کو فعال/روکنے کے لیے HITMEN بٹ (بالترتیب MISSMEN بٹ)
• ہٹ (بالترتیب مس) مانیٹر کو دوبارہ ترتیب دینے کے لیے HITMRST بٹ (بالترتیب MISSMRST بٹ) پہلے سے طے شدہ طور پر، تھیسس مانیٹر بجلی کی کھپت کو کم کرنے کے لیے غیر فعال ہیں۔

ICACHE دیکھ بھال
سافٹ ویئر ICACHE_CR رجسٹر میں CACHEINV بٹ سیٹ کر کے ICACHE کو باطل کر سکتا ہے۔ یہ عمل پورے کیشے کو باطل کر دیتا ہے، اسے خالی کر دیتا ہے۔ دریں اثنا، اگر کچھ ری میپ کیے گئے علاقے فعال ہیں، ری میپ فیچر اب بھی فعال ہے، یہاں تک کہ جب ICACHE غیر فعال ہو۔ چونکہ ICACHE صرف پڑھنے والے لین دین کا انتظام کرتا ہے اور تحریری لین دین کا انتظام نہیں کرتا ہے، یہ تحریروں کے معاملے میں ہم آہنگی کو یقینی نہیں بناتا ہے۔ نتیجتاً، سافٹ ویئر کو کسی خطے کو پروگرام کرنے کے بعد ICACHE کو باطل کرنا چاہیے۔

ICACHE سیکیورٹی
آئی سی اے سی ایچ ای ایک محفوظ پردیی ہے جسے GTZC TZSC محفوظ کنفیگریشن رجسٹر کے ذریعے محفوظ کے طور پر کنفیگر کیا جا سکتا ہے۔ جب اسے محفوظ کے طور پر ترتیب دیا جاتا ہے، تو ICACHE رجسٹروں تک صرف محفوظ رسائی کی اجازت ہوتی ہے۔ ICACHE کو GTZC TZSC استحقاق کنفیگریشن رجسٹر کے ذریعے مراعات یافتہ کے طور پر بھی ترتیب دیا جا سکتا ہے۔ جب ICACHE کو مراعات یافتہ کے طور پر ترتیب دیا جاتا ہے، تو ICACHE رجسٹروں تک صرف مراعات یافتہ رسائی کی اجازت ہوتی ہے۔ پہلے سے طے شدہ طور پر، ICACHE GTZC TZSC کے ذریعے غیر محفوظ اور غیر مراعات یافتہ ہے۔

ایونٹ اور مداخلت کا انتظام

ICACHE_SR میں ERRF جھنڈا ترتیب دے کر، پتہ چلنے پر فنکشنل غلطیوں کا انتظام کرتا ہے۔ اگر ERRIE بٹ ICACHE_IER میں سیٹ کیا گیا ہو تو ایک مداخلت بھی پیدا کی جا سکتی ہے۔ ICACHE باطل ہونے کی صورت میں، جب کیشے کی مصروف حالت ختم ہو جاتی ہے، BSYENDF پرچم ICACHE_SR میں سیٹ ہوتا ہے۔ اگر BSYENDIE بٹ ICACHE_IER میں سیٹ کیا گیا ہو تو ایک مداخلت بھی پیدا کی جا سکتی ہے۔ نیچے دی گئی جدول میں ICACHE مداخلت اور ایونٹ کے جھنڈوں کی فہرست ہے۔

ٹیبل 5۔ ICACHE مداخلت اور ایونٹ مینجمنٹ بٹس

رجسٹر کریں۔	بٹ کا نام	بٹ کی تفصیل	بٹ تک رسائی کی قسم
ICACHE_SR	مصروف	کیشے مکمل طور پر ناجائز آپریشن کو انجام دے رہا ہے۔	صرف پڑھنے کے لیے
	BSYENDF	کیشے کو باطل کرنے کا عمل ختم ہو گیا۔
	غلطی	کیشنگ آپریشن کے دوران ایک خرابی پیش آگئی
ICACHE_IER	ERRIE	کیشے کی خرابی کے لیے مداخلت کو فعال کریں۔	پڑھنا/لکھنا
	BSYENDIE	غیر قانونی کارروائی ختم ہونے کی صورت میں مداخلت کو فعال کریں۔
ICACHE_FCR	سی ای آر آر ایف	ICACHE_SR میں ERRF صاف کرتا ہے۔	صرف لکھیں۔
	CBSYENDF	ICACHE_SR میں BSYENDF کو صاف کرتا ہے۔

DCACHE خصوصیات
ڈیٹا کیش کا مقصد بیرونی میموری ڈیٹا لوڈز اور ڈیٹا اسٹورز کو کیش کرنا ہے جو پروسیسر یا کسی اور بس ماسٹر پیریفیرل سے آتے ہیں۔ DCACHE پڑھنے اور لکھنے دونوں لین دین کا انتظام کرتا ہے۔
DCACHE کیش ایبلٹی ٹریفک

DCACHE AHB بس کے ذریعے ماسٹر پورٹ انٹرفیس سے بیرونی یادوں کو محفوظ کرتا ہے۔ آنے والی میموری کی درخواستوں کو اس کے AHB ٹرانزیکشن میموری لاک اپ انتساب کے مطابق کیش ایبل کے طور پر بیان کیا گیا ہے۔ DCACHE لکھنے کی پالیسی کی تعریف MPU کی طرف سے ترتیب کردہ میموری کی خصوصیت کے لحاظ سے لکھنے کے ذریعے یا لکھنے کے پیچھے کی گئی ہے۔ جب کسی علاقے کو غیر کیش ایبل کے طور پر کنفیگر کیا جاتا ہے، تو DCACHE کو نظرانداز کر دیا جاتا ہے۔

 جدول 6۔ اے ایچ بی ٹرانزیکشن کے لیے DCACHE کیش ایبلٹی

اے ایچ بی تلاش کرنے کی خصوصیت	AHB بفر ایبل وصف	کیچ ایبلٹی
0	X	پڑھیں اور لکھیں: غیر کیش ایبل
1	0	پڑھیں: کیش ایبل لکھنا: (کیچ ایبل) لکھنا
1	1	پڑھیں: کیش ایبل لکھنا: (کیچ ایبل) لکھنا

DCACHE کیش ایبل ریجنز
STM32U5 سیریز کے لیے، DCACHE1 غلام انٹرفیس S-AHB بس کے ذریعے Cortex-M33 سے منسلک ہے اور GFXMMU، FMC، اور HSPI/OCTOSPIs کو کیش کرتا ہے۔ DCACHE2 غلام انٹرفیس M2 پورٹ بس کے ذریعے DMA0D سے منسلک ہے، اور تمام اندرونی اور بیرونی یادوں کو محفوظ کرتا ہے (سوائے SRAM4 اور BRKPSRAM کے)۔ STM32H5 سیریز کے لیے، DCACHE غلام انٹرفیس FMC اور OCTOSPI کے ذریعے S-AHB بیرونی یادوں کے ذریعے Cortex-M33 سے منسلک ہے۔

جدول 7۔ DCACHE کیش ایبل ریجنز اور انٹرفیس

کیش ایبل میموری ایڈریس کا علاقہ	DCACHE1 کیش ایبل انٹرفیس	DCACHE2 کیش ایبل انٹرفیس
جی ایف ایکس ایم ایم یو	X	X
SRAM1	N/A	X
SRAM2		X
SRAM3		X
SRAM5		X
SRAM6		X
HSPI1	X	X
OCTOSPI1	X	X
ایف ایم سی بینکس	X	X
OCTOSPI2	X	X

نوٹ

کچھ انٹرفیس کچھ مصنوعات میں تعاون یافتہ نہیں ہیں۔ تصویر 1 یا مخصوص پروڈکٹ حوالہ دستی سے رجوع کریں۔
برسٹ قسم
ICACHE کی طرح، DCACHE اضافہ اور لپیٹے ہوئے برسٹ کو سپورٹ کرتا ہے (سیکشن 3.1.3 دیکھیں)۔ DCACHE کے لیے، برسٹ کی قسم DCACHE_CR میں HBURST بٹ کے ذریعے ترتیب دی گئی ہے۔
DCACHE کنفیگریشن
بوٹ کے دوران، ڈی سی اے ایچ ای ڈیفالٹ طور پر غیر فعال ہو جاتا ہے جس سے غلام میموری کی درخواستیں براہ راست ماسٹر پورٹ پر بھیجی جاتی ہیں۔ DCACHE کو فعال کرنے کے لیے، EN بٹ کو DCACHE_CR رجسٹر میں سیٹ کرنا ضروری ہے۔ ہٹ اینڈ مس مانیٹر ڈی سی اے سی ایچ ای کیشے کی کارکردگی کے تجزیہ کے لیے چار مانیٹر لگاتا ہے:

• دو 32 بٹ (R/W) ہٹ مانیٹر: DCACHE ماسٹر پورٹس (ڈیٹا پہلے سے ہی کیشے میں دستیاب ہے) پر ٹرانزیکشن پیدا کیے بغیر کیش میموری میں CPU ڈیٹا کو پڑھنے یا لکھنے کی تعداد کو شمار کرتا ہے۔ (R/W) ہٹ مانیٹر کاؤنٹر بالترتیب DCACHE_RHMONR اور DCACHE_WHMONR رجسٹروں میں دستیاب ہیں۔
• دو 16 بٹ (R/W) مس مانیٹر: CPU کی کیش میموری میں ڈیٹا کو پڑھنے یا لکھنے کی تعداد کو شمار کریں اور DCACHE ماسٹر پورٹس پر ٹرانزیکشن تیار کریں، تاکہ میموری کے علاقے سے ڈیٹا لوڈ کیا جا سکے (فچڈ ڈیٹا نہیں کیشے میں پہلے سے ہی دستیاب ہے)۔ (R/W) مس مانیٹر کاؤنٹر بالترتیب DCACHE_RMMONR اور DCACHE_WMMONR رجسٹروں میں دستیاب ہیں۔

نوٹ:

یہ چار مانیٹر اپنی زیادہ سے زیادہ اقدار تک پہنچنے پر ختم نہیں ہوتے ہیں۔ ان مانیٹروں کا انتظام DCACHE_CR رجسٹر میں درج ذیل بٹس سے کیا جاتا ہے۔

• WHITMAN بٹ (بالترتیب WMISSMEN بٹ) رائٹ ہٹ (بالترتیب مس) مانیٹر کو فعال/روکنے کے لیے
• RHITMEN بٹ (بالترتیب RMISSMEN بٹ) ریڈ ہٹ (بالترتیب مس) مانیٹر کو فعال/روکنے کے لیے
• WHITMRST بٹ (بالترتیب WMISSMRST بٹ) رائٹ ہٹ (بالترتیب مس) مانیٹر کو دوبارہ ترتیب دینے کے لیے
• ریڈ ہٹ (بالترتیب مس) مانیٹر کو دوبارہ ترتیب دینے کے لیے RHITMRST بٹ (بالترتیب RMISSMRST بٹ)

پہلے سے طے شدہ طور پر، یہ مانیٹر بجلی کی کھپت کو کم کرنے کے لیے غیر فعال ہیں۔

DCACHE دیکھ بھال
DCACHE متعدد دیکھ بھال کے آپریشنز پیش کرتا ہے جنہیں DCACHE_CR میں CACHECMD[2:0] کے ذریعے ترتیب دیا جا سکتا ہے۔

• 000: کوئی آپریشن نہیں (پہلے سے طے شدہ)
• 001: صاف رینج۔ کیشے میں ایک مخصوص رینج کو صاف کریں۔
• 010: رینج کو باطل کریں۔ کیشے میں ایک مخصوص رینج کو باطل کریں۔
• 010: رینج صاف اور باطل کریں۔ کیشے میں ایک مخصوص رینج کو صاف اور باطل کریں۔

منتخب کردہ رینج کو اس کے ذریعے ترتیب دیا گیا ہے:

• CMDSTARTADDR رجسٹر: کمانڈ شروع کرنے کا پتہ
• CMDENDADDR رجسٹر: کمانڈ کا اختتامی پتہ

نوٹ:

CACHECMD لکھے جانے سے پہلے اس رجسٹر کو سیٹ کرنا ضروری ہے۔ کیش کمانڈ مینٹیننس اس وقت شروع ہوتا ہے جب DCACHE_CR رجسٹر میں STARTCMD بٹ سیٹ ہوتا ہے۔ DCACHE DCACHE_CR رجسٹر میں CACHEINV بٹ سیٹ کر کے مکمل CACHE باطل ہونے کی بھی حمایت کرتا ہے۔

DCACHE سیکیورٹی
DCACHE ایک محفوظ پیریفیرل ہے جسے GTZC TZSC محفوظ کنفیگریشن رجسٹر کے ذریعے محفوظ کے طور پر کنفیگر کیا جا سکتا ہے۔ جب اسے محفوظ کے طور پر ترتیب دیا جاتا ہے، تو DCACHE رجسٹروں تک صرف محفوظ رسائی کی اجازت ہوتی ہے۔ DCACHE کو GTZC TZSC استحقاق کنفیگریشن رجسٹر کے ذریعے مراعات یافتہ کے طور پر بھی کنفیگر کیا جا سکتا ہے۔ جب DCACHE کو مراعات یافتہ کے طور پر ترتیب دیا جاتا ہے، تو DCACHE رجسٹروں تک صرف مراعات یافتہ رسائی کی اجازت ہوتی ہے۔ پہلے سے طے شدہ طور پر، DCACHE GTZC TZSC کے ذریعے غیر محفوظ اور غیر مراعات یافتہ ہے۔

ایونٹ اور مداخلت کا انتظام
DCACHE_SR میں ERRF جھنڈا ترتیب دے کر، پتہ چلنے پر فنکشنل غلطیوں کا انتظام کرتا ہے۔ اگر ERRIE بٹ DCACHE_IER میں سیٹ کیا گیا ہو تو ایک مداخلت بھی پیدا کی جا سکتی ہے۔ DCACHE باطل ہونے کی صورت میں، جب کیشے کی مصروف حالت ختم ہو جاتی ہے، BSYENDF پرچم DCACHE_SR میں سیٹ ہو جاتا ہے۔ اگر BSYENDIE بٹ DCACHE_IER میں سیٹ کیا گیا ہو تو ایک مداخلت بھی پیدا کی جا سکتی ہے۔ DCACHE کمانڈ سٹیٹس کو CMDENF اور BUSYCMDF کے ذریعے DCACHE_SR کے ذریعے چیک کیا جا سکتا ہے اگر CMDENDIE بٹ DCACHE_IER میں سیٹ کیا گیا ہو تو ایک انٹرپٹ بھی تیار کیا جا سکتا ہے۔ نیچے دی گئی جدول میں DCACHE مداخلت اور ایونٹ کے جھنڈوں کی فہرست دی گئی ہے۔

جدول 8۔ DCACHE مداخلت اور واقعات کے انتظام کے بٹس

رجسٹر کریں۔	رجسٹر کریں۔	بٹ کی تفصیل	بٹ تک رسائی کی قسم
DCACHE_SR	مصروف	کیشے مکمل طور پر ناجائز آپریشن کو انجام دے رہا ہے۔	صرف پڑھنے کے لیے
	BSYENDF	کیشے کی مکمل غلط کارروائی ختم ہوگئی
	BUSYCMDF	کیشے رینج کمانڈ کو چلا رہا ہے۔
	CMDENDF	ایک رینج کمانڈ اینڈ
	ERRF	کیشنگ آپریشن کے دوران ایک خرابی پیش آگئی
DCACHE_IER	ERRIE	کیشے کی خرابی کے لیے مداخلت کو فعال کریں۔	پڑھنا/لکھنا
	CMDENDIE	رینج کمانڈ اینڈ پر مداخلت کو فعال کریں۔
	BSYENDIE	مکمل غلط آپریشن کے اختتام پر مداخلت کو فعال کریں۔
DCACHE_FCR	سی ای آر آر ایف	DCACHE_SR میں ERRF صاف کرتا ہے۔	صرف لکھیں۔
	CCMDENDF	DCACHE_SR میں CMDENDF کو صاف کرتا ہے۔
	CBSYENDF	DCACHE_SR میں BSYENDF کو صاف کرتا ہے۔

ICACHE اور DCACHE کارکردگی اور بجلی کی کھپت

ICACHE اور DCACHE کا استعمال بیرونی یادوں تک رسائی کے دوران ایپلیکیشن کی کارکردگی کو بہتر بناتا ہے۔ مندرجہ ذیل جدول بیرونی یادوں تک رسائی کے دوران CoreMark® کے عمل پر ICACHE اور DCACHE کے اثرات کو ظاہر کرتا ہے۔

ٹیبل 9. بیرونی یادوں کے ساتھ کور مارک کے عمل پر ICACHE اور DCACHE کارکردگی

(1)
کور مارک کوڈ	کور مارک ڈیٹا	ICACHE کنفیگریشن	DCACHE کنفیگریشن	کور مارک سکور/Mhz
اندرونی فلیش میموری	اندرونی SRAM	فعال (2 راستے)	معذور	3.89
اندرونی فلیش میموری	بیرونی Octo-SPI PSRAM (S-بس)	فعال (2 راستے)	فعال	3.89
اندرونی فلیش میموری	بیرونی Octo-SPI PSRAM (S-بس)	فعال (2 راستے)	معذور	0.48
بیرونی Octo-SPI فلیش (C-بس)	اندرونی SRAM	فعال (2 راستے)	معذور	3.86
بیرونی Octo-SPI فلیش (C-بس)	اندرونی SRAM	معذور	معذور	0.24
اندرونی فلیش میموری	اندرونی SRAM	معذور	معذور	2.69

ٹیسٹ کی شرائط:

• قابل اطلاق پروڈکٹ: STM32U575/585
• سسٹم فریکوئنسی: 160 میگاہرٹز۔
• بیرونی Octo-SPI PSRAM میموری: 80 MHz (DTR موڈ)۔
• بیرونی Octo-SPI فلیش میموری: 80 MHz (STR موڈ)۔
• مرتب کرنے والا: IAR V8.50.4.
• اندرونی فلیش پری فیچ: آن۔

اندرونی اور بیرونی یادوں تک رسائی کے دوران ICACHE اور DCACHE کا استعمال بجلی کی کھپت کو کم کرتا ہے۔ درج ذیل جدول CoreMark کے عمل کے دوران بجلی کی کھپت پر ICACHE کے اثرات کو ظاہر کرتا ہے۔

ٹیبل 10۔ کور مارک پر عمل درآمد ICACHE کا بجلی کی کھپت پر اثر

ICACHE کنفیگریشن	MCU بجلی کی کھپت (mA)
فعال (2 راستے)	7.60
فعال (1 طرفہ)	7.13
معذور	8.89

1. ٹیسٹ کی شرائط:
   • قابل اطلاق پروڈکٹ: STM32U575/585
   • کور مارک کوڈ: اندرونی فلیش میموری۔
   • کور مارک ڈیٹا: اندرونی SRAM۔
   • اندرونی فلیش میموری پریفیٹچ: آن۔
   • سسٹم فریکوئنسی: 160 میگاہرٹز۔
   • مرتب کرنے والا: IAR V8.32.2.
   • والیومtagای رینج: 1۔
   • SMPS: آن۔
2. وے سیٹ ایسوسی ایٹیو کنفیگریشن کوڈ کے لیے 1 طرفہ سیٹ ایسوسی ایٹیو کنفیگریشن سے زیادہ کارکردگی کا مظاہرہ کرتی ہے جسے کیشے میں مکمل طور پر لوڈ نہیں کیا جا سکتا۔ دریں اثنا، 1 طرفہ سیٹ ایسوسی ایٹیو کیشے تقریباً ہمیشہ 2 طرفہ سیٹ ایسوسی ایٹیو کیشے سے زیادہ طاقتور ہوتا ہے۔ کارکردگی اور بجلی کی کھپت کے درمیان بہترین تجارت کا انتخاب کرنے کے لیے، ہر کوڈ کا دونوں ایسوسی ایٹیویٹی کنفیگریشنز میں جائزہ لینا ضروری ہے۔ انتخاب صارف کی ترجیح پر منحصر ہے۔

نتیجہ

STMicroelectronics، ICACHE اور DCACHE کے تیار کردہ پہلے کیشز، اندرونی اور بیرونی یادوں کو محفوظ کرنے کے قابل ہیں، جو ڈیٹا ٹریفک اور ہدایات کی بازیافت کے لیے کارکردگی میں اضافہ پیش کرتے ہیں۔ یہ دستاویز ICACHE اور DCACHE کی طرف سے تعاون یافتہ مختلف خصوصیات کو ظاہر کرتی ہے، ان کی ترتیب کی سادگی اور لچک کم ترقیاتی لاگت اور مارکیٹ میں تیزی سے وقت کی اجازت دیتی ہے۔

نظرثانی کی تاریخ

جدول 11۔ دستاویز پر نظر ثانی کی تاریخ

تاریخ	ورژن	تبدیلیاں
10 اکتوبر 2019	1	ابتدائی رہائی۔
27-فروری-2020	2	اپ ڈیٹ شدہ: • جدول 2۔ یادداشت کے علاقے اور ان کے پتے • سیکشن 2.1.7 ICACHE دیکھ بھال • سیکشن 2.1.8 ICACHE سیکیورٹی
7-دسمبر-2021	3	اپ ڈیٹ شدہ: • دستاویز کا عنوان • تعارف • سیکشن 1 ICACHE اور DCACHE ختمview • سیکشن 4 نتیجہ شامل کیا گیا: • سیکشن 2 ICACHE اور DCACHE خصوصیات • سیکشن 3 ICACHE اور DCACHE کارکردگی اور بجلی کی کھپت
15-فروری-2023	4	اپ ڈیٹ شدہ: •         سیکشن 2.2: STM32U5 سیریز کا سمارٹ فن تعمیر •         سیکشن 2.5: DCACHE بلاک ڈایاگرام •         سیکشن 3.1.1: دوہری ماسٹرز •         سیکشن 3.1.2: 1 طرفہ بمقابلہ 2 طرفہ ICACHE •         سیکشن 3.1.4: کیش ایبل ریجنز اور ری میپنگ فیچر •         سیکشن 3.2: DCACHE خصوصیات •         سیکشن 3.2.2: DCACHE کیش ایبل ریجنز •         سیکشن 4: ICACHE اور DCACHE کارکردگی اور بجلی کی کھپت شامل کیا گیا: •         سیکشن 1: عمومی معلومات
11-مارچ-2024	5	اپ ڈیٹ شدہ: •         سیکشن 2.3: STM32H5 سیریز سمارٹ فن تعمیر •         سیکشن 3.1.1: دوہری ماسٹرز

اہم نوٹس - غور سے پڑھیں
STMicroelectronics NV اور اس کے ذیلی ادارے ("ST") بغیر اطلاع کے کسی بھی وقت ST مصنوعات اور/یا اس دستاویز میں تبدیلیاں، تصحیحات، اضافہ، ترمیمات اور بہتری کا حق محفوظ رکھتے ہیں۔ خریداروں کو آرڈر دینے سے پہلے ST مصنوعات کے بارے میں تازہ ترین متعلقہ معلومات حاصل کرنی چاہیے۔ ST پروڈکٹس کو آرڈر کی منظوری کے وقت ST کی فروخت کی شرائط و ضوابط کے مطابق فروخت کیا جاتا ہے۔ خریدار ST مصنوعات کے انتخاب، انتخاب اور استعمال کے لیے مکمل طور پر ذمہ دار ہیں اور ST درخواست کی مدد یا خریداروں کی مصنوعات کے ڈیزائن کے لیے کوئی ذمہ داری قبول نہیں کرتا ہے۔ یہاں ST کی طرف سے کسی بھی دانشورانہ املاک کے حق کو کوئی لائسنس، ایکسپریس یا مضمر نہیں دیا گیا ہے۔ یہاں بیان کردہ معلومات سے مختلف دفعات کے ساتھ ST مصنوعات کی دوبارہ فروخت ایسی مصنوعات کے لیے ST کی طرف سے دی گئی کسی بھی وارنٹی کو کالعدم قرار دے گی۔ ST اور ST لوگو ST کے ٹریڈ مارک ہیں۔ ST ٹریڈ مارکس کے بارے میں اضافی معلومات کے لیے www.st.com/trademarks سے رجوع کریں۔ دیگر تمام پروڈکٹ یا سروس کے نام ان کے متعلقہ مالکان کی ملکیت ہیں۔ اس دستاویز میں موجود معلومات اس دستاویز کے کسی بھی سابقہ ​​ورژن میں پہلے سے فراہم کردہ معلومات کی جگہ لے لیتی ہے۔ © 2024 STMicroelectronics – جملہ حقوق محفوظ ہیں۔

دستاویزات / وسائل

STMicroelectronics STM32H5 Series Microcontrollers [پی ڈی ایف] یوزر مینوئل STM32H5 Series Microcontrollers, STM32H5, Series Microcontrollers, Microcontrollers

حوالہ جات

• صارف دستی