انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ

مشمولات چھپائیں

1 FPGA انٹیجر ریاضی کے IP کور

2 دستاویزات / وسائل

2.1 حوالہ جات

3 متعلقہ پوسٹس

FPGA انٹیجر ریاضی کے IP کور

View Fullscreen

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ
Intel® Quartus® Prime Design Suite کے لیے اپ ڈیٹ کیا گیا: 20.3

آن لائن ورژن رائے بھیجیں۔

یو جی 01063

ID: 683490 ورژن: 2020.10.05

مشمولات
مشمولات
1. انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کورز……………………………………………………………….. 5
2. LPM_COUNTER (کاؤنٹر) IP کور……………………………………………………………………………….. 7 2.1۔ خصوصیات ……………………………………………………………………………………………… 7 2.2۔ ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ……………………………………………………………………………….. 8 2.3۔ VHDL اجزاء کا اعلان ………………………………………………………………………. 8 2.4. VHDL LIBRARY_USE اعلامیہ ……………………………………………………………………………… 9 2.5. بندرگاہیں………………………………………………………………………………………………………..9 2.6۔ پیرامیٹرز……………………………………………………………………………………………… 10
3. LPM_DIVIDE (Divider) Intel FPGA IP Core………………………………………………………….. 12 3.1. خصوصیات………………………………………………………………………………………………. 12 3.2۔ ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ……………………………………………………………………………… 12 3.3۔ VHDL اجزاء کا اعلان ……………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE اعلامیہ …………………………………………………………………………. 13 3.5۔ بندرگاہیں ……………………………………………………………………………………………………… 13 3.6۔ پیرامیٹرز……………………………………………………………………………………………… 14
4. LPM_MULT (ملٹی پلیئر) IP کور…………………………………………………………………………. 16 4.1۔ خصوصیات………………………………………………………………………………………………. 16 4.2۔ ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ……………………………………………………………………………… 17 4.3۔ VHDL اجزاء کا اعلان ……………………………………………………………………….. 17 4.4. VHDL LIBRARY_USE اعلامیہ …………………………………………………………………………. 17 4.5۔ سگنلز……………………………………………………………………………………………… 18 4.6۔ Stratix V، Arria V، Cyclone V، اور Intel Cyclone 10 LP آلات کے لیے پیرامیٹرز …………… 18 4.6.1. جنرل ٹیب ……………………………………………………………………………… 18 4.6.2۔ جنرل 2 ٹیب……………………………………………………………………………… 19 4.6.3۔ پائپ لائننگ ٹیب……………………………………………………………………………… 19 4.7۔ Intel Stratix 10، Intel Arria 10، اور Intel Cyclone 10 GX ڈیوائسز کے پیرامیٹرز ……….. 20 4.7.1۔ جنرل ٹیب ………………………………………………………………………… 20 4.7.2۔ جنرل 2 ٹیب……………………………………………………………………………… 20 4.7.3۔ پائپ لائننگ ………………………………………………………………………………… 21
5. LPM_ADD_SUB (Adder/Subtractor)……………………………………………………………………………… 22 5.1. خصوصیات………………………………………………………………………………………………. 22 5.2۔ ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ……………………………………………………………………………… 23 5.3۔ VHDL اجزاء کا اعلان ……………………………………………………………………….. 23 5.4. VHDL LIBRARY_USE اعلامیہ …………………………………………………………………………. 23 5.5۔ بندرگاہیں……………………………………………………………………………………………… 23 5.6۔ پیرامیٹرز ……………………………………………………………………………………………… 24
6. LPM_COMPARE (موازنہ)……………………………………………………………………………………… 26 6.1. خصوصیات………………………………………………………………………………………………. 26 6.2۔ ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ……………………………………………………………………………… 27 6.3۔ VHDL اجزاء کا اعلان ……………………………………………………………………….. 27 6.4. VHDL LIBRARY_USE اعلامیہ …………………………………………………………………………. 27 6.5۔ بندرگاہیں ……………………………………………………………………………………………………… 27 6.6۔ پیرامیٹرز ……………………………………………………………………………………………… 28

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 2

تاثرات بھیجیں۔

مشمولات

7. ALTECC (خرابی کی اصلاح کا کوڈ: انکوڈر/ڈیکوڈر) آئی پی کور …………………………………… 30
7.1 ALTECC انکوڈر کی خصوصیات …………………………………………………………………………..31 7.2. ویریلوگ ایچ ڈی ایل پروٹو ٹائپ (ALTECC_ENCODER)……………………………………………………… 32 7.3۔ ویریلوگ ایچ ڈی ایل پروٹو ٹائپ (ALTECC_DECODER)……………………………………………… 32 7.4۔ VHDL اجزاء کا اعلان (ALTECC_ENCODER)……………………………………………… 33 7.5. VHDL اجزاء کا اعلان (ALTECC_DECODER)……………………………………………… 33 7.6. VHDL LIBRARY_USE اعلامیہ …………………………………………………………………………. 33 7.7۔ انکوڈر پورٹس……………………………………………………………………………………………… 33 7.8۔ ڈیکوڈر پورٹس ……………………………………………………………………………………………… 34 7.9۔ انکوڈر پیرامیٹرز ……………………………………………………………………………………… 34 7.10۔ ڈیکوڈر پیرامیٹرز ……………………………………………………………………………… 35
8. انٹیل ایف پی جی اے ملٹی پلائی ایڈر آئی پی کور………………………………………………………………. 36
8.1 خصوصیات………………………………………………………………………………………………. 37 8.1.1۔ پری ایڈر ………………………………………………………………………………….. 38 8.1.2۔ سسٹولک ڈیلے رجسٹر ………………………………………………………………….. 40 8.1.3. پری لوڈ کنسٹنٹ ……………………………………………………………………… 43 8.1.4۔ ڈبل جمع کرنے والا ……………………………………………………………………… 43
8.2 ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ……………………………………………………………………………… 44 8.3۔ VHDL اجزاء کا اعلان ……………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE اعلامیہ …………………………………………………………………………. 44 8.5۔ سگنلز ……………………………………………………………………………………………………… 44 8.6۔ پیرامیٹرز ……………………………………………………………………………………………… 47
8.6.1 جنرل ٹیب ………………………………………………………………………………… 47 8.6.2۔ ایکسٹرا موڈز ٹیب………………………………………………………………………….. 47 8.6.3۔ ملٹی پلائرز ٹیب……………………………………………………………………………….. 49 8.6.4۔ پریڈر ٹیب……………………………………………………………………… 51 8.6.5۔ جمع کرنے والا ٹیب………………………………………………………………………….. 53 8.6.6۔ سسٹولک/چین آؤٹ ٹیب……………………………………………………………… 55 8.6.7۔ پائپ لائننگ ٹیب……………………………………………………………………………… 56
9. ALTMEMMULT (میموری پر مبنی مستقل عددی ضرب) IP کور …………………… 57
9.1 خصوصیات………………………………………………………………………………………………. 57 9.2۔ ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ……………………………………………………………………………… 58 9.3۔ VHDL اجزاء کا اعلان ……………………………………………………………………….. 58 9.4. بندرگاہیں ……………………………………………………………………………………………………… 59 9.5۔ پیرامیٹرز……………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (ضرب جمع کرنا) IP کور……………………………………………… 61
10.1 خصوصیات ……………………………………………………………………………………………….. 62 10.2۔ ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ……………………………………………………………………………………..62 10.3۔ VHDL اجزاء کا اعلان ……………………………………………………………………… 63 10.4. VHDL LIBRARY_USE اعلامیہ ……………………………………………………………………………… 63 10.5. بندرگاہیں……………………………………………………………………………………………… 63 10.6۔ پیرامیٹرز ……………………………………………………………………………………… 64
11. ALTMULT_ADD (ملٹی ایڈر) IP کور…………………………………………………………..69
11.1 خصوصیات ……………………………………………………………………………………………….. 71 11.2۔ ویریلوگ ایچ ڈی ایل پروٹو ٹائپ …………………………………………………………………………………….. 72 11.3۔ VHDL اجزاء کا اعلان ……………………………………………………………………… 72 11.4. VHDL لائبریری_استعمال کا اعلامیہ ……………………………………………………………………… 72

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 3

مشمولات
11.5 بندرگاہیں……………………………………………………………………………………………… 72 11.6۔ پیرامیٹرز ……………………………………………………………………………………… 73
12. ALTMULT_COMPLEX (کمپلیکس ملٹیپلیئر) IP کور……………………………………………… 86 12.1۔ پیچیدہ ضرب ………………………………………………………………………. 86 12.2۔ اصولی نمائندگی ……………………………………………………………………… 87 12.3. روایتی نمائندگی ………………………………………………………………. 87 12.4۔ خصوصیات ……………………………………………………………………………………………….. 88 12.5۔ ویریلوگ ایچ ڈی ایل پروٹو ٹائپ …………………………………………………………………………………….. 88 12.6۔ VHDL اجزاء کا اعلان ……………………………………………………………………… 89 12.7. VHDL LIBRARY_USE اعلامیہ ……………………………………………………………………………… 89 12.8. سگنلز……………………………………………………………………………………… 89 12.9۔ پیرامیٹرز ……………………………………………………………………………………… 90
13. ALTSQRT (انٹیجر اسکوائر روٹ) IP کور………………………………………………………………………92 13.1۔ خصوصیات ……………………………………………………………………………………………….. 92 13.2۔ ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ………………………………………………………………………………..92 13.3۔ VHDL اجزاء کا اعلان ……………………………………………………………………… 93 13.4. VHDL LIBRARY_USE اعلامیہ ……………………………………………………………………………… 93 13.5. بندرگاہیں……………………………………………………………………………………………… 93 13.6۔ پیرامیٹرز ……………………………………………………………………………………… 94
14. PARALLEL_ADD (متوازی ایڈر) IP کور ………………………………………………………………….. 95 14.1. خصوصیت……………………………………………………………………………………………….95 14.2۔ ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ……………………………………………………………………………………..95 14.3۔ VHDL اجزاء کا اعلان ……………………………………………………………………… 96 14.4. VHDL LIBRARY_USE اعلامیہ ……………………………………………………………………………… 96 14.5. بندرگاہیں……………………………………………………………………………………………… 96 14.6۔ پیرامیٹرز ……………………………………………………………………………………… 97
15. عددی حسابی آئی پی کور یوزر گائیڈ دستاویز آرکائیوز……………………………………… 98
16. انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ کے لیے دستاویز پر نظر ثانی کی تاریخ…. 99

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 4

تاثرات بھیجیں۔

683490 | 2020.10.05 تاثرات بھیجیں۔

1. Intel FPGA انٹیجر ریاضی کے IP کور

آپ اپنے ڈیزائن میں ریاضی کی کارروائیوں کو انجام دینے کے لیے Intel® FPGA انٹیجر IP cores استعمال کر سکتے ہیں۔

یہ فنکشنز آپ کے اپنے فنکشن کو کوڈنگ کرنے سے زیادہ موثر منطقی ترکیب اور ڈیوائس پر عمل درآمد پیش کرتے ہیں۔ آپ اپنی ڈیزائن کی ضروریات کو ایڈجسٹ کرنے کے لیے آئی پی کور کو اپنی مرضی کے مطابق بنا سکتے ہیں۔

انٹیل انٹیجر ریاضی کے آئی پی کور کو درج ذیل دو زمروں میں تقسیم کیا گیا ہے: · پیرامیٹرائزڈ ماڈیولز کی لائبریری (LPM) IP کور · Intel-specific (ALT) IP cores

درج ذیل جدول میں عددی حسابی IP کور کی فہرست دی گئی ہے۔

ٹیبل 1۔

آئی پی کور کی فہرست

آئی پی کور

ایل پی ایم آئی پی کور

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel-specific (ALT) IP cores ALTECC

فنکشن ختمview کاؤنٹر ڈیوائیڈر ملٹیپلر
جوڑ یا گھٹانے والا موازنہ کرنے والا
ای سی سی انکوڈر/ڈیکوڈر

تعاون یافتہ ڈیوائس
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
سائیکلون V، Intel Cyclone 10 LP، Intel Cyclone 10 GX، MAX II، MAX V، MAX 10، Stratix IV، Stratix V، Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
سائیکلون V، Intel Cyclone 10 LP، Intel Cyclone 10 GX، MAX II، MAX V، MAX 10، Stratix IV، Stratix V، Intel Stratix 10
Arria II GX، Arria II GZ، Arria V، سائیکلون IV E، سائیکلون IV GX، سائیکلون V، Intel Cyclone 10 LP، MAX 10، MAX
II، MAX V، Stratix IV، Stratix V
Arria II GX، Arria II GZ، Arria V، سائیکلون IV E، سائیکلون IV GX، سائیکلون V، Intel Cyclone 10 LP، MAX 10، MAX
II، MAX V، Stratix IV، Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
سائیکلون V، انٹیل سائکلون 10 ایل پی، انٹیل سائکلون 10 GX، MAX II، MAX V، MAX
10، Stratix IV، Stratix V جاری رہا…

انٹیل کارپوریشن۔ جملہ حقوق محفوظ ہیں. Intel، Intel لوگو، اور Intel کے دیگر نشانات Intel Corporation یا اس کے ذیلی اداروں کے ٹریڈ مارک ہیں۔ Intel اپنی FPGA اور سیمی کنڈکٹر مصنوعات کی کارکردگی کو Intel کی معیاری وارنٹی کے مطابق موجودہ تصریحات کی ضمانت دیتا ہے، لیکن بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Intel یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Intel کی طرف سے تحریری طور پر واضح طور پر اتفاق کیا گیا ہو۔ انٹیل کے صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر بھروسہ کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔ *دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔

ISO 9001:2015 رجسٹرڈ

1. Intel FPGA عددی حسابی IP Cores 683490 | 2020.10.05

آئی پی کور انٹیل ایف پی جی اے ملٹی پلائی ایڈر یا ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

فنکشن ختمview ملٹیپلر - ایڈر
میموری پر مبنی مستقل عددی ضرب
ملٹیپلیر-ایکومولیٹر ملٹیپلر-ایڈر
پیچیدہ ضرب
انٹیجر اسکوائر روٹ
متوازی ایڈر

تعاون یافتہ ڈیوائس
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 جی ایکس
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
سائیکلون 10 LP، MAX II، MAX V، MAX 10، Stratix IV، Stratix V
Arria II GX، Arria II GZ، سائیکلون IV E، سائیکلون IV GX، Intel Cyclone 10 LP، MAX 10، MAX II، MAX V، Stratix IV
Arria II GX، Arria II GZ، سائیکلون IV E، سائیکلون IV GX، Intel Cyclone 10 LP، MAX 10، MAX II، MAX V، Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
سائیکلون 10 GX، Intel Cyclone 10 LP، MAX 10، Stratix V، Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
سائیکلون V، Intel Cyclone 10 LP، Intel Cyclone 10 GX، MAX II، MAX V، MAX
10، Stratix IV، Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
سائیکلون V، Intel Cyclone 10 LP، Intel Cyclone 10 GX، MAX II، MAX V، MAX
10، Stratix IV، Stratix V

متعلقہ معلومات
· Intel FPGAs اور قابل پروگرام ڈیوائسز ریلیز نوٹس
· Intel FPGA IP Cores کا تعارف Intel FPGA IP Cores کے بارے میں مزید معلومات فراہم کرتا ہے۔
فلوٹنگ پوائنٹ آئی پی کور یوزر گائیڈ انٹیل ایف پی جی اے فلوٹنگ پوائنٹ آئی پی کور کے بارے میں مزید معلومات فراہم کرتا ہے۔
· Intel FPGA IP Cores کا تعارف تمام Intel FPGA IP cores کے بارے میں عمومی معلومات فراہم کرتا ہے، بشمول پیرامیٹرائزنگ، جنریٹنگ، اپ گریڈنگ، اور آئی پی کور کی نقل۔
· ورژن سے آزاد IP اور Qsys سمولیشن اسکرپٹس بنانا نقلی اسکرپٹس بنائیں جن کو سافٹ ویئر یا IP ورژن اپ گریڈ کے لیے دستی اپڈیٹس کی ضرورت نہیں ہے۔
· پروجیکٹ مینجمنٹ آپ کے پروجیکٹ اور آئی پی کے موثر انتظام اور پورٹیبلٹی کے لیے بہترین طرز عمل کی رہنما خطوط files.
· صفحہ 98 پر انٹیجر آرتھمیٹک آئی پی کور یوزر گائیڈ دستاویز آرکائیوز انٹیجر آرتھمیٹک آئی پی کور کے پچھلے ورژن کے لیے صارف گائیڈز کی فہرست فراہم کرتا ہے۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 6

تاثرات بھیجیں۔

683490 | 2020.10.05 تاثرات بھیجیں۔

2. LPM_COUNTER (کاؤنٹر) IP کور

تصویر 1۔

LPM_COUNTER IP کور ایک بائنری کاؤنٹر ہے جو 256 بٹس تک چوڑے آؤٹ پٹ کے ساتھ اپ کاؤنٹرز، ڈاؤن کاؤنٹرز اور اوپر یا نیچے کاؤنٹر بناتا ہے۔

درج ذیل اعداد و شمار LPM_COUNTER IP کور کے لیے بندرگاہوں کو دکھاتا ہے۔

LPM_COUNTER پورٹس

LPM_COUNTER

ssclr Sload sset ڈیٹا[]

q[]

اوپر نیچے

cout

aclr aload اثاثہ

clk_en cnt_en cin
inst

2.1 خصوصیات
LPM_COUNTER IP کور درج ذیل خصوصیات پیش کرتا ہے: · اوپر، نیچے، اور اوپر/نیچے کاؤنٹر تیار کرتا ہے · درج ذیل کاؤنٹر کی قسمیں تیار کرتا ہے:
- سادہ بائنری- صفر سے شروع ہونے والے انسداد اضافہ یا 255 سے شروع ہونے والی کمی
- ماڈیولس - صارف کے ذریعہ متعین کردہ ماڈیولس ویلیو میں کاؤنٹر اضافہ یا کمی
· اختیاری سنکرونس کلیئر، لوڈ، اور سیٹ ان پٹ پورٹس کو سپورٹ کرتا ہے · اختیاری غیر مطابقت پذیر کلیئر، لوڈ، اور سیٹ ان پٹ پورٹس کو سپورٹ کرتا ہے · اختیاری گنتی کو فعال اور گھڑی ان پٹ پورٹس کو سپورٹ کرتا ہے · اختیاری کیری ان اور کیری آؤٹ پورٹس کو سپورٹ کرتا ہے

ISO 9001:2015 رجسٹرڈ

2. LPM_COUNTER (کاؤنٹر) IP کور
683490 | 2020.10.05
2.2 ویریلوگ ایچ ڈی ایل پروٹو ٹائپ
مندرجہ ذیل ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ویریلوگ ڈیزائن میں واقع ہے۔ File (.v) lpm.v میں edasynthesis ڈائریکٹری۔
ماڈیول lpm_counter ( q، ڈیٹا، گھڑی، cin، cout، clk_en، cnt_en، updown، aset، aclr، aload، sset، sclr، sload، eq)؛ پیرامیٹر lpm_type = "lpm_counter"؛ پیرامیٹر lpm_width = 1؛ پیرامیٹر lpm_modulus = 0؛ پیرامیٹر lpm_direction = "غیر استعمال شدہ"؛ پیرامیٹر lpm_value = "غیر استعمال شدہ"؛ پیرامیٹر lpm_svalue = "غیر استعمال شدہ"؛ پیرامیٹر lpm_pvalue = "غیر استعمال شدہ"؛ پیرامیٹر lpm_port_updown = "PORT_CONNECTIVITY"؛ پیرامیٹر lpm_hint = "غیر استعمال شدہ"؛ آؤٹ پٹ [lpm_width-1:0] q; آؤٹ پٹ کاؤٹ؛ آؤٹ پٹ [15:0] eq؛ ان پٹ cin؛ ان پٹ [lpm_width-1:0] ڈیٹا؛ ان پٹ گھڑی، clk_en، cnt_en، اپ ڈاؤن؛ ان پٹ اثاثہ، aclr، aload؛ ان پٹ sset، sclr، sload؛ endmodule
2.3۔ VHDL اجزاء کا اعلان
VHDL جزو کا اعلان VHDL ڈیزائن میں واقع ہے۔ File (.vhd) LPM_PACK.vhd میں librariesvhdllpm ڈائریکٹری۔
جزو LPM_COUNTER عام ( LPM_WIDTH : قدرتی؛ LPM_MODULUS : قدرتی := 0؛ LPM_DIRECTION : string := "غیر استعمال شدہ"؛ LPM_AVALUE : string := "غیر استعمال شدہ"؛ LPM_SVALUE : string := "غیر استعمال شدہ"؛ LPM_SVALUE : string := "غیر استعمال شدہ"؛ LP_CONTPORTNIV" : UPDMOCTNIV ؛ LPM_PVALUE : string := "UNUSED"؛ LPM_TYPE : string := L_COUNTER؛ LPM_HINT : string := "غیر استعمال شدہ"); پورٹ (ڈیٹا: std_logic_vector میں(LPM_WIDTH-1 نیچے 0):= (OTHERS =>
'0'); CLOCK : std_logic میں ; CLK_EN : std_logic میں := '1'؛ CNT_EN : std_logic میں := '1'؛ اپ ڈاؤن : std_logic میں := '1'؛ SLOAD : std_logic میں := '0'؛ SSET : std_logic میں := '0'؛ SCLR : std_logic میں := '0'؛ ALOAD : std_logic میں := '0'؛ ASET : std_logic میں := '0'؛ ACLR : std_logic میں := '0'؛ CIN : std_logic میں := '1'؛ COUT : out std_logic := '0'; سوال: باہر std_logic_vector(LPM_WIDTH-1 نیچے 0)؛ EQ : باہر std_logic_vector(15 down to 0))؛
اختتامی جزو؛

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 8

تاثرات بھیجیں۔

2. LPM_COUNTER (کاؤنٹر) IP کور 683490 | 2020.10.05

2.4 VHDL LIBRARY_USE اعلامیہ
اگر آپ VHDL اجزاء کا اعلان استعمال کرتے ہیں تو VHDL لائبریری کے استعمال کے اعلان کی ضرورت نہیں ہے۔
لائبریری ایل پی ایم؛ lpm.lpm_components.all استعمال کریں؛

2.5. بندرگاہیں

درج ذیل جدولوں میں LPM_COUNTER IP کور کے لیے ان پٹ اور آؤٹ پٹ پورٹس کی فہرست ہے۔

ٹیبل 2۔

LPM_COUNTER ان پٹ پورٹس

پورٹ کا نام

درکار ہے۔

تفصیل

ڈیٹا[]

نہیں

کاؤنٹر پر متوازی ڈیٹا ان پٹ۔ ان پٹ پورٹ کا سائز LPM_WIDTH پیرامیٹر ویلیو پر منحصر ہے۔

گھڑی

جی ہاں

مثبت کنارے سے متحرک گھڑی کا ان پٹ۔

clk_en

نہیں

گھڑی تمام مطابقت پذیر سرگرمیوں کو فعال کرنے کے لیے ان پٹ کو فعال کرتی ہے۔ اگر چھوڑ دیا جائے تو ڈیفالٹ قدر 1 ہے۔

cnt_en

نہیں

کاؤنٹ کو غیر فعال کرنے کے لیے ان پٹ کو فعال کریں جب اسلوڈ، sset، یا sclr کو متاثر کیے بغیر کم ہونے پر زور دیا جائے۔ اگر چھوڑ دیا جائے تو ڈیفالٹ ویلیو 1 ہے۔

اوپر نیچے

نہیں

گنتی کی سمت کو کنٹرول کرتا ہے۔ جب اعلی (1) کا دعوی کیا جاتا ہے، تو گنتی کی سمت اوپر ہوتی ہے، اور جب (0) کو کم کہا جاتا ہے، تو گنتی کی سمت نیچے ہوتی ہے۔ اگر LPM_DIRECTION پیرامیٹر استعمال کیا جاتا ہے، تو اپ ڈاؤن پورٹ منسلک نہیں ہو سکتا۔ اگر LPM_DIRECTION استعمال نہیں کیا جاتا ہے، تو اپ ڈاؤن پورٹ اختیاری ہے۔ اگر چھوڑ دیا جائے تو پہلے سے طے شدہ قدر بڑھ جاتی ہے (1)۔

cin

نہیں

کم آرڈر بٹ میں لے جائیں۔ اپ کاؤنٹرز کے لیے، cin ان پٹ کا رویہ ہے۔

cnt_en ان پٹ کے رویے سے مماثل۔ اگر چھوڑ دیا جائے تو ڈیفالٹ ویلیو 1 ہے۔

(VCC)۔

aclr

نہیں

غیر مطابقت پذیر واضح ان پٹ۔ اگر اثاثہ اور aclr دونوں کا استعمال کیا جاتا ہے اور اس پر زور دیا جاتا ہے تو، aclr اثاثہ کو اوور رائیڈ کرتا ہے۔ اگر چھوڑ دیا جائے تو، ڈیفالٹ قدر 0 ہے (غیر فعال)۔

اثاثہ

نہیں

غیر مطابقت پذیر سیٹ ان پٹ۔ q[] آؤٹ پٹ کو تمام 1s کے طور پر، یا LPM_AVALUE پیرامیٹر کے ذریعے متعین کردہ قدر کے لیے متعین کرتا ہے۔ اگر اثاثہ اور aclr بندرگاہوں دونوں کو استعمال کیا جاتا ہے اور اس پر زور دیا جاتا ہے تو، aclr پورٹ کی قدر اثاثہ پورٹ کی قدر کو اوور رائیڈ کرتی ہے۔ اگر چھوڑ دیا جائے تو ڈیفالٹ قدر 0 ہے، غیر فعال۔

ایک بوجھ

نہیں

غیر مطابقت پذیر لوڈ ان پٹ جو ڈیٹا ان پٹ پر موجود قدر کے ساتھ غیر مطابقت پذیر طور پر کاؤنٹر کو لوڈ کرتا ہے۔ جب ایلوڈ پورٹ استعمال کیا جاتا ہے، ڈیٹا[] پورٹ کو منسلک ہونا چاہیے۔ اگر چھوڑ دیا جائے تو ڈیفالٹ قدر 0 ہے، غیر فعال۔

sclr

نہیں

ہم وقت ساز صاف ان پٹ جو اگلی فعال گھڑی کے کنارے پر کاؤنٹر کو صاف کرتا ہے۔ اگر sset اور sclr دونوں بندرگاہوں کو استعمال کیا جاتا ہے اور اس پر زور دیا جاتا ہے تو، sclr پورٹ کی قدر sset پورٹ کی قدر کو اوور رائیڈ کرتی ہے۔ اگر چھوڑ دیا جائے تو ڈیفالٹ قدر 0 ہے، غیر فعال۔

سیٹ

نہیں

ہم وقت ساز سیٹ ان پٹ جو کاؤنٹر کو اگلی فعال گھڑی کے کنارے پر سیٹ کرتا ہے۔ q آؤٹ پٹ کی قدر کو تمام 1s کے طور پر، یا LPM_SVALUE پیرامیٹر کے ذریعے متعین کردہ قدر کے لیے متعین کرتا ہے۔ اگر sset اور sclr دونوں بندرگاہیں استعمال کی جاتی ہیں اور زور دیا جاتا ہے،
sclr پورٹ کی قدر sset پورٹ کی قدر کو اوور رائیڈ کرتی ہے۔ اگر چھوڑ دیا جائے تو، ڈیفالٹ قدر 0 ہے (غیر فعال)۔

sload

نہیں

ہم وقت ساز لوڈ ان پٹ جو اگلے فعال گھڑی کے کنارے پر ڈیٹا[] کے ساتھ کاؤنٹر کو لوڈ کرتا ہے۔ جب سلوڈ پورٹ استعمال کیا جاتا ہے، تو ڈیٹا[] پورٹ کو منسلک ہونا چاہیے۔ اگر چھوڑ دیا جائے تو، ڈیفالٹ قدر 0 ہے (غیر فعال)۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 9

2. LPM_COUNTER (کاؤنٹر) IP کور 683490 | 2020.10.05

ٹیبل 3۔

LPM_COUNTER آؤٹ پٹ پورٹس

پورٹ کا نام

درکار ہے۔

تفصیل

q[]

نہیں

کاؤنٹر سے ڈیٹا آؤٹ پٹ۔ آؤٹ پٹ پورٹ کا سائز اس پر منحصر ہے۔

LPM_WIDTH پیرامیٹر کی قدر۔ یا تو q[] یا کم از کم eq[15..0] بندرگاہوں میں سے ایک

منسلک ہونا چاہئے.

eq[15..0]

نہیں

کاؤنٹر ڈی کوڈ آؤٹ پٹ۔ eq[15..0] پورٹ پیرامیٹر ایڈیٹر میں قابل رسائی نہیں ہے کیونکہ پیرامیٹر صرف AHDL کو سپورٹ کرتا ہے۔
یا تو q[] پورٹ یا eq[] پورٹ کا منسلک ہونا ضروری ہے۔ c eq پورٹس تک استعمال کیا جا سکتا ہے (0 <= c <= 15)۔ صرف 16 سب سے کم شمار والی اقدار کو ڈی کوڈ کیا گیا ہے۔ جب گنتی کی قیمت c ہے، eqc آؤٹ پٹ کو ہائی (1) کہا جاتا ہے۔ سابق کے لیےample، جب شمار 0 ہے، eq0 = 1، جب شمار 1 ہے، eq1 = 1، اور جب شمار 15 ہے، eq 15 = 1۔ 16 یا اس سے زیادہ کی گنتی کی قدروں کے لیے ڈی کوڈ شدہ آؤٹ پٹ کو بیرونی ضابطہ کشائی کی ضرورت ہوتی ہے۔ eq[15..0] آؤٹ پٹ q[] آؤٹ پٹ کے غیر مطابقت پذیر ہیں۔

cout

نہیں

کاؤنٹر کے MSB بٹ کا کیری آؤٹ پورٹ۔ یہ ایک بڑا کاؤنٹر بنانے کے لیے دوسرے کاؤنٹر سے جڑنے کے لیے استعمال کیا جا سکتا ہے۔

2.6 پیرامیٹرز

درج ذیل جدول میں LPM_COUNTER IP کور کے پیرامیٹرز کی فہرست دی گئی ہے۔

ٹیبل 4۔

LPM_COUNTER پیرامیٹرز

پیرامیٹر کا نام

قسم

LPM_WIDTH

عدد

LPM_DIRECTION

تار

LPM_MODULUS LPM_AVALUE

عدد
انٹیجر/سٹرنگ

LPM_SVALUE LPM_HINT

انٹیجر/سٹرنگ
تار

LPM_TYPE

تار

مطلوبہ ہاں نہیں نہیں نہیں۔
نہیں نہیں
نہیں

تفصیل
ڈیٹا[] اور q[] بندرگاہوں کی چوڑائی کی وضاحت کرتا ہے، اگر وہ استعمال کیے جاتے ہیں۔
قدریں اوپر، نیچے اور غیر استعمال شدہ ہیں۔ اگر LPM_DIRECTION پیرامیٹر استعمال کیا جاتا ہے، تو اپ ڈاؤن پورٹ منسلک نہیں ہو سکتا۔ جب اپ ڈاؤن پورٹ منسلک نہیں ہوتا ہے، تو LPM_DIRECTION پیرامیٹر کی ڈیفالٹ قدر UP ہوتی ہے۔
زیادہ سے زیادہ گنتی، جمع ایک۔ کاؤنٹر کے چکر میں منفرد ریاستوں کی تعداد۔ اگر بوجھ کی قیمت LPM_MODULUS پیرامیٹر سے بڑی ہے، تو کاؤنٹر کا رویہ متعین نہیں ہے۔
مستقل قدر جو اثاثہ کے زیادہ ہونے پر لوڈ ہوتی ہے۔ اگر بتائی گئی قدر اس سے بڑی یا اس کے برابر ہے۔ ، کاؤنٹر کا رویہ ایک غیر متعینہ (X) منطق کی سطح ہے، جہاں LPM_MODULUS ہے، اگر موجود ہے، یا 2^LPM_WIDTH ہے۔ Intel تجویز کرتا ہے کہ آپ اس قدر کو AHDL ڈیزائن کے لیے اعشاریہ نمبر کے طور پر بیان کریں۔
مستقل قدر جو کلاک پورٹ کے بڑھتے ہوئے کنارے پر لوڈ کی جاتی ہے جب sset پورٹ کو اونچا کہا جاتا ہے۔ Intel تجویز کرتا ہے کہ آپ اس قدر کو AHDL ڈیزائن کے لیے اعشاریہ نمبر کے طور پر بیان کریں۔
جب آپ VHDL ڈیزائن میں پیرامیٹرائزڈ ماڈیولز (LPM) فنکشن کی لائبریری کو انسٹینٹیٹ کرتے ہیں File (.vhd)، آپ کو LPM_HINT پیرامیٹر استعمال کرنا چاہیے تاکہ انٹیل کے مخصوص پیرامیٹر کی وضاحت کریں۔ سابق کے لیےample: LPM_HINT = "CHAIN_SIZE = 8، ONE_INPUT_IS_CONSTANT = ہاں"
پہلے سے طے شدہ قدر غیر استعمال شدہ ہے۔
VHDL ڈیزائن میں پیرامیٹرائزڈ ماڈیولز (LPM) ہستی کے نام کی لائبریری کی شناخت کرتا ہے files.
جاری…

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 10

تاثرات بھیجیں۔

2. LPM_COUNTER (کاؤنٹر) IP کور 683490 | 2020.10.05

پیرامیٹر کا نام INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

سٹرنگ سٹرنگ ٹائپ کریں۔
تار
تار

مطلوبہ نمبر نہیں۔
نہیں
نہیں

تفصیل
یہ پیرامیٹر ماڈلنگ اور رویے کی نقلی مقاصد کے لیے استعمال ہوتا ہے۔ یہ پیرامیٹر ماڈلنگ اور رویے کی نقلی مقاصد کے لیے استعمال ہوتا ہے۔ پیرامیٹر ایڈیٹر اس پیرامیٹر کی قدر کا حساب لگاتا ہے۔
انٹیل کے لیے مخصوص پیرامیٹر۔ آپ کو VHDL ڈیزائن میں CARRY_CNT_EN پیرامیٹر کی وضاحت کرنے کے لیے LPM_HINT پیرامیٹر استعمال کرنا چاہیے۔ files قدریں سمارٹ، آن، آف، اور غیر استعمال شدہ ہیں۔ کیری چین کے ذریعے cnt_en سگنل کو پھیلانے کے لیے LPM_COUNTER فنکشن کو فعال کرتا ہے۔ کچھ معاملات میں، CARRY_CNT_EN پیرامیٹر کی ترتیب کا رفتار پر تھوڑا سا اثر پڑ سکتا ہے، اس لیے آپ اسے بند کرنا چاہیں گے۔ پہلے سے طے شدہ قیمت SMART ہے، جو سائز اور رفتار کے درمیان بہترین تجارت فراہم کرتی ہے۔
انٹیل کے لیے مخصوص پیرامیٹر۔ VHDL ڈیزائن میں LABWIDE_SCLR پیرامیٹر کی وضاحت کرنے کے لیے آپ کو LPM_HINT پیرامیٹر استعمال کرنا چاہیے۔ files قدریں آن، آف، یا غیر استعمال شدہ ہیں۔ پہلے سے طے شدہ قدر آن ہے۔ آپ کو متروک ڈیوائس فیملیز میں پائی جانے والی LABwide sclr خصوصیت کے استعمال کو غیر فعال کرنے کی اجازت دیتا ہے۔ اس اختیار کو بند کرنے سے جزوی طور پر بھرے ہوئے LABs کو مکمل طور پر استعمال کرنے کے امکانات بڑھ جاتے ہیں، اور اس طرح جب SCLR مکمل LAB پر لاگو نہیں ہوتا ہے تو یہ زیادہ منطقی کثافت کی اجازت دے سکتا ہے۔ یہ پیرامیٹر پسماندہ مطابقت کے لیے دستیاب ہے، اور Intel تجویز کرتا ہے کہ آپ اس پیرامیٹر کو استعمال نہ کریں۔
اپ ڈاؤن ان پٹ پورٹ کے استعمال کی وضاحت کرتا ہے۔ اگر خارج کر دیا جائے تو ڈیفالٹ قدر PORT_CONNECTIVITY ہے۔ جب پورٹ ویلیو کو PORT_USED پر سیٹ کیا جاتا ہے، تو پورٹ کو بطور استعمال سمجھا جاتا ہے۔ جب پورٹ ویلیو PORT_UNUSED پر سیٹ کی جاتی ہے، تو پورٹ کو غیر استعمال شدہ سمجھا جاتا ہے۔ جب پورٹ ویلیو PORT_CONNECTIVITY پر سیٹ کی جاتی ہے، تو پورٹ کے استعمال کا تعین پورٹ کنیکٹیویٹی کو چیک کر کے کیا جاتا ہے۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 11

683490 | 2020.10.05 تاثرات بھیجیں۔

3. LPM_DIVIDE (Divider) Intel FPGA IP کور

تصویر 2۔

LPM_DIVIDE Intel FPGA IP کور ایک عدد ان پٹ ویلیو کو ڈینومینیٹر ان پٹ ویلیو سے تقسیم کرنے کے لیے ایک ڈیوائیڈر کو لاگو کرتا ہے تاکہ ایک حصہ اور ایک بقیہ تیار کیا جا سکے۔

درج ذیل اعداد و شمار LPM_DIVIDE IP کور کے لیے بندرگاہوں کو دکھاتا ہے۔

LPM_DIVIDE پورٹس

LPM_DIVIDE

نمبر[] denom[] گھڑی

حصہ[] باقی ہے[]

clken aclr

inst

3.1 خصوصیات
LPM_DIVIDE IP کور مندرجہ ذیل خصوصیات پیش کرتا ہے: · ایک ڈیوائیڈر تیار کرتا ہے جو ایک عدد ان پٹ ویلیو کو ڈینومینیٹر ان پٹ سے تقسیم کرتا ہے۔
قدر · 1 بٹس کے ڈیٹا کی چوڑائی کو سپورٹ کرتا ہے۔ · دونوں عدد کے لیے دستخط شدہ اور غیر دستخط شدہ ڈیٹا کی نمائندگی کے فارمیٹ کی حمایت کرتا ہے۔
اور ڈینومینیٹر اقدار۔ · علاقے یا رفتار کی اصلاح کی حمایت کرتا ہے۔ ایک مثبت بقایا آؤٹ پٹ کی وضاحت کرنے کا اختیار فراہم کرتا ہے۔ پائپ لائننگ کنفیگر ایبل آؤٹ پٹ لیٹنسی کو سپورٹ کرتا ہے۔ · اختیاری غیر مطابقت پذیر کلیئر اور کلاک ایبل پورٹس کو سپورٹ کرتا ہے۔

3.2 ویریلوگ ایچ ڈی ایل پروٹو ٹائپ
مندرجہ ذیل ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ویریلوگ ڈیزائن میں واقع ہے۔ File (.v) lpm.v میں edasynthesis ڈائریکٹری۔
ماڈیول lpm_divide (حصہ، باقی، نمبر، denom، گھڑی، clken، aclr)؛ پیرامیٹر lpm_type = "lpm_divide"؛ پیرامیٹر lpm_widthn = 1؛ پیرامیٹر lpm_widthd = 1؛ پیرامیٹر lpm_nrepresentation = "غیر دستخط شدہ"؛ پیرامیٹر lpm_drepresentation = "غیر دستخط شدہ"؛ پیرامیٹر lpm_remainderpositive = "TRUE"؛ پیرامیٹر lpm_pipeline = 0؛

ISO 9001:2015 رجسٹرڈ

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

پیرامیٹر lpm_hint = "غیر استعمال شدہ"؛ ان پٹ گھڑی؛ ان پٹ clken؛ ان پٹ aclr؛ ان پٹ [lpm_widthn-1:0] نمبر؛ ان پٹ [lpm_widthd-1:0] denom؛ آؤٹ پٹ [lpm_widthn-1:0] حصہ آؤٹ پٹ [lpm_widthd-1:0] باقی ہے۔ endmodule

3.3۔ VHDL اجزاء کا اعلان
VHDL جزو کا اعلان VHDL ڈیزائن میں واقع ہے۔ File (.vhd) LPM_PACK.vhd میں librariesvhdllpm ڈائریکٹری۔
جزو LPM_DIVIDE عام (LPM_WIDTHN : قدرتی؛ LPM_WIDTHD : قدرتی؛
LPM_NREPRESENTATION : string := "غیر دستخط شدہ"؛ LPM_DREPRESENTATION : string := "غیر دستخط شدہ"؛ LPM_PIPELINE : قدرتی := 0؛ LPM_TYPE : string := L_DIVIDE; LPM_HINT : string := "غیر استعمال شدہ")؛ پورٹ (نمبر: std_logic_vector میں(LPM_WIDTHN-1 نیچے سے 0)؛ DENOM: std_logic_vector میں(LPM_WIDTHD-1 نیچے سے 0)؛ ACLR: std_logic میں := '0'؛ CLOCK: std_logic میں := '0'؛ CLKEN : std_logic میں := '1'؛ مقدار: باہر std_logic_vector(LPM_WIDTHN-1 نیچے 0)؛ باقی: باہر std_logic_vector(LPM_WIDTHD-1 نیچے 0))؛ اختتامی جزو؛

3.4 VHDL LIBRARY_USE اعلامیہ
اگر آپ VHDL اجزاء کا اعلان استعمال کرتے ہیں تو VHDL لائبریری کے استعمال کے اعلان کی ضرورت نہیں ہے۔
لائبریری ایل پی ایم؛ lpm.lpm_components.all استعمال کریں؛

3.5. بندرگاہیں

درج ذیل جدولوں میں LPM_DIVIDE IP کور کے لیے ان پٹ اور آؤٹ پٹ پورٹس کی فہرست ہے۔

ٹیبل 5۔

LPM_DIVIDE ان پٹ پورٹس

پورٹ کا نام

درکار ہے۔

نمبر[]

جی ہاں

فرق[]

جی ہاں

تفصیل
عددی ڈیٹا ان پٹ۔ ان پٹ پورٹ کا سائز LPM_WIDTHN پیرامیٹر ویلیو پر منحصر ہے۔
ڈینومینیٹر ڈیٹا ان پٹ۔ ان پٹ پورٹ کا سائز LPM_WIDTHD پیرامیٹر ویلیو پر منحصر ہے۔
جاری…

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 13

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

پورٹ کا نام کلاک کلکن
aclr

مطلوبہ نمبر نہیں۔
نہیں

تفصیل
پائپ لائن کے استعمال کے لیے گھڑی کا ان پٹ۔ 0 (پہلے سے طے شدہ) کے علاوہ LPM_PIPELINE اقدار کے لیے کلاک پورٹ کا فعال ہونا ضروری ہے۔
گھڑی پائپ لائن کے استعمال کو فعال کرتی ہے۔ جب کلین پورٹ کو اونچا کہا جاتا ہے، تو ڈویژن آپریشن ہوتا ہے۔ جب سگنل کم ہو تو کوئی آپریشن نہیں ہوتا۔ اگر چھوڑ دیا جائے تو ڈیفالٹ ویلیو 1 ہے۔
غیر مطابقت پذیر کلیئر پورٹ کسی بھی وقت پائپ لائن کو گھڑی کے ان پٹ کے مطابق تمام '0' پر دوبارہ ترتیب دینے کے لیے استعمال کیا جاتا ہے۔

ٹیبل 6۔

LPM_DIVIDE آؤٹ پٹ پورٹس

پورٹ کا نام

درکار ہے۔

تفصیل

مقدار[]

جی ہاں

ڈیٹا آؤٹ پٹ۔ آؤٹ پٹ پورٹ کا سائز LPM_WIDTHN پر منحصر ہے۔

پیرامیٹر کی قدر

باقی رہیں

جی ہاں

ڈیٹا آؤٹ پٹ۔ آؤٹ پٹ پورٹ کا سائز LPM_WIDTHD پر منحصر ہے۔

پیرامیٹر کی قدر

3.6 پیرامیٹرز

درج ذیل جدول میں LPM_DIVIDE Intel FPGA IP کور کے پیرامیٹرز کی فہرست دی گئی ہے۔

پیرامیٹر کا نام

قسم

درکار ہے۔

تفصیل

LPM_WIDTHN

عدد

جی ہاں

نمبر کی چوڑائی کی وضاحت کرتا ہے[] اور

quotient[] بندرگاہیں قدریں 1 سے 64 تک ہیں۔

LPM_WIDTHD

عدد

جی ہاں

denom کی چوڑائی کی وضاحت کرتا ہے [] اور

بندرگاہیں رہیں۔ قدریں 1 سے 64 تک ہیں۔

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

نہیں

عددی ان پٹ کی نمائندگی پر دستخط کریں۔

اقدار دستخط شدہ اور غیر دستخط شدہ ہیں۔ جب یہ

پیرامیٹر کو SIGNED، تقسیم کرنے والے پر سیٹ کیا گیا ہے۔

نمبر[] ان پٹ کو دستخط شدہ دو کے طور پر تشریح کرتا ہے۔

تکمیل

نہیں

ڈینومینیٹر ان پٹ کی نمائندگی پر دستخط کریں۔

اقدار دستخط شدہ اور غیر دستخط شدہ ہیں۔ جب یہ

پیرامیٹر کو SIGNED، تقسیم کرنے والے پر سیٹ کیا گیا ہے۔

denom[] ان پٹ کو دستخط شدہ دو کے طور پر تشریح کرتا ہے۔

تکمیل

LPM_TYPE

تار

نہیں

پیرامیٹرائزڈ کی لائبریری کی شناخت کرتا ہے۔

VHDL ڈیزائن میں ماڈیولز (LPM) ہستی کا نام

files (.vhd)

LPM_HINT

تار

نہیں

جب آپ ایک لائبریری کو فوری بناتے ہیں۔

پیرامیٹرائزڈ ماڈیولز (LPM) فنکشن میں a

وی ایچ ڈی ایل ڈیزائن File (.vhd)، آپ کو استعمال کرنا چاہیے۔

LPM_HINT پیرامیٹر ایک Intel- کی وضاحت کے لیے

مخصوص پیرامیٹر سابق کے لیےample: LPM_HINT

= "CHAIN_SIZE = 8،

ONE_INPUT_IS_CONSTANT = ہاں" The

پہلے سے طے شدہ قدر غیر استعمال شدہ ہے۔

LPM_REMAINDERPOSITIVE

تار

نہیں

انٹیل کے لیے مخصوص پیرامیٹر۔ آپ کو استعمال کرنا چاہئے۔

LPM_HINT پیرامیٹر کی وضاحت کرنے کے لیے

LPM_REMAINDERPOSITIVE پیرامیٹر میں

وی ایچ ڈی ایل ڈیزائن files اقدار درست ہیں یا غلط۔

اگر یہ پیرامیٹر TRUE پر سیٹ ہے، تو پھر

باقی[] پورٹ کی قدر زیادہ ہونی چاہیے۔

جاری…

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 14

تاثرات بھیجیں۔

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

پیرامیٹر کا نام

قسم

MAXIMIZE_SPEED

عدد

LPM_PIPELINE

عدد

INTENDED_DEVICE_FAMILY SKIP_BITS

سٹرنگ انٹیجر۔

مطلوبہ نمبر
نہیں نہیں نہیں۔

تفصیل
صفر کے برابر یا برابر۔ اگر یہ پیرامیٹر درست پر سیٹ کیا جاتا ہے، تو باقی[] پورٹ کی قدر یا تو صفر ہے، یا قدر ایک ہی نشان ہے، یا تو مثبت یا منفی، جیسا کہ نمبر پورٹ کی قدر ہے۔ رقبہ کو کم کرنے اور رفتار کو بہتر بنانے کے لیے، Intel تجویز کرتا ہے کہ اس پیرامیٹر کو درست پر سیٹ کرنے کی کارروائیوں میں جہاں بقیہ مثبت ہونا چاہیے یا جہاں بقیہ غیر اہم ہو۔
انٹیل کے لیے مخصوص پیرامیٹر۔ VHDL ڈیزائن میں MAXIMIZE_SPEED پیرامیٹر کی وضاحت کرنے کے لیے آپ کو LPM_HINT پیرامیٹر استعمال کرنا چاہیے۔ files قدریں [0..9] ہیں۔ اگر استعمال کیا جائے تو، Intel Quartus Prime سافٹ ویئر روٹیبلٹی کے بجائے رفتار کے لیے LPM_DIVIDE فنکشن کی ایک مخصوص مثال کو بہتر بنانے کی کوشش کرتا ہے، اور آپٹیمائزیشن ٹیکنیک منطق کے آپشن کی ترتیب کو اوور رائیڈ کرتا ہے۔ اگر MAXIMIZE_SPEED غیر استعمال شدہ ہے، تو اس کے بجائے آپٹیمائزیشن ٹیکنیک آپشن کی قدر استعمال کی جاتی ہے۔ اگر MAXIMIZE_SPEED کی قدر 6 یا اس سے زیادہ ہے، تو کمپائلر کیری چینز کا استعمال کرکے زیادہ رفتار کے لیے LPM_DIVIDE IP کور کو بہتر بناتا ہے۔ اگر قیمت 5 یا اس سے کم ہے، تو کمپائلر بغیر کیری چینز کے ڈیزائن کو لاگو کرتا ہے۔
اقتباس[] اور باقی رہنے والے آؤٹ پٹس سے وابستہ تاخیر کے گھڑی کے چکروں کی تعداد بتاتا ہے۔ صفر (0) کی قدر اس بات کی نشاندہی کرتی ہے کہ کوئی تاخیر موجود نہیں ہے، اور یہ کہ ایک مکمل طور پر مشترکہ فنکشن فوری طور پر شروع کیا گیا ہے۔ اگر چھوڑ دیا جائے تو، ڈیفالٹ قدر 0 ہے (نان پائپ لائنڈ)۔ آپ LPM_PIPELINE پیرامیٹر کے لیے ایسی قدر متعین نہیں کر سکتے جو LPM_WIDTHN سے زیادہ ہو۔
یہ پیرامیٹر ماڈلنگ اور رویے کی نقلی مقاصد کے لیے استعمال ہوتا ہے۔ پیرامیٹر ایڈیٹر اس پیرامیٹر کی قدر کا حساب لگاتا ہے۔
LPM_DIVIDE IP کور کو معروف GND کی تعداد فراہم کر کے معروف بٹس پر منطق کو بہتر بنانے کے لیے زیادہ موثر فریکشنل بٹ ڈویژن کی اجازت دیتا ہے۔ اس پیرامیٹر میں کوانٹ آؤٹ پٹ پر لیڈنگ GND کی تعداد کی وضاحت کریں۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 15

683490 | 2020.10.05 تاثرات بھیجیں۔

4. LPM_MULT (ملٹی پلیئر) IP کور

تصویر 3۔

LPM_MULT IP کور کسی پروڈکٹ کو آؤٹ پٹ کے طور پر تیار کرنے کے لیے دو ان پٹ ڈیٹا ویلیو کو ضرب دینے کے لیے ایک ضرب کو لاگو کرتا ہے۔

درج ذیل اعداد و شمار LPM_MULT IP کور کے لیے بندرگاہوں کو دکھاتا ہے۔

LPM_Mult پورٹس

LPM_MULT گھڑی کا ڈیٹا[] نتیجہ[] ڈیٹاب[] aclr/sclr clken
inst

صفحہ 71 پر متعلقہ معلومات کی خصوصیات

4.1 خصوصیات
LPM_MULT IP کور مندرجہ ذیل خصوصیات پیش کرتا ہے: · ایک ضرب پیدا کرتا ہے جو دو ان پٹ ڈیٹا کی قدروں کو ضرب دیتا ہے · 1 بٹس کے ڈیٹا کی چوڑائی کو سپورٹ کرتا ہے · دستخط شدہ اور غیر دستخط شدہ ڈیٹا کی نمائندگی کی شکل کو سپورٹ کرتا ہے · علاقے یا رفتار کی اصلاح کو سپورٹ کرتا ہے · کنفیگر ایبل پرووڈ آؤٹ پٹ کے ساتھ پائپ لائننگ کو سپورٹ کرتا ہے۔ سرشار ڈیجیٹل سگنل پروسیسنگ (DSP) میں عمل درآمد کا اختیار
بلاک سرکٹری یا لاجک عناصر (LEs) نوٹ: مقامی طور پر تعاون یافتہ سائز سے بڑے ملٹی پلائر بناتے وقت ہو سکتا ہے/
ڈی ایس پی بلاکس کے جھرنے کے نتیجے میں کارکردگی پر اثر پڑے گا۔ · اختیاری غیر مطابقت پذیر کلیئر کو سپورٹ کرتا ہے اور گھڑی ان پٹ پورٹس کو فعال کرتی ہے · Intel Stratix 10، Intel Arria 10 اور Intel Cyclone 10 GX آلات کے لیے اختیاری ہم وقت ساز کلیئر کو سپورٹ کرتا ہے۔

ISO 9001:2015 رجسٹرڈ

4. LPM_MULT (ملٹی پلیئر) IP کور 683490 | 2020.10.05
4.2 ویریلوگ ایچ ڈی ایل پروٹو ٹائپ
مندرجہ ذیل ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ویریلوگ ڈیزائن میں واقع ہے۔ File (.v) lpm.v میں edasynthesis ڈائریکٹری۔
ماڈیول lpm_mult ( نتیجہ، ڈیٹا، ڈیٹا، رقم، گھڑی، clken، aclr ) پیرامیٹر lpm_type = "lpm_mult"؛ پیرامیٹر lpm_widtha = 1؛ پیرامیٹر lpm_widthb = 1؛ پیرامیٹر lpm_widths = 1؛ پیرامیٹر lpm_widthp = 1؛ پیرامیٹر lpm_representation = "غیر دستخط شدہ"؛ پیرامیٹر lpm_pipeline = 0؛ پیرامیٹر lpm_hint = "غیر استعمال شدہ"؛ ان پٹ گھڑی؛ ان پٹ clken؛ ان پٹ aclr؛ ان پٹ [lpm_widtha-1:0] ڈیٹا؛ ان پٹ [lpm_widthb-1:0] ڈیٹاب؛ ان پٹ [lpm_widths-1:0] sum؛ آؤٹ پٹ [lpm_widthp-1:0] نتیجہ؛ endmodule
4.3۔ VHDL اجزاء کا اعلان
VHDL جزو کا اعلان VHDL ڈیزائن میں واقع ہے۔ File (.vhd) LPM_PACK.vhd میں librariesvhdllpm ڈائریکٹری۔
جزو LPM_MULT عام ( LPM_WIDTHA : قدرتی؛ LPM_WIDTHB : قدرتی؛ LPM_WIDTHS : قدرتی := 1؛ LPM_WIDTHP : قدرتی؛
LPM_REPRESENTATION : string := "غیر دستخط شدہ"؛ LPM_PIPELINE : قدرتی := 0؛ LPM_TYPE: string := L_MULT; LPM_HINT : string := "غیر استعمال شدہ")؛ پورٹ ( ڈیٹا: std_logic_vector میں (LPM_WIDTHA-1 نیچے سے 0)؛ ڈیٹا: std_logic_vector میں (LPM_WIDTHB-1 نیچے سے 0)؛ ACLR: std_logic میں := '0'؛ CLOCK: std_logic میں := '0'؛ d_logic: میں := '1'؛ SUM : std_logic_vector میں(LPM_WIDTHS-1 نیچے 0) := (OTHERS => '0')؛ نتیجہ: باہر std_logic_vector(LPM_WIDTHP-1 نیچے 0))؛ اختتامی جزو؛
4.4 VHDL LIBRARY_USE اعلامیہ
اگر آپ VHDL اجزاء کا اعلان استعمال کرتے ہیں تو VHDL لائبریری کے استعمال کے اعلان کی ضرورت نہیں ہے۔
لائبریری ایل پی ایم؛ lpm.lpm_components.all استعمال کریں؛

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 17

4. LPM_MULT (ملٹی پلیئر) IP کور 683490 | 2020.10.05

4.5. سگنلز۔

ٹیبل 7۔

LPM_MULT ان پٹ سگنلز

سگنل کا نام

درکار ہے۔

تفصیل

ڈیٹا[]

جی ہاں

ڈیٹا ان پٹ۔

Intel Stratix 10، Intel Arria 10، اور Intel Cyclone 10 GX آلات کے لیے، ان پٹ سگنل کا سائز ڈیٹا کی چوڑائی کے پیرامیٹر کی قدر پر منحصر ہے۔

پرانے اور Intel Cyclone 10 LP آلات کے لیے، ان پٹ سگنل کا سائز LPM_WIDTHA پیرامیٹر ویلیو پر منحصر ہے۔

ڈیٹاب[]

جی ہاں

ڈیٹا ان پٹ۔

پرانے اور Intel Cyclone 10 LP آلات کے لیے، ان پٹ سگنل کا سائز منحصر ہے۔

LPM_WIDTHB پیرامیٹر قدر پر۔

گھڑی

نہیں

پائپ لائن کے استعمال کے لیے گھڑی کا ان پٹ۔

پرانے اور Intel Cyclone 10 LP آلات کے لیے، 0 (پہلے سے طے شدہ) کے علاوہ LPM_PIPELINE اقدار کے لیے گھڑی کا سگنل فعال ہونا چاہیے۔

Intel Stratix 10, Intel Arria 10, اور Intel Cyclone 10 GX آلات کے لیے، اگر لیٹنسی ویلیو 1 (پہلے سے طے شدہ) کے علاوہ ہے تو گھڑی کا سگنل فعال ہونا چاہیے۔

clken

نہیں

پائپ لائن کے استعمال کے لیے گھڑی کو فعال کریں۔ جب clken سگنل کو زیادہ زور دیا جاتا ہے،

adder/subtractor آپریشن ہوتا ہے۔ جب سگنل کم ہو تو آپریشن نہیں ہوتا

ہوتا ہے اگر چھوڑ دیا جائے تو ڈیفالٹ ویلیو 1 ہے۔

aclr sclr

نہیں

پائپ لائن کو تمام 0s پر ری سیٹ کرنے کے لیے کسی بھی وقت استعمال ہونے والا غیر مطابقت پذیر واضح سگنل،

غیر مطابقت پذیر طور پر گھڑی کے سگنل پر۔ پائپ لائن ایک غیر متعینہ (X) پر شروع ہوتی ہے

منطق کی سطح آؤٹ پٹ ایک مستقل، لیکن غیر صفر قدر ہیں۔

نہیں

ہم وقت ساز واضح سگنل کسی بھی وقت پائپ لائن کو تمام 0s پر دوبارہ ترتیب دینے کے لیے استعمال کیا جاتا ہے،

ہم وقت سازی سے گھڑی کے سگنل پر۔ پائپ لائن ایک غیر متعینہ (X) پر شروع ہوتی ہے

منطق کی سطح آؤٹ پٹ ایک مستقل، لیکن غیر صفر قدر ہیں۔

ٹیبل 8۔

LPM_MULT آؤٹ پٹ سگنلز

سگنل کا نام

درکار ہے۔

تفصیل

نتیجہ[]

جی ہاں

ڈیٹا آؤٹ پٹ۔

پرانے اور Intel Cyclone 10 LP آلات کے لیے، آؤٹ پٹ سگنل کا سائز LPM_WIDTHP پیرامیٹر ویلیو پر منحصر ہے۔ اگر LPM_WIDTHP < زیادہ سے زیادہ (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) یا (LPM_WIDTHA + LPM_WIDTHS)، صرف LPM_WIDTHP MSBs موجود ہیں۔

Intel Stratix 10، Intel Arria 10 اور Intel Cyclone 10 GX کے لیے، آؤٹ پٹ سگنلز کا سائز نتیجہ کی چوڑائی کے پیرامیٹر پر منحصر ہے۔

4.6 Stratix V، Arria V، Cyclone V، اور Intel Cyclone 10 LP آلات کے پیرامیٹرز

4.6.1 جنرل ٹیب

ٹیبل 9۔

جنرل ٹیب

پیرامیٹر

قدر

ضرب کنفیگریشن

'ڈیٹا' ان پٹ کو 'ڈیٹا' ان پٹ سے ضرب دیں۔

ڈیفالٹ قدر

تفصیل

'ڈیٹا' ان پٹ کو 'ڈیٹا' ان پٹ سے ضرب دیں۔

ضرب کے لیے مطلوبہ ترتیب منتخب کریں۔
جاری…

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 18

تاثرات بھیجیں۔

4. LPM_MULT (ملٹی پلیئر) IP کور 683490 | 2020.10.05

پیرامیٹر
'ڈیٹا' ان پٹ کتنا چوڑا ہونا چاہیے؟ 'ڈیٹاب' ان پٹ کتنا چوڑا ہونا چاہیے؟ 'نتیجہ' آؤٹ پٹ کی چوڑائی کا تعین کیسے کیا جائے؟ چوڑائی کو محدود کریں۔

قدر
'ڈیٹا' ان پٹ کو خود سے ضرب دیں (اسکوائرنگ آپریشن)
1 - 256 بٹس

ڈیفالٹ قدر

تفصیل

8 بٹس

ڈیٹاا[] پورٹ کی چوڑائی کی وضاحت کریں۔

1 - 256 بٹس

8 بٹس

ڈیٹاب[] پورٹ کی چوڑائی کی وضاحت کریں۔

خود بخود چوڑائی کا حساب لگائیں چوڑائی کو محدود کریں۔
1 - 512 بٹس

خودکار طور پر y چوڑائی کا حساب لگائیں۔

نتیجہ [] پورٹ کی چوڑائی کا تعین کرنے کے لیے مطلوبہ طریقہ منتخب کریں۔

16 بٹس

نتیجہ [] پورٹ کی چوڑائی کی وضاحت کریں۔
یہ قدر صرف اس صورت میں موثر ہو گی جب آپ ٹائپ پیرامیٹر میں چوڑائی کو محدود کریں کو منتخب کریں۔

4.6.2 جنرل 2 ٹیب

ٹیبل 10۔ جنرل 2 ٹیب

پیرامیٹر

قدر

ڈیٹا ان پٹ

کیا 'ڈیٹاب' ان پٹ بس کی مستقل قدر ہوتی ہے؟

نہیں ہاں

ضرب کی قسم

کس قسم کی

غیر دستخط شدہ

ضرب کیا آپ چاہتے ہیں؟ دستخط شدہ

عمل درآمد

کون سا ضرب نفاذ استعمال کیا جانا چاہئے؟

پہلے سے طے شدہ نفاذ کا استعمال کریں۔
وقف شدہ ملٹی پلیئر سرکٹری کا استعمال کریں (تمام خاندانوں کے لیے دستیاب نہیں)
منطقی عناصر کا استعمال کریں۔

ڈیفالٹ قدر

تفصیل

نہیں

کی مستقل قدر کی وضاحت کرنے کے لیے ہاں کو منتخب کریں۔

'ڈیٹاب' ان پٹ بس، اگر کوئی ہے۔

غیر دستخط شدہ

ڈیٹا [] اور ڈیٹاب[] ان پٹ دونوں کے لیے نمائندگی کی شکل کی وضاحت کریں۔

پہلے سے طے شدہ نفاذ آئن کا استعمال کریں۔

نتیجہ [] پورٹ کی چوڑائی کا تعین کرنے کے لیے مطلوبہ طریقہ منتخب کریں۔

4.6.3 پائپ لائننگ ٹیب

ٹیبل 11۔ پائپ لائننگ ٹیب

پیرامیٹر

کیا آپ نمبر پائپ لائن کرنا چاہتے ہیں؟

فنکشن

جی ہاں

قدر

ایک 'aclr' بنائیں

—

غیر مطابقت پذیر واضح بندرگاہ

ڈیفالٹ قدر

تفصیل

نہیں

پائپ لائن رجسٹر کو فعال کرنے کے لیے ہاں کو منتخب کریں۔

ضرب کی پیداوار اور مطلوبہ کی وضاحت

گھڑی کے چکر میں آؤٹ پٹ لیٹنسی۔ کو چالو کرنا

پائپ لائن رجسٹر میں اضافی تاخیر کا اضافہ ہوتا ہے۔

آؤٹ پٹ

غیر نشان زد

پائپ لائن رجسٹر کے لیے غیر مطابقت پذیر کلیئر استعمال کرنے کے لیے aclr پورٹ کو فعال کرنے کے لیے اس اختیار کو منتخب کریں۔
جاری…

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 19

4. LPM_MULT (ملٹی پلیئر) IP کور 683490 | 2020.10.05

پیرامیٹر
ایک 'clken' گھڑی فعال گھڑی بنائیں
اصلاح
آپ کس قسم کی اصلاح چاہتے ہیں؟

قدر -
پہلے سے طے شدہ رفتار کا علاقہ

ڈیفالٹ قدر

تفصیل

غیر نشان زد

پائپ لائن رجسٹر کے کلاک پورٹ کے لیے فعال ہائی کلاک ایبل کی وضاحت کرتا ہے۔

طے شدہ

آئی پی کور کے لیے مطلوبہ اصلاح کی وضاحت کریں۔
Intel Quartus Prime سافٹ ویئر کو IP کور کے لیے بہترین اصلاح کا تعین کرنے کے لیے ڈیفالٹ کو منتخب کریں۔

4.7 Intel Stratix 10، Intel Arria 10، اور Intel Cyclone 10 GX آلات کے پیرامیٹرز

4.7.1 جنرل ٹیب

جدول 12۔ جنرل ٹیب

پیرامیٹر

قدر

ڈیفالٹ قدر

تفصیل

ضرب کنفیگریشن کی قسم
ڈیٹا پورٹ کی چوڑائی

'ڈیٹا' ان پٹ کو 'ڈیٹا' ان پٹ سے ضرب دیں۔
'ڈیٹا' ان پٹ کو خود سے ضرب دیں (اسکوائرنگ آپریشن)

'ڈیٹا' ان پٹ کو 'ڈیٹا' ان پٹ سے ضرب دیں۔

ضرب کے لیے مطلوبہ ترتیب منتخب کریں۔

ڈیٹا کی چوڑائی

1 - 256 بٹس

8 بٹس

ڈیٹاا[] پورٹ کی چوڑائی کی وضاحت کریں۔

ڈیٹا کی چوڑائی

1 - 256 بٹس

8 بٹس

ڈیٹاب[] پورٹ کی چوڑائی کی وضاحت کریں۔

'نتیجہ' آؤٹ پٹ کی چوڑائی کا تعین کیسے کیا جائے؟

قسم

خود بخود چوڑائی کا حساب لگائیں۔
چوڑائی کو محدود کریں۔

خودکار طور پر y چوڑائی کا حساب لگائیں۔

نتیجہ [] پورٹ کی چوڑائی کا تعین کرنے کے لیے مطلوبہ طریقہ منتخب کریں۔

قدر

1 - 512 بٹس

16 بٹس

نتیجہ کی چوڑائی

1 - 512 بٹس

—

نتیجہ [] پورٹ کی مؤثر چوڑائی دکھاتا ہے۔

4.7.2 جنرل 2 ٹیب

ٹیبل 13۔ جنرل 2 ٹیب

پیرامیٹر

ڈیٹا ان پٹ

کیا 'ڈیٹاب' ان پٹ بس کی مستقل قدر ہوتی ہے؟

نہیں ہاں

قدر

ڈیفالٹ قدر

تفصیل

نہیں

کی مستقل قدر کی وضاحت کرنے کے لیے ہاں کو منتخب کریں۔

'ڈیٹاب' ان پٹ بس، اگر کوئی ہے۔

جاری…

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 20

تاثرات بھیجیں۔

4. LPM_MULT (ملٹی پلیئر) IP کور 683490 | 2020.10.05

پیرامیٹر

قدر

0 سے بڑی کوئی بھی قدر

ضرب کی قسم

کس قسم کی

غیر دستخط شدہ

ضرب کیا آپ چاہتے ہیں؟ دستخط شدہ

نفاذ کا انداز

کون سا ضرب نفاذ استعمال کیا جانا چاہئے؟

پہلے سے طے شدہ نفاذ کا استعمال کریں۔
وقف شدہ ضرب سرکٹری کا استعمال کریں۔
منطقی عناصر کا استعمال کریں۔

ڈیفالٹ قدر

تفصیل

ڈیٹاب[] پورٹ کی مستقل قدر کی وضاحت کریں۔

غیر دستخط شدہ

ڈیٹا [] اور ڈیٹاب[] ان پٹ دونوں کے لیے نمائندگی کی شکل کی وضاحت کریں۔

پہلے سے طے شدہ نفاذ آئن کا استعمال کریں۔

نتیجہ [] پورٹ کی چوڑائی کا تعین کرنے کے لیے مطلوبہ طریقہ منتخب کریں۔

4.7.3 پائپ لائننگ

ٹیبل 14۔ پائپ لائننگ ٹیب

پیرامیٹر

قدر

کیا آپ فنکشن کو پائپ لائن کرنا چاہتے ہیں؟

پائپ لائن

نہیں ہاں

لیٹنسی کلیئر سگنل کی قسم

0 سے بڑی کوئی بھی قدر۔
کوئی نہیں ACLR SCLR

ایک 'clken' گھڑی بنائیں

—

گھڑی کو فعال کریں

آپ کس قسم کی اصلاح چاہتے ہیں؟

قسم

پہلے سے طے شدہ رفتار کا علاقہ

ڈیفالٹ قدر

تفصیل

نمبر 1 کوئی نہیں۔
—

ضرب کے آؤٹ پٹ پر پائپ لائن رجسٹر کو فعال کرنے کے لیے ہاں کو منتخب کریں۔ پائپ لائن رجسٹر کو فعال کرنے سے آؤٹ پٹ میں اضافی تاخیر ہوتی ہے۔
گھڑی کے چکر میں مطلوبہ آؤٹ پٹ لیٹنسی کی وضاحت کریں۔
پائپ لائن رجسٹر کے لیے ری سیٹ کی قسم کی وضاحت کریں۔ اگر آپ کوئی پائپ لائن رجسٹر استعمال نہیں کرتے ہیں تو NONE کو منتخب کریں۔ پائپ لائن رجسٹر کے لیے غیر مطابقت پذیر کلیئر استعمال کرنے کے لیے ACLR کو منتخب کریں۔ یہ ACLR پورٹ بنائے گا۔ پائپ لائن رجسٹر کے لیے سنکرونس کلیئر استعمال کرنے کے لیے SCLR کو منتخب کریں۔ یہ SCLR پورٹ بنائے گا۔
پائپ لائن رجسٹر کے کلاک پورٹ کے لیے فعال ہائی کلاک ایبل کی وضاحت کرتا ہے۔

طے شدہ

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 21

683490 | 2020.10.05 تاثرات بھیجیں۔

5. LPM_ADD_SUB (Adder/subtractor)

تصویر 4۔

LPM_ADD_SUB IP کور آپ کو ڈیٹا کے سیٹوں کو شامل کرنے یا گھٹانے کے لیے ایک ایڈر یا ایک subtractor کو لاگو کرنے دیتا ہے تاکہ ان پٹ کی قدروں کے مجموعہ یا فرق پر مشتمل آؤٹ پٹ تیار کیا جا سکے۔

درج ذیل اعداد و شمار LPM_ADD_SUB IP کور کے لیے بندرگاہوں کو دکھاتا ہے۔

LPM_ADD_SUB پورٹس

LPM_ADD_SUB add_sub cin

ڈیٹا[]

clock clken datab[] aclr

نتیجہ[] اوور فلو کاؤٹ

inst

5.1 خصوصیات
LPM_ADD_SUB IP کور مندرجہ ذیل خصوصیات پیش کرتا ہے: · ایڈر، سبٹریکٹر، اور متحرک طور پر کنفیگر کرنے کے قابل ایڈر/سبٹریکٹر تیار کرتا ہے۔
افعال. · 1 بٹس کے ڈیٹا کی چوڑائی کو سپورٹ کرتا ہے۔ · ڈیٹا کی نمائندگی کے فارمیٹ کو سپورٹ کرتا ہے جیسے دستخط شدہ اور غیر دستخط شدہ۔ · اختیاری کیری ان (قرض لینے)، غیر مطابقت پذیر کلیئر، اور گھڑی کو فعال کرنے کی حمایت کرتا ہے
ان پٹ پورٹس۔ اختیاری کیری آؤٹ (قرض لینے) اور اوور فلو آؤٹ پٹ پورٹس کو سپورٹ کرتا ہے۔ · ان پٹ ڈیٹا بسوں میں سے کسی ایک کو مستقل کو تفویض کرتا ہے۔ · قابل ترتیب آؤٹ پٹ لیٹنسی کے ساتھ پائپ لائننگ کی حمایت کرتا ہے۔

ISO 9001:2015 رجسٹرڈ

5. LPM_ADD_SUB (adder/subtractor) 683490 | 2020.10.05
5.2 ویریلوگ ایچ ڈی ایل پروٹو ٹائپ
مندرجہ ذیل ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ویریلوگ ڈیزائن میں واقع ہے۔ File (.v) lpm.v میں edasynthesis ڈائریکٹری۔
ماڈیول lpm_add_sub ( نتیجہ، cout، overflow،add_sub، cin، dataa، datab، clock، clken، aclr)؛ پیرامیٹر lpm_type = "lpm_add_sub"؛ پیرامیٹر lpm_width = 1؛ پیرامیٹر lpm_direction = "غیر استعمال شدہ"؛ پیرامیٹر lpm_representation = "دستخط شدہ"؛ پیرامیٹر lpm_pipeline = 0؛ پیرامیٹر lpm_hint = "غیر استعمال شدہ"؛ ان پٹ [lpm_width-1:0] dataa, datab; ان پٹ add_sub، cin؛ ان پٹ گھڑی؛ ان پٹ clken؛ ان پٹ aclr؛ آؤٹ پٹ [lpm_width-1:0] نتیجہ؛ آؤٹ پٹ کاؤٹ، اوور فلو؛ endmodule
5.3۔ VHDL اجزاء کا اعلان
VHDL جزو کا اعلان VHDL ڈیزائن میں واقع ہے۔ File (.vhd) LPM_PACK.vhd میں librariesvhdllpm ڈائریکٹری۔
جزو LPM_ADD_SUB عام (LPM_WIDTH : قدرتی؛
LPM_DIRECTION : string := "غیر استعمال شدہ"؛ LPM_REPRESENTATION: string := "Signed"; LPM_PIPELINE : قدرتی := 0؛ LPM_TYPE : string := L_ADD_SUB; LPM_HINT : string := "غیر استعمال شدہ")؛ پورٹ (ڈیٹا: std_logic_vector میں(LPM_WIDTH-1 downto 0)؛ ڈیٹا: in std_logic_vector(LPM_WIDTH-1 downto 0)؛ ACLR: std_logic میں := '0'؛ CLOCK: in std_logic := '0'؛ CLKEN : std_logic میں := '1'؛ CIN: std_logic میں := 'Z'؛ ADD_SUB: std_logic میں := '1'؛ نتیجہ: آؤٹ std_logic_vector(LPM_WIDTH-1 نیچے 0)؛ COUT: آؤٹ std_logic؛ OVERFLOW: آؤٹ std_logic؛ اختتامی جزو؛
5.4 VHDL LIBRARY_USE اعلامیہ
اگر آپ VHDL اجزاء کا اعلان استعمال کرتے ہیں تو VHDL لائبریری کے استعمال کے اعلان کی ضرورت نہیں ہے۔
لائبریری ایل پی ایم؛ lpm.lpm_components.all استعمال کریں؛
5.5. بندرگاہیں
درج ذیل جدولوں میں LPM_ADD_SUB IP کور کے لیے ان پٹ اور آؤٹ پٹ پورٹس کی فہرست ہے۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 23

5. LPM_ADD_SUB (adder/subtractor) 683490 | 2020.10.05

جدول 15۔ LPM_ADD_SUB IP کور ان پٹ پورٹس

پورٹ کا نام

درکار ہے۔

تفصیل

cin

نہیں

کم آرڈر بٹ میں لے جائیں۔ اضافی کارروائیوں کے لیے، ڈیفالٹ ویلیو 0 ہے۔ For

گھٹانے کے آپریشنز، ڈیفالٹ ویلیو 1 ہے۔

ڈیٹا[]

جی ہاں

ڈیٹا ان پٹ۔ ان پٹ پورٹ کا سائز LPM_WIDTH پیرامیٹر ویلیو پر منحصر ہے۔

ڈیٹاب[]

جی ہاں

ڈیٹا ان پٹ۔ ان پٹ پورٹ کا سائز LPM_WIDTH پیرامیٹر ویلیو پر منحصر ہے۔

add_sub

نہیں

اختیاری ان پٹ پورٹ ایڈر اور سبٹریکٹر کے درمیان متحرک سوئچنگ کو فعال کرنے کے لیے

افعال. اگر LPM_DIRECTION پیرامیٹر استعمال ہوتا ہے تو add_sub استعمال نہیں کیا جا سکتا۔ اگر

چھوڑ دیا گیا، ڈیفالٹ ویلیو ADD ہے۔ انٹیل تجویز کرتا ہے کہ آپ استعمال کریں۔

LPM_DIRECTION پیرامیٹر LPM_ADD_SUB فنکشن کے آپریشن کی وضاحت کرنے کے لیے،

add_sub پورٹ کو مستقل تفویض کرنے کے بجائے۔

گھڑی

نہیں

پائپ لائن کے استعمال کے لیے ان پٹ۔ گھڑی کی بندرگاہ پائپ لائن کے لیے گھڑی کا ان پٹ فراہم کرتی ہے۔

آپریشن LPM_PIPELINE قدروں کے لیے 0 (پہلے سے طے شدہ) کے علاوہ، کلاک پورٹ ہونا چاہیے۔

فعال

clken

نہیں

پائپ لائن کے استعمال کے لیے گھڑی کو فعال کریں۔ جب clken پورٹ کو اونچا کہا جاتا ہے، adder/

subtractor آپریشن جگہ لیتا ہے. جب سگنل کم ہو تو کوئی آپریشن نہیں ہوتا۔ اگر

چھوڑ دیا گیا، ڈیفالٹ قدر 1 ہے۔

aclr

نہیں

پائپ لائن کے استعمال کے لیے غیر مطابقت پذیر واضح۔ پائپ لائن ایک غیر متعینہ (X) پر شروع ہوتی ہے

منطق کی سطح Aclr پورٹ کسی بھی وقت پائپ لائن کو تمام 0s پر ری سیٹ کرنے کے لیے استعمال کیا جا سکتا ہے،

غیر مطابقت پذیر طور پر گھڑی کے سگنل پر۔

جدول 16۔ LPM_ADD_SUB IP کور آؤٹ پٹ پورٹس

پورٹ کا نام

درکار ہے۔

تفصیل

نتیجہ[]

جی ہاں

ڈیٹا آؤٹ پٹ۔ آؤٹ پٹ پورٹ کا سائز LPM_WIDTH پیرامیٹر پر منحصر ہے۔

قدر

cout

نہیں

سب سے اہم بٹ (MSB) کا کیری آؤٹ (قرض لینا)۔ کاؤٹ پورٹ میں فزیکل ہوتا ہے۔

MSB کے کیری آؤٹ (قرض لینے) کے طور پر تشریح۔ cout پورٹ کا پتہ لگاتا ہے۔

غیر دستخط شدہ کارروائیوں میں اوور فلو۔ کاؤٹ پورٹ اسی طرح کام کرتا ہے۔

دستخط شدہ اور غیر دستخط شدہ آپریشن۔

بہاؤ

نہیں

اختیاری اوور فلو استثنیٰ آؤٹ پٹ۔ اوور فلو پورٹ کی ایک طبعی تشریح ہے جیسا کہ

ایم ایس بی کے لے جانے کے ساتھ ایم ایس بی میں لے جانے والے ایکس او آر۔ اوور فلو پورٹ

جب نتائج دستیاب درستگی سے تجاوز کرتے ہیں، اور صرف اس وقت استعمال ہوتا ہے جب

LPM_REPRESENTATION پیرامیٹر کی قدر دستخط شدہ ہے۔

5.6 پیرامیٹرز

درج ذیل جدول میں LPM_ADD_SUB IP بنیادی پیرامیٹرز درج ہیں۔

جدول 17۔ LPM_ADD_SUB IP کور پیرامیٹرز

پیرامیٹر کا نام LPM_WIDTH

ٹائپ انٹیجر۔

مطلوبہ ہاں

تفصیل
ڈیٹاا[]، ڈیٹاب[]، اور نتیجہ[] پورٹس کی چوڑائی بتاتا ہے۔

LPM_DIRECTION

تار

نہیں

قدریں ADD، SUB، اور غیر استعمال شدہ ہیں۔ اگر چھوڑ دیا جائے تو ڈیفالٹ ویلیو DEFAULT ہے، جو پیرامیٹر کو اپنی ویلیو add_sub پورٹ سے لینے کی ہدایت کرتی ہے۔ اگر LPM_DIRECTION استعمال کیا جاتا ہے تو add_sub پورٹ استعمال نہیں کیا جا سکتا۔ Intel تجویز کرتا ہے کہ آپ add_sub پورٹ کو مستقل تفویض کرنے کے بجائے LPM_ADD_SUB فنکشن کے آپریشن کی وضاحت کرنے کے لیے LPM_DIRECTION پیرامیٹر استعمال کریں۔
جاری…

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 24

تاثرات بھیجیں۔

5. LPM_ADD_SUB (adder/subtractor) 683490 | 2020.10.05

پیرامیٹر کا نام LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

سٹرنگ انٹیجر سٹرنگ سٹرنگ سٹرنگ انٹیجر ٹائپ کریں۔
تار

ضروری نہیں نہیں نہیں نہیں نہیں نہیں نہیں
نہیں

تفصیل
کئے گئے اضافے کی قسم کی وضاحت کرتا ہے۔ اقدار دستخط شدہ اور غیر دستخط شدہ ہیں۔ اگر چھوڑ دیا جائے تو ڈیفالٹ ویلیو سائنڈ ہے۔ جب اس پیرامیٹر کو SIGNED پر سیٹ کیا جاتا ہے، جوڑا/سبٹریکٹر ڈیٹا ان پٹ کو دستخط شدہ دو کی تکمیل کے طور پر بیان کرتا ہے۔
نتیجہ [] آؤٹ پٹ سے وابستہ لیٹنسی کلاک سائیکلوں کی تعداد بتاتا ہے۔ صفر (0) کی قدر اس بات کی نشاندہی کرتی ہے کہ کوئی تاخیر موجود نہیں ہے، اور یہ کہ ایک مکمل طور پر مشترکہ فنکشن فوری طور پر شروع کیا جائے گا۔ اگر چھوڑ دیا جائے تو ڈیفالٹ ویلیو 0 ہے (نان پائپ لائن)۔
آپ کو VHDL ڈیزائن میں انٹیل کے مخصوص پیرامیٹرز کی وضاحت کرنے کی اجازت دیتا ہے۔ files (.vhd) پہلے سے طے شدہ قدر غیر استعمال شدہ ہے۔
VHDL ڈیزائن میں پیرامیٹرائزڈ ماڈیولز (LPM) ہستی کے نام کی لائبریری کی شناخت کرتا ہے files.
انٹیل کے لیے مخصوص پیرامیٹر۔ آپ کو VHDL ڈیزائن میں ONE_INPUT_IS_CONSTANT پیرامیٹر کی وضاحت کرنے کے لیے LPM_HINT پیرامیٹر استعمال کرنا چاہیے۔ files قدریں ہاں، نہیں، اور غیر استعمال شدہ ہیں۔ اگر ایک ان پٹ مستقل ہے تو زیادہ سے زیادہ اصلاح فراہم کرتا ہے۔ اگر چھوڑ دیا جائے تو ڈیفالٹ قدر NO ہے۔
انٹیل کے لیے مخصوص پیرامیٹر۔ VHDL ڈیزائن میں MAXIMIZE_SPEED پیرامیٹر کی وضاحت کرنے کے لیے آپ کو LPM_HINT پیرامیٹر استعمال کرنا چاہیے۔ files آپ 0 اور 10 کے درمیان ایک قدر بتا سکتے ہیں۔ اگر استعمال کیا جائے تو Intel Quartus Prime سافٹ ویئر LPM_ADD_SUB فنکشن کی ایک مخصوص مثال کو روٹ ایبلٹی کے بجائے رفتار کے لیے بہتر بنانے کی کوشش کرتا ہے، اور آپٹیمائزیشن ٹیکنیک لاجک آپشن کی ترتیب کو اوور رائیڈ کرتا ہے۔ اگر MAXIMIZE_SPEED غیر استعمال شدہ ہے، تو اس کے بجائے آپٹیمائزیشن ٹیکنیک آپشن کی قدر استعمال کی جاتی ہے۔ اگر MAXIMIZE_SPEED کی ترتیب 6 یا اس سے زیادہ ہے، تو کمپائلر کیری چینز کا استعمال کرتے ہوئے تیز رفتار کے لیے LPM_ADD_SUB IP کور کو بہتر بناتا ہے۔ اگر ترتیب 5 یا اس سے کم ہے، تو کمپائلر بغیر کیری چینز کے ڈیزائن کو نافذ کرتا ہے۔ یہ پیرامیٹر سائیکلون، Stratix، اور Stratix GX آلات کے لیے صرف اس صورت میں بیان کیا جانا چاہیے جب add_sub پورٹ استعمال نہ ہو۔
یہ پیرامیٹر ماڈلنگ اور رویے کی نقلی مقاصد کے لیے استعمال ہوتا ہے۔ پیرامیٹر ایڈیٹر اس پیرامیٹر کی قدر کا حساب لگاتا ہے۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 25

683490 | 2020.10.05 تاثرات بھیجیں۔

6. LPM_COMPARE (موازنہ)

تصویر 5۔

LPM_COMPARE IP کور ان کے درمیان تعلق کا تعین کرنے کے لیے ڈیٹا کے دو سیٹوں کی قدر کا موازنہ کرتا ہے۔ اس کی آسان ترین شکل میں، آپ ایک خصوصی-OR گیٹ استعمال کر سکتے ہیں تاکہ یہ تعین کیا جا سکے کہ آیا ڈیٹا کے دو بٹس برابر ہیں۔

درج ذیل اعداد و شمار LPM_COMPARE IP کور کے لیے بندرگاہوں کو دکھاتا ہے۔

LPM_COMPARE پورٹس

LPM_COMPARE

clken

alb

aeb

ڈیٹا[]

agb

ڈیٹاب[]

عمر

گھڑی

انیب

aclr

aleb

inst

6.1 خصوصیات
LPM_COMPARE IP کور مندرجہ ذیل خصوصیات پیش کرتا ہے: · ڈیٹا کے دو سیٹوں کا موازنہ کرنے کے لیے ایک کمپیریٹر فنکشن تیار کرتا ہے · 1 بٹس کے ڈیٹا کی چوڑائی کو سپورٹ کرتا ہے · ڈیٹا کی نمائندگی کے فارمیٹ کو سپورٹ کرتا ہے جیسے کہ دستخط شدہ اور غیر دستخط شدہ · درج ذیل آؤٹ پٹ قسمیں تیار کرتا ہے:
- alb (ان پٹ A ان پٹ B سے کم ہے) - aeb (ان پٹ A ان پٹ B کے برابر ہے) - agb (ان پٹ A ان پٹ B سے بڑا ہے) - عمر (ان پٹ A ان پٹ B سے بڑا یا اس کے برابر ہے) - aneb ( ان پٹ A ان پٹ B کے برابر نہیں ہے) — aleb (ان پٹ A ان پٹ B سے کم یا اس کے برابر ہے) · اختیاری غیر مطابقت پذیر کلیئر کو سپورٹ کرتا ہے اور گھڑی ان پٹ پورٹس کو فعال کرتی ہے · ڈیٹاب[] ان پٹ کو مستقل پر تفویض کرتا ہے · قابل ترتیب آؤٹ پٹ لیٹنسی کے ساتھ پائپ لائننگ کو سپورٹ کرتا ہے۔

ISO 9001:2015 رجسٹرڈ

6. LPM_COMPARE (موازنہ) 683490 | 2020.10.05
6.2 ویریلوگ ایچ ڈی ایل پروٹو ٹائپ
مندرجہ ذیل ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ویریلوگ ڈیزائن میں واقع ہے۔ File (.v) lpm.v میں edasynthesis ڈائریکٹری۔
ماڈیول lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr)؛ پیرامیٹر lpm_type = "lpm_compare"؛ پیرامیٹر lpm_width = 1؛ پیرامیٹر lpm_representation = "غیر دستخط شدہ"؛ پیرامیٹر lpm_pipeline = 0؛ پیرامیٹر lpm_hint = "غیر استعمال شدہ"؛ ان پٹ [lpm_width-1:0] dataa, datab; ان پٹ گھڑی؛ ان پٹ clken؛ ان پٹ aclr؛ آؤٹ پٹ alb، aeb، agb، aleb، aneb، ageb؛ endmodule
6.3۔ VHDL اجزاء کا اعلان
VHDL جزو کا اعلان VHDL ڈیزائن میں واقع ہے۔ File (.vhd) LPM_PACK.vhd میں librariesvhdllpm ڈائریکٹری۔
جزو LPM_COMPARE عام (LPM_WIDTH : قدرتی؛
LPM_REPRESENTATION : string := "غیر دستخط شدہ"؛ LPM_PIPELINE : قدرتی := 0؛ LPM_TYPE: string := L_COMPARE؛ LPM_HINT : string := "غیر استعمال شدہ")؛ پورٹ (ڈیٹا: std_logic_vector میں(LPM_WIDTH-1 downto 0)؛ ڈیٹا: in std_logic_vector(LPM_WIDTH-1 downto 0)؛ ACLR: std_logic میں := '0'؛ CLOCK: in std_logic := '0'؛ CLKEN : std_logic میں := '1'؛ AGB: آؤٹ std_logic؛ AGEB: آؤٹ std_logic؛ AEB: آؤٹ std_logic؛ ANEB: آؤٹ std_logic؛ ALB: آؤٹ std_logic؛ ALEB: آؤٹ std_logic؛ اختتامی جزو؛
6.4 VHDL LIBRARY_USE اعلامیہ
اگر آپ VHDL اجزاء کا اعلان استعمال کرتے ہیں تو VHDL لائبریری کے استعمال کے اعلان کی ضرورت نہیں ہے۔
لائبریری ایل پی ایم؛ lpm.lpm_components.all استعمال کریں؛
6.5. بندرگاہیں
درج ذیل جدولوں میں LMP_COMPARE IP کور کے لیے ان پٹ اور آؤٹ پٹ پورٹس کی فہرست ہے۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 27

6. LPM_COMPARE (موازنہ) 683490 | 2020.10.05

جدول 18۔ LPM_COMPARE IP کور ان پٹ پورٹس

پورٹ کا نام

درکار ہے۔

تفصیل

ڈیٹا[]

جی ہاں

ڈیٹا ان پٹ۔ ان پٹ پورٹ کا سائز LPM_WIDTH پیرامیٹر ویلیو پر منحصر ہے۔

ڈیٹاب[]

جی ہاں

ڈیٹا ان پٹ۔ ان پٹ پورٹ کا سائز LPM_WIDTH پیرامیٹر ویلیو پر منحصر ہے۔

گھڑی

نہیں

پائپ لائن کے استعمال کے لیے گھڑی کا ان پٹ۔ گھڑی کی بندرگاہ پائپ لائن کے لیے گھڑی کا ان پٹ فراہم کرتی ہے۔

آپریشن LPM_PIPELINE قدروں کے لیے 0 (پہلے سے طے شدہ) کے علاوہ، کلاک پورٹ ہونا چاہیے۔

فعال

clken

نہیں

گھڑی پائپ لائن کے استعمال کے لیے فعال. جب clken پورٹ کو بلند کیا جاتا ہے، the

موازنہ آپریشن ہوتا ہے. جب سگنل کم ہو تو کوئی آپریشن نہیں ہوتا۔ اگر

چھوڑ دیا گیا، ڈیفالٹ قدر 1 ہے۔

aclr

نہیں

پائپ لائن کے استعمال کے لیے غیر مطابقت پذیر واضح۔ پائپ لائن ایک غیر متعینہ (X) منطق سے شروع ہوتی ہے۔

سطح Aclr پورٹ کسی بھی وقت پائپ لائن کو تمام 0s پر ری سیٹ کرنے کے لیے استعمال کیا جا سکتا ہے،

غیر مطابقت پذیر طور پر گھڑی کے سگنل پر۔

جدول 19۔ LPM_COMPARE IP کور آؤٹ پٹ پورٹس

پورٹ کا نام

درکار ہے۔

تفصیل

alb

نہیں

موازنہ کرنے والے کے لیے آؤٹ پٹ پورٹ۔ اگر ان پٹ A ان پٹ B سے کم ہے تو اس بات پر زور دیا گیا۔

aeb

نہیں

موازنہ کرنے والے کے لیے آؤٹ پٹ پورٹ۔ اگر ان پٹ A ان پٹ B کے برابر ہے تو اس بات پر زور دیا گیا۔

agb

نہیں

موازنہ کرنے والے کے لیے آؤٹ پٹ پورٹ۔ اگر ان پٹ A ان پٹ B سے بڑا ہے تو اس بات پر زور دیا گیا۔

عمر

نہیں

موازنہ کرنے والے کے لیے آؤٹ پٹ پورٹ۔ اگر ان پٹ A ان پٹ سے بڑا یا اس کے برابر ہے تو اس بات پر زور دیا گیا۔

انیب

نہیں

موازنہ کرنے والے کے لیے آؤٹ پٹ پورٹ۔ اگر ان پٹ A ان پٹ B کے برابر نہیں ہے تو اس بات پر زور دیا گیا ہے۔

aleb

نہیں

موازنہ کرنے والے کے لیے آؤٹ پٹ پورٹ۔ اگر ان پٹ A ان پٹ B سے کم یا اس کے برابر ہو تو اس بات پر زور دیا جاتا ہے۔

6.6 پیرامیٹرز

درج ذیل جدول میں LPM_COMPARE IP کور کے پیرامیٹرز کی فہرست دی گئی ہے۔

جدول 20۔ LPM_COMPARE IP کور پیرامیٹرز

پیرامیٹر کا نام

قسم

درکار ہے۔

LPM_WIDTH

انٹیجر ہاں

LPM_REPRESENTATION

تار

نہیں

LPM_PIPELINE

انٹیجر نمبر

LPM_HINT

تار

نہیں

تفصیل
ڈیٹاا[] اور ڈیٹاب[] پورٹس کی چوڑائیوں کی وضاحت کرتا ہے۔
موازنہ کی قسم کی وضاحت کرتا ہے۔ اقدار دستخط شدہ اور غیر دستخط شدہ ہیں۔ اگر چھوڑ دیا جائے تو ڈیفالٹ قدر غیر دستخط شدہ ہے۔ جب اس پیرامیٹر کی قدر کو SIGNED پر سیٹ کیا جاتا ہے، تو موازنہ کنندہ ڈیٹا ان پٹ کو دستخط شدہ دو کی تکمیل کے طور پر بیان کرتا ہے۔
alb، aeb، agb، ageb، aleb، یا aneb آؤٹ پٹ سے وابستہ تاخیر کے گھڑی کے چکروں کی تعداد بتاتا ہے۔ صفر (0) کی قدر اس بات کی نشاندہی کرتی ہے کہ کوئی تاخیر موجود نہیں ہے، اور یہ کہ ایک مکمل طور پر مشترکہ فنکشن فوری طور پر شروع کیا جائے گا۔ اگر چھوڑ دیا جائے تو ڈیفالٹ ویلیو 0 ہے (نان پائپ لائنڈ)۔
آپ کو VHDL ڈیزائن میں انٹیل کے مخصوص پیرامیٹرز کی وضاحت کرنے کی اجازت دیتا ہے۔ files (.vhd) پہلے سے طے شدہ قدر غیر استعمال شدہ ہے۔
جاری…

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 28

تاثرات بھیجیں۔

6. LPM_COMPARE (موازنہ) 683490 | 2020.10.05
پیرامیٹر کا نام LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

سٹرنگ سٹرنگ ٹائپ کریں۔
تار

مطلوبہ نمبر نہیں۔
نہیں

تفصیل
VHDL ڈیزائن میں پیرامیٹرائزڈ ماڈیولز (LPM) ہستی کے نام کی لائبریری کی شناخت کرتا ہے files.
یہ پیرامیٹر ماڈلنگ اور رویے کی نقلی مقاصد کے لیے استعمال ہوتا ہے۔ پیرامیٹر ایڈیٹر اس پیرامیٹر کی قدر کا حساب لگاتا ہے۔
انٹیل کے لیے مخصوص پیرامیٹر۔ آپ کو VHDL ڈیزائن میں ONE_INPUT_IS_CONSTANT پیرامیٹر کی وضاحت کرنے کے لیے LPM_HINT پیرامیٹر استعمال کرنا چاہیے۔ files قدریں ہاں، نہیں، یا غیر استعمال شدہ ہیں۔ اگر کوئی ان پٹ مستقل ہے تو زیادہ سے زیادہ اصلاح فراہم کرتا ہے۔ اگر چھوڑ دیا جائے تو ڈیفالٹ قدر NO ہے۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 29

683490 | 2020.10.05 تاثرات بھیجیں۔

7. ALTECC (خرابی کی اصلاح کا کوڈ: انکوڈر/ڈیکوڈر) آئی پی کور

تصویر 6۔

Intel ECC فعالیت کو نافذ کرنے کے لیے ALTECC IP کور فراہم کرتا ہے۔ ای سی سی خراب ڈیٹا کا پتہ لگاتا ہے جو ڈیٹا ٹرانسمیشن کے دوران وصول کنندہ کی طرف ہوتا ہے۔ غلطی کی اصلاح کا یہ طریقہ ان حالات کے لیے بہترین موزوں ہے جہاں غلطیاں پھٹنے کی بجائے بے ترتیب طور پر ہوتی ہیں۔

ای سی سی ڈیٹا انکوڈنگ اور ڈی کوڈنگ کے عمل کے ذریعے غلطیوں کا پتہ لگاتا ہے۔ سابق کے لیےampلی، جب ای سی سی کو ٹرانسمیشن ایپلی کیشن میں لاگو کیا جاتا ہے، تو ماخذ سے پڑھے گئے ڈیٹا کو وصول کنندہ کو بھیجے جانے سے پہلے انکوڈ کیا جاتا ہے۔ انکوڈر سے آؤٹ پٹ (کوڈ ورڈ) برابری بٹس کی تعداد کے ساتھ منسلک خام ڈیٹا پر مشتمل ہوتا ہے۔ شامل کردہ برابری بٹس کی صحیح تعداد ان پٹ ڈیٹا میں بٹس کی تعداد پر منحصر ہے۔ اس کے بعد تیار کردہ کوڈ ورڈ کو منزل تک پہنچایا جاتا ہے۔

وصول کنندہ کوڈ ورڈ وصول کرتا ہے اور اسے ڈی کوڈ کرتا ہے۔ ڈیکوڈر کے ذریعہ حاصل کردہ معلومات اس بات کا تعین کرتی ہے کہ آیا غلطی کا پتہ چلا ہے۔ ڈیکوڈر سنگل بٹ اور ڈبل بٹ کی خرابیوں کا پتہ لگاتا ہے، لیکن کرپٹ ڈیٹا میں صرف سنگل بٹ کی غلطیوں کو ٹھیک کر سکتا ہے۔ اس قسم کی ECC سنگل ایرر کریکشن ڈبل ایرر ڈیٹیکشن (SECDED) ہے۔

آپ ALTECC IP کور کے انکوڈر اور ڈیکوڈر کے افعال کو ترتیب دے سکتے ہیں۔ انکوڈر میں ڈیٹا ان پٹ کو ایک کوڈ ورڈ بنانے کے لیے انکوڈ کیا جاتا ہے جو ڈیٹا ان پٹ اور جنریٹڈ پیریٹی بٹس کا مجموعہ ہے۔ تیار کردہ کوڈ ورڈ کو ڈیکوڈر ماڈیول میں ڈیکوڈنگ کے لیے اس کی منزل کے بلاک تک پہنچنے سے پہلے منتقل کیا جاتا ہے۔ ڈیکوڈر اس بات کا تعین کرنے کے لیے ایک سنڈروم ویکٹر تیار کرتا ہے کہ آیا موصولہ کوڈ ورڈ میں کوئی خامی ہے۔ ڈیکوڈر ڈیٹا کو صرف اس صورت میں درست کرتا ہے جب سنگل بٹ غلطی ڈیٹا بٹس سے ہو۔ اگر سنگل بٹ ایرر برابری بٹس سے ہو تو کوئی سگنل نہیں لگایا جاتا۔ ڈیکوڈر کے پاس موصول ہونے والے ڈیٹا کی حیثیت اور ڈیکوڈر کی طرف سے کی گئی کارروائی، اگر کوئی ہے، کو ظاہر کرنے کے لیے فلیگ سگنلز بھی ہوتے ہیں۔

درج ذیل اعداد و شمار ALTECC IP کور کے لیے بندرگاہوں کو دکھاتے ہیں۔

ALTECC انکوڈر پورٹس

ALTECC_ENCODER

ڈیٹا[]

q[]

گھڑی

aclr

inst

ISO 9001:2015 رجسٹرڈ

7. ALTECC (خرابی کی اصلاح کا کوڈ: انکوڈر/ڈیکوڈر) آئی پی کور 683490 | 2020.10.05

تصویر 7. ALTECC ڈیکوڈر پورٹس

ALTECC_DECODER

ڈیٹا[] کلاک کلاکن

q[] err_detected err_corrected
غلطی_مہلک

aclr

inst

7.1 ALTECC انکوڈر کی خصوصیات

ALTECC انکوڈر IP کور درج ذیل خصوصیات پیش کرتا ہے: · ہیمنگ کوڈنگ اسکیم کا استعمال کرتے ہوئے ڈیٹا انکوڈنگ انجام دیتا ہے · 2 بٹس کے ڈیٹا کی چوڑائی کو سپورٹ کرتا ہے · دستخط شدہ اور غیر دستخط شدہ ڈیٹا کی نمائندگی کے فارمیٹ کو سپورٹ کرتا ہے · ایک یا دو گھڑیوں کے چکروں کے آؤٹ پٹ لیٹنسی کے ساتھ پائپ لائننگ کو سپورٹ کرتا ہے · اختیاری کو سپورٹ کرتا ہے۔ غیر مطابقت پذیر واضح اور گھڑی بندرگاہوں کو چالو کرتی ہے۔

ALTECC انکوڈر IP کور ہیمنگ کوڈنگ سکیم کا استعمال کرتے ہوئے ڈیٹا کو اندر لے کر انکوڈ کرتا ہے۔ ہیمنگ کوڈنگ اسکیم برابری بٹس حاصل کرتی ہے اور آؤٹ پٹ کوڈ ورڈ تیار کرنے کے لیے انہیں اصل ڈیٹا میں شامل کرتی ہے۔ شامل کردہ برابری بٹس کی تعداد ڈیٹا کی چوڑائی پر منحصر ہے۔

درج ذیل جدول میں ڈیٹا کی چوڑائی کی مختلف رینجز کے لیے شامل کردہ برابری بٹس کی تعداد کی فہرست دی گئی ہے۔ ٹوٹل بٹس کالم ان پٹ ڈیٹا بٹس اور اپنڈڈ پیریٹی بٹس کی کل تعداد کی نمائندگی کرتا ہے۔

ٹیبل 21۔

ڈیٹا کی چوڑائی کے مطابق پیرٹی بٹس اور کوڈ ورڈ کی تعداد

ڈیٹا کی چوڑائی

برابری بٹس کی تعداد

ٹوٹل بٹس (کوڈ ورڈ)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

برابری بٹ اخذ ایک برابر برابری کی جانچ کا استعمال کرتا ہے۔ اضافی 1 بٹ (ٹیبل میں +1 کے طور پر دکھایا گیا ہے) کوڈ ورڈ کے MSB کے طور پر برابری بٹس میں شامل کیا جاتا ہے۔ یہ اس بات کو یقینی بناتا ہے کہ کوڈ ورڈ کا یکساں نمبر 1 ہے۔ سابق کے لیےample، اگر ڈیٹا کی چوڑائی 4 بٹس ہے، تو 4 پیریٹی بٹس کو ڈیٹا میں شامل کیا جاتا ہے تاکہ کل 8 بٹس کے ساتھ کوڈ ورڈ بن جائے۔ اگر 7 بٹ کوڈ ورڈ کے LSB سے 8 بٹس کا طاق نمبر 1 ہے تو کوڈ ورڈ کا 8 واں بٹ (MSB) 1 ہے جو کوڈ ورڈ میں 1 کی کل تعداد کو برابر بناتا ہے۔
مندرجہ ذیل اعداد و شمار 8 بٹ ڈیٹا ان پٹ میں تیار کردہ کوڈ ورڈ اور برابری بٹس اور ڈیٹا بٹس کی ترتیب کو دکھاتا ہے۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 31

7. ALTECC (خرابی کی اصلاح کا کوڈ: انکوڈر/ڈیکوڈر) آئی پی کور 683490 | 2020.10.05

تصویر 8۔

8 بٹ جنریٹڈ کوڈ ورڈ میں برابری بٹس اور ڈیٹا بٹس کا بندوبست

MSB

ایل ایس بی

4 برابری بٹس

4 ڈیٹا بٹس

ALTECC انکوڈر IP کور ایک وقت میں صرف 2 سے 64 بٹس کی ان پٹ چوڑائی کو قبول کرتا ہے۔ 12 بٹس، 29 بٹس، اور 64 بٹس کی ان پٹ چوڑائی، جو مثالی طور پر انٹیل ڈیوائسز کے لیے موزوں ہیں، بالترتیب 18 بٹس، 36 بٹس، اور 72 بٹس کے آؤٹ پٹ تیار کرتی ہیں۔ آپ پیرامیٹر ایڈیٹر میں بٹ سلیکشن کی حد کو کنٹرول کر سکتے ہیں۔

7.2 Verilog HDL پروٹو ٹائپ (ALTECC_ENCODER)
مندرجہ ذیل ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ویریلوگ ڈیزائن میں واقع ہے۔ File (.v) lpm.v میں edasynthesis ڈائریکٹری۔
ماڈیول altecc_encoder #( پیرامیٹر intended_device_family = "unused"، پیرامیٹر lpm_pipeline = 0، پیرامیٹر width_codeword = 8، پیرامیٹر width_dataword = 8، پیرامیٹر lpm_type = "altecc_encoder"، پیرامیٹر lpm_type = "altecc_encoder"، پیرامیٹر lpm_hint میں wput_hint، wputunput. وائر کلاکن، ان پٹ وائر [width_dataword-1:0] ڈیٹا، آؤٹ پٹ وائر [width_codeword-1:0] q؛ endmodule

7.3 Verilog HDL پروٹو ٹائپ (ALTECC_DECODER)
مندرجہ ذیل ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ویریلوگ ڈیزائن میں واقع ہے۔ File (.v) lpm.v میں edasynthesis ڈائریکٹری۔
ماڈیول altecc_decoder #( پیرامیٹر intended_device_family = "unused"، پیرامیٹر lpm_pipeline = 0، پیرامیٹر width_codeword = 8، پیرامیٹر width_dataword = 8، پیرامیٹر lpm_type = "altecc_decoder"، پیرامیٹر lpm_type = "altecc_decoder"، پیرامیٹر lpm_hint میں wput_hint، wputunput وائر کلاکن، ان پٹ وائر [width_codeword-1:0] ڈیٹا، آؤٹ پٹ وائر err_corrected، output wire err_detected، outut wire err_fatal، output wire [width_dataword-1:0] q)؛ endmodule

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 32

تاثرات بھیجیں۔

7. ALTECC (خرابی کی اصلاح کا کوڈ: انکوڈر/ڈیکوڈر) آئی پی کور 683490 | 2020.10.05
7.4 VHDL اجزاء کا اعلان (ALTECC_ENCODER)
VHDL جزو کا اعلان VHDL ڈیزائن میں واقع ہے۔ File (.vhd) altera_mf_components.vhd میں librariesvhdlaltera_mf ڈائریکٹری۔
جزو altecc_encoder generic ( intended_device_family:string := "unused"؛ lpm_pipeline:natural := 0؛ width_codeword:natural := 8؛ width_dataword:natural := 8؛ lpm_hint:string":= "UN_cc ”); port( aclr: std_logic میں := '0'؛ clock: std_logic میں := '0'؛ clocken: std_logic میں := '1'؛ ڈیٹا: std_logic_vector میں (width_dataword-1 down to 0)؛ q:out std_logic_vector(width_codeword) -1 نیچے سے 0)) اختتامی جزو؛
7.5 VHDL اجزاء کا اعلان (ALTECC_DECODER)
VHDL جزو کا اعلان VHDL ڈیزائن میں واقع ہے۔ File (.vhd) altera_mf_components.vhd میں librariesvhdlaltera_mf ڈائریکٹری۔
جزو altecc_decoder عام ( intended_device_family:string := "unused"؛ lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8 ”); پورٹ( aclr: std_logic میں := '0'؛ گھڑی: std_logic میں := '0'؛ clocken: std_logic میں := '1'؛ ڈیٹا: std_logic_vector میں (width_codeword-1 down to 0)؛ err_corrected : out std_logic؛ err_det : آؤٹ std_logic؛ q:out std_logic_vector(width_dataword-1 down to 0)؛ syn_e : out std_logic)؛ اختتامی جزو؛
7.6 VHDL LIBRARY_USE اعلامیہ
اگر آپ VHDL اجزاء کا اعلان استعمال کرتے ہیں تو VHDL لائبریری کے استعمال کے اعلان کی ضرورت نہیں ہے۔
لائبریری altera_mf; altera_mf.altera_mf_components.all استعمال کریں؛
7.7۔ انکوڈر پورٹس
درج ذیل جدولوں میں ALTECC انکوڈر IP کور کے لیے ان پٹ اور آؤٹ پٹ پورٹس کی فہرست ہے۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 33

7. ALTECC (خرابی کی اصلاح کا کوڈ: انکوڈر/ڈیکوڈر) آئی پی کور 683490 | 2020.10.05

ٹیبل 22۔ ALTECC انکوڈر ان پٹ پورٹس

پورٹ کا نام

درکار ہے۔

تفصیل

ڈیٹا[]

جی ہاں

ڈیٹا ان پٹ پورٹ۔ ان پٹ پورٹ کا سائز WIDTH_DATAWORD پر منحصر ہے۔

پیرامیٹر کی قدر ڈیٹا[] پورٹ میں خام ڈیٹا ہوتا ہے جسے انکوڈ کرنا ہوتا ہے۔

گھڑی

جی ہاں

کلاک ان پٹ پورٹ جو انکوڈنگ آپریشن کو سنکرونائز کرنے کے لیے کلاک سگنل فراہم کرتا ہے۔

جب LPM_PIPELINE قدر 0 سے زیادہ ہو تو کلاک پورٹ درکار ہوتا ہے۔

گھڑی

نہیں

گھڑی کو فعال کریں۔ اگر چھوڑ دیا جائے تو ڈیفالٹ ویلیو 1 ہے۔

aclr

نہیں

غیر مطابقت پذیر واضح ان پٹ۔ فعال ہائی aclr سگنل کو کسی بھی وقت استعمال کیا جا سکتا ہے۔

غیر متوازی طور پر رجسٹروں کو صاف کریں۔

ٹیبل 23۔ ALTECC انکوڈر آؤٹ پٹ پورٹس

پورٹ کا نام q[]

مطلوبہ ہاں

تفصیل
انکوڈ شدہ ڈیٹا آؤٹ پٹ پورٹ۔ آؤٹ پٹ پورٹ کا سائز WIDTH_CODEWORD پیرامیٹر ویلیو پر منحصر ہے۔

7.8۔ ڈیکوڈر پورٹس

درج ذیل جدولوں میں ALTECC ڈیکوڈر IP کور کے لیے ان پٹ اور آؤٹ پٹ پورٹس کی فہرست ہے۔

ٹیبل 24۔ ALTECC ڈیکوڈر ان پٹ پورٹس

پورٹ کا نام

درکار ہے۔

تفصیل

ڈیٹا[]

جی ہاں

ڈیٹا ان پٹ پورٹ۔ ان پٹ پورٹ کا سائز WIDTH_CODEWORD پیرامیٹر ویلیو پر منحصر ہے۔

گھڑی

جی ہاں

کلاک ان پٹ پورٹ جو انکوڈنگ آپریشن کو سنکرونائز کرنے کے لیے کلاک سگنل فراہم کرتا ہے۔ جب LPM_PIPELINE قدر 0 سے زیادہ ہو تو کلاک پورٹ درکار ہوتا ہے۔

گھڑی

نہیں

گھڑی کو فعال کریں۔ اگر چھوڑ دیا جائے تو ڈیفالٹ ویلیو 1 ہے۔

aclr

نہیں

غیر مطابقت پذیر واضح ان پٹ۔ فعال ہائی aclr سگنل کسی بھی وقت رجسٹروں کو غیر مطابقت پذیر طور پر صاف کرنے کے لیے استعمال کیا جا سکتا ہے۔

ٹیبل 25۔ ALTECC ڈیکوڈر آؤٹ پٹ پورٹس

پورٹ کا نام q[]

مطلوبہ ہاں

تفصیل
ڈی کوڈ شدہ ڈیٹا آؤٹ پٹ پورٹ۔ آؤٹ پٹ پورٹ کا سائز WIDTH_DATAWORD پیرامیٹر ویلیو پر منحصر ہے۔

err_detected ہاں

موصول ہونے والے ڈیٹا کی حیثیت کو ظاہر کرنے کے لیے جھنڈا سگنل اور کسی بھی غلطی کی نشاندہی کرتا ہے۔

err_correcte ہاں d

موصولہ ڈیٹا کی حیثیت کو ظاہر کرنے کے لیے جھنڈا سگنل۔ سنگل بٹ کی غلطی پائی گئی اور درست کی گئی ہے۔ آپ ڈیٹا استعمال کر سکتے ہیں کیونکہ اسے پہلے ہی درست کر دیا گیا ہے۔

غلطی_مہلک

جی ہاں

موصولہ ڈیٹا کی حیثیت کو ظاہر کرنے کے لیے جھنڈا سگنل۔ ڈبل بٹ غلطی پائی گئی، لیکن درست نہیں کی گئی ہے۔ اگر اس سگنل پر زور دیا جائے تو آپ کو ڈیٹا استعمال نہیں کرنا چاہیے۔

syn_e

نہیں

ایک آؤٹ پٹ سگنل جو جب بھی برابری پر سنگل بٹ کی خرابی کا پتہ چلا تو زیادہ ہو جائے گا۔

بٹس

7.9 انکوڈر پیرامیٹرز
درج ذیل جدول میں ALTECC انکوڈر IP کور کے پیرامیٹرز کی فہرست دی گئی ہے۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 34

تاثرات بھیجیں۔

7. ALTECC (خرابی کی اصلاح کا کوڈ: انکوڈر/ڈیکوڈر) آئی پی کور 683490 | 2020.10.05

جدول 26. ALTECC انکوڈر پیرامیٹرز

پیرامیٹر کا نام

قسم

درکار ہے۔

تفصیل

WIDTH_DATAWORD

انٹیجر ہاں

خام ڈیٹا کی چوڑائی بتاتا ہے۔ قدریں 2 سے 64 تک ہیں۔ اگر چھوڑ دیا جائے تو طے شدہ قدر 8 ہے۔

WIDTH_CODEWORD

انٹیجر ہاں

متعلقہ کوڈ ورڈ کی چوڑائی بتاتا ہے۔ درست قدریں 6 سے 72 تک ہیں، سوائے 9، 17، 33، اور 65 کو۔ اگر چھوڑ دیا جائے تو ڈیفالٹ قدر 13 ہے۔

LPM_PIPELINE

انٹیجر نمبر

سرکٹ کے لیے پائپ لائن کی وضاحت کرتا ہے۔ قدریں 0 سے 2 تک ہیں۔ اگر قدر 0 ہے، تو بندرگاہیں رجسٹرڈ نہیں ہیں۔ اگر قیمت 1 ہے، آؤٹ پٹ پورٹس رجسٹرڈ ہیں۔ اگر قیمت 2 ہے، تو ان پٹ اور آؤٹ پٹ پورٹس رجسٹرڈ ہیں۔ اگر چھوڑ دیا جائے تو ڈیفالٹ ویلیو 0 ہے۔

7.10 ڈیکوڈر پیرامیٹرز

درج ذیل جدول میں ALTECC ڈیکوڈر IP بنیادی پیرامیٹرز کی فہرست دی گئی ہے۔

جدول 27۔ ALTECC ڈیکوڈر پیرامیٹرز

پیرامیٹر کا نام WIDTH_DATAWORD

ٹائپ انٹیجر۔

درکار ہے۔

تفصیل

جی ہاں

خام ڈیٹا کی چوڑائی کی وضاحت کرتا ہے۔ قدریں 2 سے 64 تک ہیں۔

پہلے سے طے شدہ قیمت 8 ہے۔

WIDTH_CODEWORD

عدد

جی ہاں

متعلقہ کوڈ ورڈ کی چوڑائی بتاتا ہے۔ قدریں 6 ہیں۔

72 تک، 9، 17، 33 اور 65 کو چھوڑ کر۔ اگر چھوڑ دیا جائے تو پہلے سے طے شدہ قدر

13 ہے.

LPM_PIPELINE

عدد

نہیں

سرکٹ کے رجسٹر کی وضاحت کرتا ہے۔ قدریں 0 سے 2 تک ہیں۔ اگر

قدر 0 ہے، کوئی رجسٹر لاگو نہیں کیا گیا ہے۔ اگر قیمت 1 ہے،

آؤٹ پٹ رجسٹرڈ ہے۔ اگر قدر 2 ہے، دونوں ان پٹ اور

آؤٹ پٹ رجسٹرڈ ہیں۔ اگر قدر 2 سے زیادہ ہے تو اضافی

رجسٹر اضافی کے لیے آؤٹ پٹ پر لاگو ہوتے ہیں۔

تاخیر اگر چھوڑ دیا جائے تو ڈیفالٹ ویلیو 0 ہے۔

ایک 'syn_e' پورٹ بنائیں

عدد

نہیں

syn_e پورٹ بنانے کے لیے اس پیرامیٹر کو آن کریں۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 35

683490 | 2020.10.05 تاثرات بھیجیں۔

8. انٹیل ایف پی جی اے ملٹی پلائی ایڈر آئی پی کور

تصویر 9۔

Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10, and Intel Cyclone 10 GX ڈیوائسز) یا ALTERA_MULT_ADD (Arria V، Stratix V، اور Cyclone V آلات) IP کور آپ کو ملٹی پلیئر ایڈر کو لاگو کرنے کی اجازت دیتا ہے۔

مندرجہ ذیل اعداد و شمار Intel FPGA Multiply Adder یا ALTERA_MULT_ADD IP کور کے لیے بندرگاہوں کو دکھاتا ہے۔

Intel FPGA Multiply Adder یا ALTERA_MULT_ADD پورٹس

Intel FPGA Multiply Adder یا ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] نتیجہ[]

aclr0 aclr1

inst
ایک ملٹیپلائر ایڈر آدانوں کے جوڑے کو قبول کرتا ہے، اقدار کو ایک ساتھ ضرب دیتا ہے اور پھر دیگر تمام جوڑوں کی مصنوعات میں اضافہ یا گھٹاتا ہے۔
اگر تمام ان پٹ ڈیٹا کی چوڑائی 9 بٹس چوڑی یا اس سے چھوٹی ہے تو، فنکشن DSP بلاک میں 9 x 9 بٹ ان پٹ ملٹی پلیئر کنفیگریشن کو ان ڈیوائسز کے لیے استعمال کرتا ہے جو 9 x 9 کنفیگریشن کو سپورٹ کرتے ہیں۔ اگر نہیں تو، ڈی ایس پی بلاک 18 × 18 بٹ ان پٹ ملٹی پلائرز کا استعمال کرتا ہے تاکہ 10 بٹس اور 18 بٹس کے درمیان چوڑائی والے ڈیٹا پر کارروائی کی جا سکے۔ اگر ایک سے زیادہ Intel FPGA Multiply Adder یا ALTERA_MULT_ADD IP کور کسی ڈیزائن میں پائے جاتے ہیں، تو فنکشنز کو اس طرح تقسیم کیا جاتا ہے

ISO 9001:2015 رجسٹرڈ

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
ممکن حد تک بہت سے مختلف DSP بلاکس تاکہ ان بلاکس کی روٹنگ زیادہ لچکدار ہو۔ فی ڈی ایس پی بلاک کم ملٹی پلائرز باقی ڈیوائس کے راستوں کو کم سے کم کرکے بلاک میں مزید روٹنگ کے انتخاب کی اجازت دیتے ہیں۔
مندرجہ ذیل سگنلز کے لیے رجسٹر اور اضافی پائپ لائن رجسٹر بھی ڈی ایس پی بلاک کے اندر رکھے گئے ہیں: · ڈیٹا ان پٹ · دستخط شدہ یا غیر دستخط شدہ سلیکٹ · شامل کریں یا گھٹائیں · ملٹی پلائر کے پروڈکٹس
آؤٹ پٹ رزلٹ کی صورت میں، پہلا رجسٹر ڈی ایس پی بلاک میں رکھا جاتا ہے۔ تاہم اضافی تاخیر کے رجسٹر بلاک کے باہر منطقی عناصر میں رکھے گئے ہیں۔ ڈی ایس پی بلاک کا پیریفرل، بشمول ملٹی پلیئر کے ڈیٹا ان پٹ، کنٹرول سگنل ان پٹس، اور ایڈر کے آؤٹ پٹس، باقی ڈیوائس کے ساتھ بات چیت کرنے کے لیے باقاعدہ روٹنگ کا استعمال کرتے ہیں۔ فنکشن میں تمام کنکشن ڈی ایس پی بلاک کے اندر وقف شدہ روٹنگ کا استعمال کرتے ہیں۔ اس وقف شدہ روٹنگ میں شفٹ رجسٹر کی زنجیریں شامل ہوتی ہیں جب آپ کسی ضارب کے رجسٹرڈ ان پٹ ڈیٹا کو ایک ضارب سے ملحقہ ضرب میں منتقل کرنے کا اختیار منتخب کرتے ہیں۔
Stratix V، اور Arria V ڈیوائس سیریز میں سے کسی میں بھی DSP بلاکس کے بارے میں مزید معلومات کے لیے، ادب اور تکنیکی دستاویزی صفحہ پر متعلقہ ہینڈ بک کے DSP بلاکس باب کو دیکھیں۔
متعلقہ معلومات AN 306: FPGA ڈیوائسز میں ملٹی پلائرز کا نفاذ
Intel FPGA ڈیوائسز میں DSP اور میموری بلاکس کا استعمال کرتے ہوئے ملٹی پلائر کو لاگو کرنے کے بارے میں مزید معلومات فراہم کرتا ہے۔
8.1 خصوصیات
Intel FPGA Multiply Adder یا ALTERA_MULT_ADD IP کور مندرجہ ذیل خصوصیات پیش کرتا ہے: · دو کمپلیکس کے ضرب کی کارروائیوں کو انجام دینے کے لیے ایک ضرب پیدا کرتا ہے۔
نمبر نوٹ: مقامی طور پر تعاون یافتہ سائز سے بڑے ملٹی پلائر بناتے وقت ہو سکتا ہے/
ڈی ایس پی بلاکس کے جھرن کے نتیجے میں کارکردگی کا اثر ہوگا۔ · 1 256 بٹس کے ڈیٹا کی چوڑائی کو سپورٹ کرتا ہے · دستخط شدہ اور غیر دستخط شدہ ڈیٹا کی نمائندگی کے فارمیٹ کو سپورٹ کرتا ہے · قابل ترتیب ان پٹ لیٹنسی کے ساتھ پائپ لائننگ کو سپورٹ کرتا ہے · دستخط شدہ اور غیر دستخط شدہ ڈیٹا سپورٹ کے درمیان متحرک طور پر سوئچ کرنے کا آپشن فراہم کرتا ہے۔ اختیاری غیر مطابقت پذیر اور ہم وقت ساز کلیئر اور کلاک ان پٹ پورٹس کو فعال کرتا ہے · سسٹولک ڈیلے رجسٹر موڈ کو سپورٹ کرتا ہے · 8 پری لوڈ کوفیشینٹس فی ضرب کے ساتھ پری ایڈر کو سپورٹ کرتا ہے · جمع کرنے والے فیڈ بیک کی تکمیل کے لیے پری لوڈ کنسٹنٹ کو سپورٹ کرتا ہے۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1 پری ایڈر
پری ایڈر کے ساتھ، ضرب کو کھانا کھلانے سے پہلے اضافہ یا گھٹاؤ کیا جاتا ہے۔
پانچ پری ایڈر موڈز ہیں: · سادہ موڈ · گتانک موڈ · ان پٹ موڈ · مربع موڈ · مستقل موڈ

نوٹ:

جب pre-adder استعمال کیا جاتا ہے (pre-adder coefficient/input/square mode)، multiplier کے تمام ڈیٹا ان پٹس کی گھڑی کی ترتیب ایک ہی ہونی چاہیے۔

8.1.1.1. پری ایڈر سادہ موڈ

اس موڈ میں، دونوں آپرینڈز ان پٹ پورٹس سے اخذ ہوتے ہیں اور پری ایڈر کا استعمال یا بائی پاس نہیں کیا جاتا ہے۔ یہ ڈیفالٹ موڈ ہے۔

شکل 10۔ پری ایڈر سادہ موڈ
a0 b0

ملٹ0

نتیجہ

8.1.1.2 پری ایڈر کوفیشینٹ موڈ
اس موڈ میں، ایک ملٹی پلیئر آپرینڈ پری ایڈر سے اخذ ہوتا ہے، اور دوسرا آپرینڈ اندرونی کوفیشینٹ اسٹوریج سے اخذ ہوتا ہے۔ قابلیت کا ذخیرہ 8 پیش سیٹ کنسٹنٹ تک کی اجازت دیتا ہے۔ گتانک انتخاب کے سگنل coefsel ہیں[0..3]۔
اس موڈ کا اظہار مندرجہ ذیل مساوات میں کیا گیا ہے۔

مندرجہ ذیل ایک ضارب کا پری ایڈر کوفیشینٹ موڈ دکھاتا ہے۔

شکل 11۔ پری ایڈر کوفیشینٹ موڈ

پریڈر

ملٹ0

+/-

نتیجہ

coefsel0 coef

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 38

تاثرات بھیجیں۔

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3 پری ایڈر ان پٹ موڈ اس موڈ میں، ایک ملٹی پلیئر آپرینڈ پری ایڈر سے اخذ ہوتا ہے، اور دوسرا آپرینڈ ڈیٹاک[] ان پٹ پورٹ سے اخذ کرتا ہے۔ اس موڈ کا اظہار مندرجہ ذیل مساوات میں کیا گیا ہے۔

مندرجہ ذیل ایک ضرب کا پری ایڈر ان پٹ موڈ دکھاتا ہے۔

شکل 12۔ پری ایڈر ان پٹ موڈ
a0 b0

ملٹ0

+/-

نتیجہ

8.1.1.4 پری ایڈر اسکوائر موڈ اس موڈ کو درج ذیل مساوات میں ظاہر کیا گیا ہے۔

مندرجہ ذیل دو ملٹی پلائرز کا پری ایڈر مربع موڈ دکھاتا ہے۔

شکل 13۔ پری ایڈر اسکوائر موڈ
a0 b0

ملٹ0

+/-

نتیجہ

8.1.1.5 پری ایڈر کانسٹنٹ موڈ
اس موڈ میں، ایک ملٹی پلیئر آپرینڈ ان پٹ پورٹ سے اخذ کرتا ہے، اور دوسرا آپرینڈ اندرونی کوفیشینٹ اسٹوریج سے اخذ کرتا ہے۔ قابلیت کا ذخیرہ 8 پیش سیٹ کنسٹنٹ تک کی اجازت دیتا ہے۔ گتانک انتخاب کے سگنل coefsel ہیں[0..3]۔
اس موڈ کا اظہار مندرجہ ذیل مساوات میں کیا گیا ہے۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

مندرجہ ذیل اعداد و شمار ایک ضارب کے پری ایڈر مستقل وضع کو ظاہر کرتا ہے۔

شکل 14. پری ایڈر کانسٹنٹ موڈ
a0

ملٹ0

نتیجہ

coefsel0
coef
8.1.2 سسٹولک ڈیلے رجسٹر
ایک سسٹولک فن تعمیر میں، ان پٹ ڈیٹا کو ڈیٹا بفر کے طور پر کام کرنے والے رجسٹروں کے جھرن میں کھلایا جاتا ہے۔ ہر رجسٹر ایک ان پٹ فراہم کرتا ہے۔ample ایک ضرب کی طرف جہاں اسے متعلقہ عدد سے ضرب کیا جاتا ہے۔ چین ایڈر حتمی نتیجہ بنانے کے لیے ضرب سے بتدریج مشترکہ نتائج اور chainin[] ان پٹ پورٹ سے پہلے رجسٹرڈ نتائج کو اسٹور کرتا ہے۔ ہر ضرب-اضافہ عنصر کو ایک ہی سائیکل سے تاخیر کا شکار ہونا چاہیے تاکہ ایک ساتھ جوڑے جانے پر نتائج مناسب طریقے سے مطابقت پذیر ہوں۔ ہر یکے بعد دیگرے تاخیر کا استعمال عددی میموری اور ان کے متعلقہ ملٹی پلائی ایڈ عناصر کے ڈیٹا بفر دونوں کو حل کرنے کے لیے کیا جاتا ہے۔ سابق کے لیےample، دوسرے ملٹی پلائی ایڈ عنصر کے لیے ایک تاخیر، تیسرے ملٹی پلائی ایڈ عنصر کے لیے دو تاخیر، وغیرہ۔
شکل 15. سسٹولک رجسٹر
سسٹولک رجسٹر

x(t) c(0)

ایس -1

c(1)

ایس -1

c(2)

ایس -1

c(N-1)

ایس -1

S -1 y(t)

x(t) ان پٹ s کے مسلسل سلسلے کے نتائج کی نمائندگی کرتا ہے۔amples اور y(t)
ان پٹ s کے سیٹ کے خلاصے کی نمائندگی کرتا ہے۔amples، اور وقت کے ساتھ، ان سے ضرب
متعلقہ گتانک ان پٹ اور آؤٹ پٹ دونوں نتائج بائیں سے دائیں روانی ہوتے ہیں۔ c(0) سے c(N-1) گتانک کو ظاہر کرتا ہے۔ سسٹولک تاخیر کے رجسٹروں کو S-1 سے ظاہر کیا جاتا ہے، جبکہ 1 ایک گھڑی کی تاخیر کی نمائندگی کرتا ہے۔ سسٹولک تاخیر کے رجسٹر کو شامل کیا گیا ہے۔
پائپ لائننگ کے لیے ان پٹس اور آؤٹ پٹ اس طریقے سے جو کہ سے نتائج کو یقینی بناتا ہے۔
ملٹی پلیئر آپرینڈ اور جمع شدہ رقمیں ہم آہنگ رہتی ہیں۔ یہ پروسیسنگ عنصر
ایک سرکٹ بنانے کے لیے نقل کیا جاتا ہے جو فلٹرنگ فنکشن کی گنتی کرتا ہے۔ یہ فنکشن ہے۔
مندرجہ ذیل مساوات میں بیان کیا گیا ہے۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 40

تاثرات بھیجیں۔

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N اعداد و شمار کے سائیکلوں کی تعداد کی نمائندگی کرتا ہے جو جمع کرنے والے میں داخل ہوا ہے، y(t) وقت t پر آؤٹ پٹ کی نمائندگی کرتا ہے، A(t) وقت t پر ان پٹ کی نمائندگی کرتا ہے، اور B(i) عددی سر ہیں۔ مساوات میں t اور i وقت کے ایک خاص لمحے سے مطابقت رکھتے ہیں، لہذا آؤٹ پٹ s کی گنتی کرنے کے لیےample y(t) وقت t، ان پٹ s کا ایک گروپampوقت میں N مختلف پوائنٹس پر les، یا A(n)، A(n-1)، A(n-2)، … A(n-N+1) درکار ہے۔ N ان پٹ s کا گروپamples کو N coefficients سے ضرب کیا جاتا ہے اور حتمی نتیجہ y بنانے کے لیے جمع کیا جاتا ہے۔
سسٹولک رجسٹر فن تعمیر صرف sum-of-2 اور sum-of-4 کے طریقوں کے لیے دستیاب ہے۔ دونوں سسٹولک رجسٹر آرکیٹیکچر موڈز کے لیے، پہلے چینن سگنل کو 0 سے جوڑنے کی ضرورت ہے۔
مندرجہ ذیل اعداد و شمار 2 ملٹی پلائرز کے سسٹولک ڈیلے رجسٹر کے نفاذ کو ظاہر کرتا ہے۔
شکل 16. 2 ملٹی پلائرز کا سیسٹولک ڈیلے رجسٹر کا نفاذ
چینن

ملٹ0

+/-

ملٹ1

+/-

نتیجہ
دو ضربوں کا مجموعہ درج ذیل مساوات میں ظاہر کیا گیا ہے۔
مندرجہ ذیل اعداد و شمار 4 ملٹی پلائرز کے سسٹولک ڈیلے رجسٹر کے نفاذ کو ظاہر کرتا ہے۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

شکل 17. 4 ملٹی پلائرز کا سیسٹولک ڈیلے رجسٹر کا نفاذ
چینن

ملٹ0

+/-

ملٹ1

+/-

ملٹ2

+/-

ملٹ3

+/-

نتیجہ
چار ضربوں کا مجموعہ درج ذیل مساوات میں ظاہر کیا گیا ہے۔ شکل 18۔ 4 ملٹی پلائرز کا مجموعہ
درج ذیل ایڈوان کی فہرست دیتا ہے۔tagسسٹولک رجسٹر کے نفاذ کا طریقہ: · DSP وسائل کے استعمال کو کم کرتا ہے · چین ایڈر ڈھانچہ کا استعمال کرتے ہوئے DSP بلاک میں موثر نقشہ سازی کو قابل بناتا ہے۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 42

تاثرات بھیجیں۔

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3 پری لوڈ کنسٹنٹ
پری لوڈ کنسٹنٹ ایکومولیٹر آپرینڈ کو کنٹرول کرتا ہے اور جمع کرنے والے فیڈ بیک کو مکمل کرتا ہے۔ درست LOADCONST_VALUE کی رینج 0 سے ہے۔ مستقل قدر 64N کے برابر ہے، جہاں N = LOADCONST_VALUE۔ جب LOADCONST_VALUE کو 2 پر سیٹ کیا جاتا ہے، تو مستقل قدر 64 کے برابر ہوتی ہے۔ اس فنکشن کو متعصب راؤنڈنگ کے طور پر استعمال کیا جا سکتا ہے۔
مندرجہ ذیل اعداد و شمار پری لوڈ کے مستقل نفاذ کو ظاہر کرتا ہے۔
شکل 19۔ پری لوڈ کنسٹنٹ

جمع کرنے والے کی رائے

مسلسل

ملٹ0

+/-

ملٹ1

+/b1

نتیجہ

accum_sload sload_accum

دیگر ضارب کے نفاذ کے لیے درج ذیل آئی پی کورز سے رجوع کریں: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4 ڈبل جمع کرنے والا
ڈبل ایکومولیٹر فیچر ایکومولیٹر فیڈ بیک پاتھ میں ایک اضافی رجسٹر کا اضافہ کرتا ہے۔ ڈبل ایکومولیٹر رجسٹر آؤٹ پٹ رجسٹر کی پیروی کرتا ہے، جس میں گھڑی، گھڑی فعال، اور aclr شامل ہیں۔ اضافی جمع کرنے والا رجسٹر ایک سائیکل کی تاخیر کے ساتھ نتیجہ واپس کرتا ہے۔ یہ خصوصیت آپ کو ایک ہی وسائل کی گنتی کے ساتھ دو جمع کرنے والے چینلز رکھنے کے قابل بناتی ہے۔
مندرجہ ذیل اعداد و شمار ڈبل جمع کرنے والے کے نفاذ کو ظاہر کرتا ہے۔

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

شکل 20۔ ڈبل ایکومولیٹر

Dou ble Accu muulator رجسٹر

Accu mulator feedba ck

ملٹ0

+/-

ملٹ1

+/b1

آؤٹ پٹ نتیجہ آؤٹ پٹ رجسٹر

8.2 ویریلوگ ایچ ڈی ایل پروٹو ٹائپ
آپ Intel FPGA Multiply Adder یا ALTERA_MULT_ADD Verilog HDL پروٹو ٹائپ تلاش کر سکتے ہیں۔ file (altera_mult_add_rtl.v) میں librariesmegafunctions ڈائریکٹری۔
8.3۔ VHDL اجزاء کا اعلان
VHDL جزو اعلامیہ altera_lnsim_components.vhd میں واقع ہے librariesvhdl altera_lnsim ڈائریکٹری۔
8.4 VHDL LIBRARY_USE اعلامیہ
اگر آپ VHDL اجزاء کا اعلان استعمال کرتے ہیں تو VHDL لائبریری کے استعمال کے اعلان کی ضرورت نہیں ہے۔
لائبریری altera_mf; altera_mf.altera_mf_components.all استعمال کریں؛

8.5. سگنلز۔

درج ذیل جدولوں میں Multiply Adder Intel FPGA IPor ALTERA_MULT_ADD IP کور کے ان پٹ اور آؤٹ پٹ سگنلز کی فہرست ہے۔

جدول 28. انٹیل FPGA IPor ALTERA_MULT_ADD ان پٹ سگنلز کو ضرب دیں

سگنل

درکار ہے۔

تفصیل

dataa_0[]/dataa_1[]/

جی ہاں

dataa_2[]/dataa_3[]

ضرب میں ڈیٹا ان پٹ۔ ان پٹ پورٹ [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] چوڑا
جاری…

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 44

تاثرات بھیجیں۔

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

سگنل datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] clock[1:0] aclr[1:0] sclr[1:0] ena [1:0] اشارہ
نشان
اسکینینا[] accum_sload

مطلوبہ ہاں نہیں
نہیں نہیں نہیں نہیں نہیں
نہیں
نہیں نہیں

تفصیل
اس آئی پی کا سمولیشن ماڈل ان سگنلز کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ ان سگنلز کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
ضرب میں ڈیٹا ان پٹ۔ ان پٹ سگنل [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] چوڑا اس IP کا سمولیشن ماڈل ان سگنلز کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ ان سگنلز کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
ضرب میں ڈیٹا ان پٹ۔ ان پٹ سگنل [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] وسیع ان سگنلز کو فعال کرنے کے لیے پریڈر موڈ پیرامیٹر کے لیے INPUT کو منتخب کریں۔ اس آئی پی کا سمولیشن ماڈل ان سگنلز کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ ان سگنلز کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
متعلقہ رجسٹر میں کلاک ان پٹ پورٹ۔ یہ سگنل آئی پی کور میں کسی بھی رجسٹر کے ذریعہ استعمال کیا جاسکتا ہے۔ اس آئی پی کا سمولیشن ماڈل ان سگنلز کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ ان سگنلز کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
متعلقہ رجسٹر میں غیر مطابقت پذیر واضح ان پٹ۔ اس آئی پی کا سمولیشن ماڈل ان سگنلز کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ ان سگنلز کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
متعلقہ رجسٹر میں ہم وقت ساز واضح ان پٹ۔ اس آئی پی کا سمولیشن ماڈل ان سگنلز کے لیے غیر متعین ان پٹ ویلیو X کو سپورٹ کرتا ہے۔ جب آپ ان سگنلز کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
متعلقہ رجسٹر میں سگنل ان پٹ کو فعال کریں۔ اس آئی پی کا سمولیشن ماڈل ان سگنلز کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ ان سگنلز کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
ضارب ان پٹ A کی عددی نمائندگی کی وضاحت کرتا ہے۔ اگر سگنل سگنل زیادہ ہے، تو ضارب ضرب ان پٹ A سگنل کو ایک دستخط شدہ نمبر کے طور پر مانتا ہے۔ اگر سگنل سگنل کم ہے تو، ضارب ضارب ان پٹ A سگنل کو غیر دستخط شدہ نمبر کے طور پر مانتا ہے۔ اس سگنل کو فعال کرنے کے لیے Multipliers A ان پٹ پیرامیٹر کے لیے نمائندگی کی شکل کیا ہے کے لیے متغیر کو منتخب کریں۔ اس آئی پی کا سمولیشن ماڈل اس سگنل کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ اس ان پٹ کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
ضرب ان پٹ B سگنل کی عددی نمائندگی کی وضاحت کرتا ہے۔ اگر سائنب سگنل زیادہ ہے، تو ملٹیپلر ضرب ان پٹ B سگنل کو دستخط شدہ دو کے تکمیلی نمبر کے طور پر مانتا ہے۔ اگر سائنب سگنل کم ہے، تو ملٹی پلائر ملٹی پلیئر ان پٹ بی سگنل کو غیر دستخط شدہ نمبر کے طور پر مانتا ہے۔ اس آئی پی کا سمولیشن ماڈل اس سگنل کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ اس ان پٹ کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
اسکین چین کے لیے ان پٹ۔ ان پٹ سگنل [WIDTH_A – 1, … 0] چوڑا۔ جب INPUT_SOURCE_A پیرامیٹر میں SCANA کی قدر ہوتی ہے تو سکینا[] سگنل درکار ہوتا ہے۔
متحرک طور پر بتاتا ہے کہ آیا جمع کرنے والا قدر مستقل ہے۔ اگر accum_sload سگنل کم ہے، تو ملٹیپلیر آؤٹ پٹ کو جمع کرنے والے میں لوڈ کیا جاتا ہے۔ accum_sload اور sload_accum کو بیک وقت استعمال نہ کریں۔
جاری…

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

سگنل sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

مطلوبہ نمبر
نہیں نہیں
نہیں
نہیں نہیں نہیں نہیں

تفصیل
اس آئی پی کا سمولیشن ماڈل اس سگنل کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ اس ان پٹ کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
متحرک طور پر بتاتا ہے کہ آیا جمع کرنے والا قدر مستقل ہے۔ اگر sload_accum سگنل زیادہ ہے، تو ملٹی پلیئر آؤٹ پٹ کو جمع کرنے والے میں لوڈ کیا جاتا ہے۔ accum_sload اور sload_accum کو بیک وقت استعمال نہ کریں۔ اس آئی پی کا سمولیشن ماڈل اس سگنل کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ اس ان پٹ کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
پچھلے s سے ایڈر رزلٹ ان پٹ بسtage ان پٹ سگنل [WIDTH_CHAININ – 1, … 0] چوڑا۔
ملٹی پلائرز کے پہلے جوڑے سے آؤٹ پٹس میں اضافہ یا گھٹاؤ انجام دیں۔ ملٹی پلائرز کے پہلے جوڑے سے آؤٹ پٹ شامل کرنے کے لیے addnsub1 سگنل میں 1 ان پٹ کریں۔ ملٹی پلائرز کے پہلے جوڑے سے آؤٹ پٹ کو گھٹانے کے لیے addnsub0 سگنل میں 1 داخل کریں۔ اس آئی پی کا سمولیشن ماڈل اس سگنل کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ اس ان پٹ کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
ملٹی پلائرز کے پہلے جوڑے سے آؤٹ پٹس میں اضافہ یا گھٹاؤ انجام دیں۔ ملٹی پلائرز کے دوسرے جوڑے سے آؤٹ پٹ شامل کرنے کے لیے addnsub1 سگنل میں 3 ان پٹ کریں۔ ملٹی پلائرز کے پہلے جوڑے سے آؤٹ پٹ کو گھٹانے کے لیے addnsub0 سگنل میں 3 داخل کریں۔ اس آئی پی کا سمولیشن ماڈل اس سگنل کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ اس ان پٹ کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
کوفیشنٹ ان پٹ سگنل[0:3] پہلے ضرب کے لیے۔ اس آئی پی کا سمولیشن ماڈل اس سگنل کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ اس ان پٹ کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
کوفیشنٹ ان پٹ سگنل[0:3]دوسرے ضرب کو۔ اس آئی پی کا سمولیشن ماڈل اس سگنل کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ اس ان پٹ کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
کوفیشنٹ ان پٹ سگنل[0:3]تیسرے ضرب کے لیے۔ اس آئی پی کا سمولیشن ماڈل اس سگنل کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ اس ان پٹ کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔
چوتھے ضرب کے لیے عددی ان پٹ سگنل [0:3]۔ اس آئی پی کا سمولیشن ماڈل اس سگنل کی غیر متعین ان پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ اس ان پٹ کو ایکس ویلیو فراہم کرتے ہیں، تو ایکس ویلیو آؤٹ پٹ سگنلز پر پھیل جاتی ہے۔

ٹیبل 29۔ انٹیل ایف پی جی اے آئی پی آؤٹ پٹ سگنلز کو ضرب دیں۔

سگنل

درکار ہے۔

تفصیل

نتیجہ [ ]

جی ہاں

ضرب آؤٹ پٹ سگنل۔ آؤٹ پٹ سگنل [WIDTH_RESULT – 1 … 0] چوڑا

اس آئی پی کا سمولیشن ماڈل غیر متعین آؤٹ پٹ ویلیو (X) کو سپورٹ کرتا ہے۔ جب آپ ان پٹ کے طور پر X ویلیو فراہم کرتے ہیں، تو X ویلیو کو اس سگنل پر پھیلایا جاتا ہے۔

سکانوٹا [ ]

نہیں

اسکین چین A کا آؤٹ پٹ آؤٹ پٹ سگنل [WIDTH_A – 1..0] چوڑا۔

ملٹی پلائرز کی تعداد کے لیے 2 سے زیادہ منتخب کریں اور اس سگنل کو فعال کرنے کے لیے پیرامیٹر سے منسلک ملٹی پلیئر کا ان پٹ A کیا ہے کے لیے اسکین چین ان پٹ کا انتخاب کریں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 46

تاثرات بھیجیں۔

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6 پیرامیٹرز

8.6.1 جنرل ٹیب

جدول 30۔ جنرل ٹیب

پیرامیٹر

آئی پی جنریٹڈ پیرامیٹر

قدر

ضرب کی تعداد کیا ہے؟

نمبر_کا_م 1 - 4 الٹی پلائر

A width_a ان پٹ بسوں کی چوڑائی کتنی ہونی چاہیے؟

1 - 256

B width_b ان پٹ بسوں کی چوڑائی کتنی ہونی چاہیے؟

1 - 256

'نتیجہ' آؤٹ پٹ بس کتنی چوڑی ہونی چاہیے؟

چوڑائی_نتیجہ

1 - 256

ہر گھڑی کے لیے ایک منسلک گھڑی بنائیں

gui_associate آن d_clock_enbl Off e

8.6.2 اضافی طریقوں کا ٹیب

ٹیبل 31۔ اضافی موڈز ٹیب

پیرامیٹر

آئی پی جنریٹڈ پیرامیٹر

قدر

آؤٹ پٹ کنفیگریشن

ایڈر یونٹ کے آؤٹ پٹ کو رجسٹر کریں۔

gui_output_re آن ہے۔

رجسٹر

آف

گھڑی کے ان پٹ کا ذریعہ کیا ہے؟

gui_output_re gister_clock

گھڑی0 گھڑی1 گھڑی2

غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

gui_output_re gister_aclr

کوئی نہیں ACLR0 ACLR1

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

gui_output_re gister_sclr

SCLR0 SCLR1 کوئی نہیں۔

ایڈر آپریشن

ملٹی پلائرز کے پہلے جوڑے کے آؤٹ پٹ پر کیا آپریشن کیا جانا چاہیے؟

gui_multiplier 1_direction

ADD, SUB, variable

طے شدہ قیمت 1
16

تفصیل
ملٹی پلائرز کی تعداد جو ایک ساتھ شامل کی جائے گی۔ قدریں 1 سے 4 تک ہیں۔ ڈیٹاا[] پورٹ کی چوڑائی کی وضاحت کریں۔

ڈیٹاب[] پورٹ کی چوڑائی کی وضاحت کریں۔

نتیجہ [] پورٹ کی چوڑائی کی وضاحت کریں۔

آف

گھڑی کو فعال بنانے کے لیے اس اختیار کو منتخب کریں۔

ہر گھڑی کے لیے۔

ڈیفالٹ قدر

تفصیل

آف کلاک0
کوئی نہیں

ایڈر ماڈیول کے آؤٹ پٹ رجسٹر کو فعال کرنے کے لیے اس اختیار کو منتخب کریں۔
Clock0، Clock1 یا Clock2 کو چالو کرنے اور آؤٹ پٹ رجسٹر کے لیے گھڑی کا ذریعہ بتانے کے لیے منتخب کریں۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو ایڈر یونٹ کے رجسٹر آؤٹ پٹ کو منتخب کرنا ہوگا۔
ایڈر آؤٹ پٹ رجسٹر کے لیے غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو ایڈر یونٹ کے رجسٹر آؤٹ پٹ کو منتخب کرنا ہوگا۔
ایڈر آؤٹ پٹ رجسٹر کے لیے ہم وقت ساز واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو ایڈر یونٹ کے رجسٹر آؤٹ پٹ کو منتخب کرنا ہوگا۔

شامل کریں۔

پہلے اور دوسرے ملٹی پلائرز کے درمیان آؤٹ پٹس کو انجام دینے کے لیے اضافہ یا گھٹاؤ آپریشن کا انتخاب کریں۔
اضافی آپریشن کرنے کے لیے ADD کو منتخب کریں۔
گھٹاؤ آپریشن کرنے کے لیے SUB کو منتخب کریں۔
متحرک اضافہ / گھٹاؤ کنٹرول کے لیے addnsub1 پورٹ استعمال کرنے کے لیے متغیر کو منتخب کریں۔
جاری…

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پیرامیٹر

آئی پی جنریٹڈ پیرامیٹر

قدر

'addnsub1' ان پٹ رجسٹر کریں۔

gui_addnsub_ on multiplier_reg Off ister1

گھڑی کے ان پٹ کا ذریعہ کیا ہے؟

gui_addnsub_ multiplier_reg ister1_clock

گھڑی0 گھڑی1 گھڑی2

غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

gui_addnsub_ multiplier_aclr 1

کوئی نہیں ACLR0 ACLR1

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

gui_addnsub_ multiplier_sclr 1

SCLR0 SCLR1 کوئی نہیں۔

ملٹی پلائرز کے دوسرے جوڑے کے آؤٹ پٹ پر کیا آپریشن کیا جانا چاہیے؟

gui_multiplier 3_direction

ADD, SUB, variable

'addnsub3' ان پٹ رجسٹر کریں۔

gui_addnsub_ on multiplier_reg Off ister3

گھڑی کے ان پٹ کا ذریعہ کیا ہے؟

gui_addnsub_ multiplier_reg ister3_clock

گھڑی0 گھڑی1 گھڑی2

ڈیفالٹ قدر
آف کلاک0 کوئی نہیں کوئی بھی شامل نہیں۔
آف کلاک0

تفصیل
جب VARIABLE قدر منتخب کی جاتی ہے: · addnsub1 سگنل کو ہائی پر لے جائیں۔
اضافی آپریشن. addnsub1 سگنل کو کم کے لیے ڈرائیو کریں۔
گھٹاؤ آپریشن اس پیرامیٹر کو فعال کرنے کے لیے آپ کو دو سے زیادہ ملٹی پلائرز کا انتخاب کرنا ہوگا۔
addnsub1 پورٹ کے لیے ان پٹ رجسٹر کو فعال کرنے کے لیے اس اختیار کو منتخب کریں۔ آپ کو اس پیرامیٹر کو فعال کرنے کے لیے ملٹی پلائرز کے پہلے جوڑے کے آؤٹ پٹس پر کیا آپریشن کیا جانا چاہیے کے لیے متغیر کا انتخاب کرنا چاہیے۔
addnsub0 رجسٹر کے لیے ان پٹ کلاک سگنل کی وضاحت کرنے کے لیے Clock1، Clock2 یا Clock1 کو منتخب کریں۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر 'addnsub1' ان پٹ کو منتخب کرنا ہوگا۔
addnsub1 رجسٹر کے لیے غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر 'addnsub1' ان پٹ کو منتخب کرنا ہوگا۔
addnsub1 رجسٹر کے لیے ہم وقت ساز واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر 'addnsub1' ان پٹ کو منتخب کرنا ہوگا۔
تیسرے اور چوتھے ملٹی پلائرز کے درمیان آؤٹ پٹس کو انجام دینے کے لیے اضافہ یا گھٹاؤ آپریشن کا انتخاب کریں۔ · اضافہ کرنے کے لیے ADD کو منتخب کریں۔
آپریشن گھٹاؤ کرنے کے لیے SUB کو منتخب کریں۔
آپریشن addnsub1 استعمال کرنے کے لیے متغیر کو منتخب کریں۔
متحرک اضافہ / گھٹاؤ کنٹرول کے لئے بندرگاہ۔ جب VARIABLE قدر منتخب کی جاتی ہے: · اضافی آپریشن کے لیے addnsub1 سگنل کو ہائی پر چلائیں۔ گھٹاؤ آپریشن کے لیے addnsub1 سگنل کو کم پر لے جائیں۔ آپ کو ملٹی پلائرز کی تعداد کیا ہے کے لیے قدر 4 کا انتخاب کرنا چاہیے؟ اس پیرامیٹر کو فعال کرنے کے لیے۔
addnsub3 سگنل کے لیے ان پٹ رجسٹر کو فعال کرنے کے لیے اس اختیار کو منتخب کریں۔ آپ کو اس پیرامیٹر کو فعال کرنے کے لیے ملٹی پلائرز کے دوسرے جوڑے کے آؤٹ پٹ پر کیا آپریشن کیا جانا چاہیے کے لیے متغیر کا انتخاب کرنا چاہیے۔
addnsub0 رجسٹر کے لیے ان پٹ کلاک سگنل کی وضاحت کرنے کے لیے Clock1، Clock2 یا Clock3 کو منتخب کریں۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر 'addnsub3' ان پٹ کو منتخب کرنا چاہیے۔
جاری…

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 48

تاثرات بھیجیں۔

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پیرامیٹر
غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

آئی پی جنریٹڈ پیرامیٹر

قدر

gui_addnsub_ multiplier_aclr 3

کوئی نہیں ACLR0 ACLR1

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

gui_addnsub_ multiplier_sclr 3

SCLR0 SCLR1 کوئی نہیں۔

قطبیت کو فعال کریں 'استعمال_سبڈ'

gui_use_subn آن

شامل کریں

آف

8.6.3 ملٹی پلائرز ٹیب

ٹیبل 32. ملٹی پلائرز ٹیب

پیرامیٹر

آئی پی جنریٹڈ پیرامیٹر

قدر

کیا ہے

gui_represent

نمائندگی کی شکل ation_a

Multipliers A ان پٹ کے لیے؟

دستخط شدہ، غیر دستخط شدہ، متغیر

سائن ان پٹ رجسٹر کریں۔

gui_register_s آن

اگنا

آف

گھڑی کے ان پٹ کا ذریعہ کیا ہے؟

gui_register_s igna_clock

گھڑی0 گھڑی1 گھڑی2

غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

gui_register_s igna_aclr

کوئی نہیں ACLR0 ACLR1

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

gui_register_s igna_sclr

SCLR0 SCLR1 کوئی نہیں۔

کیا ہے

gui_represent

نمائندگی کی شکل ation_b

ملٹی پلائر بی ان پٹ کے لیے؟

دستخط شدہ، غیر دستخط شدہ، متغیر

'signb' ان پٹ رجسٹر کریں۔

gui_register_s آن

ignb

آف

ڈیفالٹ ویلیو NONE
کوئی نہیں

تفصیل
addnsub3 رجسٹر کے لیے غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر 'addnsub3' ان پٹ کو منتخب کرنا ہوگا۔
addnsub3 رجسٹر کے لیے ہم وقت ساز واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر 'addnsub3' ان پٹ کو منتخب کرنا چاہیے۔

آف

فنکشن کو ریورس کرنے کے لیے اس آپشن کو منتخب کریں۔

addnsub ان پٹ پورٹ کا۔

گھٹانے کے عمل کے لیے addnsub کو ہائی پر لے جائیں۔

اضافی آپریشن کے لیے addnsub کو کم پر چلائیں۔

ڈیفالٹ قدر

تفصیل

غیر دستخط شدہ ضرب A ان پٹ کے لیے نمائندگی کی شکل کی وضاحت کریں۔

آف

سگنل کو فعال کرنے کے لیے اس اختیار کو منتخب کریں۔

رجسٹر کریں

آپ کو متغیر قدر کا انتخاب کرنا ہوگا اس کے لیے ملٹی پلیئرز A ان پٹ کے لیے نمائندگی کا فارمیٹ کیا ہے؟ اس اختیار کو فعال کرنے کے لیے پیرامیٹر۔

گھڑی 0

Clock0، Clock1 یا Clock2 کو منتخب کریں تاکہ سگنا رجسٹر کے لیے ان پٹ کلاک سگنل کو فعال اور اس کی وضاحت کریں۔
اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر 'سائنا' ان پٹ کو منتخب کرنا چاہیے۔

کوئی نہیں

سائنا رجسٹر کے لیے غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔
اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر 'سائنا' ان پٹ کو منتخب کرنا چاہیے۔

کوئی نہیں

سگنل رجسٹر کے لیے ہم وقت ساز واضح ذریعہ کی وضاحت کرتا ہے۔
اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر 'سائنا' ان پٹ کو منتخب کرنا چاہیے۔

غیر دستخط شدہ ضرب بی ان پٹ کے لیے نمائندگی کی شکل کی وضاحت کریں۔

آف

سائنب کو فعال کرنے کے لیے اس اختیار کو منتخب کریں۔

رجسٹر کریں

جاری…

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پیرامیٹر

آئی پی جنریٹڈ پیرامیٹر

قدر

ڈیفالٹ قدر

گھڑی کے ان پٹ کا ذریعہ کیا ہے؟

gui_register_s ignb_clock

گھڑی0 گھڑی1 گھڑی2

گھڑی 0

غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

gui_register_s ignb_aclr

کوئی نہیں ACLR0 ACLR1

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

gui_register_s ignb_sclr

SCLR0 SCLR1 کوئی نہیں۔

ان پٹ کنفیگریشن
ضارب کا ان پٹ A رجسٹر کریں۔
گھڑی کے ان پٹ کا ذریعہ کیا ہے؟

gui_input_reg آن

ister_a

آف

gui_input_reg ister_a_clock

گھڑی0 گھڑی1 گھڑی2

کوئی نہیں
آف کلاک0

غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

gui_input_reg ister_a_aclr

کوئی نہیں ACLR0 ACLR1

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

gui_input_reg ister_a_sclr

SCLR0 SCLR1 کوئی نہیں۔

ضارب کا ان پٹ B رجسٹر کریں۔
گھڑی کے ان پٹ کا ذریعہ کیا ہے؟

gui_input_reg آن

ister_b

آف

gui_input_reg ister_b_clock

گھڑی0 گھڑی1 گھڑی2

NONE NONE آف کلاک0

غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

gui_input_reg ister_b_aclr

کوئی نہیں ACLR0 ACLR1

کوئی نہیں

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

gui_input_reg ister_b_sclr

SCLR0 SCLR1 کوئی نہیں۔

کوئی نہیں

ملٹی پلیئر کا ان پٹ A کس سے منسلک ہے؟

gui_multiplier ملٹیپلر ان پٹ ملٹیپلائر

_a_input

اسکین چین ان پٹ ان پٹ

تفصیل
آپ کو VARIABLE ویلیو کا انتخاب کرنا ہوگا کہ Multipliers B ان پٹ کے لیے نمائندگی کا فارمیٹ کیا ہے؟ اس اختیار کو فعال کرنے کے لیے پیرامیٹر۔
سائنب رجسٹر کے لیے ان پٹ کلاک سگنل کو فعال اور بتانے کے لیے Clock0، Clock1 یا Clock2 کو منتخب کریں۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر `signb' ان پٹ کو منتخب کرنا ہوگا۔
سائنب رجسٹر کے لیے غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر `signb' ان پٹ کو منتخب کرنا ہوگا۔
سائنب رجسٹر کے لیے ہم وقت ساز واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر `signb' ان پٹ کو منتخب کرنا ہوگا۔
ڈیٹا ان پٹ بس کے لیے ان پٹ رجسٹر کو فعال کرنے کے لیے اس اختیار کو منتخب کریں۔
ڈیٹا ان پٹ بس کے لیے رجسٹر ان پٹ کلاک سگنل کو فعال کرنے اور اس کی وضاحت کرنے کے لیے Clock0، Clock1 یا Clock2 کو منتخب کریں۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو ضارب کا رجسٹر ان پٹ A منتخب کرنا چاہیے۔
ڈیٹا ان پٹ بس کے لیے رجسٹر غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو ضارب کا رجسٹر ان پٹ A منتخب کرنا چاہیے۔
ڈیٹا ان پٹ بس کے لیے رجسٹر سنکرونس کلیئر سورس کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو ضارب کا رجسٹر ان پٹ A منتخب کرنا چاہیے۔
ڈیٹاب ان پٹ بس کے لیے ان پٹ رجسٹر کو فعال کرنے کے لیے اس اختیار کو منتخب کریں۔
ڈیٹاب ان پٹ بس کے لیے رجسٹر ان پٹ کلاک سگنل کو فعال اور بتانے کے لیے Clock0، Clock1 یا Clock2 کو منتخب کریں۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو ضارب کا رجسٹر ان پٹ B منتخب کرنا چاہیے۔
ڈیٹاب ان پٹ بس کے لیے رجسٹر غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو ضارب کا رجسٹر ان پٹ B منتخب کرنا چاہیے۔
ڈیٹاب ان پٹ بس کے لیے رجسٹر سنکرونس کلیئر سورس کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو ضارب کا رجسٹر ان پٹ B منتخب کرنا چاہیے۔
ضارب کے ان پٹ A کے لیے ان پٹ کا ذریعہ منتخب کریں۔
جاری…

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 50

تاثرات بھیجیں۔

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پیرامیٹر

آئی پی جنریٹڈ پیرامیٹر

قدر

اسکین آؤٹ اے رجسٹر کنفیگریشن

اسکین چین کے آؤٹ پٹ کو رجسٹر کریں۔

gui_scanouta آن

_رجسٹر

آف

گھڑی کے ان پٹ کا ذریعہ کیا ہے؟

gui_scanouta _register_clock k

گھڑی0 گھڑی1 گھڑی2

غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

gui_scanouta _register_aclr

کوئی نہیں ACLR0 ACLR1

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

gui_scanouta _register_sclr

SCLR0 SCLR1 کوئی نہیں۔

8.6.4 پریڈر ٹیب

جدول 33۔ پریڈر ٹیب

پیرامیٹر

آئی پی جنریٹڈ پیرامیٹر

قدر

پریڈر موڈ منتخب کریں۔

preadder_mo de

سادہ، COEF، ان پٹ، مربع، مستقل

ڈیفالٹ قدر

تفصیل
ڈیٹا ان پٹ بس کو ضرب کے ماخذ کے طور پر استعمال کرنے کے لیے ملٹی پلیئر ان پٹ کو منتخب کریں۔ سکین ان پٹ بس کو ضرب کے ذریعہ کے طور پر استعمال کرنے کے لیے اسکین چین ان پٹ کو منتخب کریں اور اسکین آؤٹ آؤٹ پٹ بس کو فعال کریں۔ یہ پیرامیٹر اس وقت دستیاب ہوتا ہے جب آپ 2، 3 یا 4 کو منتخب کرتے ہیں کہ ضرب کی تعداد کیا ہے؟ پیرامیٹر

آف کلاک0 کوئی نہیں کوئی نہیں۔

اسکیناؤٹا آؤٹ پٹ بس کے لیے آؤٹ پٹ رجسٹر کو فعال کرنے کے لیے اس اختیار کو منتخب کریں۔
آپ کو اسکین چین ان پٹ کو منتخب کرنا ہوگا اس کے لیے کہ ملٹی پلیئر کا ان پٹ A کس سے منسلک ہے؟ اس اختیار کو فعال کرنے کے لیے پیرامیٹر۔
سکیناؤٹا آؤٹ پٹ بس کے لیے رجسٹر ان پٹ کلاک سگنل کو فعال اور بتانے کے لیے Clock0، Clock1 یا Clock2 کو منتخب کریں۔
اس اختیار کو فعال کرنے کے لیے آپ کو اسکین چین پیرامیٹر کے رجسٹر آؤٹ پٹ کو آن کرنا ہوگا۔
اسکیناؤٹا آؤٹ پٹ بس کے لیے رجسٹر غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔
اس اختیار کو فعال کرنے کے لیے آپ کو اسکین چین پیرامیٹر کے رجسٹر آؤٹ پٹ کو آن کرنا ہوگا۔
اسکیناؤٹا آؤٹ پٹ بس کے لیے رجسٹر سنکرونس کلیئر سورس کی وضاحت کرتا ہے۔
اس اختیار کو فعال کرنے کے لیے آپ کو اسکین چین پیرامیٹر کے رجسٹر آؤٹ پٹ کو منتخب کرنا ہوگا۔

ڈیفالٹ قدر
سادہ

تفصیل
پریڈر ماڈیول کے لیے آپریشن موڈ کی وضاحت کرتا ہے۔ سادہ: یہ موڈ پریڈر کو نظرانداز کرتا ہے۔ یہ ڈیفالٹ موڈ ہے۔ COEF: یہ موڈ preadder اور coefsel ان پٹ بس کے آؤٹ پٹ کو ضرب کے لیے ان پٹ کے طور پر استعمال کرتا ہے۔ ان پٹ: یہ موڈ پریڈر اور ڈیٹاک ان پٹ بس کے آؤٹ پٹ کو ملٹیپلر کے ان پٹ کے طور پر استعمال کرتا ہے۔ SQUARE: یہ موڈ preadder کے آؤٹ پٹ کو ضرب کے لیے دونوں ان پٹ کے طور پر استعمال کرتا ہے۔
جاری…

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پیرامیٹر

آئی پی جنریٹڈ پیرامیٹر

قدر

پریڈر سمت منتخب کریں۔

gui_preadder ADD،

_ سمت

SUB

C width_c ان پٹ بسوں کی چوڑائی کتنی ہونی چاہیے؟

1 - 256

ڈیٹا سی ان پٹ رجسٹر کنفیگریشن

ڈیٹاک ان پٹ کو رجسٹر کریں۔

gui_datac_inp آن

ut_register

آف

گھڑی کے ان پٹ کا ذریعہ کیا ہے؟

gui_datac_inp ut_register_cl ock

گھڑی0 گھڑی1 گھڑی2

غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

gui_datac_inp ut_register_a clr

کوئی نہیں ACLR0 ACLR1

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

gui_datac_inp ut_register_sc lr

SCLR0 SCLR1 کوئی نہیں۔

گتانک
کوف کی چوڑائی کتنی ہونی چاہیے؟

width_coef

1 - 27

Coef رجسٹر کنفیگریشن

coefsel ان پٹ کو رجسٹر کریں۔

gui_coef_regi آن

ster

آف

گھڑی کے ان پٹ کا ذریعہ کیا ہے؟

gui_coef_regi ster_clock

گھڑی0 گھڑی1 گھڑی2

ڈیفالٹ قدر
شامل کریں۔
16

تفصیل
CONSTANT: یہ موڈ ڈیٹاا ان پٹ بس کا استعمال کرتا ہے جس میں پریڈر کو بائی پاس کیا جاتا ہے اور کوفسل ان پٹ بس ملٹیپلر کو ان پٹ کے طور پر استعمال کیا جاتا ہے۔
پریڈر کے آپریشن کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے، سلیکٹ پریڈر موڈ کے لیے درج ذیل کو منتخب کریں: · COEF · INPUT · SQUARE or · CONSTANT
C ان پٹ بس کے لیے بٹس کی تعداد بتاتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو سلیکٹ پریڈر موڈ کے لیے INPUT کا انتخاب کرنا چاہیے۔

گھڑی پر 0 کوئی نہیں کوئی نہیں۔

ڈیٹاک ان پٹ بس کے لیے ان پٹ رجسٹر کو فعال کرنے کے لیے اس اختیار کو منتخب کریں۔ اس اختیار کو فعال کرنے کے لیے آپ کو پریڈر موڈ پیرامیٹر کو منتخب کرنے کے لیے INPUT سیٹ کرنا ہوگا۔
ڈیٹاک ان پٹ رجسٹر کے لیے ان پٹ کلاک سگنل کی وضاحت کرنے کے لیے Clock0، Clock1 یا Clock2 کو منتخب کریں۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر ڈیٹاک ان پٹ کو منتخب کرنا ہوگا۔
ڈیٹاک ان پٹ رجسٹر کے لیے غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر ڈیٹاک ان پٹ کو منتخب کرنا ہوگا۔
ڈیٹاک ان پٹ رجسٹر کے لیے ہم وقت ساز واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر ڈیٹاک ان پٹ کو منتخب کرنا ہوگا۔

کے لیے بٹس کی تعداد بتاتا ہے۔

coefsel ان پٹ بس.

اس پیرامیٹر کو فعال کرنے کے لیے آپ کو پریڈر موڈ کے لیے COEF یا CONSTANT کا انتخاب کرنا چاہیے۔

گھڑی 0 پر

coefsel ان پٹ بس کے لیے ان پٹ رجسٹر کو فعال کرنے کے لیے اس اختیار کو منتخب کریں۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو پریڈر موڈ کے لیے COEF یا CONSTANT کا انتخاب کرنا چاہیے۔
کوفسل ان پٹ رجسٹر کے لیے ان پٹ کلاک سگنل کی وضاحت کرنے کے لیے Clock0، Clock1 یا Clock2 کو منتخب کریں۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر کوفسل ان پٹ کو منتخب کرنا چاہیے۔
جاری…

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 52

تاثرات بھیجیں۔

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پیرامیٹر
غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

آئی پی جنریٹڈ پیرامیٹر

قدر

gui_coef_regi ster_aclr

کوئی نہیں ACLR0 ACLR1

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

gui_coef_regi ster_sclr

SCLR0 SCLR1 کوئی نہیں۔

Coefficient_0 کنفیگریشن

coef0_0 سے coef0_7

0x00000 0xFFFFFFF

Coefficient_1 کنفیگریشن

coef1_0 سے coef1_7

0x00000 0xFFFFFFF

Coefficient_2 کنفیگریشن

coef2_0 سے coef2_7

0x00000 0xFFFFFFF

Coefficient_3 کنفیگریشن

coef3_0 سے coef3_7

0x00000 0xFFFFFFF

8.6.5 جمع کرنے والا ٹیب

جدول 34۔ جمع کرنے والا ٹیب

پیرامیٹر

آئی پی جنریٹڈ پیرامیٹر

قدر

جمع کرنے والے کو فعال کریں؟

جمع کرنے والا

ہاں نہیں

جمع کرنے والے آپریشن کی قسم کیا ہے؟

accum_directi ADD،

SUB

ڈیفالٹ ویلیو NONE
کوئی نہیں
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

تفصیل
coefsel ان پٹ رجسٹر کے لیے غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر کوفسل ان پٹ کو منتخب کرنا چاہیے۔
coefsel ان پٹ رجسٹر کے لیے مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔ اس پیرامیٹر کو فعال کرنے کے لیے آپ کو رجسٹر کوفسل ان پٹ کو منتخب کرنا چاہیے۔
اس پہلے ضرب کے لیے عددی قدروں کی وضاحت کرتا ہے۔ بٹس کی تعداد وہی ہونی چاہیے جیسا کہ کوف کی چوڑائی کتنی چوڑائی ہونی چاہیے؟ پیرامیٹر اس پیرامیٹر کو فعال کرنے کے لیے آپ کو پریڈر موڈ کے لیے COEF یا CONSTANT کا انتخاب کرنا چاہیے۔
اس دوسرے ضرب کے لیے عددی قدروں کی وضاحت کرتا ہے۔ بٹس کی تعداد وہی ہونی چاہیے جیسا کہ کوف کی چوڑائی کتنی چوڑائی ہونی چاہیے؟ پیرامیٹر اس پیرامیٹر کو فعال کرنے کے لیے آپ کو پریڈر موڈ کے لیے COEF یا CONSTANT کا انتخاب کرنا چاہیے۔
اس تیسرے ضرب کے لیے عددی قدروں کی وضاحت کرتا ہے۔ بٹس کی تعداد وہی ہونی چاہیے جیسا کہ کوف کی چوڑائی کتنی چوڑائی ہونی چاہیے؟ پیرامیٹر اس پیرامیٹر کو فعال کرنے کے لیے آپ کو پریڈر موڈ کے لیے COEF یا CONSTANT کا انتخاب کرنا چاہیے۔
اس چوتھے ضرب کے لیے عددی قدروں کی وضاحت کرتا ہے۔ بٹس کی تعداد وہی ہونی چاہیے جیسا کہ کوف کی چوڑائی کتنی چوڑائی ہونی چاہیے؟ پیرامیٹر اس پیرامیٹر کو فعال کرنے کے لیے آپ کو پریڈر موڈ کے لیے COEF یا CONSTANT کا انتخاب کرنا چاہیے۔

ڈیفالٹ قدر NO
شامل کریں۔

تفصیل
جمع کرنے والے کو فعال کرنے کے لیے ہاں کو منتخب کریں۔ جمع کرنے والا فیچر استعمال کرتے وقت آپ کو ایڈر یونٹ کے رجسٹر آؤٹ پٹ کو منتخب کرنا ہوگا۔
جمع کرنے والے کے آپریشن کی وضاحت کرتا ہے: · اضافی آپریشن کے لیے ADD · گھٹاؤ آپریشن کے لیے SUB۔ آپ کو جمع کرنے والے کو فعال کرنے کے لیے ہاں کا انتخاب کرنا ہوگا؟ اس اختیار کو فعال کرنے کے لیے پیرامیٹر۔
جاری…

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پیرامیٹر
پری لوڈ کنسٹنٹ پری لوڈ کنسٹنٹ کو فعال کریں۔

آئی پی جنریٹڈ پیرامیٹر

قدر

gui_ena_prelo آن

ad_const

آف

جمع پورٹ کا ان پٹ کس سے منسلک ہے؟

gui_accumula ACCUM_SLOAD، te_port_select SLOAD_ACCUM

پری لوڈ loadconst_val 0 - 64 کے لیے قدر منتخب کریں۔

مسلسل

گھڑی کے ان پٹ کا ذریعہ کیا ہے؟

gui_accum_sl oad_register_ گھڑی

گھڑی0 گھڑی1 گھڑی2

غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

gui_accum_sl oad_register_aclr

کوئی نہیں ACLR0 ACLR1

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

gui_accum_sl oad_register_sclr

SCLR0 SCLR1 کوئی نہیں۔

ڈبل جمع کرنے والے کو فعال کریں۔

gui_double_a آن

cum

آف

ڈیفالٹ قدر

تفصیل

آف

accum_sload کو فعال کریں یا

sload_accum سگنلز اور ان پٹ رجسٹر کریں۔

متحرک طور پر ان پٹ کو منتخب کرنے کے لیے

جمع کرنے والا

جب accum_sload کم ہو یا sload_accum، تو ملٹی پلیئر آؤٹ پٹ کو جمع کرنے والے میں فیڈ کیا جاتا ہے۔

جب accum_sload زیادہ ہو یا sload_accum، صارف کے مخصوص پری لوڈ کنسٹنٹ کو جمع کرنے والے میں فیڈ کیا جاتا ہے۔

آپ کو جمع کرنے والے کو فعال کرنے کے لیے ہاں کا انتخاب کرنا ہوگا؟ اس اختیار کو فعال کرنے کے لیے پیرامیٹر۔

ACCUM_SL OAD

accum_sload/ sload_accum سگنل کے رویے کی وضاحت کرتا ہے۔
ACCUM_SLOAD: ایکومولیٹر پر ضرب آؤٹ پٹ لوڈ کرنے کے لیے accum_sload کو کم کریں۔
SLOAD_ACCUM: ملٹی پلیئر آؤٹ پٹ کو جمع کرنے والے پر لوڈ کرنے کے لیے sload_accum ہائی ڈرائیو کریں۔
اس پیرامیٹر کو فعال کرنے کے لیے آپ کو پری لوڈ کنسٹنٹ کو فعال کرنے کا اختیار منتخب کرنا ہوگا۔

پیش سیٹ مستقل قدر کی وضاحت کریں۔

یہ قدر 2N ہو سکتی ہے جہاں N پہلے سے سیٹ مستقل قدر ہے۔

جب N=64، یہ ایک مستقل صفر کی نمائندگی کرتا ہے۔

اس پیرامیٹر کو فعال کرنے کے لیے آپ کو پری لوڈ کنسٹنٹ کو فعال کرنے کا اختیار منتخب کرنا ہوگا۔

گھڑی 0

accum_sload/sload_accum رجسٹر کے لیے ان پٹ کلاک سگنل کی وضاحت کرنے کے لیے Clock0، Clock1 یا Clock2 کو منتخب کریں۔
اس پیرامیٹر کو فعال کرنے کے لیے آپ کو پری لوڈ کنسٹنٹ کو فعال کرنے کا اختیار منتخب کرنا ہوگا۔

کوئی نہیں

accum_sload/sload_accum رجسٹر کے لیے غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔
اس پیرامیٹر کو فعال کرنے کے لیے آپ کو پری لوڈ کنسٹنٹ کو فعال کرنے کا اختیار منتخب کرنا ہوگا۔

کوئی نہیں

accum_sload/sload_accum رجسٹر کے لیے مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔
اس پیرامیٹر کو فعال کرنے کے لیے آپ کو پری لوڈ کنسٹنٹ کو فعال کرنے کا اختیار منتخب کرنا ہوگا۔

آف

ڈبل جمع کرنے والے رجسٹر کو فعال کرتا ہے۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 54

تاثرات بھیجیں۔

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6 سسٹولک/چین آؤٹ ٹیب

ٹیبل 35۔ سسٹولک/چین آؤٹ ایڈر ٹیب

پیرامیٹر چین آؤٹ ایڈر کو فعال کریں۔

آئی پی جنریٹڈ پیرامیٹر

قدر

chainout_add ہاں،

چین آؤٹ ایڈر آپریشن کی قسم کیا ہے؟

chainout_add ADD،

er_direction

SUB

چین آؤٹ ایڈر کے لیے 'نفی' ان پٹ کو فعال کریں؟

پورٹ_نیگیٹ

PORT_USED، PORT_UNUSED

'نفی' ان پٹ کو رجسٹر کریں؟ negate_regist er

غیر رجسٹرڈ، CLOCK0، CLOCK1، CLOCK2، CLOCK3

غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

negate_aclr

کوئی نہیں ACLR0 ACLR1

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

negate_sclr

SCLR0 SCLR1 کوئی نہیں۔

سسٹولک تاخیر
سسٹولک تاخیر کے رجسٹروں کو فعال کریں۔

gui_systolic_d آن

کٹائی

آف

گھڑی کے ان پٹ کا ذریعہ کیا ہے؟

gui_systolic_d CLOCK0،

elay_clock

گھڑی 1،

ڈیفالٹ قدر
NO

تفصیل
چین آؤٹ ایڈر ماڈیول کو فعال کرنے کے لیے ہاں کو منتخب کریں۔

شامل کریں۔

چین آؤٹ ایڈر آپریشن کی وضاحت کرتا ہے۔
گھٹانے کے عمل کے لیے، SIGNED کو منتخب کرنا ضروری ہے کہ Multipliers A ان پٹ کے لیے نمائندگی کی شکل کیا ہے؟ اور Multipliers B ان پٹ کے لیے نمائندگی کی شکل کیا ہے؟ ملٹی پلائرز ٹیب میں۔

PORT_UN استعمال کیا گیا۔

نفی ان پٹ سگنل کو فعال کرنے کے لیے PORT_USED کو منتخب کریں۔
چین آؤٹ ایڈر غیر فعال ہونے پر یہ پیرامیٹر غلط ہے۔

غیر رجسٹرڈ ERED

نیگیٹ ان پٹ سگنل کے لیے ان پٹ رجسٹر کو فعال کرنے کے لیے اور نیگیٹ رجسٹر کے لیے ان پٹ کلاک سگنل کی وضاحت کرتا ہے۔
اگر نیگیٹ ان پٹ رجسٹر کی ضرورت نہیں ہے تو غیر رجسٹرڈ کو منتخب کریں۔
یہ پیرامیٹر غلط ہے جب آپ منتخب کریں:
چین آؤٹ ایڈر کو فعال کرنے کے لیے NO یا
PORT_UNUSED for enable 'negate' input for chainout adder؟ پیرامیٹر یا

کوئی نہیں

نیگیٹ رجسٹر کے لیے غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔
یہ پیرامیٹر غلط ہے جب آپ منتخب کریں:
چین آؤٹ ایڈر کو فعال کرنے کے لیے NO یا
PORT_UNUSED for enable 'negate' input for chainout adder؟ پیرامیٹر یا

کوئی نہیں

نیگیٹ رجسٹر کے لیے ہم وقت ساز واضح ذریعہ کی وضاحت کرتا ہے۔
یہ پیرامیٹر غلط ہے جب آپ منتخب کریں:
چین آؤٹ ایڈر کو فعال کرنے کے لیے NO یا
PORT_UNUSED for enable 'negate' input for chainout adder؟ پیرامیٹر یا

CLOCK0 سے دور

سسٹولک موڈ کو فعال کرنے کے لیے اس اختیار کو منتخب کریں۔ یہ پیرامیٹر اس وقت دستیاب ہوتا ہے جب آپ 2، یا 4 کو منتخب کرتے ہیں کہ ضرب کی تعداد کیا ہے؟ پیرامیٹر آپ کو سسٹولک ڈیلے رجسٹر استعمال کرنے کے لیے ایڈر یونٹ کے رجسٹر آؤٹ پٹ کو فعال کرنا ہوگا۔
سسٹولک تاخیر کے رجسٹر کے لیے ان پٹ کلاک سگنل کی وضاحت کرتا ہے۔
جاری…

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

پیرامیٹر

آئی پی جنریٹڈ پیرامیٹر

قدر

گھڑی 2،

غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

gui_systolic_d elay_aclr

کوئی نہیں ACLR0 ACLR1

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

gui_systolic_d elay_sclr

SCLR0 SCLR1 کوئی نہیں۔

ڈیفالٹ قدر
کوئی نہیں
کوئی نہیں

تفصیل
اس آپشن کو فعال کرنے کے لیے آپ کو فعال سسٹولک ڈیلے رجسٹرز کو منتخب کرنا چاہیے۔
سسٹولک تاخیر کے رجسٹر کے لیے غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔ اس آپشن کو فعال کرنے کے لیے آپ کو فعال سسٹولک ڈیلے رجسٹرز کو منتخب کرنا چاہیے۔
سسٹولک تاخیر کے رجسٹر کے لیے ہم وقت ساز واضح ذریعہ کی وضاحت کرتا ہے۔ اس آپشن کو فعال کرنے کے لیے آپ کو فعال سسٹولک ڈیلے رجسٹرز کو منتخب کرنا چاہیے۔

8.6.7 پائپ لائننگ ٹیب

ٹیبل 36۔ پائپ لائننگ ٹیب

پیرامیٹر پائپ لائننگ کنفیگریشن

آئی پی جنریٹڈ پیرامیٹر

قدر

کیا آپ ان پٹ میں پائپ لائن رجسٹر شامل کرنا چاہتے ہیں؟

gui_pipelining نہیں، ہاں

ڈیفالٹ قدر
نہیں

براہ کرم وضاحت کریں۔

تاخیر

لیٹنسی گھڑی کی تعداد

سائیکل

0 سے بڑی کوئی بھی قدر

گھڑی کے ان پٹ کا ذریعہ کیا ہے؟

gui_input_late ncy_clock

CLOCK0، CLOCK1، CLOCK2

غیر مطابقت پذیر واضح ان پٹ کا ذریعہ کیا ہے؟

gui_input_late ncy_aclr

کوئی نہیں ACLR0 ACLR1

ہم وقت ساز واضح ان پٹ کا ذریعہ کیا ہے؟

gui_input_late ncy_sclr

SCLR0 SCLR1 کوئی نہیں۔

CLOCK0 کوئی نہیں کوئی نہیں۔

تفصیل
ان پٹ سگنلز پر پائپ لائن رجسٹر کی اضافی سطح کو فعال کرنے کے لیے ہاں کو منتخب کریں۔ آپ کو 0 سے زیادہ قدر کی وضاحت کرنی ہوگی برائے مہربانی لیٹنسی کلاک سائیکل پیرامیٹر کی تعداد کی وضاحت کریں۔
گھڑی کے چکروں میں مطلوبہ تاخیر کا تعین کرتا ہے۔ پائپ لائن رجسٹر کی ایک سطح = گھڑی کے چکر میں 1 تاخیر۔ کیا آپ ان پٹ میں پائپ لائن رجسٹر شامل کرنا چاہتے ہیں کے لیے آپ کو ہاں کا انتخاب کرنا ہوگا؟ اس اختیار کو فعال کرنے کے لیے۔
پائپ لائن رجسٹر ان پٹ کلاک سگنل کو فعال کرنے اور اس کی وضاحت کرنے کے لیے Clock0، Clock1 یا Clock2 کو منتخب کریں۔ کیا آپ ان پٹ میں پائپ لائن رجسٹر شامل کرنا چاہتے ہیں کے لیے آپ کو ہاں کا انتخاب کرنا ہوگا؟ اس اختیار کو فعال کرنے کے لیے۔
اضافی پائپ لائن رجسٹر کے لیے رجسٹر غیر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔ کیا آپ ان پٹ میں پائپ لائن رجسٹر شامل کرنا چاہتے ہیں کے لیے آپ کو ہاں کا انتخاب کرنا ہوگا؟ اس اختیار کو فعال کرنے کے لیے۔
اضافی پائپ لائن رجسٹر کے لیے رجسٹر مطابقت پذیر واضح ذریعہ کی وضاحت کرتا ہے۔ کیا آپ ان پٹ میں پائپ لائن رجسٹر شامل کرنا چاہتے ہیں کے لیے آپ کو ہاں کا انتخاب کرنا ہوگا؟ اس اختیار کو فعال کرنے کے لیے۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 56

تاثرات بھیجیں۔

683490 | 2020.10.05 تاثرات بھیجیں۔

9. ALTMEMMULT (میموری پر مبنی مستقل عددی ضرب) IP کور

توجہ:

انٹیل نے انٹیل کوارٹس پرائم پرو ایڈیشن ورژن 20.3 میں اس آئی پی کی حمایت کو ہٹا دیا ہے۔ اگر آپ کے ڈیزائن میں آئی پی کور Intel Quartus Prime Pro Edition میں آلات کو نشانہ بناتا ہے، تو آپ IP کو LPM_MULT Intel FPGA IP سے تبدیل کر سکتے ہیں یا IP کو دوبارہ تخلیق کر سکتے ہیں اور Intel Quartus Prime Standard Edition سافٹ ویئر کا استعمال کرتے ہوئے اپنے ڈیزائن کو مرتب کر سکتے ہیں۔

ALTMEMMULT IP کور کو Intel FPGAs (M512, M4K, M9K، اور MLAB میموری بلاکس کے ساتھ) میں پائے جانے والے onchip میموری بلاکس کا استعمال کرتے ہوئے میموری پر مبنی ملٹی پلائر بنانے کے لیے استعمال کیا جاتا ہے۔ یہ IP کور مفید ہے اگر آپ کے پاس منطقی عناصر (LEs) یا وقف شدہ ملٹی پلائر وسائل میں ضرب لگانے کے لیے کافی وسائل نہیں ہیں۔
ALTMEMMULT IP کور ایک ہم وقت ساز فنکشن ہے جس کے لیے گھڑی کی ضرورت ہوتی ہے۔ ALTMEMMULT IP کور دیئے گئے پیرامیٹرز اور تصریحات کے لیے سب سے چھوٹے تھرو پٹ اور لیٹنسی کے ساتھ ملٹی پلیئر کو لاگو کرتا ہے۔
مندرجہ ذیل اعداد و شمار ALTMEMMULT IP کور کے لیے بندرگاہوں کو دکھاتا ہے۔

تصویر 21. ALTMEMMULT پورٹس

ALTMEMMULT

ڈیٹا_ان[] sload_data coeff_in[]

نتیجہ[] نتیجہ_درست لوڈ_ہو گیا۔

sload_coeff

sclr گھڑی
inst

صفحہ 71 پر متعلقہ معلومات کی خصوصیات

9.1 خصوصیات
ALTMEMMULT IP کور مندرجہ ذیل خصوصیات پیش کرتا ہے: · آن چپ میموری بلاکس کا استعمال کرتے ہوئے صرف میموری پر مبنی ملٹی پلائر بناتا ہے۔
Intel FPGAs · 1 بٹس کے ڈیٹا کی چوڑائی کو سپورٹ کرتا ہے · دستخط شدہ اور غیر دستخط شدہ ڈیٹا کی نمائندگی کی شکل کو سپورٹ کرتا ہے · فکسڈ آؤٹ پٹ لیٹنسی کے ساتھ پائپ لائننگ کو سپورٹ کرتا ہے

ISO 9001:2015 رجسٹرڈ

9. ALTMEMMULT (میموری پر مبنی مستقل عددی ضرب) IP کور 683490 | 2020.10.05
بے ترتیب رسائی میموری (RAM) میں ملٹی پلس کنسٹنٹ کو اسٹور کرتا ہے
RAM بلاک کی قسم کو منتخب کرنے کا اختیار فراہم کرتا ہے۔
· اختیاری ہم وقت ساز صاف اور لوڈ کنٹرول ان پٹ پورٹس کو سپورٹ کرتا ہے۔
9.2 ویریلوگ ایچ ڈی ایل پروٹو ٹائپ
مندرجہ ذیل ویریلوگ ایچ ڈی ایل پروٹو ٹائپ ویریلوگ ڈیزائن میں واقع ہے۔ File (.v) altera_mf.v میں eda ترکیب ڈائریکٹری.
ماڈیول altmemmult #( پیرامیٹر coeff_representation = "SIGNED"، پیرامیٹر coefficient0 = "unused"، پیرامیٹر data_representation = "SIGNED"، پیرامیٹر intended_device_family = "غیر استعمال شدہ"، پیرامیٹر max_clock_cycles_per_result = 1، AUbpemeter = AU_Femeter، parameter max_clock_cycles_per_result = 1. کل_لیٹنسی = 1، پیرامیٹر چوڑائی_سی = 1، پیرامیٹر چوڑائی_d = 1، پیرامیٹر چوڑائی_r = 1، پیرامیٹر چوڑائی_s = 1، پیرامیٹر lpm_type = "altmemmult"، پیرامیٹر lpm_hint = "غیر استعمال شدہ") ( ان پٹ وائر کلاک، ان پٹ وائر: ان پٹ وائر: 1]coeff_in، ان پٹ وائر [width_d-0:1] data_in، output wire load_done، آؤٹ پٹ وائر [width_r-0:1] نتیجہ، آؤٹ پٹ وائر نتیجہ_valid، ان پٹ وائر sclr، ان پٹ وائر [width_s-0:1] sel، ان پٹ وائر sload_coeff، ان پٹ وائر sload_data)/* ترکیب syn_black_box=0 */; endmodule
9.3۔ VHDL اجزاء کا اعلان
VHDL جزو کا اعلان VHDL ڈیزائن میں واقع ہے۔ File (.vhd) altera_mf_components.vhd میں librariesvhdlaltera_mf ڈائریکٹری۔
جزو altmemmult generic ( coeff_representation:string := "Signed"؛ coefficient0:string := "UNUSED"؛ data_representation:string := "SIGNED"؛ intended_device_family:string := "unused"؛ max_clock_resentation: = 1_clock_cycles_official_number: := 1؛ ram_block_type:string := "AUTO"؛ total_lateency:natural؛ width_c:natural; width_d:natural; width_r:natural; width_s:natural := 1؛ lpm_hint:string := "UNUSED"؛ lping_type:= "altmemmult")؛ بندرگاہ (گھڑی: std_logic میں؛ coeff_in: std_logic_vector میں (width_c-1 downto 0) := (دوسرے => '0')؛ ڈیٹا_in: std_logic_vector میں (width_d-1 downto 0)؛

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 58

تاثرات بھیجیں۔

9. ALTMEMMULT (میموری پر مبنی مستقل عددی ضرب) IP کور 683490 | 2020.10.05

لوڈ_ڈن: آؤٹ std_logic؛ نتیجہ: آؤٹ std_logic_vector(width_r-1 down to 0)؛ نتیجہ_ویلڈ: آؤٹ std_logic؛ sclr: std_logic میں := '0'؛ sel: std_logic_vector میں (width_s-1 down to 0) := (دوسرے => '0')؛ sload_coeff: std_logic میں := '0'؛ sload_data: std_logic میں := '0')؛ اختتامی جزو؛

9.4. بندرگاہیں

درج ذیل جدولوں میں ALTMEMMULT IP کور کے لیے ان پٹ اور آؤٹ پٹ پورٹس کی فہرست ہے۔

ٹیبل 37۔ ALTMEMMULT ان پٹ پورٹس

پورٹ کا نام

درکار ہے۔

تفصیل

گھڑی

جی ہاں

ضرب میں گھڑی کا ان پٹ۔

coeff_in[]

نہیں

ضرب کے لیے عددی ان پٹ پورٹ۔ ان پٹ پورٹ کا سائز WIDTH_C پیرامیٹر ویلیو پر منحصر ہے۔

ڈیٹا_ان[]

جی ہاں

ضارب کو ڈیٹا ان پٹ پورٹ۔ ان پٹ پورٹ کا سائز WIDTH_D پیرامیٹر ویلیو پر منحصر ہے۔

sclr

نہیں

ہم وقت ساز واضح ان پٹ۔ اگر غیر استعمال کیا جاتا ہے تو، ڈیفالٹ قدر فعال اعلی ہے.

سیل []

نہیں

فکسڈ گتانک کا انتخاب۔ ان پٹ پورٹ کا سائز WIDTH_S پر منحصر ہے۔

پیرامیٹر کی قدر

sload_coeff

نہیں

ہم وقت ساز لوڈ گتانک ان پٹ پورٹ۔ موجودہ منتخب عددی قدر کو coeff_in ان پٹ میں بیان کردہ قدر سے بدل دیتا ہے۔

sload_data

نہیں

ہم وقت ساز لوڈ ڈیٹا ان پٹ پورٹ۔ سگنل جو نئے ضرب کے عمل کی وضاحت کرتا ہے اور کسی بھی موجودہ ضرب کے عمل کو منسوخ کرتا ہے۔ اگر MAX_CLOCK_CYCLES_PER_RESULT پیرامیٹر کی قدر 1 ہے تو sload_data ان پٹ پورٹ کو نظر انداز کر دیا جاتا ہے۔

ٹیبل 38۔ ALTMEMMULT آؤٹ پٹ پورٹس

پورٹ کا نام

درکار ہے۔

تفصیل

نتیجہ[]

جی ہاں

ضرب آؤٹ پٹ پورٹ۔ ان پٹ پورٹ کا سائز WIDTH_R پیرامیٹر ویلیو پر منحصر ہے۔

نتیجہ_درست

جی ہاں

ظاہر کرتا ہے کہ آؤٹ پٹ مکمل ضرب کا درست نتیجہ کب ہے۔ اگر MAX_CLOCK_CYCLES_PER_RESULT پیرامیٹر کی قدر 1 ہے تو نتیجہ_ویلڈ آؤٹ پٹ پورٹ استعمال نہیں کیا جاتا ہے۔

لوڈ_ہو گیا

نہیں

اس بات کی نشاندہی کرتا ہے کہ نئے کوفیشنٹ نے کب لوڈنگ مکمل کر لی ہے۔ load_done سگنل اس وقت ظاہر کرتا ہے جب ایک نیا گتانک لوڈنگ مکمل کر لیتا ہے۔ جب تک load_done سگنل زیادہ نہ ہو، کوئی اور قابل قدر قدر میموری میں لوڈ نہیں کی جا سکتی۔

9.5 پیرامیٹرز

مندرجہ ذیل جدول ALTMEMMULT IP کور کے پیرامیٹرز کی فہرست دیتا ہے۔

ٹیبل 39۔
WIDTH_D WIDTH_C

ALTMEMMULT پیرامیٹرز
پیرامیٹر کا نام

قسم درکار ہے۔

تفصیل

انٹیجر ہاں

data_in[] پورٹ کی چوڑائی بتاتا ہے۔

انٹیجر ہاں

coeff_in[] پورٹ کی چوڑائی بتاتا ہے۔ جاری رکھا…

تاثرات بھیجیں۔

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور یوزر گائیڈ 59

9. ALTMEMMULT (میموری پر مبنی مستقل عددی ضرب) IP کور 683490 | 2020.10.05

پیرامیٹر کا نام WIDTH_R WIDTH

دستاویزات / وسائل

انٹیل ایف پی جی اے انٹیجر ریاضی کے آئی پی کور [پی ڈی ایف] یوزر گائیڈ
ایف پی جی اے انٹیجر ریاضی کے آئی پی کورز، انٹیجر ریاضی کے آئی پی کور، ریاضی کے آئی پی کور، آئی پی کور

حوالہ جات

صارف دستی

FPGA انٹیجر ریاضی کے IP کور

دستاویزات / وسائل

حوالہ جات

ایک تبصرہ چھوڑیں۔

جواب منسوخ کریں۔