ایف ٹائل سیریل لائٹ IV انٹیل ایف پی جی اے آئی پی یوزر گائیڈ

مشمولات چھپائیں

1 ایف ٹائل سیریل لائٹ IV انٹیل ایف پی جی اے آئی پی

ایف ٹائل سیریل لائٹ IV انٹیل ایف پی جی اے آئی پی

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ
Intel® Quartus® Prime Design Suite کے لیے اپ ڈیٹ کیا گیا: 22.1 IP ورژن: 5.0.0

آن لائن ورژن رائے بھیجیں۔

یو جی 20324

ID: 683074 ورژن: 2022.04.28

مشمولات
مشمولات
1. F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ کے بارے میں……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP اوورview……………………………………………………………… 6 2.1۔ ریلیز کی معلومات ……………………………………………………………………………………….. 7 2.2. معاون خصوصیات ……………………………………………………………………………………….. 7 2.3. IP ورژن سپورٹ لیول ……………………………………………………………………………….. 8 2.4۔ ڈیوائس اسپیڈ گریڈ سپورٹ ……………………………………………………………………….. 8 2.5۔ وسائل کا استعمال اور تاخیر ……………………………………………………………………… 9 2.6۔ بینڈوتھ کی کارکردگی ……………………………………………………………………………… 9
3. شروع کرنا ………………………………………………………………………………………. 11 3.1۔ انٹیل ایف پی جی اے آئی پی کور کو انسٹال کرنا اور لائسنس دینا ……………………………………………………… 11 3.1.1۔ انٹیل ایف پی جی اے آئی پی ایویلیوایشن موڈ…………………………………………………………. 11 3.2۔ IP پیرامیٹرز اور اختیارات کی وضاحت کرنا……………………………………………………………… 14 3.3۔ پیدا کیا File ساخت ……………………………………………………………………………… 14 3.4۔ انٹیل ایف پی جی اے آئی پی کور کی نقل کرنا …………………………………………………………………………… 16 3.4.1۔ ڈیزائن کی تقلید اور تصدیق ………………………………………………….. 17 3.5. دیگر ای ڈی اے ٹولز میں آئی پی کور کی ترکیب کرنا ………………………………………………………. 17 3.6۔ مکمل ڈیزائن مرتب کرنا ………………………………………………………………………………..18
4. فنکشنل تفصیل ……………………………………………………………………………………….. 19 4.1۔ TX ڈیٹا پاتھ…………………………………………………………………………………………………..20 4.1.1۔ TX MAC اڈاپٹر………………………………………………………………….. 21 4.1.2. کنٹرول ورڈ (CW) اندراج……………………………………………………………… 23 4.1.3. TX CRC……………………………………………………………………………… 28 4.1.4. TX MII انکوڈر……………………………………………………………………………….29 4.1.5۔ TX PCS اور PMA ………………………………………………………………………….. 30 4.2. RX Datapath………………………………………………………………………………………………. 30 4.2.1۔ RX PCS اور PMA………………………………………………………………….. 31 4.2.2. RX MII ڈیکوڈر …………………………………………………………………………… 31 4.2.3۔ RX CRC……………………………………………………………………………………….. 31 4.2.4. RX ڈیسکو………………………………………………………………………………….32 4.2.5۔ RX CW ہٹانا ……………………………………………………………………………… 35 4.3. ایف ٹائل سیریل لائٹ IV انٹیل ایف پی جی اے آئی پی کلاک آرکیٹیکچر…………………………………………. 36 4.4۔ دوبارہ ترتیب دیں اور لنک شروع کریں……………………………………………………………………….. 37 4.4.1. TX ری سیٹ اور ابتدائی ترتیب…………………………………………………. 38 4.4.2۔ RX ری سیٹ اور ابتدائی ترتیب …………………………………………………. 39 4.5۔ لنک کی شرح اور بینڈوتھ کی کارکردگی کا حساب کتاب ……………………………………………….. 40
5. پیرامیٹرز………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سگنلز……………………………………………….. 44 6.1. گھڑی کے سگنلز ………………………………………………………………………………………………….44 6.2. سگنل ری سیٹ کریں ……………………………………………………………………………………………… 44 6.3۔ MAC سگنلز ……………………………………………………………………………………………….. 45 6.4. ٹرانسیور ری کنفیگریشن سگنلز……………………………………………………………… 48 6.5۔ پی ایم اے سگنلز ……………………………………………………………………………………………… 49

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 2

تاثرات بھیجیں۔

مشمولات
7. F-Tile Serial Lite IV Intel FPGA IP کے ساتھ ڈیزائننگ……………………………………………………… 51 7.1۔ رہنما خطوط کو دوبارہ ترتیب دیں……………………………………………………………………………………….. 51 7.2۔ خرابی سے نمٹنے کے رہنما خطوط ………………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP یوزر گائیڈ آرکائیوز…………………………………………. 52 9. ایف ٹائل سیریل لائٹ IV انٹیل ایف پی جی اے آئی پی یوزر گائیڈ کے لیے دستاویز پر نظر ثانی کی تاریخ………53

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 3

683074 | 2022.04.28 تاثرات بھیجیں۔

1. F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ کے بارے میں

یہ دستاویز آئی پی کی خصوصیات، فن تعمیر کی تفصیل، تیار کرنے کے اقدامات، اور F-Tile Serial Lite IV Intel® FPGA IP کو Intel AgilexTM آلات میں F-ٹائل ٹرانسسیور استعمال کرتے ہوئے ڈیزائن کرنے کے لیے رہنما خطوط کی وضاحت کرتی ہے۔

مطلوبہ سامعین

یہ دستاویز درج ذیل صارفین کے لیے ہے:
· نظام کی سطح کے ڈیزائن کی منصوبہ بندی کے مرحلے کے دوران آئی پی کا انتخاب کرنے کے لیے ڈیزائن آرکیٹیکٹس
ہارڈ ویئر ڈیزائنرز جب آئی پی کو اپنے سسٹم لیول ڈیزائن میں ضم کرتے ہیں۔
· سسٹم لیول سمولیشن اور ہارڈ ویئر کی توثیق کے مراحل کے دوران توثیق انجینئر

متعلقہ دستاویزات

درج ذیل جدول میں دیگر حوالہ جاتی دستاویزات کی فہرست دی گئی ہے جو F-Tile Serial Lite IV Intel FPGA IP سے متعلق ہیں۔

ٹیبل 1۔

متعلقہ دستاویزات

حوالہ

F-Tile Serial Lite IV Intel FPGA IP ڈیزائن Exampلی یوزر گائیڈ

Intel Agilex ڈیوائس ڈیٹا شیٹ

تفصیل
یہ دستاویز F-Tile Serial Lite IV Intel FPGA IP ڈیزائن سابقہ کی جنریشن، استعمال کے رہنما خطوط اور فنکشنل تفصیل فراہم کرتی ہے۔ampIntel Agilex آلات میں les.
یہ دستاویز برقی خصوصیات، سوئچنگ کی خصوصیات، کنفیگریشن کی وضاحتیں، اور Intel Agilex آلات کے لیے وقت کی وضاحت کرتی ہے۔

ٹیبل 2۔
CW RS-FEC PMA TX RX PAM4 NRZ

مخففات اور لغت مخفف کی فہرست
مخفف

ایکسپینشن کنٹرول ورڈ ریڈ سلیمان فارورڈ ایرر تصحیح فزیکل میڈیم اٹیچمنٹ ٹرانسمیٹر ریسیور پلس-Amplitude ماڈیولیشن 4-سطح کی غیر واپسی سے صفر

جاری…

انٹیل کارپوریشن۔ جملہ حقوق محفوظ ہیں. Intel، Intel لوگو، اور Intel کے دیگر نشانات Intel Corporation یا اس کے ذیلی اداروں کے ٹریڈ مارک ہیں۔ Intel اپنی FPGA اور سیمی کنڈکٹر مصنوعات کی کارکردگی کو Intel کی معیاری وارنٹی کے مطابق موجودہ تصریحات کی ضمانت دیتا ہے، لیکن بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Intel یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Intel کی طرف سے تحریری طور پر واضح طور پر اتفاق کیا گیا ہو۔ انٹیل کے صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر بھروسہ کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔ *دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔

ISO 9001:2015 رجسٹرڈ

1. F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 683074 کے بارے میں | 2022.04.28

PCS MII XGMII

مخفف

ایکسپینشن فزیکل کوڈنگ سب لیئر میڈیا انڈیپنڈنٹ انٹرفیس 10 گیگا بٹ میڈیا انڈیپنڈنٹ انٹرفیس

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 5

683074 | 2022.04.28 تاثرات بھیجیں۔

2. F-Tile Serial Lite IV Intel FPGA IP اوورview

تصویر 1۔

F-Tile Serial Lite IV Intel FPGA IP چپ سے چپ، بورڈ سے بورڈ، اور بیک پلین ایپلی کیشنز کے لیے ہائی بینڈوتھ ڈیٹا کمیونیکیشن کے لیے موزوں ہے۔

F-Tile Serial Lite IV Intel FPGA IP میں میڈیا ایکسیس کنٹرول (MAC)، فزیکل کوڈنگ سب لیئر (PCS)، اور فزیکل میڈیا اٹیچمنٹ (PMA) بلاکس شامل ہیں۔ IP زیادہ سے زیادہ چار PAM56 لین کے ساتھ 4 Gbps فی لین یا زیادہ سے زیادہ 28 NRZ لین کے ساتھ 16 Gbps فی لین تک ڈیٹا کی منتقلی کی رفتار کو سپورٹ کرتا ہے۔ یہ آئی پی ہائی بینڈوڈتھ، کم اوور ہیڈ فریم، کم I/O کاؤنٹ پیش کرتا ہے، اور لین اور رفتار دونوں نمبروں میں اعلی اسکیل ایبلٹی کو سپورٹ کرتا ہے۔ یہ آئی پی ایف ٹائل ٹرانسیور کے ایتھرنیٹ پی سی ایس موڈ کے ساتھ ڈیٹا ریٹ کی وسیع رینج کی مدد کے ساتھ آسانی سے دوبارہ کنفیگر کیا جا سکتا ہے۔

یہ IP دو ٹرانسمیشن طریقوں کی حمایت کرتا ہے:
بنیادی موڈ– یہ ایک خالص سٹریمنگ موڈ ہے جہاں بینڈوتھ بڑھانے کے لیے سٹارٹ آف پیکٹ، خالی سائیکل، اور اینڈ آف پیکٹ کے بغیر ڈیٹا بھیجا جاتا ہے۔ آئی پی برسٹ کے آغاز کے طور پر پہلا درست ڈیٹا لیتا ہے۔
· مکمل موڈ– یہ ایک پیکٹ ٹرانسفر موڈ ہے۔ اس موڈ میں، IP ایک پیکٹ کے شروع اور اختتام پر ایک برسٹ اور ایک سنک سائیکل کو ڈیلیمیٹر کے طور پر بھیجتا ہے۔

ایف ٹائل سیریل لائٹ IV ہائی لیول بلاک ڈایاگرام

Avalon سٹریمنگ انٹرفیس TX

F-Tile Serial Lite IV Intel FPGA IP
میک TX
TX USRIF_CTRL

64*n لین بٹس (NRZ موڈ)/ 2*n لین بٹس (PAM4 موڈ)

TX میک

اڈاپٹر INSERT

MII انکوڈ

حسب ضرورت پی سی ایس

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n لین بٹس (PAM4 موڈ)/ n لین بٹس (NRZ موڈ)
TX سیریل انٹرفیس

Avalon سٹریمنگ انٹرفیس RX
64*n لین بٹس (NRZ موڈ)/ 2*n لین بٹس (PAM4 موڈ)

آر ایکس پی سی ایس

CW RMV

ڈیسکو

MII

ڈیکوڈ کو سیدھ میں کریں۔

RX MII

EMIB

ڈی کوڈ بلاک سنک اور ایف ای سی ڈیسکریمبلر

RX PMA

سی ایس آر

2n لین بٹس (PAM4 موڈ)/ n لین بٹس (NRZ موڈ) RX سیریل انٹرفیس
ایولون میموری میپڈ انٹرفیس رجسٹر کنفیگ

لیجنڈ

نرم منطق

سخت منطق

ISO 9001:2015 رجسٹرڈ

2. F-Tile Serial Lite IV Intel FPGA IP اوورview 683074 | 2022.04.28

آپ F-Tile Serial Lite IV Intel FPGA IP ڈیزائن تیار کر سکتے ہیں۔ampآئی پی کی خصوصیات کے بارے میں مزید جاننے کے لیے۔ F-Tile Serial Lite IV Intel FPGA IP Design Ex کا حوالہ دیں۔ampلی یوزر گائیڈ۔
متعلقہ معلومات · صفحہ 19 پر فنکشنل تفصیل · F-Tile Serial Lite IV Intel FPGA IP Design Exampلی یوزر گائیڈ

2.1 ریلیز کی معلومات

Intel FPGA IP ورژن v19.1 تک Intel Quartus® Prime Design Suite سافٹ ویئر ورژن سے میل کھاتا ہے۔ Intel Quartus Prime Design Suite سافٹ ویئر ورژن 19.2 سے شروع کرتے ہوئے، Intel FPGA IP میں ایک نئی ورژننگ اسکیم ہے۔

Intel FPGA IP ورژن (XYZ) نمبر ہر Intel Quartus Prime سافٹ ویئر ورژن کے ساتھ تبدیل ہو سکتا ہے۔ میں تبدیلی:

X IP کی ایک بڑی نظر ثانی کی نشاندہی کرتا ہے۔ اگر آپ Intel Quartus Prime سافٹ ویئر کو اپ ڈیٹ کرتے ہیں، تو آپ کو IP کو دوبارہ تخلیق کرنا ہوگا۔
Y اشارہ کرتا ہے کہ آئی پی میں نئی خصوصیات شامل ہیں۔ ان نئی خصوصیات کو شامل کرنے کے لیے اپنا IP دوبارہ بنائیں۔
Z اشارہ کرتا ہے کہ IP میں معمولی تبدیلیاں شامل ہیں۔ ان تبدیلیوں کو شامل کرنے کے لیے اپنا IP دوبارہ بنائیں۔

ٹیبل 3۔

F-Tile Serial Lite IV Intel FPGA IP ریلیز کی معلومات

آئٹم آئی پی ورژن انٹیل کوارٹس پرائم ورژن کی ریلیز کی تاریخ آرڈرنگ کوڈ

5.0.0 22.1 2022.04.28 IP-SLITE4F

تفصیل

2.2 تائید شدہ خصوصیات
درج ذیل جدول میں F-Tile Serial Lite IV Intel FPGA IP میں دستیاب خصوصیات کی فہرست دی گئی ہے۔

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 7

2. F-Tile Serial Lite IV Intel FPGA IP اوورview 683074 | 2022.04.28

ٹیبل 4۔

F-Tile Serial Lite IV Intel FPGA IP خصوصیات

فیچر

تفصیل

ڈیٹا ٹرانسفر

PAM4 موڈ کے لیے:
— FHT زیادہ سے زیادہ 56.1 لین کے ساتھ صرف 58، 116، اور 4 Gbps فی لین کو سپورٹ کرتا ہے۔
— FGT زیادہ سے زیادہ 58 لین کے ساتھ 12 Gbps فی لین تک سپورٹ کرتا ہے۔
PAM18 موڈ کے لیے معاون ٹرانسیور ڈیٹا ریٹس کے بارے میں مزید تفصیلات کے لیے صفحہ 42 پر جدول 4 دیکھیں۔
NRZ وضع کے لیے:
— FHT زیادہ سے زیادہ 28.05 لین کے ساتھ صرف 58 اور 4 Gbps فی لین کو سپورٹ کرتا ہے۔
— FGT زیادہ سے زیادہ 28.05 لین کے ساتھ 16 Gbps فی لین تک سپورٹ کر رہا ہے۔
NRZ موڈ کے لیے معاون ٹرانسیور ڈیٹا کی شرحوں کے بارے میں مزید تفصیلات کے لیے صفحہ 18 پر جدول 42 سے رجوع کریں۔
مسلسل سلسلہ بندی (بنیادی) یا پیکٹ (مکمل) طریقوں کی حمایت کرتا ہے۔
· کم اوور ہیڈ فریم پیکٹ کی حمایت کرتا ہے۔
ہر برسٹ سائز کے لیے بائٹ گرینولریٹی ٹرانسفر کی حمایت کرتا ہے۔
صارف کی طرف سے شروع کردہ یا خودکار لین کی سیدھ میں معاونت کرتا ہے۔
· قابل پروگرام سیدھ کی مدت کی حمایت کرتا ہے۔

پی سی ایس

سخت IP منطق کا استعمال کرتا ہے جو نرم منطق کے وسائل میں کمی کے لیے Intel Agilex F-ٹائل ٹرانسسیورز کے ساتھ انٹرفیس کرتا ہے۔
4GBASE-KP100 تفصیلات کے لیے PAM4 ماڈیولیشن موڈ کو سپورٹ کرتا ہے۔ RS-FEC ہمیشہ اس ماڈیولیشن موڈ میں فعال ہوتا ہے۔
· اختیاری RS-FEC ماڈیولیشن موڈ کے ساتھ NRZ کو سپورٹ کرتا ہے۔
64b/66b انکوڈنگ ڈی کوڈنگ کو سپورٹ کرتا ہے۔

خرابی کا پتہ لگانا اور ہینڈلنگ

· TX اور RX ڈیٹا پاتھ پر CRC کی غلطی کی جانچ کی حمایت کرتا ہے۔ RX لنک کی خرابی کی جانچ پڑتال کی حمایت کرتا ہے۔ RX PCS غلطی کا پتہ لگانے کی حمایت کرتا ہے۔

انٹرفیس

· آزاد روابط کے ساتھ صرف مکمل ڈوپلیکس پیکٹ کی منتقلی کی حمایت کرتا ہے۔
· کم منتقلی میں تاخیر کے ساتھ متعدد FPGA آلات سے پوائنٹ ٹو پوائنٹ انٹر کنیکٹ کا استعمال کرتا ہے۔
صارف کی وضاحت کردہ کمانڈز کی حمایت کرتا ہے۔

2.3۔ آئی پی ورژن سپورٹ لیول

F-Tile Serial Lite IV Intel FPGA IP کے لیے Intel Quartus Prime سافٹ ویئر اور Intel FPGA ڈیوائس سپورٹ مندرجہ ذیل ہے:

ٹیبل 5۔

آئی پی ورژن اور سپورٹ لیول

انٹیل کوارٹس پرائم 22.1

ڈیوائس Intel Agilex F-ٹائل ٹرانسسیور

آئی پی ورژن سمولیشن کمپلیشن ہارڈ ویئر ڈیزائن

5.0.0

2.4 ڈیوائس اسپیڈ گریڈ سپورٹ
F-Tile Serial Lite IV Intel FPGA IP Intel Agilex F-tile آلات کے لیے درج ذیل اسپیڈ گریڈز کو سپورٹ کرتا ہے: · ٹرانسیور اسپیڈ گریڈ: -1، -2، اور -3 · کور اسپیڈ گریڈ: -1، -2، اور - 3

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 8

تاثرات بھیجیں۔

2. F-Tile Serial Lite IV Intel FPGA IP اوورview 683074 | 2022.04.28

متعلقہ معلومات
Intel Agilex ڈیوائس ڈیٹا شیٹ Intel Agilex F-tile transceivers میں معاون ڈیٹا کی شرح کے بارے میں مزید معلومات۔

2.5 وسائل کا استعمال اور تاخیر

F-Tile Serial Lite IV Intel FPGA IP کے لیے وسائل اور لیٹنسی انٹیل کوارٹس پرائم پرو ایڈیشن سافٹ ویئر ورژن 22.1 سے حاصل کیے گئے تھے۔

ٹیبل 6۔

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP وسائل کا استعمال
تاخیر کی پیمائش TX کور ان پٹ سے RX کور آؤٹ پٹ تک راؤنڈ ٹرپ لیٹینسی پر مبنی ہے۔

ٹرانسیور کی قسم

متغیر

ڈیٹا لین موڈ RS-FEC ALM کی تعداد

تاخیر (TX کور کلاک سائیکل)

ایف جی ٹی

28.05 Gbps NRZ 16

بنیادی معذور 21,691 65

مکمل معذور 22,135 65

بنیادی فعال 21,915 189

مکمل فعال 22,452 189

58 Gbps PAM4 12

بنیادی فعال 28,206 146

مکمل فعال 30,360 146

ایف ایچ ٹی

58 Gbps NRZ

بنیادی فعال 15,793 146

مکمل فعال 16,624 146

58 Gbps PAM4 4

بنیادی فعال 15,771 154

مکمل فعال 16,611 154

116 Gbps PAM4 4

بنیادی فعال 21,605 128

مکمل فعال 23,148 128

2.6۔ بینڈوتھ کی کارکردگی

ٹیبل 7۔

بینڈوتھ کی کارکردگی

متغیرات ٹرانسیور موڈ

PAM4

اسٹریمنگ موڈ RS-FEC

مکمل فعال

بنیادی فعال

سیریل انٹرفیس بٹ ریٹ Gbps میں (RAW_RATE)
لفظ کی تعداد میں منتقلی کا برسٹ سائز (BURST_SIZE) (1)
گھڑی کے چکر میں سیدھ کی مدت (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

ترتیبات

NRZ

مکمل

معذور

فعال

28.0

2,048

4,096

بنیادی غیر فعال 28.0

فعال 28.0

4,194,304

4,096

4,096 جاری…

(1) بنیادی وضع کے لیے BURST_SIZE لامحدودیت تک پہنچتا ہے، اس لیے ایک بڑی تعداد استعمال ہوتی ہے۔

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 9

2. F-Tile Serial Lite IV Intel FPGA IP اوورview 683074 | 2022.04.28

متغیرات

ترتیبات

64/66b انکوڈ

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

الفاظ کی تعداد میں برسٹ سائز کا اوور ہیڈ (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

سیدھ مارکر کی مدت 81,915 گھڑی کے چکر میں (ALIGN_MARKER_PERIOD)

81,915

81,916

سیدھ مارکر کی چوڑائی 5 میں

گھڑی سائیکل

(ALIGN_MARKER_WIDTH)

بینڈوتھ کی کارکردگی (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

مؤثر شرح (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

زیادہ سے زیادہ صارف کی گھڑی کی فریکوئنسی (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

صفحہ 40 پر متعلقہ معلومات کے لنک کی شرح اور بینڈوتھ کی کارکردگی کا حساب کتاب

(2) مکمل موڈ میں، BURST_SIZE_OVHD سائز ڈیٹا سٹریم میں START/END جوڑا بنائے گئے کنٹرول ورڈز پر مشتمل ہے۔
(3) بنیادی وضع کے لیے، BURST_SIZE_OVHD 0 ہے کیونکہ سلسلہ بندی کے دوران کوئی START/END نہیں ہوتا ہے۔
(4) بینڈوتھ کی کارکردگی کے حساب کتاب کے لیے لنک ریٹ اور بینڈوتھ کی کارکردگی کا حساب کتاب دیکھیں۔
(5) مؤثر شرح کے حساب کتاب کے لیے لنک ریٹ اور بینڈوتھ ایفیشنسی کیلکولیشن سے رجوع کریں۔
(6) زیادہ سے زیادہ صارف کی گھڑی کی فریکوئنسی کیلکولیشن کے لیے لنک ریٹ اور بینڈوتھ ایفیشنسی کیلکولیشن سے رجوع کریں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 10

تاثرات بھیجیں۔

683074 | 2022.04.28 تاثرات بھیجیں۔

3. شروع کرنا

3.1 انٹیل ایف پی جی اے آئی پی کور کو انسٹال کرنا اور لائسنس دینا

Intel Quartus Prime سافٹ ویئر کی تنصیب میں Intel FPGA IP لائبریری شامل ہے۔ یہ لائبریری کسی اضافی لائسنس کی ضرورت کے بغیر آپ کے پروڈکشن کے استعمال کے لیے بہت سے مفید IP کور فراہم کرتی ہے۔ کچھ Intel FPGA IP cores پروڈکشن کے استعمال کے لیے علیحدہ لائسنس کی خریداری کی ضرورت ہوتی ہے۔ Intel FPGA IP ایویلیوایشن موڈ آپ کو مکمل پروڈکشن آئی پی کور لائسنس خریدنے کا فیصلہ کرنے سے پہلے ان لائسنس یافتہ Intel FPGA IP کور کا سمولیشن اور ہارڈ ویئر میں جائزہ لینے کی اجازت دیتا ہے۔ آپ کو صرف لائسنس یافتہ Intel IP cores کے لیے مکمل پروڈکشن لائسنس خریدنے کی ضرورت ہے جب آپ ہارڈویئر ٹیسٹنگ مکمل کریں اور IP کو پروڈکشن میں استعمال کرنے کے لیے تیار ہوں۔

انٹیل کوارٹس پرائم سافٹ ویئر درج ذیل جگہوں پر بطور ڈیفالٹ آئی پی کور انسٹال کرتا ہے۔

تصویر 2۔

آئی پی کور انسٹالیشن پاتھ
intelFPGA(_pro) quartus – Intel Quartus Prime سافٹ ویئر ip پر مشتمل ہے – Intel FPGA IP لائبریری اور تھرڈ پارٹی IP cores altera پر مشتمل ہے – Intel FPGA IP لائبریری سورس کوڈ پر مشتمل ہے۔ - Intel FPGA IP سورس پر مشتمل ہے۔ files

ٹیبل 8۔

آئی پی کور انسٹالیشن کے مقامات

مقام

سافٹ ویئر

:intelFPGA_proquartusipaltera

انٹیل کوارٹس پرائم پرو ایڈیشن

:/intelFPGA_pro/quartus/ip/altera انٹیل کوارٹس پرائم پرو ایڈیشن

پلیٹ فارم ونڈوز* لینکس*

نوٹ:

Intel Quartus Prime سافٹ ویئر تنصیب کے راستے میں خالی جگہوں کی حمایت نہیں کرتا ہے۔

3.1.1 انٹیل ایف پی جی اے آئی پی ایویلیویشن موڈ
مفت Intel FPGA IP ایویلیوایشن موڈ آپ کو لائسنس یافتہ Intel FPGA IP cores کا سمولیشن اور ہارڈ ویئر میں خریداری سے پہلے جائزہ لینے کی اجازت دیتا ہے۔ Intel FPGA IP ایویلیوایشن موڈ بغیر کسی اضافی لائسنس کے درج ذیل تشخیصات کی حمایت کرتا ہے:
اپنے سسٹم میں لائسنس یافتہ انٹیل ایف پی جی اے آئی پی کور کے رویے کی تقلید کریں۔ آئی پی کور کی فعالیت، سائز اور رفتار کی جلدی اور آسانی سے تصدیق کریں۔ وقت کے لیے محدود ڈیوائس پروگرامنگ تیار کریں۔ files ان ڈیزائنوں کے لیے جن میں آئی پی کور شامل ہیں۔ اپنے آئی پی کور کے ساتھ ایک ڈیوائس کو پروگرام کریں اور ہارڈ ویئر میں اپنے ڈیزائن کی تصدیق کریں۔

ISO 9001:2015 رجسٹرڈ

3. شروع کرنا
683074 | 2022.04.28
Intel FPGA IP ایویلیویشن موڈ درج ذیل آپریشن موڈز کو سپورٹ کرتا ہے:
· ٹیچرڈ- آپ کے بورڈ اور میزبان کمپیوٹر کے درمیان کنکشن کے ساتھ لائسنس یافتہ Intel FPGA IP پر مشتمل ڈیزائن کو غیر معینہ مدت تک چلانے کی اجازت دیتا ہے۔ ٹیچرڈ موڈ کے لیے سیریل جوائنٹ ٹیسٹ ایکشن گروپ (JTAG) کیبل J کے درمیان جڑی ہوئی ہے۔TAG آپ کے بورڈ اور میزبان کمپیوٹر پر پورٹ، جو انٹیل کوارٹس پرائم پروگرامر کو ہارڈ ویئر کی تشخیص کی مدت کے لیے چلا رہا ہے۔ پروگرامر کو صرف Intel Quartus Prime سافٹ ویئر کی کم از کم انسٹالیشن کی ضرورت ہوتی ہے، اور اسے Intel Quartus Prime لائسنس کی ضرورت نہیں ہوتی ہے۔ میزبان کمپیوٹر J کے ذریعے آلہ کو متواتر سگنل بھیج کر تشخیص کے وقت کو کنٹرول کرتا ہے۔TAG بندرگاہ اگر ڈیزائن میں تمام لائسنس یافتہ آئی پی کور ٹیچرڈ موڈ کو سپورٹ کرتے ہیں، تو تشخیص کا وقت اس وقت تک چلتا ہے جب تک کہ کسی بھی IP کور کی تشخیص کی میعاد ختم نہ ہو جائے۔ اگر تمام آئی پی کور لامحدود تشخیص کے وقت کو سپورٹ کرتے ہیں، تو ڈیوائس کا ٹائم آؤٹ نہیں ہوتا ہے۔
· Untethered- لائسنس یافتہ IP پر مشتمل ڈیزائن کو محدود وقت کے لیے چلانے کی اجازت دیتا ہے۔ اگر انٹیل کوارٹس پرائم سافٹ ویئر چلانے والے میزبان کمپیوٹر سے آلہ منقطع ہو جاتا ہے تو IP کور غیر ٹیچرڈ موڈ میں واپس آجاتا ہے۔ اگر ڈیزائن میں کوئی دوسرا لائسنس یافتہ آئی پی کور ٹیچرڈ موڈ کو سپورٹ نہیں کرتا ہے تو آئی پی کور بھی غیر ٹیچرڈ موڈ میں واپس آجاتا ہے۔
جب ڈیزائن میں کسی بھی لائسنس یافتہ Intel FPGA IP کے لیے تشخیص کا وقت ختم ہو جاتا ہے، تو ڈیزائن کام کرنا بند کر دیتا ہے۔ تمام آئی پی کور جو انٹیل ایف پی جی اے آئی پی ایویلیوایشن موڈ کا استعمال کرتے ہیں ان کا وقت ایک ساتھ ختم ہوجاتا ہے جب ڈیزائن میں کسی بھی آئی پی کور کا وقت ختم ہوجاتا ہے۔ جب تشخیص کا وقت ختم ہو جائے تو، آپ کو ہارڈ ویئر کی تصدیق جاری رکھنے سے پہلے FPGA ڈیوائس کو دوبارہ پروگرام کرنا چاہیے۔ پیداوار کے لیے آئی پی کور کے استعمال کو بڑھانے کے لیے، آئی پی کور کے لیے مکمل پروڈکشن لائسنس خریدیں۔
آپ کو لائسنس خریدنا ہوگا اور ایک مکمل پروڈکشن لائسنس کی کلید بنانا ہوگی اس سے پہلے کہ آپ غیر محدود ڈیوائس پروگرامنگ تیار کرسکیں file. انٹیل ایف پی جی اے آئی پی ایویلیوایشن موڈ کے دوران، کمپائلر صرف وقت کے لیے محدود ڈیوائس پروگرامنگ تیار کرتا ہے۔ file ( _time_limited.sof) جو وقت کی حد پر ختم ہو جاتی ہے۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 12

تاثرات بھیجیں۔

3. شروع کرنا 683074 | 2022.04.28

تصویر 3۔

انٹیل ایف پی جی اے آئی پی ایویلیوایشن موڈ فلو
Intel FPGA IP لائبریری کے ساتھ Intel Quartus Prime Software انسٹال کریں۔

ایک لائسنس یافتہ انٹیل ایف پی جی اے آئی پی کور کو پیرامیٹرائز اور انسٹینٹیٹ کریں۔

ایک معاون سمیلیٹر میں آئی پی کی تصدیق کریں۔

انٹیل کوارٹس پرائم سافٹ ویئر میں ڈیزائن مرتب کریں۔

ایک وقت تک محدود ڈیوائس پروگرامنگ بنائیں File

Intel FPGA ڈیوائس کو پروگرام کریں اور بورڈ پر آپریشن کی تصدیق کریں۔
پیداوار کے استعمال کے لیے کوئی IP تیار نہیں ہے؟
ہاں ایک مکمل پیداوار خریدیں۔
آئی پی لائسنس

نوٹ:

تجارتی مصنوعات میں لائسنس یافتہ IP شامل کریں۔
پیرامیٹرائزیشن کے اقدامات اور نفاذ کی تفصیلات کے لیے ہر IP کور کے صارف گائیڈ سے رجوع کریں۔
انٹیل آئی پی کور کو فی سیٹ، مستقل بنیادوں پر لائسنس دیتا ہے۔ لائسنس کی فیس میں پہلے سال کی دیکھ بھال اور مدد شامل ہے۔ آپ کو پہلے سال کے بعد اپ ڈیٹس، بگ فکسز، اور تکنیکی مدد حاصل کرنے کے لیے بحالی کے معاہدے کی تجدید کرنی ہوگی۔ آپ کو Intel FPGA IP cores کے لیے ایک مکمل پروڈکشن لائسنس خریدنا چاہیے جس کے لیے پروڈکشن لائسنس کی ضرورت ہوتی ہے، پروگرامنگ بنانے سے پہلے fileجسے آپ لامحدود وقت کے لیے استعمال کر سکتے ہیں۔ انٹیل ایف پی جی اے آئی پی ایویلیوایشن موڈ کے دوران، کمپائلر صرف وقت کے لیے محدود ڈیوائس پروگرامنگ تیار کرتا ہے۔ file ( _time_limited.sof) جو وقت کی حد پر ختم ہو جاتی ہے۔ اپنے پروڈکشن لائسنس کی چابیاں حاصل کرنے کے لیے، Intel FPGA سیلف سروس لائسنسنگ سینٹر پر جائیں۔
Intel FPGA سافٹ ویئر لائسنس کے معاہدے لائسنس یافتہ IP cores، Intel Quartus Prime ڈیزائن سافٹ ویئر، اور تمام غیر لائسنس یافتہ IP cores کی تنصیب اور استعمال کو کنٹرول کرتے ہیں۔

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 13

3. شروع کرنا 683074 | 2022.04.28
متعلقہ معلومات · Intel FPGA لائسنسنگ سپورٹ سینٹر · Intel FPGA سافٹ ویئر انسٹالیشن اور لائسنسنگ کا تعارف
3.2 IP پیرامیٹرز اور اختیارات کی وضاحت کرنا
آئی پی پیرامیٹر ایڈیٹر آپ کو اپنی مرضی کے آئی پی کی تبدیلی کو تیزی سے ترتیب دینے کی اجازت دیتا ہے۔ Intel Quartus Prime Pro Edition سافٹ ویئر میں IP کے اختیارات اور پیرامیٹرز کی وضاحت کرنے کے لیے درج ذیل اقدامات استعمال کریں۔
1. اگر آپ کے پاس پہلے سے کوئی Intel Quartus Prime Pro Edition پروجیکٹ نہیں ہے جس میں آپ کے F-Tile Serial Lite IV Intel FPGA IP کو مربوط کرنا ہے، تو آپ کو ایک بنانا ہوگا۔ a انٹیل کوارٹس پرائم پرو ایڈیشن میں، کلک کریں۔ File نیا کوارٹس پرائم پروجیکٹ بنانے کے لیے نیا پروجیکٹ وزرڈ، یا File موجودہ کوارٹس پرائم پروجیکٹ کو کھولنے کے لیے پروجیکٹ کھولیں۔ وزرڈ آپ کو ایک آلہ بتانے کا اشارہ کرتا ہے۔ ب ڈیوائس فیملی Intel Agilex کی وضاحت کریں اور ایک پروڈکشن F-tile ڈیوائس منتخب کریں جو IP کے لیے اسپیڈ گریڈ کی ضروریات کو پورا کرے۔ c ختم پر کلک کریں۔
2. IP کیٹلاگ میں، تلاش کریں اور F-Tile Serial Lite IV Intel FPGA IP کو منتخب کریں۔ نئی آئی پی ویری ایشن ونڈو ظاہر ہوتی ہے۔
3. اپنے نئے حسب ضرورت IP تغیرات کے لیے ایک اعلیٰ سطحی نام کی وضاحت کریں۔ پیرامیٹر ایڈیٹر IP تغیرات کی ترتیبات کو a میں محفوظ کرتا ہے۔ file نامزد .ip
4. ٹھیک ہے پر کلک کریں۔ پیرامیٹر ایڈیٹر ظاہر ہوتا ہے۔ 5. اپنے IP تغیرات کے لیے پیرامیٹرز کی وضاحت کریں۔ کے لیے پیرامیٹر سیکشن سے رجوع کریں۔
F-Tile Serial Lite IV Intel FPGA IP پیرامیٹرز کے بارے میں معلومات۔ 6. اختیاری طور پر، نقلی ٹیسٹ بینچ یا تالیف اور ہارڈویئر ڈیزائن بنانے کے لیے
exampاور، ڈیزائن سابق میں دی گئی ہدایات پر عمل کریں۔ampلی یوزر گائیڈ۔ 7. ایچ ڈی ایل بنائیں پر کلک کریں۔ جنریشن ڈائیلاگ باکس ظاہر ہوتا ہے۔ 8. آؤٹ پٹ کی وضاحت کریں۔ file نسل کے اختیارات، اور پھر جنریٹ پر کلک کریں۔ آئی پی کی تبدیلی
files آپ کی وضاحتیں کے مطابق پیدا. 9. ختم پر کلک کریں۔ پیرامیٹر ایڈیٹر ٹاپ لیول .ip شامل کرتا ہے۔ file موجودہ تک
خود کار طریقے سے منصوبہ. اگر آپ کو دستی طور پر .ip شامل کرنے کا کہا جائے۔ file پروجیکٹ میں، پروجیکٹ شامل کریں/ہٹائیں پر کلک کریں۔ Fileشامل کرنے کے لیے پروجیکٹ میں s file. 10. اپنے آئی پی کی مختلف حالتوں کو پیدا کرنے اور انسٹینٹیٹ کرنے کے بعد، پورٹس کو جوڑنے کے لیے مناسب پن اسائنمنٹس بنائیں اور کسی بھی مناسب فی مثال RTL پیرامیٹرز کو سیٹ کریں۔
صفحہ 42 پر متعلقہ معلومات کے پیرامیٹرز
3.3 پیدا کیا File ساخت
Intel Quartus Prime Pro Edition سافٹ ویئر درج ذیل آئی پی آؤٹ پٹ تیار کرتا ہے۔ file ساخت
کے بارے میں معلومات کے لیے file ڈیزائن کی ساخت سابقample، F-Tile Serial Lite IV Intel FPGA IP Design Ex کا حوالہ دیں۔ampلی یوزر گائیڈ۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 14

تاثرات بھیجیں۔

3. شروع کرنا 683074 | 2022.04.28

شکل 4. F-Tile Serial Lite IV Intel FPGA IP جنریٹڈ Files
.ip – IP انضمام file

آئی پی کی تبدیلی files

_ آئی پی کی تبدیلی files

example_design

.cmp - VHDL جزو کا اعلان file _bb.v - ویریلوگ ایچ ڈی ایل بلیک باکس ای ڈی اے ترکیب file _inst.v اور .vhd – Sample instantiation ٹیمپلیٹس .xml- XML رپورٹ file

Exampآپ کے آئی پی کور ڈیزائن سابق کے لیے جگہample files پہلے سے طے شدہ مقام سابق ہے۔ample_design، لیکن آپ کو ایک مختلف راستہ بتانے کے لیے کہا جاتا ہے۔

.qgsimc - بڑھتی ہوئی تخلیق نو کو سپورٹ کرنے کے لیے نقلی پیرامیٹرز کی فہرست دیتا ہے۔ .qgsynthc - بڑھتی ہوئی تخلیق نو کی حمایت کے لیے ترکیب کے پیرامیٹرز کی فہرست

.qip - IP کی ترکیب کی فہرست files

_generation.rpt- IP جنریشن رپورٹ

.sopcinfo- سافٹ ویئر ٹول چین انٹیگریشن file .html- کنکشن اور میموری میپ ڈیٹا

.csv - اسائنمنٹ پن کریں۔ file

.spd - انفرادی نقلی اسکرپٹ کو یکجا کرتا ہے۔

سم سمولیشن files

synth IP ترکیب files

.v اعلیٰ سطحی تخروپن file

.v اعلی سطحی IP ترکیب file

سمیلیٹر اسکرپٹس

ذیلی کور لائبریریاں

synth
ذیلی کور ترکیب files

سم
سب کور سمولیشن files

ٹیبل 9۔

F-Tile Serial Lite IV Intel FPGA IP تیار ہوا۔ Files

File نام

تفصیل

.ip

پلیٹ فارم ڈیزائنر سسٹم یا اعلی سطحی IP تغیر file. وہ نام ہے جسے آپ اپنے IP میں تغیر دیتے ہیں۔

.cmp

VHDL اجزاء کا اعلان (.cmp) file ایک متن ہے file جس میں مقامی عمومی اور پورٹ تعریفیں شامل ہیں جنہیں آپ VHDL ڈیزائن میں استعمال کر سکتے ہیں۔ files.

.html

ایک رپورٹ جس میں کنکشن کی معلومات ہوتی ہے، میموری کا نقشہ جس میں ہر غلام کا پتہ دکھایا جاتا ہے جس میں ہر مالک کے حوالے سے یہ منسلک ہوتا ہے، اور پیرامیٹر اسائنمنٹس۔

_generation.rpt

IP یا پلیٹ فارم ڈیزائنر جنریشن لاگ file. IP جنریشن کے دوران پیغامات کا خلاصہ۔

.qgsimc

اضافی تخلیق نو کو سپورٹ کرنے کے لیے نقلی پیرامیٹرز کی فہرست۔

.qgsynthc

اضافی تخلیق نو کی حمایت کے لیے ترکیب کے پیرامیٹرز کی فہرست۔

.qip

انٹیل کوارٹس پرائم سافٹ ویئر میں آئی پی جزو کو ضم کرنے اور مرتب کرنے کے لیے آئی پی جزو کے بارے میں تمام مطلوبہ معلومات پر مشتمل ہے۔
جاری…

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 15

3. شروع کرنا 683074 | 2022.04.28

File نام .sopcinfo
.csv .spd _bb.v _inst.v یا _inst.vhd .regmap
.svd
.v یا .vhd سرپرست/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

تفصیل
آپ کے پلیٹ فارم ڈیزائنر سسٹم میں کنکشنز اور آئی پی اجزاء کے پیرامیٹرائزیشن کی وضاحت کرتا ہے۔ جب آپ IP اجزاء کے لیے سافٹ ویئر ڈرائیور تیار کرتے ہیں تو آپ ضروریات حاصل کرنے کے لیے اس کے مواد کو پارس کر سکتے ہیں۔ ڈاؤن اسٹریم ٹولز جیسے Nios® II ٹول چین اسے استعمال کرتے ہیں۔ file. .sopcinfo file اور سسٹم ایچ file Nios II ٹول چین کے لیے تیار کردہ ہر غلام کے لیے ایڈریس میپ کی معلومات شامل ہیں جو غلام تک رسائی حاصل کرنے والے ہر مالک سے متعلق ہے۔ مختلف آقاؤں کے پاس ایک مخصوص غلام جزو تک رسائی کے لیے مختلف ایڈریس کا نقشہ ہو سکتا ہے۔
IP جزو کی اپ گریڈ کی حیثیت کے بارے میں معلومات پر مشتمل ہے۔
مطلوبہ ان پٹ file ip-make-simscript کے لیے معاون سمیلیٹروں کے لیے نقلی اسکرپٹ تیار کرنے کے لیے۔ ایس پی ڈی file کی فہرست پر مشتمل ہے۔ files تخروپن کے لیے تیار کیا گیا ہے، اس کے ساتھ ساتھ ان یادوں کے بارے میں معلومات جو آپ شروع کر سکتے ہیں۔
آپ Verilog بلیک باکس استعمال کر سکتے ہیں (_bb.v) file بلیک باکس کے طور پر استعمال کے لیے خالی ماڈیول کے اعلان کے طور پر۔
ایچ ڈی ایل سابقample instantiation ٹیمپلیٹ۔ آپ اس کے مواد کو کاپی اور پیسٹ کر سکتے ہیں۔ file آپ کے ایچ ڈی ایل میں file آئی پی کی تبدیلی کو تیز کرنے کے لیے۔
اگر IP رجسٹر کی معلومات پر مشتمل ہے، .regmap file پیدا کرتا ہے .regmap file ماسٹر اور غلام انٹرفیس کے رجسٹر میپ کی معلومات کو بیان کرتا ہے۔ یہ file .sopcinfo کی تکمیل کرتا ہے۔ file سسٹم کے بارے میں مزید تفصیلی رجسٹر کی معلومات فراہم کرکے۔ یہ رجسٹر ڈسپلے کو قابل بناتا ہے۔ viewسسٹم کنسول میں s اور صارف کی مرضی کے مطابق اعدادوشمار۔
ہارڈ پروسیسر سسٹم (HPS) سسٹم ڈیبگ ٹولز کی اجازت دیتا ہے۔ view پلیٹ فارم ڈیزائنر سسٹم میں HPS سے منسلک پیری فیرلز کے رجسٹر میپس۔ ترکیب کے دوران، .svd fileسسٹم کنسول ماسٹرز کو نظر آنے والے غلام انٹرفیس کے لیے s .sof میں محفوظ ہیں file ڈیبگ سیکشن میں۔ سسٹم کنسول اس سیکشن کو پڑھتا ہے، جسے پلیٹ فارم ڈیزائنر رجسٹر میپ کی معلومات کے لیے استفسار کر سکتا ہے۔ سسٹم کے غلاموں کے لیے، پلیٹ فارم ڈیزائنر نام کے ذریعے رجسٹر تک رسائی حاصل کر سکتا ہے۔
ایچ ڈی ایل files جو ترکیب یا تخروپن کے لیے ہر ذیلی ماڈل یا چائلڈ آئی پی کو تیز کرتا ہے۔
ایک ماڈل سم*/QuestaSim* اسکرپٹ msim_setup.tcl پر مشتمل ہے تاکہ ایک سمولیشن کو ترتیب دیا جا سکے۔
VCS* سمولیشن کو ترتیب دینے اور چلانے کے لیے ایک شیل اسکرپٹ vcs_setup.sh پر مشتمل ہے۔ ایک شیل اسکرپٹ vcsmx_setup.sh اور synopsys_sim.setup پر مشتمل ہے۔ file VCS MX سمولیشن کو ترتیب دینے اور چلانے کے لیے۔
ایک شیل اسکرپٹ xcelium_setup.sh اور دیگر سیٹ اپ پر مشتمل ہے۔ fileXcelium* تخروپن کو ترتیب دینے اور چلانے کے لیے۔
ایچ ڈی ایل پر مشتمل ہے۔ files IP ذیلی ماڈلز کے لیے۔
ہر پیدا شدہ چائلڈ آئی پی ڈائرکٹری کے لیے، پلیٹ فارم ڈیزائنر synth/ اور sim/ ذیلی ڈائریکٹریز تیار کرتا ہے۔

3.4 انٹیل ایف پی جی اے آئی پی کور کی تقلید
Intel Quartus Prime سافٹ ویئر مخصوص EDA سمیلیٹرز میں IP کور RTL سمولیشن کو سپورٹ کرتا ہے۔ IP جنریشن اختیاری طور پر تخروپن تخلیق کرتی ہے۔ files، بشمول فنکشنل سمولیشن ماڈل، کوئی بھی ٹیسٹ بینچ (یا سابقہample ڈیزائن)، اور ہر آئی پی کور کے لیے وینڈر کے لیے مخصوص سمیلیٹر سیٹ اپ اسکرپٹس۔ آپ فنکشنل سمولیشن ماڈل اور کوئی بھی ٹیسٹ بینچ یا سابق استعمال کر سکتے ہیں۔ampتخروپن کے لئے ڈیزائن. آئی پی جنریشن آؤٹ پٹ میں کسی بھی ٹیسٹ بینچ کو مرتب کرنے اور چلانے کے لیے اسکرپٹ بھی شامل ہو سکتے ہیں۔ اسکرپٹس میں ان تمام ماڈلز یا لائبریریوں کی فہرست ہوتی ہے جن کی آپ کو اپنے IP کور کی تقلید کے لیے ضرورت ہوتی ہے۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 16

تاثرات بھیجیں۔

3. شروع کرنا 683074 | 2022.04.28

Intel Quartus Prime سافٹ ویئر بہت سے سمیلیٹروں کے ساتھ انضمام فراہم کرتا ہے اور متعدد نقلی بہاؤ کو سپورٹ کرتا ہے، بشمول آپ کے اپنے اسکرپٹڈ اور حسب ضرورت سمولیشن فلوز۔ آپ جو بھی بہاؤ منتخب کرتے ہیں، IP کور سمولیشن میں درج ذیل مراحل شامل ہوتے ہیں:
1. آئی پی ایچ ڈی ایل، ٹیسٹ بینچ (یا سابقہampلی ڈیزائن) اور سمیلیٹر سیٹ اپ اسکرپٹ files.
2. اپنا سمیلیٹر ماحول اور کسی بھی نقلی اسکرپٹس کو ترتیب دیں۔
3. نقلی ماڈل لائبریریوں کو مرتب کریں۔
4. اپنا سمیلیٹر چلائیں۔

3.4.1 ڈیزائن کی نقالی اور تصدیق کرنا

پہلے سے طے شدہ طور پر، پیرامیٹر ایڈیٹر سمیلیٹر کے لیے مخصوص اسکرپٹس تیار کرتا ہے جس میں انٹیل ایف پی جی اے آئی پی ماڈلز اور سمولیشن ماڈل لائبریری کو مرتب کرنے، وسیع کرنے اور ان کی نقل کرنے کے لیے کمانڈز ہوتے ہیں۔ files آپ کمانڈز کو اپنے سمولیشن ٹیسٹ بینچ اسکرپٹ میں کاپی کر سکتے ہیں، یا ان میں ترمیم کر سکتے ہیں۔ files آپ کے ڈیزائن اور ٹیسٹ بینچ کو مرتب کرنے، تفصیل دینے اور ان کی نقل کرنے کے لیے کمانڈز شامل کرنے کے لیے۔

ٹیبل 10۔ انٹیل ایف پی جی اے آئی پی کور سمولیشن اسکرپٹس

سمیلیٹر

File ڈائرکٹری

ماڈل سم

_سم / سرپرست

کوسٹاسم

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

اسکرپٹ msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5 دوسرے EDA ٹولز میں آئی پی کور کی ترکیب کرنا
اختیاری طور پر، انٹیل ایف پی جی اے آئی پی کور پر مشتمل ڈیزائن کی ترکیب کے لیے ایک اور معاون EDA ٹول استعمال کریں۔ جب آپ آئی پی کور ترکیب تیار کرتے ہیں۔ files کو تھرڈ پارٹی EDA سنتھیسز ٹولز کے ساتھ استعمال کرنے کے لیے، آپ ایک ایریا اور ٹائمنگ تخمینہ نیٹ لسٹ بنا سکتے ہیں۔ جنریشن کو فعال کرنے کے لیے، اپنے آئی پی کی مختلف حالتوں کو حسب ضرورت بناتے وقت تھرڈ پارٹی ای ڈی اے سنتھیسز ٹولز کے لیے وقت اور وسائل کے تخمینے بنائیں کو آن کریں۔
رقبہ اور وقت کے تخمینے کی نیٹ لسٹ IP کور کنیکٹیویٹی اور فن تعمیر کو بیان کرتی ہے، لیکن اس میں حقیقی فعالیت کے بارے میں تفصیلات شامل نہیں ہیں۔ یہ معلومات مخصوص تھرڈ پارٹی سنتھیسز ٹولز کو علاقے اور وقت کے تخمینے کی بہتر رپورٹ کرنے کے قابل بناتی ہے۔ اس کے علاوہ، ترکیب کے اوزار وقت کی معلومات کو استعمال کر سکتے ہیں تاکہ وقت سے چلنے والی اصلاح حاصل کی جا سکے اور نتائج کے معیار کو بہتر بنایا جا سکے۔
انٹیل کوارٹس پرائم سافٹ ویئر تیار کرتا ہے۔ _syn.v نیٹ لسٹ file Verilog HDL فارمیٹ میں، آؤٹ پٹ سے قطع نظر file آپ کی وضاحت کردہ شکل۔ اگر آپ اس نیٹ لسٹ کو ترکیب کے لیے استعمال کرتے ہیں، تو آپ کو IP کور ریپر شامل کرنا چاہیے۔ file .v یا آپ کے Intel Quartus Prime پروجیکٹ میں .vhd۔

(7) اگر آپ نے EDA ٹول آپشن سیٹ اپ نہیں کیا ہے- جو آپ کو انٹیل کوارٹس پرائم سافٹ ویئر سے تھرڈ پارٹی ای ڈی اے سمیلیٹر شروع کرنے کے قابل بناتا ہے- اس اسکرپٹ کو ModelSim یا QuestaSim سمیلیٹر Tcl کنسول میں چلائیں (انٹیل کوارٹس پرائم سافٹ ویئر میں نہیں۔ Tcl کنسول) کسی بھی غلطی سے بچنے کے لیے۔

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 17

3. شروع کرنا 683074 | 2022.04.28
3.6۔ مکمل ڈیزائن مرتب کرنا
آپ اپنے ڈیزائن کو مرتب کرنے کے لیے Intel Quartus Prime Pro Edition سافٹ ویئر میں پروسیسنگ مینو پر Start Compilation کمانڈ استعمال کر سکتے ہیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 18

تاثرات بھیجیں۔

683074 | 2022.04.28 تاثرات بھیجیں۔

4. فنکشنل تفصیل

تصویر 5۔

F-Tile Serial Lite IV Intel FPGA IP MAC اور Ethernet PCS پر مشتمل ہے۔ MAC MII انٹرفیس کے ذریعے اپنی مرضی کے PCS کے ساتھ بات چیت کرتا ہے۔

آئی پی دو ماڈیولیشن طریقوں کی حمایت کرتا ہے:
· PAM4- انتخاب کے لیے 1 سے 12 نمبر تک لین فراہم کرتا ہے۔ IP ہمیشہ PAM4 ماڈیولیشن موڈ میں ہر لین کے لیے دو PCS چینلز کو فوری کرتا ہے۔
NRZ- انتخاب کے لیے 1 سے 16 نمبر تک لین فراہم کرتا ہے۔

ہر ماڈیولیشن موڈ دو ڈیٹا موڈز کو سپورٹ کرتا ہے:
بنیادی موڈ– یہ ایک خالص سٹریمنگ موڈ ہے جہاں بینڈوتھ بڑھانے کے لیے سٹارٹ آف پیکٹ، خالی سائیکل، اور اینڈ آف پیکٹ کے بغیر ڈیٹا بھیجا جاتا ہے۔ آئی پی برسٹ کے آغاز کے طور پر پہلا درست ڈیٹا لیتا ہے۔

بنیادی موڈ ڈیٹا ٹرانسفر tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9۔

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9۔

ISO 9001:2015 رجسٹرڈ

4. فنکشنل تفصیل 683074 | 2022.04.28

تصویر 6۔

· مکمل موڈ– یہ پیکٹ موڈ ڈیٹا ٹرانسفر ہے۔ اس موڈ میں، IP ایک پیکٹ کے شروع اور آخر میں حد بندی کے طور پر برسٹ اور ایک سنک سائیکل بھیجتا ہے۔

مکمل موڈ ڈیٹا ٹرانسفر tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9۔

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9۔

متعلقہ معلومات · F-Tile Serial Lite IV Intel FPGA IP اوورview صفحہ 6 پر · F-Tile Serial Lite IV Intel FPGA IP Design Exampلی یوزر گائیڈ

4.1 TX ڈیٹا پاتھ
TX ڈیٹا پاتھ مندرجہ ذیل اجزاء پر مشتمل ہے: · MAC اڈاپٹر · کنٹرول ورڈ انسرشن بلاک · CRC · MII انکوڈر · PCS بلاک · PMA بلاک

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 20

تاثرات بھیجیں۔

4. فنکشنل تفصیل 683074 | 2022.04.28
شکل 7. TX ڈیٹا پاتھ

صارف کی منطق سے

TX میک

Avalon سٹریمنگ انٹرفیس

میک اڈاپٹر

ورڈ داخل کرنے کو کنٹرول کریں۔

سی آر سی

MII انکوڈر

MII انٹرفیس کسٹم پی سی ایس
پی سی ایس اور پی ایم اے

TX سیریل انٹرفیس دوسرے FPGA ڈیوائس سے

4.1.1 TX میک اڈاپٹر
TX MAC اڈاپٹر Avalon® سٹریمنگ انٹرفیس کا استعمال کرتے ہوئے صارف کی منطق میں ڈیٹا کی منتقلی کو کنٹرول کرتا ہے۔ یہ بلاک صارف کی وضاحت کردہ معلومات کی ترسیل اور بہاؤ کو کنٹرول کرنے کی حمایت کرتا ہے۔

صارف کی وضاحت کردہ معلومات کو منتقل کرنا

فل موڈ میں، IP tx_is_usr_cmd سگنل فراہم کرتا ہے جسے آپ صارف کی طرف سے طے شدہ معلوماتی سائیکل شروع کرنے کے لیے استعمال کر سکتے ہیں جیسے کہ XOFF/XON صارف کی منطق میں ٹرانسمیشن۔ آپ اس سگنل پر زور دے کر اور tx_avs_startofpacket اور tx_avs_valid سگنلز کے دعوے کے ساتھ tx_avs_data کا استعمال کرتے ہوئے صارف کی طرف سے طے شدہ معلومات کی ترسیل کا چکر شروع کر سکتے ہیں۔ بلاک پھر دو چکروں کے لیے tx_avs_ready کو ڈیسرٹ کرتا ہے۔

نوٹ:

صارف کی وضاحت کردہ معلومات کی خصوصیت صرف مکمل موڈ میں دستیاب ہے۔

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 21

4. فنکشنل تفصیل 683074 | 2022.04.28

تصویر 8۔

بہاؤ کنٹرول

ایسی حالتیں ہیں جہاں TX MAC صارف کی منطق سے ڈیٹا حاصل کرنے کے لیے تیار نہیں ہے جیسے کہ لنک کو دوبارہ ترتیب دینے کے عمل کے دوران یا جب صارف کی منطق سے منتقلی کے لیے کوئی ڈیٹا دستیاب نہ ہو۔ ان حالات کی وجہ سے ڈیٹا کے نقصان سے بچنے کے لیے، IP صارف کی منطق سے ڈیٹا کے بہاؤ کو کنٹرول کرنے کے لیے tx_avs_ready سگنل کا استعمال کرتا ہے۔ مندرجہ ذیل حالات ہونے پر IP سگنل کو ختم کرتا ہے:
· جب tx_avs_startofpacket پر زور دیا جاتا ہے، tx_avs_ready کو ایک گھڑی کے چکر کے لیے ختم کر دیا جاتا ہے۔
· جب tx_avs_endofpacket پر زور دیا جاتا ہے، tx_avs_ready کو ایک گھڑی کے چکر کے لیے ختم کر دیا جاتا ہے۔
· جب کوئی جوڑا CWs کا دعویٰ کیا جاتا ہے tx_avs_ready کو دو گھڑیوں کے چکروں کے لیے ختم کردیا جاتا ہے۔
· جب حسب ضرورت PCS انٹرفیس پر RS-FEC الائنمنٹ مارکر کا اندراج ہوتا ہے، tx_avs_ready کو چار گھڑیوں کے لیے ختم کر دیا جاتا ہے۔
PAM17 ماڈیولیشن موڈ میں ہر 4 ایتھرنیٹ کور کلاک سائیکل اور NRZ ماڈیولیشن موڈ میں ہر 33 ایتھرنیٹ کور کلاک سائیکل۔ tx_avs_ready کو ایک گھڑی کے چکر کے لیے ختم کر دیا گیا ہے۔
· جب صارف کی منطق ڈیٹا کی منتقلی کے دوران tx_avs_valid کو ڈیسرٹ کرتی ہے۔

درج ذیل ٹائمنگ خاکے سابق ہیں۔ampڈیٹا فلو کنٹرول کے لیے tx_avs_ready کا استعمال کرتے ہوئے TX MAC اڈاپٹر کے les۔

tx_avs_valid Deassertion اور START/END پیئرڈ CWs کے ساتھ فلو کنٹرول

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

درست سگنل ڈیسرٹس

D5 D6

tx_avs_ready tx_avs_startofpacket

END-STRT CW داخل کرنے کے لیے دو سائیکلوں کے لیے تیار سگنل ڈیسرٹس

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 خالی D4

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 22

تاثرات بھیجیں۔

4. فنکشنل تفصیل 683074 | 2022.04.28

تصویر 9۔

سیدھ مارکر اندراج کے ساتھ بہاؤ کا کنٹرول
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ڈی این ۔1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

تصویر 10۔

START/END جوڑا CWs کے ساتھ فلو کنٹرول الائنمنٹ مارکر داخل کرنے کے ساتھ موافق ہے۔

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_ڈیٹا

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_ڈیٹا

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ڈی این ۔1

STRT D0 کو ختم کریں۔

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2 کنٹرول ورڈ (CW) اندراج
F-Tile Serial Lite IV Intel FPGA IP صارف کی منطق کے ان پٹ سگنلز کی بنیاد پر CWs بناتا ہے۔ CWs پیکٹ ڈیلیمیٹر، ٹرانسمیشن اسٹیٹس کی معلومات یا پی سی ایس بلاک میں صارف کے ڈیٹا کی نشاندہی کرتے ہیں اور وہ XGMII کنٹرول کوڈز سے اخذ کیے گئے ہیں۔
مندرجہ ذیل جدول تعاون یافتہ CWs کی تفصیل دکھاتا ہے:

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 23

4. فنکشنل تفصیل 683074 | 2022.04.28

ٹیبل 11۔
سیدھ شروع کریں۔

تائید شدہ CWs کی تفصیل

الفاظ کی تعداد (1 لفظ

= 64 بٹس)

جی ہاں

EMPTY_CYC

جی ہاں

IDLE

نہیں

ڈیٹا

جی ہاں

میں بینڈ

تفصیل
ڈیٹا ڈیلیمیٹر کا آغاز۔ ڈیٹا ڈیلیمیٹر کا اختتام۔ RX سیدھ کے لیے کنٹرول لفظ (CW)۔ ڈیٹا کی منتقلی میں خالی سائیکل۔ IDLE (بینڈ سے باہر)۔ پے لوڈ۔

جدول 12۔ CW فیلڈ کی تفصیل
فیلڈ RSVD num_valid_bytes_eob
خالی ای او پی ایس او پی سی آر سی 32 یو ایس آر سیدھ کریں۔

تفصیل
محفوظ میدان۔ مستقبل میں توسیع کے لیے استعمال کیا جا سکتا ہے۔ 0 سے جڑا ہوا ہے۔
آخری لفظ میں درست بائٹس کی تعداد (64 بٹ)۔ یہ 3 بٹ ویلیو ہے۔ · 3'b000: 8 بائٹس · 3'b001: 1 بائٹ · 3'b010: 2 بائٹس · 3'b011: 3 بائٹس · 3'b100: 4 بائٹس · 3'b101: 5 بائٹس · 3'b110: 6 بائٹس · 3'b111:7 بائٹس
برسٹ کے آخر میں غیر درست الفاظ کی تعداد۔
پیکٹ کے اختتامی سگنل پر زور دینے کے لیے RX Avalon سٹریمنگ انٹرفیس کی نشاندہی کرتا ہے۔
پیکٹ کے آغاز کے سگنل پر زور دینے کے لیے RX Avalon اسٹریمنگ انٹرفیس کی نشاندہی کرتا ہے۔
RX Avalon سٹریمنگ انٹرفیس کی طرف اشارہ کرتا ہے کہ ایک ہی سائیکل میں پیکٹ کے آغاز اور اختتام کے پیکٹ پر زور دیا جائے۔
RX سیدھ چیک کریں۔
شمار شدہ CRC کی قدریں۔
اشارہ کرتا ہے کہ کنٹرول لفظ (CW) صارف کی وضاحت کردہ معلومات پر مشتمل ہے۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 24

تاثرات بھیجیں۔

4. فنکشنل تفصیل 683074 | 2022.04.28

4.1.2.1 سٹارٹ آف برسٹ CW

شکل 11۔ سٹارٹ آف برسٹ CW فارمیٹ

شروع کریں

63:56

آر ایس وی ڈی

55:48

آر ایس وی ڈی

47:40

آر ایس وی ڈی

ڈیٹا

39:32 31:24

آر ایس وی ڈی آر ایس وی ڈی

23:16

sop usr align=0 seop

15:8

چینل

7:0

'hFB(START)

کنٹرول 7:0

ٹیبل 13۔

فل موڈ میں، آپ tx_avs_startofpacket سگنل پر زور دے کر START CW داخل کر سکتے ہیں۔ جب آپ صرف tx_avs_startofpacket سگنل پر زور دیتے ہیں، تو سوپ بٹ سیٹ ہوجاتا ہے۔ جب آپ tx_avs_startofpacket اور tx_avs_endofpacket سگنلز دونوں پر زور دیتے ہیں، تو seop بٹ سیٹ ہو جاتا ہے۔

CW فیلڈ ویلیوز شروع کریں۔
فیلڈ سوپ / سی او پی
usr (8)
سیدھ میں لانا

قدر

tx_is_usr_cmd سگنل پر منحصر ہے:

1: جب tx_is_usr_cmd = 1

0: جب tx_is_usr_cmd = 0

بنیادی موڈ میں، MAC دوبارہ سیٹ کرنے کے بعد ایک START CW بھیجتا ہے۔ اگر کوئی ڈیٹا دستیاب نہیں ہے تو، MAC مسلسل EMPTY_CYC کو END اور START CWs کے ساتھ بھیجتا ہے جب تک کہ آپ ڈیٹا بھیجنا شروع نہیں کرتے۔

4.1.2.2 برسٹ سی ڈبلیو کا اختتام

چترا 12۔ اینڈ آف برسٹ سی ڈبلیو فارمیٹ

END

63:56

'ایچ ایف ڈی

55:48

CRC32[31:24]

47:40

CRC32[23:16]

ڈیٹا 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

آر ایس وی ڈی

15:8

آر ایس وی ڈی

خالی

7:0

آر ایس وی ڈی

num_valid_bytes_eob

کنٹرول

7:0

(8) یہ صرف مکمل موڈ میں تعاون یافتہ ہے۔
تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 25

4. فنکشنل تفصیل 683074 | 2022.04.28

ٹیبل 14۔

جب tx_avs_endofpacket پر زور دیا جاتا ہے تو MAC END CW داخل کرتا ہے۔ END CW میں آخری ڈیٹا ورڈ پر درست بائٹس کی تعداد اور CRC معلومات شامل ہیں۔

CRC قدر START CW اور END CW سے پہلے ڈیٹا ورڈ کے درمیان ڈیٹا کے لیے 32 بٹ CRC نتیجہ ہے۔

درج ذیل جدول END CW میں فیلڈز کی قدروں کو دکھاتا ہے۔

CW فیلڈ ویلیوز کو ختم کریں۔
فیلڈ eop CRC32 num_valid_bytes_eob

قدر 1
CRC32 حسابی قدر۔ آخری ڈیٹا ورڈ پر درست بائٹس کی تعداد۔

4.1.2.3 سیدھ میں جوڑا CW

شکل 13۔ سیدھ میں جوڑا بنا ہوا CW فارمیٹ

CW جوڑی کو START/END کے ساتھ سیدھ کریں۔

64+8 بٹس XGMII انٹرفیس

شروع کریں

63:56

آر ایس وی ڈی

55:48

آر ایس وی ڈی

47:40

آر ایس وی ڈی

ڈیٹا

39:32 31:24

آر ایس وی ڈی آر ایس وی ڈی

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

آر ایس وی ڈی

7:0

'ایچ ایف بی

کنٹرول 7:0

64+8 بٹس XGMII انٹرفیس

END

63:56

'ایچ ایف ڈی

55:48

آر ایس وی ڈی

47:40

آر ایس وی ڈی

ڈیٹا

39:32 31:24

آر ایس وی ڈی آر ایس وی ڈی

23:16 eop=0 RSVD RSVD RSVD

آر ایس وی ڈی

15:8

آر ایس وی ڈی

7:0

آر ایس وی ڈی

کنٹرول 7:0

ALIGN CW START/END یا END/START CWs کے ساتھ جوڑا بنا ہوا CW ہے۔ آپ یا تو tx_link_reinit سگنل پر زور دے کر، الائنمنٹ پیریڈ کاؤنٹر سیٹ کر کے، یا ری سیٹ شروع کر کے ALIGN جوڑا CW داخل کر سکتے ہیں۔ جب ALIGN جوڑا بنایا ہوا CW داخل کیا جاتا ہے، تمام لین میں ڈیٹا کی سیدھ کو چیک کرنے کے لیے رسیور الائنمنٹ بلاک کو شروع کرنے کے لیے الائن فیلڈ کو 1 پر سیٹ کیا جاتا ہے۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 26

تاثرات بھیجیں۔

4. فنکشنل تفصیل 683074 | 2022.04.28

ٹیبل 15۔

سی ڈبلیو فیلڈ ویلیوز کو سیدھ کریں۔
فیلڈ سیدھ
eop sop usr seop

قیمت 1 0 0 0 0

4.1.2.4 خالی سائیکل CW

تصویر 14۔ خالی سائیکل CW فارمیٹ

EMPTY_CYC جوڑا END/START کے ساتھ

64+8 بٹس XGMII انٹرفیس

END

63:56

'ایچ ایف ڈی

55:48

آر ایس وی ڈی

47:40

آر ایس وی ڈی

ڈیٹا

39:32 31:24

آر ایس وی ڈی آر ایس وی ڈی

23:16 eop=0 RSVD RSVD RSVD

آر ایس وی ڈی

15:8

آر ایس وی ڈی

7:0

آر ایس وی ڈی

کنٹرول 7:0

64+8 بٹس XGMII انٹرفیس

شروع کریں

63:56

آر ایس وی ڈی

55:48

آر ایس وی ڈی

47:40

آر ایس وی ڈی

ڈیٹا

39:32 31:24

آر ایس وی ڈی آر ایس وی ڈی

23:16

sop=0 usr=0 align=0 seop=0

15:8

آر ایس وی ڈی

7:0

'ایچ ایف بی

کنٹرول 7:0

ٹیبل 16۔

جب آپ برسٹ کے دوران دو گھڑیوں کے لیے tx_avs_valid کو ختم کرتے ہیں، تو MAC END/START CWs کے ساتھ جوڑا بنا ہوا ایک EMPTY_CYC CW داخل کرتا ہے۔ آپ یہ CW استعمال کر سکتے ہیں جب لمحہ بہ لمحہ ٹرانسمیشن کے لیے کوئی ڈیٹا دستیاب نہ ہو۔

جب آپ ایک سائیکل کے لیے tx_avs_valid کو ڈیسرٹ کرتے ہیں، تو IP ڈیسرٹ tx_avs_valid کو tx_avs_valid ختم کرنے کی مدت کے دو بار کے لیے END/START CWs کا جوڑا تیار کرتا ہے۔

EMPTY_CYC CW فیلڈ ویلیوز
فیلڈ سیدھ
eop

قدر 0 0

جاری…

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 27

4. فنکشنل تفصیل 683074 | 2022.04.28

فیلڈ sop usr seop

قیمت 0 0 0

4.1.2.5 بیکار CW

شکل 15۔ Idle CW فارمیٹ

آئی ڈی ایل سی ڈبلیو

63:56

'h07

55:48

'h07

47:40

'h07

ڈیٹا

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

کنٹرول 7:0

جب کوئی ٹرانسمیشن نہ ہو تو MAC IDLE CW داخل کرتا ہے۔ اس مدت کے دوران، tx_avs_valid سگنل کم ہے۔
آپ IDLE CW استعمال کر سکتے ہیں جب برسٹ ٹرانسفر مکمل ہو جائے یا ٹرانسمیشن بیکار حالت میں ہو۔

4.1.2.6 ڈیٹا ورڈ

ڈیٹا کا لفظ ایک پیکٹ کا پے لوڈ ہے۔ ڈیٹا ورڈ فارمیٹ میں XGMII کنٹرول بٹس 0 پر سیٹ ہیں۔

شکل 16. ڈیٹا ورڈ فارمیٹ

64+8 بٹس XGMII انٹرفیس

ڈیٹا ورڈ

63:56

صارف کا ڈیٹا 7

55:48

صارف کا ڈیٹا 6

47:40

صارف کا ڈیٹا 5

ڈیٹا

39:32 31:24

صارف کا ڈیٹا 4 صارف کا ڈیٹا 3

23:16

صارف کا ڈیٹا 2

15:8

صارف کا ڈیٹا 1

7:0

صارف کا ڈیٹا 0

کنٹرول 7:0

4.1.3 TX CRC
آپ IP پیرامیٹر ایڈیٹر میں CRC پیرامیٹر کو فعال کر کے TX CRC بلاک کو فعال کر سکتے ہیں۔ یہ خصوصیت بنیادی اور مکمل دونوں طریقوں میں تعاون یافتہ ہے۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 28

تاثرات بھیجیں۔

4. فنکشنل تفصیل 683074 | 2022.04.28

MAC tx_avs_endofpacket سگنل پر زور دے کر END CW میں CRC ویلیو کا اضافہ کرتا ہے۔ BASIC موڈ میں، صرف ALIGN CW جو END CW کے ساتھ جوڑا گیا ہے ایک درست CRC فیلڈ پر مشتمل ہے۔
TX CRC بلاک انٹرفیس TX کنٹرول ورڈ انسرشن اور TX MII انکوڈ بلاک کے ساتھ ہے۔ TX CRC بلاک 64 بٹ ویلیو فی سائیکل ڈیٹا کے لیے START CW سے END CW تک CRC ویلیو کا حساب لگاتا ہے۔
CRC کی خرابیاں پیدا کرنے کے لیے آپ کسی مخصوص لین میں جان بوجھ کر ڈیٹا کرپٹ کرنے کے لیے crc_error_inject سگنل پر زور دے سکتے ہیں۔

4.1.4 TX MII انکوڈر

TX MII انکوڈر MAC سے TX PCS تک پیکٹ ٹرانسمیشن کو ہینڈل کرتا ہے۔

مندرجہ ذیل اعداد و شمار PAM8 ماڈیولیشن موڈ میں 4 بٹ MII بس پر ڈیٹا پیٹرن دکھاتا ہے۔ START اور END CW ہر دو MII لین میں ایک بار ظاہر ہوتا ہے۔

تصویر 17. PAM4 ماڈیولیشن موڈ MII ڈیٹا پیٹرن

سائیکل 1

سائیکل 2

سائیکل 3

سائیکل 4

سائیکل 5

SOP_CW

ڈیٹا_1

ڈیٹا_9 ڈیٹا_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

ڈیٹا_2 ڈیٹا_3 ڈیٹا_4

ڈیٹا_10 ڈیٹا_11 ڈیٹا_12

ڈیٹا_18 ڈیٹا_19 ڈیٹا_20

EOP_CW IDLE
EOP_CW

SOP_CW

ڈیٹا_5 ڈیٹا_13 ڈیٹا_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

ڈیٹا_7 ڈیٹا_8

ڈیٹا_15 ڈیٹا_16

ڈیٹا_23 ڈیٹا_24

IDLE EOP_CW

مندرجہ ذیل اعداد و شمار NRZ ماڈیولیشن موڈ میں 8 بٹ MII بس پر ڈیٹا پیٹرن دکھاتا ہے۔ START اور END CW ہر MII لین میں ظاہر ہوتا ہے۔

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 29

4. فنکشنل تفصیل 683074 | 2022.04.28

شکل 18. NRZ ماڈیولیشن موڈ MII ڈیٹا پیٹرن

سائیکل 1

سائیکل 2

سائیکل 3

SOP_CW

ڈیٹا_1

ڈیٹا_9

SOP_CW

ڈیٹا_2 ڈیٹا_10

SOP_CW SOP_CW

ڈیٹا_3 ڈیٹا_4

ڈیٹا_11 ڈیٹا_12

SOP_CW

ڈیٹا_5 ڈیٹا_13

SOP_CW

ڈیٹا_6 ڈیٹا_14

SOP_CW

ڈیٹا_7 ڈیٹا_15

SOP_CW

ڈیٹا_8 ڈیٹا_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5 TX PCS اور PMA
F-Tile Serial Lite IV Intel FPGA IP F-ٹائل ٹرانسیور کو ایتھرنیٹ PCS موڈ میں ترتیب دیتا ہے۔

4.2 RX ڈیٹا پاتھ
RX ڈیٹا پاتھ مندرجہ ذیل اجزاء پر مشتمل ہے: · PMA بلاک · PCS بلاک · MII ڈیکوڈر · CRC · ڈیسکیو بلاک · کنٹرول ورڈ ریموول بلاک

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 30

تاثرات بھیجیں۔

4. فنکشنل تفصیل 683074 | 2022.04.28
شکل 19. RX ڈیٹا پاتھ

صارف کی منطق Avalon اسٹریمنگ انٹرفیس کے لیے
آر ایکس میک
لفظ ہٹانے کو کنٹرول کریں۔
ڈیسکیو

سی آر سی

MII ڈیکوڈر

MII انٹرفیس کسٹم پی سی ایس
پی سی ایس اور پی ایم اے

دیگر FPGA ڈیوائس سے RX سیریل انٹرفیس
4.2.1 RX PCS اور PMA
F-Tile Serial Lite IV Intel FPGA IP F-ٹائل ٹرانسیور کو ایتھرنیٹ PCS موڈ میں ترتیب دیتا ہے۔
4.2.2 RX MII ڈیکوڈر
یہ بلاک اس بات کی نشاندہی کرتا ہے کہ آیا آنے والے ڈیٹا میں کنٹرول ورڈ اور الائنمنٹ مارکر شامل ہیں۔ RX MII ڈیکوڈر 1 بٹ درست، 1 بٹ مارکر انڈیکیٹر، 1 بٹ کنٹرول انڈیکیٹر، اور 64 بٹ ڈیٹا فی لین کی شکل میں ڈیٹا کو آؤٹ پٹ کرتا ہے۔
4.2.3 RX CRC
آپ IP پیرامیٹر ایڈیٹر میں CRC پیرامیٹر کو فعال کر کے TX CRC بلاک کو فعال کر سکتے ہیں۔ یہ خصوصیت بنیادی اور مکمل دونوں طریقوں میں تعاون یافتہ ہے۔ RX CRC بلاک انٹرفیس RX کنٹرول ورڈ ریموول اور RX MII ڈیکوڈر بلاکس کے ساتھ ہے۔ جب سی آر سی کی خرابی ہوتی ہے تو IP rx_crc_error سگنل کا دعوی کرتا ہے۔

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 31

4. فنکشنل تفصیل 683074 | 2022.04.28
IP ہر نئے برسٹ پر rx_crc_error کو ختم کرتا ہے۔ یہ صارف منطق کی غلطی سے نمٹنے کے لیے صارف کی منطق کا ایک آؤٹ پٹ ہے۔
4.2.4 آر ایکس ڈیسکیو
RX ڈیسکیو بلاک ہر لین کے لیے الائنمنٹ مارکر کا پتہ لگاتا ہے اور ڈیٹا کو RX CW ہٹانے والے بلاک کو بھیجنے سے پہلے اسے دوبارہ ترتیب دیتا ہے۔
آپ آئی پی پیرامیٹر ایڈیٹر میں خودکار الائنمنٹ پیرامیٹر کو فعال کر کے سیٹنگ کر کے آئی پی کور کو خود بخود ہر لین کے لیے ڈیٹا کو سیدھ میں کرنے کی اجازت دینے کا انتخاب کر سکتے ہیں۔ اگر آپ خودکار سیدھ کی خصوصیت کو غیر فعال کرتے ہیں تو، IP کور صف بندی کی غلطی کی نشاندہی کرنے کے لیے rx_error سگنل پر زور دیتا ہے۔ جب لین کی سیدھ میں خرابی واقع ہوتی ہے تو آپ کو لین الائنمنٹ کے عمل کو شروع کرنے کے لیے rx_link_reinit پر زور دینا چاہیے۔
RX ڈیسکو ریاستی مشین کی بنیاد پر الائنمنٹ مارکر کا پتہ لگاتا ہے۔ درج ذیل خاکہ RX ڈیسکیو بلاک میں ریاستوں کو دکھاتا ہے۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 32

تاثرات بھیجیں۔

4. فنکشنل تفصیل 683074 | 2022.04.28

تصویر 20۔

آر ایکس ڈیسکیو لین الائنمنٹ اسٹیٹ مشین آٹو الائنمنٹ فعال فلو چارٹ کے ساتھ
شروع کریں۔

IDLE

ری سیٹ کریں = 1 ہاں نہیں۔

تمام پی سی ایس

نہیں

سڑکیں تیار ہیں؟

ہاں

انتظار کرو

تمام مطابقت پذیری مارکر نمبر
پتہ چلا؟
ہاں
علیحدہ

نہیں
ہاں ٹائم آؤٹ؟

ہاں
صف بندی ختم ہو گئی؟
کوئی انتہا نہیں

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 33

4. فنکشنل تفصیل 683074 | 2022.04.28

تصویر 21۔

RX ڈیسکیو لین الائنمنٹ سٹیٹ مشین آٹو الائنمنٹ کے ساتھ غیر فعال فلو چارٹ
شروع کریں۔

IDLE

ری سیٹ کریں = 1 ہاں نہیں۔

تمام پی سی ایس

نہیں

سڑکیں تیار ہیں؟

ہاں

ہاں
rx_link_reinit =1
کوئی ایرر نہیں۔

نہیں ہاں ٹائم آؤٹ؟

انتظار کرو
تمام مطابقت پذیر مارکر نہیں ہیں۔
پتہ چلا؟
ہاں صف بندی کریں۔

ہاں
صف بندی ختم ہو گئی؟
نہیں
ختم
1. صف بندی کا عمل IDLE حالت سے شروع ہوتا ہے۔ جب تمام PCS لین تیار ہو جائیں اور rx_link_reinit کو ختم کر دیا جائے تو بلاک WAIT حالت میں چلا جاتا ہے۔
2. WAIT حالت میں، بلاک چیک کرتا ہے کہ تمام پتہ لگائے گئے مارکر ایک ہی چکر میں لگائے گئے ہیں۔ اگر یہ حالت درست ہے، تو بلاک الائنڈ حالت میں چلا جاتا ہے۔
3. جب بلاک الائنڈ حالت میں ہوتا ہے، تو یہ اشارہ کرتا ہے کہ لین سیدھ میں ہیں۔ اس حالت میں، بلاک لین کی سیدھ کی نگرانی کرتا رہتا ہے اور چیک کرتا ہے کہ آیا تمام مارکر ایک ہی چکر میں موجود ہیں۔ اگر ایک ہی چکر میں کم از کم ایک مارکر موجود نہیں ہے اور Enable Auto Alignment پیرامیٹر سیٹ ہے تو بلاک

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 34

تاثرات بھیجیں۔

4. فنکشنل تفصیل 683074 | 2022.04.28

صف بندی کے عمل کو دوبارہ شروع کرنے کے لیے IDLE حالت۔ اگر Enable Auto Alignment سیٹ نہیں ہے اور اسی چکر میں کم از کم ایک مارکر موجود نہیں ہے، تو بلاک ERROR کی حالت میں چلا جاتا ہے اور لین الائنمنٹ کے عمل کو شروع کرنے کے لیے rx_link_reinit سگنل پر زور دینے کے لیے صارف کی منطق کا انتظار کرتا ہے۔

شکل 22. آٹو الائنمنٹ کو فعال rx_core_clk کے ساتھ لین کی دوبارہ ترتیب

rx_link_up

rx_link_reinit

اور_تمام_مارکر

ڈیسکیو ریاست

ایلگنیڈ

IDLE

انتظار کرو

ایلگنیڈ

AUTO_ALIGN = 1

شکل 23. خودکار الائنمنٹ کو غیر فعال rx_core_clk کے ساتھ لین کی دوبارہ ترتیب

rx_link_up

rx_link_reinit

اور_تمام_مارکر

ڈیسکیو ریاست

ایلگنیڈ

غلطی

IDLE

انتظار کرو

ایلگنیڈ

AUTO_ALIGN = 0
4.2.5 RX CW ہٹانا
یہ بلاک CWs کو ڈی کوڈ کرتا ہے اور CWs کو ہٹانے کے بعد Avalon سٹریمنگ انٹرفیس کا استعمال کرتے ہوئے صارف کی منطق کو ڈیٹا بھیجتا ہے۔
جب کوئی درست ڈیٹا دستیاب نہیں ہوتا ہے، تو RX CW ہٹانے والا بلاک rx_avs_valid سگنل کو ختم کر دیتا ہے۔
فل موڈ میں، اگر صارف کا بٹ سیٹ ہے، تو یہ بلاک rx_is_usr_cmd سگنل پر زور دیتا ہے اور پہلے گھڑی کے چکر میں ڈیٹا کو صارف کی وضاحت کردہ معلومات یا کمانڈ کے طور پر استعمال کیا جاتا ہے۔
جب rx_avs_ready deasserts اور rx_avs_valid دعویٰ کرتے ہیں، RX CW ہٹانے والا بلاک صارف کی منطق کے لیے خرابی کی کیفیت پیدا کرتا ہے۔
اس بلاک سے متعلق Avalon سٹریمنگ سگنلز مندرجہ ذیل ہیں: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 35

4. فنکشنل تفصیل 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (صرف مکمل موڈ میں دستیاب)
4.3 ایف ٹائل سیریل لائٹ IV انٹیل ایف پی جی اے آئی پی کلاک آرکیٹیکچر
F-Tile Serial Lite IV Intel FPGA IP میں چار کلاک ان پٹ ہیں جو مختلف بلاکس میں گھڑیاں تیار کرتے ہیں: · ٹرانسیور حوالہ گھڑی (xcvr_ref_clk) – بیرونی گھڑی سے ان پٹ گھڑی
چپس یا آسیلیٹرز جو TX MAC، RX MAC، اور TX اور RX کسٹم PCS بلاکس کے لیے گھڑیاں تیار کرتے ہیں۔ معاون فریکوئنسی رینج کے لیے پیرامیٹرز سے رجوع کریں۔ · TX کور کلاک (tx_core_clk)-یہ گھڑی ٹرانسیور سے ماخوذ ہے PLL TX MAC کے لیے استعمال ہوتا ہے۔ یہ گھڑی TX صارف کی منطق سے جڑنے کے لیے F-ٹائل ٹرانسیور سے ایک آؤٹ پٹ کلاک بھی ہے۔ · RX کور کلاک (rx_core_clk)-یہ گھڑی ٹرانسیور PLL سے اخذ کی گئی ہے جو RX ڈیسکیو FIFO اور RX MAC کے لیے استعمال ہوتی ہے۔ یہ گھڑی F-ٹائل ٹرانسیور سے RX صارف منطق سے جڑنے کے لیے آؤٹ پٹ کلاک بھی ہے۔ · ٹرانسیور ری کنفیگریشن انٹرفیس (reconfig_clk) کے لیے گھڑی - بیرونی کلاک سرکٹس یا آسیلیٹرز سے ان پٹ کلاک جو TX اور RX ڈیٹا پاتھ دونوں میں F-ٹائل ٹرانسیور ری کنفیگریشن انٹرفیس کے لیے گھڑیاں تیار کرتی ہے۔ گھڑی کی فریکوئنسی 100 سے 162 میگاہرٹز ہے۔
مندرجہ ذیل بلاک ڈایاگرام F-Tile Serial Lite IV Intel FPGA IP کلاک ڈومینز اور IP کے اندر کنکشن دکھاتا ہے۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 36

تاثرات بھیجیں۔

4. فنکشنل تفصیل 683074 | 2022.04.28

تصویر 24۔

ایف ٹائل سیریل لائٹ IV انٹیل ایف پی جی اے آئی پی کلاک آرکیٹیکچر

آسکیلیٹر

ایف پی جی اے 1
F-Tile Serial Lite IV Intel FPGA IP ٹرانسیور ری کنفیگریشن انٹرفیس کلاک
(reconfig_clk)

tx_core_clkout (صارف کی منطق سے جڑیں)

tx_core_clk= clk_pll_div64[وسط_چ]

ایف پی جی اے 2

F-Tile Serial Lite IV Intel FPGA IP

ٹرانسیور ری کنفیگریشن انٹرفیس کلاک

(reconfig_clk)

آسکیلیٹر

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (صارف کی منطق سے جڑیں)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon سٹریمنگ انٹرفیس TX ڈیٹا
TX میک

سیریل_لنک[n-1:0]

ڈیسکیو

FIFO

Avalon سٹریمنگ انٹرفیس RX ڈیٹا RX MAC

Avalon سٹریمنگ انٹرفیس RX ڈیٹا
آر ایکس میک

ڈیسکو فیفو

rx_core_clkout (صارف کی منطق سے جڑیں)

rx_core_clk= clk_pll_div64[mid_ch]

حسب ضرورت پی سی ایس

سیریل_لنک[n-1:0]

TX میک

Avalon سٹریمنگ انٹرفیس TX ڈیٹا

tx_core_clk= clk_pll_div64[وسط_چ]

tx_core_clkout (صارف کی منطق سے جڑیں)

ٹرانسیور ریف کلاک (xcvr_ref_clk)
ٹرانسیور ریف کلاک (xcvr_ref_clk)

Oscillator*

لیجنڈ

ایف پی جی اے ڈیوائس
TX کور کلاک ڈومین
RX کور کلاک ڈومین
ٹرانسیور حوالہ گھڑی ڈومین بیرونی ڈیوائس ڈیٹا سگنلز

4.4 ری سیٹ کریں اور لنک شروع کریں۔
میک، ایف ٹائل ہارڈ آئی پی، اور ری کنفیگریشن بلاکس میں مختلف ری سیٹ سگنلز ہوتے ہیں: · TX اور RX MAC بلاکس tx_core_rst_n اور rx_core_rst_n ری سیٹ سگنلز استعمال کرتے ہیں۔ tx_pcs_fec_phy_reset_n اور rx_pcs_fec_phy_reset_n سگنل ڈرائیو کو دوبارہ ترتیب دیں
ایف ٹائل ہارڈ آئی پی کو دوبارہ ترتیب دینے کے لیے نرم ری سیٹ کنٹرولر۔ · ری کنفیگریشن بلاک reconfig_reset ری سیٹ سگنل کا استعمال کرتا ہے۔

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 37

4. فنکشنل تفصیل 683074 | 2022.04.28

تصویر 25. آرکیٹیکچر کو ری سیٹ کریں۔
Avalon سٹریمنگ انٹرفیس TX ڈیٹا
میک
Avalon سٹریمنگ SYNC انٹرفیس RX ڈیٹا

ایف پی جی اے ایف ٹائل سیریل لائٹ IV انٹیل ایف پی جی اے آئی پی

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

ایف ٹائل ہارڈ آئی پی

TX سیریل ڈیٹا RX سیریل ڈیٹا

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

منطق کو دوبارہ ترتیب دیں
متعلقہ معلومات · صفحہ 51 پر رہنما خطوط کو دوبارہ ترتیب دیں · F-Tile Serial Lite IV Intel FPGA IP Design Exampلی یوزر گائیڈ
4.4.1 TX ری سیٹ اور ابتدائی ترتیب
F-Tile Serial Lite IV Intel FPGA IP کے لیے TX ری سیٹ کی ترتیب حسب ذیل ہے: 1. Assert tx_pcs_fec_phy_reset_n، tx_core_rst_n، اور reconfig_reset
ایک ساتھ F-ٹائل ہارڈ IP، MAC، اور ری کنفیگریشن بلاکس کو دوبارہ ترتیب دینے کے لیے۔ tx_pcs_fec_phy_reset_n کو ریلیز کریں اور tx_reset_ack کے انتظار کے بعد ری کنفیگریشن ری سیٹ کریں تاکہ یہ یقینی بنایا جا سکے کہ بلاکس درست طریقے سے ری سیٹ ہیں۔ 2. پھر IP phy_tx_lanes_stable، tx_pll_locked، اور tx_pcs_fec_phy_reset_n ری سیٹ کے جاری ہونے کے بعد phy_ehip_ready سگنلز پر زور دیتا ہے، یہ بتانے کے لیے کہ TX PHY ٹرانسمیشن کے لیے تیار ہے۔ 3. phy_ehip_ready سگنل زیادہ ہونے کے بعد tx_core_rst_n سگنل ختم ہوجاتا ہے۔ 4. ایک بار جب MAC ری سیٹ سے باہر ہو جاتا ہے تو IP MII انٹرفیس پر IDLE حروف کو منتقل کرنا شروع کر دیتا ہے۔ TX لین کی سیدھ اور سکیونگ کی کوئی ضرورت نہیں ہے کیونکہ تمام لین ایک ہی گھڑی کا استعمال کرتی ہیں۔ 5. IDLE حروف کو منتقل کرنے کے دوران، MAC tx_link_up سگنل پر زور دیتا ہے۔ 6. اس کے بعد MAC ایک مقررہ وقفہ پر START/END یا END/START CW کے ساتھ جوڑ بنایا ہوا ALIGN منتقل کرنا شروع کر دیتا ہے تاکہ منسلک وصول کنندہ کی لین الائنمنٹ کا عمل شروع کیا جا سکے۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 38

تاثرات بھیجیں۔

4. فنکشنل تفصیل 683074 | 2022.04.28

تصویر 26۔

TX ری سیٹ اور ابتدائی وقت کا خاکہ
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _ مقفل

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2 RX ری سیٹ اور ابتدائی ترتیب
F-Tile Serial Lite IV Intel FPGA IP کے لیے RX ری سیٹ ترتیب حسب ذیل ہے:
1. F-ٹائل ہارڈ IP، MAC، اور ری کنفیگریشن بلاکس کو دوبارہ ترتیب دینے کے لیے بیک وقت rx_pcs_fec_phy_reset_n، rx_core_rst_n، اور reconfig_reset پر زور دیں۔ rx_pcs_fec_phy_reset_n ریلیز کریں اور rx_reset_ack کا انتظار کرنے کے بعد ری کنفیگریشن ری سیٹ کریں تاکہ یہ یقینی بنایا جا سکے کہ بلاکس ٹھیک طرح سے ری سیٹ ہیں۔
2. IP پھر اپنی مرضی کے PCS ری سیٹ کے جاری ہونے کے بعد phy_rx_pcs_ready سگنل پر زور دیتا ہے، یہ بتانے کے لیے کہ RX PHY ٹرانسمیشن کے لیے تیار ہے۔
3. phy_rx_pcs_ready سگنل زیادہ ہونے کے بعد rx_core_rst_n سگنل ختم ہوجاتا ہے۔
4. RX MAC دوبارہ ترتیب دینے کے بعد اور START/END یا END/START CW کے ساتھ جوڑا ALIGN موصول ہونے کے بعد IP لین کی سیدھ کا عمل شروع کرتا ہے۔
5. RX ڈیسکیو بلاک rx_link_up سگنل پر زور دیتا ہے جب تمام لین کی سیدھ مکمل ہو جاتی ہے۔
6. پھر IP صارف کی منطق کو rx_link_up سگنل پر زور دیتا ہے تاکہ یہ ظاہر کیا جا سکے کہ RX لنک ڈیٹا کا استقبال شروع کرنے کے لیے تیار ہے۔

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 39

4. فنکشنل تفصیل 683074 | 2022.04.28

شکل 27. RX ری سیٹ اور انیشیلائزیشن ٹائمنگ ڈایاگرام
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5 لنک کی شرح اور بینڈوتھ کی کارکردگی کا حساب کتاب

F-Tile Serial Lite IV Intel FPGA IP بینڈوتھ کی کارکردگی کا حساب کتاب ذیل میں ہے:

بینڈوتھ کی کارکردگی = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – rl2_r_4)

ٹیبل 17۔ بینڈوتھ ایفیشنسی متغیرات کی تفصیل

متغیر

تفصیل

خام_ریٹ برسٹ_سائز

یہ سیریل انٹرفیس کے ذریعہ حاصل کردہ بٹ ریٹ ہے۔ raw_rate = SERDES چوڑائی * ٹرانسیور گھڑی کی فریکوئنسی Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
برسٹ سائز کی قدر۔ اوسط بینڈوڈتھ کی کارکردگی کا حساب لگانے کے لیے، عام برسٹ سائز ویلیو استعمال کریں۔ زیادہ سے زیادہ شرح کے لیے، زیادہ سے زیادہ برسٹ سائز ویلیو استعمال کریں۔

burst_size_ovhd

برسٹ سائز اوور ہیڈ ویلیو۔
فل موڈ میں، burst_size_ovhd ویلیو START اور END جوڑا CWs کا حوالہ دے رہی ہے۔
بنیادی وضع میں، کوئی burst_size_ovhd نہیں ہے کیونکہ کوئی START اور END جوڑا CWs نہیں ہے۔

align_marker_period

اس مدت کی قدر جہاں ایک سیدھ مارکر داخل کیا جاتا ہے۔ قیمت تالیف کے لیے 81920 گھڑی سائیکل اور تیز نقلی کے لیے 1280 ہے۔ یہ قدر PCS ہارڈ لاجک سے حاصل کی گئی ہے۔

align_marker_width srl4_align_period

گھڑی کے چکروں کی تعداد جہاں درست الائنمنٹ مارکر سگنل زیادہ ہوتا ہے۔
دو الائنمنٹ مارکر کے درمیان گھڑی کے چکروں کی تعداد۔ آپ IP پیرامیٹر ایڈیٹر میں الائنمنٹ پیریڈ پیرامیٹر کا استعمال کرتے ہوئے اس قدر کو سیٹ کر سکتے ہیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 40

تاثرات بھیجیں۔

4. فنکشنل تفصیل 683074 | 2022.04.28
لنک کی شرح کا حساب ذیل کے طور پر ہے: مؤثر شرح = بینڈوڈتھ کی کارکردگی * raw_rate آپ درج ذیل مساوات کے ساتھ زیادہ سے زیادہ صارف گھڑی کی فریکوئنسی حاصل کرسکتے ہیں۔ زیادہ سے زیادہ یوزر کلاک فریکوئنسی کا حساب لگاتا ہے کہ مسلسل ڈیٹا سٹریمنگ ہوتی ہے اور صارف کی منطق پر کوئی IDLE سائیکل نہیں ہوتا ہے۔ یہ شرح FIFO کے اوور فلو سے بچنے کے لیے صارف کی منطق FIFO کو ڈیزائن کرتے وقت اہم ہے۔ زیادہ سے زیادہ صارف کی گھڑی کی فریکوئنسی = موثر شرح / 64

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 41

683074 | 2022.04.28 تاثرات بھیجیں۔

5 پیرامیٹرز

ٹیبل 18۔ ایف ٹائل سیریل لائٹ IV انٹیل ایف پی جی اے آئی پی پیرامیٹر کی تفصیل

پیرامیٹر

قدر

طے شدہ

تفصیل

عمومی ڈیزائن کے اختیارات

PMA ماڈیولیشن کی قسم

· PAM4 · NRZ

PAM4

PCS ماڈیولیشن موڈ کو منتخب کریں۔

پی ایم اے کی قسم

· FHT · FGT

ایف جی ٹی

ٹرانسیور کی قسم منتخب کرتا ہے۔

پی ایم اے ڈیٹا کی شرح

PAM4 موڈ کے لیے:
— FGT ٹرانسیور کی قسم: 20 Gbps 58 Gbps
- FHT ٹرانسیور کی قسم: 56.1 Gbps، 58 Gbps، 116 Gbps
NRZ وضع کے لیے:
— FGT ٹرانسیور کی قسم: 10 Gbps 28.05 Gbps
- FHT ٹرانسیور کی قسم: 28.05 Gbps، 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

ٹرانسمیشن اور دیگر اوور ہیڈز کو شامل کرنے والے ٹرانسیور کے آؤٹ پٹ پر موثر ڈیٹا کی شرح کی وضاحت کرتا ہے۔ قدر کا حساب IP کے ذریعے Gbps یونٹ میں 1 اعشاریہ تک کی جگہ پر کر کے لگایا جاتا ہے۔

پی ایم اے موڈ

· ڈوپلیکس · Tx · Rx

ڈوپلیکس

FHT ٹرانسیور کی قسم کے لیے، تعاون یافتہ سمت صرف ڈوپلیکس ہے۔ FGT ٹرانسیور کی قسم کے لیے، تعاون یافتہ سمت Duplex, Tx، اور Rx ہے۔

پی ایم اے کی تعداد

PAM4 موڈ کے لیے:

گلیاں

- 1 سے 12

NRZ وضع کے لیے:

- 1 سے 16

لین کی تعداد منتخب کریں۔ سمپلیکس ڈیزائن کے لیے، لین کی تائید شدہ تعداد 1 ہے۔

PLL حوالہ گھڑی کی فریکوئنسی

FHT ٹرانسیور کی قسم کے لیے: 156.25 میگاہرٹز
· FGT ٹرانسیور کی قسم کے لیے: 27.5 MHz 379.84375 MHz، منتخب ٹرانسیور ڈیٹا کی شرح پر منحصر ہے۔

FHT ٹرانسیور کی قسم کے لیے: 156.25 میگاہرٹز
· FGT ٹرانسیور کی قسم کے لیے: 165 میگاہرٹز

ٹرانسیور کی حوالہ گھڑی کی تعدد کی وضاحت کرتا ہے۔

سسٹم پی ایل ایل

—

حوالہ گھڑی

تعدد

170 میگاہرٹز

صرف FHT ٹرانسیور قسم کے لیے دستیاب ہے۔ سسٹم PLL حوالہ گھڑی کی وضاحت کرتا ہے اور سسٹم PLL گھڑی پیدا کرنے کے لیے F-Tile Reference اور System PLL Clock Intel FPGA IP کے ان پٹ کے طور پر استعمال کیا جائے گا۔

سسٹم PLL فریکوئنسی
سیدھ کا دورانیہ

- 128 65536

RS-FEC کو فعال کریں۔

فعال کریں۔

876.5625 میگاہرٹز 128 فعال کریں۔

سسٹم PLL گھڑی کی فریکوئنسی کی وضاحت کرتا ہے۔
سیدھ مارکر کی مدت بتاتا ہے۔ قدر x2 ہونی چاہیے۔ RS-FEC خصوصیت کو فعال کرنے کے لیے آن کریں۔
جاری…

ISO 9001:2015 رجسٹرڈ

5. پیرامیٹرز 683074 | 2022.04.28

پیرامیٹر

قدر

طے شدہ

تفصیل

غیر فعال کریں۔

PAM4 PCS ماڈیولیشن موڈ کے لیے، RS-FEC ہمیشہ فعال ہوتا ہے۔

یوزر انٹرفیس

سٹریمنگ موڈ

· مکمل · بنیادی

مکمل

آئی پی کے لیے ڈیٹا سٹریمنگ کو منتخب کریں۔

مکمل: یہ موڈ ایک فریم کے اندر پیکٹ کا آغاز اور پیکٹ کا اختتام سائیکل بھیجتا ہے۔

بنیادی: یہ ایک خالص سٹریمنگ موڈ ہے جہاں بینڈوتھ کو بڑھانے کے لیے ڈیٹا کو بغیر شروع کے پیکٹ، خالی، اور آخر کے پیکٹ کے بھیجا جاتا ہے۔

CRC کو فعال کریں۔

غیر فعال کو فعال کریں

غیر فعال کریں۔

CRC خرابی کا پتہ لگانے اور درست کرنے کو فعال کرنے کے لیے آن کریں۔

خودکار سیدھ کو فعال کریں۔

غیر فعال کو فعال کریں

غیر فعال کریں۔

خودکار لین الائنمنٹ فیچر کو فعال کرنے کے لیے آن کریں۔

ڈیبگ اینڈ پوائنٹ کو فعال کریں۔

غیر فعال کو فعال کریں

غیر فعال کریں۔

آن ہونے پر، F-Tile Serial Lite IV Intel FPGA IP میں ایک ایمبیڈڈ ڈیبگ اینڈ پوائنٹ شامل ہوتا ہے جو اندرونی طور پر Avalon میموری میپڈ انٹرفیس سے جڑتا ہے۔ IP J کے ذریعے کچھ ٹیسٹ اور ڈیبگ افعال انجام دے سکتا ہے۔TAG سسٹم کنسول کا استعمال کرتے ہوئے ڈیفالٹ ویلیو آف ہے۔

سمپلیکس ضم کرنا (یہ پیرامیٹر ترتیب صرف اس وقت دستیاب ہے جب آپ FGT ڈوئل سمپلیکس ڈیزائن کو منتخب کرتے ہیں۔)

اسی FGT چینل(ز) پر رکھے گئے دوسرے سیریل لائٹ IV سمپلیکس IP پر RSFEC فعال ہے۔

غیر فعال کو فعال کریں

غیر فعال کریں۔

اگر آپ کو NRZ ٹرانسیور موڈ کے لیے ڈوئل سمپلیکس ڈیزائن میں F-Tile Serial Lite IV Intel FPGA IP کے لیے RS-FEC فعال اور غیر فعال کنفیگریشن کے مرکب کی ضرورت ہو تو اس اختیار کو آن کریں، جہاں TX اور RX دونوں ایک ہی FGT پر رکھے گئے ہیں۔ چینل

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 43

683074 | 2022.04.28 تاثرات بھیجیں۔

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سگنلز

6.1۔ گھڑی کے سگنل

ٹیبل 19۔ گھڑی کے سگنل

نام

چوڑائی کی سمت

تفصیل

tx_core_clkout

TX کسٹم PCS انٹرفیس، TX MAC اور صارف کی منطق کے لیے TX کور کلاک آؤٹ پٹ

TX ڈیٹا پاتھ۔

یہ گھڑی حسب ضرورت پی سی ایس بلاک سے تیار کی گئی ہے۔

rx_core_clkout

RX کسٹم PCS انٹرفیس، RX ڈیسکیو FIFO، RX MAC کے لیے آؤٹ پٹ RX کور کلاک

اور RX ڈیٹا پاتھ میں صارف کی منطق۔

یہ گھڑی حسب ضرورت پی سی ایس بلاک سے تیار کی گئی ہے۔

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

ان پٹ ٹرانسیور حوالہ گھڑی۔

جب ٹرانسیور کی قسم FGT پر سیٹ ہو، تو اس گھڑی کو F-Tile Reference and System PLL گھڑیاں Intel FPGA IP کے آؤٹ پٹ سگنل (out_refclk_fgt_0) سے جوڑیں۔ جب ٹرانسیور کی قسم FHT پر سیٹ ہو تو جڑیں۔

یہ گھڑی F-Tile Reference اور System PLL کلاک Intel FPGA IP کے آؤٹ پٹ سگنل (out_fht_cmmpll_clk_0) پر ہے۔

معاون فریکوئنسی رینج کے لیے پیرامیٹرز سے رجوع کریں۔

ٹرانسیور ری کنفیگریشن انٹرفیس کے لیے ان پٹ ان پٹ گھڑی۔

گھڑی کی فریکوئنسی 100 سے 162 میگاہرٹز ہے۔

اس ان پٹ کلاک سگنل کو بیرونی کلاک سرکٹس یا آسیلیٹرز سے جوڑیں۔

ٹرانسیور ری کنفیگریشن انٹرفیس کے لیے ان پٹ ان پٹ گھڑی۔

گھڑی کی فریکوئنسی 100 سے 162 میگاہرٹز ہے۔

اس ان پٹ کلاک سگنل کو بیرونی کلاک سرکٹس یا آسیلیٹرز سے جوڑیں۔

out_systemll_clk_ 1

ان پٹ

سسٹم PLL گھڑی۔
اس گھڑی کو F-Tile Reference and System PLL Clocks Intel FPGA IP کے آؤٹ پٹ سگنل (out_systempll_clk_0) سے مربوط کریں۔

صفحہ 42 پر متعلقہ معلومات کے پیرامیٹرز

6.2 سگنل ری سیٹ کریں۔

جدول 20. سگنلز کو دوبارہ ترتیب دیں۔

نام

چوڑائی کی سمت

tx_core_rst_n

ان پٹ

گھڑی کا ڈومین غیر مطابقت پذیر

rx_core_rst_n

ان پٹ

غیر مطابقت پذیر

tx_pcs_fec_phy_reset_n 1

ان پٹ

غیر مطابقت پذیر

تفصیل

فعال کم ری سیٹ سگنل۔ F-Tile Serial Lite IV TX MAC کو دوبارہ ترتیب دیتا ہے۔

فعال کم ری سیٹ سگنل۔ F-Tile Serial Lite IV RX MAC کو دوبارہ ترتیب دیتا ہے۔

فعال کم ری سیٹ سگنل۔

جاری…

ISO 9001:2015 رجسٹرڈ

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سگنلز 683074 | 2022.04.28

نام

چوڑائی سمت گھڑی ڈومین

تفصیل

F-Tile Serial Lite IV TX کسٹم PCS کو ری سیٹ کرتا ہے۔

rx_pcs_fec_phy_reset_n 1

ان پٹ

غیر مطابقت پذیر

فعال کم ری سیٹ سگنل۔ F-Tile Serial Lite IV RX کسٹم PCS کو دوبارہ سیٹ کرتا ہے۔

reconfig_reset

ان پٹ

reconfig_clk ایکٹو ہائی ری سیٹ سگنل۔

Avalon میموری میپڈ انٹرفیس ری کنفیگریشن بلاک کو ری سیٹ کرتا ہے۔

reconfig_sl_reset

ان پٹ reconfig_sl_clk ایکٹو-ہائی ری سیٹ سگنل۔

Avalon میموری میپڈ انٹرفیس ری کنفیگریشن بلاک کو ری سیٹ کرتا ہے۔

6.3 میک سگنلز

ٹیبل 21۔

TX MAC سگنلز
اس جدول میں، N IP پیرامیٹر ایڈیٹر میں سیٹ کردہ لین کی تعداد کی نمائندگی کرتا ہے۔

نام

چوڑائی

ڈائریکشن کلاک ڈومین

تفصیل

tx_avs_ready

آؤٹ پٹ tx_core_clkout Avalon اسٹریمنگ سگنل۔

جب زور دیا جائے تو اشارہ کرتا ہے کہ TX MAC ڈیٹا کو قبول کرنے کے لیے تیار ہے۔

tx_avs_data

· (64*N)*2 (PAM4 موڈ)
· 64*N (NRZ موڈ)

ان پٹ

tx_core_clkout Avalon اسٹریمنگ سگنل۔ TX ڈیٹا۔

tx_avs_channel

ان پٹ tx_core_clkout Avalon اسٹریمنگ سگنل۔

موجودہ سائیکل پر منتقل کیے جانے والے ڈیٹا کا چینل نمبر۔

یہ سگنل بنیادی موڈ میں دستیاب نہیں ہے۔

tx_avs_valid

ان پٹ tx_core_clkout Avalon اسٹریمنگ سگنل۔

جب زور دیا جاتا ہے تو، اشارہ کرتا ہے کہ TX ڈیٹا سگنل درست ہے۔

tx_avs_startofpacket

ان پٹ tx_core_clkout Avalon اسٹریمنگ سگنل۔

جب زور دیا جائے تو، TX ڈیٹا پیکٹ کے آغاز کی نشاندہی کرتا ہے۔

ہر پیکٹ کے لیے صرف ایک گھڑی سائیکل کے لیے زور دیں۔

یہ سگنل بنیادی موڈ میں دستیاب نہیں ہے۔

tx_avs_endofpacket

ان پٹ tx_core_clkout Avalon اسٹریمنگ سگنل۔

جب زور دیا جائے تو، TX ڈیٹا پیکٹ کے اختتام کی طرف اشارہ کرتا ہے۔

ہر پیکٹ کے لیے صرف ایک گھڑی سائیکل کے لیے زور دیں۔

یہ سگنل بنیادی موڈ میں دستیاب نہیں ہے۔

tx_avs_empty

ان پٹ tx_core_clkout Avalon اسٹریمنگ سگنل۔

TX ڈیٹا کے آخری برسٹ میں غیر درست الفاظ کی تعداد کی نشاندہی کرتا ہے۔

یہ سگنل بنیادی موڈ میں دستیاب نہیں ہے۔

tx_num_valid_bytes_eob

ان پٹ

tx_core_clkout

حتمی برسٹ کے آخری لفظ میں درست بائٹس کی تعداد کی نشاندہی کرتا ہے۔ یہ سگنل بنیادی موڈ میں دستیاب نہیں ہے۔
جاری…

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 45

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سگنلز 683074 | 2022.04.28

نام tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

چوڑائی 1
1 1
این 5

ڈائریکشن کلاک ڈومین

تفصیل

ان پٹ

tx_core_clkout

جب زور دیا جاتا ہے، تو یہ سگنل صارف کی وضاحت شدہ معلومات کا چکر شروع کرتا ہے۔
tx_startofpacket دعوے کے طور پر اسی گھڑی کے چکر پر اس سگنل پر زور دیں۔
یہ سگنل بنیادی موڈ میں دستیاب نہیں ہے۔

آؤٹ پٹ tx_core_clkout جب زور دیا جاتا ہے، اشارہ کرتا ہے کہ TX ڈیٹا لنک ڈیٹا کی منتقلی کے لیے تیار ہے۔

آؤٹ پٹ

tx_core_clkout

جب زور دیا جاتا ہے، تو یہ سگنل لین کی دوبارہ سیدھ شروع کرتا ہے۔
ALIGN CW بھیجنے کے لیے MAC کو متحرک کرنے کے لیے ایک گھڑی کے چکر کے لیے اس سگنل پر زور دیں۔

ان پٹ

tx_core_clkout جب دعویٰ کیا جاتا ہے، MAC منتخب لین میں CRC32 کی غلطی لگاتا ہے۔

آؤٹ پٹ tx_core_clkout استعمال نہیں کیا گیا۔

درج ذیل ٹائمنگ خاکہ ایک سابقہ کو دکھاتا ہے۔amp10 TX سیریل لین میں صارف کی منطق سے 10 الفاظ کے TX ڈیٹا کی ترسیل۔

تصویر 28۔

TX ڈیٹا ٹرانسمیشن ٹائمنگ ڈایاگرام
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19…… N-10..

0,1,2،9،XNUMX،XNUMX،…،XNUMX

… N-10..

لین 0

…………

STRT 0 10

N-10 END STRT 0

لین 1

…………

STRT 1 11

N-9 END STRT 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

لین 9

…………

STRT 9 19

N-1 END STRT 9

N-1 END IDLE IDLE

ٹیبل 22۔

RX MAC سگنلز
اس جدول میں، N IP پیرامیٹر ایڈیٹر میں سیٹ کردہ لین کی تعداد کی نمائندگی کرتا ہے۔

نام

چوڑائی

ڈائریکشن کلاک ڈومین

تفصیل

rx_avs_ready

ان پٹ rx_core_clkout Avalon سٹریمنگ سگنل۔

جب زور دیا جائے تو اشارہ کرتا ہے کہ صارف کی منطق ڈیٹا کو قبول کرنے کے لیے تیار ہے۔

rx_avs_data

(64*N)*2 (PAM4 موڈ)
64*N (NRZ وضع)

آؤٹ پٹ

rx_core_clkout Avalon اسٹریمنگ سگنل۔ RX ڈیٹا۔

rx_avs_channel

آؤٹ پٹ rx_core_clkout Avalon سٹریمنگ سگنل۔

ڈیٹا ہونے کا چینل نمبر

موجودہ سائیکل پر موصول.

یہ سگنل بنیادی موڈ میں دستیاب نہیں ہے۔

rx_avs_valid

آؤٹ پٹ rx_core_clkout Avalon سٹریمنگ سگنل۔

جاری…

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 46

تاثرات بھیجیں۔

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سگنلز 683074 | 2022.04.28

نام

چوڑائی

ڈائریکشن کلاک ڈومین

تفصیل

جب اصرار کیا جاتا ہے، اشارہ کرتا ہے کہ RX ڈیٹا سگنل درست ہے۔

rx_avs_startofpacket

آؤٹ پٹ rx_core_clkout Avalon سٹریمنگ سگنل۔

جب زور دیا جائے تو، RX ڈیٹا پیکٹ کے آغاز کی نشاندہی کرتا ہے۔

ہر پیکٹ کے لیے صرف ایک گھڑی سائیکل کے لیے زور دیں۔

یہ سگنل بنیادی موڈ میں دستیاب نہیں ہے۔

rx_avs_endofpacket

آؤٹ پٹ rx_core_clkout Avalon سٹریمنگ سگنل۔

جب زور دیا جائے تو، RX ڈیٹا پیکٹ کے اختتام کی طرف اشارہ کرتا ہے۔

ہر پیکٹ کے لیے صرف ایک گھڑی سائیکل کے لیے زور دیں۔

یہ سگنل بنیادی موڈ میں دستیاب نہیں ہے۔

rx_avs_empty

آؤٹ پٹ rx_core_clkout Avalon سٹریمنگ سگنل۔

RX ڈیٹا کے آخری برسٹ میں غیر درست الفاظ کی تعداد کی نشاندہی کرتا ہے۔

یہ سگنل بنیادی موڈ میں دستیاب نہیں ہے۔

rx_num_valid_bytes_eob

آؤٹ پٹ

rx_core_clkout حتمی برسٹ کے آخری لفظ میں درست بائٹس کی تعداد کی نشاندہی کرتا ہے۔
یہ سگنل بنیادی موڈ میں دستیاب نہیں ہے۔

rx_is_usr_cmd

آؤٹ پٹ rx_core_clkout جب دعوی کیا جاتا ہے، یہ سگنل صارف کو شروع کرتا ہے-

وضاحت شدہ معلومات سائیکل.

tx_startofpacket دعوے کے طور پر اسی گھڑی کے چکر پر اس سگنل پر زور دیں۔

یہ سگنل بنیادی موڈ میں دستیاب نہیں ہے۔

rx_link_up

آؤٹ پٹ rx_core_clkout جب زور دیا جاتا ہے، RX ڈیٹا لنک کی نشاندہی کرتا ہے۔

ڈیٹا کے استقبال کے لیے تیار ہے۔

rx_link_reinit

ان پٹ rx_core_clkout جب زور دیا جاتا ہے، یہ سگنل لین شروع کرتا ہے۔

دوبارہ صف بندی

اگر آپ ایبل آٹو الائنمنٹ کو غیر فعال کرتے ہیں، تو اس سگنل کو ایک کلاک سائیکل کے لیے لگائیں تاکہ MAC کو لین کو دوبارہ سیدھ میں لایا جا سکے۔ اگر Enable Auto Alignment سیٹ ہو تو، MAC خود بخود لین کو دوبارہ سیدھ میں لاتا ہے۔

آٹو الائنمنٹ کو فعال کرنے کے سیٹ ہونے پر اس سگنل پر زور نہ دیں۔

rx_error

(N*2*2)+3 (PAM4 موڈ)
(N*2)*3 (NRZ وضع)

آؤٹ پٹ

rx_core_clkout

جب زور دیا جاتا ہے، RX ڈیٹا پاتھ میں خرابی کے حالات کی نشاندہی کرتا ہے۔
· [(N*2+2):N+3] = مخصوص لین کے لیے PCS کی خرابی کی نشاندہی کرتا ہے۔
· [N+2] = صف بندی کی خرابی کی نشاندہی کرتا ہے۔ اگر اس بات پر زور دیا جائے تو لین کی سیدھ کو دوبارہ شروع کریں۔
· [N+1]= اشارہ کرتا ہے کہ جب صارف منطق تیار نہیں ہوتی ہے تو ڈیٹا کو صارف کی منطق کو بھیج دیا جاتا ہے۔
· [N] = صف بندی کے نقصان کی نشاندہی کرتا ہے۔
· [(N-1):0] = اشارہ کرتا ہے کہ ڈیٹا میں CRC کی خرابی ہے۔

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 47

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سگنلز 683074 | 2022.04.28

6.4 ٹرانسیور ری کنفیگریشن سگنلز

ٹیبل 23۔

پی سی ایس ری کنفیگریشن سگنلز
اس جدول میں، N IP پیرامیٹر ایڈیٹر میں سیٹ کردہ لین کی تعداد کی نمائندگی کرتا ہے۔

نام

چوڑائی

ڈائریکشن کلاک ڈومین

تفصیل

reconfig_sl_read

ان پٹ reconfig_sl_ PCS ری کنفیگریشن ریڈ کمانڈ

clk

سگنل

reconfig_sl_write

ان پٹ reconfig_sl_ PCS ری کنفیگریشن لکھیں۔

clk

کمانڈ سگنل.

reconfig_sl_address

14 بٹس + clogb2N

ان پٹ

reconfig_sl_ clk

منتخب کردہ لین میں PCS ری کنفیگریشن Avalon میموری میپڈ انٹرفیس ایڈریس کی وضاحت کرتا ہے۔
ہر لین میں 14 بٹس ہوتے ہیں اور اوپری بٹس سے مراد لین آفسیٹ ہے۔
Example، 4-لین NRZ/PAM4 ڈیزائن کے لیے، reconfig_sl_address[13:0] کے ساتھ ایڈریس ویلیو کا حوالہ دیتے ہوئے:
reconfig_sl_address[15:1 4] سیٹ 00 = ایڈریس لین 0 کے لیے۔
reconfig_sl_address[15:1 4] سیٹ 01 = ایڈریس لین 1 کے لیے۔
reconfig_sl_address[15:1 4] سیٹ 10 = ایڈریس لین 2 کے لیے۔
reconfig_sl_address[15:1 4] سیٹ 11 = ایڈریس لین 3 کے لیے۔

reconfig_sl_readdata

آؤٹ پٹ reconfig_sl_ PCS ری کنفیگریشن ڈیٹا کی وضاحت کرتا ہے۔

clk

a میں تیار سائیکل کے ذریعہ پڑھنا

منتخب لین.

reconfig_sl_waitrequest

آؤٹ پٹ reconfig_sl_ PCS ری کنفیگریشن کی نمائندگی کرتا ہے۔

clk

ایولون میموری میپڈ انٹرفیس

ایک منتخب لین میں سگنل روکنا۔

reconfig_sl_writedata

ان پٹ reconfig_sl_ PCS ری کنفیگریشن ڈیٹا کی وضاحت کرتا ہے۔

clk

a میں رائٹ سائیکل پر لکھا جانا

منتخب لین.

reconfig_sl_readdata_vali

آؤٹ پٹ

reconfig_sl_ PCS کی تشکیل نو کی وضاحت کرتا ہے۔

clk

موصولہ ڈیٹا ایک منتخب میں درست ہے۔

لین

ٹیبل 24۔

ایف ٹائل ہارڈ آئی پی ری کنفیگریشن سگنلز
اس جدول میں، N IP پیرامیٹر ایڈیٹر میں سیٹ کردہ لین کی تعداد کی نمائندگی کرتا ہے۔

نام

چوڑائی

ڈائریکشن کلاک ڈومین

تفصیل

reconfig_read

ان پٹ reconfig_clk PMA ری کنفیگریشن پڑھی گئی۔

کمانڈ سگنل.

reconfig_write

ان پٹ reconfig_clk PMA ری کنفیگریشن لکھیں۔

کمانڈ سگنل.

reconfig_address

18 بٹس + clog2bN

ان پٹ

reconfig_clk

منتخب کردہ لین میں PMA Avalon میموری میپڈ انٹرفیس ایڈریس کی وضاحت کرتا ہے۔
جاری…

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 48

تاثرات بھیجیں۔

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سگنلز 683074 | 2022.04.28

نام
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

چوڑائی
32 1 32 1

ڈائریکشن کلاک ڈومین

تفصیل

PAM4 اشتہار NRZ دونوں طریقوں میں، ہر لین میں 18 بٹس ہوتے ہیں اور بقیہ اوپری بٹس لین آفسیٹ کو کہتے ہیں۔
Exampلی، 4 لین ڈیزائن کے لیے:
reconfig_address[19:18] سیٹ 00 = ایڈریس لین 0 کے لیے۔
reconfig_address[19:18] سیٹ 01 = ایڈریس لین 1 کے لیے۔
reconfig_address[19:18] سیٹ 10 = ایڈریس لین 2 کے لیے۔
reconfig_address[19:18] سیٹ 11 = ایڈریس لین 3 کے لیے۔

آؤٹ پٹ

reconfig_clk منتخب لین میں تیار سائیکل کے ذریعے پڑھنے کے لیے PMA ڈیٹا کی وضاحت کرتا ہے۔

آؤٹ پٹ

reconfig_clk منتخب لین میں PMA Avalon میموری میپڈ انٹرفیس اسٹالنگ سگنل کی نمائندگی کرتا ہے۔

ان پٹ

reconfig_clk منتخب لین میں رائٹ سائیکل پر لکھے جانے کے لیے PMA ڈیٹا کی وضاحت کرتا ہے۔

آؤٹ پٹ

reconfig_clk واضح کرتا ہے کہ PMA ری کنفیگریشن موصول ہونے والا ڈیٹا منتخب لین میں درست ہے۔

6.5 پی ایم اے سگنلز

ٹیبل 25۔

پی ایم اے سگنلز
اس جدول میں، N IP پیرامیٹر ایڈیٹر میں سیٹ کردہ لین کی تعداد کی نمائندگی کرتا ہے۔

نام

چوڑائی

ڈائریکشن کلاک ڈومین

تفصیل

phy_tx_lanes_stable

N*2 (PAM4 موڈ)
N (NRZ وضع)

آؤٹ پٹ

غیر مطابقت پذیر جب زور دیا جاتا ہے، اشارہ کرتا ہے کہ TX ڈیٹا پاتھ ڈیٹا بھیجنے کے لیے تیار ہے۔

tx_pll_locked

N*2 (PAM4 موڈ)
N (NRZ وضع)

آؤٹ پٹ

غیر مطابقت پذیر جب زور دیا جاتا ہے، ظاہر کرتا ہے کہ TX PLL نے لاک کی حیثیت حاصل کر لی ہے۔

phy_ehip_ready

N*2 (PAM4 موڈ)
N (NRZ وضع)

آؤٹ پٹ

غیر مطابقت پذیر

جب زور دیا جاتا ہے، اشارہ کرتا ہے کہ کسٹم پی سی ایس نے اندرونی ابتداء مکمل کر لی ہے اور ٹرانسمیشن کے لیے تیار ہے۔
یہ سگنل tx_pcs_fec_phy_reset_n اور tx_pcs_fec_phy_reset_nare ختم کرنے کے بعد ظاہر ہوتا ہے۔

tx_serial_data

آؤٹ پٹ TX سیریل کلاک TX سیریل پن۔

rx_serial_data

ان پٹ RX سیریل کلاک RX سیریل پن۔

phy_rx_block_lock

N*2 (PAM4 موڈ)
N (NRZ وضع)

آؤٹ پٹ

غیر مطابقت پذیر جب زور دیا جاتا ہے، اشارہ کرتا ہے کہ لین کے لیے 66b بلاک کی سیدھ مکمل ہو گئی ہے۔

rx_cdr_lock

N*2 (PAM4 موڈ)

آؤٹ پٹ

غیر مطابقت پذیر

جب زور دیا جائے تو اشارہ کرتا ہے کہ برآمد شدہ گھڑیاں ڈیٹا پر مقفل ہیں۔
جاری…

تاثرات بھیجیں۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 49

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سگنلز 683074 | 2022.04.28

نام phy_rx_pcs_ready phy_rx_hi_ber

چوڑائی

ڈائریکشن کلاک ڈومین

تفصیل

N (NRZ وضع)

N*2 (PAM4 موڈ)
N (NRZ وضع)

آؤٹ پٹ

غیر مطابقت پذیر

جب زور دیا جائے تو اشارہ کرتا ہے کہ متعلقہ ایتھرنیٹ چینل کی RX لین مکمل طور پر منسلک ہیں اور ڈیٹا وصول کرنے کے لیے تیار ہیں۔

N*2 (PAM4 موڈ)
N (NRZ وضع)

آؤٹ پٹ

غیر مطابقت پذیر

جب زور دیا جائے تو اشارہ کرتا ہے کہ متعلقہ ایتھرنیٹ چینل کا RX PCS HI BER حالت میں ہے۔

F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ 50

تاثرات بھیجیں۔

683074 | 2022.04.28 تاثرات بھیجیں۔

7. F-Tile Serial Lite IV Intel FPGA IP کے ساتھ ڈیزائننگ

7.1 رہنما خطوط کو دوبارہ ترتیب دیں۔
اپنے سسٹم لیول ری سیٹ کو لاگو کرنے کے لیے ان ری سیٹ گائیڈ لائنز پر عمل کریں۔
TX اور RX PCS کو بیک وقت ری سیٹ کرنے کے لیے tx_pcs_fec_phy_reset_n اور rx_pcs_fec_phy_reset_n سگنلز کو سسٹم کی سطح پر ایک ساتھ باندھیں۔
ایک ہی وقت میں tx_pcs_fec_phy_reset_n، rx_pcs_fec_phy_reset_n، tx_core_rst_n، rx_core_rst_n، اور reconfig_reset سگنلز پر زور دیں۔ آئی پی ری سیٹ اور ابتدائی ترتیب کے بارے میں مزید معلومات کے لیے ری سیٹ اور لنک انیشیلائزیشن سے رجوع کریں۔
tx_pcs_fec_phy_reset_n، اور rx_pcs_fec_phy_reset_n سگنل کو کم رکھیں، اور reconfig_reset سگنل کو زیادہ رکھیں اور tx_reset_ack اور rx_reset_ack کا انتظار کریں تاکہ F-ٹائل ہارڈ آئی پی اور ری کنفیگریشن بلاکس کو درست طریقے سے ری سیٹ کریں۔
FPGA ڈیوائسز کے درمیان تیزی سے لنک اپ حاصل کرنے کے لیے، منسلک F-Tile Serial Lite IV Intel FPGA IPs کو ایک ہی وقت میں دوبارہ ترتیب دیں۔ F-Tile Serial Lite IV Intel FPGA IP Design Ex کا حوالہ دیں۔ampٹول کٹ کا استعمال کرتے ہوئے IP TX اور RX لنک کی نگرانی کے بارے میں معلومات کے لیے صارف گائیڈ۔
متعلقہ معلومات
صفحہ 37 پر دوبارہ ترتیب دیں اور لنک شروع کریں۔
· F-Tile Serial Lite IV Intel FPGA IP ڈیزائن Exampلی یوزر گائیڈ

7.2 خرابی سے نمٹنے کے رہنما خطوط

درج ذیل جدول میں خرابی سے نمٹنے کے رہنما خطوط کی فہرست دی گئی ہے جو کہ F-Tile Serial Lite IV Intel FPGA IP ڈیزائن کے ساتھ ہو سکتی ہیں۔

جدول 26۔ خرابی کی حالت اور ہینڈلنگ کے رہنما خطوط

خرابی کی حالت
ایک یا زیادہ لین ایک مقررہ وقت کے بعد مواصلت قائم نہیں کر سکتیں۔

رہنما اصول
درخواست کی سطح پر لنک کو دوبارہ ترتیب دینے کے لیے ٹائم آؤٹ سسٹم نافذ کریں۔

مواصلات قائم ہونے کے بعد ایک لین مواصلات سے محروم ہوجاتی ہے۔
ڈیسکیو عمل کے دوران ایک لین مواصلت کھو دیتی ہے۔

یہ ڈیٹا کی منتقلی کے مراحل کے بعد یا اس کے دوران ہو سکتا ہے۔ درخواست کی سطح پر لنک کے نقصان کا پتہ لگانے کو لاگو کریں اور لنک کو دوبارہ ترتیب دیں۔
غلط لین کے لیے لنک کو دوبارہ شروع کرنے کے عمل کو لاگو کریں۔ آپ کو یقینی بنانا چاہیے کہ بورڈ روٹنگ 320 UI سے زیادہ نہ ہو۔

تمام لین کی سیدھ میں آنے کے بعد نقصان والی لین کی سیدھ۔

یہ ڈیٹا کی منتقلی کے مراحل کے بعد یا اس کے دوران ہو سکتا ہے۔ لین الائنمنٹ کے عمل کو دوبارہ شروع کرنے کے لیے ایپلیکیشن لیول پر لین الائنمنٹ نقصان کا پتہ لگانے کو لاگو کریں۔

ISO 9001:2015 رجسٹرڈ

683074 | 2022.04.28 تاثرات بھیجیں۔

8. F-Tile Serial Lite IV Intel FPGA IP صارف گائیڈ آرکائیوز

آئی پی ورژن وی 19.1 تک کے انٹیل کوارٹس پرائم ڈیزائن سویٹ سافٹ ویئر کے ورژن جیسے ہی ہیں۔ Intel Quartus Prime Design Suite سافٹ ویئر ورژن 19.2 یا اس کے بعد کے ورژن سے، IP cores میں ایک نئی IP ورژننگ اسکیم ہے۔

اگر IP کور ورژن درج نہیں ہے، تو پچھلے IP کور ورژن کے لیے صارف گائیڈ لاگو ہوتا ہے۔

انٹیل کوارٹس پرائم ورژن
21.3

آئی پی کور ورژن 3.0.0

صارف گائیڈ F-Tile Serial Lite IV Intel® FPGA IP صارف گائیڈ

ISO 9001:2015 رجسٹرڈ

683074 | 2022.04.28 تاثرات بھیجیں۔

9. F-Tile Serial Lite IV Intel FPGA IP صارف گائیڈ کے لیے دستاویز پر نظر ثانی کی تاریخ

دستاویز ورژن 2022.04.28۔
2021.11.16 2021.10.22 2021.08.18

انٹیل کوارٹس پرائم ورژن
22.1
21.3 21.3 21.2

IP ورژن 5.0.0
3.0.0 3.0.0 2.0.0

تبدیلیاں
· تازہ کاری شدہ جدول: F-Tile Serial Lite IV Intel FPGA IP خصوصیات — اضافی FHT ٹرانسیور ریٹ سپورٹ کے ساتھ ڈیٹا کی منتقلی کی تازہ ترین تفصیل: 58G NRZ، 58G PAM4، اور 116G PAM4
· تازہ کاری شدہ جدول: F-Tile Serial Lite IV Intel FPGA IP پیرامیٹر کی تفصیل - نیا پیرامیٹر شامل کیا گیا · سسٹم PLL حوالہ گھڑی کی فریکوئنسی · ڈیبگ اینڈ پوائنٹ کو فعال کریں - PMA ڈیٹا کی شرح کے لیے اقدار کو اپ ڈیٹ کیا گیا - GUI سے مماثل پیرامیٹر کے نام کی تازہ کاری
· جدول میں ڈیٹا کی منتقلی کے لیے تفصیل کو اپ ڈیٹ کیا گیا: F-Tile Serial Lite IV Intel FPGA IP خصوصیات۔
· ٹیبل کا نام تبدیل کرکے آئی پی کو F-ٹائل سیریل لائٹ IV انٹیل ایف پی جی اے آئی پی پیرامیٹر تفصیل میں وضاحت کے لیے پیرامیٹر سیکشن میں۔
تازہ کاری شدہ جدول: IP پیرامیٹرز: — ایک نیا پیرامیٹر شامل کیا گیا – اسی FGT چینل (زبانیں) پر رکھے گئے دوسرے سیریل لائٹ IV سمپلیکس IP پر RSFEC فعال۔ - ٹرانسیور ریفرنس کلاک فریکوئنسی کے لیے پہلے سے طے شدہ اقدار کو اپ ڈیٹ کیا گیا۔
ابتدائی رہائی۔

ISO 9001:2015 رجسٹرڈ

دستاویزات / وسائل

	انٹیل ایف ٹائل سیریل لائٹ IV انٹیل ایف پی جی اے آئی پی [پی ڈی ایف] یوزر گائیڈ ایف ٹائل سیریل لائٹ IV انٹیل ایف پی جی اے آئی پی، ایف ٹائل سیریل لائٹ IV، انٹیل ایف پی جی اے آئی پی
	انٹیل ایف ٹائل سیریل لائٹ IV انٹیل ایف پی جی اے آئی پی [پی ڈی ایف] یوزر گائیڈ F-Tile Serial Lite IV Intel FPGA IP، Serial Lite IV Intel FPGA IP، Lite IV Intel FPGA IP، IV Intel FPGA IP، FPGA IP، IP