F Tile Serial Lite IV Intel FPGA IP Kullanım Kılavuzu

İçindekiler saklamak

F Döşeme Seri Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu
Intel® Quartus® Prime Design Suite için güncellendi: 22.1 IP Sürümü: 5.0.0

Çevrimiçi Sürüm Geri Bildirim Gönder

UG-20324

Kimlik: 683074 Sürüm: 2022.04.28

İçindekiler
İçindekiler
1. F-Tile Serial Lite IV Intel® FPGA IP Kullanıcı Kılavuzu Hakkında………………………………………….. 4
2. F-Tile Seri Lite IV Intel FPGA IP Üzeriview…………………………………………………………. 6 2.1. Sürüm Bilgileri……………………………………………………………………………………..7 2.2. Desteklenen Özellikler………………………………………………………………………………….. 7 2.3. IP Sürümü Destek Düzeyi……………………………………………………………………………..8 2.4. Cihaz Hız Derecesi Desteği………………………………………………………………………..8 2.5. Kaynak Kullanımı ve Gecikme……………………………………………………………………9 2.6. Bant Genişliği Verimliliği……………………………………………………………………………………. 9
3. Başlarken…………………………………………………………………………………………………. 11 3.1. Intel FPGA IP Çekirdeklerinin Kurulumu ve Lisanslanması……………………………………………………… 11 3.1.1. Intel FPGA IP Değerlendirme Modu…………………………………………………………. 11 3.2. IP Parametrelerini ve Seçeneklerini Belirleme……………………………………………………… 14 3.3. Oluşturuldu File Yapı…………………………………………………………………………… 14 3.4. Intel FPGA IP Çekirdeklerinin Simülasyonu……………………………………………………………………… 16 3.4.1. Tasarımın Simülasyonu ve Doğrulanması…………………………………………………….. 17 3.5. Diğer EDA Araçlarında IP Çekirdeklerini Sentezleme…………………………………………………………. 17 3.6. Tam Tasarımın Derlenmesi…………………………………………………………………………..18
4. İşlevsel Açıklama……………………………………………………………………………………….. 19 4.1. TX Veriyolu……………………………………………………………………………………………..20 4.1.1. TX MAC Adaptörü………………………………………………………………………….. 21 4.1.2. Kontrol Kelimesi (CW) Ekleme…………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………28 4.1.4. TX MII Kodlayıcı……………………………………………………………………………….29 4.1.5. TX PCS ve PMA…………………………………………………………………………….. 30 4.2. RX Veri Yolu…………………………………………………………………………………………. 30 4.2.1. RX PCS ve PMA…………………………………………………………………………….. 31 4.2.2. RX MII Kod Çözücü…………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………………….. 31 4.2.4. RX Çarpıklığı………………………………………………………………………………….32 4.2.5. RX CW'nin Çıkarılması……………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Saat Mimarisi…………………………………………. 36 4.4. Sıfırlama ve Bağlantı Başlatma………………………………………………………………………..37 4.4.1. TX Sıfırlama ve Başlatma Sırası…………………………………………………. 38 4.4.2. RX Sıfırlama ve Başlatma Sırası…………………………………………………. 39 4.5. Bağlantı Hızı ve Bant Genişliği Verimliliği Hesaplaması………………………………………………….. 40
5. Parametreler……………………………………………………………………………………………………. 42
6. F-Tile Seri Lite IV Intel FPGA IP Arayüz Sinyalleri………………………………………………….. 44 6.1. Saat Sinyalleri………………………………………………………………………………………….44 6.2. Sinyalleri Sıfırla………………………………………………………………………………………… 44 6.3. MAC Sinyalleri…………………………………………………………………………………………….. 45 6.4. Alıcı-Verici Yeniden Yapılandırma Sinyalleri……………………………………………………………… 48 6.5. PMA Sinyalleri………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 2

Geri bildirim gönder

İçindekiler
7. F-Tile Serial Lite IV Intel FPGA IP ile Tasarım…………………………………………………… 51 7.1. Yönergeleri Sıfırla……………………………………………………………………………………….. 51 7.2. Hata İşleme Yönergeleri…………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP Kullanıcı Kılavuzu Arşivleri…………………………………………. 52 9. F-Tile Serial Lite IV Intel FPGA IP Kullanıcı Kılavuzu için Belge Revizyon Geçmişi………53

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 3

683074 | 2022.04.28 Geri Bildirim Gönder

1. F-Tile Serial Lite IV Intel® FPGA IP Kullanıcı Kılavuzu Hakkında

Bu belgede IP özellikleri, mimari açıklaması, oluşturulacak adımlar ve Intel AgilexTM cihazlarındaki F-tile alıcı-vericilerini kullanarak F-Tile Serial Lite IV Intel® FPGA IP'yi tasarlama yönergeleri açıklanmaktadır.

Hedef Kitle

Bu belge aşağıdaki kullanıcılara yöneliktir:
· Tasarım mimarlarının sistem düzeyinde tasarım planlama aşamasında IP seçimi yapması
· IP'yi sistem düzeyindeki tasarımlarına entegre ederken donanım tasarımcıları
· Sistem düzeyinde simülasyon ve donanım doğrulama aşamalarında doğrulama mühendisleri

İlgili Belgeler

Aşağıdaki tabloda F-Tile Serial Lite IV Intel FPGA IP ile ilgili diğer referans belgeleri listelenmektedir.

Tablo 1.

İlgili Belgeler

Referans

F-Tile Seri Lite IV Intel FPGA IP Tasarım ExampKullanıcı Kılavuzu

Intel Agilex Cihaz Veri Sayfası

Tanım
Bu belge, eski F-Tile Serial Lite IV Intel FPGA IP tasarımının oluşturulmasını, kullanım yönergelerini ve işlevsel açıklamasını sağlarampIntel Agilex cihazlarındaki dosyalar.
Bu belgede Intel Agilex cihazlarının elektriksel özellikleri, anahtarlama özellikleri, yapılandırma özellikleri ve zamanlaması açıklanmaktadır.

Tablo 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Kısaltmalar ve Sözlük Kısaltma Listesi
Kısaltma

Genişleme Kontrol Kelimesi Reed-Solomon İletim Hatası Düzeltme Fiziksel Ortam Eklentisi Verici Alıcı Darbe-AmpYükseklik Modülasyonu 4 Seviyeli Sıfıra Dönüşsüz

devam etti…

Intel Kurumu. Tüm hakları Saklıdır. Intel, Intel logosu ve diğer Intel markaları, Intel Corporation'ın veya yan kuruluşlarının ticari markalarıdır. Intel, FPGA ve yarı iletken ürünlerinin Intel'in standart garantisine uygun olarak mevcut teknik özelliklere göre performansını garanti eder, ancak herhangi bir zamanda herhangi bir bildirimde bulunmaksızın herhangi bir ürün ve hizmette değişiklik yapma hakkını saklı tutar. Intel, yazılı olarak açıkça kabul etmedikçe, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanılmasından kaynaklanan hiçbir sorumluluk veya yükümlülük kabul etmez. Intel müşterilerinin, yayınlanmış herhangi bir bilgiye güvenmeden ve ürün veya hizmet siparişi vermeden önce cihaz özelliklerinin en son sürümünü edinmeleri önerilir. *Diğer adlar ve markalar başkalarının mülkiyetinde olabilir.

ISO 9001: 2015 Kayıtlı

1. F-Tile Serial Lite IV Hakkında Intel® FPGA IP Kullanıcı Kılavuzu 683074 | 2022.04.28

PCS MII XGMII

Kısaltma

Genişletme Fiziksel Kodlama Alt Katman Medyadan Bağımsız Arayüz 10 Gigabit Medyadan Bağımsız Arayüz

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 5

683074 | 2022.04.28 Geri Bildirim Gönder

2. F-Tile Seri Lite IV Intel FPGA IP Üzeriview

Şekil 1.

F-Tile Serial Lite IV Intel FPGA IP, çipten çipe, karttan karta ve arka panel uygulamaları için yüksek bant genişliğine sahip veri iletişimi için uygundur.

F-Tile Seri Lite IV Intel FPGA IP, medya erişim kontrolü (MAC), fiziksel kodlama alt katmanı (PCS) ve fiziksel medya eki (PMA) bloklarını içerir. IP, maksimum dört PAM56 hattıyla şerit başına 4 Gbps'ye kadar veya maksimum 28 NRZ şeridiyle şerit başına 16 Gbps'ye kadar veri aktarım hızlarını destekler. Bu IP, yüksek bant genişliği, düşük çerçeveler, düşük G/Ç sayısı sunar ve hem şerit sayısında hem de hızda yüksek ölçeklenebilirliği destekler. Bu IP aynı zamanda F-tile alıcı-vericinin Ethernet PCS modu ile çok çeşitli veri hızlarının desteğiyle kolayca yeniden yapılandırılabilir.

Bu IP iki iletim modunu destekler:
· Temel mod – Bu, bant genişliğini artırmak için verilerin paket başlangıcı, boş döngü ve paket sonu olmadan gönderildiği saf bir akış modudur. IP, bir çoğuşmanın başlangıcı olarak ilk geçerli veriyi alır.
· Tam mod – Bu bir paket aktarım modudur. Bu modda IP, sınırlayıcı olarak paketin başında ve sonunda bir çoğuşma ve bir senkronizasyon döngüsü gönderir.

F-Tile Seri Lite IV Yüksek Seviye Blok Diyagramı

Avalon Akış Arayüzü TX

F-Tile Seri Lite IV Intel FPGA IP
MAC TX
Teksas USRIF_CTRL

64*n şerit biti (NRZ modu)/ 2*n şerit biti (PAM4 modu)

Teksas MAC

Adaptör EKLE

MII KODLAMA

Özel PC'ler

Teksas Adeti

Teksas MII

EMIB KODLAMA KARIŞTIRICI FEC

Teksas PMA

n Şerit Bitleri (PAM4 modu)/ n Şerit Bitleri (NRZ modu)
TX Seri Arayüzü

Avalon Yayın Arayüzü RX
64*n şerit biti (NRZ modu)/ 2*n şerit biti (PAM4 modu)

RX PCS

CW RMV

ÇARPIKLIK

MII

& KOD ÇÖZMEYİ HİZALAMA

RX MII

EMİB

KOD ÇÖZME BLOK SENKRONİZASYONU ve FEC ÇÖZÜCÜ

RX PMA

Kurumsal Sosyal Sorumluluk

2n Şerit Biti (PAM4 modu)/ n Şerit Biti (NRZ modu) RX Seri Arayüzü
Avalon Bellek Eşlemeli Arayüz Kayıt Yapılandırması

Efsane

Yumuşak mantık

Sert mantık

ISO 9001: 2015 Kayıtlı

2. F-Tile Seri Lite IV Intel FPGA IP Üzeriview 683074 | 2022.04.28

F-Tile Serial Lite IV Intel FPGA IP tasarım ex oluşturabilirsinizampIP özellikleri hakkında daha fazla bilgi edinmek için dosyalar. F-Tile Serial Lite IV Intel FPGA IP Design Ex'e bakınample Kullanım Kılavuzu.
İlgili Bilgiler · İşlevsel Açıklama sayfa 19 · F-Tile Serial Lite IV Intel FPGA IP Design ExampKullanıcı Kılavuzu

2.1. Bilgi vermek

Intel FPGA IP sürümleri, v19.1'e kadar olan Intel Quartus® Prime Design Suite yazılım sürümleriyle eşleşir. Intel Quartus Prime Design Suite yazılımının 19.2 sürümünden itibaren Intel FPGA IP'nin yeni bir sürüm şeması vardır.

Intel FPGA IP sürüm (XYZ) numarası, her Intel Quartus Prime yazılım sürümüyle değişebilir. Bir değişiklik:

· X, IP'nin büyük bir revizyonunu belirtir. Intel Quartus Prime yazılımını güncellerseniz IP'yi yeniden oluşturmanız gerekir.
· Y, IP'nin yeni özellikler içerdiğini belirtir. Bu yeni özellikleri içerecek şekilde IP'nizi yeniden oluşturun.
· Z, IP'nin küçük değişiklikler içerdiğini gösterir. Bu değişiklikleri içerecek şekilde IP'nizi yeniden oluşturun.

Tablo 3.

F-Tile Serial Lite IV Intel FPGA IP Sürüm Bilgileri

Öğe IP Sürümü Intel Quartus Prime Sürümü Yayın Tarihi Sipariş Kodu

5.0.0 22.1 2022.04.28 IP-SLITE4F

Tanım

2.2. Desteklenen Özellikler
Aşağıdaki tabloda F-Tile Serial Lite IV Intel FPGA IP'de bulunan özellikler listelenmektedir:

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 7

2. F-Tile Seri Lite IV Intel FPGA IP Üzeriview 683074 | 2022.04.28

Tablo 4.

F-Tile Seri Lite IV Intel FPGA IP Özellikleri

Özellik

Tanım

Veri Transferi

· PAM4 modu için:
— FHT, maksimum 56.1 şeritle şerit başına yalnızca 58, 116 ve 4 Gbps'yi destekler.
— FGT, maksimum 58 şeritle şerit başına 12 Gbps'ye kadar destekler.
PAM18 modu için desteklenen alıcı-verici veri hızları hakkında daha fazla ayrıntı için 42. sayfadaki Tablo 4'e bakın.
· NRZ modu için:
— FHT, maksimum 28.05 şeritle şerit başına yalnızca 58 ve 4 Gbps'yi destekler.
— FGT, maksimum 28.05 şeritle şerit başına 16 Gbps'ye kadar destekler.
NRZ modu için desteklenen alıcı-verici veri hızları hakkında daha fazla ayrıntı için 18. sayfadaki Tablo 42'e bakın.
· Sürekli akış (Temel) veya paket (Tam) modlarını destekler.
· Düşük havai çerçeve paketlerini destekler.
· Her patlama boyutu için bayt ayrıntı düzeyi aktarımını destekler.
· Kullanıcı tarafından başlatılan veya otomatik şerit hizalamayı destekler.
· Programlanabilir hizalama periyodunu destekler.

Bilgisayarlar

· Yazılımsal mantık kaynaklarının azaltılması için Intel Agilex F-tile alıcı-vericileriyle arayüz oluşturan sert IP mantığını kullanır.
· 4GBASE-KP100 spesifikasyonu için PAM4 modülasyon modunu destekler. Bu modülasyon modunda RS-FEC her zaman etkindir.
· İsteğe bağlı RS-FEC modülasyon moduyla NRZ'yi destekler.
· 64b/66b kodlama kod çözmeyi destekler.

Hata Tespiti ve İşleme

· TX ve RX veri yollarında CRC hata kontrolünü destekler. · RX bağlantı hatası kontrolünü destekler. · RX PCS hata tespitini destekler.

Arayüzler

· Yalnızca bağımsız bağlantılara sahip tam çift yönlü paket aktarımını destekler.
· Düşük aktarım gecikmesi ile birden fazla FPGA cihazına noktadan noktaya bağlantı kullanır.
· Kullanıcı tanımlı komutları destekler.

2.3. IP Sürümü Destek Düzeyi

F-Tile Serial Lite IV Intel FPGA IP için Intel Quartus Prime yazılımı ve Intel FPGA cihaz desteği aşağıdaki gibidir:

Tablo 5.

IP Sürümü ve Destek Düzeyi

Intel Quartus Prime 22.1

Cihaz Intel Agilex F-tile alıcı-vericileri

IP Versiyon Simülasyonu Derleme Donanım Tasarımı

5.0.0

2.4. Cihaz Hız Sınıfı Desteği
F-Tile Seri Lite IV Intel FPGA IP, Intel Agilex F-tile cihazları için aşağıdaki hız derecelerini destekler: · Alıcı-verici hız derecesi: -1, -2 ve -3 · Çekirdek hız derecesi: -1, -2 ve - 3

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 8

Geri bildirim gönder

2. F-Tile Seri Lite IV Intel FPGA IP Üzeriview 683074 | 2022.04.28

İlgili Bilgiler
Intel Agilex Cihaz Veri Sayfası Intel Agilex F-tile alıcı-vericilerinde desteklenen veri hızı hakkında daha fazla bilgi.

2.5. Kaynak Kullanımı ve Gecikme

F-Tile Serial Lite IV Intel FPGA IP kaynakları ve gecikme süresi, Intel Quartus Prime Pro Edition yazılımının 22.1 sürümünden elde edildi.

Tablo 6.

Intel Agilex F-Tile Seri Lite IV Intel FPGA IP Kaynak Kullanımı
Gecikme ölçümü, TX çekirdek girişinden RX çekirdek çıkışına gidiş-dönüş gecikmesine dayanır.

Alıcı-Verici Türü

Varyant

Veri Hattı Sayısı Modu RS-FEC ALM

Gecikme (TX çekirdek saat döngüsü)

FGT

28.05 Gb/sn NRZ 16

Temel Engelli 21,691 65

Tam Engelli 22,135 65

Temel Etkin 21,915 189

Tam Etkin 22,452 189

58 Gb/sn PAM4 12

Temel Etkin 28,206 146

Tam Etkin 30,360 146

İlk yardım

58 Gb/sn NRZ

Temel Etkin 15,793 146

Tam Etkin 16,624 146

58 Gb/sn PAM4 4

Temel Etkin 15,771 154

Tam Etkin 16,611 154

116 Gb/sn PAM4 4

Temel Etkin 21,605 128

Tam Etkin 23,148 128

2.6. Bant Genişliği Verimliliği

Tablo 7.

Bant Genişliği Verimliliği

Değişkenler Alıcı-Verici modu

PAM4

Akış modu RS-FEC

Tam Etkin

Temel Etkin

Gbps cinsinden seri arayüz bit hızı (RAW_RATE)
Bir aktarımın kelime sayısı cinsinden patlama boyutu (BURST_SIZE) (1)
Saat döngüsünde hizalama dönemi (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Ayarlar

Yeni Zelanda

Tam dolu

Engelli

Etkinleştirilmiş

28.0

2,048

4,096

Temel Engelli 28.0

Etkin 28.0

4,194,304

4,096

4,096 devam ediyor…

(1) Temel mod için BURST_SIZE sonsuza yaklaşır, dolayısıyla büyük bir sayı kullanılır.

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 9

2. F-Tile Seri Lite IV Intel FPGA IP Üzeriview 683074 | 2022.04.28

Değişkenler

Ayarlar

64/66b kodlaması

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Kelime sayısı olarak bir seri çekim boyutunun ek yükü (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Saat döngüsünde hizalama işaretleyici periyodu 81,915 (ALIGN_MARKER_PERIOD)

81,915

81,916

Hizalama işaretleyici genişliği 5

saat döngüsü

(ALIGN_MARKER_WIDTH)

Bant genişliği verimliliği (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Etkin hız (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Maksimum kullanıcı saat frekansı (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

İlgili Bilgiler Bağlantı Hızı ve Bant Genişliği Verimliliği Hesaplaması sayfa 40

(2) Tam modda, BURST_SIZE_OVHD boyutu, bir veri akışındaki START/END eşleştirilmiş Kontrol Kelimelerini içerir.
(3) Temel mod için BURST_SIZE_OVHD 0'dır çünkü akış sırasında START/END yoktur.
(4) Bant genişliği verimliliği hesaplaması için Bağlantı Hızı ve Bant Genişliği Verimliliği Hesaplamasına bakın.
(5) Etkin hız hesaplaması için Bağlantı Hızı ve Bant Genişliği Verimliliği Hesaplamasına bakın.
(6) Maksimum kullanıcı saat frekansı hesaplaması için Bağlantı Hızı ve Bant Genişliği Verimliliği Hesaplamasına bakın.

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 10

Geri bildirim gönder

683074 | 2022.04.28 Geri Bildirim Gönder

3. Başlarken

3.1. Intel FPGA IP Çekirdeklerini Yükleme ve Lisanslama

Intel Quartus Prime yazılım kurulumu Intel FPGA IP kitaplığını içerir. Bu kitaplık, ek bir lisansa ihtiyaç duymadan üretim kullanımınız için birçok yararlı IP çekirdeği sağlar. Bazı Intel FPGA IP çekirdekleri, üretimde kullanım için ayrı bir lisansın satın alınmasını gerektirir. Intel FPGA IP Değerlendirme Modu, tam üretim IP çekirdek lisansı satın almaya karar vermeden önce bu lisanslı Intel FPGA IP çekirdeklerini simülasyon ve donanımda değerlendirmenize olanak tanır. Lisanslı Intel IP çekirdekleri için tam üretim lisansını yalnızca donanım testini tamamladıktan ve IP'yi üretimde kullanmaya hazır olduktan sonra satın almanız gerekir.

Intel Quartus Prime yazılımı, IP çekirdeklerini varsayılan olarak aşağıdaki konumlara yükler:

Şekil 2.

IP Çekirdek Kurulum Yolu
intelFPGA(_pro) quartus – Intel Quartus Prime yazılımını içerir ip – Intel FPGA IP kitaplığını ve üçüncü taraf IP çekirdeklerini içerir (altera) – Intel FPGA IP kitaplığı kaynak kodunu içerir – Intel FPGA IP kaynağını içerir files

Tablo 8.

IP Çekirdek Kurulum Konumları

Konum

Yazılım

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Sürümü

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Sürümü

Platform Windows* Linux*

Not:

Intel Quartus Prime yazılımı kurulum yolundaki boşlukları desteklemez.

3.1.1. Intel FPGA IP Değerlendirme Modu
Ücretsiz Intel FPGA IP Değerlendirme Modu, lisanslı Intel FPGA IP çekirdeklerini satın almadan önce simülasyonda ve donanımda değerlendirmenize olanak tanır. Intel FPGA IP Değerlendirme Modu, ek lisans gerektirmeden aşağıdaki değerlendirmeleri destekler:
· Sisteminizdeki lisanslı bir Intel FPGA IP çekirdeğinin davranışını simüle edin. · IP çekirdeğinin işlevselliğini, boyutunu ve hızını hızlı ve kolay bir şekilde doğrulayın. · Zaman sınırlı cihaz programlaması oluşturun fileIP çekirdekleri içeren tasarımlar için. · IP çekirdeğinizle bir cihazı programlayın ve tasarımınızı donanımda doğrulayın.

ISO 9001: 2015 Kayıtlı

3. Başlarken
683074 | 2022.04.28
Intel FPGA IP Değerlendirme Modu aşağıdaki çalışma modlarını destekler:
· Bağlı – Lisanslı Intel FPGA IP'sini içeren tasarımın, anakartınız ve ana bilgisayar arasındaki bağlantıyla süresiz olarak çalıştırılmasına olanak tanır. Bağlı mod, bir seri ortak test eylem grubu gerektirir (JTAG) J arasına bağlı kabloTAG donanım değerlendirme süresi boyunca Intel Quartus Prime Programmer'ı çalıştıran anakartınızdaki ve ana bilgisayarınızdaki bağlantı noktası. Programcı yalnızca Intel Quartus Prime yazılımının minimum kurulumunu gerektirir ve Intel Quartus Prime lisansına gerek duymaz. Ana bilgisayar, J aracılığıyla cihaza periyodik bir sinyal göndererek değerlendirme süresini kontrol eder.TAG liman. Tasarımdaki tüm lisanslı IP çekirdekleri bağlı modu destekliyorsa değerlendirme süresi, herhangi bir IP çekirdeği değerlendirmesinin süresi dolana kadar devam eder. IP çekirdeklerinin tümü sınırsız değerlendirme süresini destekliyorsa cihaz zaman aşımına uğramaz.
· Bağlantısız – Lisanslı IP'yi içeren tasarımın sınırlı bir süre çalıştırılmasına olanak tanır. Cihazın Intel Quartus Prime yazılımını çalıştıran ana bilgisayarla bağlantısı kesilirse IP çekirdeği, bağlantısız moda geri döner. Tasarımdaki herhangi başka bir lisanslı IP çekirdeği bağlı modu desteklemiyorsa, IP çekirdeği de bağlı olmayan moda geri döner.
Tasarımdaki herhangi bir lisanslı Intel FPGA IP'si için değerlendirme süresi sona erdiğinde tasarımın çalışması durur. Tasarımdaki herhangi bir IP çekirdeği zaman aşımına uğradığında, Intel FPGA IP Değerlendirme Modunu kullanan tüm IP çekirdekleri aynı anda zaman aşımına uğrar. Değerlendirme süresi dolduğunda donanım doğrulamaya devam etmeden önce FPGA cihazını yeniden programlamanız gerekir. IP çekirdeğinin üretim amaçlı kullanımını genişletmek amacıyla IP çekirdeği için tam bir üretim lisansı satın alın.
Sınırsız bir cihaz programlaması oluşturabilmek için önce lisansı satın almalı ve tam üretim lisans anahtarı oluşturmalısınız. file. Intel FPGA IP Değerlendirme Modu sırasında Derleyici yalnızca zaman sınırlı bir aygıt programlaması oluşturur file ( _time_limited.sof) zaman sınırında sona erer.

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 12

Geri bildirim gönder

3. Başlarken 683074 | 2022.04.28

Şekil 3.

Intel FPGA IP Değerlendirme Modu Akışı
Intel Quartus Prime Yazılımını Intel FPGA IP Kitaplığıyla yükleyin

Lisanslı bir Intel FPGA IP Çekirdeğinin Parametrelendirilmesi ve Örneklenmesi

Desteklenen Bir Simülatörde IP'yi Doğrulayın

Tasarımı Intel Quartus Prime Yazılımında Derleyin

Zaman Sınırlı Cihaz Programlaması Oluşturun File

Intel FPGA Cihazını Programlayın ve Karttaki Çalışmayı Doğrulayın
Üretim Kullanımına Hazır IP Yok mu?
Evet Tam Üretimi Satın Alın
IP Lisansı

Not:

Lisanslı Fikri Mülkiyetin Ticari Ürünlere Dahil Edilmesi
Parametrelendirme adımları ve uygulama ayrıntıları için her IP çekirdeğinin kullanım kılavuzuna bakın.
Intel, IP çekirdeklerini bilgisayar başına kalıcı olarak lisanslar. Lisans ücretine ilk yıl bakım ve desteği dahildir. İlk yıldan sonra güncellemeler, hata düzeltmeleri ve teknik destek almak için bakım sözleşmesini yenilemeniz gerekir. Programlama oluşturmadan önce üretim lisansı gerektiren Intel FPGA IP çekirdekleri için tam üretim lisansı satın almanız gerekir. filesınırsız süre boyunca kullanabileceğiniz bir üründür. Intel FPGA IP Değerlendirme Modu sırasında Derleyici yalnızca zaman sınırlı bir aygıt programlaması oluşturur file ( _time_limited.sof) zaman sınırında sona erer. Üretim lisans anahtarlarınızı almak için Intel FPGA Self Servis Lisanslama Merkezini ziyaret edin.
Intel FPGA Yazılım Lisans Sözleşmeleri, lisanslı IP çekirdeklerinin, Intel Quartus Prime tasarım yazılımının ve tüm lisanssız IP çekirdeklerinin kurulumunu ve kullanımını yönetir.

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 13

3. Başlarken 683074 | 2022.04.28
İlgili Bilgiler · Intel FPGA Lisanslama Destek Merkezi · Intel FPGA Yazılım Kurulumu ve Lisanslamasına Giriş
3.2. IP Parametrelerini ve Seçeneklerini Belirleme
IP parametre düzenleyicisi, özel IP varyasyonunuzu hızlı bir şekilde yapılandırmanıza olanak tanır. Intel Quartus Prime Pro Edition yazılımında IP seçeneklerini ve parametrelerini belirtmek için aşağıdaki adımları kullanın.
1. F-Tile Serial Lite IV Intel FPGA IP'nizi entegre edebileceğiniz bir Intel Quartus Prime Pro Edition projeniz henüz yoksa bir tane oluşturmanız gerekir. A. Intel Quartus Prime Pro Edition'da, tıklayın File Yeni bir Quartus Prime projesi oluşturmak için Yeni Proje Sihirbazı veya File Mevcut bir Quartus Prime projesini açmak için Projeyi Aç. Sihirbaz sizden bir aygıt belirtmenizi ister. B. Intel Agilex cihaz ailesini belirtin ve IP için hız derecesi gereksinimlerini karşılayan bir üretim F-tile cihazı seçin. C. Bitir'i tıklayın.
2. IP Kataloğunda F-Tile Serial Lite IV Intel FPGA IP'yi bulun ve seçin. Yeni IP Değişikliği penceresi görünür.
3. Yeni özel IP varyasyonunuz için üst düzey bir ad belirtin. Parametre düzenleyici, IP varyasyon ayarlarını bir file adlı .ip.
4. Tamam'a tıklayın. Parametre düzenleyici görünür. 5. IP varyasyonunuz için parametreleri belirtin. için Parametre bölümüne bakın.
F-Tile Serial Lite IV Intel FPGA IP parametreleri hakkında bilgi. 6. İsteğe bağlı olarak simülasyon test tezgahı veya derleme ve donanım tasarımı oluşturmak
exampDesign Ex'deki talimatları izleyin.ample Kullanım Kılavuzu. 7. HDL Oluştur'a tıklayın. Oluşturma iletişim kutusu görüntülenir. 8. Çıktıyı belirtin file oluşturma seçeneklerini ve ardından Oluştur'u tıklayın. IP değişimi
fileSpesifikasyonlarınıza göre üretiriz. 9. Son'a tıklayın. Parametre düzenleyici üst düzey .ip dosyasını ekler file şu ana kadar
otomatik olarak projelendirin. .ip dosyasını manuel olarak eklemeniz istenirse file projeye, Proje Ekle/Kaldır'a tıklayın Fileeklemek için Project'te file. 10. IP varyasyonunuzu oluşturup başlattıktan sonra, bağlantı noktalarını bağlamak için uygun pin atamalarını yapın ve örnek başına uygun RTL parametrelerini ayarlayın.
İlgili Bilgi Parametreleri sayfa 42
3.3. Oluşturuldu File Yapı
Intel Quartus Prime Pro Edition yazılımı aşağıdaki IP çıkışını oluşturur file yapı.
hakkında bilgi için file eski tasarımın yapısıampdosya için F-Tile Serial Lite IV Intel FPGA IP Design Ex'e bakınample Kullanım Kılavuzu.

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 14

Geri bildirim gönder

3. Başlarken 683074 | 2022.04.28

Şekil 4. F-Tile Seri Lite IV Intel FPGA IP Oluşturuldu Files
.ip – IP entegrasyonu file

IP değişimi files

_ IP değişimi files

example_design

.cmp – VHDL bileşen bildirimi file _bb.v – Verilog HDL kara kutu EDA sentezi file _inst.v ve .vhd – Sampdosya örnekleme şablonları .xml- XML raporu file

ExampIP çekirdek tasarımınız için dosya konumu (örn.ample fileS. Varsayılan konum eskidirample_design, ancak farklı bir yol belirtmeniz istenir.

.qgsimc – Artan rejenerasyonu desteklemek için simülasyon parametrelerini listeler .qgsynthc – Artan rejenerasyonu desteklemek için sentez parametrelerini listeler

.qip – IP sentezini listeler files

_jenerasyon.rpt- IP oluşturma raporu

.sopcinfo- Yazılım araç zinciri entegrasyonu file .html- Bağlantı ve bellek haritası verileri

.csv – Pin ataması file

.spd – Bireysel simülasyon komut dosyalarını birleştirir

sim Simülasyonu files

sentetik IP sentezi files

.v Üst düzey simülasyon file

.v Üst düzey IP sentezi file

Simülatör komut dosyaları

Alt çekirdek kitaplıkları

sentezleyici
Alt çekirdek sentezi files

sim
Alt Çekirdek Simülasyonu files

Tablo 9.

F-Tile Seri Lite IV Intel FPGA IP Oluşturuldu Files

File İsim

Tanım

.ip

Platform Designer sistemi veya üst düzey IP varyasyonu file. IP varyasyonunuza verdiğiniz addır.

.cmp

VHDL Bileşen Bildirimi (.cmp) file bir metindir file VHDL tasarımında kullanabileceğiniz yerel genel ve bağlantı noktası tanımlarını içeren files.

.html

Bağlantı bilgilerini, bağlı olduğu her bir master'a göre her bir kölenin adresini gösteren bir hafıza haritasını ve parametre atamalarını içeren bir rapor.

_jenerasyon.rpt

IP veya Platform Tasarımcısı oluşturma günlüğü file. IP oluşturma sırasındaki mesajların bir özeti.

.qgsimc

Artımlı rejenerasyonu desteklemek için simülasyon parametrelerini listeler.

.qgsynthc

Artımlı rejenerasyonu desteklemek için sentez parametrelerini listeler.

.qip

IP bileşenini Intel Quartus Prime yazılımına entegre etmek ve derlemek için IP bileşeni hakkında gerekli tüm bilgileri içerir.
devam etti…

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 15

3. Başlarken 683074 | 2022.04.28

File İsim .sopcinfo
.csv .hız _bb.v _inst.v veya _inst.vhd .regmap
.svd
.v veya .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Tanım
Platform Designer sisteminizdeki bağlantıları ve IP bileşeni parametrelendirmelerini açıklar. IP bileşenleri için yazılım sürücüleri geliştirirken gereksinimleri almak için içeriğini ayrıştırabilirsiniz. Nios® II takım zinciri gibi alt takımlar bunu kullanır file. .sopcinfo file ve sistem.h file Nios II araç zinciri için oluşturulan bilgiler, ikincil öğeye erişen her ana öğeye göre her ikincil öğe için adres eşleme bilgilerini içerir. Farklı ana bilgisayarlar, belirli bir ikincil bileşene erişmek için farklı bir adres haritasına sahip olabilir.
IP bileşeninin yükseltme durumu hakkında bilgi içerir.
Gerekli giriş file ip-make-simscript için desteklenen simülatörler için simülasyon komut dosyaları oluşturmak için. .spd file bir listesini içerir fileBaşlatabileceğiniz anılar hakkındaki bilgilerle birlikte simülasyon için oluşturulur.
Verilog kara kutusunu (_bb.v) kullanabilirsiniz file kara kutu olarak kullanılmak üzere boş bir modül bildirimi olarak.
HDL eskiampdosya örnekleme şablonu. Bunun içeriğini kopyalayıp yapıştırabilirsiniz file HDL'nize file IP varyasyonunu başlatmak için.
IP, kayıt bilgilerini içeriyorsa, .regmap file üretir. .regmap file master ve slave arayüzlerin kayıt harita bilgilerini tanımlar. Bu file .sopcinfo'yu tamamlar file Sistem hakkında daha detaylı kayıt bilgisi sağlayarak. Bu, kayıt gösterimini etkinleştirir viewSistem Konsolu'ndaki e-postalar ve kullanıcı tarafından özelleştirilebilir istatistikler.
Sabit işlemci sistemi (HPS) Sistem Hata Ayıklama araçlarının view Platform Designer sisteminde HPS'ye bağlı çevre birimlerinin kayıt haritaları. Sentez sırasında .svd fileSistem Konsolu ana bilgisayarları tarafından görülebilen bağımlı arayüzlere ait e-postalar .sof dosyasında saklanır file hata ayıklama bölümünde. Sistem Konsolu, Platform Tasarımcısının kayıt eşleme bilgileri için sorgulayabileceği bu bölümü okur. Sistem bağımlı birimleri için Platform Tasarımcısı kayıtlara ada göre erişebilir.
HDL filesentez veya simülasyon için her alt modülü veya alt IP'yi başlatan e-postalardır.
Bir simülasyonu kurmak ve çalıştırmak için bir ModelSim*/QuestaSim* betiği msim_setup.tcl içerir.
Bir VCS* simülasyonunu kurmak ve çalıştırmak için vcs_setup.sh kabuk betiğini içerir. Bir kabuk betiği vcsmx_setup.sh ve synopsys_sim.setup içerir file Bir VCS MX simülasyonu kurmak ve çalıştırmak için.
Bir kabuk betiği xcelium_setup.sh ve diğer ayarları içerir fileXcelium* simülasyonunu kurmak ve çalıştırmak için.
HDL içerir fileIP alt modülleri içindir.
Oluşturulan her alt IP dizini için Platform Designer, synth/ ve sim/ alt dizinlerini oluşturur.

3.4. Intel FPGA IP Çekirdeklerinin Simülasyonu
Intel Quartus Prime yazılımı, belirli EDA simülatörlerinde IP çekirdek RTL simülasyonunu destekler. IP üretimi isteğe bağlı olarak simülasyon oluşturur files, fonksiyonel simülasyon modeli dahil, herhangi bir test tezgahı (veya eskiampdosya tasarımı) ve her IP çekirdeği için satıcıya özel simülatör kurulum komut dosyaları. Fonksiyonel simülasyon modelini ve herhangi bir test tezgahını veya eskisini kullanabilirsiniz.ampSimülasyon için dosya tasarımı. IP oluşturma çıktısı aynı zamanda herhangi bir testbench'i derlemek ve çalıştırmak için komut dosyaları da içerebilir. Komut dosyaları, IP çekirdeğinizi simüle etmek için ihtiyaç duyduğunuz tüm modelleri veya kitaplıkları listeler.

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 16

Geri bildirim gönder

3. Başlarken 683074 | 2022.04.28

Intel Quartus Prime yazılımı, birçok simülatörle entegrasyon sağlar ve kendi kodlu ve özel simülasyon akışlarınız da dahil olmak üzere birden fazla simülasyon akışını destekler. Hangi akışı seçerseniz seçin, IP çekirdek simülasyonu aşağıdaki adımları içerir:
1. IP HDL, testbenç (veya eski) oluşturunample tasarımı) ve simülatör kurulum komut dosyası files.
2. Simülatör ortamınızı ve simülasyon komut dosyalarını kurun.
3. Simülasyon modeli kütüphanelerini derleyin.
4. Simülatörünüzü çalıştırın.

3.4.1. Tasarımın Simülasyonu ve Doğrulanması

Varsayılan olarak parametre düzenleyici, Intel FPGA IP modellerini ve simülasyon modeli kitaplığını derlemek, detaylandırmak ve simüle etmek için komutlar içeren simülatöre özel komut dosyaları oluşturur. fileS. Komutları simülasyon testbenç komut dosyanıza kopyalayabilir veya bunları düzenleyebilirsiniz. fileTasarımınızı ve test tezgahınızı derlemek, detaylandırmak ve simüle etmek için komutlar eklemek için.

Tablo 10. Intel FPGA IP Çekirdek Simülasyon Komut Dosyaları

Simülatör

File Dizin

ModelSim

_sim/akıl hocası

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Komut dosyası msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Diğer EDA Araçlarında IP Çekirdeklerini Sentezleme
İsteğe bağlı olarak, Intel FPGA IP çekirdeklerini içeren bir tasarımı sentezlemek için desteklenen başka bir EDA aracını kullanın. IP çekirdek sentezini oluşturduğunuzda fileÜçüncü taraf EDA sentez araçlarıyla kullanmak için bir alan ve zamanlama tahmini net listesi oluşturabilirsiniz. Oluşturmayı etkinleştirmek için IP varyasyonunuzu özelleştirirken Üçüncü taraf EDA sentez araçları için zamanlama ve kaynak tahminleri oluştur seçeneğini açın.
Alan ve zamanlama tahmini ağ listesi, IP çekirdek bağlantısını ve mimarisini açıklar ancak gerçek işlevsellik hakkında ayrıntıları içermez. Bu bilgi, bazı üçüncü taraf sentez araçlarının alan ve zamanlama tahminlerini daha iyi raporlamasını sağlar. Ayrıca sentez araçları, zamanlamaya dayalı optimizasyonlar elde etmek ve sonuçların kalitesini artırmak için zamanlama bilgilerini kullanabilir.
Intel Quartus Prime yazılımı şunları üretir: _syn.v ağ listesi file çıktıdan bağımsız olarak Verilog HDL formatında file belirttiğiniz format. Bu netlist'i sentez için kullanırsanız IP çekirdek sarmalayıcısını eklemelisiniz file .v veya Intel Quartus Prime projenizde .vhd.

(7) Intel Quartus Prime yazılımından üçüncü taraf EDA simülatörlerini başlatmanıza olanak tanıyan EDA aracı seçeneğini ayarlamadıysanız, bu komut dosyasını ModelSim veya QuestaSim simülatörü Tcl konsolunda çalıştırın (Intel Quartus Prime yazılımında değil) Herhangi bir hatayı önlemek için Tcl konsolu).

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 17

3. Başlarken 683074 | 2022.04.28
3.6. Tam Tasarımın Derlenmesi
Tasarımınızı derlemek için Intel Quartus Prime Pro Edition yazılımının İşleme menüsündeki Derlemeyi Başlat komutunu kullanabilirsiniz.

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 18

Geri bildirim gönder

683074 | 2022.04.28 Geri Bildirim Gönder

4. İşlevsel Açıklama

Şekil 5.

F-Tile Serial Lite IV Intel FPGA IP, MAC ve Ethernet PCS'den oluşur. MAC, MII arayüzleri aracılığıyla özel PCS ile iletişim kurar.

IP iki modülasyon modunu destekler:
· PAM4–Seçim için 1 ila 12 arası şerit sayısı sağlar. IP, PAM4 modülasyon modunda her şerit için her zaman iki PCS kanalını başlatır.
· NRZ–Seçim için 1 ila 16 arası şerit sayısı sağlar.

Her modülasyon modu iki veri modunu destekler:
· Temel mod – Bu, bant genişliğini artırmak için verilerin paket başlangıcı, boş döngü ve paket sonu olmadan gönderildiği saf bir akış modudur. IP, bir çoğuşmanın başlangıcı olarak ilk geçerli veriyi alır.

Temel Mod Veri Aktarımı tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001: 2015 Kayıtlı

4. İşlevsel Açıklama 683074 | 2022.04.28

Şekil 6.

· Tam mod – Bu, paket modu veri aktarımıdır. Bu modda IP, sınırlayıcı olarak paketin başında ve sonunda bir çoğuşma ve bir senkronizasyon döngüsü gönderir.

Tam Modda Veri Aktarımı tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

İlgili Bilgiler · F-Tile Serial Lite IV Intel FPGA IP Üzerindenview sayfa 6 · F-Tile Seri Lite IV Intel FPGA IP Design ExampKullanıcı Kılavuzu

4.1. TX Veri Yolu
TX veri yolu aşağıdaki bileşenlerden oluşur: · MAC adaptörü · Kontrol sözcüğü ekleme bloğu · CRC · MII kodlayıcı · PCS bloğu · PMA bloğu

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 20

Geri bildirim gönder

4. İşlevsel Açıklama 683074 | 2022.04.28
Şekil 7. TX Veri Yolu

Kullanıcı mantığından

Teksas MAC

Avalon Yayın Arayüzü

MAC Adaptörü

Kontrol Kelimesi Ekleme

ÇHC

MII Kodlayıcı

MII Arayüzü Özel PCS
PCS ve PMA

Diğer FPGA Cihazına TX Seri Arayüzü

4.1.1. TX MAC Adaptörü
TX MAC adaptörü, Avalon® akış arayüzünü kullanarak kullanıcı mantığına veri aktarımını kontrol eder. Bu blok, kullanıcı tanımlı bilgi aktarımını ve akış kontrolünü destekler.

Kullanıcı Tanımlı Bilgilerin Aktarılması

Tam modda IP, kullanıcı mantığına XOFF/XON iletimi gibi kullanıcı tanımlı bilgi döngüsünü başlatmak için kullanabileceğiniz tx_is_usr_cmd sinyalini sağlar. Bu sinyali onaylayarak kullanıcı tanımlı bilgi aktarım döngüsünü başlatabilir ve tx_avs_data ile birlikte tx_avs_startofpacket ve tx_avs_valid sinyallerinin onayını kullanarak bilgiyi aktarabilirsiniz. Blok daha sonra iki döngü boyunca tx_avs_ready'yi iptal eder.

Not:

Kullanıcı tanımlı bilgi özelliği yalnızca Tam modda kullanılabilir.

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 21

4. İşlevsel Açıklama 683074 | 2022.04.28

Şekil 8.

Akış Kontrolü

Bağlantı yeniden hizalama işlemi sırasında veya kullanıcı mantığından iletim için uygun veri bulunmadığında olduğu gibi TX MAC'in kullanıcı mantığından veri almaya hazır olmadığı durumlar vardır. Bu koşullar nedeniyle veri kaybını önlemek amacıyla IP, kullanıcı mantığından gelen veri akışını kontrol etmek için tx_avs_ready sinyalini kullanır. IP, aşağıdaki koşullar meydana geldiğinde sinyali iptal eder:
· tx_avs_startofpacket belirtildiğinde, tx_avs_ready bir saat döngüsü boyunca onaylanmaz.
· tx_avs_endofpacket belirtildiğinde, tx_avs_ready bir saat döngüsü boyunca onaylanmaz.
· Herhangi bir eşleştirilmiş CW ileri sürüldüğünde, tx_avs_ready'nin iki saat döngüsü boyunca iddiası kaldırılır.
· Özel PCS arayüzünde RS-FEC hizalama işaretçisi ekleme işlemi gerçekleştiğinde, dört saat döngüsü boyunca tx_avs_ready'nin onayı kaldırılır.
· PAM17 modülasyon modunda her 4 Ethernet çekirdek saat döngüsünde ve NRZ modülasyon modunda her 33 Ethernet çekirdek saat döngüsünde. Tx_avs_ready bir saat döngüsü için onaylanmadı.
· Veri iletimi olmadığında kullanıcı mantığı tx_avs_valid onayını iptal ettiğinde.

Aşağıdaki zamanlama diyagramları örnektirampVeri akışı kontrolü için tx_avs_ready kullanan TX MAC adaptörünün dosyaları.

tx_avs_valid Onaylama ve START/END Eşleştirilmiş CW'lerle Akış Kontrolü

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Geçerli sinyal iddiaları

D5 D6

tx_avs_ready tx_avs_startofpacket

END-STRT CW'yi eklemek için iki döngü boyunca hazır sinyali iptal edilir

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_verileri

DN SON STRT D0 D1 D2 D3 BOŞ D4

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 22

Geri bildirim gönder

4. İşlevsel Açıklama 683074 | 2022.04.28

Şekil 9.

Hizalama İşaretleyici Eklemeyle Akış Kontrolü
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Şekil 10.

START/END Eşleştirilmiş CW'lerle Akış Kontrolü, Hizalama İşaretçisinin Eklenmesiyle Çakışır

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 SON STRT D0

CW_verileri

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 SON STRT D0

CRC_verileri

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 SON STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 SON STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

SON BAŞLANGIÇ D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Kontrol Kelimesi (CW) Ekleme
F-Tile Seri Lite IV Intel FPGA IP, kullanıcı mantığından gelen giriş sinyallerine dayalı olarak CW'ler oluşturur. CW'ler, paket sınırlayıcıları, iletim durumu bilgilerini veya kullanıcı verilerini PCS bloğuna belirtir ve XGMII kontrol kodlarından türetilir.
Aşağıdaki tabloda desteklenen CW'lerin açıklaması gösterilmektedir:

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 23

4. İşlevsel Açıklama 683074 | 2022.04.28

Tablo 11.
BAŞLANGIÇ SONU HİZALAMA

Desteklenen CW'lerin Açıklaması

Kelime Sayısı (1 kelime

= 64 bit)

Evet

EMPTY_CYC

Evet

BOŞTA

HAYIR

VERİ

Evet

Bant içi

Tanım
Veri sınırlayıcının başlangıcı. Veri sınırlayıcının sonu. RX hizalaması için kontrol sözcüğü (CW). Veri aktarımında boş döngü. BOŞTA (bant dışı). Yük.

Tablo 12. CW Alanı Açıklaması
RSVD alanı num_valid_bytes_eob
EMPTY eop sop seop CRC32 usr'yi hizalayın

Tanım
Rezerve alan. Gelecekteki genişleme için kullanılabilir. 0'a bağlı.
Son sözcükteki geçerli bayt sayısı (64 bit). Bu 3 bitlik bir değerdir. · 3'b000: 8 bayt · 3'b001: 1 bayt · 3'b010: 2 bayt · 3'b011: 3 bayt · 3'b100: 4 bayt · 3'b101: 5 bayt · 3'b110: 6 bayt · 3'b111: 7 bayt
Bir patlamanın sonunda geçerli olmayan kelimelerin sayısı.
Paket sonu sinyalini onaylamak için RX Avalon akış arayüzünü belirtir.
Paket başlangıcı sinyalini onaylamak için RX Avalon akış arayüzünü belirtir.
Aynı döngüde paketin başlangıcını ve paketin sonunu onaylamak için RX Avalon akış arayüzünü belirtir.
RX hizalamasını kontrol edin.
Hesaplanan CRC'nin değerleri.
Kontrol sözcüğünün (CW) kullanıcı tanımlı bilgiler içerdiğini belirtir.

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 24

Geri bildirim gönder

4. İşlevsel Açıklama 683074 | 2022.04.28

4.1.2.1. Patlama CW başlangıcı

Şekil 11. Seri çekim başlangıcı CW Formatı

BAŞLANGIÇ

63:56

RSVD

55:48

RSVD

47:40

RSVD

veri

39:32 31:24

RSVD RSVD'si

23:16

sop usr align=0 seop

15:8

kanal

7:0

'hFB(BAŞLAT)

kontrol 7:0

Tablo 13.

Tam modda, tx_avs_startofpacket sinyalini ileri sürerek START CW'yi ekleyebilirsiniz. Yalnızca tx_avs_startofpacket sinyalini belirttiğinizde sop biti ayarlanır. Hem tx_avs_startofpacket hem de tx_avs_endofpacket sinyallerini onayladığınızda seop biti ayarlanır.

BAŞLANGIÇ CW Alanı Değerleri
Saha sop/seop
usr (8)
hizalamak

Değer

tx_is_usr_cmd sinyaline bağlı olarak:

1: tx_is_usr_cmd = 1 olduğunda

0: tx_is_usr_cmd = 0 olduğunda

Temel modda, sıfırlama işlemi iptal edildikten sonra MAC bir START CW gönderir. Hiçbir veri yoksa MAC, siz veri göndermeye başlayana kadar sürekli olarak END ve START CW'lerle eşleştirilmiş EMPTY_CYC gönderir.

4.1.2.2. Patlama sonu CW

Şekil 12. Seri çekim sonu CW Formatı

SON

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

veri 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

BOŞ

7:0

RSVD

num_valid_bytes_eob

kontrol

7:0

(8) Bu yalnızca Tam modda desteklenir.
Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 25

4. İşlevsel Açıklama 683074 | 2022.04.28

Tablo 14.

MAC, tx_avs_endofpacket belirtildiğinde END CW'yi ekler. END CW, son veri sözcüğündeki geçerli bayt sayısını ve CRC bilgisini içerir.

CRC değeri, START CW ile END CW'den önceki veri sözcüğü arasındaki veriler için 32 bitlik bir CRC sonucudur.

Aşağıdaki tabloda END CW'deki alanların değerleri gösterilmektedir.

END CW Alanı Değerleri
Alan eop CRC32 num_valid_bytes_eob

Değer 1
CRC32 hesaplanan değer. Son veri sözcüğündeki geçerli bayt sayısı.

4.1.2.3. Hizalama Eşleştirilmiş CW

Şekil 13. Hizalama Eşleştirilmiş CW Formatı

CW'yi START/END ile eşleştirin HİZALAYIN

64+8 bit XGMII Arayüzü

BAŞLANGIÇ

63:56

RSVD

55:48

RSVD

47:40

RSVD

veri

39:32 31:24

RSVD RSVD'si

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

kontrol 7:0

64+8 bit XGMII Arayüzü

SON

63:56

'hFD

55:48

RSVD

47:40

RSVD

veri

39:32 31:24

RSVD RSVD'si

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrol 7:0

ALIGN CW, START/END veya END/START CW'lerle eşleştirilmiş bir CW'dir. ALIGN eşleştirilmiş CW'yi, tx_link_reinit sinyalini kullanarak, Hizalama Süresi sayacını ayarlayarak veya bir sıfırlama başlatarak ekleyebilirsiniz. ALIGN eşleştirilmiş CW eklendiğinde, tüm şeritlerdeki veri hizalamasını kontrol etmek amacıyla alıcı hizalama bloğunu başlatmak için hizalama alanı 1'e ayarlanır.

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 26

Geri bildirim gönder

4. İşlevsel Açıklama 683074 | 2022.04.28

Tablo 15.

CW Alan Değerlerini Hizala
Alan hizalama
eop sop usr seop

Değer 1 0 0 0 0

4.1.2.4. Boş çevrim CW

Şekil 14. Boş çevrim CW Formatı

EMPTY_CYC END/START ile eşleştir

64+8 bit XGMII Arayüzü

SON

63:56

'hFD

55:48

RSVD

47:40

RSVD

veri

39:32 31:24

RSVD RSVD'si

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrol 7:0

64+8 bit XGMII Arayüzü

BAŞLANGIÇ

63:56

RSVD

55:48

RSVD

47:40

RSVD

veri

39:32 31:24

RSVD RSVD'si

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kontrol 7:0

Tablo 16.

Bir çoğuşma sırasında iki saat döngüsü için tx_avs_valid'in onayını kaldırdığınızda, MAC, END/START CW'lerle eşleştirilmiş bir EMPTY_CYC CW ekler. Anlık olarak aktarım için kullanılabilir veri olmadığında bu CW'yi kullanabilirsiniz.

Bir döngü için tx_avs_valid onayını iptal ettiğinizde, IP, bir çift END/START CW oluşturmak için tx_avs_valid onayını iptal etme süresinin iki katı süreyle tx_avs_valid'i iptal eder.

EMPTY_CYC CW Alan Değerleri
Alan hizalama
eop

Değer 0 0

devam etti…

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 27

4. İşlevsel Açıklama 683074 | 2022.04.28

Saha sop usr seop

Değer 0 0 0

4.1.2.5. Boşta CW

Şekil 15. Boşta CW Formatı

BOŞTA CW

63:56

'h07

55:48

'h07

47:40

'h07

veri

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

kontrol 7:0

MAC, iletim olmadığında IDLE CW'yi ekler. Bu dönemde tx_avs_valid sinyali düşüktür.
Bir seri aktarım tamamlandığında veya iletim boş durumdayken IDLE CW'yi kullanabilirsiniz.

4.1.2.6. Veri Kelimesi

Veri kelimesi bir paketin yüküdür. XGMII kontrol bitlerinin tümü veri sözcüğü formatında 0'a ayarlanmıştır.

Şekil 16. Veri Kelime Formatı

64+8 bit XGMII Arayüzü

VERİ SÖZCÜĞÜ

63:56

kullanıcı verileri 7

55:48

kullanıcı verileri 6

47:40

kullanıcı verileri 5

veri

39:32 31:24

kullanıcı verileri 4 kullanıcı verileri 3

23:16

kullanıcı verileri 2

15:8

kullanıcı verileri 1

7:0

kullanıcı verileri 0

kontrol 7:0

4.1.3. Teksas CRC
IP Parametre Düzenleyicisindeki CRC Etkinleştir parametresini kullanarak TX CRC bloğunu etkinleştirebilirsiniz. Bu özellik hem Temel hem de Tam modlarda desteklenir.

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 28

Geri bildirim gönder

4. İşlevsel Açıklama 683074 | 2022.04.28

MAC, tx_avs_endofpacket sinyalini ileri sürerek CRC değerini END CW'ye ekler. BASIC modunda, yalnızca END CW ile eşleştirilmiş ALIGN CW geçerli bir CRC alanı içerir.
TX CRC bloğu, TX Kontrol Sözcüğü Ekleme ve TX MII Kodlama bloğuyla arayüz oluşturur. TX CRC bloğu, START CW'den END CW'ye kadar döngü başına 64 bitlik değer verileri için CRC değerini hesaplar.
CRC hataları oluşturmak amacıyla belirli bir şeritteki verileri kasıtlı olarak bozmak için crc_error_inject sinyalini kullanabilirsiniz.

4.1.4. TX MII Kodlayıcı

TX MII kodlayıcı, MAC'tan TX PCS'ye paket aktarımını yönetir.

Aşağıdaki şekil PAM8 modülasyon modunda 4 bitlik MII veriyolundaki veri modelini göstermektedir. BAŞLANGIÇ ve BİTİŞ CW her iki MII şeridinde bir kez görünür.

Şekil 17. PAM4 Modülasyon Modu MII Veri Modeli

DÖNGÜ 1

DÖNGÜ 2

DÖNGÜ 3

DÖNGÜ 4

DÖNGÜ 5

SOP_CW

DATA_1

DATA_9 DATA_17

BOŞTA

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW BOŞTA
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

BOŞTA

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

BOŞTA EOP_CW

Aşağıdaki şekil NRZ modülasyon modunda 8 bitlik MII veriyolundaki veri modelini göstermektedir. BAŞLANGIÇ ve BİTİŞ CW her MII şeridinde görünür.

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 29

4. İşlevsel Açıklama 683074 | 2022.04.28

Şekil 18. NRZ Modülasyon Modu MII Veri Modeli

DÖNGÜ 1

DÖNGÜ 2

DÖNGÜ 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

ÇEVRİM 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS ve PMA
F-Tile Serial Lite IV Intel FPGA IP, F-tile alıcı-vericiyi Ethernet PCS moduna yapılandırır.

4.2. RX Veri Yolu
RX veri yolu aşağıdaki bileşenlerden oluşur: · PMA bloğu · PCS bloğu · MII kod çözücü · CRC · Eğrilik düzeltme bloğu · Kontrol Sözcüğü kaldırma bloğu

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 30

Geri bildirim gönder

4. İşlevsel Açıklama 683074 | 2022.04.28
Şekil 19. RX Veri Yolu

Kullanıcı mantığına Avalon Streaming Interface
RX MAC'i
Kontrol Kelimesi Kaldırma
Eğriliği düzeltme

ÇHC

MII Kod Çözücü

MII Arayüzü Özel PCS
PCS ve PMA

Diğer FPGA Cihazından RX Seri Arayüzü
4.2.1. RX PCS ve PMA
F-Tile Seri Lite IV Intel FPGA IP, F-tile alıcı-vericiyi Ethernet PCS moduna yapılandırır.
4.2.2. RX MII Kod Çözücü
Bu blok, gelen verilerin kontrol sözcüğü ve hizalama işaretleri içerip içermediğini tanımlar. RX MII kod çözücü, verileri 1 bit geçerli, 1 bit işaretleyici gösterge, 1 bit kontrol göstergesi ve şerit başına 64 bit veri biçiminde çıkarır.
4.2.3. RX CRC'si
IP Parametre Düzenleyicisindeki CRC Etkinleştir parametresini kullanarak TX CRC bloğunu etkinleştirebilirsiniz. Bu özellik hem Temel hem de Tam modlarda desteklenir. RX CRC bloğu, RX Kontrol Kelimesi Kaldırma ve RX MII Kod Çözücü bloklarıyla arayüz oluşturur. IP, bir CRC hatası oluştuğunda rx_crc_error sinyalini ileri sürer.

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 31

4. İşlevsel Açıklama 683074 | 2022.04.28
IP, her yeni patlamada rx_crc_error'ı iptal eder. Kullanıcı mantığı hata yönetimi için kullanıcı mantığına verilen bir çıktıdır.
4.2.4. RX Eğriliğini Düzeltme
RX eğrilik düzeltme bloğu, her şerit için hizalama işaretlerini algılar ve verileri RX CW kaldırma bloğuna göndermeden önce yeniden hizalar.
IP parametre Düzenleyicisinde Otomatik Hizalamayı Etkinleştir parametresini ayarlayarak, bir hizalama hatası oluştuğunda IP çekirdeğinin her şerit için verileri otomatik olarak hizalamasını seçebilirsiniz. Otomatik hizalama özelliğini devre dışı bırakırsanız IP çekirdeği, hizalama hatasını belirtmek için rx_error sinyalini ileri sürer. Şerit hizalama hatası oluştuğunda şerit hizalama işlemini başlatmak için rx_link_reinit'i etkinleştirmeniz gerekir.
RX eğriliği düzeltme, bir durum makinesine dayalı olarak hizalama işaretlerini algılar. Aşağıdaki şemada RX eğrilik düzeltme bloğundaki durumlar gösterilmektedir.

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 32

Geri bildirim gönder

4. İşlevsel Açıklama 683074 | 2022.04.28

Şekil 20.

Otomatik Hizalamanın Etkinleştirildiği Akış Şeması ile RX Eğrilik Şerit Hizalama Durum Makinesi
Başlangıç

BOŞTA

Sıfırla = 1 evet hayır

Tüm PC'ler

HAYIR

şeritler hazır mı?

Evet

BEKLEMEK

Tüm senkronizasyon işaretçileri hayır
saptanmış?
Evet
ALIGN

HAYIR
evet Zaman aşımı mı?

Evet
Hizalama mı kayboldu?
sonsuz

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 33

4. İşlevsel Açıklama 683074 | 2022.04.28

Şekil 21.

Otomatik Hizalama Devre Dışı Bırakılmış Akış Şeması ile RX Eğrilik Şerit Hizalama Durum Makinesi
Başlangıç

BOŞTA

Sıfırla = 1 evet hayır

Tüm PC'ler

HAYIR

şeritler hazır mı?

Evet

Evet
rx_link_reinit =1
hata yok

hayır evet Zaman aşımı mı?

BEKLEMEK
hayır Tüm senkronizasyon işaretçileri
saptanmış?
evet HİZALAMA

Evet
Hizalama mı kayboldu?
HAYIR
Son
1. Hizalama işlemi BOŞTA durumuyla başlar. Tüm PCS şeritleri hazır olduğunda ve rx_link_reinit iptal edildiğinde blok WAIT durumuna geçer.
2. WAIT durumunda blok, algılanan tüm işaretleyicilerin aynı döngü içinde onaylanıp onaylanmadığını kontrol eder. Bu koşul doğruysa blok HİZALANMIŞ duruma geçer.
3. Blok HİZALANMIŞ durumda olduğunda şeritlerin hizalandığını gösterir. Bu durumda blok, şerit hizalamasını izlemeye ve tüm işaretlerin aynı döngü içinde mevcut olup olmadığını kontrol etmeye devam eder. Aynı döngüde en az bir işaret mevcut değilse ve Otomatik Hizalamayı Etkinleştir parametresi ayarlanmışsa blok,

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 34

Geri bildirim gönder

4. İşlevsel Açıklama 683074 | 2022.04.28

Hizalama işlemini yeniden başlatmak için BOŞTA durumu. Otomatik Hizalamayı Etkinleştir ayarlanmamışsa ve aynı döngüde en az bir işaret mevcut değilse, blok ERROR durumuna gider ve şerit hizalama sürecini başlatmak için kullanıcı mantığının rx_link_reinit sinyalini onaylamasını bekler.

Şekil 22. Otomatik Hizalamayı Etkinleştir Etkinleştirilerek Şerit Yeniden Hizalama rx_core_clk

rx_link_up

rx_link_reinit

ve_tüm_işaretçiler

Eğrilik Durumu

HİZALANMIŞ

BOŞTA

BEKLEMEK

HİZALANMIŞ

AUTO_ALIGN = 1

Şekil 23. Otomatik Hizalamayı Etkinleştir Devre Dışı Bırakıldığında Şerit Yeniden Hizalama rx_core_clk

rx_link_up

rx_link_reinit

ve_tüm_işaretçiler

Eğrilik Durumu

HİZALANMIŞ

HATA

BOŞTA

BEKLEMEK

HİZALANMIŞ

AUTO_ALIGN = 0
4.2.5. RX CW'nin Kaldırılması
Bu blok, CW'lerin kodunu çözer ve CW'lerin kaldırılmasından sonra Avalon akış arayüzünü kullanarak verileri kullanıcı mantığına gönderir.
Geçerli bir veri mevcut olmadığında, RX CW kaldırma bloğu rx_avs_valid sinyalini iptal eder.
FULL modunda, eğer kullanıcı biti ayarlanmışsa, bu blok rx_is_usr_cmd sinyalini onaylar ve ilk saat döngüsündeki veriler kullanıcı tanımlı bilgi veya komut olarak kullanılır.
rx_avs_ready iptal edildiğinde ve rx_avs_valid onaylandığında, RX CW kaldırma bloğu kullanıcı mantığında bir hata durumu oluşturur.
Bu blokla ilgili Avalon akış sinyalleri aşağıdaki gibidir: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 35

4. İşlevsel Açıklama 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (yalnızca Tam modda kullanılabilir)
4.3. F-Tile Serial Lite IV Intel FPGA IP Saat Mimarisi
F-Tile Serial Lite IV Intel FPGA IP, farklı bloklara saatler üreten dört saat girişine sahiptir: · Alıcı-verici referans saati (xcvr_ref_clk)–Harici saatten giriş saati
TX MAC, RX MAC ve TX ve RX özel PCS blokları için saatler üreten çipler veya osilatörler. Desteklenen frekans aralığı için Parametreler bölümüne bakın. · TX çekirdek saati (tx_core_clk)–Bu saat, TX MAC için kullanılan alıcı-verici PLL'den türetilir. Bu saat aynı zamanda F-kare alıcı-vericisinden TX kullanıcı mantığına bağlanmak için bir çıkış saatidir. · RX çekirdek saati (rx_core_clk)–Bu saat, RX çarpıklık giderme FIFO ve RX MAC için kullanılan alıcı-verici PLL'den türetilir. Bu saat aynı zamanda RX kullanıcı mantığına bağlanmak için F-kare alıcı-vericisinden gelen bir çıkış saatidir. · Alıcı-verici yeniden yapılandırma arayüzü için saat (reconfig_clk) – hem TX hem de RX veri yollarında F-tile alıcı-verici yeniden yapılandırma arayüzü için saatler üreten harici saat devrelerinden veya osilatörlerden gelen giriş saati. Saat frekansı 100 ila 162 MHz'dir.
Aşağıdaki blok şeması F-Tile Serial Lite IV Intel FPGA IP saat etki alanlarını ve IP içindeki bağlantıları göstermektedir.

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 36

Geri bildirim gönder

4. İşlevsel Açıklama 683074 | 2022.04.28

Şekil 24.

F-Tile Seri Lite IV Intel FPGA IP Saat Mimarisi

Osilatör

FPGA1
F-Tile Seri Lite IV Intel FPGA IP Alıcı-Verici Yeniden Yapılandırma Arayüzü Saati
(reconfig_clk)

tx_core_clkout (kullanıcı mantığına bağlanın)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Seri Lite IV Intel FPGA IP

Alıcı-Verici Yeniden Yapılandırma Arayüzü Saati

(reconfig_clk)

Osilatör

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (kullanıcı mantığına bağlanın)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Akış Arayüzü TX Verileri
Teksas MAC

seri_bağlantı[n-1:0]

Eğriliği düzeltme

FIFO

Avalon Akış Arayüzü RX Verileri RX MAC

Avalon Akış Arayüzü RX Verileri
RX MAC'i

FIFO'yu çarpıt

rx_core_clkout (kullanıcı mantığına bağlanın)

rx_core_clk= clk_pll_div64[mid_ch]

Özel PC'ler

seri_bağlantı[n-1:0]

Teksas MAC

Avalon Akış Arayüzü TX Verileri

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (kullanıcı mantığına bağlanın)

Alıcı-Verici Ref Saati (xcvr_ref_clk)
Alıcı-Verici Ref Saati (xcvr_ref_clk)

Osilatör*

Efsane

FPGA cihazı
TX çekirdek saat alanı
RX çekirdek saat alanı
Alıcı-verici referans saat alanı Harici cihaz Veri sinyalleri

4.4. Sıfırlama ve Bağlantı Başlatma
MAC, F-tile Hard IP ve yeniden yapılandırma blokları farklı sıfırlama sinyallerine sahiptir: · TX ve RX MAC blokları tx_core_rst_n ve rx_core_rst_n sıfırlama sinyallerini kullanır. · tx_pcs_fec_phy_reset_n ve rx_pcs_fec_phy_reset_n sıfırlama sinyalleri sürücüsü
F-kiremit Sabit IP'yi sıfırlamak için yazılım sıfırlama denetleyicisi. · Yeniden yapılandırma bloğu reconfig_reset sıfırlama sinyalini kullanır.

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 37

4. İşlevsel Açıklama 683074 | 2022.04.28

Şekil 25. Mimariyi Sıfırla
Avalon Akış Arayüzü TX Verileri
MAC
Avalon Streaming SYNC Arayüzü RX Verileri

FPGA F-tile Seri Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-kiremit Sabit IP

TX Seri Verileri RX Seri Verileri

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Mantığı Sıfırla
İlgili Bilgi · Yönergeleri Sıfırlama sayfa 51 · F-Tile Serial Lite IV Intel FPGA IP Design ExampKullanıcı Kılavuzu
4.4.1. TX Sıfırlama ve Başlatma Sırası
F-Tile Serial Lite IV Intel FPGA IP için TX sıfırlama sırası aşağıdaki gibidir: 1. tx_pcs_fec_phy_reset_n, tx_core_rst_n ve reconfig_reset'i onaylayın
F-tile sabit IP, MAC ve yeniden yapılandırma bloklarını aynı anda sıfırlamak için. Blokların düzgün şekilde sıfırlandığından emin olmak için tx_reset_ack'i bekledikten sonra tx_pcs_fec_phy_reset_n'yi bırakın ve yeniden yapılandırmayı sıfırlayın. 2. Daha sonra IP, TX PHY'nin iletime hazır olduğunu belirtmek için tx_pcs_fec_phy_reset_n reset serbest bırakıldıktan sonra phy_tx_lanes_stable, tx_pll_locked ve phy_ehip_ready sinyallerini ileri sürer. 3. phy_ehip_ready sinyali yükseldikten sonra tx_core_rst_n sinyalinin geçerliliği ortadan kalkar. 4. MAC sıfırlandıktan sonra IP, MII arayüzünde IDLE karakterlerini aktarmaya başlar. Tüm şeritler aynı saati kullandığından TX şerit hizalaması ve eğrilmesine gerek yoktur. 5. IDLE karakterlerini iletirken MAC, tx_link_up sinyalini onaylar. 6. MAC daha sonra bağlı alıcının şerit hizalama işlemini başlatmak için sabit bir aralıkta START/END veya END/START CW ile eşleştirilmiş ALIGN'ı iletmeye başlar.

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 38

Geri bildirim gönder

4. İşlevsel Açıklama 683074 | 2022.04.28

Şekil 26.

TX Sıfırlama ve Başlatma Zamanlama Diyagramı
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

yeniden yapılandırma_reset

reconfig_sl_reset

tx_reset_ack

tx_pll_kilitli

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX Sıfırlama ve Başlatma Sırası
F-Tile Serial Lite IV Intel FPGA IP için RX sıfırlama sırası aşağıdaki gibidir:
1. F-tile sabit IP, MAC ve yeniden yapılandırma bloklarını sıfırlamak için rx_pcs_fec_phy_reset_n, rx_core_rst_n ve reconfig_reset değerlerini aynı anda onaylayın. Blokların düzgün şekilde sıfırlandığından emin olmak için rx_pcs_fec_phy_reset_n'yi bırakın ve rx_reset_ack'i bekledikten sonra yeniden yapılandırma sıfırlayın.
2. IP, özel PCS sıfırlaması serbest bırakıldıktan sonra RX PHY'nin iletime hazır olduğunu belirtmek için phy_rx_pcs_ready sinyalini ileri sürer.
3. phy_rx_pcs_ready sinyali yükseldikten sonra rx_core_rst_n sinyalinin geçerliliği ortadan kalkar.
4. IP, RX MAC sıfırlaması serbest bırakıldıktan sonra ve START/END veya END/START CW ile eşleştirilmiş ALIGN'ı aldıktan sonra şerit hizalama işlemini başlatır.
5. RX eğrilik düzeltme bloğu, tüm şeritler için hizalama tamamlandıktan sonra rx_link_up sinyalini devreye sokar.
6. IP daha sonra RX bağlantısının veri alımını başlatmaya hazır olduğunu belirtmek için kullanıcı mantığına rx_link_up sinyalini iletir.

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 39

4. İşlevsel Açıklama 683074 | 2022.04.28

Şekil 27. RX Sıfırlama ve Başlatma Zamanlama Diyagramı
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

yeniden yapılandırma_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Bağlantı Hızı ve Bant Genişliği Verimliliği Hesaplaması

F-Tile Serial Lite IV Intel FPGA IP bant genişliği verimliliği hesaplaması aşağıdaki gibidir:

Bant genişliği verimliliği = raw_rate * 64/66 * (burst_size –burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Tablo 17. Bant Genişliği Verimliliği Değişkenlerinin Açıklaması

Değişken

Tanım

raw_rate patlama_boyutu

Bu seri arayüz tarafından elde edilen bit hızıdır. raw_rate = SERDES genişliği * alıcı-verici saat frekansı Exampdosya: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Patlama boyutunun değeri. Ortalama bant genişliği verimliliğini hesaplamak için ortak çoğuşma boyutu değerini kullanın. Maksimum hız için maksimum patlama boyutu değerini kullanın.

burst_size_ovhd

Çoğuşma boyutu ek yükü değeri.
Tam modda,burst_size_ovhd değeri START ve END eşleştirilmiş CW'lere atıfta bulunur.
Temel modda, START ve END eşleştirilmiş CW'ler olmadığındanburst_size_ovhd yoktur.

align_marker_period

Hizalama işaretçisinin eklendiği dönemin değeri. Değer derleme için 81920 saat döngüsü ve hızlı simülasyon için 1280'dir. Bu değer PCS donanım mantığından elde edilir.

align_marker_width srl4_align_period

Geçerli bir hizalama işaretleyici sinyalinin yüksek tutulduğu saat döngüsü sayısı.
İki hizalama işaretçisi arasındaki saat döngüsü sayısı. Bu değeri IP Parametre Düzenleyicisindeki Hizalama Dönemi parametresini kullanarak ayarlayabilirsiniz.

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 40

Geri bildirim gönder

4. İşlevsel Açıklama 683074 | 2022.04.28
Bağlantı hızı hesaplamaları aşağıdaki gibidir: Etkin hız = bant genişliği verimliliği * raw_rate Maksimum kullanıcı saat frekansını aşağıdaki denklemle elde edebilirsiniz. Maksimum kullanıcı saat frekansı hesaplaması, sürekli veri akışını varsayar ve kullanıcı mantığında hiçbir IDLE döngüsü oluşmaz. Bu oran, FIFO taşmasını önlemek için kullanıcı mantığı FIFO'yu tasarlarken önemlidir. Maksimum kullanıcı saat frekansı = etkin hız / 64

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 41

683074 | 2022.04.28 Geri Bildirim Gönder

5. Parametreler

Tablo 18. F-Tile Serial Lite IV Intel FPGA IP Parametre Açıklaması

Parametre

Değer

Varsayılan

Tanım

Genel Tasarım Seçenekleri

PMA modülasyon türü

· PAM4 · NRZ

PAM4

PCS modülasyon modunu seçin.

PMA Türü

· FHT · FGT

FGT

Alıcı-verici tipini seçer.

PMA veri hızı

· PAM4 modu için:
— FGT alıcı-verici türü: 20 Gbps 58 Gbps
— FHT alıcı-verici türü: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ modu için:
— FGT alıcı-verici türü: 10 Gbps 28.05 Gbps
— FHT alıcı-verici türü: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gb/sn (FGT/FHT NRZ)

İletim ve diğer genel giderleri içeren alıcı-vericinin çıkışındaki etkin veri hızını belirtir. Değer, IP tarafından Gbps biriminde 1 ondalık basamağa yuvarlanarak hesaplanır.

PMA modu

· Çift Yönlü · Tx · Rx

Dubleks

FHT alıcı-verici türü için desteklenen yön yalnızca çift yönlüdür. FGT alıcı-verici türü için desteklenen yön Dubleks, Tx ve Rx'tir.

PMA sayısı

· PAM4 modu için:

şeritler

— 1'den 12'e

· NRZ modu için:

— 1'den 16'e

Şerit sayısını seçin. Simpleks tasarım için desteklenen şerit sayısı 1'dir.

PLL referans saat frekansı

· FHT alıcı-verici türü için: 156.25 MHz
· FGT alıcı-verici türü için: 27.5 MHz 379.84375 MHz, seçilen alıcı-verici veri hızına bağlı olarak.

· FHT alıcı-verici türü için: 156.25 MHz
· FGT alıcı-verici türü için: 165 MHz

Alıcı-vericinin referans saat frekansını belirtir.

Sistem PLL'si

—

referans saati

sıklık

170 MHz

Yalnızca FHT alıcı-verici tipi için mevcuttur. Sistem PLL referans saatini belirtir ve Sistem PLL saatini oluşturmak için F-Tile Referansı ve Sistem PLL Saatleri Intel FPGA IP'sinin girişi olarak kullanılır.

Sistem PLL frekansı
Uyum Dönemi

— 128 65536

RS-FEC'yi etkinleştir

Olanak vermek

876.5625 MHz 128 Etkinleştir

Sistem PLL saat frekansını belirtir.
Hizalama işaretleyici periyodunu belirtir. Değer x2 olmalıdır. RS-FEC özelliğini etkinleştirmek için açın.
devam etti…

ISO 9001: 2015 Kayıtlı

5. Parametreler 683074 | 2022.04.28

Parametre

Değer

Varsayılan

Tanım

Devre dışı bırakmak

PAM4 PCS modülasyon modu için RS-FEC her zaman etkindir.

Kullanıcı Arayüzü

Akış modu

· TAM · TEMEL

Tam dolu

IP için veri akışını seçin.

Tam: Bu mod, bir çerçeve içinde paket başlangıcı ve paket sonu döngüsünü gönderir.

Temel: Bu, bant genişliğini artırmak için verilerin paket başlangıcı, boş ve paket sonu olmadan gönderildiği saf bir akış modudur.

CRC'yi etkinleştir

Etkinleştirme / Devre dışı

Devre dışı bırakmak

CRC hatası algılamayı ve düzeltmeyi etkinleştirmek için açın.

Otomatik hizalamayı etkinleştir

Etkinleştirme / Devre dışı

Devre dışı bırakmak

Otomatik şerit hizalama özelliğini etkinleştirmek için açın.

Hata ayıklama uç noktasını etkinleştir

Etkinleştirme / Devre dışı

Devre dışı bırakmak

AÇIK olduğunda, F-Tile Serial Lite IV Intel FPGA IP, Avalon bellek eşlemeli arayüze dahili olarak bağlanan yerleşik bir Hata Ayıklama Uç Noktası içerir. IP, J aracılığıyla belirli testleri gerçekleştirebilir ve hata ayıklama işlevlerini gerçekleştirebilirTAG Sistem Konsolunu kullanarak. Varsayılan değer Kapalı'dır.

Simpleks Birleştirme (Bu parametre ayarı yalnızca FGT ikili simpleks tasarımını seçtiğinizde kullanılabilir.)

Aynı FGT kanallarına yerleştirilen diğer Seri Lite IV Simplex IP'de RSFEC etkin

Etkinleştirme / Devre dışı

Devre dışı bırakmak

Hem TX hem de RX'in aynı FGT'ye yerleştirildiği NRZ alıcı-verici modu için ikili simpleks tasarımında F-Tile Serial Lite IV Intel FPGA IP için RS-FEC etkin ve devre dışı olan bir yapılandırma karışımına ihtiyacınız varsa bu seçeneği açın. kanal(lar).

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 43

683074 | 2022.04.28 Geri Bildirim Gönder

6. F-Tile Seri Lite IV Intel FPGA IP Arayüzü Sinyalleri

6.1. Saat Sinyalleri

Tablo 19. Saat Sinyalleri

İsim

Genişlik Yönü

Tanım

tx_core_clkout

TX özel PCS arayüzü, TX MAC ve kullanıcı mantıkları için TX çekirdek saatinin çıkışı

TX veri yolu.

Bu saat, özel PCS bloğundan oluşturulur.

rx_core_clkout

RX özel PCS arayüzü için çıkış RX çekirdek saati, RX eğriliğini düzeltme FIFO, RX MAC

ve RX veri yolundaki kullanıcı mantıkları.

Bu saat, özel PCS bloğundan oluşturulur.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Giriş Alıcı-Verici referans saati.

Alıcı-verici türü FGT olarak ayarlandığında, bu saati F-Tile Referansı ve Sistem PLL Saatleri Intel FPGA IP'nin çıkış sinyaline (out_refclk_fgt_0) bağlayın. Alıcı-verici türü FHT olarak ayarlandığında, bağlanın

bu saat, F-Tile Referansı ve Sistem PLL Saatlerinin Intel FPGA IP'sinin çıkış sinyaline (out_fht_cmmpll_clk_0) bağlanır.

Desteklenen frekans aralığı için Parametreler bölümüne bakın.

Giriş Alıcı-verici yeniden yapılandırma arayüzü için giriş saati.

Saat frekansı 100 ila 162 MHz'dir.

Bu giriş saat sinyalini harici saat devrelerine veya osilatörlere bağlayın.

Giriş Alıcı-verici yeniden yapılandırma arayüzü için giriş saati.

Saat frekansı 100 ila 162 MHz'dir.

Bu giriş saat sinyalini harici saat devrelerine veya osilatörlere bağlayın.

out_systempll_clk_ 1

Giriş

Sistem PLL saati.
Bu saati F-Tile Referansı ve Sistem PLL Saatleri Intel FPGA IP'nin çıkış sinyaline (out_systempll_clk_0) bağlayın.

İlgili Bilgi Parametreleri sayfa 42

6.2. Sinyalleri Sıfırla

Tablo 20. Sinyalleri Sıfırla

İsim

Genişlik Yönü

tx_core_rst_n

Giriş

Saat Etki Alanı Eşzamansız

rx_core_rst_n

Giriş

Eşzamansız

tx_pcs_fec_phy_reset_n 1

Giriş

Eşzamansız

Tanım

Aktif-düşük sıfırlama sinyali. F-Tile Serial Lite IV TX MAC'yi sıfırlar.

Aktif-düşük sıfırlama sinyali. F-Tile Serial Lite IV RX MAC'i sıfırlar.

Aktif-düşük sıfırlama sinyali.

devam etti…

ISO 9001: 2015 Kayıtlı

6. F-Tile Seri Lite IV Intel FPGA IP Arayüzü Sinyalleri 683074 | 2022.04.28

İsim

Genişlik Yönü Saat Alanı

Tanım

F-Tile Serial Lite IV TX özel PCS'yi sıfırlar.

rx_pcs_fec_phy_reset_n 1

Giriş

Eşzamansız

Aktif-düşük sıfırlama sinyali. F-Tile Serial Lite IV RX özel PCS'yi sıfırlar.

yeniden yapılandırma_reset

Giriş

reconfig_clk Aktif-yüksek sıfırlama sinyali.

Avalon bellek eşlemeli arayüz yeniden yapılandırma bloğunu sıfırlar.

reconfig_sl_reset

reconfig_sl_clk Aktif yüksek sıfırlama sinyali girişi.

Avalon bellek eşlemeli arayüz yeniden yapılandırma bloğunu sıfırlar.

6.3. MAC Sinyalleri

Tablo 21.

TX MAC Sinyalleri
Bu tabloda N, IP parametre düzenleyicisinde ayarlanan şerit sayısını temsil eder.

İsim

Genişlik

Yön Saati Etki Alanı

Tanım

tx_avs_ready

Çıkış tx_core_clkout Avalon akış sinyali.

Onaylandığında, TX MAC'in verileri kabul etmeye hazır olduğunu gösterir.

tx_avs_data

· (64*N)*2 (PAM4 modu)
· 64*K (NRZ modu)

Giriş

tx_core_clkout Avalon akış sinyali. Teksas verileri.

tx_avs_channel

tx_core_clkout Avalon akış sinyalini girin.

Geçerli döngüde aktarılan veriler için kanal numarası.

Bu sinyal Temel modda mevcut değildir.

tx_avs_valid

tx_core_clkout Avalon akış sinyalini girin.

Onaylandığında, TX veri sinyalinin geçerli olduğunu gösterir.

tx_avs_startofpacket

tx_core_clkout Avalon akış sinyalini girin.

İddia edildiğinde, bir TX veri paketinin başlangıcını gösterir.

Her paket için yalnızca tek bir saat döngüsü olduğunu iddia edin.

Bu sinyal Temel modda mevcut değildir.

tx_avs_endofpacket

tx_core_clkout Avalon akış sinyalini girin.

İddia edildiğinde, bir TX veri paketinin sonunu belirtir.

Her paket için yalnızca tek bir saat döngüsü olduğunu iddia edin.

Bu sinyal Temel modda mevcut değildir.

tx_avs_empty

tx_core_clkout Avalon akış sinyalini girin.

TX verilerinin son patlamasındaki geçerli olmayan kelimelerin sayısını gösterir.

Bu sinyal Temel modda mevcut değildir.

tx_num_valid_bytes_eob

Giriş

tx_core_clkout

Son patlamanın son sözcüğündeki geçerli bayt sayısını gösterir. Bu sinyal Temel modda mevcut değildir.
devam etti…

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 45

6. F-Tile Seri Lite IV Intel FPGA IP Arayüzü Sinyalleri 683074 | 2022.04.28

Ad tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Genişlik 1
1 1
N5

Yön Saati Etki Alanı

Tanım

Giriş

tx_core_clkout

İddia edildiğinde bu sinyal kullanıcı tanımlı bir bilgi döngüsünü başlatır.
Bu sinyali tx_startofpacket iddiasıyla aynı saat döngüsünde onaylayın.
Bu sinyal Temel modda mevcut değildir.

Çıkış tx_core_clkout İddia edildiğinde, TX veri bağlantısının veri iletimi için hazır olduğunu gösterir.

Çıktı

tx_core_clkout

Bu sinyal uygulandığında şeritlerin yeniden hizalanmasını başlatır.
MAC'in ALIGN CW göndermesini tetiklemek için bu sinyali bir saat döngüsü boyunca uygulayın.

Giriş

tx_core_clkout İddia edildiğinde MAC, seçilen şeritlere bir CRC32 hatası enjekte eder.

Çıkış tx_core_clkout Kullanılmıyor.

Aşağıdaki zamanlama diyagramı eski bir örneği göstermektediramp10 TX seri hattı boyunca kullanıcı mantığından 10 kelimelik TX veri iletimi dosyası.

Şekil 28.

TX Veri İletimi Zamanlama Şeması
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

Şerit 0

…………

BAŞLA 0 10

N-10 SON BAŞLANGIÇ 0

Şerit 1

…………

BAŞLA 1 11

N-9 SON BAŞLANGIÇ 1

N-10 UÇ BOŞTA BOŞ N-9 UÇ BOŞTA

Şerit 9

…………

BAŞLA 9 19

N-1 SON BAŞLANGIÇ 9

N-1 SON BOŞTA BOŞTA

Tablo 22.

RX MAC Sinyalleri
Bu tabloda N, IP parametre düzenleyicisinde ayarlanan şerit sayısını temsil eder.

İsim

Genişlik

Yön Saati Etki Alanı

Tanım

rx_avs_ready

rx_core_clkout Avalon akış sinyalini girin.

İddia edildiğinde, kullanıcı mantığının verileri kabul etmeye hazır olduğunu gösterir.

rx_avs_data

(64*N)*2 (PAM4 modu)
64*K (NRZ modu)

Çıktı

rx_core_clkout Avalon akış sinyali. RX verileri.

rx_avs_channel

Çıkış rx_core_clkout Avalon akış sinyali.

Verilerin kanal numarası

mevcut döngüde alındı.

Bu sinyal Temel modda mevcut değildir.

rx_avs_valid

Çıkış rx_core_clkout Avalon akış sinyali.

devam etti…

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 46

Geri bildirim gönder

6. F-Tile Seri Lite IV Intel FPGA IP Arayüzü Sinyalleri 683074 | 2022.04.28

İsim

Genişlik

Yön Saati Etki Alanı

Tanım

İddia edildiğinde, RX veri sinyalinin geçerli olduğunu gösterir.

rx_avs_startofpacket

Çıkış rx_core_clkout Avalon akış sinyali.

İddia edildiğinde, bir RX veri paketinin başlangıcını gösterir.

Her paket için yalnızca tek bir saat döngüsü olduğunu iddia edin.

Bu sinyal Temel modda mevcut değildir.

rx_avs_endofpacket

Çıkış rx_core_clkout Avalon akış sinyali.

İddia edildiğinde, bir RX veri paketinin sonunu gösterir.

Her paket için yalnızca tek bir saat döngüsü olduğunu iddia edin.

Bu sinyal Temel modda mevcut değildir.

rx_avs_empty

Çıkış rx_core_clkout Avalon akış sinyali.

RX verilerinin son patlamasındaki geçerli olmayan kelimelerin sayısını gösterir.

Bu sinyal Temel modda mevcut değildir.

rx_num_valid_bytes_eob

Çıktı

rx_core_clkout Son patlamanın son sözcüğündeki geçerli bayt sayısını gösterir.
Bu sinyal Temel modda mevcut değildir.

rx_is_usr_cmd

Çıkış rx_core_clkout İddia edildiğinde, bu sinyal bir kullanıcı-

Tanımlanmış bilgi döngüsü.

Bu sinyali tx_startofpacket iddiasıyla aynı saat döngüsünde onaylayın.

Bu sinyal Temel modda mevcut değildir.

rx_link_up

Çıkış rx_core_clkout İddia edildiğinde RX veri bağlantısını gösterir

veri alımına hazırdır.

rx_link_reinit

Giriş rx_core_clkout İfade edildiğinde bu sinyal şeritleri başlatır

yeniden hizalama.

Otomatik Hizalamayı Etkinleştir seçeneğini devre dışı bırakırsanız, MAC'in şeritleri yeniden hizalamasını tetiklemek için bu sinyali bir saat döngüsü boyunca uygulayın. Otomatik Hizalamayı Etkinleştir ayarlanmışsa, MAC şeritleri otomatik olarak yeniden hizalar.

Otomatik Hizalamayı Etkinleştir ayarlandığında bu sinyali kullanmayın.

rx_error

(N*2*2)+3 (PAM4 modu)
(N*2)*3 (NRZ modu)

Çıktı

rx_core_clkout

İddia edildiğinde, RX veri yolunda hata koşullarının oluştuğunu gösterir.
· [(N*2+2):N+3] = Belirli bir şerit için PCS hatasını gösterir.
· [N+2] = Hizalama hatasını gösterir. Bu bit onaylanırsa şerit hizalamasını yeniden başlatın.
· [N+1]= Kullanıcı mantığı hazır olmadığında verilerin kullanıcı mantığına iletildiğini gösterir.
· [N] = Hizalama kaybını gösterir.
· [(N-1):0] = Verinin CRC hatası içerdiğini belirtir.

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 47

6. F-Tile Seri Lite IV Intel FPGA IP Arayüzü Sinyalleri 683074 | 2022.04.28

6.4. Alıcı-Verici Yeniden Yapılandırma Sinyalleri

Tablo 23.

PCS Yeniden Yapılandırma Sinyalleri
Bu tabloda N, IP parametre düzenleyicisinde ayarlanan şerit sayısını temsil eder.

İsim

Genişlik

Yön Saati Etki Alanı

Tanım

reconfig_sl_read

reconfig_sl_ PCS yeniden yapılandırma okuma komutunu girin

tıkla

sinyaller.

reconfig_sl_write

Giriş reconfig_sl_ PCS yeniden yapılandırma yazma

tıkla

komut sinyalleri.

reconfig_sl_address

14 bit + clogb2N

Giriş

reconfig_sl_ clk

Seçilen bir şeritte PCS'nin yeniden yapılandırılması Avalon bellek eşlemeli arayüz adresini belirtir.
Her şeritte 14 bit bulunur ve üstteki bitler şerit uzaklığını ifade eder.
Examp4 şeritli NRZ/PAM4 tasarımı için reconfig_sl_address[13:0] adres değerine atıfta bulunan dosya:
· reconfig_sl_address[15:1 4] 00 olarak ayarlandı = şerit 0 için adres.
· reconfig_sl_address[15:1 4] 01 olarak ayarlandı = şerit 1 için adres.
· reconfig_sl_address[15:1 4] 10 olarak ayarlandı = şerit 2 için adres.
· reconfig_sl_address[15:1 4] 11 olarak ayarlandı = şerit 3 için adres.

reconfig_sl_readdata

Output reconfig_sl_ PCS yeniden yapılandırma verilerini belirtir

tıkla

bir hazır döngü tarafından okunacak

seçilen şerit.

reconfig_sl_waitrequest

Output reconfig_sl_ PCS'nin yeniden yapılandırılmasını temsil eder

tıkla

Avalon bellek eşlemeli arayüz

Seçilen bir şeritte durma sinyali.

reconfig_sl_writedata

Giriş reconfig_sl_ PCS yeniden yapılandırma verilerini belirtir

tıkla

bir yazma döngüsünde yazılacak

seçilen şerit.

reconfig_sl_readdata_vali

Çıktı

reconfig_sl_ PCS'nin yeniden yapılandırılmasını belirtir

tıkla

Alınan veriler seçilen bir durumda geçerlidir

Lane.

Tablo 24.

F-Tile Sabit IP Yeniden Yapılandırma Sinyalleri
Bu tabloda N, IP parametre düzenleyicisinde ayarlanan şerit sayısını temsil eder.

İsim

Genişlik

Yön Saati Etki Alanı

Tanım

yeniden yapılandırma_oku

Giriş reconfig_clk PMA yeniden yapılandırma okuması

komut sinyalleri.

yeniden yapılandırma_yazma

reconfig_clk PMA yeniden yapılandırma yazma girişi

komut sinyalleri.

yeniden yapılandırma_adresi

18 bit + clog2bN

Giriş

reconfig_clk

Seçilen bir şeritte PMA Avalon bellek eşlemeli arayüz adresini belirtir.
devam etti…

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 48

Geri bildirim gönder

6. F-Tile Seri Lite IV Intel FPGA IP Arayüzü Sinyalleri 683074 | 2022.04.28

İsim
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Genişlik
32 1 32 1

Yön Saati Etki Alanı

Tanım

Her iki PAM4 ve NRZ modunda da her şeritte 18 bit bulunur ve geri kalan üst bitler şerit uzaklığını ifade eder.
Example, 4 şeritli bir tasarım için:
· reconfig_address[19:18] 00 olarak ayarlandı = şerit 0 için adres.
· reconfig_address[19:18] 01 olarak ayarlandı = şerit 1 için adres.
· reconfig_address[19:18] 10 olarak ayarlandı = şerit 2 için adres.
· reconfig_address[19:18] 11 olarak ayarlandı = şerit 3 için adres.

Çıktı

reconfig_clk Seçilen bir şeritteki hazır döngü tarafından okunacak PMA verilerini belirtir.

Çıktı

reconfig_clk Seçilen bir şeritte PMA Avalon bellek eşlemeli arayüz durma sinyalini temsil eder.

Giriş

reconfig_clk Seçilen şeritte bir yazma döngüsünde yazılacak PMA verilerini belirtir.

Çıktı

reconfig_clk PMA yeniden yapılandırmasından alınan verilerin seçilen şeritte geçerli olduğunu belirtir.

6.5. PMA Sinyalleri

Tablo 25.

PMA Sinyalleri
Bu tabloda N, IP parametre düzenleyicisinde ayarlanan şerit sayısını temsil eder.

İsim

Genişlik

Yön Saati Etki Alanı

Tanım

phy_tx_lanes_stable

N*2 (PAM4 modu)
N (NRZ modu)

Çıktı

Asenkron Belirtildiğinde, TX veri yolunun veri göndermeye hazır olduğunu gösterir.

tx_pll_locked

N*2 (PAM4 modu)
N (NRZ modu)

Çıktı

Asenkron İddia edildiğinde, TX PLL'nin kilit durumuna ulaştığını gösterir.

phy_ehip_ready

N*2 (PAM4 modu)
N (NRZ modu)

Çıktı

Eşzamansız

İddia edildiğinde, özel PCS'nin dahili başlatmayı tamamladığını ve iletime hazır olduğunu gösterir.
Bu sinyal, tx_pcs_fec_phy_reset_n ve tx_pcs_fec_phy_reset_nare onaylandıktan sonra onaylanır.

tx_serial_data

Çıkış TX seri saati TX seri pinleri.

rx_serial_data

Giriş RX seri saati RX seri pinleri.

phy_rx_block_lock

N*2 (PAM4 modu)
N (NRZ modu)

Çıktı

Asenkron İddia edildiğinde, şeritler için 66b blok hizalamasının tamamlandığını gösterir.

rx_cdr_lock

N*2 (PAM4 modu)

Çıktı

Eşzamansız

İddia edildiğinde, kurtarılan saatlerin verilere kilitlendiğini gösterir.
devam etti…

Geri bildirim gönder

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 49

6. F-Tile Seri Lite IV Intel FPGA IP Arayüzü Sinyalleri 683074 | 2022.04.28

Ad phy_rx_pcs_ready phy_rx_hi_ber

Genişlik

Yön Saati Etki Alanı

Tanım

N (NRZ modu)

N*2 (PAM4 modu)
N (NRZ modu)

Çıktı

Eşzamansız

İddia edildiğinde, karşılık gelen Ethernet kanalının RX hatlarının tamamen hizalandığını ve veri almaya hazır olduğunu gösterir.

N*2 (PAM4 modu)
N (NRZ modu)

Çıktı

Eşzamansız

İddia edildiğinde, karşılık gelen Ethernet kanalının RX PCS'sinin HI BER durumunda olduğunu belirtir.

F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu 50

Geri bildirim gönder

683074 | 2022.04.28 Geri Bildirim Gönder

7. F-Tile Serial Lite IV Intel FPGA IP ile Tasarım

7.1. Yönergeleri Sıfırla
Sistem düzeyinde sıfırlama işleminizi uygulamak için bu sıfırlama yönergelerini izleyin.
· TX ve RX PCS'yi aynı anda sıfırlamak için tx_pcs_fec_phy_reset_n ve rx_pcs_fec_phy_reset_n sinyallerini sistem düzeyinde birbirine bağlayın.
· tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n ve reconfig_reset sinyallerini aynı anda onaylayın. IP sıfırlama ve başlatma sıraları hakkında daha fazla bilgi için Sıfırlama ve Bağlantı Başlatma bölümüne bakın.
· tx_pcs_fec_phy_reset_n ve rx_pcs_fec_phy_reset_n sinyallerini düşük, reconfig_reset sinyalini yüksek tutun ve tx_reset_ack ve rx_reset_ack'in F-tile sabit IP'yi ve yeniden yapılandırma bloklarını düzgün şekilde sıfırlamasını bekleyin.
· FPGA cihazları arasında hızlı bağlantı sağlamak için, bağlı F-Tile Serial Lite IV Intel FPGA IP'lerini aynı anda sıfırlayın. F-Tile Serial Lite IV Intel FPGA IP Design Ex'e bakınampAraç kitini kullanarak IP TX ve RX bağlantısını izleme hakkında bilgi için Kullanıcı Kılavuzu'na bakın.
İlgili Bilgiler
· Sıfırlama ve Bağlantı Başlatma sayfa 37
· F-Tile Seri Lite IV Intel FPGA IP Tasarım ExampKullanıcı Kılavuzu

7.2. Hata İşleme Yönergeleri

Aşağıdaki tablo, F-Tile Serial Lite IV Intel FPGA IP tasarımında oluşabilecek hata koşulları için hata işleme yönergelerini listelemektedir.

Tablo 26. Hata Durumu ve İşleme Yönergeleri

Hata Durumu
Belirli bir zaman diliminden sonra bir veya daha fazla şerit iletişim kuramaz.

Kılavuzlar
Bağlantıyı uygulama düzeyinde sıfırlamak için bir zaman aşımı sistemi uygulayın.

İletişim kurulduktan sonra şerit iletişimi kaybeder.
Eğrilik düzeltme işlemi sırasında bir şerit iletişimi kaybeder.

Bu, veri aktarımı aşamalarından sonra veya sırasında meydana gelebilir. Uygulama düzeyinde bir bağlantı kaybı tespiti uygulayın ve bağlantıyı sıfırlayın.
Hatalı şerit için bağlantıyı yeniden başlatma sürecini uygulayın. Kart yönlendirmesinin 320 kullanıcı arayüzünü aşmadığından emin olmalısınız.

Tüm şeritler hizalandıktan sonra şerit hizalaması kaybı.

Bu, veri aktarımı aşamalarından sonra veya sırasında meydana gelebilir. Şerit hizalama işlemini yeniden başlatmak için uygulama düzeyinde bir şerit hizalama kaybı algılaması uygulayın.

ISO 9001: 2015 Kayıtlı

683074 | 2022.04.28 Geri Bildirim Gönder

8. F-Tile Serial Lite IV Intel FPGA IP Kullanıcı Kılavuzu Arşivleri

IP sürümleri, v19.1'e kadar Intel Quartus Prime Design Suite yazılım sürümleriyle aynıdır. Intel Quartus Prime Design Suite yazılım sürümü 19.2 veya üzeri, IP çekirdeklerinin yeni bir IP sürüm şeması vardır.

Bir IP çekirdek sürümü listelenmemişse, önceki IP çekirdek sürümünün kullanım kılavuzu geçerlidir.

Intel Quartus Prime Sürümü
21.3

IP Çekirdeği Sürüm 3.0.0

Kullanım Kılavuzu F-Tile Serial Lite IV Intel® FPGA IP Kullanım Kılavuzu

ISO 9001: 2015 Kayıtlı

683074 | 2022.04.28 Geri Bildirim Gönder

9. F-Tile Serial Lite IV Intel FPGA IP Kullanıcı Kılavuzu için Belge Revizyon Geçmişi

Belge Sürümü 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime Sürümü
22.1
21.3 21.3 21.2

IP Sürümü 5.0.0
3.0.0 3.0.0 2.0.0

Değişiklikler
· Güncellenmiş Tablo: F-Tile Seri Lite IV Intel FPGA IP Özellikleri — Ek FHT alıcı-verici hızı desteğiyle güncellenmiş Veri Aktarımı açıklaması: 58G NRZ, 58G PAM4 ve 116G PAM4
· Güncellenmiş Tablo: F-Tile Serial Lite IV Intel FPGA IP Parametre Açıklaması — Yeni parametre eklendi · Sistem PLL referans saat frekansı · Hata ayıklama uç noktasını etkinleştirin — PMA veri hızına ilişkin Değerler güncellendi — GUI ile eşleşecek şekilde parametre adları güncellendi
· Tablo: F-Tile Serial Lite IV Intel FPGA IP Özellikleri'nde veri aktarımına ilişkin açıklama güncellendi.
· Tablo adı IP olarak yeniden adlandırıldı ve netlik sağlamak amacıyla Parametreler bölümündeki IP Parametre Açıklaması F-Tile Serial Lite IV Intel FPGA IP Parametre Açıklaması.
· Güncellenmiş Tablo: IP parametreleri: — Aynı FGT kanal(lar)ına yerleştirilen diğer Seri Lite IV Simplex IP'de etkinleştirilen yeni bir parametre eklendi: RSFEC. — Alıcı-Verici referans saat frekansı için varsayılan değerler güncellendi.
İlk sürüm.

ISO 9001: 2015 Kayıtlı

Belgeler / Kaynaklar

	intel F Tile Seri Lite IV Intel FPGA IP [pdf] Kullanıcı Kılavuzu F Tile Seri Lite IV Intel FPGA IP, F Tile Seri Lite IV, Intel FPGA IP
	Intel F-Tile Seri Lite IV Intel FPGA IP [pdf] Kullanıcı Kılavuzu F-Tile Seri Lite IV Intel FPGA IP, Seri Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP