intel MNL-AVABUSREF Avalon Interface User Manual

Mga nilalaman magtago

1 MNL-AVABUSREF Avalon Interface

2 Mga Dokumento / Mga Mapagkukunan

2.1 Mga sanggunian

3 Mga Kaugnay na Post

MNL-AVABUSREF Avalon Interface

View Fullscreen

Mga Detalye ng Avalon® Interface
Na-update para sa Intel® Quartus® Prime Design Suite: 20.1

Online na Bersyon Magpadala ng Feedback

MNL-AVABUSREF

ID: 683091 Bersyon: 2022.01.24

Mga nilalaman

Mga nilalaman
1. Panimula sa Avalon® Interface Specifications…………………………………………………… 4 1.1. Mga Katangian at Parameter ng Avalon…………………………………………………………………. 5 1.2. Mga Tungkulin sa Senyales………………………………………………………………………………………….5 1.3. Timing ng Interface……………………………………………………………………………………. 5 1.4. Halample: Mga Interface ng Avalon sa Mga Disenyo ng System………………………………………………………. 5
2. Avalon Clock at I-reset ang mga Interface…………………………………………………………………………. 8 2.1. Mga Tungkulin ng Avalon Clock Sink Signal………………………………………………………………………….. 8 2.2. Mga Katangian ng Clock Sink………………………………………………………………………………………… 9 2.3. Mga Kaugnay na Interface ng Orasan ……………………………………………………………………………9 2.4. Avalon Clock Source Signal Tungkulin…………………………………………………………………..9 2.5. Mga Katangian ng Pinagmulan ng Orasan………………………………………………………………………… 9 2.6. I-reset ang Sink………………………………………………………………………………………………. 10 2.7. I-reset ang Sink Interface Properties…………………………………………………………………… 10 2.8. Kaugnay na Mga Interface sa Pag-reset ……………………………………………………………………………10 2.9. I-reset ang Pinagmulan……………………………………………………………………………………………….10 2.10. I-reset ang Source Interface Properties……………………………………………………………….11
3. Avalon Memory-Mapped Interfaces………………………………………………………………………….12 3.1. Panimula sa Avalon Memory-Mapped Interfaces…………………………………………………… 12 3.2. Avalon Memory Mapped Interface Signal Tungkulin………………………………………………………………14 3.3. Mga Katangian ng Interface……………………………………………………………………………………….17 3.4. Timing……………………………………………………………………………………………………20 3.5. Mga Paglilipat…………………………………………………………………………………… 20 3.5.1. Mga Karaniwang Paglipat ng Pagbasa at Pagsulat………………………………………………………. 21 3.5.2. Mga Paglilipat Gamit ang WaitrequestAllowance Property………………………………………… 23 3.5.3. Magbasa at Sumulat ng Mga Paglipat na may Nakapirming Wait-States ………………………………….. 26 3.5.4. Mga Pipelined Transfers………………………………………………………………………….. 27 3.5.5. Mga Burst Transfer……………………………………………………………………………. 30 3.5.6. Magbasa at Sumulat ng Mga Tugon……………………………………………………………… 34 3.6. Pag-align ng Address…………………………………………………………………………………… 36 3.7. Pag-address ng Ahente ng Avalon-MM………………………………………………………………………………36
4. Avalon Interrupt Interface…………………………………………………………………………………… 38 4.1. Makagambala sa Nagpadala……………………………………………………………………………………..38 4.1.1. Avalon Interrupt Sender Signal Tungkulin……………………………………………………….38 4.1.2. Mga Katangian ng Interrupt Sender…………………………………………………………………… 38 4.2. Interrupt Receiver……………………………………………………………………………………39 4.2.1. Avalon Interrupt Receiver Signal Tungkulin…………………………………………………….. 39 4.2.2. Mga Katangian ng Interrupt Receiver…………………………………………………………………… 39 4.2.3. Timing ng Interrupt…………………………………………………………………….. 39
5. Mga Avalon Streaming Interface……………………………………………………………………………………. 40 5.1. Mga Tuntunin at Konsepto…………………………………………………………………………………… 41 5.2. Mga Tungkulin sa Signal ng Avalon Streaming Interface……………………………………………………….. 42 5.3. Sequencing at Timing ng Signal ………………………………………………………………… 43 5.3.1. Synchronous Interface…………………………………………………………………………43 5.3.2. Pinapagana ang Orasan………………………………………………………………………… 43

Mga Detalye ng Avalon® Interface 2

Magpadala ng Feedback

Mga nilalaman
5.4. Avalon-ST Interface Properties………………………………………………………………………….43 5.5. Mga Karaniwang Paglipat ng Data ……………………………………………………………………………44 5.6. Mga Detalye ng Signal………………………………………………………………………………………… 44 5.7. Layout ng Data …………………………………………………………………………………………………. 45 5.8. Paglipat ng Data nang walang Backpressure……………………………………………………………… 46 5.9. Paglilipat ng Data na may Backpressure…………………………………………………………………. 46
5.9.1. Mga Paglilipat ng Data Gamit ang readyLatency at readyAllowance……………………………….. 47 5.9.2. Mga Paglilipat ng Data Gamit ang readyLatency……………………………………………………. 49 5.10. Mga Paglilipat ng Packet Data………………………………………………………………………….. 50 5.11. Mga Detalye ng Signal ……………………………………………………………………………………… 51 5.12. Mga Detalye ng Protocol ……………………………………………………………………………………….52
6. Avalon Streaming Credit Interfaces………………………………………………………………………… 53 6.1. Mga Tuntunin at Konsepto…………………………………………………………………………………… 53 6.2. Mga Tungkulin sa Signal ng Avalon Streaming Credit Interface…………………………………………………….. 54 6.2.1. Synchronous Interface…………………………………………………………………………55 6.2.2. Mga Karaniwang Paglipat ng Data………………………………………………………………………….56 6.2.3. Pagbabalik ng Mga Kredito…………………………………………………………………………. 57 6.3. Mga Signal ng Gumagamit ng Avalon Streaming Credit……………………………………………………………… 58 6.3.1. Per-Symbol User Signal…………………………………………………………………………. 58 6.3.2. Per-Packet User Signal…………………………………………………………………………59
7. Mga Interface ng Avalon Conduit………………………………………………………………………………………………60 7.1. Mga Tungkulin ng Avalon Conduit Signal……………………………………………………………………………………. 61 7.2. Mga Katangian ng Conduit …………………………………………………………………………………………………. 61
8. Avalon Tristate Conduit Interface………………………………………………………………………… 62 8.1. Mga Tungkulin sa Signal ng Avalon Tristate Conduit……………………………………………………………….. 64 8.2. Mga Katangian ng Tristate Conduit………………………………………………………………………… 65 8.3. Tristate Conduit Timing …………………………………………………………………………….65
A. Hindi na ginagamit na mga Signal………………………………………………………………………………………………. 67
B. Kasaysayan ng Pagbabago ng Dokumento para sa Mga Detalye ng Avalon Interface……………………………… 68

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 3

683091 | 2022.01.24 Magpadala ng Feedback

1. Panimula sa Avalon® Interface Specifications

Pinapasimple ng mga interface ng Avalon® ang disenyo ng system sa pamamagitan ng pagbibigay-daan sa iyong madaling ikonekta ang mga bahagi sa Intel® FPGA. Tinutukoy ng pamilya ng Avalon interface ang mga interface na angkop para sa pag-stream ng high-speed na data, pagbabasa at pagsusulat ng mga rehistro at memorya, at pagkontrol sa mga off-chip na device. Ang mga bahaging available sa Platform Designer ay nagsasama ng mga karaniwang interface na ito. Bukod pa rito, maaari mong isama ang mga interface ng Avalon sa mga custom na bahagi, na nagpapahusay sa interoperability ng mga disenyo.
Tinutukoy ng detalyeng ito ang lahat ng mga interface ng Avalon. Pagkatapos basahin ang detalyeng ito, dapat mong maunawaan kung aling mga interface ang naaangkop para sa iyong mga bahagi at kung aling mga tungkulin ng signal ang gagamitin para sa mga partikular na pag-uugali. Tinutukoy ng detalyeng ito ang sumusunod na pitong interface:
· Avalon Streaming Interface (Avalon-ST)–isang interface na sumusuporta sa unidirectional na daloy ng data, kabilang ang mga multiplex na stream, packet, at DSP data.
· Avalon Memory Mapped Interface (Avalon-MM)–isang address-based read/write interface na tipikal ng mga koneksyon ng Host-Agent.
· Avalon Conduit Interface– isang uri ng interface na tumanggap ng mga indibidwal na signal o grupo ng mga signal na hindi akma sa alinman sa iba pang mga uri ng Avalon. Maaari mong ikonekta ang mga interface ng conduit sa loob ng isang Platform Designer system. Bilang kahalili, maaari mong i-export ang mga ito upang kumonekta sa iba pang mga module sa disenyo o sa mga FPGA pin.
· Avalon Tri-State Conduit Interface (Avalon-TC) –isang interface upang suportahan ang mga koneksyon sa mga off-chip na peripheral. Ang maraming peripheral ay maaaring magbahagi ng mga pin sa pamamagitan ng signal multiplexing, na binabawasan ang bilang ng pin ng FPGA at ang bilang ng mga bakas sa PCB.
· Avalon Interrupt Interface–isang interface na nagpapahintulot sa mga bahagi na magsenyas ng mga kaganapan sa iba pang mga bahagi.
· Avalon Clock Interface–isang interface na nagtutulak o tumatanggap ng mga orasan.
· Avalon Reset Interface–isang interface na nagbibigay ng reset connectivity.
Ang isang bahagi ay maaaring magsama ng anumang bilang ng mga interface na ito at maaari ring magsama ng maraming mga pagkakataon ng parehong uri ng interface.

Tandaan:

Ang mga interface ng Avalon ay isang bukas na pamantayan. Walang lisensya o royalty ang kinakailangan upang bumuo at magbenta ng mga produkto na gumagamit o nakabatay sa mga interface ng Avalon.

Kaugnay na Impormasyon
· Panimula sa Intel FPGA IP Cores Nagbibigay ng pangkalahatang impormasyon tungkol sa lahat ng Intel FPGA IP cores, kabilang ang parameterizing, generating, upgrade, at simulating IP cores.
· Pagbuo ng Pinagsamang Simulator Setup Script Lumikha ng mga simulation script na hindi nangangailangan ng mga manu-manong update para sa software o mga pag-upgrade ng bersyon ng IP.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

ISO 9001:2015 Nakarehistro

1. Panimula sa Avalon® Interface Specifications 683091 | 2022.01.24
· Mga Alituntunin sa Pinakamahuhusay na Kasanayan sa Pamamahala ng Proyekto para sa mahusay na pamamahala at portability ng iyong proyekto at IP files.
1.1. Mga Katangian at Parameter ng Avalon
Inilalarawan ng mga interface ng Avalon ang kanilang pag-uugali sa mga katangian. Ang detalye para sa bawat uri ng interface ay tumutukoy sa lahat ng mga katangian ng interface at mga default na halaga. Para kay exampSa gayon, ang maxChannel na pag-aari ng mga interface ng Avalon-ST ay nagpapahintulot sa iyo na tukuyin ang bilang ng mga channel na sinusuportahan ng interface. Ang clockRate property ng Avalon Clock interface ay nagbibigay ng dalas ng signal ng orasan.
1.2. Mga Tungkulin sa Senyales
Tinutukoy ng bawat interface ng Avalon ang mga tungkulin ng signal at ang kanilang pag-uugali. Maraming mga signal role ang opsyonal. Mayroon kang kakayahang umangkop upang piliin lamang ang mga tungkulin ng signal na kinakailangan upang maipatupad ang kinakailangang paggana. Para kay exampAt, kasama sa interface ng Avalon-MM ang opsyonal na beginbursttransfer at burstcount signal roles para sa mga bahaging sumusuporta sa pagsabog. Kasama sa interface ng Avalon-ST ang opsyonal na startofpacket at endofpacket signal roles para sa mga interface na sumusuporta sa mga packet.
Maliban sa mga interface ng Avalon Conduit, ang bawat interface ay maaaring magsama lamang ng isang signal ng bawat papel ng signal. Maraming mga tungkulin sa signal ang nagpapahintulot sa mga aktibong-mababang signal. Ang mga aktibong-mataas na signal ay karaniwang ginagamit sa dokumentong ito.
1.3. Timing ng Interface
Kasama sa mga kasunod na kabanata ng dokumentong ito ang impormasyon sa oras na naglalarawan ng mga paglilipat para sa mga indibidwal na uri ng interface. Walang garantisadong pagganap para sa alinman sa mga interface na ito. Ang aktwal na pagganap ay nakasalalay sa maraming mga kadahilanan, kabilang ang disenyo ng bahagi at pagpapatupad ng system.
Karamihan sa mga interface ng Avalon ay hindi dapat maging sensitibo sa gilid sa mga signal maliban sa orasan at pag-reset. Ang iba pang mga signal ay maaaring lumipat nang maraming beses bago sila mag-stabilize. Ang eksaktong timing ng mga signal sa pagitan ng mga gilid ng orasan ay nag-iiba depende sa mga katangian ng napiling Intel FPGA. Ang detalyeng ito ay hindi tumutukoy sa mga katangiang elektrikal. Sumangguni sa naaangkop na dokumentasyon ng aparato para sa mga detalye ng elektrikal.
1.4. Halample: Mga Avalon Interface sa Mga Disenyo ng System
Sa ex na itoampKasama sa Ethernet Controller ang anim na magkakaibang uri ng interface: · Avalon-MM · Avalon-ST · Avalon Conduit · Avalon-TC · Avalon Interrupt · Avalon Clock.
Ina-access ng Nios® II processor ang control at status register ng mga on-chip na bahagi sa pamamagitan ng Avalon-MM interface. Ang scatter ay nagtitipon ng mga DMA na nagpapadala at tumatanggap ng data sa pamamagitan ng mga interface ng Avalon-ST. Kasama sa apat na bahagi ang interrupt

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 5

1. Panimula sa Avalon® Interface Specifications 683091 | 2022.01.24

Larawan 1.

mga interface na sineserbisyuhan ng software na tumatakbo sa Nios II processor. Ang isang PLL ay tumatanggap ng isang orasan sa pamamagitan ng isang Avalon Clock Sink interface at nagbibigay ng dalawang mapagkukunan ng orasan. Kasama sa dalawang bahagi ang mga interface ng Avalon-TC upang ma-access ang mga alaala sa labas ng chip. Sa wakas, ina-access ng controller ng DDR3 ang panlabas na memorya ng DDR3 sa pamamagitan ng interface ng Avalon Conduit.

Mga Avalon Interface sa isang System Design na may Scatter Gather DMA Controller at Nios II Processor

Printed Circuit Board

SSRAM Flash

DDR3

Intel FPGA
M Avalon-MM Host Cn Avalon Conduit S Avalon-MM AgentTCM Avalon-TC Host Src Avalon-ST Source TCS Avalon-TC Agent Snk Avalon-ST Sink CSrc Avalon Clock Source
CSnk Avalon Clock Sink

Cn Tristate Conduit
Bridge TCS
TCM Tristate Conduit
Pin Sharer TCS TCS

IRQ4 IRQ3 Nios II

IRQ1 C1

UART S

IRQ2 Timer

TCM

Tristate Cntrl SSRAM

Tristate Cntrl Flash

Cn DDR3 Controller
S

Avalon-MM

Conduit

Cn Src Avalon-ST

Controller ng Ethernet
Snk

FIFO Buffer Avalon-ST

Avalon-ST

FIFO Buffer

SM Scatter GatheIrRQ4
DMA Snk

S C2

Avalon-ST

Src

M IRQ3

Scatter Gather DMA

CSrc

CSnkPLL C1

Ref Clk

CSrc

Sa sumusunod na figure, ina-access ng isang external na processor ang control at status register ng mga on-chip na bahagi sa pamamagitan ng panlabas na bus bridge na may Avalon-MM interface. Kinokontrol ng PCI Express Root Port ang mga device sa naka-print na circuit board at ang iba pang bahagi ng FPGA sa pamamagitan ng pagmamaneho ng on-chip na PCI Express Endpoint na may AvalonMM host interface. Ang isang panlabas na processor ay humahawak ng mga pagkagambala mula sa limang bahagi. Ang isang PLL ay tumatanggap ng isang reference na orasan sa pamamagitan ng isang Avalon Clock sink interface at nagbibigay ng dalawang orasan

Mga Detalye ng Avalon® Interface 6

Magpadala ng Feedback

1. Panimula sa Avalon® Interface Specifications 683091 | 2022.01.24

Larawan 2.

pinagmumulan. Ang flash at SRAM memory ay nagbabahagi ng mga FPGA pin sa pamamagitan ng isang Avalon-TC interface. Sa wakas, ina-access ng SDRAM controller ang external SDRAM memory sa pamamagitan ng Avalon Conduit interface.
Mga Avalon Interface sa isang System Design na may PCI Express Endpoint at External Processor

Printed Circuit Board

PCI Express Root Port

Panlabas na CPU

Intel FPGA
IRQ1
Ethernet MAC

IRQ2 Custom na Logic
M
Avalon-MM

Endpoint ng PCI Express

IRQ3 IRQ5 IRQ4 IRQ3
IRQ2 IRQ1

Panlabas na Bus Protocol Bridge
M

Tristate Cntrl SSRAM TCS

Tristate Cntrl Flash TCS

Controller ng SDRAM

IRQ4

IRQ5

UART C2

Custom na Logic C2

TCM TCM Tristate Conduit
Pin Sharer TCS
TCM Tristate Conduit
Tulay Cn

Ref Clk

CSrc CSnk PLL C1
CSrc C2

SSRAM

Flash

Cn SDRAM

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 7

683091 | 2022.01.24 Magpadala ng Feedback

2. Avalon Clock at I-reset ang mga Interface

Larawan 3.

Ang mga interface ng Avalon Clock ay tumutukoy sa orasan o mga orasan na ginagamit ng isang bahagi. Ang mga bahagi ay maaaring magkaroon ng mga input ng orasan, mga output ng orasan, o pareho. Ang phase locked loop (PLL) ay isang example ng isang bahagi na may parehong input ng orasan at mga output ng orasan.

Ang sumusunod na figure ay isang pinasimple na paglalarawan na nagpapakita ng pinakamahalagang input at output ng isang bahagi ng PLL.

PLL Core Clock Outputs at Inputs

PLL Core

altpll Intel FPGA IP

i-reset

I-reset

orasan

lababo

Pinagmulan

Interface ng Output ng Orasan1

Pinagmulan ng Orasan

Interface ng Output ng Orasan2

ref_clk

orasan

lababo

Pinagmulan

Interface ng Output ng Orasan_n

2.1. Mga Tungkulin ng Avalon Clock Sink Signal

Ang isang clock sink ay nagbibigay ng timing reference para sa iba pang mga interface at panloob na lohika.

Talahanayan 1.

Mga Tungkulin sa Signal ng Clock Sink

Signal Role clk

Lapad 1

Input ng Direksyon

Kinakailangan Oo

Paglalarawan
Isang signal ng orasan. Nagbibigay ng pag-synchronize para sa panloob na lohika at para sa iba pang mga interface.

ISO 9001:2015 Nakarehistro

2. Avalon Clock at I-reset ang Mga Interface 683091 | 2022.01.24

2.2. Mga Property ng Clock Sink

Talahanayan 2.

Mga Property ng Clock Sink

Pangalan clockRate

Default na Halaga 0

Mga Legal na Halaga 0

Paglalarawan
Ipinapahiwatig ang dalas sa Hz ng interface ng lababo ng orasan. Kung 0, pinapayagan ng clock rate ang anumang dalas. Kung hindi zero, ang Platform Designer ay nagbibigay ng babala kung ang konektadong pinagmulan ng orasan ay hindi ang tinukoy na dalas.

2.3. Kaugnay na Mga Interface ng Orasan
Ang lahat ng magkakasabay na interface ay may nauugnay naClock property na tumutukoy kung aling orasan ang source sa component ang ginagamit bilang isang synchronization reference para sa interface. Ang ari-arian na ito ay inilalarawan sa sumusunod na figure.
Figure 4. nauugnayClock Property

rx_clk Orasan
lababo

Dual Clock FIFO

Orasan tx_clk
lababo

rx_data ST associatedClock = “rx_clk”
lababo

associatedClock = “tx_clk” ST tx_data
Pinagmulan

2.4. Mga Tungkulin sa Signal ng Pinagmulan ng Avalon Clock

Ang isang interface ng mapagkukunan ng Avalon Clock ay nagtutulak ng signal ng orasan mula sa isang bahagi.

Talahanayan 3.

Mga Tungkulin ng Signal na Pinagmulan ng Orasan

Tungkulin ng Senyales

Lapad

Direksyon

clk

Output

Kinakailangan Oo

Paglalarawan Isang output na signal ng orasan.

2.5. Mga Property ng Pinagmulan ng Orasan

Talahanayan 4.

Mga Property ng Pinagmulan ng Orasan

Pangalan na nauugnayDirectClock

Default na Halaga
N/A

clockRate

clockRateKnown

mali

Mga Legal na Halaga

Paglalarawan

isang input Ang pangalan ng clock input na direktang nagtutulak sa clock name clock output na ito, kung mayroon man.

Ipinapahiwatig ang dalas sa Hz kung saan ang output ng orasan ay hinihimok.

totoo, mali

Isinasaad kung alam o hindi ang dalas ng orasan. Kung alam ang dalas ng orasan, maaari mong i-customize ang iba pang mga bahagi sa system.

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 9

2. Avalon Clock at I-reset ang Mga Interface 683091 | 2022.01.24

2.6. I-reset ang Lababo

Talahanayan 5.

I-reset ang Mga Tungkulin ng Input Signal
Ang reset_req signal ay isang opsyonal na signal na magagamit mo upang maiwasan ang pagkasira ng nilalaman ng memorya sa pamamagitan ng pagsasagawa ng reset handshake bago ang isang asynchronous reset assertion.

Tungkulin ng Senyales

Lapad

Direksyon

Kinakailangan

Paglalarawan

i-reset, i-reset_n

Input

Nire-reset ang panloob na lohika ng isang interface o bahagi

sa isang estado na tinukoy ng gumagamit. Ang magkasabay na katangian ng

ang pag-reset ay tinukoy ng synchronousEdges

parameter.

reset_req

input

Hindi

Maagang indikasyon ng reset signal. Ang signal na ito ay gumaganap bilang a

kahit isang isang-cycle na babala ng nakabinbing pag-reset para sa ROM

primitives. Gamitin ang reset_req upang huwag paganahin ang pag-enable ng orasan

o itago ang address bus ng isang on-chip memory, sa

pigilan ang address mula sa paglipat kapag ang isang

asynchronous reset input ay iginiit.

2.7. I-reset ang Sink Interface Properties

Talahanayan 6.

I-reset ang Mga Tungkulin ng Input Signal

Pangalan na nauugnayClock

Default na Halaga
N/A

magkasabay-Mga Gilid

DEASSERT

Mga Legal na Halaga

Paglalarawan

pangalan ng orasan

Ang pangalan ng isang orasan kung saan naka-synchronize ang interface na ito. Kinakailangan kung ang halaga ng synchronousEdges ay DEASSERT o BOTH.

WALANG DEASSERT
PAREHO

Isinasaad ang uri ng pag-synchronize na kailangan ng reset input. Ang mga sumusunod na halaga ay tinukoy:
· NONEwalang pag-synchronize ang kinakailangan dahil ang bahagi ay may kasamang lohika para sa panloob na pag-synchronize ng reset signal.
· DEASSERTang reset assertion ay asynchronous at deassertion ay synchronous.
Parehong magkasabay ang pag-reset ng assertion at deassertion.

2.8. Kaugnay na Mga Interface sa Pag-reset
Ang lahat ng mga kasabay na interface ay may nauugnay na Reset property na tumutukoy kung aling reset signal ang nagre-reset sa interface logic.

2.9. I-reset ang Pinagmulan

Talahanayan 7.

I-reset ang Mga Tungkulin ng Output Signal
Ang reset_req signal ay isang opsyonal na signal na magagamit mo upang maiwasan ang pagkasira ng nilalaman ng memorya sa pamamagitan ng pagsasagawa ng reset handshake bago ang isang asynchronous reset assertion.

Tungkulin ng Senyales

Lapad

Direksyon

Kinakailangan

Paglalarawan

i-reset ang reset_n

Output

Nire-reset ang panloob na lohika ng isang interface o bahagi

sa isang estado na tinukoy ng gumagamit.

reset_req

Output

Opsyonal Ine-enable ang pagbuo ng kahilingan sa pag-reset, na isang maaga

signal na iginiit bago i-reset ang assertion. minsan

iginiit, hindi ito maaaring i-deasserted hanggang ang pag-reset ay

natapos.

Mga Detalye ng Avalon® Interface 10

Magpadala ng Feedback

2. Avalon Clock at I-reset ang Mga Interface 683091 | 2022.01.24

2.10. I-reset ang Source Interface Properties

Talahanayan 8.

I-reset ang Mga Katangian ng Interface

Pangalan

Default na Halaga

Mga Legal na Halaga

Paglalarawan

nauugnayClock

N/A

isang orasan

Ang pangalan ng isang orasan kung saan ang interface na ito

pangalan

naka-synchronize. Kinakailangan kung ang halaga ng

ang synchronousEdges ay DEASSERT o BOTH.

nauugnayDirectReset

N/A

isang pag-reset

Ang pangalan ng reset input na direktang nagtutulak nito

pangalan

i-reset ang source sa pamamagitan ng one-to-one na link.

nauugnayResetSinks

N/A

isang pag-reset

Tinutukoy ang mga pag-reset ng mga input na nagdudulot ng pag-reset ng pinagmulan

pangalan

igiit ang pag-reset. Para kay example, isang reset synchronizer na

gumaganap ng isang OR na operasyon na may maraming reset input sa

bumuo ng reset output.

synchronousEdges

DEASSERT

WALANG DEASSERT
PAREHO

Ipinapahiwatig ang pag-synchronize ng pag-reset ng output. Ang mga sumusunod na halaga ay tinukoy:
· WALAAng reset interface ay asynchronous.
· DEASSERTang reset assertion ay asynchronous at deassertion ay synchronous.
· Kapwa magkasabay ang pag-reset ng assertion at deassertion.

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 11

683091 | 2022.01.24 Magpadala ng Feedback
3. Avalon Memory-Mapped Interfaces
3.1. Panimula sa Avalon Memory-Mapped Interfaces
Maaari mong gamitin ang mga interface ng Avalon Memory-Mapped (Avalon-MM) upang ipatupad ang read at write na mga interface para sa mga bahagi ng Host at Agent. Ang mga sumusunod ay exampmga bahagi na karaniwang may kasamang memory-mapped interface: · Microprocessors · Memories · UARTs · DMAs · Timer Avalon-MM interface ay mula sa simple hanggang sa kumplikado. Para kay exampAng mga interface ng SRAM na may fixed-cycle na read at write transfer ay may mga simpleng Avalon-MM interface. Ang mga pipeline na interface na may kakayahang mag-burst transfer ay kumplikado.

ISO 9001:2015 Nakarehistro

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Larawan 5.

Tumutok sa Avalon-MM Agent Transfers
Ang sumusunod na figure ay nagpapakita ng isang tipikal na sistema, na nagha-highlight sa Avalon-MM agent interface na koneksyon sa interconnect fabric.
Ethernet PHY

sistema ng valon-MM
Processor Avalon-MM
Host

Ethernet MAC
Avalon-MM Host

Custom na Logic
Avalon-MM Host

magkabit

Ahente ng Avalon-MM
Flash Controller

Ahente ng Avalon-MM
Kontroler ng SRAM

Ahente ng Avalon-MM
Controller ng RAM

Ahente ng Avalon-MM
UART

AvaAavloanlon- MM SlaAvgeePnotrt
Lor Custom
Lohika

Ahente ng Tristate Conduit
Tristate Conduit Pin Sharer at Tristate Conduit Bridge
Tristate Conduit Host

Ahente ng Tristate Conduit
Flash Memory

Ahente ng Tristate Conduit
SRAM Memory

Memorya ng RAM

RS-232

Ang mga bahagi ng Avalon-MM ay karaniwang kasama lamang ang mga signal na kinakailangan para sa lohika ng bahagi.

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 13

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Larawan 6.

Example Agent Component

Ang 16-bit na pangkalahatang layunin na I/O peripheral na ipinapakita sa sumusunod na figure ay tumutugon lamang sa mga kahilingan sa pagsulat. Kasama lang sa bahaging ito ang mga signal ng Ahente na kinakailangan para sa mga write transfer.

Avalon-MM Peripheral writedata[15..0] D

Aplikasyon-

pio_out[15..0] Partikular
Interface

Avalon-MM Interface
(Avalon-MM write Agent Interface)
clk

CLK_EN

Ang bawat signal sa isang Avalon-MM agent ay tumutugma sa eksaktong isang Avalon-MM signal role. Ang isang Avalon-MM interface ay maaari lamang gumamit ng isang instance ng bawat signal role.

3.2. Avalon Memory Mapped Interface Signal Tungkulin

Tinutukoy ng mga tungkulin ng signal ang mga uri ng signal na pinapayagan ng Avalon memory mapped host at agent port.

Ang pagtutukoy na ito ay hindi nangangailangan ng lahat ng mga signal na umiral sa isang Avalon memory mapped interface. Walang isang signal na palaging kinakailangan. Ang pinakamababang mga kinakailangan para sa isang Avalon memory mapped interface ay readdata para sa isang read-only na interface, o writedata at write para sa isang write-only na interface.

Ang sumusunod na talahanayan ay naglilista ng mga tungkulin ng signal para sa Avalon memory mapped interface:

Talahanayan 9.

Avalon Memory Mapped Signal Tungkulin
Ang ilang mga signal na naka-map sa memorya ng Avalon ay maaaring maging aktibo sa mataas o aktibong mababa. Kapag aktibo mababa, ang pangalan ng signal ay nagtatapos sa _n.

Tungkulin ng Senyales

Lapad

Direksyon

Kinakailangan

Paglalarawan

address

1 – 64 Host Ahente

byteenable byteenable_n

2, 4, 8, 16,
32, 64, 128

Ahente ng host

Mga Pangunahing Senyales

Hindi

Mga Host: Bilang default, ang signal ng address ay kumakatawan sa isang byte

address. Ang halaga ng address ay dapat na nakahanay sa lapad ng data.

Upang magsulat sa mga partikular na byte sa loob ng isang data word, dapat gamitin ng host

ang byteenable signal. Sumangguni sa interface ng address Units

ari-arian para sa pagtugon sa salita.

Mga Ahente: Bilang default, isinasalin ng interconnect ang byte address sa isang word address sa address space ng ahente. Mula sa pananaw ng ahente, ang bawat access ng ahente ay para sa isang salita ng data.

Para kay example, pinipili ng address = 0 ang unang salita ng ahente. pinipili ng address = 1 ang pangalawang salita ng ahente. Sumangguni sa addressUnits interface property para sa byte addressing.

Hindi

Pinapagana ang isa o higit pang partikular na byte lane habang naka-on ang mga paglilipat

mga interface na may lapad na higit sa 8 bits. Bawat bit sa byteenable

tumutugma sa isang byte sa writedata at readdata. Ang nagpadaos

bit ng byteenable ay nagpapahiwatig kung byte ay ang pagiging

nagpatuloy...

Mga Detalye ng Avalon® Interface 14

Magpadala ng Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Tungkulin ng Senyales
debugaccess read read_n readdata response [1:0] write write_n writedata

Lapad

Kinakailangan ang Direksyon

Paglalarawan

isinulat sa. Habang nagsusulat, tinutukoy ng mga byteenable kung aling mga byte ang isinusulat. Ang iba pang mga byte ay dapat balewalain ng ahente. Sa panahon ng pagbabasa, ipinapahiwatig ng mga byteenable kung aling mga byte ang binabasa ng host. Ang mga ahente na nagbabalik lang ng readdata na walang mga side effect ay libre na huwag pansinin ang mga byteenable habang binabasa. Kung ang isang interface ay walang byteenable signal, ang paglilipat ay magpapatuloy na parang lahat ng byteenable ay iginiit.
Kapag higit sa isang bit ng byteenable signal ang iginiit, lahat ng iginiit na lane ay magkatabi.

Ahente ng host

Hindi

Kapag iginiit, pinapayagan ang Nios II processor na magsulat ng on-chip

mga alaala na na-configure bilang mga ROM.

Ahente ng host

Hindi

Iginiit na nagsasaad ng read transfer. Kung mayroon, readdata ay

kinakailangan.

8, 16, Ahente Host

Hindi

Ang readdata na hinimok mula sa ahente patungo sa host bilang tugon sa

32,

isang read transfer. Kinakailangan para sa mga interface na sumusuporta sa mga pagbabasa.

64,

128,

256,

512,

1024

Ahente Host

Hindi

Ang signal ng tugon ay isang opsyonal na signal na nagdadala ng

status ng tugon.

Tandaan: Dahil ang signal ay nakabahagi, ang isang interface ay hindi maaaring mag-isyu o tumanggap ng isang write response at isang read response sa parehong clock cycle.

· 00: OKAY–Matagumpay na tugon para sa isang transaksyon.

· 01: RESERVED–Nakareserba ang encoding.

· 10: SLVERR–Error mula sa isang endpoint agent. Nagsasaad ng hindi matagumpay na transaksyon.

· 11: DECODEERROR–Ipinapahiwatig ang sinubukang pag-access sa isang hindi natukoy na lokasyon.

Para sa mga nabasang tugon:

· Isang tugon ang ipinadala sa bawat readdata. Ang isang read burst na haba ng N ay nagreresulta sa N mga tugon. Mas kaunting mga tugon ang hindi wasto, kahit na sa kaganapan ng isang error. Maaaring iba ang value ng signal ng tugon para sa bawat readdata sa burst.

· Ang interface ay dapat na may read control signal. Ang suporta sa pipeline ay posible sa readdatavalid signal.

· Sa mga error sa pagbabasa, ang kaukulang readdata ay “walang pakialam”.

Para sa pagsulat ng mga tugon:

· Isang write response ang dapat ipadala para sa bawat write command. Ang isang write burst ay nagreresulta sa isang tugon lamang, na dapat ipadala pagkatapos matanggap ang huling write transfer sa burst.

· Kung may writeresponsevalid, ang lahat ng write command ay dapat kumpletuhin na may write responses.

Ahente ng host

Hindi

Iginiit upang ipahiwatig ang isang write transfer. Kung mayroon, writedata ay

kinakailangan.

8, 16, 32, 64, 128, 256, 512, 1024

Ahente ng host

Hindi

Data para sa mga write transfer. Ang lapad ay dapat na kapareho ng

lapad ng readdata kung pareho ang naroroon. Kinakailangan para sa mga interface

na sumusulat ang suporta.

Mga Signal ng Wait-State

nagpatuloy...

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 15

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Signal Role lock
waitrequest waitrequest_ n
readdatavali d readdatavali d_n
wasto ang writerespons

Lapad 1
1
1 1

Kinakailangan ang Direksyon

Paglalarawan

Ahente ng host

Hindi

tinitiyak ng lock na kapag ang isang host ay nanalo sa arbitrasyon, ang nanalong host

nagpapanatili ng access sa ahente para sa maraming transaksyon. Lock

iginiit na kasabay ng unang pagbasa o pagsulat ng isang naka-lock

pagkakasunud-sunod ng mga transaksyon. I-lock ang mga dessert sa final

transaksyon ng isang naka-lock na pagkakasunud-sunod ng mga transaksyon. lock assertion

hindi ginagarantiyahan na ang arbitrasyon ay nanalo. Pagkatapos ng lock-

iginiit na ang host ay ipinagkaloob, ang host na iyon ay nagpapanatili ng grant hanggang

naka-deasserted ang lock.

Ang isang host na nilagyan ng lock ay hindi maaaring maging isang burst host. Binabalewala ang mga halaga ng priyoridad ng arbitrasyon para sa mga host na may lock-equipped.

lock ay partikular na kapaki-pakinabang para sa read-modify-write (RMW) na mga operasyon. Kasama sa karaniwang read-modify-write na operasyon ang mga sumusunod na hakbang:

1. Iginiit ng Host A ang lock at nagbabasa ng 32-bit na data na mayroong maraming bit field.

2. Inaalis ng Host A ang lock, binabago ang isang bit na field, at isinusulat pabalik ang 32-bit na data.

pinipigilan ng lock ang host B na magsagawa ng pagsulat sa pagitan ng pagbabasa at pagsulat ng Host A.

Ahente Host

Hindi

Iginiit ng isang ahente ang waitrequest kapag hindi makatugon sa a

basahin o isulat ang kahilingan. Pinipilit ang host na maghintay hanggang sa

Ang interconnect ay handa nang magpatuloy sa paglipat. Sa simula ng

lahat ng paglilipat, isang host ang magsisimula ng paglilipat at maghihintay hanggang

ang waitrequest ay deasserted. Ang isang host ay hindi dapat gumawa ng anumang pagpapalagay

tungkol sa assertion state ng waitrequest kapag ang host ay idle:

Ang waitrequest ay maaaring mataas o mababa, depende sa system

ari-arian.

Kapag iginiit ang waitrequest, ang mga signal ng kontrol ng host sa ahente ay dapat manatiling pare-pareho maliban sa beginbursttransfer. Para sa isang timing diagram na naglalarawan ng beginbursttransfer signal, sumangguni sa figure sa Read Bursts.

Maaaring igiit ng isang Avalon memory mapped agent ang waitrequest sa mga idle cycle. Maaaring magsimula ng transaksyon ang isang host na naka-map ng memorya ng Avalon kapag iginiit ang waitrequest at hintaying ma-deasserted ang signal na iyon. Upang maiwasan ang pag-lock ng system, dapat igiit ng isang ahenteng device ang waitrequest kapag naka-reset.

Mga Signal ng Pipeline

Ahente Host

Hindi

Ginagamit para sa variable-latency, pipelined read transfers. Kailan

iginiit, ay nagpapahiwatig na ang readdata signal ay naglalaman ng wastong data.

Para sa isang read burst na may burstcount value , ang

kailangang igiit ang readdatavalid signal beses, isang beses para sa

bawat readdata item. Dapat mayroong kahit isang cycle ng latency

sa pagitan ng pagtanggap sa binasa at paninindigan ng

readdatavalid. Para sa isang timing diagram na naglalarawan ng readdatavalid signal, sumangguni sa Pipelined Read Transfer na may Variable Latency.

Maaaring igiit ng isang ahente ang readdatavalid upang maglipat ng data sa host nang independiyente kung ang ahente ay nagpapatigil ng isang bagong command gamit ang waitrequest.

Kinakailangan kung sinusuportahan ng host ang mga pipelined reads. Ang mga sumasabog na host na may read functionality ay dapat kasama ang readdatavalid signal.

Ahente Host

Hindi

Isang opsyonal na signal. Kung naroroon, sumulat ang mga isyu sa interface

mga tugon para sa pagsulat ng mga utos.

Kapag iginiit, ang halaga sa signal ng tugon ay isang wastong pagsulat ng tugon.

Ang writeresponsevalid ay iginiit lamang ng isang clock cycle o higit pa pagkatapos tanggapin ang write command. Mayroong hindi bababa sa isang ikot ng orasan latency mula sa pagtanggap ng command hanggang sa paggigiit ng

writeresponsevalid.

nagpatuloy...

Mga Detalye ng Avalon® Interface 16

Magpadala ng Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Tungkulin ng Senyales

Lapad

Kinakailangan ang Direksyon

Paglalarawan

Ang isang write command ay itinuturing na tinanggap kapag ang huling beat ng burst ay ibinigay sa ahente at ang waitrequest ay mababa. writeresponsevalid ay maaaring igiit ang isa o higit pang mga clock cycle pagkatapos mailabas ang huling beat ng burst.

burstcount

1 11 Host Ahente

Mga Senyales ng Pagsabog

Hindi

Ginagamit ng mga sumasabog na host para isaad ang bilang ng mga paglilipat

bawat pagsabog. Ang halaga ng maximum burstcount parameter

dapat ay isang kapangyarihan ng 2. Isang burstcount interface ng lapad maaaring mag-encode ng maximum na pagsabog ng laki 2( -1). Para kay example, isang 4-bit

Ang burstcount signal ay maaaring suportahan ang maximum na burst count na 8.

Ang pinakamababang burstcount ay 1. Ang

Ang constantBurstBehavior property ay kumokontrol sa timing ng

signal ng burstcount. Ang mga sumasabog na host na may read functionality ay dapat

isama ang readdatavalid signal.

Para sa mga sumasabog na host at ahente na gumagamit ng mga byte address, ang sumusunod na paghihigpit ay nalalapat sa lapad ng address:

>= +
log2( )
Para sa mga sumasabog na host at ahente na gumagamit ng mga word address, ang log2 na termino sa itaas ay tinanggal.

beginbursttr

magkabit

sagot

Ahente

Hindi

Iginiit para sa unang cycle ng isang pagsabog upang ipahiwatig kung kailan ang isang pagsabog

nagsisimula na ang paglipat. Ang signal na ito ay deasserted pagkatapos ng isang cycle

anuman ang halaga ng waitrequest. Para sa isang timing diagram

naglalarawan ng beginbursttransfer, sumangguni sa figure sa Read

Mga pagsabog.

Ang beginbursttransfer ay opsyonal. Maaaring palaging internal na kalkulahin ng isang ahente ang pagsisimula ng susunod na write burst na transaksyon sa pamamagitan ng pagbibilang ng mga paglilipat ng data.

Babala: huwag gamitin ang signal na ito. Umiiral ang signal na ito upang suportahan ang mga legacy na memory controller.

3.3. Mga Katangian ng Interface

Talahanayan 10. Avalon-MM Interface Properties

Pangalan address Units

Default na Halaga
Mga simbolo ng host Ahente –
mga salita

Mga Legal na Halaga
mga salita, simbolo

Paglalarawan
Tinutukoy ang unit para sa mga address. Ang isang simbolo ay karaniwang isang byte. Sumangguni sa kahulugan ng address sa talahanayan ng Avalon Memory-Mapped Interface Signal Types para sa karaniwang paggamit ng property na ito.

alwaysBurstMaxBurst burstcountUnits

maling salita

totoo, mali
mga salita, simbolo

Kapag totoo, nagsasaad na ang host ay palaging naglalabas ng maximum-length na pagsabog. Ang maximum na haba ng pagsabog ay 2burstcount_width – 1. Walang epekto ang parameter na ito para sa mga interface ng ahente ng Avalon-MM.
Tinutukoy ng property na ito ang mga unit para sa signal ng burstcount. Para sa mga simbolo, ang burstcount value ay binibigyang kahulugan bilang ang bilang ng mga simbolo (bytes) sa burst. Para sa mga salita, ang halaga ng burstcount ay binibigyang-kahulugan bilang bilang ng mga paglilipat ng salita sa pagsabog.

burstOnBurstBoundariesOnly

mali

totoo, mali

Kung totoo, ang mga burst transfer na ipinakita sa interface na ito ay magsisimula sa mga address na multiple ng maximum na laki ng burst.
nagpatuloy...

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 17

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Pangalan constantBurstBehavior
holdTime(1) linewrapBursts
maximumPendingReadTransacti ons (1)
maximumPendingWriteTransact ions minimumResponseLatency

Default na Value Host -false Agent -false
0 mali
1(2)
0 1

Mga Legal na Halaga totoo, mali
0 1000 cycle
totoo, mali
1 64
1 64

Paglalarawan
Mga Host: Kapag totoo, idineklara na ang host ay nagtataglay ng address at burstcount na pare-pareho sa isang burst na transaksyon. Kapag false (default), ipinapahayag na ang host ay may hawak na address at burstcount na pare-pareho lamang para sa unang beat ng isang pagsabog. Mga Ahente: Kapag totoo, ipinapahayag na inaasahan ng ahente na ang address at burstcount ay mananatiling pare-pareho sa buong pagsabog. Kapag mali (default), ipinapahayag na ang ahente ay samples address at burstcount lamang sa unang beat ng isang burst.
Tinutukoy ang oras sa timingMga yunit sa pagitan ng deassertion ng pagsulat at ang deassertion ng address at data. (Nalalapat lamang sa pagsulat ng mga transaksyon.)
Ang ilang memory device ay nagpapatupad ng wrapping burst sa halip na isang incrementing burst. Kapag ang isang wrapping burst ay umabot sa burst boundary, ang address ay bumabalot pabalik sa dating burst boundary. Ang mga loworder bit lang ang kailangan para sa pagbibilang ng address. Para kay example, isang wrapping burst upang tugunan ang 0xC na may burst boundaries bawat 32 byte sa isang 32-bit na interface ay nagsusulat sa mga sumusunod na address: · 0xC · 0x10 · 0x14 · 0x18 · 0x1C · 0x0 · 0x4 · 0x8
Mga Ahente: Ang parameter na ito ay ang maximum na bilang ng mga nakabinbing pagbabasa na maaaring i-queue ng ahente. Ang halaga ay dapat na hindi zero para sa anumang ahente na may readdatavalid signal.
Sumangguni sa Pipelined Read Transfer na may Variable Latency para sa isang timing diagram na naglalarawan sa property na ito at para sa karagdagang impormasyon tungkol sa paggamit ng waitrequest at readdatavalid na may maraming natitirang nabasa.
Mga Host: Ang property na ito ay ang maximum na bilang ng mga natitirang read transaction na mabubuo ng host.
Tandaan: Huwag itakda ang parameter na ito sa 0. (Para sa backwards compatibility, sinusuportahan ng software ang setting ng parameter na 0. Gayunpaman, hindi mo dapat gamitin ang setting na ito sa mga bagong disenyo).
Ang maximum na bilang ng mga nakabinbing hindi nai-post na pagsusulat na maaaring tanggapin ng isang ahente o maaaring ibigay ng isang host. Iginiit ng isang ahente ang waitrequest kapag naabot na ng interconnect ang limitasyong ito, at huminto ang host sa pag-isyu ng mga utos. Ang default na halaga ay 0, na nagbibigay-daan sa walang limitasyong nakabinbing mga transaksyon sa pagsulat para sa isang host na sumusuporta sa mga tugon sa pagsulat. Ang isang ahente na sumusuporta sa mga tugon sa pagsulat ay dapat itakda ito sa isang hindi zero na halaga.
Para sa mga interface na sumusuporta sa readdatavalid o writeresponsevalid, tinutukoy ang minimum na bilang ng mga cycle sa pagitan ng read o write command at ang tugon sa command.
nagpatuloy...

Mga Detalye ng Avalon® Interface 18

Magpadala ng Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Pangalan readLatency(1) readWaitTime(1) setupTime(1) timingUnits(1) waitrequestAllowance
writeWaitTime(1)
nauugnayClock

Default na Halaga

Mga Legal na Halaga

Paglalarawan

0 63

Basahin ang latency para sa fixed-latency na mga ahente ng Avalon-MM. Para sa

timing diagram na gumagamit ng fixed latency read, sumangguni sa

Pipelined Read Transfers na may Fixed Latency.

Ang mga ahente ng Avalon-MM na nakapirming latency ay dapat magbigay ng halaga para sa property ng interface na ito. Mga ahente ng Avalon-MM

na variable latency gamitin ang readdatavalid signal upang tukuyin ang wastong data.

0 1000 Para sa mga interface na hindi gumagamit ng waitrequest

mga cycle

hudyat. Ang readWaitTime ay nagpapahiwatig ng timing in

timing Units bago tumanggap ang mga ahente ng read

utos. Ang timing ay parang iginiit ng ahente

waitrequest para sa readWaitTime cycle.

0 1000 Tinutukoy ang oras sa timingMga Yunit sa pagitan ng assertion

mga cycle

ng address at data at assertion ng read or write.

mga cycle

mga cycle,
nanosecond s

Tinutukoy ang mga yunit para sa setupTime, holdTime,
writeWaitTime at readWaitTime. Gumamit ng mga cycle para sa mga kasabay na device at nanosecond para sa mga asynchronous na device. Halos lahat ng mga ahente ng Avalon-MM ay magkasabay.
Maaaring asynchronous ang isang Avalon-MM component na nagtu-bridge mula sa isang AvalonMM agent interface patungo sa isang off-chip device. Maaaring may nakapirming oras ng pag-aayos ang off-chip device na iyon para sa pag-ikot ng bus.

Tinutukoy ang bilang ng mga paglilipat na maaaring ibigay o

tinanggap pagkatapos igiit ang waitrequest.

Kapag ang waitrequestAllowance ay 0, ang isulat,
Ang mga signal ng read at waitrequest ay nagpapanatili ng kanilang umiiral na gawi tulad ng inilarawan sa talahanayan ng Avalon-MM Signal Roles.

Kapag ang waitrequestAllowance ay mas malaki sa 0, ang bawat cycle ng orasan kung saan iginiit ang pagsulat o pagbabasa ay binibilang bilang isang command transfer. Kapag iginiit ang waitrequest, waitrequestAllowance na lang ang higit pang mga paglilipat ng command ang legal habang ang waitrequest ay nananatiling iginiit. Matapos maabot ang waitrequestAllowance, magsulat at magbasa ay dapat manatiling deasserted hangga't ang waitrequest ay iginiit.

Kapag natapos na ang waitrequest, maaaring magpatuloy ang mga paglilipat anumang oras nang walang mga paghihigpit hanggang sa muling igiit ang waitrequest. Sa oras na ito, ang waitrequestAllowance ay maaaring makumpleto ang higit pang mga paglilipat habang ang waitrequest ay nananatiling iginiit.

0 1000 Para sa mga interface na hindi gumagamit ng waitrequest

Mga cycle

signal, ang writeWaitTime ay tumutukoy sa timing in

timing Units bago tumanggap ang isang ahente ng write. Ang

ang timing ay parang iginiit ng ahente ang waitrequest para sa writeWaitTime cycles o nanoseconds.

Para sa isang timing diagram na naglalarawan ng paggamit ng writeWaitTime, sumangguni sa Read and Write Transfers na may Fixed Wait-States.

Mga Katangian ng Pakikipag-ugnayan sa Interface

N/A

Pangalan ng interface ng orasan kung saan ang Avalon-MM na ito

ang interface ay kasabay.

nagpatuloy...

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 19

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Pangalan

Default na Halaga

Mga Legal na Halaga

Paglalarawan

nauugnayI-reset

N/A

Pangalan ng reset interface kung saan nire-reset ang logic sa

itong Avalon-MM interface.

bridgesToHost

Avalon-MM Ang tulay ng Avalon-MM ay binubuo ng isang ahente at isang host,

Pangalan ng host at may ari-arian na may access sa ahente

ang paghiling ng byte o byte ay nagiging sanhi ng parehong byte o

pareho

bytes na hihilingin ng host. Ang Avalon-MM

component Pipeline Bridge sa bahagi ng Platform Designer

ipinapatupad ng library ang functionality na ito.

Mga Tala:
1. Bagama't ang property na ito ay nagpapakilala sa isang agent device, maaaring ideklara ng mga host ang property na ito para paganahin ang mga direktang koneksyon sa pagitan ng magkatugmang host at mga interface ng ahente.
2. Kung ang isang interface ng ahente ay tumatanggap ng mas maraming read transfer kaysa sa pinapayagan, ang interconnect na nakabinbing read FIFO ay maaaring umapaw sa mga hindi inaasahang resulta. Maaaring mawalan ng readdata ang ahente o iruta ang readdata sa maling interface ng host. O, maaaring mag-lock ang system. Dapat igiit ng interface ng ahente ang waitrequest upang maiwasan ang pag-apaw na ito.

Kaugnay na Impormasyon · Avalon Memory Mapped Interface Signal Tungkulin sa pahina 14 · Magbasa at Sumulat ng Mga Tugon sa pahina 34 · Pipelined Read Transfer na may Variable Latency sa pahina 28 · Pipelined Read Transfers na may Fixed Latency sa pahina 29 · Read and Write Response
Sa Gabay sa Gumagamit ng Platform Designer: Intel Quartus® Prime Pro Edition

3.4. Timing
Ang interface ng Avalon-MM ay kasabay. Ang bawat interface ng Avalon-MM ay naka-synchronize sa isang nauugnay na interface ng orasan. Ang mga signal ay maaaring kumbinasyon kung ang mga ito ay hinihimok mula sa mga output ng mga rehistro na kasabay ng signal ng orasan. Ang detalyeng ito ay hindi nagdidikta kung paano o kailan lumilipat ang mga signal sa pagitan ng mga gilid ng orasan. Ang mga timing diagram ay wala ng pinong impormasyon sa timing.

3.5. Mga paglilipat
Tinutukoy ng seksyong ito ang dalawang pangunahing konsepto bago ipakilala ang mga uri ng paglilipat:
· Paglipat–Ang paglipat ay isang read o write na operasyon ng isang salita o isa o higit pang simbolo ng data. Nagaganap ang mga paglilipat sa pagitan ng interface ng Avalon-MM at ng interconnect. Ang mga paglilipat ay tumatagal ng isa o higit pang mga ikot ng orasan upang makumpleto.
Ang parehong mga host at ahente ay bahagi ng isang paglipat. Pinasimulan ng host ng Avalon-MM ang paglipat at tumugon ang ahente ng Avalon-MM.
· Host-Agent pares–Ang terminong ito ay tumutukoy sa host interface at agent interface na kasangkot sa isang paglilipat. Sa panahon ng paglilipat, ang kontrol ng host interface at mga signal ng data ay dumadaan sa interconnect fabric at nakikipag-ugnayan sa interface ng ahente.

Mga Detalye ng Avalon® Interface 20

Magpadala ng Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

3.5.1. Karaniwang Read and Write Transfers

Inilalarawan ng seksyong ito ang isang tipikal na interface ng Avalon-MM na sumusuporta sa mga paglilipat ng read at write na may waitrequest na kinokontrol ng ahente. Maaaring ihinto ng ahente ang interconnect para sa maraming mga cycle na kinakailangan sa pamamagitan ng paggigiit ng signal ng waitrequest. Kung ang isang ahente ay gumagamit ng waitrequest para sa alinman sa read o write na mga paglilipat, ang ahente ay dapat gumamit ng waitrequest para sa pareho.

Ang isang ahente ay karaniwang tumatanggap ng address, byteenable, read o write, at writedata pagkatapos ng tumataas na gilid ng orasan. Iginiit ng isang ahente ang waitrequest bago ang tumataas na gilid ng orasan upang ihinto ang mga paglilipat. Kapag iginiit ng ahente ang waitrequest, maaantala ang paglipat. Habang ang waitrequest ay iginiit, ang address at iba pang mga signal ng kontrol ay pinananatiling pare-pareho. Kumpleto ang mga paglilipat sa tumataas na gilid ng unang clk pagkatapos i-deasert ng interface ng ahente ang waitrequest.
Walang limitasyon sa kung gaano katagal maaaring tumigil ang isang interface ng ahente. Samakatuwid, dapat mong tiyakin na ang isang interface ng ahente ay hindi igigiit ang waitrequest nang walang katiyakan. Ang sumusunod na figure ay nagpapakita ng read at write transfers gamit ang waitrequest.

Tandaan:

waitrequest ay maaaring decoupled mula sa read at write request signal. maaaring igiit ang waitrequest sa mga idle cycle. Ang isang Avalon-MM host ay maaaring magpasimula ng isang transaksyon kapag ang waitrequest ay iginiit at hintayin ang signal na iyon na ma-deasserted. Ang pag-decoupling ng waitrequest mula sa mga kahilingan sa pagbasa at pagsulat ay maaaring mapabuti ang timing ng system. Ang decoupling ay nag-aalis ng combinational loop kasama ang read, write, at waitrequest signal. Kung kailangan pang mag-decoupling, gamitin ang pag-aari ng waitrequestAllowance. Available ang waitrequestAllowance simula sa paglabas ng Quartus® Prime Pro v17.1 Stratix® 10 ES Editions.

Larawan 7.

Magbasa at Sumulat ng Mga Paglilipat kasama ang Waitrequest

clk

address

byteenable

basahin magsulat waitrequest readdata

readdata

tugon

writedata

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 21

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24
Ang mga numero sa timing diagram na ito, markahan ang mga sumusunod na transition: 1. address, byteenable, at read ay iginiit pagkatapos ng tumataas na gilid ng clk. Ang
iginiit ng ahente ang waitrequest, pinipigilan ang paglipat. 2. waitrequest ay samppinangunahan. Dahil ang waitrequest ay iginiit, ang cycle ay nagiging
isang estado ng paghihintay. address, basahin, magsulat, at byteenable ay mananatiling pare-pareho. 3. Tinatanggal ng ahente ang waitrequest pagkatapos ng tumataas na gilid ng clk. Iginiit ng ahente
readdata at tugon. 4. Ang host samples readdata, response at deasserted waitrequest
pagkumpleto ng paglilipat. 5. address, writedata, byteenable, at write signal ay iginiit pagkatapos ng
tumataas na gilid ng clk. Iginiit ng ahente ang waitrequest na pinipigilan ang paglipat. 6. Tinatanggal ng ahente ang waitrequest pagkatapos ng tumataas na gilid ng clk. 7. Kinukuha ng ahente ang write data na nagtatapos sa paglilipat.

Mga Detalye ng Avalon® Interface 22

Magpadala ng Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

3.5.2. Mga Paglilipat Gamit ang WaitrequestAllowance Property

Tinutukoy ng waitrequestAllowance property ang bilang ng mga paglilipat na maaaring ibigay ng host ng AvalonMM o dapat tanggapin ng isang ahente ng Avalon-MM pagkatapos igiit ang signal ng waitrequest. WaitrequestAllowance ay available simula sa Intel Quartus Prime 17.1 software release.
Ang default na halaga ng waitrequestAllowance ay 0, na tumutugma sa gawi na inilarawan sa Mga Karaniwang Read and Write Transfers, kung saan pinipigilan ng waitrequest assertion ang kasalukuyang paglilipat na maibigay o tanggapin.
Ang isang ahente ng Avalon-MM na may waitrequestAllowance na higit sa 0 ay karaniwang igigiit ang waitrequest kapag ang panloob na buffer nito ay maaari lamang tumanggap ng waitrequestAllowance ng higit pang mga entry bago maging puno. Ang mga host ng Avalon-MM na may waitrequestAllowance na higit sa 0 ay may mga karagdagang yugto ng waitrequestAllowance upang ihinto ang pagpapadala ng mga paglilipat, na nagbibigay-daan sa higit pang pipelining sa logic ng host. Dapat i-deassert ng host ang read or write signal kapag naubos na ang waitrequestallowance.
Ang mga value ng waitrequestAllowance na higit sa 0 ay sumusuporta sa high-speed na disenyo kung saan ang mga agarang anyo ng backpressure ay maaaring magresulta sa pagbaba sa maximum operating frequency (FMAX) na kadalasang dahil sa combinatorial logic sa control path. Dapat suportahan ng ahente ng Avalon-MM ang lahat ng posibleng timing ng paglipat na legal para sa halaga ng waitrequestAllowance nito. Para kay example, ang isang ahente na may waitrequestAllowance = 2 ay dapat na kayang tanggapin ang alinman sa mga host transfer waveform na ipinapakita sa sumusunod na examples.

Mga Kaugnay na Impormasyon Karaniwang Paglipat ng Pagbasa at Pagsulat sa pahina 21

3.5.2.1. waitrequestAllowance ay Katumbas ng Dalawa
Ang sumusunod na timing diagram ay naglalarawan ng timing para sa isang Avalon-MM host na may dalawang clock cycle upang magsimula at huminto sa pagpapadala ng mga paglilipat pagkatapos ng Avalon-MM na ahente na i-deasert o igiit ang waitrequest, ayon sa pagkakabanggit.

Figure 8. Host write: waitrequestAllowance Katumbas ng Dalawang Clock cycle

1 2

3 4

orasan

sumulat

waitrequest

data[7:0]

A0 A1 A2

A3 A4

B0 B1

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 23

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Ang mga marker sa figure na ito ay nagmamarka ng mga sumusunod na kaganapan:
1. Ang Avalon-MM> host drive ay sumulat at data.
2. Iginiit ng ahente ng Avalon-MM> ang waitrequest. Dahil 2 ang waitrequestAllowance, nagagawa ng host na kumpletuhin ang 2 karagdagang paglilipat ng data.
3. Sumulat ang host deasserts kung kinakailangan dahil iginigiit ng ahente ang waitrequest para sa ikatlong cycle.
4. Ang Avalon-MM> host drive ay sumulat at data. Hindi iginigiit ng ahente ang waitrequest. Kumpleto ang mga sinulat.
5. Ang host ng Avalon ay nag-mamaneho ng pagsulat at data kahit na ang ahente ay iginiit ang waitrequest. Dahil 2 cycle ang waitrequestAllowance, nakumpleto ang pagsulat.
6. Ang Avalon host ay nagda-drive ng pagsulat at data. Hindi iginigiit ng ahente ang waitrequest. Nakumpleto ang pagsulat.

3.5.2.2. waitrequestAllowance Equals One
Ang sumusunod na timing diagram ay naglalarawan ng timing para sa isang Avalon-MM host na may isang clock cycle upang magsimula at huminto sa pagpapadala ng mga paglilipat pagkatapos ng Avalon-MM agent deasserts o asserts waitrequest, ayon sa pagkakabanggit:
Figure 9. Host Write: waitrequestAllowance Equals One Clock Cycle

1 clk

23 4

6 7

sumulat

waitrequest

data[7:0]

A0 A1 A2

A3 A4

B1 B2

Ang mga numero sa figure na ito ay nagmamarka ng mga sumusunod na kaganapan:
1. Ang Avalon-MM host ay nag-drive ng pagsulat at data.
2. Iginiit ng ahente ng Avalon-MM ang waitrequest. Dahil 1 ang waitrequestAllowance, maaaring kumpletuhin ng host ang pagsulat.
3. Sumulat ang host deasserts dahil iginigiit ng ahente ang waitrequest para sa pangalawang cycle.
4. Ang Avalon-MM host ay nag-drive ng pagsulat at data. Hindi iginigiit ng ahente ang waitrequest. Kumpleto ang mga sinulat.
5. Iginiit ng ahente ang waitrequest. Dahil 1 cycle ang waitrequestAllowance, nakumpleto ang pagsulat.

Mga Detalye ng Avalon® Interface 24

Magpadala ng Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

6. Pagsusulat at data ng mga Avalon-MM host drive. Hindi iginigiit ng ahente ang waitrequest. Nakumpleto ang pagsulat.
7. Iginiit ng ahente ng Avalon-MM ang waitrequest. Dahil 1 ang waitrequestAllowance, maaaring kumpletuhin ng host ang isang karagdagang paglilipat ng data.
8. Ang Avalon host ay nagda-drive ng pagsulat at data. Hindi iginigiit ng ahente ang waitrequest. Nakumpleto ang pagsulat.

3.5.2.3. waitrequestAllowance ay Katumbas ng Dalawa – Hindi Inirerekomenda

Ang sumusunod na diagram ay naglalarawan ng timing para sa isang Avalon-MM> host na maaaring magpadala ng dalawang paglilipat pagkatapos igiit ang waitrequest.

Legal ang oras na ito, ngunit hindi inirerekomenda. Sa ex na itoampBinibilang ng host ang bilang ng mga transaksyon sa halip na ang bilang ng mga cycle ng orasan. Ang diskarte na ito ay nangangailangan ng isang counter na ginagawang mas kumplikado ang pagpapatupad at maaaring makaapekto sa pagsasara ng oras.
Kapag natukoy ng host kung kailan magdadala ng mga transaksyon gamit ang signal ng waitrequest at patuloy na bilang ng mga cycle, magsisimula o huminto ang host ng mga transaksyon batay sa mga nakarehistrong signal.

Figure 10. waitrequestAllowance ay Katumbas ng Dalawang Paglipat

1 23 clk

sumulat

waitrequest

datos

Ang mga numero sa figure na ito ay minarkahan ang mga sumusunod na kaganapan: 1. Ang Avalon-MM> host ay nagsasaad ng pagsulat at pagmamaneho ng data.
2. Iginiit ng ahente ng Avalon-MM> ang waitrequest.
3. Ang Avalon-MM> host drive ay sumulat at data. Dahil ang waitrequestAllowance ay 2, ang host ay nagda-drive ng data sa 2 magkasunod na cycle.
4. Sumulat ang Avalon-MM> host deasert dahil ginastos ng host ang 2-transfer waitrequestAllowance.
5. Ang host ng Avalon-MM> ay nag-isyu ng isang sulat sa sandaling ma-deasserted ang waitrequest.
6. Ang Avalon-MM> host drive ay sumulat at data. Iginiit ng ahente ang waitrequest para sa 1 cycle.
7. Bilang tugon sa waitrequest, ang Avalon-MM> host ay nagtataglay ng data para sa 2 cycle.

3.5.2.4. waitrequestAllowance Compatibility para sa Avalon-MM Host at Agent Interface
Ang mga host at ahente ng Avalon-MM na sumusuporta sa signal ng waitrequest ay sumusuporta sa backpressure. Ang mga host na may backpressure ay maaaring palaging kumonekta sa mga ahente nang walang backpressure. Ang mga host na walang backpressure ay hindi makakonekta sa mga ahente na may backpressure.

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 25

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Talahanayan 11. waitrequestAllowance Compatibility para sa Avalon-MM Hosts and Agents

Host at Ahente waitrequestAllowance

Pagkakatugma

host = 0 ahente = 0
host = 0 ahente > 0

Sinusunod ang parehong mga patakaran sa compatibility gaya ng mga karaniwang interface ng Avalon-MM.
Ang mga direktang koneksyon ay hindi posible. Kinakailangan ang simpleng adaptasyon para sa kaso ng isang host na may signal ng waitrequest. Imposible ang koneksyon kung hindi sinusuportahan ng host ang signal ng waitrequest.

host > 0 ahente = 0
host > 0 ahente> 0

Ang mga direktang koneksyon ay hindi posible. Kinakailangan ang adaptasyon (buffers) kapag kumokonekta sa isang ahente na may signal ng waitrequest o mga nakapirming status ng paghihintay.
Walang kinakailangang adaptation kung ang allowance ng host <= allowance ng ahente. Kung ang host allowance < agent allowance, maaaring ipasok ang mga rehistro ng pipeline. Para sa mga point-to-point na koneksyon, maaari mong idagdag ang mga rehistro ng pipeline sa mga signal ng command o sa mga signal ng waitrequest. Hanggang sa magparehistro stages ay maaaring ipasok kung saan ay ang pagkakaiba sa pagitan ng mga allowance. Ang pagkonekta sa isang host na may mas mataas na waitrequestAllowance kaysa sa ahente ay nangangailangan ng buffering.

3.5.2.5. waitrequestAllowance Error Conditions
Ang pag-uugali ay hindi mahuhulaan kung ang isang Avalon-MM interface ay lumalabag sa detalye ng waitrequest allowance.
· Kung ang isang host ay lumabag sa waitrequestAllowance = detalye sa pamamagitan ng pagpapadala ng higit sa mga paglilipat, maaaring i-drop ang mga paglilipat o maaaring mangyari ang katiwalian ng data.
· Kung ang isang ahente ay nag-a-advertise ng mas malaking waitrequestAllowance kaysa sa posible, ang ilang mga paglilipat ay maaaring i-drop o ang data corruption ay maaaring mangyari.
3.5.3. Magbasa at Sumulat ng Mga Paglilipat na may Nakapirming Wait-States
Maaaring tukuyin ng isang ahente ang mga nakapirming estado ng paghihintay gamit ang mga katangian ng readWaitTime at writeWaitTime. Ang paggamit ng mga nakapirming wait-state ay isang alternatibo sa paggamit ng waitrequest upang ihinto ang paglipat. Ang address at control signals (byteenable, read, at write) ay pinananatiling pare-pareho sa tagal ng paglilipat. Ang pagtatakda ng readWaitTime o writeWaitTime sa ay katumbas ng paggigiit ng waitrequest para sa mga cycle sa bawat paglipat.
Sa sumusunod na figure, ang ahente ay may writeWaitTime = 2 at readWaitTime = 1.

Mga Detalye ng Avalon® Interface 26

Magpadala ng Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Larawan 11.

Magbasa at Sumulat ng Paglipat na may Nakapirming Wait-States sa Agent Interface

clk

address

byteenable

basahin

sumulat ng readdata tugon writedata

readdata tugon

writedata

Ang mga numero sa timing diagram na ito ay nagmamarka ng mga sumusunod na transition:
1. Iginiit ng host ang address at binabasa sa tumataas na gilid ng clk.
2. Ang susunod na tumataas na gilid ng clk ay nagmamarka ng katapusan ng una at tanging ikot ng estado ng paghihintay. Ang readWaitTime ay 1.
3. Iginiit ng ahente ang readdata at tugon sa tumataas na gilid ng clk. Matatapos ang read transfer.
4. writedata, address, byteenable, at write signal ay available sa ahente.
5. Ang write transfer ay matatapos pagkatapos ng 2 wait-state cycle.
Ang mga paglilipat na may isang estado ng paghihintay ay karaniwang ginagamit para sa mga multicycle na off-chip na peripheral. Kinukuha ng peripheral ang mga signal ng address at kontrol sa tumataas na gilid ng clk. Ang peripheral ay may isang buong cycle upang ibalik ang data.
Pinapayagan ang mga bahagi na may zero na estado ng paghihintay. Gayunpaman, ang mga bahagi na may zero waitstates ay maaaring bawasan ang achievable frequency. Ang mga zero na estado ng paghihintay ay nangangailangan ng bahagi na buuin ang tugon sa parehong cycle na ipinakita ang kahilingan.

3.5.4. Mga Pipelined Transfers
Ang Avalon-MM pipelined read transfer ay nagpapataas ng throughput para sa mga synchronous agent device na nangangailangan ng ilang cycle upang ibalik ang data para sa unang pag-access. Ang mga naturang device ay karaniwang maaaring magbalik ng isang halaga ng data sa bawat cycle sa loob ng ilang oras pagkatapos noon. Maaaring magsimula ang mga bagong pipeline na read transfer bago ibalik ang readdata para sa mga nakaraang paglilipat.
Ang isang pipelined read transfer ay may isang yugto ng address at isang yugto ng data. Nagsisimula ang isang host ng paglipat sa pamamagitan ng pagpapakita ng address sa yugto ng address. Tinutupad ng isang ahente ang paglilipat sa pamamagitan ng paghahatid ng data sa yugto ng data. Ang yugto ng address para sa isang bagong paglipat (o maraming paglilipat) ay maaaring magsimula bago makumpleto ang yugto ng data ng isang nakaraang paglilipat. Ang pagkaantala ay tinatawag na pipeline latency. Ang pipeline latency ay ang tagal mula sa dulo ng address phase hanggang sa simula ng data phase.

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 27

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Ang oras ng paglipat para sa mga estado ng paghihintay at latency ng pipeline ay may mga sumusunod na pangunahing pagkakaiba:
· Wait-states–Tinutukoy ng Wait-state ang haba ng yugto ng address. Nililimitahan ng mga wait-state ang maximum throughput ng isang port. Kung ang isang ahente ay nangangailangan ng isang estado ng paghihintay upang tumugon sa isang kahilingan sa paglipat, ang port ay nangangailangan ng dalawang cycle ng orasan bawat paglipat.
· Pipeline Latency–Tinutukoy ng pipeline latency ang oras hanggang sa maibalik ang data nang hiwalay sa bahagi ng address. Ang isang pipeline na ahente na walang mga estado ng paghihintay ay maaaring magpanatili ng isang paglipat bawat cycle. Gayunpaman, maaaring mangailangan ang ahente ng ilang cycle ng latency upang maibalik ang unang unit ng data.
Maaaring suportahan nang sabay-sabay ang mga wait-state at pipelined reads. Maaaring maayos o variable ang pipeline latency.

3.5.4.1. Pipelined Read Transfer na may Variable Latency
Pagkatapos makuha ang address at mga signal ng kontrol, ang isang Avalon-MM pipelined agent ay tumatagal ng isa o higit pang mga cycle upang makagawa ng data. Ang isang pipeline na ahente ay maaaring magkaroon ng maraming nakabinbing read transfer sa anumang partikular na oras.
Variable-latency pipelined read transfers:
· Mangangailangan ng isang karagdagang signal, readdatavalid, na nagpapahiwatig kung kailan wasto ang read data.
· Isama ang parehong hanay ng mga signal gaya ng mga hindi naka-pipeline na read transfer.
Sa variable-latency pipelined read transfer, Agent peripheral na gumagamit ng readdatavalid ay itinuturing na pipeline na may variable latency. Ang readdata at readdatavalid na mga signal na tumutugma sa isang read command ay maaaring igiit ang cycle pagkatapos ng read command na iyon ay igiit, sa pinakamaaga.
Dapat ibalik ng ahente ang readdata sa parehong pagkakasunud-sunod kung saan tinatanggap ang mga read command. Ang mga pipelined na agent port na may variable na latency ay dapat gumamit ng waitrequest. Maaaring igiit ng ahente ang waitrequest sa mga stall transfer upang mapanatili ang isang katanggap-tanggap na bilang ng mga nakabinbing paglilipat. Maaaring igiit ng isang ahente ang readdatavalid upang maglipat ng data sa host nang independyente kung ang ahente ay nagpapatigil ng isang bagong command gamit ang waitrequest.

Tandaan:

Ang maximum na bilang ng mga nakabinbing paglilipat ay isang pag-aari ng interface ng ahente. Ang interconnect na tela ay bumubuo ng lohika upang iruta ang readdata sa paghiling ng mga host gamit ang numerong ito. Ang interface ng ahente, hindi ang interconnect na tela, ay dapat na subaybayan ang bilang ng mga nakabinbing pagbabasa. Dapat igiit ng ahente ang waitrequest upang maiwasang lumampas sa maximum na bilang ang bilang ng mga nakabinbing pagbabasa. Kung ang isang ahente ay may waitrequestAllowance > 0, dapat igiit ng ahente ang waitrequest nang maaga nang sapat upang ang kabuuang mga nakabinbing paglilipat, kabilang ang mga tinatanggap habang ang waitrequest ay iginiit, ay hindi lalampas sa maximum na bilang ng mga nakabinbing paglilipat na tinukoy.

Mga Detalye ng Avalon® Interface 28

Magpadala ng Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Larawan 12.

Mga Pipelined Read Transfer na may Variable Latency

Ang sumusunod na figure ay nagpapakita ng ilang agent read transfers. Ang ahente ay pipelined na may variable latency. Sa figure na ito, maaaring tumanggap ang ahente ng maximum na dalawang nakabinbing paglilipat. Gumagamit ang ahente ng waitrequest upang maiwasan ang pag-overrun sa maximum na ito.

clk

address

addr1

addr2

addr3

addr4

addr5

basahin

waitrequest

readdata readdatavalid

datos 1

datos2

datos 3

datos4

datos5

Ang mga numero sa timing diagram na ito, markahan ang mga sumusunod na transition:
1. Iginiit ng host ang address at nabasa, na nagpasimula ng read transfer.
2. Kinukuha ng ahente ang addr1.
3. Kinukuha ng ahente ang addr2.
4. Iginiit ng ahente ang waitrequest dahil tinanggap na ng ahente ang maximum na dalawang nakabinbing pagbabasa, na naging sanhi ng ikatlong paglipat sa stall.
5. Iginiit ng ahente ang data1, ang tugon sa addr1. Tinatanggal ng ahente ang waitrequest.
6. Kinukuha ng ahente ang addr3. Kinukuha ng interconnect ang data1.
7. Kinukuha ng ahente ang addr4. Kinukuha ng interconnect ang data2.
8. Ang ahente ay nagtutulak ng readdatavalid at readdata bilang tugon sa ikatlong read transfer.
9. Kinukuha ng ahente ang addr5. Kinukuha ng interconnect ang data3. Ang read signal ay deasserted. Ang halaga ng waitrequest ay hindi na nauugnay.
10. Kinukuha ng interconnect ang data4.
11. Ang ahente ay nagmamaneho ng data5 at iginiit ang readdatavalid na kumukumpleto sa yugto ng data para sa huling nakabinbing read transfer.
Kung hindi mahawakan ng ahente ang isang write transfer habang pinoproseso ang mga nakabinbing read transfer, dapat igiit ng ahente ang waitrequest at itigil ang write operation hanggang sa makumpleto ang mga nakabinbing read transfer. Hindi tinutukoy ng detalye ng Avalon-MM ang halaga ng readdata kung sakaling tumanggap ang isang ahente ng write transfer sa parehong address bilang kasalukuyang nakabinbing read transfer.
3.5.4.2. Pipelined Read Transfers na may Fixed Latency
Ang yugto ng address para sa mga nakapirming latency read transfer ay kapareho ng variable na latency case. Pagkatapos ng yugto ng address, ang isang pipeline na may nakapirming read latency ay tumatagal ng isang nakapirming bilang ng mga cycle ng orasan upang maibalik ang wastong readdata. Tinutukoy ng property ng readLatency ang bilang ng mga cycle ng orasan upang ibalik ang wastong readdata. Kinukuha ng interconnect ang readdata sa naaangkop na sumisikat na gilid ng orasan, na nagtatapos sa yugto ng data.

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 29

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Sa yugto ng address, maaaring igiit ng waitrequest na ihinto ang paglipat. O, tinutukoy ng readLatency para sa isang nakapirming bilang ng mga status ng paghihintay. Ang yugto ng address ay nagtatapos sa susunod na tumataas na gilid ng clk pagkatapos ng mga estado ng paghihintay, kung mayroon man.

Sa yugto ng data, ang drive ng readdata pagkatapos ng isang nakapirming latency. Para sa isang read latency ng , ang dapat magpakita ng wastong readdata sa tumataas na gilid ng clk pagkatapos ng pagtatapos ng yugto ng address.

Larawan 13.

Pipelined Read Transfer na may Fixed Latency ng Dalawang Siklo

Ang sumusunod na figure ay nagpapakita ng maraming paglilipat ng data sa pagitan ng isang host at isang pipelined . Ang hinihimok ng waitrequest na mag-stall transfer at may nakapirming read latency na 2 cycle.

clk

address

addr1

addr2 addr3

basahin

waitrequest

readdata

datos1

datos2 datos3

Ang mga numero sa timing diagram na ito, markahan ang mga sumusunod na transition: 1. Ang isang host ay nagpasimula ng read transfer sa pamamagitan ng paggiit ng read at addr1. 2. Iginiit ng waitrequest na ihinto ang paglipat para sa isang cycle. 3. Ang mga kumukuha ng addr1 sa tumataas na gilid ng clk. Ang yugto ng address ay nagtatapos dito. 4. Nagpapakita ang mga wastong readdata pagkatapos ng 2 cycle, na nagtatapos sa paglilipat. 5. Ang addr2 at read ay iginiit para sa isang bagong read transfer. 6. Nagsisimula ang host ng ikatlong read transfer sa susunod na cycle, bago ang data mula sa
ibinalik ang naunang paglilipat.

3.5.5. Mga Burst Transfer
Ang isang pagsabog ay nagsasagawa ng maraming paglilipat bilang isang yunit, sa halip na tratuhin ang bawat salita nang hiwalay. Ang mga pagsabog ay maaaring tumaas ang throughput para sa mga port ng ahente na nakakamit ng higit na kahusayan kapag humahawak ng maraming salita sa isang pagkakataon, tulad ng SDRAM. Ang netong epekto ng pagsabog ay upang i-lock ang arbitrasyon para sa tagal ng pagsabog. Ang isang sumasabog na interface ng Avalon-MM na sumusuporta sa parehong reads at writes ay dapat na sumusuporta sa parehong read at write bursts.
Kasama sa mga burst na Avalon-MM na interface ang burstcount output signal. Kung ang isang ahente ay may burstcount input, ang ahente ay may kakayahan sa pagsabog.
Ang signal ng burstcount ay kumikilos tulad ng sumusunod:
· Sa simula ng isang pagsabog, ipinapakita ng burstcount ang bilang ng mga sunud-sunod na paglilipat sa pagsabog.
· Para sa lapad ng burstcount, ang maximum na haba ng burst ay 2( -1). Ang pinakamababang legal na haba ng pagsabog ay isa.

Mga Detalye ng Avalon® Interface 30

Magpadala ng Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24
Upang suportahan ang mga pagsabog ng pagbabasa ng ahente, dapat ding suportahan ng isang ahente ang:
· Mga estado ng Wait na may signal ng waitrequest.
· Pipelined transfer na may variable latency na may readdatavalid signal.
Sa simula ng pagsabog, makikita ng ahente ang address at isang halaga ng haba ng pagsabog sa burstcount. Para sa isang pagsabog na may address na at isang halaga ng burstcount na , ang ahente ay dapat magsagawa ng magkakasunod na paglilipat simula sa address . Nakumpleto ang pagsabog pagkatapos matanggap ng ahente (isulat) o ibalik (basahin) ang salita ng datos. Dapat makuha ng sumasabog na ahente ang address at burstcount nang isang beses lamang para sa bawat pagsabog. Dapat ipahiwatig ng lohika ng ahente ang address para sa lahat maliban sa mga unang paglilipat sa pagsabog. Maaari ding gamitin ng ahente ang input signal beginbursttransfer, na iginiit ng interconnect sa unang cycle ng bawat pagsabog.
3.5.5.1. Sumulat ng Mga Pagsabog
Nalalapat ang mga panuntunang ito kapag ang isang write burst ay nagsisimula sa burstcount na higit sa isa:
· Kapag ang isang burstcount ng ay ipinakita sa simula ng pagsabog, dapat tanggapin ng ahente sunud-sunod na unit ng writedata para makumpleto ang burst. Ang arbitrasyon sa pagitan ng pares ng host-agent ay nananatiling naka-lock hanggang sa makumpleto ang pagsabog. Ginagarantiyahan ng lock na ito na walang ibang host ang makakapagsagawa ng mga transaksyon sa ahente hanggang sa makumpleto ang write burst.
· Ang ahente ay dapat lamang kumuha ng writedata kapag write asserts. Sa panahon ng pagsabog, maaaring i-deassert ng host ang pagsusulat na nagsasaad na ang writedata ay hindi wasto. Hindi tinatapos ng deasserting write ang burst. Ang write deassertion ay naantala ang pagsabog at walang ibang host ang makaka-access sa ahente, na binabawasan ang kahusayan sa paglilipat.
· Inaantala ng ahente ang isang paglipat sa pamamagitan ng paggigiit ng waitrequest na pinipilit ang writedata, write, burstcount, at byteenable na panatilihing pare-pareho.
· Ang functionality ng byteenable signal ay pareho para sa mga sumasabog at hindi sumasabog na mga ahente. Para sa isang 32-bit na host burst-writing sa isang 64-bit na ahente, simula sa byte address 4, ang unang write transfer na nakita ng ahente ay nasa address nito na 0, na may byteenable = 8'b11110000. Maaaring magbago ang byteenables para sa iba't ibang salita ng pagsabog.
· Ang mga byteenable signal ay hindi lahat ay kailangang igiit. Ang isang burst host na nagsusulat ng mga bahagyang salita ay maaaring gumamit ng byteenable signal upang matukoy ang data na isinusulat.
· Sumulat na may mga byteenable signal na ang lahat ay 0 ay ipinapasa lamang sa ahente ng AvalonMM bilang mga wastong transaksyon.
· Tinutukoy ng constantBurstBehavior property ang gawi ng mga signal ng pagsabog.
— Kapag ang constantBurstBehavior ay totoo para sa isang host, ang host ay may hawak na address at burstcount stable sa kabuuan ng isang pagsabog. Kapag totoo para sa isang ahente, idineklara ng constantBurstBehavior na inaasahan ng ahente na ang address at burstcount ay magiging matatag sa buong pagsabog.
— Kapag ang constantBurstBehavior ay mali, ang host ay nagtataglay ng address at burstcount na stable lamang para sa unang transaksyon ng isang pagsabog. Kapag ang constantBurstBehavior ay mali, ang ahente ay samples address at burstcount lamang sa unang transaksyon ng isang burst.

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 31

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Larawan 14.

Isulat ang Burst na may constantBurstBehavior Itakda sa False para sa Host at Ahente

Ang sumusunod na figure ay nagpapakita ng isang agent write burst ng haba 4. Sa ex na itoample, iginiit ng ahente ang waitrequest nang dalawang beses na naantala ang pagsabog.

clk

address

addr1

beginbursttransfer

burstcount

sumulat

writedata

datos1

datos2

datos3

datos4

waitrequest

Ang mga numero sa timing diagram na ito ay nagmamarka ng mga sumusunod na transition:
1. Iginiit ng host ang address, burstcount, write, at nag-drive ng unang unit ng writedata.
2. Agad na iginiit ng ahente ang waitrequest, na nagpapahiwatig na ang ahente ay hindi pa handang magpatuloy sa paglipat.
3. mababa ang waitrequest. Kinukuha ng ahente ang addr1, burstcount, at ang unang unit ng writedata. Sa mga susunod na cycle ng paglilipat, ang address at burstcount ay binabalewala.
4. Kinukuha ng ahente ang pangalawang yunit ng data sa tumataas na gilid ng clk.
5. Ang pagsabog ay naka-pause habang ang pagsusulat ay deasserted.
6. Kinukuha ng ahente ang ikatlong yunit ng data sa tumataas na gilid ng clk.
7. Iginiit ng ahente ang waitrequest. Bilang tugon, ang lahat ng mga output ay pinananatiling pare-pareho sa pamamagitan ng isa pang cycle ng orasan.
8. Kinukuha ng ahente ang huling yunit ng data sa tumataas na gilid ng clk. Natapos ang pagsabog ng pagsulat ng ahente.
Sa figure sa itaas, ang beginbursttransfer signal ay iginiit para sa unang clock cycle ng isang burst at deasserted sa susunod na clock cycle. Kahit na igiit ng ahente ang waitrequest, ang signal ng beginbursttransfer ay iginiit lamang para sa unang ikot ng orasan.
Kaugnay na Impormasyon
Mga Interface Property sa pahina 17

3.5.5.2. Basahin ang mga pagsabog
Ang mga read burst ay katulad ng mga pipelined read transfer na may variable na latency. Ang isang read burst ay may natatanging address at data phase. readdatavalid ay nagpapahiwatig kapag ang ahente ay nagpapakita ng wastong readdata. Hindi tulad ng mga pipeline na read transfer, nagreresulta ang isang read burst address sa maraming paglilipat ng data.

Mga Detalye ng Avalon® Interface 32

Magpadala ng Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Nalalapat ang mga panuntunang ito sa mga read burst:
· Kapag direktang kumonekta ang isang host sa isang ahente, isang burstcount ng nangangahulugan na dapat bumalik ang ahente mga salita ng readdata upang makumpleto ang pagsabog. Para sa mga kaso kung saan nag-uugnay ang interconnect sa host at pares ng ahente, maaaring pigilan ng interconnect ang mga read command na ipinadala mula sa host patungo sa ahente. Para kay example, kung ang host ay nagpapadala ng read command na may byteenable value na 0, maaaring pigilan ng interconnect ang read. Bilang resulta, hindi tumugon ang ahente sa read command.
· Ang ahente ay nagtatanghal ng bawat salita sa pamamagitan ng pagbibigay ng readdata at paggigiit ng readdatavalid para sa isang cycle. Deassertion ng readdatavalid na mga pagkaantala ngunit hindi nagtatapos sa burst data phase.
· Para sa mga nabasa na may burstcount > 1, inirerekomenda ng Intel na igiit ang lahat ng byteenable.

Tandaan:

Inirerekomenda ng Intel na ang mga ahente na may kakayahan sa pagsabog ay walang nabasa na mga side effect. (Hindi ginagarantiyahan ng detalyeng ito kung gaano karaming byte ang binabasa ng isang host mula sa ahente upang matugunan ang isang kahilingan.)

Larawan 15.

Basahin ang Burst

Ang sumusunod na figure ay naglalarawan ng isang sistema na may dalawang sumasabog na host na nag-a-access sa isang ahente. Tandaan na ang Host B ay maaaring magmaneho

isang read request bago ibalik ang data para sa Host A.

clk

address A0 (Host A) A1 Host (B)

basahin

beginbursttransfer

waitrequest

burstcount

readdatavalid

readdata

D(A0)D(A0+1) D(A0+2D)(A0+3)D(A1)D(A1+1)

Ang mga numero sa timing diagram na ito, markahan ang mga sumusunod na transition:
1. Iginiit ng Host A ang address (A0), burstcount, at binabasa pagkatapos ng tumataas na gilid ng clk. Iginiit ng ahente ang waitrequest, na nagiging sanhi ng lahat ng mga input maliban sa beginbursttransfer na maging pare-pareho sa pamamagitan ng isa pang ikot ng orasan.
2. Kinukuha ng ahente ang A0 at burstcount sa tumataas na gilid ng clk. Maaaring magsimula ang isang bagong paglipat sa susunod na cycle.
3. Host B drive address (A1), burstcount, at read. Iginiit ng ahente ang waitrequest, na nagiging sanhi ng lahat ng mga input maliban sa beginbursttransfer na maging pare-pareho. Maaaring ibalik ng ahente ang nabasang data mula sa unang kahilingan sa pagbasa sa oras na ito, sa pinakamaaga.

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 33

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24
4. Ang ahente ay nagpapakita ng wastong readdata at iginiit ang readdatavalid, na naglilipat ng unang salita ng data para sa host A.
5. Ang pangalawang salita para sa host A ay inilipat. Inalis ng ahente ang readdatavalid na pag-pause sa read burst. Maaaring panatilihing deasserted ng agent port ang readdatavalid para sa isang arbitrary na bilang ng mga cycle ng orasan.
6. Ibinalik ang unang salita para sa host B.
3.5.5.3. Mga Pagsabog ng LineWrapped
Ang mga processor na may mga cache ng pagtuturo ay nakakakuha ng kahusayan sa pamamagitan ng paggamit ng mga line-wrapped burst. Kapag ang isang processor ay humiling ng data na wala sa cache, ang cache controller ay dapat na muling punan ang buong linya ng cache. Para sa isang processor na may sukat ng cache line na 64 bytes, ang cache miss ay nagiging sanhi ng 64 bytes na mabasa mula sa memorya. Kung ang processor ay nagbabasa mula sa address na 0xC noong nangyari ang cache miss, ang isang hindi mahusay na cache controller ay maaaring mag-isyu ng pagsabog sa address 0, na magreresulta sa data mula sa mga read address na 0x0, 0x4, 0x8, 0xC, 0x10, 0x14, 0x18, . . . 0x3C. Ang hiniling na data ay hindi magagamit hanggang sa ikaapat na pagbasa. Sa mga pagsabog ng linewrapping, ang pagkakasunud-sunod ng address ay 0xC, 0x10, 0x14, 0x18, . . . 0x3C, 0x0, 0x4, at 0x8. Ang hiniling na data ay ibinalik muna. Ang buong linya ng cache ay tuluyang na-refill mula sa memorya.
3.5.6. Basahin at Sumulat ng Mga Tugon
Para sa sinumang ahente ng Avalon-MM, ang mga utos ay dapat iproseso sa paraang walang panganib. Basahin at isulat ang isyu ng mga tugon sa pagkakasunud-sunod kung saan tinanggap ang mga utos.
3.5.6.1. Order ng Transaksyon para sa Avalon-MM Read and Write Responses (Mga Host at Ahente)
Para sa sinumang host ng Avalon-MM: · Ginagarantiyahan ng Avalon Interface Specifications na mag-uutos sa parehong ahente
maabot ang ahente sa command issue order, at ang ahente ay tumugon sa command issue order. · Ang iba't ibang ahente ay maaaring tumanggap at tumugon sa mga utos sa ibang pagkakasunud-sunod kaysa sa kung saan ang host ay nag-isyu sa kanila. Kapag matagumpay, tumugon ang ahente sa utos ng isyu ng command. · Ang mga tugon (kung mayroon) ay bumabalik sa pagkakasunud-sunod ng isyu ng command, hindi alintana kung ang read o write command ay para sa pareho o iba't ibang ahente. · Hindi ginagarantiyahan ng Avalon Interface Specifications ang order ng transaksyon sa pagitan ng iba't ibang host.
3.5.6.2. Avalon-MM Read and Write Responses Timing Diagram
Ang sumusunod na diagram ay nagpapakita ng pagtanggap ng command at order ng isyu ng command para sa mga sagot sa read at write ng Avalon-MM. Dahil ang read at write na mga interface ay nagbabahagi ng signal ng tugon, ang isang interface ay hindi maaaring mag-isyu o tumanggap ng isang write response at isang read response sa parehong clock cycle.
Basahin ang mga tugon, magpadala ng isang tugon para sa bawat readdata. Isang read burst haba ng resulta sa mga tugon.

Mga Detalye ng Avalon® Interface 34

Magpadala ng Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Sumulat ng mga tugon, magpadala ng isang tugon para sa bawat write command. Ang isang write burst ay nagreresulta sa isang tugon lamang. Ang interface ng ahente ay nagpapadala ng tugon pagkatapos tanggapin ang huling write transfer sa pagsabog. Kapag ang isang interface ay may kasamang writeresponsevalid na signal, lahat ng write command ay dapat kumpleto sa write responses.

Figure 16. Avalon-MM Read and Write Responses Timing Diagram

clk

address

basahin

sumulat

readdatavalid

writeresponsevalid

tugon

3.5.6.2.1. minimumResponseLatency Timing Diagram na may readdatavalid o writeresponsevalid

Para sa mga interface na may readdatavalid o writeresponsevalid, ang default na onecycle minimumResponseLatency ay maaaring humantong sa kahirapan sa pagsasara ng timing sa Avalon-MM hosts.

Ang mga sumusunod na timing diagram ay nagpapakita ng gawi para sa isang minimumResponseLatency ng 1 o 2 cycle. Tandaan na ang aktwal na latency ng tugon ay maaari ding mas malaki kaysa sa minimum na pinapayagang halaga gaya ng inilalarawan ng mga timing diagram na ito.

Figure 17. Ang minimumResponseLatency ay Katumbas ng Isang Ikot

clk basahin
readdatavalid data

1 cycle na minimum response latency

Figure 18. minimumResponseLatency Katumbas ng Dalawang Ikot clk
basahin ang 2 cycle minimumResponseLatency
readdatavalid data

Pagkakatugma
Ang mga interface na may parehong minimumResponseLatency ay interoperable nang walang anumang adaptation. Kung ang host ay may mas mataas na minimumResponseLatency kaysa sa ahente, gumamit ng mga rehistro ng pipeline upang mabayaran ang mga pagkakaiba. Ang mga rehistro ng pipeline ay dapat

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 35

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

antalahin ang readdata mula sa ahente. Kung ang ahente ay may mas mataas na minimumResponseLatency kaysa sa host, ang mga interface ay interoperable nang walang adaptasyon.

3.6. Pag-align ng Address
Sinusuportahan lamang ng interconnect ang mga nakahanay na pag-access. Ang isang host ay maaari lamang mag-isyu ng mga address na marami sa lapad ng data nito sa mga simbolo. Ang isang host ay maaaring magsulat ng mga bahagyang salita sa pamamagitan ng pag-deasser ng ilang byteenable. Para kay example, ang byteenables ng isang write ng 2 bytes sa address 2 ay 4'b1100.

3.7. Pag-address ng Ahente ng Avalon-MM

Pinamamahalaan ng dynamic na bus sizing ang data sa panahon ng paglilipat sa pagitan ng mga pares ng host-agent na may magkakaibang lapad ng data. Ang data ng ahente ay nakahanay sa magkadikit na byte sa espasyo ng address ng host.

Kung ang lapad ng data ng host ay mas malawak kaysa sa lapad ng data ng ahente, ang mga salita sa puwang ng address ng host ay nagmamapa sa maraming lokasyon sa puwang ng address ng ahente. Para kay exampAt, ang isang 32-bit na host na nabasa mula sa isang 16-bit na ahente ay nagreresulta sa dalawang nabasang paglilipat sa panig ng ahente. Ang mga nabasa ay sa magkakasunod na address.

Kung ang host ay mas makitid kaysa sa ahente, pinamamahalaan ng interconnect ang mga byte lane ng ahente. Sa panahon ng host read transfers, ang interconnect ay nagpapakita lamang ng naaangkop na byte lane ng data ng ahente sa mas makitid na host. Sa panahon ng host write transfers, ang interconnect
awtomatikong iginigiit ang mga byteenable na signal upang magsulat ng data lamang sa mga tinukoy na agent byte lane.

Ang mga ahente ay dapat na may lapad ng data na 8, 16, 32, 64, 128, 256, 512 o 1024 bits. Ipinapakita ng sumusunod na talahanayan ang pagkakahanay para sa data ng ahente ng iba't ibang lapad sa loob ng isang 32-bit na host na nagsasagawa ng mga full-word na pag-access. Sa talahanayang ito, ang OFFSET[N] ay tumutukoy sa isang laki ng salita ng ahente na na-offset sa espasyo ng address ng ahente.

Talahanayan 12. Dynamic Bus Sizing Host-to-Agent Address Mapping

Host Byte Address (1)

Access

0x00

0x04

0x08

32-Bit na Data ng Host

Kapag Nag-a-access ng 8-Bit na Interface ng Ahente

Kapag Nag-a-access ng 16-Bit na Interface ng Ahente

OFFSET[0]7..0

OFFSET[0]15..0 (2)

OFFSET[1]7..0 OFFSET[2]7..0 OFFSET[3]7..0

OFFSET[1]15..0 — —

OFFSET[4]7..0

OFFSET[2]15..0

OFFSET[5]7..0 OFFSET[6]7..0 OFFSET[7]7..0

OFFSET[3]15..0 — —

OFFSET[8]7..0

OFFSET[4]15..0

OFFSET[9]7..0

OFFSET[5]15..0

Kapag Nag-a-access ng 64-Bit na Interface ng Ahente OFFSET[0]31..0 — — —
OFFSET[0]63..32 — — —
OFFSET[1]31..0 —
nagpatuloy...

Mga Detalye ng Avalon® Interface 36

Magpadala ng Feedback

3. Avalon Memory-Mapped Interfaces 683091 | 2022.01.24

Host Byte Address (1)

Access

Kapag Nag-a-access ng 8-Bit na Interface ng Ahente

32-Bit na Data ng Host
Kapag Nag-a-access ng 16-Bit na Interface ng Ahente

OFFSET[10]7..0

—

OFFSET[11]7..0

—

0x0C

OFFSET[12]7..0

OFFSET[6]15..0

OFFSET[13]7..0

OFFSET[7]15..0

OFFSET[14]7..0

—

4 At iba pa

OFFSET[15]7..0 At iba pa

- At iba pa

Mga Tala: 1. Bagama't nag-isyu ang host ng mga byte address, ina-access ng host ang buong 32-bit na salita. 2. Para sa lahat ng entry ng ahente, [ ] ay ang salitang offset at ang mga halaga ng subscript ay ang mga bit sa salita.

Kapag Nag-access ng 64-Bit na Interface ng Ahente — —
OFFSET[1]63..32 — — — At iba pa

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 37

683091 | 2022.01.24 Magpadala ng Feedback

4. Avalon Interrupt Interfaces
Ang mga interface ng Avalon Interrupt ay nagbibigay-daan sa mga bahagi ng ahente na magsenyas ng mga kaganapan upang mag-host ng mga bahagi. Para kay exampSa gayon, ang isang DMA controller ay maaaring makagambala sa isang processor pagkatapos makumpleto ang isang DMA transfer.

4.1. Pumaputol sa Sender
Ang isang interrupt na nagpadala ay nagtutulak ng isang interrupt na signal sa isang interrupt na receiver. Ang timing ng irq signal ay dapat na kasabay sa tumataas na gilid ng nauugnay nitong orasan. Ang irq ay walang kaugnayan sa anumang paglipat sa anumang iba pang interface. Dapat igiit ang irq hanggang sa kinikilala sa nauugnay na interface ng ahente ng Avalon-MM.
Ang mga interrupt ay partikular sa bahagi. Karaniwang tinutukoy ng receiver ang naaangkop na tugon sa pamamagitan ng pagbabasa ng interrupt status register mula sa isang Avalon-MM agent interface.

4.1.1. Avalon Interrupt Sender Signal Tungkulin

Talahanayan 13. Makagambala sa Sender Signal Tungkulin

Tungkulin ng Senyales

Lapad

Direksyon

Kinakailangan

irq irq_n

1-32

Output

Paglalarawan
Humiling ng Interrupt. Ang isang interrupt na nagpadala ay nagtutulak ng interrupt na signal sa isang interrupt na receiver.

4.1.2. Interrupt Sender Properties

Talahanayan 14. Interrupt Sender Properties

Pangalan ng Ari-arian

Default na Halaga

Mga Legal na Halaga

Paglalarawan

nauugnayAddressabl

N/A

ePoint

nauugnayClock

N/A

Pangalan ng ahente ng Avalon-MM sa bahaging ito.
Pangalan ng interface ng orasan dito
sangkap.

Ang pangalan ng interface ng ahente ng Avalon-MM na nagbibigay ng access sa mga rehistro upang maserbisyuhan ang interrupt.
Ang pangalan ng interface ng orasan kung saan naka-synchronous ang interrupt na nagpadala na ito. Maaaring may magkaibang halaga ang nagpadala at tagatanggap para sa property na ito.

nauugnayI-reset

N/A

Pangalan ng pag-reset

Ang pangalan ng reset interface kung saan ito naaabala

interface tungkol dito

ang nagpadala ay kasabay.

sangkap.

ISO 9001:2015 Nakarehistro

4. Avalon Interrupt Interfaces 683091 | 2022.01.24

4.2. Interrupt Receiver
Ang isang interrupt na receiver interface ay tumatanggap ng mga interrupt mula sa interrupt na mga interface ng nagpadala. Ang mga bahagi na may mga interface ng host ng Avalon-MM ay maaaring magsama ng isang interrupt na receiver upang makita ang mga interrupt na iginiit ng mga bahagi ng ahente na may mga interrupt na sender na interface. Ang interrupt receiver ay tumatanggap ng mga interrupt na kahilingan mula sa bawat interrupt na nagpadala bilang isang hiwalay na bit.

4.2.1. Avalon Interrupt Receiver Signal Tungkulin

Talahanayan 15. Interrupt Receiver Signal Tungkulin

Tungkulin ng Senyales

Lapad

Direksyon

Kinakailangan

irq

Input

Paglalarawan
Ang irq ay isang -bit vector, kung saan ang bawat bit ay direktang tumutugma sa isang IRQ sender na walang inherent assumption ng priority.

4.2.2. Interrupt Receiver Properties

Talahanayan 16. Interrupt Receiver Properties

Pangalan ng Ari-arian

Default na Halaga

Mga Legal na Halaga

Paglalarawan

nauugnayAddressable Point

N/A

Pangalan ng Ang pangalan ng Avalon-MM host interface dati

Avalon-MM service interrupts natanggap sa interface na ito.

host

interface

nauugnayClock

N/A

Pangalan ng isang Ang pangalan ng Avalon Clock interface kung saan ito

Avalon

Ang interrupt na receiver ay kasabay. Ang nagpadala at

orasan

maaaring may iba't ibang halaga ang receiver para sa property na ito.

interface

nauugnayI-reset

N/A

Pangalan ng isang Ang pangalan ng reset interface kung saan ito naaabala

Avalon

ang receiver ay kasabay.

I-reset

interface

4.2.3. Abala sa Timing

Ang Avalon-MM host ay nagseserbisyo ng priority 0 interrupt bago ang priority 1 interrupt.

Larawan 19.

Abala sa Timing

Sa sumusunod na figure, ang interrupt 0 ay may mas mataas na priyoridad. Ang interrupt receiver ay nasa proseso ng paghawak ng int1

kapag int0 ay iginiit. Tinatawag at nakumpleto ang int0 handler. Pagkatapos, magpapatuloy ang int1 handler. Ang

ang diagram ay nagpapakita ng int0 deasserts sa oras 1. int1 deassers sa oras 2.

clk

Mga Indibidwal na int0 na Kahilingan
intxnumx

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 39

683091 | 2022.01.24 Magpadala ng Feedback

5. Avalon Streaming Interfaces

Maaari mong gamitin ang mga interface ng Avalon Streaming (Avalon-ST) para sa mga bahagi na nagtutulak ng highbandwidth, low-latency, unidirectional na data. Kasama sa mga karaniwang application ang mga multiplex na stream, packet, at data ng DSP. Ang mga signal ng interface ng Avalon-ST ay maaaring maglarawan ng mga tradisyunal na interface ng streaming na sumusuporta sa isang stream ng data nang walang kaalaman sa mga channel o mga hangganan ng packet. Ang interface ay maaari ding suportahan ang mas kumplikadong mga protocol na may kakayahang burst at packet transfers na may mga packet na interleaved sa maraming channel.

Tandaan:

Kung kailangan mo ng mataas na pagganap ng data streaming interface, sumangguni sa Kabanata 6 Avalon Streaming Credit Interfaces.

Figure 20. Avalon-ST Interface – Karaniwang Application ng Avalon-ST Interface

Printed Circuit Board Intel FPGA Avalon-ST Interfaces (Data Plane)

Tagapag-iskedyul

Avalon-ST Input

Rx KUNG Core ch

Source 0-2 Sink 1

Avalon-MM Interface (Control Plane)

Pinagmulan

Tx KUNG Core Sink

Avalon-ST Output

Avalon-MM Host Interface
Processor

Avalon-MM Host Interface
Kontrol ng IO

Interface ng Ahente ng Avalon-MM
SDRAM Cntl
Memorya ng SDRAM

Ang lahat ng Avalon-ST source at sink interface ay hindi kinakailangang interoperable. Gayunpaman, kung ang dalawang interface ay nagbibigay ng mga katugmang function para sa parehong espasyo ng aplikasyon, ang mga adaptor ay magagamit upang payagan silang mag-interoperate.

ISO 9001:2015 Nakarehistro

5. Avalon Streaming Interfaces 683091 | 2022.01.24
Sinusuportahan ng mga interface ng Avalon-ST ang mga datapath na nangangailangan ng mga sumusunod na feature:
· Mababang latency, high-throughput point-to-point na paglipat ng data
· Suporta sa maramihang mga channel na may flexible na packet interleaving
· Sideband signaling ng channel, error, at simula at pagtatapos ng packet delineation
· Suporta para sa pagsabog ng data
· Awtomatikong pagbagay sa interface
5.1. Mga Tuntunin at Konsepto
Ang Avalon-ST interface protocol ay tumutukoy sa mga sumusunod na termino at konsepto:
· Avalon Streaming System–Ang Avalon Streaming system ay naglalaman ng isa o higit pang Avalon-ST na koneksyon na naglilipat ng data mula sa isang source interface patungo sa sink interface. Ang system na ipinapakita sa itaas ay binubuo ng mga interface ng Avalon-ST upang maglipat ng data mula sa input ng system patungo sa output. Ang Avalon-MM control at status register interface ay nagbibigay para sa software control.
· Avalon Streaming Components–Ang isang tipikal na system na gumagamit ng Avalon-ST na mga interface ay pinagsasama ang maramihang functional modules, na tinatawag na mga bahagi. Kino-configure ng taga-disenyo ng system ang mga bahagi at pinag-uugnay ang mga ito nang magkasama upang ipatupad ang isang system.
· Mga Interface at Koneksyon ng Pinagmulan at Sink–Kapag kumonekta ang dalawang bahagi, dumadaloy ang data mula sa interface ng pinagmulan patungo sa interface ng lababo. Tinatawag ng Avalon Interface Specifications ang kumbinasyon ng isang source interface na kumukonekta sa isang sink interface bilang isang koneksyon.
· Backpressure–Ang backpressure ay nagbibigay-daan sa isang lababo na magsenyas sa pinagmulan na huminto sa pagpapadala ng data. Ang suporta para sa backpressure ay opsyonal. Gumagamit ang lababo ng backpressure upang ihinto ang daloy ng data para sa mga sumusunod na dahilan:
— Kapag puno na ang mga FIFO ng lababo
— Kapag may congestion sa output interface nito
· Mga Paglilipat at Mga Handa na Siklo–Ang paglilipat ay nagreresulta sa pagpapalaganap ng data at kontrol mula sa isang source interface patungo sa isang sink interface. Para sa mga interface ng data, ang isang ready cycle ay isang cycle kung saan ang lababo ay maaaring tumanggap ng paglipat.
· Simbolo–Ang simbolo ay ang pinakamaliit na yunit ng data. Para sa karamihan ng mga interface ng packet, ang isang simbolo ay isang byte. Isa o higit pang mga simbolo ang bumubuo sa isang yunit ng data na inilipat sa isang cycle.
· Channel–Ang channel ay isang pisikal o lohikal na landas o link kung saan dumadaan ang impormasyon sa pagitan ng dalawang port.
· Beat–Ang beat ay isang solong cycle na paglipat sa pagitan ng source at sink interface na binubuo ng isa o higit pang mga simbolo.
· Packet–Ang isang packet ay isang pinagsama-samang data at mga control signal na sabay na ipinapadala ng isang source. Ang isang packet ay maaaring maglaman ng isang header upang matulungan ang mga router at iba pang network device na idirekta ang packet sa tamang destinasyon. Tinutukoy ng application ang format ng packet, hindi ang detalyeng ito. Ang mga Avalon-ST packet ay maaaring maging variable sa haba at maaaring i-interleaved sa isang koneksyon. Sa isang Avalon-ST interface, ang paggamit ng mga packet ay opsyonal.

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 41

5. Avalon Streaming Interfaces 683091 | 2022.01.24

5.2. Avalon Streaming Interface Signal Tungkulin

Ang bawat signal sa isang Avalon streaming source o sink interface ay tumutugma sa isang Avalon streaming signal role. Ang isang Avalon streaming interface ay maaaring maglaman lamang ng isang instance ng bawat signal role. Lahat ng Avalon streaming signal roles ay nalalapat sa parehong source at sink at may parehong kahulugan para sa pareho.

Talahanayan 17.

Mga Signal ng Interface ng Pag-stream ng Avalon
Sa sumusunod na talahanayan, ang lahat ng mga tungkulin ng signal ay aktibo nang mataas.

Tungkulin ng Senyales

Lapad

Direksyon

Kinakailangan

Paglalarawan

handa na ang error sa data ng channel
wasto

1 128 1 8,192 1 256
1
1

Mga Pangunahing Senyales

Pinagmulan Lababo

Hindi

Ang channel number para sa data na inililipat

sa kasalukuyang cycle.

Kung sinusuportahan ng isang interface ang signal ng channel, ang

interface ay dapat ding tukuyin ang maxChannel parameter.

Pinagmulan Lababo

Hindi

Ang signal ng data mula sa pinagmulan hanggang sa lababo,

karaniwang nagdadala ng karamihan ng impormasyon

inilipat.

Ang mga parameter ay higit pang tumutukoy sa mga nilalaman at

format ng signal ng data.

Pinagmulan Lababo

Hindi

Medyo mask para markahan ang mga error na nakakaapekto sa data

inililipat sa kasalukuyang cycle. Isang kaunti

ng error signal mask bawat isa sa mga error ang

kinikilala ng bahagi. Ang errorDescriptor

tumutukoy sa mga katangian ng signal ng error.

Pinagmulan ng lababo

Hindi

Iginiit ng mataas upang ipahiwatig na maaaring tanggapin ng lababo

datos. handa ay iginiit ng lababo sa pag-ikot

upang markahan ang cycle bilang isang handa

ikot. Ang pinagmulan ay maaari lamang magpahayag ng wasto at

ilipat ang data sa panahon ng mga handa na cycle.

Ang mga mapagkukunan na walang handa na input ay hindi sumusuporta sa backpressure. Ang mga lababo na walang handa na output ay hindi na kailangang mag-backpressure.

Pinagmulan Lababo

Hindi

Iginiit ng pinagmulan ang senyales na ito upang maging kwalipikado ang lahat ng iba pa

pinagmumulan ng paglubog ng mga signal. Ang lababo samples data at

iba pang mga signal ng source-to-sink sa mga ready cycle

kung saan ang valid ay iginiit. Ang lahat ng iba pang mga cycle ay

hindi pinansin.

Ang mga mapagkukunan na walang wastong output ay tahasang nagbibigay ng wastong data sa bawat cycle na hindi iginigiit ng isang lababo ang backpressure. Ang mga lababo na walang wastong input ay inaasahan ang wastong data sa bawat cycle na hindi nila bina-backpressure.

walang laman
endofpacket startofpacket

1 10
1 1

Mga Signal ng Packet Transfer

Pinagmulan Lababo

Hindi

Isinasaad ang bilang ng mga simbolo na walang laman,

ibig sabihin, huwag kumakatawan sa wastong data. Ang walang laman

signal ay hindi kinakailangan sa mga interface kung saan doon

ay isang simbolo sa bawat beat.

Pinagmulan Lababo

Hindi

Iginiit ng pinagmulan upang markahan ang pagtatapos ng a

packet

Pinagmulan Lababo

Hindi

Iginiit ng pinagmulan upang markahan ang simula ng

isang pakete.

Mga Detalye ng Avalon® Interface 42

Magpadala ng Feedback

5. Avalon Streaming Interfaces 683091 | 2022.01.24

5.3. Signal Sequencing at Timing

5.3.1. Kasabay na Interface
Ang lahat ng paglilipat ng koneksyon ng Avalon-ST ay nangyayari kasabay ng tumataas na gilid ng nauugnay na signal ng orasan. Ang lahat ng mga output mula sa isang source interface sa isang sink interface, kabilang ang data, channel, at error signal, ay dapat na nakarehistro sa tumataas na gilid ng orasan. Ang mga input sa interface ng lababo ay hindi kailangang irehistro. Ang pagrerehistro ng mga signal sa pinagmulan ay nagpapadali sa pagpapatakbo ng mataas na dalas.
5.3.2. Pinapagana ang Orasan
Ang mga bahagi ng Avalon-ST ay karaniwang hindi kasama ang isang input na nagbibigay-daan sa orasan. Ang mismong pagsenyas ng Avalon-ST ay sapat upang matukoy ang mga cycle na dapat at hindi dapat paganahin ang isang bahagi. Ang mga bahaging sumusunod sa Avalon-ST ay maaaring magkaroon ng input na nagbibigay-daan sa orasan para sa kanilang panloob na lohika. Gayunpaman, ang mga bahagi na gumagamit ng mga pagpapagana ng orasan ay dapat tiyakin na ang timing ng interface ay sumusunod sa protocol.

5.4. Avalon-ST Interface Properties

Talahanayan 18. Avalon-ST Interface Properties

Pangalan ng Ari-arian na nauugnayClock

Default na Halaga
1

Mga Legal na Halaga
Interface ng orasan

Paglalarawan
Ang pangalan ng Avalon Clock interface kung saan ang Avalon-ST na interface ay kasabay.

nauugnayReset beatsPerCycle

I-reset

Ang pangalan ng Avalon Reset interface kung saan ito

interface Avalon-ST interface ay kasabay.

1,2,4,8 Tinutukoy ang bilang ng mga beats na inilipat sa isang solong

ikot. Pinapayagan ka ng property na ito na maglipat ng 2 magkahiwalay,

ngunit nauugnay na mga stream gamit ang pareho

start_of_packet, end_of_packet, handa at

wastong signal.

Ang beatsPerCycle ay isang bihirang ginagamit na tampok ng AvalonST protocol.

dataBitsPerSymbol

1 512 Tinutukoy ang bilang ng mga bit bawat simbolo. Para kay example,

Ang mga interface na nakatuon sa byte ay may mga 8-bit na simbolo. Ang halagang ito

ay hindi pinaghihigpitan upang maging isang kapangyarihan ng 2.

emptyWithinPacket

mali

true, false Kapag true, ang empty ay valid para sa buong packet.

errorDescriptor

Listahan ng

Isang listahan ng mga salita na naglalarawan sa error na nauugnay sa

mga string

bawat bit ng error signal. Ang haba ng listahan ay dapat

maging kapareho ng bilang ng mga bit sa signal ng error.

Nalalapat ang unang salita sa listahan sa pinakamataas na pagkakasunud-sunod

bit. Para kay example, "crc, overflow" ay nangangahulugan na bit[1]

ng error ay nagpapahiwatig ng CRC error. Ang bit[0] ay nagpapahiwatig ng isang

overflow error.

firstSymbolInHigh OrderBits

totoo

totoo, mali

Kapag totoo, ang unang-order na simbolo ay hinihimok sa pinakamahahalagang piraso ng interface ng data. Ang pinakamataas na-order na simbolo ay may label na D0 sa detalyeng ito. Kapag ang property na ito ay nakatakda sa false, ang unang simbolo ay lilitaw sa mababang bits. Lumilitaw ang D0 sa data[7:0]. Para sa isang 32-bit na bus, kung totoo, lalabas ang D0 sa mga bit[31:24].
nagpatuloy...

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 43

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Pangalan ng Property maxChannel readyLatency
readyAllowance(1)

Default na Halaga
0 0
0

Mga Legal na Halaga 0 255
0 8
0 8

Paglalarawan
Pinakamataas na bilang ng mga channel na maaaring suportahan ng isang interface ng data.
Tinutukoy ang kaugnayan sa pagitan ng paggigiit ng isang handa na senyales at ng paggigiit ng isang wastong senyales. Kung handaLatency = kung saan ang n > 0, ang valid ay maaari lamang igiit cycle pagkatapos ng assertion ng handa. Para kay example, kung readyLatency = 1, kapag iginiit ng lababo na handa na, ang pinagmulan ay kailangang tumugon nang may wastong assertion kahit man lang 1 cycle pagkatapos nitong makita ang handa na assertion mula sa lababo.
Tinutukoy ang bilang ng mga paglilipat na maaaring makuha ng lababo pagkatapos ma-deasserted ang handa. Kapag readyAllowance = 0, ang lababo ay hindi maaaring tumanggap ng anumang mga paglilipat pagkatapos ng handa ay deasserted. Kung handaAllowance = saan ay higit sa 0, ang lababo ay maaaring tumanggap ng hanggang paglilipat pagkatapos handa ay deasserted.

Tandaan:

Kung bubuo ka ng Avalon streaming interconnect sa Avalon streaming source/sink BFM o custom na mga bahagi at ang mga BFM o custom na bahagi na ito ay may iba't ibang mga kinakailangan sa readyLatency, ang Platform Designer ay maglalagay ng mga adapter sa nabuong interconnect upang ma-accommodate ang readyLatency na pagkakaiba sa pagitan ng source at sink interface. Inaasahan na ang iyong source at sink logic ay sumusunod sa mga katangian ng nabuong interconnect.

5.5. Mga Karaniwang Paglipat ng Data
Tinutukoy ng seksyong ito ang paglilipat ng data mula sa isang source interface patungo sa isang sink interface. Sa lahat ng kaso, ang data source at ang data sink ay dapat sumunod sa detalye. Ang data sink ay hindi responsable para sa pag-detect ng mga error sa source protocol.

5.6. Mga Detalye ng Signal
Ipinapakita ng figure ang mga signal na karaniwang kasama sa mga interface ng Avalon-ST. Ang isang tipikal na interface ng mapagkukunan ng Avalon-ST ay nagtutulak ng wasto, data, error, at mga signal ng channel sa lababo. Ang lababo ay maaaring maglapat ng backpressure na may handa na signal.

(1) · Kung readyLatency = 0, ang readyAllowance ay maaaring 0 o mas mataas sa 0.
· Kung readyLatency > 0, ang readyAllowance ay dapat na katumbas ng o mas malaki kaysa sa readyLatency.
· Kung ang pinagmulan o ang lababo ay hindi tumukoy ng halaga para sa readyAllowance pagkatapos ay readyAllowance = readyLatency. Ang mga disenyo ay hindi nangangailangan ng pagdaragdag ng readyAllowance maliban kung gusto mong kumuha ng advan ang pinagmulan o ang lababotage ng tampok na ito.

Mga Detalye ng Avalon® Interface 44

Magpadala ng Feedback

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Figure 21. Karaniwang Avalon-ST Interface Signals Data Source
wastong channel ng error sa data

Handa na ang Data Sink

Higit pang mga detalye tungkol sa mga signal na ito:
· handa–Sa mga interface na sumusuporta sa backpressure, iginiit ng lababo na handa na upang markahan ang mga cycle kung saan maaaring maganap ang mga paglilipat. Kung handa ay iginiit sa cycle , ikot ay itinuturing na isang handa na ikot.
· balido–Ang wastong signal ay nagbibigay-karapat-dapat sa wastong data sa anumang cycle na may data na naglilipat mula sa pinagmulan patungo sa lababo. Sa bawat wastong cycle ang lababo samples ang data signal at iba pang pinagmulan sa paglubog ng mga signal.
· data–Ang signal ng data ay nagdadala ng karamihan ng impormasyong inilipat mula sa pinagmulan patungo sa lababo. Ang signal ng data ay binubuo ng isa o higit pang mga simbolo na inililipat sa bawat cycle ng orasan. Tinutukoy ng parameter ng dataBitsPerSymbol kung paano nahahati ang signal ng data sa mga simbolo.
· error–Sa signal ng error, ang bawat bit ay tumutugma sa isang posibleng kundisyon ng error. Ang isang halaga ng 0 sa anumang cycle ay nagpapahiwatig ng data na walang error sa cycle na iyon. Hindi tinutukoy ng detalyeng ito ang pagkilos na ginagawa ng isang bahagi kapag may nakitang error.
· channel–Ang pinagmulan ay nagtutulak ng opsyonal na signal ng channel upang ipahiwatig kung saang channel kabilang ang data. Ang kahulugan ng channel para sa isang naibigay na interface ay depende sa application. Sa ilang mga application, ipinapahiwatig ng channel ang numero ng interface. Sa ibang mga application, ipinapahiwatig ng channel ang numero ng pahina o timeslot. Kapag ginamit ang signal ng channel, lahat ng data na inilipat sa bawat aktibong cycle ay nabibilang sa parehong channel. Maaaring magbago ang pinagmulan sa ibang channel sa magkakasunod na aktibong cycle.
Ang mga interface na gumagamit ng signal ng channel ay dapat tukuyin ang maxChannel parameter upang isaad ang maximum na numero ng channel. Kung dynamic na nagbabago ang bilang ng mga channel na sinusuportahan ng isang interface, ipinapahiwatig ng maxChannel ang maximum na bilang na maaaring suportahan ng interface.

5.7. Layout ng Data

Larawan 22.

Mga Simbolo ng Data

Ang sumusunod na figure ay nagpapakita ng isang 64-bit na signal ng data na may dataBitsPerSymbol=16. Ang simbolo 0 ang pinaka

makabuluhang simbolo.

48 47 32 31 16 15

simbolo 0 simbolo 1 simbolo 2 simbolo 3

Sinusuportahan ng Avalon Streaming interface ang parehong big-endian at little-endian mode. Ang figure sa ibaba ay isang example ng big-endian mode, kung saan ang Symbol 0 ay nasa high-order bits.

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 45

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Larawan 23.

Layout ng Data
Ang timing diagram sa sumusunod na figure ay nagpapakita ng isang 32-bit na exampkung saan ang dataBitsPerSymbol=8, at beatsPerCycle=1.
clk
handa na
wasto

error sa channel
data[31:24] data[23:16] data[15:8] data[7:0]

D10

D11

DA DE

D12

DB DF

D13

5.8. Paglipat ng Data nang walang Backpressure

Ang paglipat ng data nang walang backpressure ay ang pinakapangunahing paglilipat ng data ng Avalon-ST. Sa anumang partikular na cycle ng orasan, ang source interface ay nagtutulak sa data at sa opsyonal na channel at mga signal ng error, at iginiit na wasto. Ang interface ng lababo samples ang mga signal na ito sa tumataas na gilid ng reference na orasan kung valid ay iginiit.

Larawan 24.

Paglipat ng Data nang walang Backpressure

may bisa ang clk

data ng error sa channel

D0 D1

D2 D3

5.9. Paglipat ng Data na may Backpressure
Iginiit ng lababo na handa na para sa isang ikot ng orasan upang ipahiwatig na handa na ito para sa isang aktibong ikot. Kung ang lababo ay handa na para sa data, ang cycle ay isang handa na cycle. Sa panahon ng isang handa na ikot, maaaring igiit ng pinagmulan ang wasto at magbigay ng data sa lababo. Kung ang source ay walang data na ipapadala, ang source ay magde-deasser ng valid at maaaring magdala ng data sa anumang halaga.
Tinutukoy ng mga interface na sumusuporta sa backpressure ang readyLatency na parameter upang isaad ang bilang ng mga cycle mula sa oras na iginiit ang handa hanggang sa madala ang wastong data. Kung ang readyLatency ay nonzero, cycle ay isang handa na cycle kung handa ay igiit sa cycle .
Kapag readyLatency = 0, ang paglilipat ng data ay nangyayari lamang kapag handa at wasto ay iginiit sa parehong cycle. Sa mode na ito, hindi natatanggap ng pinagmulan ang handa na signal ng lababo bago magpadala ng wastong data. Ang pinagmulan ay nagbibigay ng data at iginiit na wasto sa tuwing ang pinagmulan ay may wastong data. Ang pinagmulan ay naghihintay para sa lababo na makuha ang data at igiit na handa na. Maaaring baguhin ng pinagmulan ang data anumang oras. Ang lababo ay kumukuha lamang ng data ng input mula sa pinagmulan kapag handa at wasto ay parehong iginiit.

Mga Detalye ng Avalon® Interface 46

Magpadala ng Feedback

5. Avalon Streaming Interfaces 683091 | 2022.01.24
Kapag readyLatency >= 1, iginiit ng lababo na handa na bago ang handa na cycle mismo. Ang pinagmulan ay maaaring tumugon sa panahon ng naaangkop na kasunod na cycle sa pamamagitan ng paggigiit ng wasto. Maaaring hindi igiit ng source ang valid sa mga cycle na hindi pa ready cycle.
Ang readyAllowance ay tumutukoy sa bilang ng mga paglilipat na maaaring makuha ng lababo kapag handa na ay deasserted. Kapag readyAllowance = 0, ang lababo ay hindi maaaring tumanggap ng anumang mga paglilipat pagkatapos ng handa ay deasserted. Kung handaAllowance = kung saan n > 0, ang lababo ay maaaring tumanggap ng hanggang paglilipat pagkatapos handa ay deasserted.
5.9.1. Mga Paglilipat ng Data Gamit ang readyLatency at readyAllowance

Nalalapat ang mga sumusunod na panuntunan kapag naglilipat ng data gamit ang readyLatency at readyAllowance.
· Kung ang readyLatency ay 0, ang readyAllowance ay maaaring mas malaki sa o katumbas ng 0.
· Kung ang readyLatency ay mas malaki sa 0, ang readyAllowance ay maaaring mas malaki kaysa o katumbas ng readyLatency.

Kapag readyLatency = 0 at readyAllowance = 0, ang paglilipat ng data ay magaganap lamang kapag parehong handa at wasto ay iginiit. Sa kasong ito, hindi natatanggap ng pinagmulan ang handa na signal ng lababo bago magpadala ng wastong data. Ang pinagmulan ay nagbibigay ng data at iginiit na wasto hangga't maaari. Ang pinagmulan ay naghihintay para sa lababo na makuha ang data at igiit na handa na. Maaaring baguhin ng pinagmulan ang data anumang oras. Ang lababo ay kumukuha lamang ng data ng input mula sa pinagmulan kapag handa at wasto ay parehong iginiit.

Figure 25. readyLatency = 0, readyAllowance = 0

Kapag readyLatency = 0 at readyAllowance = 0 ang source ay maaaring igiit na wasto anumang oras. Kinukuha lang ng lababo ang data mula sa pinagmulan kapag handa na = 1.

Ang sumusunod na figure ay nagpapakita ng mga kaganapang ito: 1. Sa cycle 1 ang source ay nagbibigay ng data at iginiit na wasto. 2. Sa cycle 2, iginiit ng lababo na handa at D0 ang paglilipat. 3. Sa cycle 3, D1 transfers. 4. Sa cycle 4, ang lababo ay nagsasaad na handa na, ngunit ang pinagmulan ay hindi nagtutulak ng wastong data. 5. Ang pinagmulan ay nagbibigay ng data at nagsasaad na wasto sa cycle 6. 6. Sa cycle 8, ang lababo ay nagsasaad na handa, kaya ang D2 ay lumipat. 7. D3 transfers sa cycle 9 at D4 transfers sa cycle 10.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 clk0

handa na

wasto

datos

D0 D1

D3 D4

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 47

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Figure 26. readyLatency = 0, readyAllowance = 1

Kapag readyLatency = 0 at readyAllowance = 1 ang lababo ay makakakuha ng isa pang paglilipat ng data pagkatapos handa = 0.

Ang sumusunod na figure ay nagpapakita ng mga kaganapang ito: 1. Sa cycle 1 ang pinagmulan ay nagbibigay ng data at iginiit na wasto habang ang lababo ay nagsasaad na handa. D0 paglilipat. 2. Ang D1 ay inilipat sa cycle 2. 3. Sa cycle 3, handa na mga deasert, gayunpaman dahil readyAllowance = 1 isa pang paglipat ang pinapayagan, kaya D2
mga paglilipat. 4. Sa cycle 5 parehong wasto at handa na igiit, kaya D3 transfers. 5. Sa cycle 6, ang source deaserts valid, kaya walang paglilipat ng data. 6. Sa cycle 7, valid asserts at ready deaserts, gayunpaman dahil readyAllowance = 1 isa pang paglipat
ay pinapayagan, kaya D4 transfers.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 clk0

handa na

wasto

datos

D0 D1 D2

D5 D6

Figure 27. readyLatency = 1, readyAllowance = 2

Kapag readyLatency = 1 at readyAllowance = 2 ang lababo ay maaaring maglipat ng data isang cycle pagkatapos ng ready asserts, at dalawa pang cycle ng transfers ang pinapayagan pagkatapos ng ready deaserts.

Ang sumusunod na figure ay nagpapakita ng mga kaganapang ito: 1. Sa cycle 0 ang lababo ay nagsasaad na handa na. 2. Sa cycle 1, ang pinagmulan ay nagbibigay ng data at iginiit na wasto. Ang paglipat ay nangyayari kaagad. 3. Sa cycle 3, handa na ang lababo, ngunit iginigiit pa rin ng pinagmulan ang valid, at humihimok ng wastong data
dahil ang lababo ay maaaring kumuha ng data ng dalawang cycle pagkatapos ng handa na mga deasser. 4. Sa cycle 6, ang lababo ay nagsasaad na handa na. 5. Sa cycle 7, ang pinagmulan ay nagbibigay ng data at iginiit na wasto. Ang data na ito ay tinatanggap. 6. Sa cycle 10, ang lababo ay naka-deasserted na handa, ngunit ang source ay nagsasaad na wasto at humihimok ng wastong data dahil
ang lababo ay maaaring kumuha ng data ng dalawang cycle pagkatapos ng handa na mga deasser.

0 1 2 3 4 5 6 7 8 9 10 11 12 13 clk0

handa na

wasto

datos

D0 D1 D2 D3

D4 D5

D6 D7

Mga Kinakailangan sa Adaptation Ang sumusunod na talahanayan ay naglalarawan kung ang source at sink interface ay nangangailangan ng adaptasyon.

Mga Detalye ng Avalon® Interface 48

Magpadala ng Feedback

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Talahanayan 19. Mga Kinakailangan sa Pagsasaayos ng Pinagmulan/Lababo

handaLatency

handaAllowance

Pagbagay

Source readyLatency = Sink Source readyAllowance =

handaLatency

Lababo handaAllowance

Walang kinakailangang adaptation: Maaaring makuha ng lababo ang lahat ng paglilipat.

Source readyAllowance > Sink readyAllowance

Kinakailangan ang pag-aangkop: Pagkatapos ma-deasserted ang handa, maaaring magpadala ang pinagmulan ng mas maraming paglilipat kaysa sa makukuha ng lababo.

Source readyAllowance < Sink readyAllowance

Walang kinakailangang adaptation: Pagkatapos ma-deasserted, ang lababo ay makakakuha ng mas maraming paglilipat kaysa sa maaaring ipadala ng pinagmulan.

Source readyLatency > Sink Source readyAllowance =

handaLatency

Lababo handaAllowance

Walang kinakailangang adaptasyon: Pagkatapos igiit ang handa, magsisimulang magpadala ang pinagmulan sa ibang pagkakataon kaysa sa maaaring makuha ng lababo. Pagkatapos ma-deasserted, ang pinagmulan ay maaaring magpadala ng maraming paglilipat na maaaring makuha ng lababo.

Source readyAllowance> Sink readyAllowance

Kinakailangan ang pag-aangkop: Pagkatapos ma-deasserted ang handa, maaaring magpadala ang pinagmulan ng mas maraming paglilipat kaysa sa makukuha ng lababo.

Source readyAllowance< Sink readyAllowance

Walang kinakailangang adaptation: Pagkatapos ma-deasserted, ang source ay nagpapadala ng mas kaunting paglilipat kaysa sa makukuha ng sink.

Source readyLatency < SinkreadyLatency

Source readyAllowance = Lababo readyAllowance

Kinakailangan ang adaptasyon: Maaaring magsimulang magpadala ang pinagmulan ng mga paglilipat bago makuha ang sink.

Source readyAllowance> Sink readyAllowance

Kinakailangan ang pagbagay: Maaaring magsimulang magpadala ang pinagmulan ng mga paglilipat bago makuha ng lababo. Gayundin, pagkatapos ma-deasserted ang handa, ang pinagmulan ay maaaring magpadala ng higit pang mga paglilipat kaysa sa makukuha ng lababo.

Source readyAllowance < Sink readyAllowance

Kinakailangan ang pagbagay: Maaaring magsimulang magpadala ang pinagmulan ng mga paglilipat bago makuha ng lababo.

5.9.2. Mga Paglilipat ng Data Gamit ang readyLatency
Kung ang pinagmulan o ang lababo ay hindi tumukoy ng isang halaga para sa readyAllowance pagkatapos ay readyAllowance= readyLatency. Ang mga disenyo na gumagamit ng pinagmulan at lababo ay hindi nangangailangan ng pagdaragdag ng readyAllowance maliban kung gusto mong ang pinagmulan o ang lababo ay kumuha ng advantage ng tampok na ito.

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 49

5. Avalon Streaming Interfaces 683091 | 2022.01.24

Larawan 28.

Ilipat gamit ang Backpressure, readyLatency=0
Ang sumusunod na figure ay naglalarawan ng mga kaganapang ito:

1. Ang pinagmulan ay nagbibigay ng data at iginiit na wasto sa cycle 1, kahit na ang lababo ay hindi pa handa.

2. Ang pinagmulan ay naghihintay hanggang cycle 2, kapag ang lababo ay igiit na handa na, bago lumipat sa susunod na data cycle.

3. Sa cycle 3, ang pinagmulan ay nag-mamaneho ng data sa parehong cycle at ang lababo ay handa nang tumanggap ng data. Ang paglipat ay nangyayari kaagad.
4. Sa cycle 4, ang lababo ay nagsasaad na handa na, ngunit ang pinagmulan ay hindi nagtutulak ng wastong data.

012345678 clk

handa na

wasto

channel

pagkakamali

datos

D0 D1

D2 D3

Larawan 29.

Ilipat gamit ang Backpressure, readyLatency=1

Ang mga sumusunod na figure ay nagpapakita ng mga paglilipat ng data na may readyLatency=1 at readyLatency=2, ayon sa pagkakabanggit. Sa parehong mga kasong ito, ang handa ay iginiit bago ang handa na cycle, at ang pinagmulan ay tumugon 1 o 2 cycle mamaya sa pamamagitan ng pagbibigay ng data at paggiging wasto. Kapag ang readyLatency ay hindi 0, ang source ay dapat mag-deassert na wasto sa mga hindi handa na cycle.
clk

handa na

wasto

channel

pagkakamali

datos

D0 D1

D2 D3 D4

Larawan 30.

Ilipat gamit ang Backpressure, readyLatency=2

clk

handa na

wasto

channel

pagkakamali

datos

D0 D1

D2 D3

5.10. Packet Data Transfers
Ang packet transfer property ay nagdaragdag ng suporta para sa paglilipat ng mga packet mula sa source interface patungo sa sink interface. Tatlong karagdagang signal ang tinukoy para ipatupad ang packet transfer. Parehong ang source at sink interface ay dapat isama ang mga karagdagang signal na ito upang suportahan ang mga packet. Maaari mo lamang ikonekta ang source at sink interface sa

Mga Detalye ng Avalon® Interface 50

Magpadala ng Feedback

5. Avalon Streaming Interfaces 683091 | 2022.01.24

tumutugma sa mga katangian ng packet. Hindi awtomatikong idinaragdag ng Platform Designer ang startofpacket , endofpacket, at mga walang laman na signal sa source o sink interface na hindi kasama ang mga signal na ito.

Figure 31. Avalon-ST Packet Interface Signals Data Source

Paglubog ng Data

handa na
wasto
channel ng error sa data startofpacket
walang laman ang endofpacket

5.11. Mga Detalye ng Signal
· startofpacket–Ang lahat ng interface na sumusuporta sa packet transfers ay nangangailangan ng startofpacket signal. Ang startofpacket ay minarkahan ang aktibong cycle na naglalaman ng simula ng packet. Ang signal na ito ay binibigyang-kahulugan lamang kapag iginiit ang wastong.
· endofpacket–Ang lahat ng interface na sumusuporta sa packet transfers ay nangangailangan ng endofpacket signal. ang endofpacket ay minarkahan ang aktibong cycle na naglalaman ng dulo ng packet. Ang signal na ito ay binibigyang-kahulugan lamang kapag iginiit ang wastong. startofpacket at endofpacket ay maaaring igiit sa parehong cycle. Walang kinakailangang mga idle cycle sa pagitan ng mga packet. Maaaring sumunod kaagad ang startofpacket signal pagkatapos ng nakaraang endofpacket signal.
· walang laman–Ang opsyonal na walang laman na signal ay nagpapahiwatig ng bilang ng mga simbolo na walang laman sa panahon ng endofpacket cycle. Sinusuri lamang ng lababo ang halaga ng walang laman sa panahon ng mga aktibong cycle na may iginiit na endofpacket. Ang mga walang laman na simbolo ay palaging ang huling mga simbolo sa data, ang mga dala ng mga low-order bit kapag firstSymbolInHighOrderBits = true. Ang walang laman na signal ay kinakailangan sa lahat ng packet interface na ang data signal ay nagdadala ng higit sa isang simbolo ng data at may variable na haba ng packet format. Ang laki ng walang laman na signal sa mga bit ay ceil[log2( )].

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 51

5. Avalon Streaming Interfaces 683091 | 2022.01.24

5.12. Mga Detalye ng Protocol

Ang paglipat ng data ng packet ay sumusunod sa parehong protocol tulad ng karaniwang paglilipat ng data kasama ang pagdaragdag ng startofpacket, endofpacket, at walang laman.

Larawan 32.

Packet Transfer
Ang sumusunod na figure ay naglalarawan ng paglipat ng isang 17-byte na packet mula sa isang source interface patungo sa isang sink interface, kung saan readyLatency=0. Inilalarawan ng timing diagram na ito ang mga sumusunod na kaganapan:

1. Nagaganap ang paglilipat ng data sa mga cycle 1, 2, 4, 5, at 6, kapag iginiit ang parehong handa at wastong.

2. Sa panahon ng cycle 1, ang startofpacket ay iginiit. Ang unang 4 na byte ng packet ay inilipat.

3. Sa cycle 6, ang endofpacket ay iginiit. ang walang laman ay may halaga na 3. Ang halagang ito ay nagpapahiwatig na ito ang dulo ng packet at ang 3 sa 4 na simbolo ay walang laman. Sa cycle 6, ang high-order byte, ang data[31:24] ay naghahatid ng wastong data.

1234567 clk

handa na

wasto

startofpacket

endofpacket

walang laman

channel

000

pagkakamali

000

data[31:24]

D0 D4

D8 D12 D16

data[23:16]

D1 D5

D9 D13

data[15:8]

D2 D6

D10 D14

data[7:0]

D3 D7

D11 D15

Mga Detalye ng Avalon® Interface 52

Magpadala ng Feedback

683091 | 2022.01.24 Magpadala ng Feedback

6. Avalon Streaming Credit Interfaces
Ang mga interface ng Avalon Streaming Credit ay para gamitin sa mga bahagi na nagtutulak ng highbandwidth, low-latency, unidirectional na data. Kasama sa mga karaniwang application ang mga multiplex na stream, packet, at data ng DSP. Maaaring ilarawan ng mga signal ng interface ng Avalon Streaming Credit ang mga tradisyonal na interface ng streaming na sumusuporta sa isang stream ng data, nang walang kaalaman sa mga channel o hangganan ng packet. Ang interface ay maaari ding suportahan ang mas kumplikadong mga protocol na may kakayahang burst at packet transfers na may mga packet na interleaved sa maraming channel.
Ang lahat ng Avalon Streaming Credit source at sink interface ay hindi kinakailangang interoperable. Gayunpaman, kung ang dalawang interface ay nagbibigay ng mga katugmang function para sa parehong espasyo ng aplikasyon, ang mga adaptor ay magagamit upang payagan silang mag-interoperate.
Maaari mo ring ikonekta ang Avalon Streaming Credit source sa isang Avalon Streaming sink sa pamamagitan ng adapter. Katulad nito, maaari mong ikonekta ang isang Avalon Streaming source sa isang Avalon Streaming Credit sink sa pamamagitan ng isang adapter.
Sinusuportahan ng mga interface ng Avalon Streaming Credit ang mga datapath na nangangailangan ng mga sumusunod na feature:
· Mababang latency, high-throughput point-to-point na paglipat ng data
· Suporta sa maramihang mga channel na may flexible na packet interleaving
· Sideband signaling ng channel, error, at simula at pagtatapos ng packet delineation
· Suporta para sa pagsabog ng data
· Ang mga signal ng user bilang mga sideband signal para sa functionality na tinutukoy ng mga user

6.1. Mga Tuntunin at Konsepto
Ang Avalon Streaming Credit interface protocol ay tumutukoy sa mga sumusunod na termino at konsepto:
· Avalon Streaming Credit System– Ang Avalon Streaming Credit system ay naglalaman ng isa o higit pang Avalon Streaming Credit na koneksyon na naglilipat ng data mula sa source interface patungo sa sink interface.
· Avalon Streaming Credit Components– Ang isang tipikal na sistema na gumagamit ng Avalon Streaming interface ay pinagsasama ang maramihang functional modules, na tinatawag na mga bahagi. Kino-configure ng taga-disenyo ng system ang mga bahagi at pinag-uugnay ang mga ito nang magkasama upang ipatupad ang isang system.
· Source at Sink Interface at Connections–Kapag ang dalawang bahagi ay konektado, ang mga credit ay dumadaloy mula sa lababo patungo sa pinagmulan; at ang data ay dumadaloy mula sa source interface patungo sa sink interface. Ang kumbinasyon ng isang source interface na konektado sa isang sink interface ay tinutukoy bilang isang koneksyon.
· Mga Paglilipat– Ang paglilipat ay nagreresulta sa pagpapalaganap ng data at kontrol mula sa isang source interface patungo sa isang sink interface. Para sa mga interface ng data, maaari lamang simulan ng source ang paglilipat ng data kung mayroon itong available na mga credit. Katulad nito, ang sink ay makakatanggap lamang ng data kung mayroon itong natitirang mga kredito.

ISO 9001:2015 Nakarehistro

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24

· Simbolo–Ang simbolo ay ang pinakamaliit na yunit ng data. Isa o higit pang mga simbolo ang bumubuo sa isang yunit ng data na inilipat sa isang cycle.
· Beat–Ang beat ay isang solong cycle na paglipat sa pagitan ng source at sink interface na binubuo ng isa o higit pang mga simbolo.
· Packet–Ang isang packet ay isang pinagsama-samang data at mga control signal na ipinapadala nang magkasama. Ang isang packet ay maaaring maglaman ng isang header upang matulungan ang mga router at iba pang network device na idirekta ang packet sa tamang destinasyon. Ang format ng packet ay tinutukoy ng application, hindi ang detalyeng ito. Ang mga Avalon Streaming packet ay maaaring iba-iba ang haba at maaaring i-interleaved sa isang koneksyon. Sa isang Avalon Streaming Credit interface, ang paggamit ng mga packet ay opsyonal.

6.2. Mga Tungkulin sa Signal ng Avalon Streaming Credit Interface

Ang bawat signal sa isang Avalon Streaming Credit source o sink interface ay tumutugma sa isang Avalon Streaming Credit signal role. Ang isang Avalon Streaming Credit interface ay maaaring maglaman lamang ng isang instance ng bawat signal role. Ang lahat ng mga tungkulin ng signal ng Avalon Streaming Credit ay nalalapat sa parehong mga mapagkukunan at lababo at may parehong kahulugan para sa pareho.

Talahanayan 20. Avalon Streaming Credit Interface Signals

Pangalan ng Signal

Direksyon

update

Lumubog sa

pinagmulan

Lapad

pautang

Lumubog sa

1-9

pinagmulan

Opsyonal / Kinakailangan

Paglalarawan

Kinakailangan

Nagpapadala ang sink ng update at source update sa available na credit counter. Ang sink ay nagpapadala ng update sa pinagmulan kapag may lumabas na transaksyon mula sa buffer nito.
Ang credit counter sa source ay tinataasan ng halaga sa credit bus mula sa lababo patungo sa pinagmulan.

Kinakailangan

Isinasaad ang karagdagang credit na available sa sink kapag iginiit ang pag-update.
Ang bus na ito ay nagdadala ng halaga gaya ng tinukoy ng lababo. Ang lapad ng credit bus ay ceilog2(MAX_CREDIT + 1). Ang lababo ay nagpapadala ng magagamit na halaga ng kredito sa bus na ito na nagpapahiwatig ng bilang ng mga transaksyon na maaari nitong tanggapin. Kinukuha ng pinagmulan ang halaga ng kredito
lamang kung igiit ang signal ng pag-update.

return_credit Source sa 1 lababo

wastong datos
pagkakamali

Pinagmumulan ng paglubog
Pinagmumulan ng paglubog

1-8192 1

Pinagmumulan ng paglubog

1-256

Kinakailangan Kinakailangang Kinakailangang Opsyonal

Iginiit ng source na ibalik ang 1 credit sa sink.
Tandaan: Para sa higit pang mga detalye, sumangguni sa Seksyon 6.2.3 Pagbabalik ng Mga Kredito.
Ang data ay nahahati sa mga simbolo ayon sa umiiral na kahulugan ng Avalon Streaming.
Iginiit ng pinagmulan upang maging kuwalipikado ang lahat ng iba pang pinagmulan sa mga signal ng paglubog. Ang pinagmulan ay maaaring igiit na wasto lamang kapag ang magagamit na kredito ay higit sa 0.
Isang bit mask na ginagamit upang markahan ang mga error na nakakaapekto sa data na inililipat sa kasalukuyang cycle. Ang isang bit sa error ay ginagamit para sa bawat isa sa mga error na kinikilala ng bahagi, tulad ng tinukoy ng errorDescriptor property.
nagpatuloy...

Mga Detalye ng Avalon® Interface 54

Magpadala ng Feedback

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24

Channel ng Signal Name
startofpacket endofpacket walang laman

Pinagmulan ng Direksyon sa paglubog
Pinagmulan sa paglubog Pinagmulan sa paglubog Pinagmulan sa paglubog
Pinagmumulan ng paglubog
Pinagmumulan ng paglubog

Lapad

Opsyonal / Kinakailangan

Paglalarawan

1-128

Opsyonal

Ang channel number para sa data na inililipat sa kasalukuyang cycle.
Kung sinusuportahan ng isang interface ang signal ng channel, dapat din nitong tukuyin ang maxChannel parameter.

Mga Signal ng Packet Transfer

Opsyonal

Iginiit ng pinagmulan upang markahan ang simula

ng isang pakete.

Opsyonal

Iginiit ng pinagmulan upang markahan ang pagtatapos ng

isang pakete.

ceil(log2(NUM_SYMBOLS)) Opsyonal

Isinasaad ang bilang ng mga simbolo na walang laman, ibig sabihin, hindi kumakatawan sa wastong data. Ang walang laman na signal ay hindi ginagamit sa mga interface kung saan mayroong isang simbolo bawat beat.

Mga Signal ng User

1-8192

Opsyonal

Anumang bilang ng bawat-packet na signal ng user ay maaaring naroroon sa source at sink interface. Ang pinagmulan ay nagtatakda ng halaga ng signal na ito kung kailan
iginiit ang startofpacket. Hindi dapat baguhin ng pinagmulan ang halaga ng signal na ito hanggang sa pagsisimula ng bagong packet. Higit pang mga detalye ay nasa seksyong User Signal.

1-8192

Opsyonal

Anumang bilang ng mga signal ng bawat simbolo ng user ay maaaring naroroon sa pinagmulan at lababo. Higit pang mga detalye ay nasa seksyong User Signal.

6.2.1. Kasabay na Interface

Ang lahat ng paglilipat ng koneksyon ng Avalon Streaming ay nangyayari nang sabay-sabay sa tumataas na gilid ng nauugnay na signal ng orasan. Lahat ng mga output mula sa isang source interface hanggang sa isang sink interface,
kasama ang data, channel, at mga signal ng error, ay dapat na nakarehistro sa tumataas na gilid ng orasan. Ang mga input sa interface ng lababo ay hindi kailangang irehistro. Ang pagrerehistro ng mga signal sa pinagmulan ay nagpapadali sa pagpapatakbo ng mataas na dalas.

Talahanayan 21. Avalon Streaming Credit Interface Properties

Pangalan ng Ari-arian

Default na Halaga

Legal na Halaga

Paglalarawan

nauugnayClock

orasan

Ang pangalan ng Avalon Clock interface kung saan ito

interface

Ang interface ng Avalon Streaming ay kasabay.

nauugnayI-reset

I-reset

Ang pangalan ng Avalon Reset interface kung saan ito

interface

Ang interface ng Avalon Streaming ay kasabay.

dataBitsPerSymbol symbolsPerBeat

1 8192

Tinutukoy ang bilang ng mga bit bawat simbolo. Para kay example,

Ang mga interface na nakatuon sa byte ay may mga 8-bit na simbolo. Ang halagang ito ay

hindi pinaghihigpitan upang maging isang kapangyarihan ng 2.

1 8192

Ang bilang ng mga simbolo na inililipat sa bawat

wastong cycle.

maxCredit

256

1-256

Ang maximum na bilang ng mga kredito na maaaring suportahan ng isang interface ng data.
nagpatuloy...

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 55

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24

Pangalan ng Ari-arian errorDescriptor

Default na Halaga
0

firstSymbolInHighOrderBits true

maxChannel

Legal na Halaga

Paglalarawan

Listahan ng mga string

Isang listahan ng mga salita na naglalarawan sa error na nauugnay sa bawat bit ng signal ng error. Ang haba ng listahan ay dapat na kapareho ng bilang ng mga bit sa signal ng error. Ang unang salita sa listahan ay nalalapat sa pinakamataas na bit ng pagkakasunud-sunod. Para kay example, "crc, overflow" ay nangangahulugan na ang bit[1] ng error ay nagpapahiwatig ng CRC error. Ang bit[0] ay nagpapahiwatig ng overflow na error.

totoo, mali

Ang maximum na bilang ng mga channel na isang interface ng data

maaaring suportahan.

6.2.2. Mga Karaniwang Paglipat ng Data
Tinutukoy ng seksyong ito ang paglilipat ng data mula sa isang source interface patungo sa isang sink interface. Sa lahat ng kaso, ang data source at ang data sink ay dapat sumunod sa detalye. Hindi responsibilidad ng data sink na makita ang mga error sa source protocol.
Ang figure sa ibaba ay nagpapakita ng mga signal na karaniwang ginagamit sa isang Avalon Streaming Credit interface.
Figure 33. Karaniwang Avalon Streaming Credit Signals

Gaya ng ipinahihiwatig ng figure na ito, isang tipikal na interface ng mapagkukunan ng Avalon Streaming Credit ang nagtutulak sa wastong, data, error, at mga signal ng channel sa lababo. Ang lababo ay nagtutulak ng update at mga signal ng kredito.

Mga Detalye ng Avalon® Interface 56

Magpadala ng Feedback

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24
Figure 34. Karaniwang Credit at Data Transfer

Ang figure sa itaas ay nagpapakita ng tipikal na credit at paglipat ng data sa pagitan ng source at sink. Maaaring magkaroon ng di-makatwirang pagkaantala sa pagitan ng lababo na nagsasaad ng pag-update at pinagmulan ng pagtanggap ng update. Sa katulad na paraan, maaaring magkaroon ng di-makatwirang pagkaantala sa pagitan ng pinagmulan na nagsasaad na wasto para sa data at sink sa pagtanggap ng data na iyon. Ang pagkaantala sa credit path mula sa sink patungo sa source at data path mula sa source hanggang sa sink ay hindi kailangang pantay. Ang mga pagkaantala na ito ay maaaring maging 0 cycle din, ibig sabihin, kapag ang lababo ay nagpahayag ng pag-update, ito ay makikita ng pinagmulan sa parehong cycle. Sa kabaligtaran, kapag ang pinagmulan ay nagpahayag na wasto, ito ay makikita ng lababo sa parehong cycle. Kung ang pinagmulan ay walang mga kredito, hindi ito maaaring igiit na wasto. Ang mga nailipat na kredito ay pinagsama-sama. Kung ang sink ay naglipat ng mga credit na katumbas ng maxCredit property nito, at hindi nakatanggap ng anumang data, hindi ito makakapaggiit ng update hanggang sa makatanggap ito ng hindi bababa sa 1 data o nakatanggap ng return_credit pulse mula sa pinagmulan.
Hindi maaaring i-backpress ng sink ang data mula sa source kung ang sink ay nagbigay ng mga credit sa source, ibig sabihin, ang sink ay dapat tumanggap ng data mula sa source kung may mga natitirang credit. Hindi maaaring igiit ng pinagmulan ang wasto kung hindi ito nakatanggap ng anumang kredito o naubos ang mga kreditong natanggap, ibig sabihin, naipadala na ang data bilang kapalit ng mga kreditong natanggap.
Kung walang mga kredito ang source, hindi maaaring simulan ng source ang paglilipat ng data sa parehong cycle na natatanggap nito ang mga credit. Katulad nito, kung ang sink ay naglipat ng mga kredito na katumbas ng maxCredit na ari-arian nito at ito ay tumatanggap ng data, ang sink ay hindi makakapagpadala ng update sa parehong cycle kung paano ito nakatanggap ng data. Ang mga paghihigpit na ito ay inilagay upang maiwasan ang mga kumbinasyon na mga loop sa pagpapatupad.
6.2.3. Pagbabalik ng Mga Kredito
Sinusuportahan ng Avalon Streaming Credit protocol ang isang return_credit signal. Ito ay ginagamit ng pinagmulan upang ibalik ang mga kredito sa paglubog. Bawat cycle ay iginiit ang signal na ito, ito ay nagpapahiwatig na ang pinagmulan ay nagbabalik ng 1 credit. Kung gustong magbalik ng maraming credit ang source, kailangang igiit ang signal na ito para sa maraming cycle. Para kay example, kung gusto ng source na magbalik ng 10 outstanding credits, iginiit nito ang return_credit signal para sa 10 cycle. Ang lababo ay dapat mag-account para sa mga ibinalik na kredito sa mga internal na credit maintenance counter nito. Maaaring ibalik ang mga kredito sa pamamagitan ng pinagmulan sa anumang punto ng oras hangga't mayroon itong mga kredito na higit sa 0.
Ang figure sa ibaba ay nagpapakita ng source returning credits. Gaya ng ipinapakita sa figure, ang outstanding_credit ay isang panloob na counter para sa source. Kapag nagbalik ang source ng mga credit, ang counter na ito ay nababawasan.

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 57

Figure 35. Source Returning Credits

6. Avalon Streaming Credit Interfaces 683091 | 2022.01.24

Tandaan:

Bagama't ang diagram sa itaas ay nagpapakita ng pagbabalik ng mga credit kapag ang valid ay deasserted, return_credit ay maaari ding igiit habang ang valid ay iginiit. Sa kasong ito, epektibong gumagastos ang source ng 2 credit: isa para sa valid, at isa para sa return_credit.

6.3. Mga Signal ng User ng Avalon Streaming Credit
Ang mga signal ng user ay mga opsyonal na sideband signal na dumadaloy kasama ng data. Ang mga ito ay itinuturing na wasto lamang kapag ang data ay wasto. Dahil ang mga signal ng user ay walang anumang tinukoy na kahulugan o layunin, dapat gamitin ang pag-iingat habang ginagamit ang mga signal na ito. Responsibilidad ng taga-disenyo ng system na tiyaking magkasundo ang dalawang IP na konektado sa isa't isa sa mga tungkulin ng mga signal ng user.
Dalawang uri ng mga signal ng user ang iminumungkahi: mga signal ng bawat simbolo ng user at mga signal ng bawat packet ng user.
6.3.1. Per-Symbol User Signal
Tulad ng iminumungkahi ng pangalan, ang data ay tumutukoy sa isang per-symbol user signal (symbol_user) bawat simbolo. Ang bawat simbolo sa data ay maaaring magkaroon ng signal ng user. Para kay example, kung ang bilang ng mga simbolo sa data ay 8, at ang symbol_user width ay 2 bits, ang kabuuang lapad ng symbol_user signal ay 16 bits.
Ang Symbol_user ay wasto lamang kapag ang data ay wasto. Maaaring baguhin ng source ang signal na ito bawat cycle kapag valid ang data. Maaaring balewalain ng sink ang halaga ng symbol_user bits para sa mga walang laman na simbolo.
Kung ang isang pinagmulan na may ganitong signal ay konektado sa isang lababo na walang signal na ito sa interface nito, ang signal mula sa pinagmulan ay nananatiling nakabitin sa nabuong interconnect.
Kung ang isang pinagmulan na walang signal na ito ay konektado sa isang lababo na may ganitong signal sa interface nito, ang input ng user signal ng lababo ay nauugnay sa 0.
Kung ang parehong pinagmulan at lababo ay may pantay na bilang ng mga simbolo sa data, ang mga senyales ng user para sa pareho ay dapat na may pantay na lapad. Kung hindi, hindi sila maaaring konektado.

Mga Detalye ng Avalon® Interface 58

Magpadala ng Feedback

6. Avalon Streaming Credit Interfaces
683091 | 2022.01.24
Kung ang isang malawak na pinagmumulan ay konektado sa isang makitid na lababo, at pareho ang bawat simbolo ng mga signal ng user, dapat pareho silang may pantay na piraso ng signal ng user na nauugnay sa bawat simbolo. Para kay example, kung ang isang 16 na simbolo na pinagmulan ay may 2 bits ng user signal na nauugnay sa bawat simbolo (para sa kabuuang 32 bits ng user signal), ang isang 4-symbol sink ay dapat na may 8-bit wide user signal (2 bits na nauugnay sa bawat simbolo). Maaaring i-convert ng adapter ng format ng data ang 16-simbol na source data sa 4-symbol sink data, at 32-bit na signal ng user sa 8-bit na signal ng user. Pinapanatili ng adaptor ng format ng data ang pagkakaugnay ng mga simbolo na may kaukulang mga bit ng signal ng user.
Katulad nito, kung ang isang makitid na pinagmumulan ay konektado sa isang malawak na lababo, at pareho ang bawat simbolo ng mga signal ng user, dapat pareho silang may pantay na bit ng signal ng user na nauugnay sa bawat simbolo. Para kay example, kung ang isang 4-symbol source ay may 2 bits ng user signal na nauugnay sa bawat simbolo (para sa kabuuang 8 bits ng user signal), ang isang 16-symbol sink ay dapat may 32-bit wide user signal (2 bits na nauugnay sa bawat simbolo). Maaaring i-convert ng adapter ng format ng data ang 4-symbol source data sa 16-symbol sink data, at 8-bit na signal ng user sa 32-bit na signal ng user. Pinapanatili ng adaptor ng format ng data ang pagkakaugnay ng mga simbolo na may kaukulang mga bit ng signal ng user. Kung ang packet ay mas maliit kaysa sa ratio ng mga lapad ng data, itinatakda ng adaptor ng format ng data ang halaga ng walang laman nang naaayon. Dapat balewalain ng sink ang halaga ng mga bit ng user na nauugnay sa mga walang laman na simbolo.
6.3.2. Per-Packet User Signal
Bilang karagdagan sa symbol_user, per-packet user signal (packet_user) ay maaari ding ideklara sa interface. Ang Packet_user ay maaaring may di-makatwirang lapad. Hindi tulad ng symbol_user, ang packet_user ay dapat manatiling pare-pareho sa buong packet, ibig sabihin, ang halaga nito ay dapat itakda sa simula ng packet at dapat manatiling pareho hanggang sa katapusan ng packet. Ang paghihigpit na ito ay ginagawang mas simple ang pagpapatupad ng adaptor ng format ng data dahil inaalis nito ang opsyong magtiklop o tumaga (malawak na pinagmulan, makitid na lababo) o magdugtong (makitid na pinagmulan, malawak na lababo) packet_user.
Kung ang isang source ay may packet_user at ang sink ay wala, ang packet_user mula sa source ay mananatiling nakabitin. Sa ganoong kaso, dapat maging maingat ang taga-disenyo ng system at huwag magpadala ng anumang kritikal na impormasyon sa kontrol sa signal na ito dahil ito ay ganap o bahagyang hindi pinansin.
Kung ang pinagmulan ay walang packet_user at ang lababo ay mayroon, ang packet_user na lulubog ay nakatali sa 0.

Magpadala ng Feedback

Mga Detalye ng Avalon® Interface 59

683091 | 2022.01.24 Magpadala ng Feedback

7. Mga Interface ng Avalon Conduit

Tandaan:

Ang mga interface ng Avalon Conduit ay nagpapangkat ng isang arbitraryong koleksyon ng mga signal. Maaari mong tukuyin ang anumang tungkulin para sa mga signal ng conduit. Gayunpaman, kapag ikinonekta mo ang mga conduit, ang mga tungkulin at lapad ay dapat na magkatugma, at ang mga direksyon ay dapat na magkasalungat. Ang isang Avalon Conduit interface ay maaaring magsama ng input, output, at bidirectional signal. Ang isang module ay maaaring magkaroon ng maraming interface ng Avalon Conduit upang magbigay ng lohikal na pagpapangkat ng signal. Ang mga interface ng conduit ay maaaring magdeklara ng nauugnay na orasan. Kapag ang mga nakakonektang conduit interface ay nasa iba't ibang domain ng orasan, ang Platform Designer ay bumubuo ng isang mensahe ng error.
Kung maaari, dapat mong gamitin ang karaniwang mga interface ng Avalon-MM o Avalon-ST sa halip na gumawa ng interface ng Avalon Conduit. Nagbibigay ang Platform Designer ng validation at adaptation para sa mga interface na ito. Ang Platform Designer ay hindi makakapagbigay ng validation o adaptation para sa mga interface ng Avalon Conduit.
Ang mga interface ng conduit ay karaniwang ginagamit upang himukin ang mga off-chip na signal ng device, gaya ng SDRAM address, data at mga control signal.

ISO 9001:2015 Nakarehistro

7. Mga Interface ng Avalon Conduit 683091 | 2022.01.24

Figure 36. Tumutok sa Conduit Interface

Ethernet PHY

Avalon-MM System
Processor Avalon-MM
Host

Ethernet MAC
Avalon-MM Host

Custom na Logic
Avalon-MM Host

System Interconnect na Tela

Ahente ng Avalon-MM
Controller ng SDRAM

Ahente ng Avalon
Custom na Logic

Interface ng Conduit
Memorya ng SDRAM

Mga Dokumento / Mga Mapagkukunan

intel MNL-AVABUSREF Avalon Interface [pdf] User Manual
MNL-AVABUSREF, Avalon Interface, MNL-AVABUSREF Avalon Interface

Mga sanggunian

User Manual

MNL-AVABUSREF Avalon Interface

Mga Dokumento / Mga Mapagkukunan

Mga sanggunian

Mag-iwan ng komento

Kanselahin ang tugon