F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP User Guide
Na-update para sa Intel® Quartus® Prime Design Suite: 22.1 IP Bersyon: 5.0.0

Online na Bersyon Magpadala ng Feedback

UG-20324

ID: 683074 Bersyon: 2022.04.28

Mga nilalaman
Mga nilalaman
1. Tungkol sa F-Tile Serial Lite IV Intel® FPGA IP User Guide…………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview………………………………………………………. 6 2.1. Impormasyon sa Paglabas……………………………………………………………………………………..7 2.2. Mga Sinusuportahang Tampok……………………………………………………………………………….. 7 2.3. Antas ng Suporta sa Bersyon ng IP…………………………………………………………………………..8 2.4. Suporta sa Marka ng Bilis ng Device………………………………………………………………………………..8 2.5. Paggamit at Latency ng Resource…………………………………………………………………………9 2.6. Kahusayan ng Bandwidth……………………………………………………………………………………. 9
3. Pagsisimula………………………………………………………………………………………………. 11 3.1. Pag-install at Paglilisensya ng Intel FPGA IP Cores…………………………………………………… 11 3.1.1. Intel FPGA IP Evaluation Mode………………………………………………………………. 11 3.2. Pagtukoy sa Mga Parameter at Opsyon ng IP……………………………………………………………… 14 3.3. Nabuo File Istruktura………………………………………………………………………… 14 3.4. Pagtulad sa Intel FPGA IP Cores………………………………………………………………………… 16 3.4.1. Pagtulad at Pagbe-verify ng Disenyo…………………………………………………….. 17 3.5. Pag-synthesize ng mga IP Core sa Iba pang EDA Tools…………………………………………………………………. 17 3.6. Pagsasama-sama ng Buong Disenyo…………………………………………………………………………..18
4. Functional na Paglalarawan…………………………………………………………………………………….. 19 4.1. TX Datapath………………………………………………………………………………………………..20 4.1.1. TX MAC Adapter………………………………………………………………………….. 21 4.1.2. Control Word (CW) Insertion……………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………………28 4.1.4. TX MII Encoder……………………………………………………………………………….29 4.1.5. TX PCS at PMA………………………………………………………………………….. 30 4.2. RX Datapath…………………………………………………………………………………………. 30 4.2.1. RX PCS at PMA………………………………………………………………………….. 31 4.2.2. RX MII Decoder………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………….. 31 4.2.4. RX Deskew…………………………………………………………………………………………….32 4.2.5. Pag-alis ng RX CW…………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture…………………………………………. 36 4.4. I-reset at Pagsisimula ng Link……………………………………………………………………………..37 4.4.1. TX Reset at Initialization Sequence……………………………………………………………… 38 4.4.2. Pag-reset ng RX at Pagkakasunud-sunod ng Initialization………………………………………………………. 39 4.5. Pagkalkula ng Rate ng Link at Kahusayan ng Bandwidth…………………………………………………….. 40
5. Mga Parameter…………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals…………………………………………….. 44 6.1. Mga Signal ng Orasan……………………………………………………………………………………………….44 6.2. I-reset ang Mga Signal…………………………………………………………………………………… 44 6.3. Mga MAC Signal……………………………………………………………………………………………….. 45 6.4. Mga Signal ng Reconfiguration ng Transceiver……………………………………………………………… 48 6.5. Mga Senyales ng PMA……………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP User Guide 2

Magpadala ng Feedback

Mga nilalaman
7. Pagdidisenyo gamit ang F-Tile Serial Lite IV Intel FPGA IP………………………………………………………… 51 7.1. I-reset ang Mga Alituntunin…………………………………………………………………………………….. 51 7.2. Mga Alituntunin sa Paghawak ng Error…………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives…………………………………………. 52 9. Kasaysayan ng Pagbabago ng Dokumento para sa F-Tile Serial Lite IV Intel FPGA IP User Guide………53

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 3

683074 | 2022.04.28 Magpadala ng Feedback

1. Tungkol sa F-Tile Serial Lite IV Intel® FPGA IP User Guide

Ang dokumentong ito ay naglalarawan ng mga tampok ng IP, paglalarawan ng arkitektura, mga hakbang upang bumuo, at mga alituntunin upang idisenyo ang F-Tile Serial Lite IV Intel® FPGA IP gamit ang F-tile transceiver sa mga Intel AgilexTM device.

Sinasadyang Madla

Ang dokumentong ito ay inilaan para sa mga sumusunod na user:
· Magdisenyo ng mga arkitekto upang gumawa ng pagpili ng IP sa panahon ng yugto ng pagpaplano ng disenyo sa antas ng system
· Mga designer ng hardware kapag isinasama ang IP sa kanilang disenyo sa antas ng system
· Mga inhinyero sa pagpapatunay sa panahon ng simulation sa antas ng system at mga yugto ng pagpapatunay ng hardware

Mga Kaugnay na Dokumento

Ang sumusunod na talahanayan ay naglilista ng iba pang mga reference na dokumento na nauugnay sa F-Tile Serial Lite IV Intel FPGA IP.

Talahanayan 1.

Mga Kaugnay na Dokumento

Sanggunian

F-Tile Serial Lite IV Intel FPGA IP Design Halample Gabay sa Gumagamit

Data Sheet ng Intel Agilex Device

Paglalarawan
Ang dokumentong ito ay nagbibigay ng pagbuo, mga alituntunin sa paggamit, at functional na paglalarawan ng F-Tile Serial Lite IV Intel FPGA IP design examples sa mga Intel Agilex device.
Inilalarawan ng dokumentong ito ang mga katangiang elektrikal, mga katangian ng paglipat, mga detalye ng configuration, at timing para sa mga Intel Agilex device.

Talahanayan 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Acronym at Glossary Acronym List
Acronym

Expansion Control Word Reed-Solomon Forward Error Correction Physical Medium Attachment Transmitter Receiver Pulse-Amplitude Modulation 4-Level Non-return-to-zero

nagpatuloy...

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

ISO 9001:2015 Nakarehistro

1. Tungkol sa F-Tile Serial Lite IV Intel® FPGA IP User Guide 683074 | 2022.04.28

PCS MII XGMII

Acronym

Pagpapalawak ng Physical Coding Sublayer Media Independent Interface 10 Gigabit Media Independent Interface

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 5

683074 | 2022.04.28 Magpadala ng Feedback

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Larawan 1.

Ang F-Tile Serial Lite IV Intel FPGA IP ay angkop para sa mataas na bandwidth na komunikasyon ng data para sa chip-to-chip, board-to-board, at backplane na mga application.

Ang F-Tile Serial Lite IV Intel FPGA IP ay nagsasama ng media access control (MAC), physical coding sublayer (PCS), at physical media attachment (PMA) blocks. Sinusuportahan ng IP ang bilis ng paglilipat ng data na hanggang 56 Gbps bawat lane na may maximum na apat na PAM4 lane o 28 Gbps bawat lane na may maximum na 16 NRZ lane. Nag-aalok ang IP na ito ng mataas na bandwidth, mababang overhead frame, mababang bilang ng I/O, at sumusuporta sa mataas na scalability sa parehong bilang ng mga lane at bilis. Ang IP na ito ay madaling muling i-configure sa suporta ng malawak na hanay ng mga rate ng data gamit ang Ethernet PCS mode ng F-tile transceiver.

Sinusuportahan ng IP na ito ang dalawang transmission mode:
· Basic mode–Ito ay isang purong streaming mode kung saan ipinapadala ang data nang walang startof-packet, empty cycle, at end-of-packet upang mapataas ang bandwidth. Kinukuha ng IP ang unang wastong data bilang simula ng isang pagsabog.
· Full mode–Ito ay isang packet transfer mode. Sa mode na ito, nagpapadala ang IP ng burst at isang cycle ng pag-sync sa simula at dulo ng isang packet bilang mga delimiter.

F-Tile Serial Lite IV High Level Block Diagram

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n lane bits (NRZ mode)/ 2*n lanes bits (PAM4 mode)

TX MAC

CW

Adapter INSERT

MII ENCODE

Mga custom na PC

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Lanes Bits (PAM4 mode)/ n Lanes Bits (NRZ mode)
TX Serial Interface

Avalon Streaming Interface RX
64*n lane bits (NRZ mode)/ 2*n lanes bits (PAM4 mode)

RX

RX PCS

CW RMV

DESKEW

MII

& I-ALIGN DECODE

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n Lanes Bits (PAM4 mode)/ n Lanes Bits (NRZ mode) RX Serial Interface
Avalon Memory-Mapped Interface Register Config

Alamat

Malambot na lohika

Mahirap na lohika

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

ISO 9001:2015 Nakarehistro

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Maaari kang bumuo ng F-Tile Serial Lite IV Intel FPGA IP na disenyo halamples upang matuto nang higit pa tungkol sa mga tampok ng IP. Sumangguni sa F-Tile Serial Lite IV Intel FPGA IP Design Halample Gabay sa Gumagamit.
Kaugnay na Impormasyon · Functional na Paglalarawan sa pahina 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Gabay sa Gumagamit

2.1. Impormasyon sa Paglabas

Ang mga bersyon ng Intel FPGA IP ay tumutugma sa mga bersyon ng software ng Intel Quartus® Prime Design Suite hanggang v19.1. Simula sa bersyon 19.2 ng software ng Intel Quartus Prime Design Suite, ang Intel FPGA IP ay may bagong scheme ng bersyon.

Maaaring magbago ang numero ng Intel FPGA IP version (XYZ) sa bawat bersyon ng software ng Intel Quartus Prime. Isang pagbabago sa:

· Ang X ay nagpapahiwatig ng isang pangunahing rebisyon ng IP. Kung ina-update mo ang software ng Intel Quartus Prime, dapat mong muling buuin ang IP.
· Isinasaad ng Y na may kasamang mga bagong feature ang IP. I-regenerate ang iyong IP para maisama ang mga bagong feature na ito.
· Ipinapahiwatig ng Z na ang IP ay may kasamang maliliit na pagbabago. Buuin muli ang iyong IP upang maisama ang mga pagbabagong ito.

Talahanayan 3.

F-Tile Serial Lite IV Intel FPGA IP Release Information

Item IP Bersyon ng Intel Quartus Prime Version Petsa ng Paglabas ng Ordering Code

5.0.0 22.1 2022.04.28 IP-SLITE4F

Paglalarawan

2.2. Mga sinusuportahang Tampok
Inililista ng sumusunod na talahanayan ang mga feature na available sa F-Tile Serial Lite IV Intel FPGA IP:

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Talahanayan 4.

F-Tile Serial Lite IV Intel FPGA IP Features

Tampok

Paglalarawan

Paglipat ng Data

· Para sa PAM4 mode:
— Sinusuportahan lamang ng FHT ang 56.1, 58, at 116 Gbps bawat lane na may maximum na 4 na lane.
— Sinusuportahan ng FGT ang hanggang 58 Gbps bawat lane na may maximum na 12 lane.
Sumangguni sa Talahanayan 18 sa pahina 42 para sa higit pang mga detalye sa sinusuportahang mga rate ng data ng transceiver para sa PAM4 mode.
· Para sa NRZ mode:
— Sinusuportahan lamang ng FHT ang 28.05 at 58 Gbps bawat lane na may maximum na 4 na lane.
— Sinusuportahan ng FGT ang hanggang 28.05 Gbps bawat lane na may maximum na 16 na lane.
Sumangguni sa Talahanayan 18 sa pahina 42 para sa higit pang mga detalye sa mga sinusuportahang rate ng data ng transceiver para sa NRZ mode.
· Sinusuportahan ang tuluy-tuloy na streaming (Basic) o packet (Full) na mga mode.
· Sinusuportahan ang mababang overhead frame packet.
· Sinusuportahan ang byte granularity transfer para sa bawat laki ng pagsabog.
· Sinusuportahan ang pinasimulan ng user o awtomatikong pag-align ng lane.
· Sinusuportahan ang programmable alignment period.

PCS

· Gumagamit ng hard IP logic na nakikipag-interface sa Intel Agilex F-tile transceiver para sa soft logic resource reduction.
· Sinusuportahan ang PAM4 modulation mode para sa 100GBASE-KP4 na detalye. Palaging pinapagana ang RS-FEC sa modulation mode na ito.
· Sinusuportahan ang NRZ na may opsyonal na RS-FEC modulation mode.
· Sinusuportahan ang 64b/66b encoding decoding.

Error Detection at Pangangasiwa

· Sinusuportahan ang CRC error checking sa TX at RX data path. · Sinusuportahan ang pagsuri ng error sa link ng RX. · Sinusuportahan ang pagtuklas ng error sa RX PCS.

Mga interface

· Sinusuportahan lamang ang buong duplex packet transfer na may mga independiyenteng link.
· Gumagamit ng point-to-point interconnect sa maraming FPGA device na may mababang latency ng paglilipat.
· Sinusuportahan ang mga utos na tinukoy ng gumagamit.

2.3. Antas ng Suporta sa Bersyon ng IP

Ang software ng Intel Quartus Prime at suporta ng Intel FPGA device para sa F-Tile Serial Lite IV Intel FPGA IP ay ang mga sumusunod:

Talahanayan 5.

Bersyon ng IP at Antas ng Suporta

Intel Quartus Prime 22.1

Device Intel Agilex F-tile transceiver

IP Version Simulation Compilation Hardware Design

5.0.0

­

2.4. Suporta sa Grado ng Bilis ng Device
Sinusuportahan ng F-Tile Serial Lite IV Intel FPGA IP ang mga sumusunod na grado ng bilis para sa mga Intel Agilex F-tile na device: · Marka ng bilis ng transceiver: -1, -2, at -3 · Marka ng bilis ng core: -1, -2, at - 3

F-Tile Serial Lite IV Intel® FPGA IP User Guide 8

Magpadala ng Feedback

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Kaugnay na Impormasyon
Intel Agilex Device Data Sheet Higit pang impormasyon tungkol sa sinusuportahang rate ng data sa Intel Agilex F-tile transceiver.

2.5. Paggamit at Latency ng Resource

Ang mga mapagkukunan at latency para sa F-Tile Serial Lite IV Intel FPGA IP ay nakuha mula sa software ng Intel Quartus Prime Pro Edition na bersyon 22.1.

Talahanayan 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Resource Utilization
Ang pagsukat ng latency ay batay sa round trip latency mula sa TX core input hanggang sa RX core output.

Uri ng Transceiver

Variant

Bilang ng Data Lanes Mode RS-FEC ALM

Latency (TX core clock cycle)

FGT

28.05 Gbps NRZ 16

Pangunahing May Kapansanan 21,691 65

16

Full Disabled 22,135 65

16

Basic Enabled 21,915 189

16

Full Enabled 22,452 189

58 Gbps PAM4 12

Basic Enabled 28,206 146

12

Full Enabled 30,360 146

FHT

58 Gbps NRZ

4

Basic Enabled 15,793 146

4

Full Enabled 16,624 146

58 Gbps PAM4 4

Basic Enabled 15,771 154

4

Full Enabled 16,611 154

116 Gbps PAM4 4

Basic Enabled 21,605 128

4

Full Enabled 23,148 128

2.6. Kahusayan ng Bandwidth

Talahanayan 7.

Kahusayan ng Bandwidth

Mga Variable Transceiver mode

PAM4

Streaming mode RS-FEC

Buong Pinagana

Basic Enabled

Bit rate ng serial interface sa Gbps (RAW_RATE)
Laki ng pagsabog ng paglipat sa bilang ng salita (BURST_SIZE) (1)
Panahon ng pagkakahanay sa ikot ng orasan (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Mga setting

NRZ

Puno

Hindi pinagana

Pinagana

28.0

28.0

2,048

2,048

4,096

4,096

Basic Disabled 28.0

Pinagana ang 28.0

4,194,304

4,194,304

4,096

4,096 ang nagpatuloy...

(1) Ang BURST_SIZE para sa Basic na mode ay lumalapit sa infinity, kaya isang malaking bilang ang ginagamit.

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Mga variable

Mga setting

64/66b encode

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Overhead ng laki ng pagsabog sa bilang ng salita (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

2 (2)

0 (3)

0 (3)

Alignment marker period 81,915 sa clock cycle (ALIGN_MARKER_PERIOD)

81,915

81,916

81,916

81,916

81,916

Alignment marker width sa 5

5

0

4

0

4

ikot ng orasan

(ALIGN_MARKER_WIDTH)

Kahusayan ng bandwidth (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Effective rate (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Pinakamataas na dalas ng orasan ng gumagamit (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Kaugnay na Impormasyon Link Rate at Bandwidth Efficiency Calculation sa pahina 40

(2) Sa Full mode, ang laki ng BURST_SIZE_OVHD ay kasama ang START/END ipinares na Mga Salita ng Kontrol sa isang stream ng data.
(3) Para sa Basic mode, ang BURST_SIZE_OVHD ay 0 dahil walang START/END habang nagsi-stream.
(4) Sumangguni sa Link Rate at Bandwidth Efficiency Calculation para sa pagkalkula ng bandwidth efficiency.
(5) Sumangguni sa Link Rate at Bandwidth Efficiency Calculation para sa epektibong pagkalkula ng rate.
(6) Sumangguni sa Link Rate at Bandwidth Efficiency Calculation para sa maximum na pagkalkula ng dalas ng orasan ng user.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 10

Magpadala ng Feedback

683074 | 2022.04.28 Magpadala ng Feedback

3. Pagsisimula

3.1. Pag-install at Paglilisensya ng Intel FPGA IP Cores

Kasama sa pag-install ng software ng Intel Quartus Prime ang Intel FPGA IP library. Nagbibigay ang library na ito ng maraming kapaki-pakinabang na IP core para sa iyong paggamit ng produksyon nang hindi nangangailangan ng karagdagang lisensya. Ang ilang mga Intel FPGA IP core ay nangangailangan ng pagbili ng isang hiwalay na lisensya para sa paggamit ng produksyon. Binibigyang-daan ka ng Intel FPGA IP Evaluation Mode na suriin ang mga lisensyadong Intel FPGA IP core na ito sa simulation at hardware, bago magpasyang bumili ng ganap na production IP core license. Kailangan mo lang bumili ng buong lisensya sa produksyon para sa mga lisensyadong Intel IP core pagkatapos mong makumpleto ang pagsubok sa hardware at handa ka nang gamitin ang IP sa produksyon.

Ang Intel Quartus Prime software ay nag-i-install ng mga IP core sa mga sumusunod na lokasyon bilang default:

Larawan 2.

Landas ng Pag-install ng IP Core
intelFPGA(_pro) quartus – Naglalaman ng Intel Quartus Prime software ip – Naglalaman ng Intel FPGA IP library at mga third-party na IP core altera – Naglalaman ng Intel FPGA IP library source code – Naglalaman ng Intel FPGA IP source files

Talahanayan 8.

Mga Lokasyon ng Pag-install ng IP Core

Lokasyon

Software

:intelFPGA_proquarttusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platform na Windows* Linux*

Tandaan:

Ang software ng Intel Quartus Prime ay hindi sumusuporta sa mga puwang sa landas ng pag-install.

3.1.1. Intel FPGA IP Evaluation Mode
Ang libreng Intel FPGA IP Evaluation Mode ay nagbibigay-daan sa iyo na suriin ang mga lisensyadong Intel FPGA IP core sa simulation at hardware bago bumili. Sinusuportahan ng Intel FPGA IP Evaluation Mode ang mga sumusunod na pagsusuri nang walang karagdagang lisensya:
· Gayahin ang pag-uugali ng isang lisensyadong Intel FPGA IP core sa iyong system. · I-verify ang functionality, laki, at bilis ng IP core nang mabilis at madali. · Bumuo ng programming ng device na limitado sa oras filepara sa mga disenyo na may kasamang mga IP core. · Mag-program ng device gamit ang iyong IP core at i-verify ang iyong disenyo sa hardware.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

ISO 9001:2015 Nakarehistro

3. Pagsisimula
683074 | 2022.04.28
Sinusuportahan ng Intel FPGA IP Evaluation Mode ang mga sumusunod na mode ng operasyon:
· Tethered–Pinapayagan ang pagpapatakbo ng disenyo na naglalaman ng lisensyadong Intel FPGA IP nang walang katapusan na may koneksyon sa pagitan ng iyong board at ng host computer. Nangangailangan ang tethered mode ng serial joint test action group (JTAG) cable na konektado sa pagitan ng JTAG port sa iyong board at sa host computer, na nagpapatakbo ng Intel Quartus Prime Programmer para sa tagal ng panahon ng pagsusuri ng hardware. Ang Programmer ay nangangailangan lamang ng isang minimum na pag-install ng Intel Quartus Prime software, at hindi nangangailangan ng lisensya ng Intel Quartus Prime. Kinokontrol ng host computer ang oras ng pagsusuri sa pamamagitan ng pagpapadala ng panaka-nakang signal sa device sa pamamagitan ng JTAG daungan. Kung ang lahat ng mga lisensyadong IP core sa disenyo ay sumusuporta sa tethered mode, tatakbo ang oras ng pagsusuri hanggang sa mag-expire ang anumang IP core evaluation. Kung sinusuportahan ng lahat ng mga IP core ang walang limitasyong oras ng pagsusuri, hindi nag-time out ang device.
· Untethered–Pinapayagan ang pagpapatakbo ng disenyong naglalaman ng lisensyadong IP sa limitadong panahon. Ang IP core ay babalik sa untethered mode kung ang device ay madidiskonekta sa host computer na tumatakbo sa Intel Quartus Prime software. Ang IP core ay babalik din sa untethered mode kung ang anumang iba pang lisensyadong IP core sa disenyo ay hindi sumusuporta sa tethered mode.
Kapag ang oras ng pagsusuri ay nag-expire para sa anumang lisensyadong Intel FPGA IP sa disenyo, ang disenyo ay hihinto sa paggana. Ang lahat ng mga IP core na gumagamit ng Intel FPGA IP Evaluation Mode ay sabay-sabay na nag-time out kapag nag-time out ang anumang IP core sa disenyo. Kapag nag-expire ang oras ng pagsusuri, dapat mong i-reprogram ang FPGA device bago ipagpatuloy ang pag-verify ng hardware. Upang mapalawak ang paggamit ng IP core para sa produksyon, bumili ng buong lisensya sa produksyon para sa IP core.
Dapat kang bumili ng lisensya at bumuo ng isang buong production license key bago ka makabuo ng hindi pinaghihigpitang device programming file. Sa panahon ng Intel FPGA IP Evaluation Mode, ang Compiler ay bumubuo lamang ng isang limitadong oras na programming ng device file ( _time_limited.sof) na mag-e-expire sa limitasyon sa oras.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 12

Magpadala ng Feedback

3. Pagsisimula 683074 | 2022.04.28

Larawan 3.

Daloy ng Mode ng Pagsusuri ng Intel FPGA IP
I-install ang Intel Quartus Prime Software na may Intel FPGA IP Library

Parameterize at Instantiate ang isang Licensed Intel FPGA IP Core

I-verify ang IP sa isang Sinusuportahang Simulator

I-compile ang Disenyo sa Intel Quartus Prime Software

Bumuo ng Time-Limited Device Programming File

I-program ang Intel FPGA Device at I-verify ang Operasyon sa Board
Walang IP na Handa para sa Paggamit sa Produksyon?
Oo Bumili ng Buong Produksyon
Lisensya ng IP

Tandaan:

Isama ang Licensed IP sa Mga Komersyal na Produkto
Sumangguni sa gabay sa gumagamit ng bawat IP core para sa mga hakbang sa parameterization at mga detalye ng pagpapatupad.
Nililisensyahan ng Intel ang mga IP core sa per-seat, perpetual na batayan. Kasama sa bayad sa lisensya ang unang taon na pagpapanatili at suporta. Dapat mong i-renew ang kontrata sa pagpapanatili upang makatanggap ng mga update, pag-aayos ng bug, at teknikal na suporta pagkatapos ng unang taon. Dapat kang bumili ng buong lisensya sa produksyon para sa mga Intel FPGA IP core na nangangailangan ng lisensya sa produksyon, bago bumuo ng programming files na maaari mong gamitin para sa isang walang limitasyong oras. Sa panahon ng Intel FPGA IP Evaluation Mode, ang Compiler ay bumubuo lamang ng isang limitadong oras na programming ng device file ( _time_limited.sof) na mag-e-expire sa limitasyon sa oras. Upang makuha ang iyong mga susi ng lisensya sa produksyon, bisitahin ang Intel FPGA Self-Service Licensing Center.
Ang Intel FPGA Software License Agreements ay namamahala sa pag-install at paggamit ng mga lisensyadong IP core, ang Intel Quartus Prime design software, at lahat ng unlicensed IP cores.

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 13

3. Pagsisimula 683074 | 2022.04.28
Kaugnay na Impormasyon · Intel FPGA Licensing Support Center · Panimula sa Intel FPGA Software Installation and Licensing
3.2. Pagtukoy sa Mga Parameter at Opsyon ng IP
Binibigyang-daan ka ng editor ng parameter ng IP na mabilis na i-configure ang iyong custom na variation ng IP. Gamitin ang mga sumusunod na hakbang upang tukuyin ang mga opsyon at parameter ng IP sa software ng Intel Quartus Prime Pro Edition.
1. Kung wala ka pang proyekto ng Intel Quartus Prime Pro Edition kung saan isasama ang iyong F-Tile Serial Lite IV Intel FPGA IP, dapat kang lumikha ng isa. a. Sa Intel Quartus Prime Pro Edition, i-click File Bagong Project Wizard para gumawa ng bagong proyekto ng Quartus Prime, o File Buksan ang Proyekto upang buksan ang isang kasalukuyang proyekto ng Quartus Prime. Ipo-prompt ka ng wizard na tumukoy ng device. b. Tukuyin ang pamilya ng device na Intel Agilex at pumili ng production F-tile na device na nakakatugon sa mga kinakailangan sa grado ng bilis para sa IP. c. I-click ang Tapos na.
2. Sa IP Catalog, hanapin at piliin ang F-Tile Serial Lite IV Intel FPGA IP. Lumilitaw ang window ng Bagong Variation ng IP.
3. Tumukoy ng pangalan sa pinakamataas na antas para sa iyong bagong custom na variation ng IP. Sine-save ng editor ng parameter ang mga setting ng variation ng IP sa a file pinangalanan .ip.
4. I-click ang OK. Lumilitaw ang editor ng parameter. 5. Tukuyin ang mga parameter para sa iyong IP variation. Sumangguni sa seksyong Parameter para sa
impormasyon tungkol sa mga parameter ng F-Tile Serial Lite IV Intel FPGA IP. 6. Opsyonal, upang bumuo ng isang simulation testbench o compilation at disenyo ng hardware
example, sundin ang mga tagubilin sa Design Example Gabay sa Gumagamit. 7. I-click ang Bumuo ng HDL. Lumilitaw ang dialog box ng Generation. 8. Tukuyin ang output file mga pagpipilian sa henerasyon, at pagkatapos ay i-click ang Bumuo. Ang pagkakaiba-iba ng IP
files bumuo ayon sa iyong mga pagtutukoy. 9. I-click ang Tapos na. Idinaragdag ng editor ng parameter ang nangungunang antas na .ip file sa kasalukuyang
awtomatikong proyekto. Kung sinenyasan kang manu-manong idagdag ang .ip file sa proyekto, i-click ang Project Add/Remove Files sa Project upang idagdag ang file. 10. Pagkatapos buuin at i-instantiate ang iyong IP variation, gumawa ng naaangkop na mga pagtatalaga ng pin upang kumonekta sa mga port at magtakda ng anumang naaangkop na mga parameter ng RTL sa bawat halimbawa.
Mga Kaugnay na Parameter ng Impormasyon sa pahina 42
3.3. Nabuo File Istruktura
Ang software ng Intel Quartus Prime Pro Edition ay bumubuo ng sumusunod na IP output file istraktura.
Para sa impormasyon tungkol sa file istraktura ng disenyo halample, sumangguni sa F-Tile Serial Lite IV Intel FPGA IP Design Example Gabay sa Gumagamit.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 14

Magpadala ng Feedback

3. Pagsisimula 683074 | 2022.04.28

Figure 4. F-Tile Serial Lite IV Intel FPGA IP Binuo Files
.ip – Pagsasama ng IP file

pagkakaiba-iba ng IP files

_ pagkakaiba-iba ng IP files

example_design

.cmp – deklarasyon ng bahagi ng VHDL file _bb.v – Verilog HDL black box EDA synthesis file _inst.v at .vhd – Sampang mga template ng instantiation .xml- XML ​​na ulat file

Exampang lokasyon para sa iyong IP core design halample files. Ang default na lokasyon ay halample_design, ngunit sinenyasan kang tumukoy ng ibang landas.

.qgsimc – Naglilista ng mga parameter ng simulation upang suportahan ang incremental regeneration .qgsynthc – Naglilista ng mga parameter ng synthesis upang suportahan ang incremental regeneration

.qip – Naglilista ng IP synthesis files

_generation.rpt- Ulat sa pagbuo ng IP

.sopcinfo- Pagsasama ng tool-chain ng software file .html- Koneksyon at data ng memory map

.csv – I-pin ang takdang-aralin file

.spd – Pinagsasama ang mga indibidwal na simulation script

sim Simulation files

synth IP synthesis files

.v Top-level na simulation file

.v Top-level na IP synthesis file

Mga script ng simulator

Mga subcore na aklatan

synth
Subcore synthesis files

sim
Subcore Simulation files

<HDL files>

<HDL files>

Talahanayan 9.

F-Tile Serial Lite IV Intel FPGA IP Binuo Files

File Pangalan

Paglalarawan

.ip

Ang Platform Designer system o top-level na variation ng IP file. ay ang pangalan na ibinibigay mo sa iyong IP variation.

.cmp

Ang VHDL Component Declaration (.cmp) file ay isang text file na naglalaman ng mga lokal na generic at mga kahulugan ng port na magagamit mo sa disenyo ng VHDL files.

.html

Isang ulat na naglalaman ng impormasyon ng koneksyon, isang mapa ng memorya na nagpapakita ng address ng bawat alipin na may paggalang sa bawat master kung saan ito konektado, at mga pagtatalaga ng parameter.

_generation.rpt

IP o Platform Designer generation log file. Isang buod ng mga mensahe sa panahon ng pagbuo ng IP.

.qgsimc

Naglilista ng mga parameter ng simulation upang suportahan ang incremental regeneration.

.qgsynthc

Naglilista ng mga parameter ng synthesis upang suportahan ang incremental regeneration.

.qip

Naglalaman ng lahat ng kinakailangang impormasyon tungkol sa bahagi ng IP upang isama at i-compile ang bahagi ng IP sa software ng Intel Quartus Prime.
nagpatuloy...

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 15

3. Pagsisimula 683074 | 2022.04.28

File Pangalan .sopcinfo
.csv .spd _bb.v _inst.v o _inst.vhd .regmap
.svd
.v o .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Paglalarawan
Inilalarawan ang mga koneksyon at parameterization ng bahagi ng IP sa iyong Platform Designer system. Maaari mong i-parse ang mga nilalaman nito upang makakuha ng mga kinakailangan kapag bumuo ka ng mga driver ng software para sa mga bahagi ng IP. Ginagamit ito ng mga downstream na tool tulad ng Nios® II tool chain file. Ang .sopcinfo file at ang sistema.h file na nabuo para sa Nios II tool chain ay may kasamang impormasyon sa address map para sa bawat alipin na nauugnay sa bawat master na nag-a-access sa alipin. Maaaring may ibang address map ang iba't ibang master para ma-access ang isang partikular na bahagi ng slave.
Naglalaman ng impormasyon tungkol sa status ng pag-upgrade ng bahagi ng IP.
Kinakailangang input file para sa ip-make-simscript upang makabuo ng mga simulation script para sa mga sinusuportahang simulator. Ang .spd file naglalaman ng listahan ng files nabuo para sa simulation, kasama ang impormasyon tungkol sa mga alaala na maaari mong simulan.
Maaari mong gamitin ang Verilog black-box (_bb.v) file bilang isang walang laman na deklarasyon ng module para gamitin bilang isang itim na kahon.
HDL halampang template ng instantiation. Maaari mong kopyahin at i-paste ang mga nilalaman nito file sa iyong HDL file upang i-instantiate ang pagkakaiba-iba ng IP.
Kung naglalaman ang IP ng impormasyon sa pagpaparehistro, .regmap file bumubuo. Ang .regmap file inilalarawan ang impormasyon ng mapa ng rehistro ng mga interface ng master at alipin. Ito file pinupunan ang .sopcinfo file sa pamamagitan ng pagbibigay ng mas detalyadong impormasyon sa pagpaparehistro tungkol sa system. Nagbibigay-daan ito sa pagpapakita ng pagpaparehistro views at user na nako-customize na mga istatistika sa System Console.
Nagbibigay-daan sa mga tool sa pag-debug ng system ng hard processor system (HPS) na view ang mga mapa ng rehistro ng mga peripheral na konektado sa HPS sa isang Platform Designer system. Sa panahon ng synthesis, ang .svd files para sa mga interface ng alipin na nakikita ng mga master ng System Console ay naka-imbak sa .sof file sa seksyon ng pag-debug. Binabasa ng System Console ang seksyong ito, na maaaring itanong ng Platform Designer para sa impormasyon ng mapa ng pagpaparehistro. Para sa mga alipin ng system, maaaring ma-access ng Platform Designer ang mga rehistro ayon sa pangalan.
HDL files na nagpapasimula ng bawat submodule o child IP para sa synthesis o simulation.
Naglalaman ng ModelSim*/QuestaSim* script na msim_setup.tcl para mag-set up at magpatakbo ng simulation.
Naglalaman ng shell script na vcs_setup.sh para mag-set up at magpatakbo ng VCS* simulation. Naglalaman ng shell script na vcsmx_setup.sh at synopsys_sim.setup file para mag-set up at magpatakbo ng VCS MX simulation.
Naglalaman ng shell script na xcelium_setup.sh at iba pang setup files upang i-set up at patakbuhin ang Xcelium* simulation.
Naglalaman ng HDL files para sa mga submodules ng IP.
Para sa bawat nabuong direktoryo ng IP ng bata, ang Platform Designer ay bumubuo ng mga synth/ at sim/ sub-directory.

3.4. Pagtulad sa Intel FPGA IP Cores
Sinusuportahan ng software ng Intel Quartus Prime ang IP core RTL simulation sa mga partikular na EDA simulator. Ang pagbuo ng IP ay opsyonal na lumilikha ng simulation files, kasama ang functional simulation model, anumang testbench (o example design), at mga script ng setup ng simulator na partikular sa vendor para sa bawat IP core. Maaari mong gamitin ang functional simulation model at anumang testbench o exampAng disenyo para sa simulation. Ang output ng IP generation ay maaari ding magsama ng mga script para mag-compile at magpatakbo ng anumang testbench. Inililista ng mga script ang lahat ng modelo o library na kailangan mo para gayahin ang iyong IP core.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 16

Magpadala ng Feedback

3. Pagsisimula 683074 | 2022.04.28

Ang software ng Intel Quartus Prime ay nagbibigay ng integration sa maraming simulator at sumusuporta sa maraming simulation flow, kasama ang sarili mong scripted at custom na simulation flow. Alinmang daloy ang pipiliin mo, ang IP core simulation ay kinabibilangan ng mga sumusunod na hakbang:
1. Bumuo ng IP HDL, testbench (o halample design), at script ng pag-setup ng simulator files.
2. I-set up ang iyong simulator environment at anumang simulation script.
3. Mag-compile ng mga simulation model library.
4. Patakbuhin ang iyong simulator.

3.4.1. Pagtulad at Pag-verify ng Disenyo

Bilang default, ang editor ng parameter ay bumubuo ng mga script na tukoy sa simulator na naglalaman ng mga command para i-compile, i-elaborate, at gayahin ang mga Intel FPGA IP na modelo at simulation model library files. Maaari mong kopyahin ang mga command sa iyong simulation testbench script, o i-edit ang mga ito files upang magdagdag ng mga command para sa pag-compile, pag-elaborate, at pagtulad sa iyong disenyo at testbench.

Talahanayan 10. Intel FPGA IP Core Simulation Scripts

Simulator

File Direktoryo

ModelSim

_sim/tagapayo

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Script msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Pag-synthesize ng mga IP Core sa Iba pang EDA Tools
Opsyonal, gumamit ng isa pang suportadong EDA tool para mag-synthesize ng disenyo na kinabibilangan ng mga Intel FPGA IP core. Kapag nabuo mo ang IP core synthesis files para sa paggamit sa mga third-party na tool sa synthesis ng EDA, maaari kang lumikha ng isang lugar at pagtatantya ng timing netlist. Upang paganahin ang pagbuo, i-on ang Lumikha ng timing at mga pagtatantya ng mapagkukunan para sa mga third-party na tool sa synthesis ng EDA kapag kino-customize ang iyong variation ng IP.
Inilalarawan ng netlist ng pagtatantya ng lugar at timing ang IP core connectivity at architecture, ngunit hindi kasama ang mga detalye tungkol sa totoong functionality. Ang impormasyong ito ay nagbibigay-daan sa ilang mga third-party na tool sa synthesis upang mas mahusay na mag-ulat ng mga pagtatantya sa lugar at tiyempo. Bilang karagdagan, maaaring gamitin ng mga tool ng synthesis ang impormasyon sa timing upang makamit ang mga pag-optimize na hinihimok ng timing at pagbutihin ang kalidad ng mga resulta.
Ang software ng Intel Quartus Prime ay bumubuo ng _syn.v netlist file sa Verilog HDL format, anuman ang output file format na iyong tinukoy. Kung gagamitin mo ang netlist na ito para sa synthesis, dapat mong isama ang IP core wrapper file .v o .vhd sa iyong proyekto ng Intel Quartus Prime.

(7) Kung hindi mo na-set up ang EDA tool na opsyon– na nagbibigay-daan sa iyong magsimula ng mga third-party na EDA simulator mula sa Intel Quartus Prime software–patakbuhin ang script na ito sa ModelSim o QuestaSim simulator Tcl console (hindi sa Intel Quartus Prime software Tcl console) upang maiwasan ang anumang mga error.

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 17

3. Pagsisimula 683074 | 2022.04.28
3.6. Pinagsasama-sama ang Buong Disenyo
Maaari mong gamitin ang Start Compilation command sa Processing menu sa Intel Quartus Prime Pro Edition software para i-compile ang iyong disenyo.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 18

Magpadala ng Feedback

683074 | 2022.04.28 Magpadala ng Feedback

4. Functional na Paglalarawan

Larawan 5.

Ang F-Tile Serial Lite IV Intel FPGA IP ay binubuo ng MAC at Ethernet PCS. Nakikipag-ugnayan ang MAC sa mga pasadyang PCS sa pamamagitan ng mga interface ng MII.

Sinusuportahan ng IP ang dalawang modulation mode:
· PAM4–Nagbibigay ng 1 hanggang 12 bilang ng mga lane para sa pagpili. Ang IP ay palaging nagbibigay ng dalawang PCS channel para sa bawat lane sa PAM4 modulation mode.
· NRZ–Nagbibigay ng 1 hanggang 16 na bilang ng mga lane para sa pagpili.

Ang bawat modulation mode ay sumusuporta sa dalawang data mode:
· Basic mode–Ito ay isang purong streaming mode kung saan ipinapadala ang data nang walang startof-packet, empty cycle, at end-of-packet upang mapataas ang bandwidth. Kinukuha ng IP ang unang wastong data bilang simula ng isang pagsabog.

Basic Mode Data Transfer tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

ISO 9001:2015 Nakarehistro

4. Functional na Paglalarawan 683074 | 2022.04.28

Larawan 6.

· Full mode–Ito ang packet mode data transfer. Sa mode na ito, nagpapadala ang IP ng burst at isang cycle ng pag-sync sa simula at dulo ng isang packet bilang mga delimiter.

Buong Mode na Paglipat ng Data tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Kaugnay na Impormasyon · F-Tile Serial Lite IV Intel FPGA IP Overview sa pahina 6 · F-Tile Serial Lite IV Intel FPGA IP Design Halample Gabay sa Gumagamit

4.1. TX Datapath
Ang TX datapath ay binubuo ng mga sumusunod na bahagi: · MAC adapter · Control word insertion block · CRC · MII encoder · PCS block · PMA block

F-Tile Serial Lite IV Intel® FPGA IP User Guide 20

Magpadala ng Feedback

4. Functional na Paglalarawan 683074 | 2022.04.28
Larawan 7. TX Datapath

Mula sa lohika ng gumagamit

TX MAC

Avalon Streaming Interface

MAC Adapter

Kontrolin ang Pagpapasok ng Salita

CRC

MII Encoder

MII Interface Custom na mga PC
PCS at PMA

TX Serial Interface Sa Iba pang FPGA Device

4.1.1. TX MAC Adapter
Kinokontrol ng TX MAC adapter ang pagpapadala ng data sa logic ng user gamit ang Avalon® streaming interface. Sinusuportahan ng block na ito ang paghahatid ng impormasyon at kontrol ng daloy na tinukoy ng gumagamit.

Paglilipat ng Impormasyong Tinukoy ng Gumagamit

Sa Full mode, ang IP ay nagbibigay ng tx_is_usr_cmd signal na magagamit mo upang simulan ang cycle ng impormasyon na tinukoy ng user gaya ng XOFF/XON transmission sa logic ng user. Maaari mong simulan ang ikot ng paghahatid ng impormasyon na tinukoy ng gumagamit sa pamamagitan ng paggigiit ng signal na ito at paglilipat ng impormasyon gamit ang tx_avs_data kasama ang paggiit ng tx_avs_startofpacket at tx_avs_valid na mga signal. Ang block ay pagkatapos ay i-deasert ang tx_avs_ready para sa dalawang cycle.

Tandaan:

Ang tampok na impormasyon na tinukoy ng gumagamit ay magagamit lamang sa Full mode.

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 21

4. Functional na Paglalarawan 683074 | 2022.04.28

Larawan 8.

Kontrol sa Daloy

May mga kundisyon kung saan ang TX MAC ay hindi handang tumanggap ng data mula sa user logic tulad ng sa panahon ng link re-alignment process o kapag walang data na available para sa transmission mula sa user logic. Upang maiwasan ang pagkawala ng data dahil sa mga kundisyong ito, ginagamit ng IP ang tx_avs_ready signal upang kontrolin ang daloy ng data mula sa logic ng user. Inaalis ng IP ang signal kapag nangyari ang mga sumusunod na kondisyon:
· Kapag ang tx_avs_startofpacket ay iginiit, ang tx_avs_ready ay deasserted para sa isang ikot ng orasan.
· Kapag ang tx_avs_endofpacket ay iginiit, ang tx_avs_ready ay deasserted para sa isang ikot ng orasan.
· Kapag ang anumang ipinares na mga CW ay iginiit ang tx_avs_ready ay deasserted para sa dalawang cycle ng orasan.
· Kapag ang RS-FEC alignment marker insertion ay nangyari sa custom na PCS interface, ang tx_avs_ready ay deasserted para sa apat na clock cycle.
· Bawat 17 Ethernet core clock cycle sa PAM4 modulation mode at bawat 33 Ethernet core clock cycle sa NRZ modulation mode. Ang tx_avs_ready ay deasserted para sa isang clock cycle.
· Kapag ang lohika ng gumagamit ay nag-deasser tx_avs_valid habang walang paghahatid ng data.

Ang mga sumusunod na timing diagram ay halamples ng TX MAC adapter gamit ang tx_avs_ready para sa kontrol ng daloy ng data.

Flow Control na may tx_avs_valid Deassertion at START/END Pares CWs

tx_core_clkout

tx_avs_valid tx_avs_data

DN

D0

D1 D2 D3

Mga wastong signal ng dessert

D4

D5 D6

tx_avs_ready tx_avs_startofpacket

Handa na ang signal deasser para sa dalawang cycle para ipasok ang END-STRT CW

tx_avs_endofpacket

usrif_data

DN

D0

D1 D2 D3

D4

D5

CW_data

DN END STRT D0 D1 D2 D3 WALANG laman D4

F-Tile Serial Lite IV Intel® FPGA IP User Guide 22

Magpadala ng Feedback

4. Functional na Paglalarawan 683074 | 2022.04.28

Larawan 9.

Flow Control na may Alignment Marker Insertion
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

D0

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Larawan 10.

Ang Flow Control na may START/END Paired CWs ay Kasabay ng Alignment Marker Insertion

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

D0

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

WAKAS STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

01234

4.1.2. Control Word (CW) Insertion
Ang F-Tile Serial Lite IV Intel FPGA IP ay gumagawa ng mga CW batay sa mga input signal mula sa logic ng user. Ang mga CW ay nagsasaad ng mga packet delimiters, transmission status information o user data sa PCS block at sila ay nagmula sa XGMII control codes.
Ipinapakita ng sumusunod na talahanayan ang paglalarawan ng mga sinusuportahang CW:

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 23

4. Functional na Paglalarawan 683074 | 2022.04.28

Talahanayan 11.
START END ALIGN

Paglalarawan ng Mga Sinusuportahang CW

CW

Bilang ng mga Salita (1 salita

= 64 bits)

1

Oo

1

Oo

2

Oo

EMPTY_CYC

2

Oo

IDLE

1

Hindi

DATA

1

Oo

In-band

Paglalarawan
Simula ng data delimiter. Katapusan ng data delimiter. Control word (CW) para sa RX alignment. Walang laman na ikot sa isang paglilipat ng data. IDLE (wala sa banda). Payload.

Talahanayan 12. CW Field Description
Field RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

Paglalarawan
Nakareserbang field. Maaaring gamitin para sa hinaharap na extension. Nakatali sa 0.
Bilang ng mga wastong byte sa huling salita (64-bit). Ito ay isang 3bit na halaga. · 3'b000: 8 byte · 3'b001: 1 byte · 3'b010: 2 byte · 3'b011: 3 byte · 3'b100: 4 byte · 3'b101: 5 byte · 3'b110: 6 byte · 3'b111: 7 byte
Bilang ng mga hindi wastong salita sa dulo ng isang pagsabog.
Isinasaad ang RX Avalon streaming interface upang igiit ang isang end-of-packet na signal.
Isinasaad ang RX Avalon streaming interface upang igiit ang isang start-of-packet signal.
Isinasaad ang interface ng streaming ng RX Avalon upang igiit ang simula-ng-packet at isang dulo-ng-packet sa parehong cycle.
Suriin ang RX alignment.
Ang mga halaga ng nakalkulang CRC.
Isinasaad na ang control word (CW) ay naglalaman ng impormasyong tinukoy ng gumagamit.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 24

Magpadala ng Feedback

4. Functional na Paglalarawan 683074 | 2022.04.28

4.1.2.1. Start-of-burst CW

Figure 11. Start-of-burst CW Format

MAGSIMULA

63:56

RSVD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

channel

7:0

'hFB(START)

kontrol 7:0

0

0

0

0

0

0

0

1

Talahanayan 13.

Sa Full mode, maaari mong ipasok ang START CW sa pamamagitan ng paggiit ng tx_avs_startofpacket signal. Kapag iginiit mo lang ang signal ng tx_avs_startofpacket, nakatakda ang sop bit. Kapag iginiit mo ang parehong tx_avs_startofpacket at tx_avs_endofpacket signal, ang seop bit ay nakatakda.

SIMULAN ang CW Field Values
Field sop/seop
usr (8)
ihanay

Halaga

1

Depende sa tx_is_usr_cmd signal:

·

1: Kapag tx_is_usr_cmd = 1

·

0: Kapag tx_is_usr_cmd = 0

0

Sa Basic mode, ang MAC ay nagpapadala ng START CW pagkatapos i-deasserted ang pag-reset. Kung walang available na data, patuloy na nagpapadala ang MAC ng EMPTY_CYC na ipinares sa END at START CW hanggang sa magsimula kang magpadala ng data.

4.1.2.2. End-of-burst CW

Figure 12. End-of-burst CW Format

WAKAS

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

data 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

WALANG laman

7:0

RSVD

num_valid_bytes_eob

kontrol

7:0

1

0

0

0

0

0

0

0

(8) Ito ay sinusuportahan lamang sa Full mode.
Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 25

4. Functional na Paglalarawan 683074 | 2022.04.28

Talahanayan 14.

Ang MAC ay naglalagay ng END CW kapag ang tx_avs_endofpacket ay iginiit. Ang END CW ay naglalaman ng bilang ng mga wastong byte sa huling salita ng data at ang impormasyon ng CRC.

Ang halaga ng CRC ay isang 32-bit na resulta ng CRC para sa data sa pagitan ng START CW at ng data word bago ang END CW.

Ipinapakita ng sumusunod na talahanayan ang mga halaga ng mga field sa END CW.

END CW Field Values
Field eop CRC32 num_valid_bytes_eob

Halaga 1
CRC32 computed value. Bilang ng mga wastong byte sa huling salita ng data.

4.1.2.3. Alignment Pares CW

Figure 13. Alignment Paired CW Format

I-align ang CW Ipares sa START/END

64+8bits XGMII Interface

MAGSIMULA

63:56

RSVD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

kontrol 7:0

0

0

0

0

0

0

0

1

64+8bits XGMII Interface

WAKAS

63:56

'hFD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrol 7:0

1

0

0

0

0

0

0

0

Ang ALIGN CW ay isang ipinares na CW na may START/END o END/START CWs. Maaari mong ipasok ang ALIGN na ipinares na CW sa pamamagitan ng alinman sa paggigiit ng tx_link_reinit signal, itakda ang Alignment Period counter, o pagsisimula ng pag-reset. Kapag ang ALIGN paired CW ay ipinasok, ang align field ay nakatakda sa 1 upang simulan ang receiver alignment block upang suriin ang data alignment sa lahat ng lane.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 26

Magpadala ng Feedback

4. Functional na Paglalarawan 683074 | 2022.04.28

Talahanayan 15.

I-ALIGN ang CW Field Values
Pag-align ng field
eop sop usr seop

Halaga 1 0 0 0 0

4.1.2.4. Empty-cycle CW

Larawan 14. Empty-cycle CW Format

EMPTY_CYC Ipares sa END/START

64+8bits XGMII Interface

WAKAS

63:56

'hFD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

RSVD

7:0

RSVD

RSVD

kontrol 7:0

1

0

0

0

0

0

0

0

64+8bits XGMII Interface

MAGSIMULA

63:56

RSVD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kontrol 7:0

0

0

0

0

0

0

0

1

Talahanayan 16.

Kapag nag-deassert ka ng tx_avs_valid para sa dalawang cycle ng orasan sa panahon ng pagsabog, maglalagay ang MAC ng EMPTY_CYC CW na ipinares sa mga END/START CW. Maaari mong gamitin ang CW na ito kapag walang data na magagamit para sa paghahatid saglit.

Kapag nag-deassert ka ng tx_avs_valid para sa isang cycle, ang IP ay nagde-deasser ng tx_avs_valid nang dalawang beses sa panahon ng tx_avs_valid deassertion upang makabuo ng isang pares ng END/START CW.

EMPTY_CYC CW Field Values
Pag-align ng field
eop

Halaga 0 0

nagpatuloy...

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 27

4. Functional na Paglalarawan 683074 | 2022.04.28

Field sop usr seop

Halaga 0 0 0

4.1.2.5. Idle CW

Larawan 15. Idle CW Format

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

datos

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

kontrol 7:0

1

1

1

1

1

1

1

1

Ipinasok ng MAC ang IDLE CW kapag walang transmission. Sa panahong ito, mababa ang tx_avs_valid signal.
Magagamit mo ang IDLE CW kapag natapos ang burst transfer o nasa idle state ang transmission.

4.1.2.6. Data Word

Ang data word ay ang payload ng isang packet. Ang XGMII control bits ay nakatakda lahat sa 0 sa data word format.

Larawan 16. Format ng Salita ng Data

64+8 bits XGMII Interface

SALITA NG DATOS

63:56

data ng gumagamit 7

55:48

data ng gumagamit 6

47:40

data ng gumagamit 5

datos

39:32 31:24

data ng gumagamit 4 data ng gumagamit 3

23:16

data ng gumagamit 2

15:8

data ng gumagamit 1

7:0

data ng gumagamit 0

kontrol 7:0

0

0

0

0

0

0

0

0

4.1.3. TX CRC
Maaari mong paganahin ang TX CRC block gamit ang Enable CRC parameter sa IP Parameter Editor. Ang feature na ito ay sinusuportahan sa parehong Basic at Full mode.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 28

Magpadala ng Feedback

4. Functional na Paglalarawan 683074 | 2022.04.28

Idinaragdag ng MAC ang halaga ng CRC sa END CW sa pamamagitan ng paggigiit ng tx_avs_endofpacket signal. Sa BASIC mode, tanging ang ALIGN CW na ipinares sa END CW ang naglalaman ng valid na field ng CRC.
Ang TX CRC block ay nakikipag-ugnayan sa TX Control Word Insertion at TX MII Encode block. Kinakalkula ng TX CRC block ang CRC value para sa 64-bit na value per-cycle data simula sa START CW hanggang sa END CW.
Maaari mong igiit ang crc_error_inject signal upang sadyang sirain ang data sa isang partikular na lane upang lumikha ng mga error sa CRC.

4.1.4. TX MII Encoder

Pinangangasiwaan ng TX MII encoder ang packet transmission mula sa MAC hanggang sa TX PCS.

Ang sumusunod na figure ay nagpapakita ng pattern ng data sa 8-bit MII bus sa PAM4 modulation mode. Lumilitaw ang START at END CW nang isang beses sa bawat dalawang MII lane.

Figure 17. PAM4 Modulation Mode MII Data Pattern

CYCLE 1

CYCLE 2

CYCLE 3

CYCLE 4

CYCLE 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Ang sumusunod na figure ay nagpapakita ng pattern ng data sa 8-bit MII bus sa NRZ modulation mode. Ang START at END CW ay lilitaw sa bawat MII lane.

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 29

4. Functional na Paglalarawan 683074 | 2022.04.28

Figure 18. NRZ Modulation Mode MII Data Pattern

CYCLE 1

CYCLE 2

CYCLE 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS at PMA
Kino-configure ng F-Tile Serial Lite IV Intel FPGA IP ang F-tile transceiver sa Ethernet PCS mode.

4.2. RX Datapath
Ang RX datapath ay binubuo ng mga sumusunod na bahagi: · PMA block · PCS block · MII decoder · CRC · Deskew block · Control Word removal block

F-Tile Serial Lite IV Intel® FPGA IP User Guide 30

Magpadala ng Feedback

4. Functional na Paglalarawan 683074 | 2022.04.28
Larawan 19. RX Datapath

Sa lohika ng gumagamit na Avalon Streaming Interface
RX MAC
Kontrolin ang Pag-alis ng Salita
Deskew

CRC

MII Decoder

MII Interface Custom na mga PC
PCS at PMA

RX Serial Interface Mula sa Ibang FPGA Device
4.2.1. RX PCS at PMA
Kino-configure ng F-Tile Serial Lite IV Intel FPGA IP ang F-tile transceiver sa Ethernet PCS mode.
4.2.2. RX MII Decoder
Tinutukoy ng block na ito kung ang papasok na data ay naglalaman ng control word at mga alignment marker. Ang RX MII decoder ay naglalabas ng data sa anyo ng 1-bit valid, 1-bit marker indicator, 1bit control indicator, at 64-bit na data bawat lane.
4.2.3. RX CRC
Maaari mong paganahin ang TX CRC block gamit ang Enable CRC parameter sa IP Parameter Editor. Ang feature na ito ay sinusuportahan sa parehong Basic at Full mode. Nakikipag-interface ang RX CRC block sa RX Control Word Removal at RX MII Decoder blocks. Iginiit ng IP ang rx_crc_error signal kapag may nangyaring CRC error.

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 31

4. Functional na Paglalarawan 683074 | 2022.04.28
Tinatanggal ng IP ang rx_crc_error sa bawat bagong pagsabog. Ito ay isang output sa user logic para sa user logic error handling.
4.2.4. RX Deskew
Nakikita ng RX deskew block ang mga alignment marker para sa bawat lane at muling ini-align ang data bago ito ipadala sa RX CW removal block.
Maaari mong piliing hayaan ang IP core na awtomatikong i-align ang data para sa bawat lane kapag may naganap na error sa alignment sa pamamagitan ng pagtatakda ng parameter na I-enable ang Auto Alignment sa IP parameter Editor. Kung hindi mo pinagana ang tampok na awtomatikong pag-align, iginiit ng IP core ang rx_error signal upang ipahiwatig ang error sa pag-align. Dapat mong igiit ang rx_link_reinit upang simulan ang proseso ng pag-align ng lane kapag may naganap na error sa pag-align ng lane.
Nakikita ng RX deskew ang mga alignment marker batay sa isang state machine. Ang sumusunod na diagram ay nagpapakita ng mga estado sa RX deskew block.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 32

Magpadala ng Feedback

4. Functional na Paglalarawan 683074 | 2022.04.28

Larawan 20.

RX Deskew Lane Alignment State Machine na may Auto Alignment Enabled Flow Chart
Magsimula

IDLE

I-reset = 1 oo hindi

Lahat ng PCS

hindi

handa na ba ang mga lane?

oo

WAIT

Lahat ng sync marker no
nakita?
oo
I-align

hindi
oo Timeout?

oo
Nawala ang pagkakahanay?
walang Katapusan

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 33

4. Functional na Paglalarawan 683074 | 2022.04.28

Larawan 21.

RX Deskew Lane Alignment State Machine na may Auto Alignment Disabled Flow Chart
Magsimula

IDLE

I-reset = 1 oo hindi

Lahat ng PCS

hindi

handa na ba ang mga lane?

oo

oo
rx_link_reinit =1
walang ERROR

hindi oo Timeout?

WAIT
walang Lahat ng mga marker ng pag-sync
nakita?
oo ALIGN

oo
Nawala ang pagkakahanay?
hindi
Tapusin
1. Ang proseso ng alignment ay nagsisimula sa IDLE state. Ang block ay lumipat sa WAIT state kapag handa na ang lahat ng PCS lane at ang rx_link_reinit ay na-deasserted.
2. Sa WAIT state, sinusuri ng block ang lahat ng nakitang marker ay iginiit sa loob ng parehong cycle. Kung totoo ang kundisyong ito, lilipat ang block sa ALIGNED na estado.
3. Kapag ang block ay nasa ALIGNED na estado, ito ay nagpapahiwatig na ang mga linya ay nakahanay. Sa ganitong estado, patuloy na sinusubaybayan ng block ang pagkakahanay ng lane at tinitingnan kung ang lahat ng mga marker ay naroroon sa loob ng parehong cycle. Kung wala man lang isang marker sa parehong cycle at nakatakda ang parameter na Enable Auto Alignment, mapupunta ang block sa

F-Tile Serial Lite IV Intel® FPGA IP User Guide 34

Magpadala ng Feedback

4. Functional na Paglalarawan 683074 | 2022.04.28

IDLE na estado upang muling simulan ang proseso ng pag-align. Kung ang Paganahin ang Auto Alignment ay hindi nakatakda at hindi bababa sa isang marker ay wala sa parehong cycle, ang block ay mapupunta sa ERROR na estado at maghihintay para sa logic ng user na igiit ang rx_link_reinit signal upang simulan ang proseso ng pag-align ng lane.

Figure 22. Lane Realignment na may Enable Auto Alignment Enabled rx_core_clk

rx_link_up

rx_link_reinit

at_all_marker

Estado ng Deskew

ALGNED

IDLE

WAIT

ALGNED

AUTO_ALIGN = 1

Figure 23. Lane Realignment na may Enable Auto Alignment Disabled rx_core_clk

rx_link_up

rx_link_reinit

at_all_marker

Estado ng Deskew

ALGNED

ERROR

IDLE

WAIT

ALGNED

AUTO_ALIGN = 0
4.2.5. Pag-alis ng RX CW
Ang block na ito ay nagde-decode ng mga CW at nagpapadala ng data sa user logic gamit ang Avalon streaming interface pagkatapos alisin ang mga CW.
Kapag walang available na valid na data, tinatanggal ng RX CW removal block ang rx_avs_valid signal.
Sa FULL mode, kung nakatakda ang bit ng user, iginiit ng block na ito ang rx_is_usr_cmd signal at ang data sa unang clock cycle ay ginagamit bilang impormasyon o command na tinukoy ng user.
Kapag rx_avs_ready deassers at rx_avs_valid asserts, ang RX CW removal block ay bubuo ng error condition sa user logic.
Ang mga Avalon streaming signal na nauugnay sa block na ito ay ang mga sumusunod: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 35

4. Functional na Paglalarawan 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (magagamit lamang sa Full mode)
4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture
Ang F-Tile Serial Lite IV Intel FPGA IP ay may apat na clock input na bumubuo ng mga orasan sa iba't ibang bloke: · Transceiver reference clock (xcvr_ref_clk)–Input clock mula sa panlabas na orasan
mga chip o oscillator na bumubuo ng mga orasan para sa TX MAC, RX MAC, at TX at RX na custom na mga bloke ng PCS. Sumangguni sa Mga Parameter para sa suportadong frequency range. · TX core clock (tx_core_clk)–Ang orasan na ito ay hinango mula sa transceiver PLL ay ginagamit para sa TX MAC. Ang orasan na ito ay isa ring output clock mula sa F-tile transceiver upang kumonekta sa TX user logic. · RX core clock (rx_core_clk)–Ang orasan na ito ay hinango mula sa transceiver PLL ay ginagamit para sa RX deskew FIFO at RX MAC. Ang orasan na ito ay isa ring output clock mula sa F-tile transceiver upang kumonekta sa RX user logic. · Orasan para sa interface ng muling pagsasaayos ng transceiver (reconfig_clk)–pag-input ng orasan mula sa mga panlabas na circuit ng orasan o mga oscillator na bumubuo ng mga orasan para sa interface ng muling pagsasaayos ng F-tile transceiver sa parehong TX at RX datapath. Ang dalas ng orasan ay 100 hanggang 162 MHz.
Ang sumusunod na block diagram ay nagpapakita ng F-Tile Serial Lite IV Intel FPGA IP clock domain at ang mga koneksyon sa loob ng IP.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 36

Magpadala ng Feedback

4. Functional na Paglalarawan 683074 | 2022.04.28

Larawan 24.

F-Tile Serial Lite IV Intel FPGA IP Clock Architecture

Oscillator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Interface Clock
(reconfig_clk)

tx_core_clkout (kunekta sa lohika ng gumagamit)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Transceiver Reconfiguration Interface Clock

(reconfig_clk)

Oscillator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (kunekta sa lohika ng gumagamit)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

serial_link[n-1:0]

Deskew

TX

RX

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

Deskew FIFO

rx_core_clkout (kunekta sa lohika ng gumagamit)

rx_core_clk= clk_pll_div64[mid_ch]

Mga custom na PC

Mga custom na PC

serial_link[n-1:0]

RX

TX

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (kunekta sa lohika ng gumagamit)

Transceiver Ref Clock (xcvr_ref_clk)
Transceiver Ref Clock (xcvr_ref_clk)

Oscillator*

Oscillator*

Alamat

FPGA device
TX core clock domain
RX core clock domain
Transceiver reference clock domain Panlabas na device Data signal

4.4. I-reset at I-link ang Initialization
Ang MAC, F-tile Hard IP, at reconfiguration block ay may iba't ibang reset signal: · Ang TX at RX MAC blocks ay gumagamit ng tx_core_rst_n at rx_core_rst_n reset signal. · tx_pcs_fec_phy_reset_n at rx_pcs_fec_phy_reset_n reset signal drive
ang soft reset controller upang i-reset ang F-tile Hard IP. · Ang reconfiguration block ay gumagamit ng reconfig_reset reset signal.

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 37

4. Functional na Paglalarawan 683074 | 2022.04.28

Larawan 25. I-reset ang Arkitektura
Avalon Streaming Interface TX Data
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile na Hard IP

TX Serial Data RX Serial Data

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

I-reset ang Logic
Kaugnay na Impormasyon · I-reset ang Mga Alituntunin sa pahina 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Gabay sa Gumagamit
4.4.1. TX Reset at Initialization Sequence
Ang TX reset sequence para sa F-Tile Serial Lite IV Intel FPGA IP ay ang mga sumusunod: 1. Igiit ang tx_pcs_fec_phy_reset_n, tx_core_rst_n, at reconfig_reset
sabay-sabay na i-reset ang F-tile hard IP, MAC, at reconfiguration blocks. I-release ang tx_pcs_fec_phy_reset_n at i-reset ang reconfiguration pagkatapos maghintay ng tx_reset_ack upang matiyak na maayos na na-reset ang mga block. 2. Iginiit ng IP ang phy_tx_lanes_stable, tx_pll_locked, at phy_ehip_ready na mga senyales pagkatapos mailabas ang tx_pcs_fec_phy_reset_n reset, upang ipahiwatig na handa na ang TX PHY para sa paghahatid. 3. Ang signal ng tx_core_rst_n ay humihina pagkatapos tumaas ang signal ng phy_ehip_ready. 4. Ang IP ay magsisimulang magpadala ng mga IDLE na character sa MII interface kapag ang MAC ay wala sa pag-reset. Walang kinakailangan para sa TX lane alignment at skewing dahil ang lahat ng lane ay gumagamit ng parehong orasan. 5. Habang nagpapadala ng mga IDLE na character, iginiit ng MAC ang tx_link_up signal. 6. Ang MAC ay magsisimulang magpadala ng ALIGN na ipinares sa START/END o END/START CW sa isang nakapirming interval upang simulan ang proseso ng pag-align ng lane ng konektadong receiver.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 38

Magpadala ng Feedback

4. Functional na Paglalarawan 683074 | 2022.04.28

Larawan 26.

TX Reset at Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

1

tx_pcs_fec_phy_reset_n 1

3

reconfig_reset

1

3

reconfig_sl_reset

1

3

tx_reset_ack

2

tx_pll _naka-lock

4

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX Reset at Initialization Sequence
Ang RX reset sequence para sa F-Tile Serial Lite IV Intel FPGA IP ay ang mga sumusunod:
1. Igiit ang rx_pcs_fec_phy_reset_n, rx_core_rst_n, at reconfig_reset nang sabay-sabay upang i-reset ang F-tile hard IP, MAC, at reconfiguration blocks. Bitawan ang rx_pcs_fec_phy_reset_n at i-reset ang reconfiguration pagkatapos maghintay para sa rx_reset_ack upang matiyak na maayos na na-reset ang mga bloke.
2. Iginiit ng IP ang signal na phy_rx_pcs_ready pagkatapos mailabas ang custom na pag-reset ng PCS, upang ipahiwatig na handa na ang RX PHY para sa paghahatid.
3. Ang signal ng rx_core_rst_n ay humihina pagkatapos tumaas ang signal ng phy_rx_pcs_ready.
4. Sinisimulan ng IP ang proseso ng pag-align ng lane pagkatapos na i-release ang RX MAC reset at sa pagtanggap ng ALIGN na ipinares sa START/END o END/START CW.
5. Iginiit ng RX deskew block ang rx_link_up signal kapag nakumpleto na ang alignment para sa lahat ng lane.
6. Ang IP pagkatapos ay iginiit ang rx_link_up signal sa lohika ng user upang ipahiwatig na ang RX link ay handa na upang simulan ang pagtanggap ng data.

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 39

4. Functional na Paglalarawan 683074 | 2022.04.28

Figure 27. RX Reset at Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

1

rx_pcs_fec_phy_reset_n 1

reconfig_reset

1

reconfig_sl_reset

1

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Pagkalkula ng Rate ng Link at Kahusayan ng Bandwidth

Ang pagkalkula ng kahusayan ng bandwidth ng F-Tile Serial Lite IV Intel FPGA IP ay nasa ibaba:

Bandwidth efficiency = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Talahanayan 17. Paglalarawan ng Mga Variable ng Kahusayan ng Bandwidth

Variable

Paglalarawan

raw_rate burst_size

Ito ang bit rate na nakamit ng serial interface. raw_rate = SERDES width * transceiver clock frequency Halample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Halaga ng laki ng pagsabog. Upang kalkulahin ang average na kahusayan ng bandwidth, gumamit ng karaniwang halaga ng laki ng pagsabog. Para sa maximum na rate, gamitin ang maximum na halaga ng laki ng pagsabog.

burst_size_ovhd

Ang laki ng pagsabog ng overhead na halaga.
Sa Full mode, ang burst_size_ovhd value ay tumutukoy sa START at END na ipinares na mga CW.
Sa Basic mode, walang burst_size_ovhd dahil walang START at END na ipinares na CW.

align_marker_period

Ang halaga ng panahon kung saan inilalagay ang isang alignment marker. Ang halaga ay 81920 clock cycle para sa compilation at 1280 para sa mabilis na simulation. Ang halagang ito ay nakuha mula sa PCS hard logic.

align_marker_width srl4_align_period

Ang bilang ng mga cycle ng orasan kung saan ang isang wastong alignment marker signal ay pinananatiling mataas.
Ang bilang ng mga cycle ng orasan sa pagitan ng dalawang alignment marker. Maaari mong itakda ang halagang ito gamit ang parameter ng Alignment Period sa IP Parameter Editor.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 40

Magpadala ng Feedback

4. Functional na Paglalarawan 683074 | 2022.04.28
Ang mga kalkulasyon ng link rate ay nasa ibaba: Effective rate = bandwidth efficiency * raw_rate Makukuha mo ang maximum na frequency ng orasan ng user gamit ang sumusunod na equation. Ipinapalagay ng maximum na pagkalkula ng dalas ng orasan ng gumagamit ang tuluy-tuloy na streaming ng data at walang ikot ng IDLE na nangyayari sa lohika ng user. Ang rate na ito ay mahalaga kapag nagdidisenyo ng lohika ng gumagamit na FIFO upang maiwasan ang pag-apaw ng FIFO. Pinakamataas na dalas ng orasan ng gumagamit = epektibong rate / 64

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 41

683074 | 2022.04.28 Magpadala ng Feedback

5. Parameter

Talahanayan 18. F-Tile Serial Lite IV Intel FPGA IP Parameter Deskripsyon

Parameter

Halaga

Default

Paglalarawan

Pangkalahatang Pagpipilian sa Disenyo

Uri ng modulasyon ng PMA

· PAM4 · NRZ

PAM4

Piliin ang PCS modulation mode.

Uri ng PMA

· FHT · FGT

FGT

Pinipili ang uri ng transceiver.

rate ng data ng PMA

· Para sa PAM4 mode:
— FGT transceiver uri: 20 Gbps 58 Gbps
— Uri ng FHT transceiver: 56.1 Gbps, 58 Gbps, 116 Gbps
· Para sa NRZ mode:
— FGT transceiver uri: 10 Gbps 28.05 Gbps
— Uri ng FHT transceiver: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Tinutukoy ang epektibong rate ng data sa output ng transceiver na may kasamang transmission at iba pang mga overhead. Ang halaga ay kinakalkula ng IP sa pamamagitan ng pag-round up sa 1 decimal place sa Gbps unit.

PMA mode

· Duplex · Tx · Rx

Duplex

Para sa uri ng FHT transceiver, duplex lang ang sinusuportahang direksyon. Para sa uri ng FGT transceiver, ang sinusuportahang direksyon ay Duplex, Tx, at Rx.

Bilang ng PMA

· Para sa PAM4 mode:

2

mga lane

- 1 hanggang 12

· Para sa NRZ mode:

- 1 hanggang 16

Piliin ang bilang ng mga lane. Para sa simplex na disenyo, ang sinusuportahang bilang ng mga lane ay 1.

PLL reference na dalas ng orasan

· Para sa uri ng FHT transceiver: 156.25 MHz
· Para sa FGT transceiver type: 27.5 MHz 379.84375 MHz, depende sa napiling transceiver data rate.

· Para sa uri ng FHT transceiver: 156.25 MHz
· Para sa uri ng FGT transceiver: 165 MHz

Tinutukoy ang reference clock frequency ng transceiver.

System PLL

reference na orasan

dalas

170 MHz

Available lang para sa uri ng FHT transceiver. Tinutukoy ang reference na orasan ng System PLL at gagamitin bilang input ng F-Tile Reference at System PLL Clocks Intel FPGA IP upang buuin ang System PLL clock.

Dalas ng PLL ng system
Panahon ng Pag-align

— 128 65536

Paganahin ang RS-FEC

Paganahin

876.5625 MHz 128 Paganahin

Tinutukoy ang dalas ng orasan ng System PLL.
Tinutukoy ang alignment marker period. Ang halaga ay dapat na x2. I-on para paganahin ang feature na RS-FEC.
nagpatuloy...

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

ISO 9001:2015 Nakarehistro

5. Mga Parameter 683074 | 2022.04.28

Parameter

Halaga

Default

Paglalarawan

Huwag paganahin

Para sa PAM4 PCS modulation mode, palaging pinapagana ang RS-FEC.

User Interface

Streaming mode

· BUONG · BASIC

Puno

Piliin ang data streaming para sa IP.

Full: Ang mode na ito ay nagpapadala ng start-of-packet at end-of-packet cycle sa loob ng isang frame.

Basic: Isa itong purong streaming mode kung saan ipinapadala ang data nang walang panimulang packet, walang laman, at end-of-packet upang mapataas ang bandwidth.

Paganahin ang CRC

Payagan hindi payagan

Huwag paganahin

I-on para paganahin ang pagtuklas at pagwawasto ng error ng CRC.

Paganahin ang auto alignment

Payagan hindi payagan

Huwag paganahin

I-on para paganahin ang feature na awtomatikong pag-align ng lane.

Paganahin ang debug endpoint

Payagan hindi payagan

Huwag paganahin

Kapag NAKA-ON, ang F-Tile Serial Lite IV Intel FPGA IP ay may kasamang naka-embed na Debug Endpoint na panloob na kumokonekta sa Avalon memory-mapped interface. Ang IP ay maaaring magsagawa ng ilang mga pagsubok at debug function sa pamamagitan ng JTAG gamit ang System Console. Naka-off ang default na value.

Simplex Merging (Available lang ang setting ng parameter na ito kapag pinili mo ang FGT dual simplex na disenyo.)

Pinagana ang RSFEC sa ibang Serial Lite IV Simplex IP na inilagay sa parehong (mga) FGT channel

Payagan hindi payagan

Huwag paganahin

I-on ang opsyong ito kung kailangan mo ng pinaghalong configuration na naka-enable at naka-disable ang RS-FEC para sa F-Tile Serial Lite IV Intel FPGA IP sa isang dual simplex na disenyo para sa NRZ transceiver mode, kung saan parehong nakalagay ang TX at RX sa parehong FGT (mga) channel.

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 43

683074 | 2022.04.28 Magpadala ng Feedback

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals

6.1. Mga Signal ng Orasan

Talahanayan 19. Mga Senyales ng Orasan

Pangalan

Direksyon ng Lapad

Paglalarawan

tx_core_clkout

1

Output TX core clock para sa TX custom PCS interface, TX MAC at user logics in

ang TX datapath.

Ang orasan na ito ay nabuo mula sa custom na PCS block.

rx_core_clkout

1

Output RX core clock para sa RX custom PCS interface, RX deskew FIFO, RX MAC

at lohika ng user sa RX datapath.

Ang orasan na ito ay nabuo mula sa custom na PCS block.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

1

Input Transceiver reference clock.

Kapag ang uri ng transceiver ay nakatakda sa FGT, ikonekta ang orasan na ito sa output signal (out_refclk_fgt_0) ng F-Tile Reference at System PLL Clocks Intel FPGA IP. Kapag ang uri ng transceiver ay nakatakda sa FHT, kumonekta

ang orasan na ito sa output signal (out_fht_cmmpll_clk_0) ng F-Tile Reference at System PLL Clocks Intel FPGA IP.

Sumangguni sa Mga Parameter para sa suportadong frequency range.

1

Input Input clock para sa interface ng reconfiguration ng transceiver.

Ang dalas ng orasan ay 100 hanggang 162 MHz.

Ikonekta ang input clock signal na ito sa mga panlabas na clock circuit o oscillator.

1

Input Input clock para sa interface ng reconfiguration ng transceiver.

Ang dalas ng orasan ay 100 hanggang 162 MHz.

Ikonekta ang input clock signal na ito sa mga panlabas na clock circuit o oscillator.

out_systempll_clk_ 1

Input

System PLL na orasan.
Ikonekta ang orasan na ito sa output signal (out_systempll_clk_0) ng F-Tile Reference at System PLL Clocks Intel FPGA IP.

Mga Kaugnay na Parameter ng Impormasyon sa pahina 42

6.2. I-reset ang Mga Signal

Talahanayan 20. I-reset ang Mga Signal

Pangalan

Direksyon ng Lapad

tx_core_rst_n

1

Input

Clock Domain Asynchronous

rx_core_rst_n

1

Input

Asynchronous

tx_pcs_fec_phy_reset_n 1

Input

Asynchronous

Paglalarawan

Active-low reset signal. Nire-reset ang F-Tile Serial Lite IV TX MAC.

Active-low reset signal. Nire-reset ang F-Tile Serial Lite IV RX MAC.

Active-low reset signal.

nagpatuloy...

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

ISO 9001:2015 Nakarehistro

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Pangalan

Domain ng Orasan ng Direksyon ng Lapad

Paglalarawan

Nire-reset ang F-Tile Serial Lite IV TX custom PCS.

rx_pcs_fec_phy_reset_n 1

Input

Asynchronous

Active-low reset signal. Nire-reset ang F-Tile Serial Lite IV RX custom PCS.

reconfig_reset

1

Input

reconfig_clk Active-high reset signal.

Nire-reset ang Avalon memory-mapped interface reconfiguration block.

reconfig_sl_reset

1

Input reconfig_sl_clk Active-high reset signal.

Nire-reset ang Avalon memory-mapped interface reconfiguration block.

6.3. Mga signal ng MAC

Talahanayan 21.

Mga Signal ng TX MAC
Sa talahanayang ito, kinakatawan ng N ang bilang ng mga lane na itinakda sa editor ng parameter ng IP.

Pangalan

Lapad

Domain ng Orasan ng Direksyon

Paglalarawan

tx_avs_ready

1

Output tx_core_clkout Avalon streaming signal.

Kapag iginiit, ay nagpapahiwatig na ang TX MAC ay handa nang tumanggap ng data.

tx_avs_data

· (64*N)*2 (PAM4 mode)
· 64*N (NRZ mode)

Input

tx_core_clkout Avalon streaming signal. TX data.

tx_avs_channel

8

Input tx_core_clkout Avalon streaming signal.

Ang channel number para sa data na inililipat sa kasalukuyang cycle.

Ang signal na ito ay hindi available sa Basic mode.

tx_avs_valid

1

Input tx_core_clkout Avalon streaming signal.

Kapag iginiit, ipinapahiwatig na valid ang signal ng data ng TX.

tx_avs_startofpacket

1

Input tx_core_clkout Avalon streaming signal.

Kapag iginiit, ay nagpapahiwatig ng pagsisimula ng isang TX data packet.

Igiit para lamang sa isang ikot ng orasan para sa bawat pakete.

Ang signal na ito ay hindi available sa Basic mode.

tx_avs_endofpacket

1

Input tx_core_clkout Avalon streaming signal.

Kapag iginiit, ipinapahiwatig ang pagtatapos ng isang TX data packet.

Igiit para lamang sa isang ikot ng orasan para sa bawat pakete.

Ang signal na ito ay hindi available sa Basic mode.

tx_avs_empty

5

Input tx_core_clkout Avalon streaming signal.

Isinasaad ang bilang ng mga hindi wastong salita sa huling pagsabog ng TX data.

Ang signal na ito ay hindi available sa Basic mode.

tx_num_valid_bytes_eob

4

Input

tx_core_clkout

Isinasaad ang bilang ng mga wastong byte sa huling salita ng huling pagsabog. Ang signal na ito ay hindi available sa Basic mode.
nagpatuloy...

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Pangalan tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Lapad 1
1 1
N 5

Domain ng Orasan ng Direksyon

Paglalarawan

Input

tx_core_clkout

Kapag iginiit, ang signal na ito ay nagpapasimula ng isang ikot ng impormasyon na tinukoy ng gumagamit.
Igiit ang senyas na ito sa parehong ikot ng orasan gaya ng pagsasabing tx_startofpacket.
Ang signal na ito ay hindi available sa Basic mode.

Output tx_core_clkout Kapag iginiit, ay nagpapahiwatig na ang TX data link ay handa na para sa paghahatid ng data.

Output

tx_core_clkout

Kapag iginiit, ang signal na ito ay nagpapasimula ng muling pag-align ng mga lane.
Igiit ang signal na ito para sa isang ikot ng orasan upang ma-trigger ang MAC na magpadala ng ALIGN CW.

Input

tx_core_clkout Kapag iginiit, ang MAC ay nag-inject ng CRC32 error sa mga napiling lane.

Output tx_core_clkout Hindi ginagamit.

Ang sumusunod na timing diagram ay nagpapakita ng isang example ng TX data transmissions ng 10 salita mula sa user logic sa 10 TX serial lane.

Larawan 28.

TX Data Transmission Timing Diagram
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

Lane 0

…………

STRT 0 10

N-10 END STRT 0

Lane 1

…………

STRT 1 11

N-9 END STRT 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

Lane 9

…………

STRT 9 19

N-1 END STRT 9

N-1 END IDLE IDLE

Talahanayan 22.

Mga Signal ng RX MAC
Sa talahanayang ito, kinakatawan ng N ang bilang ng mga lane na itinakda sa editor ng parameter ng IP.

Pangalan

Lapad

Domain ng Orasan ng Direksyon

Paglalarawan

rx_avs_ready

1

Input rx_core_clkout Avalon streaming signal.

Kapag iginiit, ay nagpapahiwatig na ang lohika ng gumagamit ay handa nang tumanggap ng data.

rx_avs_data

(64*N)*2 (PAM4 mode)
64*N (NRZ mode)

Output

rx_core_clkout Avalon streaming signal. data ng RX.

rx_avs_channel

8

Output rx_core_clkout Avalon streaming signal.

Ang numero ng channel para sa pagiging data

natanggap sa kasalukuyang cycle.

Ang signal na ito ay hindi available sa Basic mode.

rx_avs_valid

1

Output rx_core_clkout Avalon streaming signal.

nagpatuloy...

F-Tile Serial Lite IV Intel® FPGA IP User Guide 46

Magpadala ng Feedback

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Pangalan

Lapad

Domain ng Orasan ng Direksyon

Paglalarawan

Kapag iginiit, ipinapahiwatig na valid ang signal ng data ng RX.

rx_avs_startofpacket

1

Output rx_core_clkout Avalon streaming signal.

Kapag iginiit, ay nagpapahiwatig ng pagsisimula ng isang RX data packet.

Igiit para lamang sa isang ikot ng orasan para sa bawat pakete.

Ang signal na ito ay hindi available sa Basic mode.

rx_avs_endofpacket

1

Output rx_core_clkout Avalon streaming signal.

Kapag iginiit, ipinapahiwatig ang pagtatapos ng isang RX data packet.

Igiit para lamang sa isang ikot ng orasan para sa bawat pakete.

Ang signal na ito ay hindi available sa Basic mode.

rx_avs_empty

5

Output rx_core_clkout Avalon streaming signal.

Isinasaad ang bilang ng mga hindi wastong salita sa huling pagsabog ng RX data.

Ang signal na ito ay hindi available sa Basic mode.

rx_num_valid_bytes_eob

4

Output

rx_core_clkout Isinasaad ang bilang ng mga wastong byte sa huling salita ng huling pagsabog.
Ang signal na ito ay hindi available sa Basic mode.

rx_is_usr_cmd

1

Output rx_core_clkout Kapag iginiit, ang signal na ito ay nagpapasimula ng isang user-

tinukoy na ikot ng impormasyon.

Igiit ang senyas na ito sa parehong ikot ng orasan gaya ng pagsasabing tx_startofpacket.

Ang signal na ito ay hindi available sa Basic mode.

rx_link_up

1

Output rx_core_clkout Kapag iginiit, ipinapahiwatig ang link ng RX data

ay handa na para sa pagtanggap ng data.

rx_link_reinit

1

Input rx_core_clkout Kapag iginiit, ang signal na ito ay magsisimula ng mga lane

muling pagkakahanay.

Kung hindi mo pinagana ang Paganahin ang Auto Alignment, igiit ang signal na ito para sa isang ikot ng orasan upang ma-trigger ang MAC na muling ihanay ang mga linya. Kung nakatakda ang Paganahin ang Auto Alignment, awtomatikong muling ihanay ng MAC ang mga linya.

Huwag igiit ang signal na ito kapag ang Enable Auto Alignment ay nakatakda.

rx_error

(N*2*2)+3 (PAM4 mode)
(N*2)*3 (NRZ mode)

Output

rx_core_clkout

Kapag iginiit, ay nagpapahiwatig ng mga kundisyon ng error na nangyari sa RX datapath.
· [(N*2+2):N+3] = Nagsasaad ng error sa PCS para sa partikular na lane.
· [N+2] = Nagsasaad ng error sa pagkakahanay. I-reinitialize ang alignment ng lane kung igiit ang bit na ito.
· [N+1]= Isinasaad na ang data ay ipinapasa sa lohika ng user kapag hindi pa handa ang lohika ng user.
· [N] = Nagsasaad ng pagkawala ng pagkakahanay.
· [(N-1):0] = Isinasaad na ang data ay naglalaman ng CRC error.

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

6.4. Mga Signal ng Reconfiguration ng Transceiver

Talahanayan 23.

Mga Signal ng Reconfiguration ng PCS
Sa talahanayang ito, kinakatawan ng N ang bilang ng mga lane na itinakda sa editor ng parameter ng IP.

Pangalan

Lapad

Domain ng Orasan ng Direksyon

Paglalarawan

reconfig_sl_read

1

Input reconfig_sl_ PCS reconfiguration read command

clk

mga senyales.

reconfig_sl_write

1

I-input ang reconfig_sl_ PCS reconfiguration write

clk

mga senyales ng utos.

reconfig_sl_address

14 bits + clogb2N

Input

reconfig_sl_ clk

Tinutukoy ang PCS reconfiguration Avalon memory-mapped interface address sa isang napiling lane.
Ang bawat lane ay may 14 bits at ang upper bits ay tumutukoy sa lane offset.
Example, para sa isang 4-lane na NRZ/PAM4 na disenyo, na may reconfig_sl_address[13:0] na tumutukoy sa halaga ng address:
· reconfig_sl_address[15:1 4] itinakda sa 00 = address para sa lane 0.
· reconfig_sl_address[15:1 4] itinakda sa 01 = address para sa lane 1.
· reconfig_sl_address[15:1 4] itinakda sa 10 = address para sa lane 2.
· reconfig_sl_address[15:1 4] itinakda sa 11 = address para sa lane 3.

reconfig_sl_readdata

32

Output reconfig_sl_ Tinutukoy ang data ng reconfiguration ng PCS

clk

na basahin sa pamamagitan ng isang handa na cycle sa a

napiling lane.

reconfig_sl_waitrequest

1

Output reconfig_sl_ Kumakatawan sa PCS reconfiguration

clk

Avalon memory-mapped interface

stalling signal sa isang napiling lane.

reconfig_sl_writedata

32

Input reconfig_sl_ Tinutukoy ang data ng reconfiguration ng PCS

clk

na isusulat sa isang write cycle sa a

napiling lane.

reconfig_sl_readdata_vali

1

d

Output

reconfig_sl_ Tinutukoy ang muling pagsasaayos ng PCS

clk

ang natanggap na data ay wasto sa isang napili

lane.

Talahanayan 24.

F-Tile Hard IP Reconfiguration Signals
Sa talahanayang ito, kinakatawan ng N ang bilang ng mga lane na itinakda sa editor ng parameter ng IP.

Pangalan

Lapad

Domain ng Orasan ng Direksyon

Paglalarawan

reconfig_read

1

Input reconfig_clk PMA reconfiguration read

mga senyales ng utos.

reconfig_write

1

I-input ang reconfig_clk PMA reconfiguration write

mga senyales ng utos.

reconfig_address

18 bits + clog2bN

Input

reconfig_clk

Tinutukoy ang PMA Avalon memorymapped interface address sa isang napiling lane.
nagpatuloy...

F-Tile Serial Lite IV Intel® FPGA IP User Guide 48

Magpadala ng Feedback

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Pangalan
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Lapad
32 1 32 1

Domain ng Orasan ng Direksyon

Paglalarawan

Sa parehong PAM4 ad NRZ mode, ang bawat lane ay may 18 bits at ang natitirang upper bits ay tumutukoy sa lane offset.
Example, para sa 4-lane na disenyo:
· reconfig_address[19:18] itinakda sa 00 = address para sa lane 0.
· reconfig_address[19:18] itinakda sa 01 = address para sa lane 1.
· reconfig_address[19:18] itinakda sa 10 = address para sa lane 2.
· reconfig_address[19:18] itinakda sa 11 = address para sa lane 3.

Output

reconfig_clk Tinutukoy ang data ng PMA na babasahin ng isang handa na cycle sa isang napiling lane.

Output

reconfig_clk Kumakatawan sa PMA Avalon na naka-memorya na interface ng stalling signal sa isang napiling lane.

Input

reconfig_clk Tinutukoy ang data ng PMA na isusulat sa isang write cycle sa isang napiling lane.

Output

reconfig_clk Tinutukoy ang PMA reconfiguration natanggap na data ay wasto sa isang napiling lane.

6.5. Mga Senyales ng PMA

Talahanayan 25.

Mga Senyales ng PMA
Sa talahanayang ito, kinakatawan ng N ang bilang ng mga lane na itinakda sa editor ng parameter ng IP.

Pangalan

Lapad

Domain ng Orasan ng Direksyon

Paglalarawan

phy_tx_lanes_stable

N*2 (PAM4 mode)
N (NRZ mode)

Output

Asynchronous Kapag iginiit, ay nagpapahiwatig na ang TX datapath ay handa nang magpadala ng data.

tx_pll_locked

N*2 (PAM4 mode)
N (NRZ mode)

Output

Asynchronous Kapag iginiit, ay nagpapahiwatig na ang TX PLL ay nakamit ang katayuan ng lock.

phy_ehip_ready

N*2 (PAM4 mode)
N (NRZ mode)

Output

Asynchronous

Kapag iginiit, ipinapahiwatig na ang custom na PCS ay nakumpleto ang panloob na pagsisimula at handa na para sa paghahatid.
Iginiit ng signal na ito pagkatapos ma-deasserted ang tx_pcs_fec_phy_reset_n at tx_pcs_fec_phy_reset_nare.

tx_serial_data

N

Output TX serial clock TX serial pins.

rx_serial_data

N

Ipasok ang RX serial clock RX serial pin.

phy_rx_block_lock

N*2 (PAM4 mode)
N (NRZ mode)

Output

Asynchronous Kapag iginiit, ay nagpapahiwatig na ang 66b block alignment ay natapos na para sa mga lane.

rx_cdr_lock

N*2 (PAM4 mode)

Output

Asynchronous

Kapag iginiit, ay nagpapahiwatig na ang mga na-recover na orasan ay naka-lock sa data.
nagpatuloy...

Magpadala ng Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Pangalanan ang phy_rx_pcs_ready phy_rx_hi_ber

Lapad

Domain ng Orasan ng Direksyon

Paglalarawan

N (NRZ mode)

N*2 (PAM4 mode)
N (NRZ mode)

Output

Asynchronous

Kapag iginiit, ay nagpapahiwatig na ang mga RX lane ng kaukulang Ethernet channel ay ganap na nakahanay at handang tumanggap ng data.

N*2 (PAM4 mode)
N (NRZ mode)

Output

Asynchronous

Kapag iginiit, ay nagpapahiwatig na ang RX PCS ng kaukulang Ethernet channel ay nasa HI BER na estado.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 50

Magpadala ng Feedback

683074 | 2022.04.28 Magpadala ng Feedback

7. Pagdidisenyo gamit ang F-Tile Serial Lite IV Intel FPGA IP

7.1. I-reset ang Mga Alituntunin
Sundin ang mga alituntunin sa pag-reset na ito upang ipatupad ang iyong pag-reset sa antas ng system.
· Itali ang tx_pcs_fec_phy_reset_n at rx_pcs_fec_phy_reset_n signal nang magkasama sa antas ng system upang i-reset ang TX at RX PCS nang sabay-sabay.
· Igiit ang tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, at reconfig_reset na mga signal sa parehong oras. Sumangguni sa Reset at Link Initialization para sa higit pang impormasyon tungkol sa IP reset at initialization sequence.
· Pindutin ang tx_pcs_fec_phy_reset_n, at mababa ang signal ng rx_pcs_fec_phy_reset_n, at mataas ang signal ng reconfig_reset at hintayin ang tx_reset_ack at rx_reset_ack na maayos na i-reset ang F-tile hard IP at ang mga bloke ng reconfiguration.
· Upang makamit ang mabilis na link-up sa pagitan ng mga FPGA device, i-reset ang konektadong F-Tile Serial Lite IV Intel FPGA IPs nang sabay. Sumangguni sa F-Tile Serial Lite IV Intel FPGA IP Design Halample User Guide para sa impormasyon tungkol sa pagsubaybay sa IP TX at RX link gamit ang toolkit.
Kaugnay na Impormasyon
· I-reset at I-link ang Initialization sa pahina 37
· F-Tile Serial Lite IV Intel FPGA IP Design Halample Gabay sa Gumagamit

7.2. Mga Alituntunin sa Paghawak ng Error

Inililista ng sumusunod na talahanayan ang mga alituntunin sa paghawak ng error para sa mga kundisyon ng error na maaaring mangyari sa disenyo ng F-Tile Serial Lite IV Intel FPGA IP.

Talahanayan 26. Kondisyon ng Error at Mga Alituntunin sa Paghawak

Kondisyon ng Error
Ang isa o higit pang mga lane ay hindi makakapagtatag ng komunikasyon pagkatapos ng isang takdang panahon.

Mga Alituntunin
Magpatupad ng time-out system para i-reset ang link sa antas ng application.

Nawalan ng komunikasyon ang isang lane pagkatapos maitatag ang komunikasyon.
Ang isang lane ay nawawalan ng komunikasyon sa panahon ng proseso ng deskew.

Maaaring mangyari ito pagkatapos o sa panahon ng mga yugto ng paglilipat ng data. Magpatupad ng pagtukoy ng pagkawala ng link sa antas ng application at i-reset ang link.
Ipatupad ang proseso ng link reinitialization para sa maling lane. Dapat mong tiyakin na ang board routing ay hindi lalampas sa 320 UI.

Pagkaka-align ng loss lane pagkatapos mai-align ang lahat ng lane.

Maaaring mangyari ito pagkatapos o sa mga yugto ng paglilipat ng data. Magpatupad ng pagtukoy ng pagkawala ng pagkakahanay ng lane sa antas ng aplikasyon para i-restart ang proseso ng pag-align ng lane.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

ISO 9001:2015 Nakarehistro

683074 | 2022.04.28 Magpadala ng Feedback

8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives

Ang mga bersyon ng IP ay pareho sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, ang mga IP core ay may bagong IP versioning scheme.

Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.

Bersyon ng Intel Quartus Prime
21.3

IP Core Bersyon 3.0.0

Gabay sa Gumagamit F-Tile Serial Lite IV Intel® FPGA IP User Guide

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

ISO 9001:2015 Nakarehistro

683074 | 2022.04.28 Magpadala ng Feedback

9. Kasaysayan ng Pagbabago ng Dokumento para sa F-Tile Serial Lite IV Intel FPGA IP User Guide

Bersyon ng Dokumento 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Bersyon ng Intel Quartus Prime
22.1
21.3 21.3 21.2

IP Bersyon 5.0.0
3.0.0 3.0.0 2.0.0

Mga pagbabago
· Na-update na Talahanayan: F-Tile Serial Lite IV Intel FPGA IP Features — Na-update na paglalarawan ng Paglipat ng Data na may karagdagang suporta sa rate ng FHT transceiver: 58G NRZ, 58G PAM4, at 116G PAM4
· Na-update na Talahanayan: F-Tile Serial Lite IV Intel FPGA IP Parameter Deskripsyon — Nagdagdag ng bagong parameter · System PLL reference clock frequency · I-enable ang debug endpoint — Na-update ang Values ​​para sa PMA data rate — Na-update na pagpapangalan ng parameter upang tumugma sa GUI
· Na-update ang paglalarawan para sa paglilipat ng data sa Talahanayan: F-Tile Serial Lite IV Intel FPGA IP Features.
· Pinalitan ang pangalan ng table name IP sa F-Tile Serial Lite IV Intel FPGA IP Parameter Deskripsyon sa seksyong Mga Parameter para sa kalinawan.
· Na-update na Talahanayan: Mga parameter ng IP: — Nagdagdag ng bagong parameter– pinagana ang RSFEC sa iba pang Serial Lite IV Simplex IP na inilagay sa parehong (mga) FGT channel. — Na-update ang mga default na halaga para sa sangguniang dalas ng orasan ng Transceiver.
Paunang paglabas.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

ISO 9001:2015 Nakarehistro

Mga Dokumento / Mga Mapagkukunan

intel F Tile Serial Lite IV Intel FPGA IP [pdf] Gabay sa Gumagamit
F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Gabay sa Gumagamit
F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

Mga sanggunian

Mag-iwan ng komento

Ang iyong email address ay hindi maipa-publish. Ang mga kinakailangang field ay minarkahan *