เนื้อหา ซ่อน
1 ไมโครคอนโทรลเลอร์ STMicroelectronics STM32H5 ระดับ
2 การแนะนำ
3 ข้อมูลทั่วไป
4 ICACHE และ DCACHE จบลงแล้วview
5 คุณสมบัติ ICACHE และ DCACHE
6 บทสรุป
7 เอกสาร / แหล่งข้อมูล
7.1 อ้างอิง

STMicroelectronics-โลโก้

ไมโครคอนโทรลเลอร์ STMicroelectronics STM32H5 ระดับ

STMicroelectronics-STM32H5-ซีรีส์-ไมโครคอนโทรลเลอร์-ผลิตภัณฑ์

การแนะนำ

หมายเหตุแอปพลิเคชันนี้อธิบายแคชคำสั่ง (ICACHE) และแคชข้อมูล (DCACHE) ซึ่งเป็นแคชแรกที่พัฒนาโดย STMicroelectronics ICACHE และ DCACHE ที่แนะนำบนบัส AHB ของโปรเซสเซอร์ Arm® Cortex®-M33 ถูกฝังอยู่ในไมโครคอนโทรลเลอร์ (MCU) STM32 ที่แสดงอยู่ในตารางด้านล่าง แคชเหล่านี้ช่วยให้ผู้ใช้ปรับปรุงประสิทธิภาพของแอปพลิเคชันและลดปริมาณการใช้เมื่อดึงคำสั่งและข้อมูลจากหน่วยความจำทั้งภายในและภายนอก หรือสำหรับการรับส่งข้อมูลจากหน่วยความจำภายนอก เอกสารนี้ให้ข้อมูลตัวอย่างทั่วไปampเพื่อเน้นคุณสมบัติ ICACHE และ DCACHE และอำนวยความสะดวกในการกำหนดค่า

ตารางที่ 1. ผลิตภัณฑ์ที่ใช้งานได้

พิมพ์ ซีรี่ส์ผลิตภัณฑ์
ไมโครคอนโทรลเลอร์ ซีรีส์ STM32H5, ซีรีส์ STM32L5, ซีรีส์ STM32U5

ข้อมูลทั่วไป

บันทึก:

หมายเหตุการใช้งานนี้ใช้กับไมโครคอนโทรลเลอร์ซีรีส์ STM32 ที่เป็นอุปกรณ์ที่ใช้แกนหลัก Arm® Cortex® Arm เป็นเครื่องหมายการค้าจดทะเบียนของ Arm Limited (หรือบริษัทในเครือ) ในสหรัฐอเมริกาและ/หรือที่อื่น ๆ

ICACHE และ DCACHE จบลงแล้วview

ส่วนนี้ให้ข้อมูลมากกว่าview ของอินเทอร์เฟซ ICACHE และ DCACHE ที่ฝังอยู่ในไมโครคอนโทรลเลอร์ที่ใช้แกน STM32 Arm® Cortex® ส่วนนี้ให้รายละเอียดเกี่ยวกับไดอะแกรม ICACHE และ DCACHE และการบูรณาการในสถาปัตยกรรมระบบ
สถาปัตยกรรมอัจฉริยะซีรีส์ STM32L5
สถาปัตยกรรมนี้ใช้บัสเมทริกซ์ซึ่งอนุญาตให้มาสเตอร์หลายตัว (Cortex-M33, ICACHE, DMA1/2 และ SDMMC1) เข้าถึงทาสหลายตัว (เช่น หน่วยความจำแฟลช, SRAM1/2, OCTOSPI1 หรือ FSMC) รูปภาพด้านล่างอธิบายสถาปัตยกรรมอัจฉริยะซีรีส์ STM32L5

รูปที่ 1. สถาปัตยกรรมอัจฉริยะซีรีส์ STM32L5

STMicroelectronics-STM32H5-ซีรี่ส์-ไมโครคอนโทรลเลอร์-fig-1

ประสิทธิภาพของ Cortex-M33 ได้รับการปรับปรุงโดยใช้อินเทอร์เฟซ ICACHE ขนาด 8 Kbyte ที่นำมาใช้กับบัส C-AHB เมื่อดึงโค้ดหรือข้อมูลจากหน่วยความจำภายใน (หน่วยความจำแฟลช, SRAM1 หรือ SRAM2) ผ่านบัสด่วน และจาก หน่วยความจำภายนอก (OCTOSPI1 หรือ FSMC) ผ่านบัสช้า
สถาปัตยกรรมอัจฉริยะซีรีส์ STM32U5
สถาปัตยกรรมนี้ใช้บัสเมทริกซ์ซึ่งอนุญาตให้มาสเตอร์หลายตัว (Cortex-M33, ICACHE, DCACHE, GPDMA, DMA2D และ SDMMCs, OTG_HS, LTDC, GPU2D, GFXMMU) เข้าถึงทาสหลายตัว (เช่น หน่วยความจำแฟลช, SRAM, BKPSRAM, HSPI/ OCTOSPI หรือ FSMC) รูปภาพด้านล่างอธิบายสถาปัตยกรรมอัจฉริยะซีรีส์ STM32U5

รูปที่ 2- สถาปัตยกรรมอัจฉริยะซีรีส์ STM32U5

STMicroelectronics-STM32H5-ซีรี่ส์-ไมโครคอนโทรลเลอร์-fig-2

อินเทอร์เฟซ Cortex-M33 และ GPU2D ต่างได้รับประโยชน์จากการใช้ CACHE

  • ICACHE ปรับปรุงประสิทธิภาพของ Cortex-M33 เมื่อดึงโค้ดหรือข้อมูลจากหน่วยความจำภายในผ่านบัสด่วน (หน่วยความจำแฟลช, SRAM) และจากหน่วยความจำภายนอกผ่านบัสช้า (OCTOSPI1/2 และ HSPI1 หรือ FSMC) DCACHE1 ปรับปรุงประสิทธิภาพเมื่อดึงข้อมูลจากหน่วยความจำภายในหรือภายนอกผ่าน s-bus (GFXMMU, OCTOSPI1/2 และ HSPI1 หรือ FSMC)
  •  DCACHE2 ปรับปรุงประสิทธิภาพของ GPU2D เมื่อดึงข้อมูลจากหน่วยความจำภายในและภายนอก (GFXMMU, หน่วยความจำแฟลช, SRAM, OCTOSPI1/2 และ HSPI1 หรือ FSMC) ผ่านบัสพอร์ต M0

สถาปัตยกรรมอัจฉริยะซีรีส์ STM32H5
สถาปัตยกรรมอัจฉริยะ STM32H523/H533, STM32H563/H573 และ STM32H562 สถาปัตยกรรมนี้ใช้บัสเมทริกซ์ซึ่งอนุญาตให้มาสเตอร์หลายตัว (Cortex-M33, ICACHE, DCACHE, GPDMAs, Ethernet และ SDMMC) เพื่อเข้าถึงทาสหลายตัว (เช่น หน่วยความจำแฟลช, SRAM, BKPSRAM , OCTOSPI และ FMC) รูปภาพด้านล่างอธิบายสถาปัตยกรรมอัจฉริยะซีรีส์ STM32H5

รูปที่ 3. สถาปัตยกรรมอัจฉริยะซีรีส์ STM32H563/H573 และ STM32H562

STMicroelectronics-STM32H5-ซีรี่ส์-ไมโครคอนโทรลเลอร์-fig-3

Cortex-M33 ได้รับประโยชน์จากการใช้ CACHE

  • ICACHE ปรับปรุงประสิทธิภาพของ Cortex-M33 เมื่อดึงรหัสหรือข้อมูลจากหน่วยความจำภายในผ่านบัสด่วน (หน่วยความจำแฟลช, SRAM) และจากหน่วยความจำภายนอกผ่านบัสช้า (OCTOSPI และ FMC)
  • DCACHE ปรับปรุงประสิทธิภาพเมื่อดึงข้อมูลจากหน่วยความจำภายนอกผ่านบัสช้า (OCTOSPI และ FMC)

สถาปัตยกรรมอัจฉริยะ STM32H503
สถาปัตยกรรมนี้ใช้บัสเมทริกซ์ซึ่งอนุญาตให้มาสเตอร์หลายตัว (Cortex-M33, ICACHE และ GPDMA) เข้าถึงทาสหลายตัว (เช่น หน่วยความจำแฟลช, SRAM และ BKPSRAM) รูปภาพด้านล่างอธิบายสถาปัตยกรรมอัจฉริยะซีรีส์ STM32H5

รูปที่ 4- สถาปัตยกรรมอัจฉริยะซีรีส์ STM32H503

STMicroelectronics-STM32H5-ซีรี่ส์-ไมโครคอนโทรลเลอร์-fig-4

Cortex-M33 ได้รับประโยชน์จากการใช้ CACHE

  • ICACHE ปรับปรุงประสิทธิภาพของ Cortex-M33 เมื่อดึงรหัสหรือข้อมูลจากหน่วยความจำภายในผ่านบัสด่วน (หน่วยความจำแฟลช, SRAM)

บล็อกไดอะแกรมของ ICACHE
แผนภาพบล็อก ICACHE แสดงไว้ในภาพด้านล่าง

รูปที่ 5. บล็อกไดอะแกรมของ ICACHE

STMicroelectronics-STM32H5-ซีรี่ส์-ไมโครคอนโทรลเลอร์-fig-5

หน่วยความจำ ICACHE ประกอบด้วย:

  • เดอะ TAG หน่วยความจำด้วย:
    • ที่อยู่ tags ที่ระบุว่าข้อมูลใดอยู่ในหน่วยความจำข้อมูลแคช
    • บิตความถูกต้อง
  •  หน่วยความจำข้อมูลซึ่งประกอบด้วยข้อมูลที่แคชไว้

แผนภาพบล็อก DCACHE
แผนภาพบล็อก DCACHE แสดงไว้ในภาพด้านล่าง

รูปที่ 6. แผนภาพบล็อก DCACHE

STMicroelectronics-STM32H5-ซีรี่ส์-ไมโครคอนโทรลเลอร์-fig-6

หน่วยความจำ DCACHE ประกอบด้วย:

  • เดอะ TAG หน่วยความจำด้วย:
    • ที่อยู่ tags ที่ระบุว่าข้อมูลใดอยู่ในหน่วยความจำข้อมูลแคช
    • บิตความถูกต้อง
    • บิตสิทธิพิเศษ
    • บิตสกปรก
  • หน่วยความจำข้อมูลซึ่งประกอบด้วยข้อมูลที่แคชไว้

คุณสมบัติ ICACHE และ DCACHE

ปรมาจารย์คู่
ICACHE เข้าถึงเมทริกซ์บัส AHB ผ่าน:

  • พอร์ตหลัก AHB หนึ่งพอร์ต: master1 (บัสด่วน)
  • พอร์ตหลัก AHB สองพอร์ต: master1 (บัสด่วน) และ master2 (บัสช้า)

คุณลักษณะนี้ช่วยให้การรับส่งข้อมูลถูกแยกออกเมื่อเข้าถึงขอบเขตหน่วยความจำที่แตกต่างกัน (เช่น หน่วยความจำแฟลชภายใน SRAM ภายใน และหน่วยความจำภายนอก) เพื่อลดปัญหาการค้างของ CPU ที่แคชพลาด ตารางต่อไปนี้สรุปขอบเขตหน่วยความจำและที่อยู่

ตารางที่ 2. ขอบเขตหน่วยความจำและแอดเดรส

อุปกรณ์ต่อพ่วง การเข้าถึงหน่วยความจำแบบแคชได้ เข้าถึงหน่วยความจำแบบแคชไม่ได้
 

 

พิมพ์

  

 

ชื่อ

  

 

ชื่อผลิตภัณฑ์และขนาดภูมิภาค

  

 

ชื่อรถบัส

  

ที่อยู่เริ่มต้นของภูมิภาคที่ไม่ปลอดภัย

 ที่อยู่เริ่มต้นของภูมิภาคที่สามารถเรียกได้ที่ปลอดภัยและไม่ปลอดภัย  

 

ชื่อรถบัส

  

ที่อยู่เริ่มต้นของภูมิภาคที่ไม่ปลอดภัย

 ที่อยู่เริ่มต้นของภูมิภาคที่สามารถเรียกได้ที่ปลอดภัยและไม่ปลอดภัย
 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ภายใน

  

 

 

 

 

 

 

แฟลช

 STM32H503 128 กิโลไบต์  

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ไอคาเช่

รถบัสด่วน

  

 

 

 

 

 

 

0x0800 0000

 ไม่มีข้อมูล  

 

 

 

 

 

 

ไม่มีข้อมูล

  

 

 

 

 

 

 

ไม่มีข้อมูล

  

 

 

 

 

 

 

ไม่มีข้อมูล
STM32L5

ซีรีส์/ STM32U535/ 545/ STM32H523/ 533

  

 

512 กิโลไบต์

  

 

 

 

 

 

0x0C00 0000
STM32U575/585

STM32H563/573/562

  

 

2MB
STM32U59x/

5Ax/5Fx/5Gx

 4MB
 

 

 

 

 

 

สแรม1

 STM32H503 16 กิโลไบต์  

 

 

 

 

 

0x0A00 0000

 ไม่มีข้อมูล  

 

 

 

 

 

 

 

เอส-บัส

  

 

 

 

 

 

0x2000 0000

  

 

 

 

 

 

0x3000 0000
STM32L5

series/ STM32U535/ 545/575/585

  

192 กิโลไบต์

  

 

 

 

 

0x0E00 0000
STM32H523/533 128 กิโลไบต์
STM32H563/573/562 256 กิโลไบต์
STM32U59x/

5Ax/5Fx/5Gx

 768 กิโลไบต์
 

 

 

 

สแรม2

 STM32H503

ชุด

 16 กิโลไบต์ 0x0A00 4000 ไม่มีข้อมูล 0x2000 4000 ไม่มีข้อมูล
STM32L5

series/ STM32U535/ 545/575/585

  

64 กิโลไบต์

  

0x0A03 0000

  

0x0E03 0000

  

0x2003 0000

  

0x3003 0000
STM32H523/533 64 กิโลไบต์  

0x0A04 0000

  

0x0E04 0000

  

0x2004 0000

  

0x3004 0000
อุปกรณ์ต่อพ่วง การเข้าถึงหน่วยความจำแบบแคชได้ เข้าถึงหน่วยความจำแบบแคชไม่ได้
 

 

 

 

 

 

 

 

 

ภายใน

  

 

สแรม2

 STM32H563/573/562 80 กิโลไบต์  

 

 

 

 

 

 

 

ไอคาเช่

รถบัสด่วน

 0x0A04 0000 0x0E04 0000  

 

 

 

 

 

 

 

 

 

 

 

 

 

 

เอส-บัส

 0x2004 0000 0x3004 0000
STM32U59x/

5Ax/5Fx/5Gx

 64 กิโลไบต์ 0x0A0C 0000 0x0E0C 0000 0x200C 0000 0x300C 0000
 

 

 

 

สแรม3

 STM32U575/585 512 กิโลไบต์ 0x0A04 0000 0x0E04 0000 0x2004 0000 0x3004 0000
STM32H523/533 64 กิโลไบต์  

 

0x0A05 0000

  

 

0x0E05 0000

  

 

0x2005 0000

  

 

0x3005 0000
STM32H563/573/562 320 กิโลไบต์
STM32U59x/

5Ax/5Fx/5Gx

 832 กิโลไบต์ 0x0A0D 0000 0x0E0D 0000 0x200D 0000 0x300D 0000
สแรม5 STM32U59x/

5Ax/5Fx/5Gx

 832 กิโลไบต์ 0x0A1A 0000 0x0E1A 0000 0x201A0000 0x301A0000
สแรม6 STM32U5Fx/

5Gx

 512 กิโลไบต์ 0x0A27 0000 0x0E27 0000 0x2027 0000  

 

 

 

 

 

 

 

 

 

 

 

ไม่มีข้อมูล
 

 

 

 

 

 

 

 

 

 

 

ภายนอก

 HSPI1 STM32U59x/

5Ax/5Fx/5Gx

  

 

 

 

 

 

 

 

 

 

 

256MB

  

 

 

 

 

 

 

 

 

 

ไอคาเช่

รถบัสช้า

(1)

  

 

 

 

 

 

ที่อยู่นามแฝงอยู่ในช่วง [0x0000 0000

เป็น 0x07FF FFFF] หรือ [0x1000 0000:0x1FFF

FFFF] กำหนดโดยคุณสมบัติการแมปใหม่

  

 

 

 

 

 

 

 

 

 

 

ไม่มีข้อมูล

 0xA000 0000
เอฟเอ็มซี เอสดีแรม STM32H563/573/562 0xC000 0000
 

ออคโตสปี1

ธนาคารไม่ปลอดภัย

 STM32L5/U5

ชุด

STM32H563/573/562

  

 

0x9000 0000
 

ธนาคารเอฟเอ็มซี 3

ไม่ปลอดภัย

 STM32L5/U5

ชุด

STM32H563/573/562

  

 

0x8000 0000
ออคโตสปี2

ธนาคารไม่ปลอดภัย

 STM32U575/

585/59x/5Ax/

5Fx/5Gx

  

0x7000 0000
 

ธนาคารเอฟเอ็มซี 1

ไม่ปลอดภัย

 STM32L5/U5

ชุด

STM32H563/573/562

  

 

0x6000 0000

1. จะถูกเลือกเมื่อทำการแมปขอบเขตดังกล่าวใหม่

ICACHE แบบ 1 ทางกับ 2 ทาง
ตามค่าเริ่มต้น ICACHE จะได้รับการกำหนดค่าในโหมดการทำงานแบบเชื่อมโยง (เปิดใช้งานสองวิธี) แต่สามารถกำหนดค่า ICACHE ในโหมดแมปโดยตรง (เปิดใช้งานทางเดียว) สำหรับแอปพลิเคชันที่ต้องการการใช้พลังงานต่ำมาก การกำหนดค่า ICACHE เสร็จสิ้นด้วยบิต WAYSEL ใน ICACHE_CR ดังนี้:

  • WAYSEL = 0: โหมดการทำงานที่แมปโดยตรง (ทางเดียว)
  • WAYSEL = 1 (ค่าเริ่มต้น): โหมดการทำงานแบบเชื่อมโยง (2 ทิศทาง)

ตารางที่ 3. ICACHE แบบ 1 ทางกับ 2 ทาง

พารามิเตอร์ ICACHE 1 ทาง ICACHE 2 ทาง
ขนาดแคช (Kbytes) 8(1)/32(2)
แคชได้หลายวิธี 1 2
ขนาดเส้นแคช 128 บิต (16 ไบต์)
จำนวนบรรทัดแคช 512(1)/2048(2) 256(1)/1024(2) ต่อเที่ยว
  1. สำหรับซีรีส์STM32L5/ซีรีส์STM32H5/STM32U535/545/575/585
  2. For STM32U59x/5Ax/5Fx/5Gx

ประเภทระเบิด
หน่วยความจำ Octo-SPI บางตัวรองรับ WRAP Burst ซึ่งให้ประโยชน์ของประสิทธิภาพของฟีเจอร์เน้นคำเป็นหลักที่สำคัญ สามารถกำหนดค่าประเภทการระเบิดของ ICACHE ของธุรกรรมหน่วยความจำ AHB สำหรับภูมิภาคที่แมปใหม่ได้ โดยจะใช้การระเบิดส่วนเพิ่มหรือการระเบิด WRAP โดยเลือกด้วยบิต HBURST ในการลงทะเบียน ICACHE_CRRx ความแตกต่างระหว่าง WRAP และการระเบิดส่วนเพิ่มมีดังต่อไปนี้ (ดูรูปเพิ่มเติม):

  • WRAP ระเบิด:
    • ขนาดบรรทัดแคช = 128 บิต
    • burst to start address = ที่อยู่คำของข้อมูลแรกที่ CPU ร้องขอ
  •  การระเบิดที่เพิ่มขึ้น:
    • ขนาดบรรทัดแคช = 128 บิต
    • ที่อยู่เริ่มต้นระเบิด = ที่อยู่ที่จัดแนวบนขอบเขตของบรรทัดแคชที่มีคำที่ร้องขอ

รูปที่ 7. การระเบิดแบบเพิ่มขึ้นเมื่อเทียบกับ WRAP

STMicroelectronics-STM32H5-ซีรี่ส์-ไมโครคอนโทรลเลอร์-fig-9

ภูมิภาคที่แคชได้และคุณสมบัติการแมปใหม่
ICACHE เชื่อมต่อกับ Cortex-M33 ผ่านบัส C-AHB และแคชขอบเขตโค้ดจากที่อยู่ [0x0000 0000 ถึง 0x1FFF FFFF] เนื่องจากความทรงจำภายนอกถูกแมปตามที่อยู่ในช่วง [0x6000 0000 ถึง 0xAFFF FFFF] ICACHE จึงรองรับคุณสมบัติการแมปที่อนุญาตให้ขอบเขตหน่วยความจำภายนอกใดๆ สามารถแมปใหม่ตามที่อยู่ในช่วง [0x0000 0000 ถึง 0x07FF FFFF] หรือ [0x1000 0000 ถึง 0x1FFF FFFF] และสามารถเข้าถึงได้ผ่านบัส C-AHB คุณสามารถแมปพื้นที่หน่วยความจำภายนอกใหม่ได้สูงสุดสี่ส่วนด้วยคุณสมบัตินี้ เมื่อภูมิภาคถูกแมปใหม่ การดำเนินการแมปจะเกิดขึ้นแม้ว่า ICACHE จะถูกปิดใช้งานหรือหากธุรกรรมไม่สามารถแคชได้ ผู้ใช้สามารถกำหนดขอบเขตหน่วยความจำที่แคชได้และตั้งโปรแกรมไว้ในหน่วยป้องกันหน่วยความจำ (MPU) ตารางด้านล่างสรุปการกำหนดค่าของหน่วยความจำซีรีส์ STM32L5 และ STM32U5

ตารางที่ 4. การกำหนดค่าหน่วยความจำซีรีส์ STM32L5 และ STM32U5

 

หน่วยความจำผลิตภัณฑ์

 สามารถแคชได้

(การเขียนโปรแกรม MPU)

 แมปใหม่ใน ICACHE

(การเขียนโปรแกรม ICACHE_CRRx)
หน่วยความจำแฟลช ใช่หรือไม่  

ไม่จำเป็น
เอสแรม ไม่แนะนำ
หน่วยความจำภายนอก (HSPI/ OCTOSPI หรือ FSMC) ใช่หรือไม่ จำเป็นหากผู้ใช้ต้องการดึงโค้ดภายนอกบนบัส C- AHB (หรือบนบัส S-AHB)

ประโยชน์ของการแมปหน่วยความจำภายนอก ICACHE ใหม่
อดีตampไฟล์ในรูปด้านล่างแสดงวิธีรับประโยชน์จากประสิทธิภาพที่ได้รับการปรับปรุงของ ICACHE ในระหว่างการประมวลผลโค้ดหรือการอ่านข้อมูลเมื่อเข้าถึงหน่วยความจำ Octo-SPI ภายนอกขนาด 8 เมกะไบต์ (เช่น หน่วยความจำแฟลชภายนอกหรือ RAM)

รูปที่ 8. การรีแมปหน่วยความจำ Octo-SPI เช่นample

STMicroelectronics-STM32H5-ซีรี่ส์-ไมโครคอนโทรลเลอร์-fig-7

จำเป็นต้องมีขั้นตอนต่อไปนี้เพื่อทำการแมปหน่วยความจำภายนอกนี้ใหม่:

การกำหนดค่า OCTOSPI สำหรับหน่วยความจำภายนอก

กำหนดค่าอินเทอร์เฟซ OCTOSPI เพื่อเข้าถึงหน่วยความจำภายนอกในโหมดแมปหน่วยความจำ (หน่วยความจำภายนอกจะถูกมองว่าเป็นหน่วยความจำภายในที่แมปในภูมิภาค [0x9000 0000 ถึง 0x9FFF FFFF]) เนื่องจากขนาดหน่วยความจำภายนอกคือ 8 Mbytes จึงเห็นได้ที่ขอบเขต [0x9000 0000 ถึง 0x907F FFFF] หน่วยความจำภายนอกในภูมิภาคนี้เข้าถึงได้ผ่าน S‑bus และไม่สามารถแคชได้ ขั้นตอนต่อไปจะแสดงการกำหนดค่า ICACHE เพื่อทำการแมปภูมิภาคนี้ใหม่
บันทึก: สำหรับการกำหนดค่า OCTOSPI ในโหมดแมปหน่วยความจำ โปรดดูหมายเหตุการใช้งาน อินเทอร์เฟซ Octo‑ SPI บนไมโครคอนโทรลเลอร์ STM32 (AN5050

การกำหนดค่า ICACHE เพื่อทำการแมปพื้นที่ที่แมปหน่วยความจำภายนอกใหม่
8 Mbytes ที่อยู่ในขอบเขต [0x9000 0000 ถึง 0x907F FFFF] จะถูกแมปใหม่ไปยังขอบเขต [0x1000 0000 ถึง 0x107F FFFF] จากนั้นสามารถเข้าถึงได้ผ่านบัสช้า (บัส ICACHE master2)

  • การกำหนดค่าการลงทะเบียน ICACHE_CR
    • ปิดการใช้งาน ICACHE ด้วย EN = 0
    • เลือก 1 ทางหรือ 2 ทาง (ขึ้นอยู่กับความต้องการใช้งาน) โดย WAYSEL = 0 หรือ 1 ตามลำดับ
  • การกำหนดค่าการลงทะเบียน ICACHE_CRRx (สูงสุดสี่ภูมิภาค x = 0 ถึง 3)
    • เลือกที่อยู่ฐาน 0x1000 0000 (ที่อยู่การแมปใหม่) ด้วย BASEADDR [28:21] = 0x80
    • เลือกขนาดพื้นที่ 8-Mbyte เพื่อทำการแมปใหม่ด้วย RSIZE[2:0] = 0x3
    • เลือกที่อยู่ที่ถูกแมปใหม่ 0x9000 0000 REMAPADDR[31:21] = 0x480
    • เลือกพอร์ต ICACHE AHB master2 สำหรับหน่วยความจำภายนอกที่มี MSTSEL = 1
    • เลือกประเภทการระเบิด WRAP ด้วย HBURST = 0
    • เปิดใช้งานการแมปใหม่สำหรับภูมิภาค x ด้วย REN = 1

รูปภาพต่อไปนี้แสดงวิธีการมองเห็นขอบเขตหน่วยความจำด้วย IAR หลังจากเปิดใช้งานการแมปใหม่

รูปที่ 9- การแมปขอบเขตหน่วยความจำใหม่ เช่นample

STMicroelectronics-STM32H5-ซีรี่ส์-ไมโครคอนโทรลเลอร์-fig-8

ขณะนี้หน่วยความจำภายนอกขนาด 8 เมกะไบต์ได้รับการแมปใหม่และสามารถเข้าถึงได้ผ่านภูมิภาค [0x1000 0000 ถึง 0x107F FFFF]

เปิดใช้งาน ICACHE

  • การกำหนดค่าการลงทะเบียน ICACHE_CR เปิดใช้งาน ICACHE ด้วย EN = 1

จอภาพชนแล้วพลาด
ICACHE มีจอภาพสองจอสำหรับการวิเคราะห์ประสิทธิภาพ: จอภาพ Hit 32 บิต และจอภาพ Miss 16 บิต

  • ตัวตรวจสอบการเข้าชมจะนับธุรกรรม AHB ที่สามารถแคชได้บนพอร์ตแคชทาสที่เข้าถึงเนื้อหา ICACHE (ข้อมูลที่ดึงออกมามีอยู่แล้วในแคช) ตัวนับการตรวจสอบการเข้าชมมีอยู่ในการลงทะเบียน ICACHE_HMONR
  • miss monitor นับธุรกรรม AHB ที่สามารถแคชได้บนพอร์ตแคชทาสที่พลาดเนื้อหา ICACHE (ข้อมูลที่ดึงมายังไม่มีอยู่ในแคช) ตัวนับจอภาพที่หายไปมีอยู่ในการลงทะเบียน ICACHE_MMONR

บันทึก:

จอภาพทั้งสองนี้จะไม่พันกันเมื่อถึงค่าสูงสุด จอภาพเหล่านี้ได้รับการจัดการจากบิตต่อไปนี้ในการลงทะเบียน ICACHE_CR:

  • บิต HITMEN (ตามลำดับบิต MISSMEN) เพื่อเปิด/หยุดการตรวจสอบการเข้าชม (พลาดตามลำดับ)
  • บิต HITMRST (บิต MISSMRST ตามลำดับ) เพื่อรีเซ็ตจอภาพ Hit (พลาดตามลำดับ) ตามค่าเริ่มต้น จอภาพเหล่านี้จะถูกปิดใช้งานเพื่อลดการใช้พลังงาน

การบำรุงรักษาไอคาเช่
ซอฟต์แวร์สามารถทำให้ ICACHE ใช้งานไม่ได้โดยการตั้งค่าบิต CACHEINV ในการลงทะเบียน ICACHE_CR การดำเนินการนี้จะทำให้แคชทั้งหมดเป็นโมฆะ ทำให้แคชว่างเปล่า ในขณะเดียวกัน หากเปิดใช้งานบางภูมิภาคที่แมปใหม่ คุณลักษณะการแมปจะยังคงทำงานอยู่ แม้ว่า ICACHE จะถูกปิดใช้งานก็ตาม เนื่องจาก ICACHE จัดการเฉพาะธุรกรรมการอ่านเท่านั้น และไม่ได้จัดการธุรกรรมการเขียน จึงไม่รับประกันความสอดคล้องกันในกรณีของการเขียน ดังนั้นซอฟต์แวร์จะต้องทำให้ ICACHE ใช้งานไม่ได้หลังจากการเขียนโปรแกรมภูมิภาค

การรักษาความปลอดภัยของไอคาเช่
ICACHE เป็นอุปกรณ์ต่อพ่วงที่ปลอดภัยซึ่งสามารถกำหนดค่าให้ปลอดภัยผ่านการลงทะเบียนการกำหนดค่าที่ปลอดภัย GTZC TZSC เมื่อมีการกำหนดค่าให้ปลอดภัย เฉพาะการเข้าถึงที่ปลอดภัยเท่านั้นที่ได้รับอนุญาตให้ลงทะเบียน ICACHE ICACHE ยังสามารถกำหนดค่าเป็นสิทธิพิเศษผ่านการลงทะเบียนการกำหนดค่าสิทธิ์ GTZC TZSC เมื่อกำหนดค่า ICACHE ให้เป็นสิทธิพิเศษ เฉพาะการเข้าถึงที่มีสิทธิพิเศษเท่านั้นที่ได้รับอนุญาตให้ลงทะเบียน ICACHE ตามค่าเริ่มต้น ICACHE จะไม่ปลอดภัยและไม่มีสิทธิพิเศษผ่าน GTZC TZSC

การจัดการเหตุการณ์และการขัดจังหวะ

ICACHE จัดการข้อผิดพลาดในการทำงานเมื่อตรวจพบ โดยการตั้งค่าสถานะ ERRF ใน ICACHE_SR การขัดจังหวะยังสามารถสร้างขึ้นได้หากบิต ERRIE ถูกตั้งค่าใน ICACHE_IER ในกรณีที่ ICACHE ใช้งานไม่ได้ เมื่อแคชไม่ว่างเสร็จสิ้น แฟล็ก BSYENDF จะถูกตั้งค่าใน ICACHE_SR การขัดจังหวะยังสามารถสร้างขึ้นได้หากบิต BSYENDIE ถูกตั้งค่าใน ICACHE_IER ตารางด้านล่างแสดงรายการการขัดจังหวะของ ICACHE และแฟล็กเหตุการณ์

ตารางที่ 5. บิตการขัดจังหวะของ ICACHE และการจัดการเหตุการณ์

ลงทะเบียน ชื่อบิต คำอธิบายบิต ประเภทการเข้าถึงบิต
 

ICACHE_SR

 ไม่ว่าง แคชดำเนินการการดำเนินการที่ไม่ถูกต้องทั้งหมด  

อ่านอย่างเดียว
บีวายเอ็นเอฟ การดำเนินการตรวจสอบแคชไม่ถูกต้องเสร็จสิ้นแล้ว
ข้อผิดพลาด เกิดข้อผิดพลาดระหว่างการดำเนินการแคช
 

ICACHE_IER

 เออร์รี่ เปิดใช้งานการขัดจังหวะสำหรับข้อผิดพลาดแคช  

อ่าน/เขียน
บีเซนดี เปิดใช้งานการขัดจังหวะในกรณีที่การดำเนินการใช้งานไม่ได้เสร็จสิ้น
 

ICACHE_FCR

 เซิร์ฟ ล้าง ERRF ใน ICACHE_SR  

เขียนเท่านั้น
CBSYENDF ล้าง BSYENDF ใน ICACHE_SR

คุณสมบัติ DCACHE
วัตถุประสงค์ของแคชข้อมูลคือการแคชโหลดข้อมูลหน่วยความจำภายนอกและการจัดเก็บข้อมูลที่มาจากโปรเซสเซอร์หรือจากอุปกรณ์ต่อพ่วงบัสมาสเตอร์อื่น DCACHE จัดการทั้งธุรกรรมการอ่านและเขียน
ปริมาณการใช้แคชของ DCACHE

DCACHE แคชหน่วยความจำภายนอกจากอินเทอร์เฟซพอร์ตหลักผ่านบัส AHB คำขอหน่วยความจำขาเข้าถูกกำหนดให้เป็นแคชตามแอตทริบิวต์การล็อกหน่วยความจำธุรกรรม AHB นโยบายการเขียน DCACHE ถูกกำหนดให้เป็นการเขียนผ่านหรือการเขียนกลับ ขึ้นอยู่กับคุณลักษณะหน่วยความจำที่กำหนดค่าโดย MPU เมื่อภูมิภาคได้รับการกำหนดค่าว่าไม่สามารถแคชได้ DCACHE จะถูกข้ามไป

 ตารางที่ 6. ความสามารถในการแคช DCACHE สำหรับธุรกรรม AHB

แอตทริบิวต์การค้นหา AHB แอตทริบิวต์บัฟเฟอร์ AHB ความสามารถในการแคช
0 X อ่านและเขียน: ไม่สามารถแคชได้
 

1

  

0

 อ่าน: แคชได้

เขียน: (แคชได้) การเขียนผ่าน
 

1

  

1

 อ่าน: แคชได้

เขียน: (แคชได้) การเขียนกลับ

ขอบเขตแคช DCACHE
สำหรับซีรีส์ STM32U5 นั้น อินเทอร์เฟซทาส DCACHE1 จะเชื่อมต่อกับ Cortex-M33 ผ่านบัส S-AHB และแคช GFXMMU, FMC และ HSPI/OCTOSPI อินเทอร์เฟซทาส DCACHE2 เชื่อมต่อกับ DMA2D ผ่านทางพอร์ตบัส M0 และแคชหน่วยความจำภายในและภายนอกทั้งหมด (ยกเว้น SRAM4 และ BRKPSRAM) สำหรับซีรีส์ STM32H5 นั้น อินเทอร์เฟซทาส DCACHE จะเชื่อมต่อกับ Cortex-M33 ผ่านหน่วยความจำภายนอก S-AHB ผ่าน FMC และ OCTOSPI

ตารางที่ 7. ขอบเขตและอินเตอร์เฟส DCACHE ที่สามารถแคชได้

ภูมิภาคที่อยู่หน่วยความจำแคชได้ อินเทอร์เฟซที่สามารถแคชได้ DCACHE1 อินเทอร์เฟซที่สามารถแคชได้ DCACHE2
GFXMMU X X
สแรม1  

 

 

ไม่มีข้อมูล

 X
สแรม2 X
สแรม3 X
สแรม5 X
สแรม6 X
HSPI1 X X
ออคโตสปี1 X X
ธนาคารเอฟเอ็มซี X X
ออคโตสปี2 X X

บันทึก

บางผลิตภัณฑ์ไม่รองรับอินเทอร์เฟซบางอย่าง อ้างอิงถึงรูปที่ 1 หรือคู่มืออ้างอิงผลิตภัณฑ์เฉพาะ
ประเภทระเบิด
เช่นเดียวกับ ICACHE DCACHE รองรับการระเบิดแบบเพิ่มและแบบห่อ (ดูหัวข้อ 3.1.3) สำหรับ DCACHE ประเภทการระเบิดจะถูกกำหนดค่าผ่านบิต HBURST ใน DCACHE_CR
การกำหนดค่า DCACHE
ในระหว่างการบู๊ต DCACHE จะถูกปิดใช้งานตามค่าเริ่มต้น ทำให้คำขอหน่วยความจำทาสถูกส่งต่อไปยังพอร์ตหลักโดยตรง หากต้องการเปิดใช้งาน DCACHE ต้องตั้งค่าบิต EN ในรีจิสเตอร์ DCACHE_CR มอนิเตอร์ที่พลาดไม่ได้ DCACHE ใช้มอนิเตอร์สี่ตัวสำหรับการวิเคราะห์ประสิทธิภาพแคช:

  • การตรวจสอบการเข้าถึงแบบ 32 บิต (R/W) สองตัว: นับจำนวนครั้งที่ CPU อ่านหรือเขียนข้อมูลในหน่วยความจำแคชโดยไม่สร้างธุรกรรมบนพอร์ตหลัก DCACHE (ข้อมูลมีอยู่แล้วในแคช) ตัวนับการตรวจติดตามการเข้าชม (R/W) มีจำหน่ายตามลำดับในรีจิสเตอร์ DCACHE_RHMONR และ DCACHE_WHMONR
  • จอภาพที่ขาดหายไป 16 บิต (R/W) สองตัว: นับจำนวนครั้งที่ CPU อ่านหรือเขียนข้อมูลในหน่วยความจำแคช และสร้างธุรกรรมบนพอร์ตหลัก DCACHE เพื่อโหลดข้อมูลจากขอบเขตหน่วยความจำ (ข้อมูลที่ดึงมาไม่ได้ มีอยู่แล้วในแคช) ตัวนับมอนิเตอร์พลาด (R/W) มีจำหน่ายตามลำดับในรีจิสเตอร์ DCACHE_RMMONR และ DCACHE_WMMONR

บันทึก:

จอภาพทั้งสี่นี้จะไม่พันกันเมื่อถึงค่าสูงสุด มอนิเตอร์เหล่านี้ได้รับการจัดการจากบิตต่อไปนี้ในรีจิสเตอร์ DCACHE_CR:

  • บิต WHITMAN (บิต WMISSMEN ตามลำดับ) เพื่อเปิด/หยุดการตรวจสอบการตีการเขียน (พลาดตามลำดับ)
  • บิต RHITMEN (บิต RMISSMEN ตามลำดับ) เพื่อเปิด/หยุดจอภาพการอ่าน (พลาดตามลำดับ)
  • บิต WHITMRST (บิต WMISSMRST ตามลำดับ) เพื่อรีเซ็ตมอนิเตอร์ Hit การเขียน (พลาดตามลำดับ)
  • บิต RHITMRST (ตามลำดับบิต RMISSMRST) เพื่อรีเซ็ตจอภาพที่อ่าน (พลาดตามลำดับ)

ตามค่าเริ่มต้น จอภาพเหล่านี้จะถูกปิดใช้งานเพื่อลดการใช้พลังงาน

การบำรุงรักษา DCACHE
DCACHE มีการดำเนินการบำรุงรักษาหลายอย่างที่สามารถกำหนดค่าผ่าน CACHECMD[2:0] ใน DCACHE_CR

  • 000: ไม่มีการดำเนินการ (ค่าเริ่มต้น)
  • 001: ช่วงที่สะอาด ทำความสะอาดช่วงหนึ่งในแคช
  • 010: ช่วงไม่ถูกต้อง ทำให้ช่วงที่กำหนดในแคชใช้ไม่ได้
  • 010: ช่วงที่สะอาดและไม่ถูกต้อง ทำความสะอาดและทำให้ช่วงใดช่วงหนึ่งในแคชใช้ไม่ได้

ช่วงที่เลือกได้รับการกำหนดค่าผ่าน:

  • การลงทะเบียน CMDSTARTADDR: ที่อยู่เริ่มต้นคำสั่ง
  • การลงทะเบียน CMDENDADDR: ที่อยู่สิ้นสุดคำสั่ง

บันทึก:

ต้องตั้งค่ารีจิสเตอร์นี้ก่อนที่จะเขียน CACHECMD การบำรุงรักษาคำสั่งแคชจะเริ่มต้นเมื่อมีการตั้งค่าบิต STARTCMD ในรีจิสเตอร์ DCACHE_CR นอกจากนี้ DCACHE ยังสนับสนุนการทำให้ CACHE ใช้งานไม่ได้โดยการตั้งค่าบิต CACHEINV ในรีจิสเตอร์ DCACHE_CR

การรักษาความปลอดภัย DCACHE
DCACHE เป็นอุปกรณ์ต่อพ่วงที่ปลอดภัยซึ่งสามารถกำหนดค่าให้ปลอดภัยผ่านการลงทะเบียนการกำหนดค่าที่ปลอดภัย GTZC TZSC เมื่อกำหนดค่าให้มีความปลอดภัย เฉพาะการเข้าถึงที่ปลอดภัยเท่านั้นที่ได้รับอนุญาตให้ลงทะเบียน DCACHE DCACHE ยังสามารถกำหนดค่าเป็นสิทธิพิเศษผ่านการลงทะเบียนการกำหนดค่าสิทธิ์ GTZC TZSC เมื่อ DCACHE ได้รับการกำหนดค่าเป็นสิทธิพิเศษ เฉพาะการเข้าถึงที่มีสิทธิพิเศษเท่านั้นที่จะได้รับอนุญาตให้ลงทะเบียน DCACHE ตามค่าเริ่มต้น DCACHE จะไม่ปลอดภัยและไม่มีสิทธิพิเศษผ่าน GTZC TZSC

การจัดการเหตุการณ์และการขัดจังหวะ
DCACHE จัดการข้อผิดพลาดในการทำงานเมื่อตรวจพบ โดยการตั้งค่าสถานะ ERRF ใน DCACHE_SR การขัดจังหวะยังสามารถสร้างขึ้นได้หากบิต ERRIE ถูกตั้งค่าใน DCACHE_IER ในกรณีที่ DCACHE ใช้งานไม่ได้ เมื่อแคชไม่ว่างเสร็จสิ้น แฟล็ก BSYENDF จะถูกตั้งค่าเป็น DCACHE_SR การขัดจังหวะยังสามารถสร้างขึ้นได้หากบิต BSYENDIE ถูกตั้งค่าใน DCACHE_IER สถานะคำสั่ง DCACHE สามารถตรวจสอบได้ผ่าน CMDENF และ BUSYCMDF ผ่าน DCACHE_SR นอกจากนี้ยังสามารถสร้างการขัดจังหวะได้หากบิต CMDENDIE ถูกตั้งค่าใน DCACHE_IER ตารางด้านล่างแสดงรายการการขัดจังหวะ DCACHE และแฟล็กเหตุการณ์

ตารางที่ 8. บิตการขัดจังหวะ DCACHE และการจัดการเหตุการณ์

ลงทะเบียน ลงทะเบียน คำอธิบายบิต ประเภทการเข้าถึงบิต
 

 

 

DCACHE_SR

 ไม่ว่าง แคชดำเนินการการดำเนินการที่ไม่ถูกต้องทั้งหมด  

 

 

อ่านอย่างเดียว
บีวายเอ็นเอฟ การดำเนินการที่ไม่ถูกต้องของแคชสิ้นสุดลงแล้ว
BUSYCMDF แคชดำเนินการคำสั่งช่วง
CMDENDF สิ้นสุดคำสั่งช่วง
ERRF เกิดข้อผิดพลาดระหว่างการดำเนินการแคช
 

DCACHE_IER

 เออร์รี่ เปิดใช้งานการขัดจังหวะสำหรับข้อผิดพลาดแคช  

อ่าน/เขียน
ซีเอ็มเดนดี เปิดใช้งานการขัดจังหวะเมื่อสิ้นสุดคำสั่งช่วง
บีเซนดี เปิดใช้งานการขัดจังหวะเมื่อสิ้นสุดการดำเนินการที่ไม่ถูกต้องทั้งหมด
 

DCACHE_FCR

 เซิร์ฟ ล้าง ERRF ใน DCACHE_SR  

เขียนเท่านั้น
CCMDENDF ล้างข้อมูล CMDENDF ใน DCACHE_SR
CBSYENDF ล้าง BSYENDF ใน DCACHE_SR

ประสิทธิภาพและการใช้พลังงานของ ICACHE และ DCACHE

การใช้ ICACHE และ DCACHE ปรับปรุงประสิทธิภาพของแอปพลิเคชันเมื่อเข้าถึงหน่วยความจำภายนอก ตารางต่อไปนี้แสดงผลกระทบของ ICACHE และ DCACHE ต่อการทำงานของ CoreMark® เมื่อเข้าถึงหน่วยความจำภายนอก

ตารางที่ 9. ประสิทธิภาพของ ICACHE และ DCACHE ในการดำเนินการ CoreMark พร้อมหน่วยความจำภายนอก

(1)
รหัส CoreMark ข้อมูลคอร์มาร์ค การกำหนดค่า ICACHE การกำหนดค่า DCACHE คะแนน CoreMark/Mhz
หน่วยความจำแฟลชภายใน SRAM ภายใน เปิดใช้งาน (2 ทาง) พิการ 3.89
หน่วยความจำแฟลชภายใน PSRAM Octo-SPI ภายนอก (S‑bus) เปิดใช้งาน (2 ทาง) เปิดใช้งานแล้ว 3.89
หน่วยความจำแฟลชภายใน PSRAM Octo-SPI ภายนอก (S‑bus) เปิดใช้งาน (2 ทาง) พิการ 0.48
แฟลช Octo-SPI ภายนอก (C-บัส) SRAM ภายใน เปิดใช้งาน (2 ทาง) พิการ 3.86
แฟลช Octo-SPI ภายนอก (C-บัส) SRAM ภายใน พิการ พิการ 0.24
หน่วยความจำแฟลชภายใน SRAM ภายใน พิการ พิการ 2.69

เงื่อนไขการทดสอบ:

  • ผลิตภัณฑ์ที่ใช้งานได้: STM32U575/585
  • ความถี่ของระบบ: 160 MHz.
  • หน่วยความจำ PSRAM Octo-SPI ภายนอก: 80 MHz (โหมด DTR)
  • หน่วยความจำแฟลช Octo-SPI ภายนอก: 80 MHz (โหมด STR)
  • คอมไพเลอร์: IAR V8.50.4
  • การดึงแฟลชภายในล่วงหน้า: เปิด

การใช้ ICACHE และ DCACHE ช่วยลดการใช้พลังงานเมื่อเข้าถึงหน่วยความจำภายในและภายนอก ตารางต่อไปนี้แสดงผลกระทบของ ICACHE ต่อการใช้พลังงานระหว่างการดำเนินการ CoreMark

ตารางที่ 10. การดำเนินการ CoreMark ICACHE ส่งผลกระทบต่อการใช้พลังงาน

การกำหนดค่า ICACHE การใช้พลังงานของ MCU (mA)
เปิดใช้งาน (2 ทาง) 7.60
เปิดใช้งาน (ทางเดียว) 7.13
พิการ 8.89
  1. เงื่อนไขการทดสอบ:
    • ผลิตภัณฑ์ที่ใช้งานได้: STM32U575/585
    • รหัส CoreMark: หน่วยความจำแฟลชภายใน
    • ข้อมูล CoreMark: SRAM ภายใน
    • หน่วยความจำแฟลชภายใน ดึงข้อมูลล่วงหน้า: เปิด
    • ความถี่ของระบบ: 160 MHz.
    • คอมไพเลอร์: IAR V8.32.2
    • เล่มที่tagช่วงอี: 1.
    • SMPS: เปิด
  2. การกำหนดค่าการเชื่อมโยงชุดทางมีประสิทธิภาพมากกว่าการกำหนดค่าการเชื่อมโยงชุดทางเดียวสำหรับโค้ดที่ไม่สามารถโหลดได้อย่างสมบูรณ์ในแคช ในขณะเดียวกัน แคชที่เชื่อมโยงแบบตั้งค่าทางเดียวมักจะประหยัดพลังงานมากกว่าแคชที่เชื่อมโยงแบบตั้งค่าแบบ 1 ทางเกือบทุกครั้ง แต่ละโค้ดจะต้องได้รับการประเมินทั้งในการกำหนดค่าการเชื่อมโยง เพื่อเลือกการแลกเปลี่ยนที่ดีที่สุดระหว่างประสิทธิภาพและการใช้พลังงาน การเลือกขึ้นอยู่กับลำดับความสำคัญของผู้ใช้

บทสรุป

แคชแรกที่พัฒนาโดย STMicroelectronics, ICACHE และ DCACHE สามารถแคชหน่วยความจำภายในและภายนอกได้ โดยนำเสนอการปรับปรุงประสิทธิภาพสำหรับการรับส่งข้อมูลและการดึงคำสั่ง เอกสารนี้แสดงคุณสมบัติต่างๆ ที่สนับสนุนโดย ICACHE และ DCACHE ความเรียบง่ายในการกำหนดค่าและความยืดหยุ่นทำให้ต้นทุนการพัฒนาลดลงและมีเวลาออกสู่ตลาดเร็วขึ้น

ประวัติการแก้ไข

ตารางที่ 11 ประวัติการแก้ไขเอกสาร

วันที่ เวอร์ชัน การเปลี่ยนแปลง
10 ต.ค. 2019 1 การเปิดตัวครั้งแรก
 

 

27 ก.พ. 2020

  

 

2

 อัปเดต :

• ตารางที่ 2. ขอบเขตหน่วยความจำและที่อยู่

• ส่วนที่ 2.1.7 การบำรุงรักษา ICACHE

• ส่วนที่ 2.1.8 การรักษาความปลอดภัย ICACHE
 

 

 

 

7 ธ.ค. 2021

  

 

 

 

3

 อัปเดต :

• ชื่อเอกสาร

• การแนะนำ

• ส่วนที่ 1 ICACHE และ DCACHE จบแล้วview

• ส่วนที่ 4 เพิ่มข้อสรุป:

• ส่วนที่ 2 คุณสมบัติ ICACHE และ DCACHE

• ส่วนที่ 3 ประสิทธิภาพและการใช้พลังงานของ ICACHE และ DCACHE
 

 

 

 

 

 

15 ก.พ. 2023

  

 

 

 

 

 

4

 อัปเดต :

-         ส่วนที่ 2.2: สถาปัตยกรรมอัจฉริยะซีรีส์ STM32U5

-         ส่วนที่ 2.5: แผนภาพบล็อก DCACHE

-         ส่วนที่ 3.1.1: ปรมาจารย์คู่

-         ส่วนที่ 3.1.2: ICACHE แบบ 1 ทางกับ 2 ทาง

-         ส่วนที่ 3.1.4: ภูมิภาคที่แคชได้และคุณลักษณะการแมปใหม่

-         ส่วนที่ 3.2: คุณสมบัติ DCACHE

-         ส่วนที่ 3.2.2: ขอบเขตแคช DCACHE

-         ส่วนที่ 4: ประสิทธิภาพและการใช้พลังงานของ ICACHE และ DCACHE เพิ่ม:

-         ส่วนที่ 1: ข้อมูลทั่วไป
 

11 มี.ค. 2024

  

5

 อัปเดต :

-         ส่วนที่ 2.3: สถาปัตยกรรมอัจฉริยะซีรีส์ STM32H5

-         ส่วนที่ 3.1.1: ปรมาจารย์คู่

หมายเหตุสำคัญ - โปรดอ่านอย่างละเอียด
STMicroelectronics NV และบริษัทในเครือ (“ST”) ขอสงวนสิทธิ์ในการเปลี่ยนแปลง แก้ไข ปรับปรุง ดัดแปลง และปรับปรุงผลิตภัณฑ์ ST และ/หรือเอกสารนี้ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ ผู้ซื้อควรได้รับข้อมูลที่เกี่ยวข้องล่าสุดเกี่ยวกับผลิตภัณฑ์ ST ก่อนทำการสั่งซื้อ จำหน่ายผลิตภัณฑ์ ST ตามข้อกำหนดและเงื่อนไขการขายของ ST ณ เวลาที่รับทราบคำสั่งซื้อ ผู้ซื้อมีหน้าที่รับผิดชอบแต่เพียงผู้เดียวในการเลือก การเลือก และการใช้ผลิตภัณฑ์ ST และ ST จะไม่รับผิดชอบต่อความช่วยเหลือในการสมัครหรือการออกแบบผลิตภัณฑ์ของผู้ซื้อ ST ไม่มีการอนุญาตทั้งโดยชัดแจ้งหรือโดยนัยต่อสิทธิ์ในทรัพย์สินทางปัญญาใดๆ การขายต่อผลิตภัณฑ์ ST ด้วยข้อกำหนดที่แตกต่างจากข้อมูลที่กำหนดไว้ในที่นี้จะทำให้การรับประกันใด ๆ ที่ได้รับจาก ST สำหรับผลิตภัณฑ์ดังกล่าวเป็นโมฆะ ST และโลโก้ ST เป็นเครื่องหมายการค้าของ ST สำหรับข้อมูลเพิ่มเติมเกี่ยวกับเครื่องหมายการค้า ST โปรดดูที่ www.st.com/trademarks ชื่อผลิตภัณฑ์หรือบริการอื่น ๆ ทั้งหมดเป็นทรัพย์สินของเจ้าของที่เกี่ยวข้อง ข้อมูลในเอกสารนี้จะแทนที่และแทนที่ข้อมูลที่ให้ไว้ก่อนหน้านี้ในเอกสารฉบับก่อนหน้านี้ © 2024 STMicroelectronics – สงวนลิขสิทธิ์

เอกสาร / แหล่งข้อมูล

ไมโครคอนโทรลเลอร์ STMicroelectronics STM32H5 ระดับ [พีดีเอฟ] คู่มือการใช้งาน
ไมโครคอนโทรลเลอร์ซีรีส์ STM32H5, STM32H5, ไมโครคอนโทรลเลอร์ซีรีส์, ไมโครคอนโทรลเลอร์

อ้างอิง

ฝากความคิดเห็น

ที่อยู่อีเมลของคุณจะไม่ถูกเผยแพร่ ช่องที่ต้องกรอกข้อมูลมีเครื่องหมาย *