Ф Тиле Сериал Лите ИВ Интел ФПГА ИП Упутство за употребу

Садржај сакрити

Ф Тиле Сериал Лите ИВ Интел ФПГА ИП

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП Упутство за употребу
Ажурирано за Интел® Куартус® Приме Десигн Суите: 22.1 ИП верзија: 5.0.0

Онлине верзија Пошаљи повратне информације

УГ-20324

ИД: 683074 Верзија: 2022.04.28

Садржај
Садржај
1. О Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП корисничком водичу……………………………………….. 4
2. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Оверview……………………………………………………………………. 6 2.1. Информације о издању………………………………………………………………………………………………..7 2.2. Подржане карактеристике……………………………………………………………………………………………….. 7 2.3. Ниво подршке за ИП верзију………………………………………………………………………………………..8 2.4. Подршка за степен брзине уређаја…………………………………………………………………………………..8 2.5. Коришћење ресурса и кашњење……………………………………………………………………9 2.6. Ефикасност пропусног опсега……………………………………………………………………………………………. 9
3. Почетак……………………………………………………………………………………………………………. 11 3.1. Инсталирање и лиценцирање Интел ФПГА ИП језгара…………………………………………………… 11 3.1.1. Интел ФПГА ИП Евалуатион Моде……………………………………………………………. 11 3.2. Одређивање ИП параметара и опција………………………………………………………… 14 3.3. Генерисан File Структура……………………………………………………………………………………… 14 3.4. Симулација Интел ФПГА ИП језгара…………………………………………………………………… 16 3.4.1. Симулација и верификација дизајна………………………………………………….. 17 3.5. Синтетизација ИП језгара у другим ЕДА алатима…………………………………………………………. 17 3.6. Састављање пуног дизајна……………………………………………………………………………………..18
4. Опис функционалности………………………………………………………………………………………………….. 19 4.1. ТКС Датапатх…………………………………………………………………………………………………………………..20 4.1.1. ТКС МАЦ адаптер……………………………………………………………………………………….. 21 4.1.2. Уметање контролне речи (ЦВ)……………………………………………………………………… 23 4.1.3. ТКС ЦРЦ……………………………………………………………………………………………………28 4.1.4. ТКС МИИ енкодер……………………………………………………………………………………….29 4.1.5. ТКС ПЦС и ПМА……………………………………………………………………………………….. 30 4.2. РКС Датапатх………………………………………………………………………………………………………. 30 4.2.1. РКС ПЦС и ПМА……………………………………………………………………………………….. 31 4.2.2. РКС МИИ декодер……………………………………………………………………………………… 31 4.2.3. РКС ЦРЦ……………………………………………………………………………………………….. 31 4.2.4. РКС Дескев…………………………………………………………………………………….32 4.2.5. РКС ЦВ уклањање…………………………………………………………………………………………35 4.3. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП архитектура сата…………………………………………. 36 4.4. Ресетовање и иницијализација везе……………………………………………………………………………………..37 4.4.1. Редослед ТКС ресетовања и иницијализације……………………………………………………………. 38 4.4.2. Редослед ресетовања и иницијализације РКС-а……………………………………………………………. 39 4.5. Прорачун брзине везе и ефикасности пропусног опсега………………………………………………….. 40
5. Параметри…………………………………………………………………………………………………………………. 42
6. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП сигнали интерфејса……………………………………………….. 44 6.1. Сигнали сата……………………………………………………………………………………………………….44 6.2. Ресет сигнали……………………………………………………………………………………………………… 44 6.3. МАЦ сигнали……………………………………………………………………………………………………….. 45 6.4. Сигнали реконфигурације примопредајника………………………………………………………………………… 48 6.5. ПМА сигнали……………………………………………………………………………………………………….. 49

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 2

Пошаљите повратне информације

Садржај
7. Пројектовање са Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП………………………………………………… 51 7.1. Смернице за ресетовање………………………………………………………………………………………………….. 51 7.2. Смернице за руковање грешкама………………………………………………………………………………………..51
8. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП кориснички водич Архива…………………………………………. 52 9. Историја ревизија документа за Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Упутство за кориснике………53

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 3

683074 | 2022.04.28 Пошаљи повратну информацију

1. О Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП корисничком водичу

Овај документ описује ИП карактеристике, опис архитектуре, кораке за генерисање и смернице за дизајнирање Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП користећи Ф-тиле примопредајнике у Интел АгилекТМ уређајима.

Предвиђена публика

Овај документ је намењен следећим корисницима:
· Дизајнирајте архитекте за избор ИП-а током фазе планирања дизајна на нивоу система
· Дизајнери хардвера када интегришу ИП у свој дизајн на нивоу система
· Инжењери за валидацију током фаза симулације на нивоу система и валидације хардвера

Повезани документи

Следећа табела наводи друге референтне документе који се односе на Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП.

Табела 1.

Повезани документи

Референца

Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Десигн Екampле Корисничко упутство

Лист са подацима о Интел Агилек уређају

Опис
Овај документ пружа генерисање, упутства за употребу и функционални опис Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП дизајн екampлес у Интел Агилек уређајима.
Овај документ описује електричне карактеристике, карактеристике пребацивања, спецификације конфигурације и тајминг за Интел Агилек уређаје.

Табела 2.
ЦВ РС-ФЕЦ ПМА ТКС РКС ПАМ4 НРЗ

Акроними и појмовник Листа акронима
Акроним

Реч контроле проширења Реед-Соломон Форвард Еррор Цоррецтион Пхисицал Медиум Аттацхмент Предајник Пријемник Пулс-Ampлитуде Модулација 4-нивоа без повратка на нулу

наставио…

Интел Цорпоратион. Сва права задржана. Интел, Интел лого и друге Интел ознаке су заштитни знаци Интел Цорпоратион или њених подружница. Интел гарантује перформансе својих ФПГА и полупроводничких производа у складу са тренутним спецификацијама у складу са Интеловом стандардном гаранцијом, али задржава право да изврши измене било којег производа и услуге у било које време без обавештења. Интел не преузима никакву одговорност или одговорност која произилази из примене или коришћења било које информације, производа или услуге описане овде осим ако је Интел изричито пристао у писаној форми. Интеловим клијентима се саветује да набаве најновију верзију спецификација уређаја пре него што се ослоне на било коју објављену информацију и пре него што наруче производе или услуге. *Друга имена и брендови могу се сматрати власништвом других.

ИСО 9001:2015 Регистрован

1. О Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП корисничком водичу 683074 | 2022.04.28

ПЦС МИИ КСГМИИ

Акроним

Подслој за проширење физичког кодирања Интерфејс независан од медија 10 гигабитни интерфејс независан од медија

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 5

683074 | 2022.04.28 Пошаљи повратну информацију

2. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Оверview

Слика 1.

Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП је погодан за комуникацију података великог пропусног опсега за апликације чип-чип, плоча-плоча и задње плоче.

Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП укључује контролу приступа медијима (МАЦ), подслој физичког кодирања (ПЦС) и блокове за причвршћивање физичких медија (ПМА). ИП подржава брзине преноса података до 56 Гбпс по траци са максимално четири ПАМ4 траке или 28 Гбпс по траци са максимално 16 НРЗ трака. Овај ИП нуди висок пропусни опсег, ниске оквире, низак И/О број и подржава високу скалабилност у оба броја трака и брзине. Овај ИП се такође лако може реконфигурисати уз подршку широког спектра брзина преноса података са Етхернет ПЦС режимом Ф-тиле примопредајника.

Овај ИП подржава два начина преноса:
· Основни режим – Ово је режим чистог стримовања где се подаци шаљу без почетка пакета, празног циклуса и краја пакета ради повећања пропусног опсега. ИП узима прве важеће податке као почетак рафала.
· Пун режим – Ово је режим преноса пакета. У овом режиму, ИП шаље рафал и циклус синхронизације на почетку и на крају пакета као граничнике.

Ф-Тиле Сериал Лите ИВ блок дијаграм високог нивоа

Авалон Стреаминг Интерфаце ТКС

Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП
МАЦ ТКС
ТКС УСРИФ_ЦТРЛ

64*н бита трака (НРЗ режим)/ 2*н бита трака (ПАМ4 режим)

ТКС МАЦ

Адаптер ИНСЕРТ

МИИ ЕНЦОДЕ

Цустом ПЦС

ТКС ПЦС

ТКС МИИ

ЕМИБ ЕНЦОДЕ СЦРАМБЛЕР ФЕЦ

ТКС ПМА

н Битови трака (режим ПАМ4)/ н Битови трака (НРЗ режим)
ТКС серијски интерфејс

Авалон Стреаминг Интерфаце РКС
64*н бита трака (НРЗ режим)/ 2*н бита трака (ПАМ4 режим)

РКС ПЦС

ЦВ РМВ

ДЕСКЕВ

МИИ

& АЛИГН ДЕЦОДЕ

РКС МИИ

ЕМИБ

ДЕЦОДЕ БЛОЦК СИНЦ & ФЕЦ ДЕСЦРАМБЛЕР

РКС ПМА

ЦСР

2н битова трака (режим ПАМ4)/ н битова трака (НРЗ режим) РКС серијски интерфејс
Авалон меморијски мапирани интерфејс регистра конфиг

Легенда

Мека логика

Тешка логика

ИСО 9001:2015 Регистрован

2. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Оверview 683074 | 2022.04.28

Можете да генеришете Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП дизајн нпрampлес да бисте сазнали више о ИП функцијама. Погледајте Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Десигн Екampле Упутство за употребу.
Повезане информације · Опис функције на страни 19 · Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Десигн Екampле Корисничко упутство

2.1. Информације о издању

Интел ФПГА ИП верзије одговарају верзијама софтвера Интел Куартус® Приме Десигн Суите до в19.1. Почевши од верзије софтвера Интел Куартус Приме Десигн Суите 19.2, Интел ФПГА ИП има нову шему верзионисања.

Број Интел ФПГА ИП верзије (КСИЗ) може да се промени са сваком верзијом софтвера Интел Куартус Приме. Промена у:

· Кс означава велику ревизију ИП-а. Ако ажурирате софтвер Интел Куартус Приме, морате поново да генеришете ИП.
· И означава да ИП садржи нове функције. Поново генеришите свој ИП да бисте укључили ове нове функције.
· З означава да ИП укључује мање промене. Поново генеришите свој ИП да бисте укључили ове промене.

Табела 3.

Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП информација о издању

ИП верзија артикла Интел Куартус Приме верзија Датум издавања Код за наручивање

5.0.0 22.1 2022.04.28 ИП-СЛИТЕ4Ф

Опис

2.2. Подржане функције
У следећој табели су наведене функције доступне у Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП:

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 7

2. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Оверview 683074 | 2022.04.28

Табела 4.

Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП карактеристике

Феатуре

Опис

Пренос података

· За ПАМ4 режим:
— ФХТ подржава само 56.1, 58 и 116 Гбпс по траци са максимално 4 траке.
— ФГТ подржава до 58 Гбпс по траци са максимално 12 трака.
Погледајте Табелу 18 на страници 42 за више детаља о подржаним брзинама података примопредајника за ПАМ4 режим.
· За НРЗ режим:
— ФХТ подржава само 28.05 и 58 Гбпс по траци са максимално 4 траке.
— ФГТ подржава до 28.05 Гбпс по траци са максимално 16 трака.
Погледајте Табелу 18 на страници 42 за више детаља о подржаним брзинама података примопредајника за НРЗ режим.
· Подржава континуирани стриминг (основни) или пакетни (пун) режим.
· Подржава ниске пакете оквира.
· Подржава пренос грануларности бајтова за сваку величину рафала.
· Подржава корисниково или аутоматско поравнање траке.
· Подржава период који се може програмирати.

ПЦС

· Користи чврсту ИП логику која се повезује са Интел Агилек Ф-тиле примопредајницима за смањење ресурса меке логике.
· Подржава режим ПАМ4 модулације за 100ГБАСЕ-КП4 спецификацију. РС-ФЕЦ је увек омогућен у овом режиму модулације.
· Подржава НРЗ са опционим режимом РС-ФЕЦ модулације.
· Подржава декодирање 64б/66б кодирања.

Откривање и руковање грешкама

· Подржава ЦРЦ проверу грешака на ТКС и РКС путањама података. · Подржава проверу грешке РКС везе. · Подржава детекцију грешака РКС ПЦС-а.

Интерфејси

· Подржава само пун дуплекс пренос пакета са независним везама.
· Користи међусобно повезивање тачка-тачка са више ФПГА уређаја са малим кашњењем преноса.
· Подржава команде које дефинише корисник.

2.3. Ниво подршке за ИП верзију

Интел Куартус Приме софтвер и подршка за Интел ФПГА уређај за Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП је следећа:

Табела 5.

ИП верзија и ниво подршке

Интел Куартус Приме 22.1

Уређај Интел Агилек Ф-тиле примопредајници

ИП верзија симулације компилација хардверског дизајна

5.0.0

2.4. Подршка за степен брзине уређаја
Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП подржава следеће степене брзине за Интел Агилек Ф-тиле уређаје: · Оцена брзине примопредајника: -1, -2 и -3 · Оцена брзине језгра: -1, -2 и - 3

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 8

Пошаљите повратне информације

2. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Оверview 683074 | 2022.04.28

Повезане информације
Лист са подацима о Интел Агилек уређају Више информација о подржаној брзини података у Интел Агилек Ф-тиле примопредајницима.

2.5. Коришћење ресурса и кашњење

Ресурси и кашњење за Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП су добијени из верзије софтвера Интел Куартус Приме Про Едитион 22.1.

Табела 6.

Интел Агилек Ф-Тиле Сериал Лите ИВ Коришћење Интел ФПГА ИП ресурса
Мерење кашњења се заснива на латенцији повратног пута од улаза ТКС језгра до излаза РКС језгра.

Трансцеивер Типе

Варијанта

Број трака за податке Режим РС-ФЕЦ АЛМ

Латенција (циклус такта језгра ТКС)

ФГТ

28.05 Гбпс НРЗ 16

Основни инвалиди 21,691 65

Потпуно онемогућен 22,135 65

Основно омогућено 21,915 189

Потпуно омогућено 22,452 189

58 Гбпс ПАМ4 12

Основно омогућено 28,206 146

Потпуно омогућено 30,360 146

ФХТ

58 Гбпс НРЗ

Основно омогућено 15,793 146

Потпуно омогућено 16,624 146

58 Гбпс ПАМ4 4

Основно омогућено 15,771 154

Потпуно омогућено 16,611 154

116 Гбпс ПАМ4 4

Основно омогућено 21,605 128

Потпуно омогућено 23,148 128

2.6. Ефикасност пропусног опсега

Табела 7.

Ефикасност пропусног опсега

Променљиве Режим примопредајника

ПАМ4

Режим стримовања РС-ФЕЦ

Потпуно омогућено

Басиц Енаблед

Брзина бита серијског интерфејса у Гбпс (РАВ_РАТЕ)
Величина рафалног преноса у броју речи (БУРСТ_СИЗЕ) (1)
Период поравнања у циклусу сата (СРЛ4_АЛИГН_ПЕРИОД)

56.0 2,048 4,096

56.0 4,194,304 4,096

Подешавања

НРЗ

Пун

Онемогућено

Омогућено

28.0

2,048

4,096

Басиц Дисаблед 28.0

Омогућено 28.0

4,194,304

4,096

4,096 наставак…

(1) БУРСТ_СИЗЕ за основни режим се приближава бесконачности, стога се користи велики број.

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 9

2. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Оверview 683074 | 2022.04.28

Променљиве

Подешавања

64/66б кодирање

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Прекорачење величине рафала у броју речи (БУРСТ_СИЗЕ_ОВХД)

2 (2)

0 (3)

2 (2)

0 (3)

Период маркера поравнања 81,915 у такту (АЛИГН_МАРКЕР_ПЕРИОД)

81,915

81,916

Ширина маркера за поравнање у 5

циклус такта

(АЛИГН_МАРКЕР_ВИДТХ)

Ефикасност пропусног опсега (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Ефективна брзина (Гбпс) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Максимална корисничка фреквенција такта (МХз) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Повезане информације Прорачун брзине везе и ефикасности пропусног опсега на страници 40

(2) У пуном режиму, величина БУРСТ_СИЗЕ_ОВХД укључује СТАРТ/ЕНД упарене контролне речи у току података.
(3) За основни режим, БУРСТ_СИЗЕ_ОВХД је 0 јер нема СТАРТ/ЕНД током стримовања.
(4) Погледајте израчунавање брзине везе и ефикасности пропусног опсега за прорачун ефикасности пропусног опсега.
(5) Погледајте израчунавање брзине везе и ефикасности пропусног опсега за израчунавање ефективне стопе.
(6) Погледајте израчунавање брзине везе и ефикасности пропусног опсега за израчунавање максималне фреквенције корисничког такта.

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 10

Пошаљите повратне информације

683074 | 2022.04.28 Пошаљи повратну информацију

3. Први кораци

3.1. Инсталирање и лиценцирање Интел ФПГА ИП језгара

Инсталација софтвера Интел Куартус Приме укључује Интел ФПГА ИП библиотеку. Ова библиотека пружа много корисних ИП језгара за вашу производњу без потребе за додатном лиценцом. Нека Интел ФПГА ИП језгра захтевају куповину посебне лиценце за производну употребу. Интел ФПГА ИП Евалуатион Моде вам омогућава да процените ова лиценцирана Интел ФПГА ИП језгра у симулацији и хардверу, пре него што одлучите да купите лиценцу за пуну продукцију ИП језгра. Потребно је да купите пуну производну лиценцу за лиценцирана Интел ИП језгра након што завршите тестирање хардвера и будете спремни да користите ИП у производњи.

Софтвер Интел Куартус Приме подразумевано инсталира ИП језгра на следећим локацијама:

Слика 2.

Путања за инсталацију ИП језгра
интелФПГА(_про) куартус – Садржи ип софтвера Интел Куартус Приме – Садржи Интел ФПГА ИП библиотеку и друге ИП језгре других произвођача – Садржи изворни код Интел ФПГА ИП библиотеке – Садржи Интел ФПГА ИП извор files

Табела 8.

Локације за инсталацију ИП језгра

Локација

софтвер

:интелФПГА_прокуартусипалтера

Интел Куартус Приме Про Едитион

:/интелФПГА_про/куартус/ип/алтера Интел Куартус Приме Про Едитион

Платформа Виндовс* Линук*

Напомена:

Софтвер Интел Куартус Приме не подржава размаке у инсталационој путањи.

3.1.1. Интел ФПГА ИП Евалуатион Моде
Бесплатни Интел ФПГА ИП Евалуатион Моде омогућава вам да процените лиценцирана Интел ФПГА ИП језгра у симулацији и хардверу пре куповине. Интел ФПГА ИП Евалуатион Моде подржава следеће евалуације без додатне лиценце:
· Симулирајте понашање лиценцираног Интел ФПГА ИП језгра у вашем систему. · Брзо и једноставно проверите функционалност, величину и брзину ИП језгра. · Генеришите временски ограничено програмирање уређаја fileс за дизајне који укључују ИП језгра. · Програмирајте уређај са својим ИП језгром и проверите свој дизајн у хардверу.

ИСО 9001:2015 Регистрован

3. Први кораци
683074 | 2022.04.28
Интел ФПГА ИП Евалуатион Моде подржава следеће режиме рада:
· Тетхеред – Омогућава неограничено покретање дизајна који садржи лиценцирани Интел ФПГА ИП са везом између ваше плоче и главног рачунара. Везани режим захтева серијску заједничку групу за тестирање (ЈTAG) кабл повезан између ЈTAG порт на вашој плочи и главни рачунар, који покреће Интел Куартус Приме Программер током периода процене хардвера. Програматор захтева само минималну инсталацију Интел Куартус Приме софтвера и не захтева Интел Куартус Приме лиценцу. Рачунар домаћин контролише време евалуације тако што шаље периодични сигнал уређају преко ЈTAG Лука. Ако сва лиценцирана ИП језгра у дизајну подржавају привезани режим, време евалуације тече све док било која евалуација ИП језгра не истекне. Ако сва ИП језгра подржавају неограничено време евалуације, уређај неће истећи.
· Унтетхеред – Омогућава покретање дизајна који садржи лиценцирану ИП адресу током ограниченог времена. ИП језгро се враћа у невезани режим ако се уређај искључи са рачунара домаћина који користи софтвер Интел Куартус Приме. ИП језгро се такође враћа у невезани режим ако било које друго лиценцирано ИП језгро у дизајну не подржава привезани режим.
Када истекне време евалуације за било који лиценцирани Интел ФПГА ИП у дизајну, дизајн престаје да функционише. Сва ИП језгра која користе Интел ФПГА ИП Евалуатион Моде истичу истовремено када истекне било које ИП језгро у дизајну. Када време процене истекне, морате репрограмирати ФПГА уређај пре него што наставите са верификацијом хардвера. Да бисте проширили коришћење ИП језгра за производњу, купите пуну лиценцу за производњу за ИП језгро.
Морате да купите лиценцу и генеришете комплетан производни лиценцни кључ пре него што можете да генеришете неограничено програмирање уређаја file. Током Интел ФПГА ИП Евалуатион Моде, компајлер генерише само временски ограничено програмирање уређаја file ( _тиме_лимитед.соф) који истиче у временском ограничењу.

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 12

Пошаљите повратне информације

3. Почетак рада 683074 | 2022.04.28

Слика 3.

Интел ФПГА ИП Евалуатион Моде Флов
Инсталирајте Интел Куартус Приме софтвер са Интел ФПГА ИП библиотеком

Параметризујте и инстанцирајте лиценцирано Интел ФПГА ИП језгро

Проверите ИП у подржаном симулатору

Саставите дизајн у софтверу Интел Куартус Приме

Генеришите временски ограничено програмирање уређаја File

Програмирајте Интел ФПГА уређај и проверите рад на плочи
Немате ИП Спреман за употребу у производњи?
Да Купите комплетну производњу
ИП лиценца

Напомена:

Укључите лиценцирани ИП у комерцијалне производе
Погледајте упутство за употребу сваког ИП језгра за кораке параметризације и детаље имплементације.
Интел лиценцира ИП језгра на сталној основи. Накнада за лиценцу укључује одржавање и подршку прве године. Морате да обновите уговор о одржавању да бисте добијали ажурирања, исправке грешака и техничку подршку након прве године. Морате да купите пуну лиценцу за производњу за Интел ФПГА ИП језгра која захтевају производну лиценцу пре генерисања програмирања fileкоје можете користити неограничено време. Током Интел ФПГА ИП Евалуатион Моде, компајлер генерише само временски ограничено програмирање уређаја file ( _тиме_лимитед.соф) који истиче у временском ограничењу. Да бисте добили кључеве за производне лиценце, посетите Интел ФПГА Селф-Сервице Лиценсинг Центер.
Уговори о лиценци за Интел ФПГА софтвер регулишу инсталацију и употребу лиценцираних ИП језгара, софтвера за дизајн Интел Куартус Приме и свих нелиценцираних ИП језгара.

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 13

3. Почетак рада 683074 | 2022.04.28
Повезане информације · Центар за подршку лиценцирању Интел ФПГА · Увод у инсталацију и лиценцирање Интел ФПГА софтвера
3.2. Одређивање ИП параметара и опција
Уређивач ИП параметара вам омогућава да брзо конфигуришете своју прилагођену ИП варијацију. Користите следеће кораке да бисте одредили ИП опције и параметре у софтверу Интел Куартус Приме Про Едитион.
1. Ако већ немате пројекат Интел Куартус Приме Про Едитион у који бисте интегрисали свој Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП, морате га креирати. а. У Интел Куартус Приме Про издању кликните File Чаробњак за нови пројекат за креирање новог пројекта Куартус Приме, или File Отворите пројекат да бисте отворили постојећи Куартус Приме пројекат. Чаробњак од вас тражи да наведете уређај. б. Наведите фамилију уређаја Интел Агилек и изаберите производни Ф-тиле уређај који испуњава захтеве за степен брзине за ИП. ц. Кликните на Заврши.
2. У ИП каталогу пронађите и изаберите Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП. Појављује се прозор Нова варијација ИП адресе.
3. Одредите назив највишег нивоа за вашу нову прилагођену варијацију ИП адресе. Едитор параметара чува подешавања ИП варијације у а file назван .ип.
4. Кликните на ОК. Појављује се уређивач параметара. 5. Одредите параметре за вашу ИП варијацију. Погледајте одељак Параметри за
информације о Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП параметрима. 6. Опционо, за генерисање симулационог тестног стола или компилације и дизајна хардвера
exampле, пратите упутства у Десигн Екampле Корисничко упутство. 7. Кликните на Генерате ХДЛ. Појављује се дијалог Генерација. 8. Наведите излаз file опције генерисања, а затим кликните на Генериши. Варијација ИП-а
fileс генерише према вашим спецификацијама. 9. Кликните на Финисх. Едитор параметара додаје .ип највишег нивоа file до струје
пројекат аутоматски. Ако се од вас затражи да ручно додате .ип file до пројекта, кликните на Пројецт Адд/Ремове Fileс у пројекту да бисте додали file. 10. Након генерисања и инстанцирања ваше варијације ИП-а, извршите одговарајуће додељивање пинова за повезивање портова и подесите све одговарајуће РТЛ параметре по инстанци.
Повезане информације Параметри на страници 42
3.3. Генерисан File Структура
Софтвер Интел Куартус Приме Про Едитион генерише следећи ИП излаз file структура.
За информације о file структура дизајна прampле, погледајте Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Десигн Екampле Упутство за употребу.

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 14

Пошаљите повратне информације

3. Почетак рада 683074 | 2022.04.28

Слика 4. Ф-Тиле Сериал Лите ИВ генерисан Интел ФПГА ИП Files
.ип – ИП интеграција file

ИП варијација files

_ ИП варијација files

exampле_десигн

.цмп – декларација ВХДЛ компоненте file _бб.в – Верилог ХДЛ црна кутија ЕДА синтеза file _инст.в и .вхд – Сampле шаблони за инстанцирање .кмл- КСМЛ извештај file

Exampле локација за дизајн вашег ИП језгра нпрample fileс. Подразумевана локација је нпрampле_десигн, али од вас ће бити затражено да наведете другу путању.

.кгсимц – Наводи параметре симулације који подржавају инкременталну регенерацију .кгсинтхц – Наводи параметре синтезе за подршку инкременталне регенерације

.кип – Наводи синтезу ИП-а files

_генератион.рпт- Извештај о генерисању ИП-а

.сопцинфо- Интеграција софтверског ланца алата file .хтмл- Подаци о вези и меморијској мапи

.цсв – Додела пинова file

.спд – Комбинује појединачне скрипте за симулацију

сим Симулатион files

синтеза ИП синтезе files

.в Симулација највишег нивоа file

.в Синтеза ИП највишег нивоа file

Скрипте за симулаторе

Библиотеке подјезгра

синтх
Субцоре синтхесис files

сим
Субцоре Симулатион files

Табела 9.

Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП генерисан Files

File Име

Опис

.ип

Платформ Десигнер систем или варијанта ИП највишег нивоа file. је име које сте дали својој ИП варијацији.

.цмп

Декларација ВХДЛ компоненте (.цмп) file је текст file који садржи локалне генеричке дефиниције и дефиниције портова које можете користити у ВХДЛ дизајну files.

.хтмл

Извештај који садржи информације о повезивању, меморијску мапу која приказује адресу сваког славе-а у односу на сваки мастер на који је повезан и доделе параметара.

_генератион.рпт

ИП или Платформ Десигнер дневник генерације file. Резиме порука током генерисања ИП-а.

.кгсимц

Наводи параметре симулације који подржавају инкременталну регенерацију.

.кгсинтхц

Наводи параметре синтезе који подржавају инкременталну регенерацију.

.кип

Садржи све потребне информације о ИП компоненти за интеграцију и компајлирање ИП компоненте у софтвер Интел Куартус Приме.
наставио…

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 15

3. Почетак рада 683074 | 2022.04.28

File Име .сопцинфо
.цсв .спд _бб.в _инст.в или _инст.вхд .регмап
.свд
.в или .вхд ментор/ синопсис/вцс/ синопсис/вцсмк/ кцелиум/ субмодулес/ /

Опис
Описује везе и параметре ИП компоненти у вашем систему Платформ Десигнер. Можете рашчланити његов садржај да бисте добили захтеве када развијате софтверске драјвере за ИП компоненте. Низводни алати као што је Ниос® ИИ ланац алата користе ово file. Тхе .сопцинфо file и систем.х file генерисани за Ниос ИИ ланац алата укључују информације мапе адреса за сваки славе у односу на сваки мастер који приступа славе-у. Различити мастери могу имати различиту мапу адреса за приступ одређеној славе компоненти.
Садржи информације о статусу надоградње ИП компоненте.
Потребан унос file за ип-маке-симсцрипт за генерисање симулационих скрипти за подржане симулаторе. Тхе .спд file садржи листу fileс генерисан за симулацију, заједно са информацијама о успоменама које можете иницијализовати.
Можете користити Верилог црну кутију (_бб.в) file као празна декларација модула за употребу као црна кутија.
ХДЛ екampле инстантиатион темплате. Можете копирати и налепити садржај овога file у ваш ХДЛ file за инстанцирање ИП варијације.
Ако ИП садржи информације регистра, .регмап file генерише. Тхе .регмап file описује информације о мапи регистра мастер и славе интерфејса. Ово file допуњује .сопцинфо file пружањем детаљнијих регистарских информација о систему. Ово омогућава приказ регистра viewи статистике које се могу прилагодити корисницима у системској конзоли.
Омогућава алаткама за отклањање грешака система тврдог процесора (ХПС). view мапе регистара периферних уређаја повезаних на ХПС у систему Платформ Десигнер. Током синтезе, .свд fileс за славе интерфејсе који су видљиви мастерима системске конзоле се чувају у .соф file у одељку за отклањање грешака. Системска конзола чита овај одељак, који Платформ Десигнер може да затражи информације о мапи регистра. За системске славе, Платформ Десигнер може приступити регистрима по имену.
ХДЛ fileкоји инстанцирају сваки подмодул или подређени ИП за синтезу или симулацију.
Садржи МоделСим*/КуестаСим* скрипту мсим_сетуп.тцл за подешавање и покретање симулације.
Садржи схелл скрипту вцс_сетуп.сх за подешавање и покретање ВЦС* симулације. Садржи схелл скрипту вцсмк_сетуп.сх и синопсис_сим.сетуп file за подешавање и покретање ВЦС МКС симулације.
Садржи схелл скрипту кцелиум_сетуп.сх и друга подешавања fileс за подешавање и покретање Ксцелиум* симулације.
Садржи ХДЛ fileс за ИП подмодуле.
За сваки генерисани подређени ИП директоријум, Платформ Десигнер генерише поддиректоријуме синтх/ и сим/.

3.4. Симулација Интел ФПГА ИП језгара
Интел Куартус Приме софтвер подржава ИП цоре РТЛ симулацију у специфичним ЕДА симулаторима. Генерисање ИП-а опционо ствара симулацију fileс, укључујући модел функционалне симулације, било који тестни стол (или нпрampле десигн) и скрипте за подешавање симулатора специфичне за сваку ИП језгру. Можете користити модел функционалне симулације и било коју тестну или екampле дизајн за симулацију. Излаз ИП генерисања такође може укључивати скрипте за компајлирање и покретање било ког тестбена. Скрипте наводе све моделе или библиотеке које су вам потребне за симулацију вашег ИП језгра.

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 16

Пошаљите повратне информације

3. Почетак рада 683074 | 2022.04.28

Софтвер Интел Куартус Приме обезбеђује интеграцију са многим симулаторима и подржава вишеструке токове симулације, укључујући ваше сопствене скриптоване и прилагођене токове симулације. Који год ток да изаберете, симулација ИП језгра укључује следеће кораке:
1. Генеришите ИП ХДЛ, тестбенцх (или нпрampле десигн) и скрипта за подешавање симулатора files.
2. Подесите окружење симулатора и све скрипте за симулацију.
3. Саставити библиотеке симулационих модела.
4. Покрените свој симулатор.

3.4.1. Симулација и верификација дизајна

Подразумевано, уређивач параметара генерише скрипте специфичне за симулатор које садрже команде за компајлирање, разраду и симулацију Интел ФПГА ИП модела и библиотеке симулационих модела fileс. Можете копирати команде у своју скрипту тестбенцха за симулацију или их уредити fileс да додате команде за компајлирање, разраду и симулацију вашег дизајна и тестне плоче.

Табела 10. Скрипте за симулацију језгра Интел ФПГА ИП

Симулатор

File Именик

МоделСим

_сим/ментор

КуестаСим

ВЦС

_сим/синопсис/вцс

ВЦС МКС

_сим/синопсис/вцсмк

Ксцелиум

_сим/кцелиум

Скрипта мсим_сетуп.тцл (7)
вцс_сетуп.сх вцсмк_сетуп.сх синопсис_сим.сетуп кцелиум_сетуп.сх

3.5. Синтетизација ИП језгара у другим ЕДА алатима
Опционо, користите други подржани ЕДА алат да бисте синтетизовали дизајн који укључује Интел ФПГА ИП језгра. Када генеришете синтезу ИП језгра fileЗа употребу са ЕДА алатима за синтезу независних произвођача, можете креирати нетлисту за процену подручја и времена. Да бисте омогућили генерисање, укључите Креирај време и процене ресурса за ЕДА алате за синтезу независних произвођача када прилагођавате варијацију ИП адресе.
Мрежна листа за процену подручја и времена описује повезивање и архитектуру ИП језгра, али не укључује детаље о стварној функционалности. Ове информације омогућавају одређеним алатима за синтезу независних произвођача да боље процене области и временске прилике. Поред тога, алати за синтезу могу да користе информације о времену да би постигли оптимизације засноване на времену и побољшали квалитет резултата.
Софтвер Интел Куартус Приме генерише _син.в нетлист file у Верилог ХДЛ формату, без обзира на излаз file формат који одредите. Ако користите ову нетлисту за синтезу, морате укључити омотач ИП језгра file .в или .вхд у вашем Интел Куартус Приме пројекту.

(7) Ако нисте подесили опцију ЕДА алата – која вам омогућава да покренете ЕДА симулаторе треће стране из Интел Куартус Приме софтвера – покрените ову скрипту у МоделСим или КуестаСим симулатор Тцл конзоли (не у Интел Куартус Приме софтверу Тцл конзола) да бисте избегли грешке.

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 17

3. Почетак рада 683074 | 2022.04.28
3.6. Састављање комплетног дизајна
Можете да користите команду Старт Цомпилатион у менију Процессинг у софтверу Интел Куартус Приме Про Едитион да бисте компајлирали свој дизајн.

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 18

Пошаљите повратне информације

683074 | 2022.04.28 Пошаљи повратну информацију

4. Функционални опис

Слика 5.

Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП се састоји од МАЦ-а и Етхернет ПЦС-а. МАЦ комуницира са прилагођеним ПЦС-ом преко МИИ интерфејса.

ИП подржава два режима модулације:
· ПАМ4–Пружа 1 до 12 број трака за избор. ИП увек инстанцира два ПЦС канала за сваку траку у ПАМ4 модулационом режиму.
· НРЗ–Омогућава 1 до 16 број трака за избор.

Сваки режим модулације подржава два режима података:
· Основни режим – Ово је режим чистог стримовања где се подаци шаљу без почетка пакета, празног циклуса и краја пакета ради повећања пропусног опсега. ИП узима прве важеће податке као почетак рафала.

Основни режим преноса података тк_цоре_цлкоут тк_авс_реади

тк_авс_валид тк_авс_дата рк_цоре_цлоут рк_авс_реади

Д0 Д1 Д2 Д3 Д4 Д5 Д6 Д7 Д8 Д9

рк_авс_валид рк_авс_дата

Д0 Д1 Д2 Д3 Д4 Д5 Д6 Д7 Д8 Д9

ИСО 9001:2015 Регистрован

4. Функционални опис 683074 | 2022.04.28

Слика 6.

· Пун режим – Ово је пренос података у пакетном режиму. У овом режиму, ИП шаље рафал и циклус синхронизације на почетку и на крају пакета као граничнике.

Пренос података у пуном режиму тк_цоре_цлкоут

тк_авс_реади тк_авс_валид тк_авс_стартофпацкет тк_авс_ендофпацкет
тк_авс_дата рк_цоре_цлоут рк_авс_реади рк_авс_валид рк_авс_стартофпацкет рк_авс_ендофпацкет

Д0 Д1 Д2 Д3 Д4 Д5 Д6 Д7 Д8 Д9

рк_авс_дата

Д0 Д1 Д2 Д3 Д4 Д5 Д6 Д7 Д8 Д9

Повезане информације · Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Оверview на страни 6 · Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Десигн Екampле Корисничко упутство

4.1. ТКС Датапатх
ТКС датапатх се састоји од следећих компоненти: · МАЦ адаптер · блок за уметање контролне речи · ЦРЦ · МИИ енкодер · ПЦС блок · ПМА блок

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 20

Пошаљите повратне информације

4. Функционални опис 683074 | 2022.04.28
Слика 7. ТКС Датапатх

Из корисничке логике

ТКС МАЦ

Авалон Стреаминг Интерфејс

МАЦ адаптер

Контролно уметање речи

ЦРЦ

МИИ Енцодер

МИИ интерфејс Прилагођени ПЦС
ПЦС и ПМА

ТКС серијски интерфејс за други ФПГА уређај

4.1.1. ТКС МАЦ адаптер
ТКС МАЦ адаптер контролише пренос података до корисничке логике користећи Авалон® стриминг интерфејс. Овај блок подржава кориснички дефинисани пренос информација и контролу тока.

Пренос кориснички дефинисаних информација

У пуном режиму, ИП обезбеђује тк_ис_уср_цмд сигнал који можете користити за покретање циклуса информација које дефинише корисник, као што је КСОФФ/КСОН пренос корисничкој логици. Можете покренути кориснички дефинисан циклус преноса информација тако што ћете потврдити овај сигнал и пренети информације користећи тк_авс_дата заједно са потврђивањем тк_авс_стартофпацкет и тк_авс_валид сигнала. Блок затим поништава потврду тк_авс_реади за два циклуса.

Напомена:

Функција кориснички дефинисаних информација доступна је само у пуном режиму.

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 21

4. Функционални опис 683074 | 2022.04.28

Слика 8.

Контрола протока

Постоје услови у којима ТКС МАЦ није спреман да прими податке из корисничке логике, као што је током процеса поновног поравнања везе или када нема доступних података за пренос из корисничке логике. Да би се избегао губитак података услед ових услова, ИП користи сигнал тк_авс_реади да контролише ток података из корисничке логике. ИП поништава сигнал када се појаве следећи услови:
· Када се потврди тк_авс_стартофпацкет, тк_авс_реади се поништава за један циклус такта.
· Када се потврди тк_авс_ендофпацкет, тк_авс_реади се поништава за један циклус такта.
· Када се потврди било који упарени ЦВ, тк_авс_реади се поништава за два циклуса такта.
· Када се РС-ФЕЦ убацивање маркера за поравнање догоди на прилагођеном ПЦС интерфејсу, тк_авс_реади се поништава за четири циклуса такта.
· Сваких 17 циклуса такта Етхернет језгра у ПАМ4 модулационом режиму и свака 33 циклуса такта језгра Етернета у режиму НРЗ модулације. тк_авс_реади се поништава за један циклус такта.
· Када корисничка логика поништи потврду тк_авс_валид док нема преноса података.

Следећи временски дијаграми су нпрampдатотеке ТКС МАЦ адаптера који користе тк_авс_реади за контролу тока података.

Контрола тока са тк_авс_валид Деассертион и СТАРТ/ЕНД упареним ЦВ-овима

тк_цоре_цлоут

тк_авс_валид тк_авс_дата

Д1 Д2 Д3

Ваљани сигнал деассертс

Д5 Д6

тк_авс_реади тк_авс_стартофпацкет

Сигнал спремности деассертс за два циклуса за уметање ЕНД-СТРТ ЦВ

тк_авс_ендофпацкет

усриф_дата

Д1 Д2 Д3

ЦВ_дата

ДН КРАЈ СТРТ Д0 Д1 Д2 Д3 ПРАЗАН Д4

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 22

Пошаљите повратне информације

4. Функционални опис 683074 | 2022.04.28

Слика 9.

Контрола протока са уметањем маркера за поравнање
тк_цоре_цлоут тк_авс_валид

тк_авс_дата тк_авс_реади

ДН-5 ДН-4 ДН-3 ДН-2 ДН-1

ДН+1

01234

тк_авс_стартофпацкет тк_авс_ендофпацкет

усриф_дата ЦВ_дата ЦРЦ_дата МИИ_дата

ДН-1 ДН ДН ДН ДН ДН ДН ДН+1 ДН-1 ДН ДН ДН ДН ДН ДН ДН+1 ДН-1 ДН ДН ДН ДН ДН ДН ДН+1 ДН-1 ДН ДН ДН ДН ДН ДН ДН+1

и_сл_тк_мии_валид

и_сл_тк_мии_д[63:0]

ДН-КСНУМКС

ДН+1

и_сл_тк_мии_ц[7:0]

0к0

и_сл_тк_мии_ам

01234

и_сл_тк_мии_ам_пре3

01234

Слика 10.

Контрола тока са СТАРТ/ЕНД упареним ЦВ-овима се поклапа са уметањем маркера за поравнање

тк_цоре_цлоут тк_авс_валид

тк_авс_дата

ДН-5 ДН-4 ДН-3 ДН-2 ДН-1

тк_авс_реади

012 345 6

тк_авс_стартофпацкет

тк_авс_ендофпацкет

усриф_дата

ДН-1 ДН-1 ДН-1 ДН-1 ДН-1 ДН-1 КРАЈ СТРТ Д0

ЦВ_дата

ДН-1 ДН-1 ДН-1 ДН-1 ДН-1 ДН-1 КРАЈ СТРТ Д0

ЦРЦ_дата

ДН-1 ДН-1 ДН-1 ДН-1 ДН-1 ДН-1 КРАЈ СТРТ Д0

МИИ_дата

ДН-1 ДН-1 ДН-1 ДН-1 ДН-1 ДН-1 КРАЈ СТРТ Д0

и_сл_тк_мии_валид

и_сл_тк_мии_д[63:0]

ДН-КСНУМКС

ЕНД СТРТ Д0

и_сл_тк_мии_ц[7:0]

0к0

и_сл_тк_мии_ам и_сл_тк_мии_ам_пре3

01234

4.1.2. Контролна реч (ЦВ) Уметање
Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП конструише ЦВ-ове на основу улазних сигнала из корисничке логике. ЦВ-ови означавају граничнике пакета, информације о статусу преноса или корисничке податке у ПЦС блок и они су изведени из КСГМИИ контролних кодова.
Следећа табела приказује опис подржаних ЦВ-ова:

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 23

4. Функционални опис 683074 | 2022.04.28

Табела 11.
ПОЧНИ КРАЈ РАВНИ

Опис подржаних ЦВ-ова

Број речи (1 реч

= 64 бита)

Да

ЕМПТИ_ЦИЦ

Да

ИДЛЕ

бр

ДАТА

Да

У-банд

Опис
Почетак граничника података. Крај граничника података. Контролна реч (ЦВ) за РКС поравнање. Празан циклус у преносу података. ИДЛЕ (ван опсега). Носивост.

Табела 12. Опис поља ЦВ
Поље РСВД нум_валид_битес_еоб
ЕМПТИ еоп соп сеоп алигн ЦРЦ32 уср

Опис
Резервисано поље. Може се користити за будуће продужење. Везано за 0.
Број важећих бајтова у последњој речи (64-бит). Ово је 3-битна вредност. · 3'б000: 8 бајтова · 3'б001: 1 бајт · 3'б010: 2 бајта · 3'б011: 3 бајта · 3'б100: 4 бајта · 3'б101: 5 бајтова · 3'б110: 6 бајтова · 3'б111: 7 бајтова
Број неважећих речи на крају низа.
Указује на РКС Авалон интерфејс за стриминг да потврди сигнал краја пакета.
Указује на РКС Авалон интерфејс за стриминг да потврди сигнал почетка пакета.
Указује на РКС Авалон интерфејс за стриминг да потврди почетак пакета и крај пакета у истом циклусу.
Проверите РКС поравнање.
Вредности израчунате ЦРЦ.
Означава да контролна реч (ЦВ) садржи информације које дефинише корисник.

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 24

Пошаљите повратне информације

4. Функционални опис 683074 | 2022.04.28

4.1.2.1. Почетак рафалног ЦВ

Слика 11. Почетак рафалног ЦВ формата

СТАРТ

63:56

РСВД

55:48

РСВД

47:40

РСВД

података

39:32 31:24

РСВД РСВД

23:16

соп уср алигн=0 сеоп

15:8

канал

7:0

'хФБ(СТАРТ)

контрола 7:0

Табела 13.

У пуном режиму, можете да убаците СТАРТ ЦВ тако што ћете потврдити тк_авс_стартофпацкет сигнал. Када потврдите само тк_авс_стартофпацкет сигнал, поставља се соп бит. Када потврдите и тк_авс_стартофпацкет и тк_авс_ендофпацкет сигнале, сеоп бит се поставља.

СТАРТ ЦВ Вредности поља
Фиелд соп/сеоп
уср (8)
поравнати

Валуе

У зависности од тк_ис_уср_цмд сигнала:

1: Када је тк_ис_уср_цмд = 1

0: Када је тк_ис_уср_цмд = 0

У основном режиму, МАЦ шаље СТАРТ ЦВ након што се ресетовање поништи. Ако подаци нису доступни, МАЦ непрекидно шаље ЕМПТИ_ЦИЦ упарен са ЕНД и СТАРТ ЦВ док не почнете да шаљете податке.

4.1.2.2. Крај рафалног ЦВ

Слика 12. ЦВ формат на крају рафалног снимања

КРАЈ

63:56

'хФД

55:48

ЦРЦ32[31:24]

47:40

ЦРЦ32[23:16]

подаци 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 еоп=1 РСВД РСВД РСВД

РСВД

15:8

РСВД

ПРАЗНО

7:0

РСВД

нум_валид_битес_еоб

контролу

7:0

(8) Ово је подржано само у пуном режиму.
Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 25

4. Функционални опис 683074 | 2022.04.28

Табела 14.

МАЦ убацује ЕНД ЦВ када се потврди тк_авс_ендофпацкет. КРАЈ ЦВ садржи број важећих бајтова у последњој речи података и ЦРЦ информацију.

ЦРЦ вредност је 32-битни ЦРЦ резултат за податке између СТАРТ ЦВ и речи података пре ЕНД ЦВ.

Следећа табела приказује вредности поља у КРАЈ ЦВ.

КРАЈ ЦВ вредности поља
Поље еоп ЦРЦ32 нум_валид_битес_еоб

Вредност 1
ЦРЦ32 израчуната вредност. Број важећих бајтова у последњој речи података.

4.1.2.3. Алигнмент Паиред ЦВ

Слика 13. Упарени ЦВ формат за поравнање

АЛИГН ЦВ упарите са СТАРТ/ЕНД

64+8 бита КСГМИИ интерфејс

СТАРТ

63:56

РСВД

55:48

РСВД

47:40

РСВД

података

39:32 31:24

РСВД РСВД

23:16 еоп=0 соп=0 уср=0 алигн=1 сеоп=0

15:8

РСВД

7:0

'хФБ

контрола 7:0

64+8 бита КСГМИИ интерфејс

КРАЈ

63:56

'хФД

55:48

РСВД

47:40

РСВД

података

39:32 31:24

РСВД РСВД

23:16 еоп=0 РСВД РСВД РСВД

РСВД

15:8

РСВД

7:0

РСВД

контрола 7:0

АЛИГН ЦВ је упарени ЦВ са СТАРТ/ЕНД или ЕНД/СТАРТ ЦВ. Можете да убаците АЛИГН упарени ЦВ тако што ћете потврдити тк_линк_реинит сигнал, поставити бројач периода поравнања или покренути ресетовање. Када се убаци АЛИГН упарени ЦВ, поље за поравнање је постављено на 1 да би се покренуо блок поравнања пријемника да би се проверило поравнање података у свим тракама.

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 26

Пошаљите повратне информације

4. Функционални опис 683074 | 2022.04.28

Табела 15.

АЛИГН ЦВ Вредности поља
Поравнање поља
еоп соп уср сеоп

Вредност 1 0 0 0 0

4.1.2.4. Празан циклус ЦВ

Слика 14. ЦВ формат празног циклуса

ЕМПТИ_ЦИЦ Упарите са ЕНД/СТАРТ

64+8 бита КСГМИИ интерфејс

КРАЈ

63:56

'хФД

55:48

РСВД

47:40

РСВД

података

39:32 31:24

РСВД РСВД

23:16 еоп=0 РСВД РСВД РСВД

РСВД

15:8

РСВД

7:0

РСВД

контрола 7:0

64+8 бита КСГМИИ интерфејс

СТАРТ

63:56

РСВД

55:48

РСВД

47:40

РСВД

података

39:32 31:24

РСВД РСВД

23:16

соп=0 уср=0 алигн=0 сеоп=0

15:8

РСВД

7:0

'хФБ

контрола 7:0

Табела 16.

Када поништите потврду тк_авс_валид за два циклуса такта током рафала, МАЦ убацује ЕМПТИ_ЦИЦ ЦВ упарен са ЕНД/СТАРТ ЦВ. Можете користити овај ЦВ када тренутно нема доступних података за пренос.

Када поништите потврду тк_авс_валид за један циклус, ИП поништава тк_авс_валид за двоструко дужи период од тк_авс_валид деассертион да генерише пар ЕНД/СТАРТ ЦВ-ова.

ЕМПТИ_ЦИЦ ЦВ вредности поља
Поравнање поља
еоп

Вредност 0 0

наставио…

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 27

4. Функционални опис 683074 | 2022.04.28

Фиелд соп уср сеоп

Вредност 0 0 0

4.1.2.5. Идле ЦВ

Слика 15. Идле ЦВ формат

ИДЛЕ ЦВ

63:56

'х07

55:48

'х07

47:40

'х07

података

39:32 31:24

'х07 'х07

23:16

'х07

15:8

'х07

7:0

'х07

контрола 7:0

МАЦ убацује ИДЛЕ ЦВ када нема преноса. Током овог периода, тк_авс_валид сигнал је низак.
Можете користити ИДЛЕ ЦВ када је рафални пренос завршен или је пренос у стању мировања.

4.1.2.6. Дата Ворд

Реч података је носивост пакета. КСГМИИ контролни битови су сви постављени на 0 у формату речи података.

Слика 16. Формат речи података

64+8 бита КСГМИИ интерфејс

ДАТА ВОРД

63:56

кориснички подаци 7

55:48

кориснички подаци 6

47:40

кориснички подаци 5

података

39:32 31:24

кориснички подаци 4 кориснички подаци 3

23:16

кориснички подаци 2

15:8

кориснички подаци 1

7:0

кориснички подаци 0

контрола 7:0

4.1.3. ТКС ЦРЦ
Можете омогућити ТКС ЦРЦ блок помоћу параметра Енабле ЦРЦ у уређивачу ИП параметара. Ова функција је подржана и у основном и у пуном режиму.

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 28

Пошаљите повратне информације

4. Функционални опис 683074 | 2022.04.28

МАЦ додаје ЦРЦ вредност на ЕНД ЦВ потврђивањем сигнала тк_авс_ендофпацкет. У БАСИЦ режиму, само АЛИГН ЦВ упарен са ЕНД ЦВ садржи важеће ЦРЦ поље.
ТКС ЦРЦ блок се повезује са блоком ТКС Цонтрол Ворд Инсертион и ТКС МИИ Енцоде. ТКС ЦРЦ блок израчунава ЦРЦ вредност за податке 64-битне вредности по циклусу почевши од СТАРТ ЦВ до ЕНД ЦВ.
Можете да потврдите да црц_еррор_ињецт сигнал намерно оштети податке у одређеној траци да бисте створили ЦРЦ грешке.

4.1.4. ТКС МИИ енкодер

ТКС МИИ енкодер управља преносом пакета са МАЦ-а на ТКС ПЦС.

Следећа слика приказује образац података на 8-битној МИИ магистрали у ПАМ4 модулационом режиму. СТАРТ и ЕНД ЦВ се појављују једном у сваке две МИИ траке.

Слика 17. ПАМ4 Модулатион Моде МИИ Дата Паттерн

ЦИКЛУС 1

ЦИКЛУС 2

ЦИКЛУС 3

ЦИКЛУС 4

ЦИКЛУС 5

СОП_ЦВ

ДАТА_1

ДАТА_9 ДАТА_17

ИДЛЕ

ДАТА_ДУММИ СОП_ЦВ
ДАТА_ДУММИ

ДАТА_2 ДАТА_3 ДАТА_4

ДАТА_10 ДАТА_11 ДАТА_12

ДАТА_18 ДАТА_19 ДАТА_20

ЕОП_ЦВ ИДЛЕ
ЕОП_ЦВ

СОП_ЦВ

ДАТА_5 ДАТА_13 ДАТА_21

ИДЛЕ

ДАТА_ДУММИ ДАТА_6 ДАТА_14 ДАТА_22 ЕОП_ЦВ

СОП_ЦВ ДАТА_ДУММИ

ДАТА_7 ДАТА_8

ДАТА_15 ДАТА_16

ДАТА_23 ДАТА_24

ИДЛЕ ЕОП_ЦВ

Следећа слика приказује образац података на 8-битној МИИ магистрали у режиму НРЗ модулације. СТАРТ и ЕНД ЦВ се појављују у свакој МИИ стази.

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 29

4. Функционални опис 683074 | 2022.04.28

Слика 18. МИИ образац података у режиму НРЗ модулације

ЦИКЛУС 1

ЦИКЛУС 2

ЦИКЛУС 3

СОП_ЦВ

ДАТА_1

ДАТА_9

СОП_ЦВ

ДАТА_2 ДАТА_10

СОП_ЦВ СОП_ЦВ

ДАТА_3 ДАТА_4

ДАТА_11 ДАТА_12

СОП_ЦВ

ДАТА_5 ДАТА_13

СОП_ЦВ

ДАТА_6 ДАТА_14

СОП_ЦВ

ДАТА_7 ДАТА_15

СОП_ЦВ

ДАТА_8 ДАТА_16

ЦИКЛУС 4 ДАТА_17 ДАТА_18 ДАТА_19 ДАТА_20 ДАТА_21 ДАТА_22 ДАТА_23 ДАТА_24

ЦИЦЛЕ 5 ЕОП_ЦВ ЕОП_ЦВ ЕОП_ЦВ ЕОП_ЦВ ЕОП_ЦВ ЕОП_ЦВ ЕОП_ЦВ ЕОП_ЦВ

4.1.5. ТКС ПЦС и ПМА
Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП конфигурише Ф-тиле примопредајник на Етхернет ПЦС режим.

4.2. РКС Датапатх
РКС датапатх се састоји од следећих компоненти: · ПМА блок · ПЦС блок · МИИ декодер · ЦРЦ · Дескев блок · Блок уклањања контролне речи

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 30

Пошаљите повратне информације

4. Функционални опис 683074 | 2022.04.28
Слика 19. РКС Датапатх

За корисничку логику Авалон Стреаминг Интерфаце
РКС МАЦ
Контролно уклањање речи
Дескев

ЦРЦ

МИИ Децодер

МИИ интерфејс Прилагођени ПЦС
ПЦС и ПМА

РКС серијски интерфејс са другог ФПГА уређаја
4.2.1. РКС ПЦС и ПМА
Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП конфигурише Ф-тиле примопредајник у Етхернет ПЦС режим.
4.2.2. РКС МИИ декодер
Овај блок идентификује да ли долазећи подаци садрже контролну реч и маркере за поравнање. РКС МИИ декодер емитује податке у облику 1-битног валидног, 1-битног индикатора маркера, 1-битног контролног индикатора и 64-битних података по траци.
4.2.3. РКС ЦРЦ
Можете омогућити ТКС ЦРЦ блок помоћу параметра Енабле ЦРЦ у уређивачу ИП параметара. Ова функција је подржана и у основном и у пуном режиму. РКС ЦРЦ блок се повезује са блоковима РКС Цонтрол Ворд Ремовал и РКС МИИ Децодер. ИП потврђује сигнал рк_црц_еррор када дође до ЦРЦ грешке.

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 31

4. Функционални опис 683074 | 2022.04.28
ИП поништава потврду рк_црц_еррор при сваком новом рафалу. То је излаз корисничкој логици за руковање грешкама у корисничкој логици.
4.2.4. РКС Дескев
Блок РКС дескев детектује маркере поравнања за сваку траку и поново поравнава податке пре него што их пошаље у блок за уклањање РКС ЦВ.
Можете да изаберете да дозволите ИП језгру да аутоматски поравна податке за сваку траку када дође до грешке у поравнању тако што ћете подесити параметар Омогући аутоматско поравнање у уређивачу ИП параметара. Ако онемогућите функцију аутоматског поравнања, ИП језгро потврђује сигнал рк_еррор да укаже на грешку у поравнању. Морате потврдити рк_линк_реинит да бисте покренули процес поравнања траке када дође до грешке у поравнању траке.
РКС дескев детектује маркере поравнања на основу државног строја. Следећи дијаграм приказује стања у блоку РКС дескев.

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 32

Пошаљите повратне информације

4. Функционални опис 683074 | 2022.04.28

Слика 20.

РКС Дескев Лане Алигнмент Стате Мацхине са аутоматским поравнањем омогућеним дијаграмом тока
Почни

ИДЛЕ

Ресет = 1 да не

Сви ПЦС

бр

траке спремне?

да

ЧЕКАЈ

Сви маркери за синхронизацију бр
откривен?
да
ПОРАВНАЈТЕ

бр
иес Тимеоут?

да
Изгубљено поравнање?
нема краја

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 33

4. Функционални опис 683074 | 2022.04.28

Слика 21.

РКС Дескев Лане Алигнмент Стате Мацхине са аутоматским поравнањем онемогућеним дијаграмом тока
Почни

ИДЛЕ

Ресет = 1 да не

Сви ПЦС

бр

траке спремне?

да

да
рк_линк_реинит =1
нема ГРЕШКЕ

не да Временско ограничење?

ЧЕКАЈ
не Сви маркери синхронизације
откривен?
иес АЛИГН

да
Изгубљено поравнање?
бр
Крај
1. Процес поравнања почиње са стањем ИДЛЕ. Блок прелази у стање ВАИТ када су све ПЦС траке спремне и рк_линк_реинит је поништен.
2. У стању ВАИТ, блок проверава да ли су сви откривени маркери потврђени у оквиру истог циклуса. Ако је овај услов тачан, блок се помера у стање АЛИГНЕД.
3. Када је блок у АЛИГНЕД стању, то показује да су траке поравнате. У овом стању, блок наставља да прати поравнање траке и проверава да ли су сви маркери присутни у оквиру истог циклуса. Ако бар један маркер није присутан у истом циклусу, а параметар Омогући аутоматско поравнање је подешен, блок иде на

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 34

Пошаљите повратне информације

4. Функционални опис 683074 | 2022.04.28

ИДЛЕ стање да бисте поново иницијализовали процес поравнања. Ако Омогући аутоматско поравнање није подешено и најмање један маркер није присутан у истом циклусу, блок прелази у стање ЕРРОР и чека да корисничка логика потврди сигнал рк_линк_реинит да би покренуо процес поравнања траке.

Слика 22. Поравнање траке са укљученим Енабле Ауто Алигнмент рк_цоре_цлк

рк_линк_уп

рк_линк_реинит

анд_алл_маркерс

Дескев Стате

АЛГНЕД

ИДЛЕ

ЧЕКАЈ

АЛГНЕД

АУТО_АЛИГН = 1

Слика 23. Поравнање траке са онемогућеним Енабле Ауто Алигнмент рк_цоре_цлк

рк_линк_уп

рк_линк_реинит

анд_алл_маркерс

Дескев Стате

АЛГНЕД

ГРЕШКА

ИДЛЕ

ЧЕКАЈ

АЛГНЕД

АУТО_АЛИГН = 0
4.2.5. РКС ЦВ уклањање
Овај блок декодира ЦВ-ове и шаље податке корисничкој логици користећи Авалон стриминг интерфејс након уклањања ЦВ-ова.
Када нема доступних ваљаних података, блок уклањања РКС ЦВ поништава потврду рк_авс_валид сигнала.
У ФУЛЛ режиму, ако је кориснички бит постављен, овај блок потврђује сигнал рк_ис_уср_цмд и подаци у првом циклусу такта се користе као кориснички дефинисана информација или команда.
Када рк_авс_реади поништи и рк_авс_валид потврди, блок уклањања РКС ЦВ генерише услов грешке корисничкој логици.
Авалон стриминг сигнали који се односе на овај блок су следећи: · рк_авс_стартофпацкет · рк_авс_ендофпацкет · рк_авс_цханнел · рк_авс_емпти · рк_авс_дата

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 35

4. Функционални опис 683074 | 2022.04.28
· рк_авс_валид
· рк_нум_валид_битес_еоб
· рк_ис_уср_цмд (доступно само у пуном режиму)
4.3. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП архитектура сата
Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП има четири улаза такта који генеришу тактове за различите блокове: · Референтни такт примопредајника (кцвр_реф_цлк) – Улазни такт са екстерног такта
чипови или осцилатори који генеришу тактове за ТКС МАЦ, РКС МАЦ и ТКС и РКС прилагођене ПЦС блокове. Погледајте Параметри за подржани фреквентни опсег. · Такт језгра ТКС (тк_цоре_цлк) – Овај такт је изведен из ПЛЛ примопредајника који се користи за ТКС МАЦ. Овај сат је такође излазни сат од Ф-тиле примопредајника за повезивање са ТКС корисничком логиком. · Такт језгра РКС (рк_цоре_цлк) – Овај такт је изведен из ПЛЛ примопредајника и користи се за РКС дескев ФИФО и РКС МАЦ. Овај сат је такође излазни сат са Ф-тиле примопредајника за повезивање са РКС корисничком логиком. · Сат за интерфејс за реконфигурацију примопредајника (рецонфиг_цлк) – улазни такт из екстерних тактова или осцилатора који генерише тактове за интерфејс за реконфигурацију примопредајника Ф-плочица у оба ТКС и РКС путањама података. Фреквенција такта је 100 до 162 МХз.
Следећи блок дијаграм приказује Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП домене такта и везе унутар ИП-а.

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 36

Пошаљите повратне информације

4. Функционални опис 683074 | 2022.04.28

Слика 24.

Ф-Тиле Сериал Лите ИВ Архитектура Интел ФПГА ИП сата

Осцилатор

ФПГА1
Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП примопредајник Реконфигурација Интерфејс Сат
(рецонфиг_цлк)

тк_цоре_цлоут (повежи се на корисничку логику)

тк_цоре_цлк= цлк_плл_див64[мид_цх]

ФПГА2

Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП

Сат интерфејса за реконфигурацију примопредајника

(рецонфиг_цлк)

Осцилатор

рк_цоре_цлк= цлк_плл_див64[мид_цх]

рк_цоре_цлоут (повежи се на корисничку логику)

цлк_плл_див64[мид_цх] цлк_плл_див64[н-1:0]

Авалон Стреаминг Интерфаце ТКС подаци
ТКС МАЦ

серијска_веза[н-1:0]

Дескев

ФИФО

Авалон Стреаминг Интерфаце РКС Дата РКС МАЦ

Авалон Стреаминг Интерфаце РКС подаци
РКС МАЦ

Дескев ФИФО

рк_цоре_цлоут (повежи се на корисничку логику)

рк_цоре_цлк= цлк_плл_див64[мид_цх]

Цустом ПЦС

серијска_веза[н-1:0]

ТКС МАЦ

Авалон Стреаминг Интерфаце ТКС подаци

тк_цоре_цлк= цлк_плл_див64[мид_цх]

тк_цоре_цлоут (повежи се на корисничку логику)

Референтни сат примопредајника (кцвр_реф_цлк)
Референтни сат примопредајника (кцвр_реф_цлк)

Осцилатор*

Легенда

ФПГА уређај
ТКС домен такта језгра
Домен такта РКС језгра
Домен референтног сата примопредајника Екстерни уређај Сигнали података

4.4. Ресетовање и иницијализација везе
МАЦ, Ф-тиле Хард ИП и реконфигурациони блокови имају различите сигнале ресетовања: · ТКС и РКС МАЦ блокови користе тк_цоре_рст_н и рк_цоре_рст_н сигнале за ресетовање. · тк_пцс_фец_пхи_ресет_н и рк_пцс_фец_пхи_ресет_н диск сигнала за ресетовање
контролер меког ресетовања да ресетује Ф-тиле Хард ИП. · Блок реконфигурације користи сигнал ресетовања рецонфиг_ресет.

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 37

4. Функционални опис 683074 | 2022.04.28

Слика 25. Ресетовање архитектуре
Авалон Стреаминг Интерфаце ТКС подаци
МАЦ
Авалон Стреаминг СИНЦ Интерфаце РКС подаци

ФПГА Ф-тиле Сериал Лите ИВ Интел ФПГА ИП

тк_мии рк_мии
пхи_ехип_реади пхи_рк_пцс_реади

Ф-тиле Хард ИП

ТКС серијски подаци РКС серијски подаци

тк_цоре_рстн рк_цоре_рстн тк_пцс_фец_пхи_ресет_н рк_пцс_фец_пхи_ресет_н рецонфиг_ресет

Ресет Логиц
Повезане информације · Смернице за ресетовање на страни 51 · Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Десигн Екampле Корисничко упутство
4.4.1. ТКС ресетовање и редослед иницијализације
Секвенца ТКС ресетовања за Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП је следећа: 1. Потврдите тк_пцс_фец_пхи_ресет_н, тк_цоре_рст_н и рецонфиг_ресет
истовремено да ресетујете чврсти ИП, МАЦ и блокове за реконфигурацију Ф-плочице. Отпустите тк_пцс_фец_пхи_ресет_н и ресетујте реконфигурацију након што сачекате тк_ресет_ацк да бисте осигурали да су блокови исправно ресетовани. 2. ИП тада потврђује сигнале пхи_тк_ланес_стабле, тк_плл_лоцкед и пхи_ехип_реади након што се тк_пцс_фец_пхи_ресет_н ресетује, да би се показало да је ТКС ПХИ спреман за пренос. 3. тк_цоре_рст_н сигнал се поништава након што сигнал пхи_ехип_реади постане висок. 4. ИП почиње да емитује ИДЛЕ знакове на МИИ интерфејсу након што је МАЦ ресетован. Нема услова за поравнање ТКС траке и искошење јер све траке користе исти сат. 5. Док преноси ИДЛЕ карактере, МАЦ потврђује тк_линк_уп сигнал. 6. МАЦ тада почиње да емитује АЛИГН упарен са СТАРТ/ЕНД или ЕНД/СТАРТ ЦВ у фиксном интервалу да би започео процес поравнања траке повезаног пријемника.

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 38

Пошаљите повратне информације

4. Функционални опис 683074 | 2022.04.28

Слика 26.

Временски дијаграм ТКС ресетовања и иницијализације
рецонфиг_сл_цлк

рецонфиг_цлк

тк_цоре_рст_н

тк_пцс_фец_пхи_ресет_н 1

рецонфиг_ресет

рецонфиг_сл_ресет

тк_ресет_ацк

тк_плл _лоцкед

пхи_тк_ланес_стабле

пхи_ехип_реади

тк_ли нк_уп

7
5 6 8

4.4.2. Редослед ресетовања РКС-а и иницијализације
Редослед РКС ресетовања за Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП је следећи:
1. Истовремено потврдите рк_пцс_фец_пхи_ресет_н, рк_цоре_рст_н и рецонфиг_ресет да бисте ресетовали чврсти ИП, МАЦ и блокове за реконфигурацију Ф-плочице. Отпустите рк_пцс_фец_пхи_ресет_н и ресетујте реконфигурацију након што сачекате рк_ресет_ацк да бисте осигурали да су блокови исправно ресетовани.
2. ИП затим потврђује сигнал пхи_рк_пцс_реади након што је прилагођено ресетовање ПЦС-а пуштено, да би се показало да је РКС ПХИ спреман за пренос.
3. Сигнал рк_цоре_рст_н се поништава након што сигнал пхи_рк_пцс_реади постане висок.
4. ИП почиње процес поравнања траке након што се отпусти РКС МАЦ ресет и по пријему АЛИГН упарен са СТАРТ/ЕНД или ЕНД/СТАРТ ЦВ.
5. РКС блок дескев потврђује рк_линк_уп сигнал када се поравнање за све траке заврши.
6. ИП затим потврђује рк_линк_уп сигнал корисничкој логици да би указао да је РКС веза спремна за почетак пријема података.

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 39

4. Функционални опис 683074 | 2022.04.28

Слика 27. Временски дијаграм ресетовања и иницијализације РКС-а
рецонфиг_сл_цлк

рецонфиг_цлк

рк_цоре_рст_н

рк_пцс_фец_пхи_ресет_н 1

рецонфиг_ресет

рецонфиг_сл_ресет

рк_ресет_ацк

рк_цдр_лоцк

рк_блоцк_лоцк

рк_пцс_реади

рк_линк_уп

3 3 3 2

4 5 5

6 7

4.5. Израчунавање брзине везе и ефикасности пропусног опсега

Прорачун ефикасности пропусног опсега Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП је следећи:

Ефикасност пропусног опсега = рав_рате * 64/66 * (бурст_сизе – бурст_сизе_овхд)/бурст_сизе * [алигн_маркер_период / (алигн_маркер_период + алигн_маркер_видтх)] * [(срл4_алигн_период – 2) /периодсрл4_алигн

Табела 17. Опис варијабли ефикасности пропусног опсега

Променљива

Опис

рав_рате бурст_сизе

Ово је брзина преноса коју постиже серијски интерфејс. рав_рате = СЕРДЕС ширина * фреквенција такта примопредајника прampле: рав_рате = 64 * 402.812500 Гбпс = 25.78 Гбпс
Вредност величине рафала. Да бисте израчунали просечну ефикасност пропусног опсега, користите уобичајену вредност величине бурста. За максималну брзину, користите вредност максималне величине рафала.

бурст_сизе_овхд

Вредност горњег дела величине рафала.
У пуном режиму, вредност бурст_сизе_овхд се односи на упарене ЦВ-ове СТАРТ и ЕНД.
У основном режиму, нема бурст_сизе_овхд јер нема СТАРТ и ЕНД упарених ЦВ-ова.

алигн_маркер_период

Вредност периода у који је уметнут маркер поравнања. Вредност је 81920 такта за компилацију и 1280 за брзу симулацију. Ова вредност се добија из ПЦС чврсте логике.

алигн_маркер_видтх срл4_алигн_период

Број циклуса такта у којима се важећи сигнал маркера за поравнање држи високим.
Број циклуса такта између два маркера поравнања. Ову вредност можете подесити користећи параметар Алигнмент Период у уређивачу ИП параметара.

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 40

Пошаљите повратне информације

4. Функционални опис 683074 | 2022.04.28
Прорачуни брзине везе су следећи: Ефективна брзина = ефикасност пропусног опсега * рав_рате Можете добити максималну корисничку фреквенцију такта помоћу следеће једначине. Израчунавање максималне фреквенције корисничког такта претпоставља континуирано стриминг података и не долази до ИДЛЕ циклуса у корисничкој логици. Ова брзина је важна када се дизајнира корисничка логика ФИФО да би се избегло преливање ФИФО. Максимална фреквенција корисничког такта = ефективна стопа / 64

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 41

683074 | 2022.04.28 Пошаљи повратну информацију

5. Параметри

Табела 18. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП параметар Опис

Параметар

Валуе

Подразумевано

Опис

Опште опције дизајна

Тип ПМА модулације

· ПАМ4 · НРЗ

ПАМ4

Изаберите режим ПЦС модулације.

ПМА Типе

· ФХТ · ФГТ

ФГТ

Бира тип примопредајника.

ПМА брзина преноса података

· За ПАМ4 режим:
— Тип примопредајника ФГТ: 20 Гбпс 58 Гбпс
— Тип ФХТ примопредајника: 56.1 Гбпс, 58 Гбпс, 116 Гбпс
· За НРЗ режим:
— Тип примопредајника ФГТ: 10 Гбпс 28.05 Гбпс
— Тип ФХТ примопредајника: 28.05 Гбпс, 58 Гбпс

56.1 (ФГТ/ФХТ ПАМ4)
28.05 Гбпс (ФГТ/ФХТ НРЗ)

Одређује ефективну брзину преноса података на излазу примопредајника укључујући пренос и друге трошкове. Вредност се израчунава према ИП-у заокруживањем на 1 децимално место у Гбпс јединици.

ПМА режим

· Дуплекс · Тк · Рк

Дуплек

За тип ФХТ примопредајника, подржани правац је само дуплекс. За тип примопредајника ФГТ, подржани правац је Дуплек, Тк и Рк.

Број ПМА

· За ПАМ4 режим:

траке

- 1 до 12

· За НРЗ режим:

- 1 до 16

Изаберите број трака. За симплекс дизајн, подржани број трака је 1.

ПЛЛ референтна фреквенција такта

· За тип ФХТ примопредајника: 156.25 МХз
· За тип ФГТ примопредајника: 27.5 МХз 379.84375 МХз, у зависности од изабране брзине преноса података примопредајника.

· За тип ФХТ примопредајника: 156.25 МХз
· За тип ФГТ примопредајника: 165 МХз

Одређује референтну фреквенцију такта примопредајника.

Систем ПЛЛ

—

референтни сат

фреквенција

170 МХз

Доступно само за тип ФХТ примопредајника. Одређује референтни такт системског ПЛЛ-а и користиће се као улаз за референтну Ф-плочицу и системски ПЛЛ такт Интел ФПГА ИП за генерисање системског ПЛЛ такта.

Системска ПЛЛ фреквенција
Период поравнања

— 128 65536

Омогућите РС-ФЕЦ

Омогући

876.5625 МХз 128 Омогући

Одређује фреквенцију системског ПЛЛ такта.
Одређује период маркера поравнања. Вредност мора бити к2. Укључите да бисте омогућили РС-ФЕЦ функцију.
наставио…

ИСО 9001:2015 Регистрован

5. Параметри 683074 | 2022.04.28

Параметар

Валуе

Подразумевано

Опис

Онемогући

За ПАМ4 ПЦС режим модулације, РС-ФЕЦ је увек омогућен.

Кориснички интерфејс

Режим стримовања

· ФУЛЛ · ОСНОВНИ

Пун

Изаберите стримовање података за ИП.

Пун: Овај режим шаље циклус почетка пакета и краја пакета унутар оквира.

Основно: Ово је чист режим стримовања где се подаци шаљу без почетка пакета, празног и краја пакета да би се повећао пропусни опсег.

Омогући ЦРЦ

Омогући онемогући

Онемогући

Укључите да бисте омогућили откривање и исправљање ЦРЦ грешака.

Омогућите аутоматско поравнање

Омогући онемогући

Онемогући

Укључите да бисте омогућили функцију аутоматског поравнања траке.

Омогући крајњу тачку за отклањање грешака

Омогући онемогући

Онемогући

Када је укључен, Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП укључује уграђену крајњу тачку за отклањање грешака која се интерно повезује на Авалон меморијски мапирани интерфејс. ИП може да обавља одређене тестове и функције за отклањање грешака преко ЈTAG користећи системску конзолу. Подразумевана вредност је Офф.

Симплексно спајање (Ова поставка параметра је доступна само када изаберете ФГТ дуал симплекс дизајн.)

РСФЕЦ је омогућен на другом Сериал Лите ИВ Симплек ИП-у који је постављен на исти ФГТ канал(е)

Омогући онемогући

Онемогући

Укључите ову опцију ако вам је потребна мешавина конфигурације са омогућеним и онемогућеним РС-ФЕЦ за Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП у дуал симплекс дизајну за НРЗ режим примопредајника, где су и ТКС и РКС смештени на исти ФГТ канал(и).

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 43

683074 | 2022.04.28 Пошаљи повратну информацију

6. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП интерфејс сигнали

6.1. Цлоцк Сигналс

Табела 19. Сигнали сата

Име

Видтх Дирецтион

Опис

тк_цоре_цлоут

Излазни такт ТКС језгра за ТКС прилагођени ПЦС интерфејс, ТКС МАЦ и корисничку логику

ТКС датапатх.

Овај сат се генерише из прилагођеног ПЦС блока.

рк_цоре_цлоут

Излазни такт РКС језгра за РКС прилагођени ПЦС интерфејс, РКС дескев ФИФО, РКС МАЦ

и корисничке логике у РКС путањи података.

Овај сат се генерише из прилагођеног ПЦС блока.

кцвр_реф_цлк
рецонфиг_цлк рецонфиг_сл_цлк

Улазни референтни сат примопредајника.

Када је тип примопредајника подешен на ФГТ, повежите овај сат са излазним сигналом (оут_рефцлк_фгт_0) референтних Ф-плочица и системских ПЛЛ тактова Интел ФПГА ИП. Када је тип примопредајника подешен на ФХТ, повежите се

овај сат на излазни сигнал (оут_фхт_цммплл_цлк_0) референтних Ф-плочица и системских ПЛЛ тактова Интел ФПГА ИП.

Погледајте Параметри за подржани фреквентни опсег.

Улаз Улазни сат за интерфејс за реконфигурацију примопредајника.

Фреквенција такта је 100 до 162 МХз.

Повежите овај улазни тактни сигнал са екстерним тактним колама или осцилаторима.

Улаз Улазни сат за интерфејс за реконфигурацију примопредајника.

Фреквенција такта је 100 до 162 МХз.

Повежите овај улазни тактни сигнал са екстерним тактним колама или осцилаторима.

оут_системплл_цлк_ 1

Инпут

Системски ПЛЛ сат.
Повежите овај сат са излазним сигналом (оут_системплл_цлк_0) референтних Ф-плочица и системских ПЛЛ тактова Интел ФПГА ИП.

Повезане информације Параметри на страници 42

6.2. Ресет сигнали

Табела 20. Ресет сигнали

Име

Видтх Дирецтион

тк_цоре_рст_н

Инпут

Асинхрони домен часовника

рк_цоре_рст_н

Инпут

Асинхрони

тк_пцс_фец_пхи_ресет_н 1

Инпут

Асинхрони

Опис

Активно-ниски сигнал ресетовања. Ресетује Ф-Тиле Сериал Лите ИВ ТКС МАЦ.

Активно-ниски сигнал ресетовања. Ресетује Ф-Тиле Сериал Лите ИВ РКС МАЦ.

Активно-ниски сигнал ресетовања.

наставио…

ИСО 9001:2015 Регистрован

6. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Интерфаце Сигналс 683074 | 2022.04.28

Име

Ширина смера домена сата

Опис

Ресетује прилагођени ПЦС Ф-Тиле Сериал Лите ИВ ТКС.

рк_пцс_фец_пхи_ресет_н 1

Инпут

Асинхрони

Активно-ниски сигнал ресетовања. Ресетује прилагођени ПЦС Ф-Тиле Сериал Лите ИВ РКС.

рецонфиг_ресет

Инпут

рецонфиг_цлк Активно-високи сигнал ресетовања.

Ресетује блок реконфигурације интерфејса мапираног меморијом Авалон.

рецонфиг_сл_ресет

Улаз рецонфиг_сл_цлк Активно-високи сигнал ресетовања.

Ресетује блок реконфигурације интерфејса мапираног меморијом Авалон.

6.3. МАЦ сигнали

Табела 21.

ТКС МАЦ сигнали
У овој табели, Н представља број трака постављених у уређивачу ИП параметара.

Име

Ширина

Домен часовника смера

Опис

тк_авс_реади

Излазни тк_цоре_цлоут Авалон стриминг сигнал.

Када се потврди, означава да је ТКС МАЦ спреман да прихвати податке.

тк_авс_дата

· (64*Н)*2 (ПАМ4 режим)
· 64*Н (НРЗ режим)

Инпут

тк_цоре_цлкоут Авалон стриминг сигнал. ТКС подаци.

тк_авс_цханнел

Улазни тк_цоре_цлкоут Авалон стриминг сигнал.

Број канала за податке који се преносе у тренутном циклусу.

Овај сигнал није доступан у основном режиму.

тк_авс_валид

Улазни тк_цоре_цлкоут Авалон стриминг сигнал.

Када се потврди, означава да је сигнал ТКС података валидан.

тк_авс_стартофпацкет

Улазни тк_цоре_цлкоут Авалон стриминг сигнал.

Када се потврди, означава почетак ТКС пакета података.

Потврдите само за један циклус такта за сваки пакет.

Овај сигнал није доступан у основном режиму.

тк_авс_ендофпацкет

Улазни тк_цоре_цлкоут Авалон стриминг сигнал.

Када се потврди, означава крај ТКС пакета података.

Потврдите само за један циклус такта за сваки пакет.

Овај сигнал није доступан у основном режиму.

тк_авс_емпти

Улазни тк_цоре_цлкоут Авалон стриминг сигнал.

Означава број неважећих речи у коначном низу ТКС података.

Овај сигнал није доступан у основном режиму.

тк_нум_валид_битес_еоб

Инпут

тк_цоре_цлоут

Означава број важећих бајтова у последњој речи завршног рафала. Овај сигнал није доступан у основном режиму.
наставио…

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 45

6. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Интерфаце Сигналс 683074 | 2022.04.28

Име тк_ис_уср_цмд
тк_линк_уп тк_линк_реинит
црц_еррор_ињецт тк_еррор

Ширина 1
1 1
Н 5

Домен часовника смера

Опис

Инпут

тк_цоре_цлоут

Када се потврди, овај сигнал покреће кориснички дефинисан циклус информација.
Потврдите овај сигнал у истом циклусу такта као и тк_стартофпацкет тврдња.
Овај сигнал није доступан у основном режиму.

Излаз тк_цоре_цлкоут Када се потврди, означава да је ТКС веза података спремна за пренос података.

Излаз

тк_цоре_цлоут

Када се потврди, овај сигнал покреће поновно поравнање трака.
Потврдите овај сигнал за један циклус такта да бисте покренули МАЦ да пошаље АЛИГН ЦВ.

Инпут

тк_цоре_цлкоут Када се потврди, МАЦ убацује грешку ЦРЦ32 у изабране траке.

Излаз тк_цоре_цлкоут Не користи се.

Следећи дијаграм времена показује прampброј ТКС преноса података од 10 речи из корисничке логике преко 10 ТКС серијских трака.

Слика 28.

Временски дијаграм ТКС преноса података
тк_цоре_цлоут

тк_авс_валид

тк_авс_реади

тк_авс_стартофпацкетс

тк_авс_ендофпацкетс

тк_авс_дата

0,1..,19 10,11…19 …… Н-10..

0,1,2,…,9

… Н-10..

Лане 0

…………

СТРТ 0 10

Н-10 ЕНД СТРТ 0

Лане 1

…………

СТРТ 1 11

Н-9 ЕНД СТРТ 1

Н-10 КРАЈ ПРАЗАН ПРАЗАН Н-9 КРАЈ ПРАЗАН ПРАЗАН

Лане 9

…………

СТРТ 9 19

Н-1 ЕНД СТРТ 9

Н-1 КРАЈ НЕПРОСТ

Табела 22.

РКС МАЦ сигнали
У овој табели, Н представља број трака постављених у уређивачу ИП параметара.

Име

Ширина

Домен часовника смера

Опис

рк_авс_реади

Улазни рк_цоре_цлкоут Авалон стриминг сигнал.

Када се потврди, означава да је корисничка логика спремна да прихвати податке.

рк_авс_дата

(64*Н)*2 (режим ПАМ4)
64*Н (НРЗ режим)

Излаз

рк_цоре_цлоут Авалон стриминг сигнал. РКС подаци.

рк_авс_цханнел

Излазни рк_цоре_цлкоут Авалон стриминг сигнал.

Број канала за податке који се

примљено у текућем циклусу.

Овај сигнал није доступан у основном режиму.

рк_авс_валид

Излазни рк_цоре_цлкоут Авалон стриминг сигнал.

наставио…

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 46

Пошаљите повратне информације

6. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Интерфаце Сигналс 683074 | 2022.04.28

Име

Ширина

Домен часовника смера

Опис

Када се потврди, означава да је сигнал РКС података валидан.

рк_авс_стартофпацкет

Излазни рк_цоре_цлкоут Авалон стриминг сигнал.

Када се потврди, означава почетак РКС пакета података.

Потврдите само за један циклус такта за сваки пакет.

Овај сигнал није доступан у основном режиму.

рк_авс_ендофпацкет

Излазни рк_цоре_цлкоут Авалон стриминг сигнал.

Када се потврди, означава крај РКС пакета података.

Потврдите само за један циклус такта за сваки пакет.

Овај сигнал није доступан у основном режиму.

рк_авс_емпти

Излазни рк_цоре_цлкоут Авалон стриминг сигнал.

Означава број неважећих речи у коначном низу РКС података.

Овај сигнал није доступан у основном режиму.

рк_нум_валид_битес_еоб

Излаз

рк_цоре_цлкоут Означава број важећих бајтова у последњој речи завршног рафала.
Овај сигнал није доступан у основном режиму.

рк_ис_уср_цмд

Излаз рк_цоре_цлкоут Када се потврди, овај сигнал покреће корисник-

дефинисан циклус информација.

Потврдите овај сигнал у истом циклусу такта као и тк_стартофпацкет тврдња.

Овај сигнал није доступан у основном режиму.

рк_линк_уп

Излаз рк_цоре_цлкоут Када се потврди, означава везу за РКС податке

је спреман за пријем података.

рк_линк_реинит

Улаз рк_цоре_цлкоут Када се потврди, овај сигнал покреће траке

поновно поравнање.

Ако онемогућите Омогући аутоматско поравнање, потврдите овај сигнал за један такт да бисте покренули МАЦ да поново поравна траке. Ако је подешено Омогући аутоматско поравнање, МАЦ аутоматски поново поравнава траке.

Немојте давати овај сигнал када је подешено Енабле Ауто Алигнмент.

рк_еррор

(Н*2*2)+3 (режим ПАМ4)
(Н*2)*3 (НРЗ режим)

Излаз

рк_цоре_цлоут

Када се потврди, указује на појаву услова грешке у РКС путањи података.
· [(Н*2+2):Н+3] = Означава ПЦС грешку за одређену траку.
· [Н+2] = Указује на грешку у поравнању. Поново иницијализујте поравнање траке ако је овај бит потврђен.
· [Н+1]= Означава да се подаци прослеђују корисничкој логици када корисничка логика није спремна.
· [Н] = Указује на губитак поравнања.
· [(Н-1):0] = Означава да подаци садрже ЦРЦ грешку.

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 47

6. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Интерфаце Сигналс 683074 | 2022.04.28

6.4. Сигнали за реконфигурацију примопредајника

Табела 23.

Сигнали за реконфигурацију ПЦС-а
У овој табели, Н представља број трака постављених у уређивачу ИП параметара.

Име

Ширина

Домен часовника смера

Опис

рецонфиг_сл_реад

Унесите рецонфиг_сл_ ПЦС реконфигурација читање наредбе

цлк

сигнали.

рецонфиг_сл_врите

Унос рецонфиг_сл_ Записивање реконфигурације ПЦС-а

цлк

командни сигнали.

рецонфиг_сл_аддресс

14 бита + цлогб2Н

Инпут

рецонфиг_сл_ цлк

Одређује ПЦС реконфигурацију Авалон меморијско мапирану адресу интерфејса у изабраној траци.
Свака трака има 14 бита, а горњи битови се односе на помак траке.
Exampле, за НРЗ/ПАМ4 дизајн са 4 траке, са рецонфиг_сл_аддресс[13:0] који се односи на вредност адресе:
· рецонфиг_сл_аддресс[15:1 4] постављено на 00 = адреса за траку 0.
· рецонфиг_сл_аддресс[15:1 4] постављено на 01 = адреса за траку 1.
· рецонфиг_сл_аддресс[15:1 4] постављено на 10 = адреса за траку 2.
· рецонфиг_сл_аддресс[15:1 4] постављено на 11 = адреса за траку 3.

рецонфиг_сл_реаддата

Излаз рецонфиг_сл_ Одређује податке о реконфигурацији ПЦС-а

цлк

да се чита готовим циклусом у а

изабрана трака.

рецонфиг_сл_ваитрекуест

Излаз рецонфиг_сл_ Представља реконфигурацију ПЦС-а

цлк

Авалон меморијски мапирани интерфејс

сигнал за заустављање у одабраној траци.

рецонфиг_сл_вритедата

Улаз рецонфиг_сл_ Одређује податке о реконфигурацији ПЦС-а

цлк

бити написан на циклусу писања у а

изабрана трака.

рецонфиг_сл_реаддата_вали

Излаз

рецонфиг_сл_ Одређује реконфигурацију ПЦС-а

цлк

примљени подаци су валидни у изабраном

лане.

Табела 24.

Сигнали за реконфигурацију тврдог ИП-а Ф-Тиле
У овој табели, Н представља број трака постављених у уређивачу ИП параметара.

Име

Ширина

Домен часовника смера

Опис

рецонфиг_реад

Унос рецонфиг_цлк ПМА реконфигурација прочитана

командни сигнали.

рецонфиг_врите

Унос рецонфиг_цлк ПМА реконфигурација писање

командни сигнали.

рецонфиг_аддресс

18 бита + цлог2бН

Инпут

рецонфиг_цлк

Одређује ПМА Авалон меморијско мапирану адресу интерфејса у изабраној траци.
наставио…

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 48

Пошаљите повратне информације

6. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Интерфаце Сигналс 683074 | 2022.04.28

Име
рецонфиг_реаддата рецонфиг_ваитрекуест рецонфиг_вритедата рецонфиг_реаддатавалид

Ширина
32 1 32 1

Домен часовника смера

Опис

У оба ПАМ4 ад НРЗ режима, свака трака има 18 битова, а преостали горњи битови се односе на померање траке.
Exampле, за дизајн са 4 траке:
· рецонфиг_аддресс[19:18] постављено на 00 = адреса за траку 0.
· рецонфиг_аддресс[19:18] постављено на 01 = адреса за траку 1.
· рецонфиг_аддресс[19:18] постављено на 10 = адреса за траку 2.
· рецонфиг_аддресс[19:18] постављено на 11 = адреса за траку 3.

Излаз

рецонфиг_цлк Одређује ПМА податке који ће бити прочитани циклусом спремности у изабраној траци.

Излаз

рецонфиг_цлк Представља ПМА Авалон меморијско мапирани интерфејс сигнал застоја у изабраној траци.

Инпут

рецонфиг_цлк Одређује ПМА податке који ће бити уписани у циклусу писања у изабраној траци.

Излаз

рецонфиг_цлк Одређује да су примљени подаци за ПМА реконфигурацију важећи у изабраној траци.

6.5. ПМА сигнали

Табела 25.

ПМА сигнали
У овој табели, Н представља број трака постављених у уређивачу ИП параметара.

Име

Ширина

Домен часовника смера

Опис

пхи_тк_ланес_стабле

Н*2 (режим ПАМ4)
Н (НРЗ режим)

Излаз

Асинхрони Када се потврди, означава да је ТКС датапатх спреман за слање података.

тк_плл_лоцкед

Н*2 (режим ПАМ4)
Н (НРЗ режим)

Излаз

Асинхрони Када се потврди, означава да је ТКС ПЛЛ постигао статус закључавања.

пхи_ехип_реади

Н*2 (режим ПАМ4)
Н (НРЗ режим)

Излаз

Асинхрони

Када се потврди, означава да је прилагођени ПЦС завршио интерну иницијализацију и спреман за пренос.
Овај сигнал се потврђује након што су тк_пцс_фец_пхи_ресет_н и тк_пцс_фец_пхи_ресет_наре деассертирани.

тк_сериал_дата

Излазни ТКС серијски сат ТКС серијски пинови.

рк_сериал_дата

Улазни РКС серијски сат РКС серијски пинови.

пхи_рк_блоцк_лоцк

Н*2 (режим ПАМ4)
Н (НРЗ режим)

Излаз

Асинхрони Када се потврди, означава да је поравнање блока 66б завршено за траке.

рк_цдр_лоцк

Н*2 (режим ПАМ4)

Излаз

Асинхрони

Када се потврди, означава да су опорављени сатови закључани за податке.
наставио…

Пошаљите повратне информације

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 49

6. Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Интерфаце Сигналс 683074 | 2022.04.28

Име пхи_рк_пцс_реади пхи_рк_хи_бер

Ширина

Домен часовника смера

Опис

Н (НРЗ режим)

Н*2 (режим ПАМ4)
Н (НРЗ режим)

Излаз

Асинхрони

Када се потврди, означава да су РКС траке одговарајућег Етхернет канала потпуно поравнате и спремне за пријем података.

Н*2 (режим ПАМ4)
Н (НРЗ режим)

Излаз

Асинхрони

Када се потврди, означава да је РКС ПЦС одговарајућег Етхернет канала у ХИ БЕР стању.

Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП упутство за употребу 50

Пошаљите повратне информације

683074 | 2022.04.28 Пошаљи повратну информацију

7. Пројектовање са Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП

7.1. Ресетујте смернице
Пратите ове смернице за ресетовање да бисте применили ресетовање на нивоу система.
· Повежите тк_пцс_фец_пхи_ресет_н и рк_пцс_фец_пхи_ресет_н сигнале заједно на нивоу система како бисте истовремено ресетовали ТКС и РКС ПЦС.
· Потврдите тк_пцс_фец_пхи_ресет_н, рк_пцс_фец_пхи_ресет_н, тк_цоре_рст_н, рк_цоре_рст_н и рецонфиг_ресет сигнале у исто време. Погледајте Ресетовање и иницијализација везе за више информација о секвенцама ресетовања и иницијализације ИП адресе.
· Држите тк_пцс_фец_пхи_ресет_н, и рк_пцс_фец_пхи_ресет_н сигнале ниско, а рецонфиг_ресет сигнал висок и сачекајте да тк_ресет_ацк и рк_ресет_ацк правилно ресетују чврсту ИП адресу Ф-плочице и блокове за реконфигурацију.
· Да бисте постигли брзу везу између ФПГА уређаја, истовремено ресетујте повезане Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП адресе. Погледајте Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Десигн Екampле Упутство за кориснике за информације о надгледању ИП ТКС и РКС везе помоћу комплета алата.
Повезане информације
· Ресетовање и иницијализација везе на страни 37
· Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП Десигн Екampле Корисничко упутство

7.2. Смернице за руковање грешкама

Следећа табела наводи смернице за руковање грешкама за услове грешке који се могу јавити са Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП дизајном.

Табела 26. Стање грешке и упутства за руковање

Еррор Цондитион
Једна или више трака не могу успоставити комуникацију након датог временског оквира.

Смернице
Имплементирајте систем тајм-аута да бисте ресетовали везу на нивоу апликације.

Трака губи комуникацију након успостављања комуникације.
Трака губи комуникацију током процеса дескев.

Ово се може догодити након или током фаза преноса података. Примените детекцију губитка везе на нивоу апликације и ресетујте везу.
Имплементирајте процес реиницијализације везе за погрешну траку. Морате осигурати да рутирање плоче не прелази 320 УИ.

Губитак поравнања траке након што су све траке поравнате.

Ово се може десити након или током фаза преноса података. Имплементирајте детекцију губитка поравнања траке на нивоу апликације да бисте поново покренули процес поравнања траке.

ИСО 9001:2015 Регистрован

683074 | 2022.04.28 Пошаљи повратну информацију

8. Архива корисничког водича Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП

ИП верзије су исте као верзије софтвера Интел Куартус Приме Десигн Суите до в19.1. Од верзије софтвера Интел Куартус Приме Десигн Суите 19.2 или новије, ИП језгра имају нову шему ИП верзија.

Ако верзија ИП језгра није наведена, примењује се кориснички водич за претходну верзију ИП језгра.

Интел Куартус Приме верзија
21.3

ИП Цоре верзија 3.0.0

Упутство за употребу Ф-Тиле Сериал Лите ИВ Интел® ФПГА ИП Упутство за употребу

ИСО 9001:2015 Регистрован

683074 | 2022.04.28 Пошаљи повратну информацију

9. Историја ревизија документа за Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП упутство за употребу

Верзија документа 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Интел Куартус Приме верзија
22.1
21.3 21.3 21.2

ИП верзија 5.0.0
3.0.0 3.0.0 2.0.0

Промене
· Ажурирана табела: Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП карактеристике — Ажуриран опис преноса података са додатном подршком за брзину ФХТ примопредајника: 58Г НРЗ, 58Г ПАМ4 и 116Г ПАМ4
· Ажурирана табела: Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП параметар Опис — Додат је нови параметар · Системска ПЛЛ референтна фреквенција такта · Омогући крајњу тачку за отклањање грешака — Ажуриране вредности за ПМА брзину преноса података — Ажурирано именовање параметара да одговара ГУИ-у
· Ажуриран опис за пренос података у табели: Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП карактеристике.
· Преименовано име табеле ИП у Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП параметар Опис у одељку Параметри ради јасноће.
· Ажурирана табела: ИП параметри: — Додат је нови параметар – РСФЕЦ омогућен на другом Сериал Лите ИВ Симплек ИП-у који се налази на истом ФГТ каналу(има). — Ажуриране су подразумеване вредности за фреквенцију референтног такта примопредајника.
Првобитно издање.

ИСО 9001:2015 Регистрован

Документи / Ресурси

	интел Ф Тиле Сериал Лите ИВ Интел ФПГА ИП [пдф] Упутство за кориснике Ф Тиле Сериал Лите ИВ Интел ФПГА ИП, Ф Тиле Сериал Лите ИВ, Интел ФПГА ИП
	интел Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП [пдф] Упутство за кориснике Ф-Тиле Сериал Лите ИВ Интел ФПГА ИП, Сериал Лите ИВ Интел ФПГА ИП, Лите ИВ Интел ФПГА ИП, ИВ Интел ФПГА ИП, ФПГА ИП, ИП