ايف ٽائل سيريل لائيٽ IV Intel FPGA IP يوزر گائيڊ

مواد لڪائڻ

ايف ٽائل سيريل لائيٽ IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ
Intel® Quartus® Prime Design Suite لاءِ اپڊيٽ ڪيو ويو: 22.1 IP ورزن: 5.0.0

آن لائين ورزن موٽ موڪليو

يو جي-20324

ID: 683074 نسخو: 2022.04.28

مواد
مواد
1. F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ جي باري ۾……………………………………….. 4
2. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP اوورview………………………………………………………. 6 2.1. جاري ڪرڻ جي ڄاڻ ……………………………………………………………………………………………………….. 7 2.2. معاون خصوصيتون ……………………………………………………………………………… 7 2.3. IP ورجن سپورٽ ليول ………………………………………………………………………………..8 2.4. ڊوائيس اسپيڊ گريڊ سپورٽ ………………………………………………………………………..8 2.5. وسيلن جو استعمال ۽ دير ……………………………………………………………… 9 2.6. بينڊوڊٿ جي ڪارڪردگي……………………………………………………………………… 9
3. شروعات ڪرڻ………………………………………………………………………………. 11 3.1. Intel FPGA IP ڪور کي انسٽال ڪرڻ ۽ لائسنس ڏيڻ ……………………………………………………… 11 3.1.1. Intel FPGA IP تشخيصي موڊ …………………………………………………………. 11 3.2. IP پيرا ميٽرز ۽ اختيارن جي وضاحت ڪرڻ……………………………………………………… 14 3.3. پيدا ٿيل File ساخت ……………………………………………………………………… 14 3.4. Intel FPGA IP ڪور کي نقل ڪرڻ ……………………………………………………………………… 16 3.4.1. ٺاھ جوڙ ڪرڻ ۽ ان جي تصديق ڪرڻ ………………………………………………….. 17 3.5. ٻين EDA اوزارن ۾ IP ڪور کي ٺهڪائڻ………………………………………………. 17 3.6. مڪمل ڊيزائن کي گڏ ڪرڻ ………………………………………………………………………………..18
4. فنڪشنل وضاحت ……………………………………………………………………………….. 19 4.1. TX Datapath ………………………………………………………………………………………………..20 4.1.1. TX MAC اڊاپٽر ……………………………………………………………………… 21 4.1.2. ڪنٽرول لفظ (CW) داخل ڪرڻ ……………………………………………………………… 23 4.1.3. TX CRC ……………………………………………………………………… 28 4.1.4. TX MII انڪوڊر ……………………………………………………………………….29 4.1.5. TX PCS ۽ PMA ……………………………………………………………………………… 30 4.2. RX Datapath ……………………………………………………………………………………… 30 4.2.1. RX PCS ۽ PMA ……………………………………………………………………….. 31 4.2.2. RX MII ڊيڪوڊر ……………………………………………………………………… 31 4.2.3. RX CRC ……………………………………………………………………………… 31 4.2.4. RX ڊيسڪ ……………………………………………………………………………… 32 4.2.5. RX CW هٽائڻ ……………………………………………………………………… 35 4.3. ايف ٽائل سيريل لائٽ IV Intel FPGA IP گھڙي آرڪيٽيڪچر…………………………………………. 36 4.4. ري سيٽ ۽ لنڪ جي شروعات………………………………………………………………………..37 4.4.1. TX ري سيٽ ۽ شروعات جو سلسلو………………………………………………. 38 4.4.2. RX ري سيٽ ۽ شروعات جو سلسلو…………………………………………………. 39 4.5. لنڪ ريٽ ۽ بينڊوڊٿ جي ڪارڪردگيءَ جو حساب ……………………………………………….. 40
5. پيرا ميٽرس ………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP انٽرفيس سگنلز……………………………………………….. 44 6.1. گھڙيءَ جا سگنل ……………………………………………………………………………………………… 44 6.2. سگنل ري سيٽ ڪريو……………………………………………………………………………………………… 44 6.3. ميڪ سگنلز ……………………………………………………………………………………… 45 6.4. ٽرانسيور ريڪنفيگريشن سگنلز ……………………………………………………………… 48 6.5. PMA سگنلز ……………………………………………………………………………………………… 49

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 2

موٽ موڪليو

مواد
7. F-Tile Serial Lite IV Intel FPGA IP سان ڊيزائننگ……………………………………………… 51 7.1. ھدايتون بحال ڪريو……………………………………………………………………………………….. 51 7.2. نقص سنڀالڻ جي ھدايتن ………………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP يوزر گائيڊ آرڪائيوز…………………………………………. 52 9. F-Tile Serial Lite IV Intel FPGA IP يوزر گائيڊ لاءِ دستاويز جي نظرثاني جي تاريخ………53

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 3

683074 | 2022.04.28 موٽ موڪليو

1. F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ بابت

هي دستاويز بيان ڪري ٿو IP خاصيتون، آرڪيٽيڪچر جي وضاحت، تيار ڪرڻ جا قدم، ۽ F-Tile Serial Lite IV Intel® FPGA IP کي ڊزائين ڪرڻ لاءِ هدايتون جيڪي Intel AgilexTM ڊوائيسز ۾ F-ٽائل ٽرانسيور استعمال ڪندي.

مطلوب سامعين

هي دستاويز هيٺين استعمال ڪندڙن لاءِ آهي:
· سسٽم-سطح جي ڊيزائن پلاننگ مرحلي دوران IP چونڊ ڪرڻ لاءِ ڊيزائن آرڪيٽيڪٽس
· هارڊويئر ڊيزائنر جڏهن IP کي انهن جي سسٽم جي سطح جي ڊيزائن ۾ ضم ڪري رهيا آهن
· سسٽم جي سطح جي تخليق ۽ هارڊويئر جي تصديق جي مرحلن دوران تصديق ڪندڙ انجنيئر

لاڳاپيل دستاويز

ھيٺ ڏنل جدول ٻين حوالن جي دستاويزن کي لسٽ ڪري ٿو جيڪي F-Tile Serial Lite IV Intel FPGA IP سان لاڳاپيل آھن.

ٽيبل 1.

لاڳاپيل دستاويز

حوالو

F-Tile Serial Lite IV Intel FPGA IP ڊيزائن Exampلي يوزر گائيڊ

Intel Agilex ڊوائيس ڊيٽا شيٽ

وصف
هي دستاويز F-Tile Serial Lite IV Intel FPGA IP ڊيزائن اڳ جي نسل، استعمال جي هدايتن، ۽ فنڪشنل وضاحت فراهم ڪري ٿو.ampIntel Agilex ڊوائيسز ۾.
هي دستاويز بيان ڪري ٿو برقي خاصيتون، سوئچنگ خاصيتون، ترتيب جي وضاحت، ۽ Intel Agilex ڊوائيسز لاء وقت.

ٽيبل 2.
CW RS-FEC PMA TX RX PAM4 NRZ

مخففات ۽ لغت جي مخفف فهرست
مخفف

توسيع ڪنٽرول لفظ ريڊ-سليمان فارورڊ غلطي جي اصلاح جسماني وچولي منسلڪ ٽرانسميٽر وصول ڪندڙ پلس-Amplitude Modulation 4-سطح غير واپسي-تي-صفر

جاري رهيو…

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. * ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعوي ڪري سگھن ٿا.

ISO 9001:2015 رجسٽر ٿيل

1. F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 683074 بابت 2022.04.28

PCS MII XGMII

مخفف

توسيع فزيڪل ڪوڊنگ سبليئر ميڊيا آزاد انٽرفيس 10 گيگابٽ ميڊيا آزاد انٽرفيس

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 5

683074 | 2022.04.28 موٽ موڪليو

2. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP اوورview

شڪل 1.

F-Tile Serial Lite IV Intel FPGA IP اعليٰ بينڊوڊٿ ڊيٽا ڪميونيڪيشن لاءِ موزون آهي چپ کان چپ، بورڊ کان بورڊ، ۽ بيڪپلين ايپليڪيشنن لاءِ.

F-Tile Serial Lite IV Intel FPGA IP شامل ڪري ٿو ميڊيا رسائي ڪنٽرول (MAC)، جسماني ڪوڊنگ سبليئر (PCS)، ۽ فزيڪل ميڊيا منسلڪ (PMA) بلاڪ. IP 56 Gbps في لين تائين ڊيٽا جي منتقلي جي رفتار کي سپورٽ ڪري ٿو وڌ ۾ وڌ چار PAM4 لين سان يا وڌ ۾ وڌ 28 NRZ لين سان 16 Gbps في لين. هي IP پيش ڪري ٿو اعلي بينڊوڊٿ، گهٽ اوور هيڊ فريم، گهٽ I/O ڳڻپ، ۽ لين ۽ رفتار جي ٻنهي نمبرن ۾ اعليٰ اسپيبليٽي کي سپورٽ ڪري ٿو. هي IP پڻ آساني سان ترتيب ڏئي سگهجي ٿو ڊيٽا جي شرحن جي وسيع رينج جي مدد سان Ethernet PCS موڊ جي ايف ٽائل ٽرانسيور سان.

هي IP ٻن ٽرانسميشن طريقن کي سپورٽ ڪري ٿو:
· بنيادي موڊ- هي هڪ خالص اسٽريمنگ موڊ آهي جتي ڊيٽا بينڊوڊٿ وڌائڻ لاءِ شروعاتي-پيڪٽ، خالي چڪر، ۽ آخر-آف-پيڪٽ کان سواءِ موڪلي ويندي آهي. IP پهرين صحيح ڊيٽا کي برسٽ جي شروعات طور وٺي ٿو.
· مڪمل موڊ- ھي ھڪڙو پيڪٽ ٽرانسفر موڊ آھي. هن موڊ ۾، IP موڪلي ٿو هڪ دفن ۽ هڪ هم وقت سازي چڪر هڪ پيڪيٽ جي شروعات ۽ آخر ۾ ڊيليميٽر جي طور تي.

ايف ٽائل سيريل لائيٽ IV هاء ليول بلاڪ ڊاگرام

Avalon اسٽريمنگ انٽرفيس TX

ايف ٽائل سيريل لائيٽ IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n لين بٽس (NRZ موڊ)/ 2*n لين بٽس (PAM4 موڊ)

TX MAC

اڊاپٽر INSERT

MII انڪوڊ

ڪسٽم PCS

TX PCS

TX MII

EMIB انڪوڊ اسڪرامبلر FEC

TX PMA

n لين بٽس (PAM4 موڊ) / n لين بٽس (NRZ موڊ)
TX سيريل انٽرفيس

Avalon اسٽريمنگ انٽرفيس RX
64*n لين بٽس (NRZ موڊ)/ 2*n لين بٽس (PAM4 موڊ)

RX PCS

CW RMV

ڊيسڪ

MII

۽ ڊيڪوڊ کي ترتيب ڏيو

RX MII

اي ايم آئيب

DECODE Block Sync ۽ FEC DESCRAMBLER

RX PMA

سي ايس آر

2n لين بٽس (PAM4 موڊ) / n لين بٽس (NRZ موڊ) RX سيريل انٽرفيس
Avalon Memory-Mapped Interface Register Config

ڏند ڪٿا

نرم منطق

سخت منطق

ISO 9001:2015 رجسٽر ٿيل

2. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP اوورview 683074 | 2022.04.28

توهان ٺاهي سگهو ٿا F-Tile Serial Lite IV Intel FPGA IP ڊيزائن examples IP خاصيتن بابت وڌيڪ سکڻ لاءِ. حوالي ڪريو F-Tile Serial Lite IV Intel FPGA IP Design Exampلي يوزر گائيڊ.
لاڳاپيل معلومات · فنڪشنل وضاحت صفحي 19 تي · F-Tile Serial Lite IV Intel FPGA IP Design Exampلي يوزر گائيڊ

2.1. معلومات جاري ڪريو

Intel FPGA IP ورزن ملن ٿا Intel Quartus® Prime Design Suite سافٽ ويئر ورزن تائين v19.1. Intel Quartus Prime Design Suite سافٽ ويئر ورزن 19.2 ۾ شروع ٿي، Intel FPGA IP وٽ ھڪڙو نئون ورزننگ اسڪيم آھي.

Intel FPGA IP ورزن (XYZ) نمبر هر Intel Quartus Prime سافٽ ويئر ورزن سان تبديل ٿي سگھي ٿو. تبديلي ۾:

· X اشارو ڪري ٿو IP جي وڏي نظرثاني. جيڪڏهن توهان Intel Quartus Prime سافٽ ويئر کي اپڊيٽ ڪيو ٿا، توهان کي IP کي ٻيهر ٺاهڻ گهرجي.
· Y اشارو ڪري ٿو IP ۾ نيون خاصيتون شامل آهن. انهن نئين خاصيتن کي شامل ڪرڻ لاءِ پنهنجو IP ٻيهر ٺاهيو.
· Z اشارو ڪري ٿو IP ۾ معمولي تبديليون شامل آهن. انهن تبديلين کي شامل ڪرڻ لاءِ پنهنجو IP ٻيهر ٺاهيو.

ٽيبل 3.

F-Tile Serial Lite IV Intel FPGA IP رليز معلومات

آئٽم IP نسخو Intel Quartus Prime ورجن جاري ٿيڻ جي تاريخ آرڊرنگ ڪوڊ

5.0.0 22.1 IP-SLITE2022.04.28F

وصف

2.2. سپورٽ ڪيل خاصيتون
هيٺ ڏنل جدول F-Tile Serial Lite IV Intel FPGA IP ۾ موجود خاصيتن جي فهرست ڏيکاري ٿو:

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 7

2. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP اوورview 683074 | 2022.04.28

ٽيبل 4.

F-Tile Serial Lite IV Intel FPGA IP خاصيتون

خاصيت

وصف

ڊيٽا جي منتقلي

· PAM4 موڊ لاءِ:
- FHT صرف 56.1، 58، ۽ 116 Gbps في لين جي وڌ ۾ وڌ 4 لين سان سپورٽ ڪري ٿو.
- FGT وڌ ۾ وڌ 58 لينن سان 12 Gbps في لين تائين سپورٽ ڪري ٿو.
PAM18 موڊ لاءِ سپورٽ ٿيل ٽرانسيور ڊيٽا جي شرحن تي وڌيڪ تفصيل لاءِ صفحي 42 تي ٽيبل 4 جو حوالو ڏيو.
· NRZ موڊ لاءِ:
- FHT صرف 28.05 ۽ 58 Gbps في لين کي سپورٽ ڪري ٿو وڌ ۾ وڌ 4 لين سان.
- FGT وڌ ۾ وڌ 28.05 لين سان 16 Gbps في لين تائين سپورٽ ڪري ٿو.
صفحي 18 تي جدول 42 جو حوالو ڏيو NRZ موڊ لاءِ سپورٽ ٿيل ٽرانسيور ڊيٽا جي شرحن تي وڌيڪ تفصيل لاءِ.
· سپورٽ مسلسل اسٽريمنگ (بنيادي) يا پيڪٽ (مڪمل) طريقن.
· گھٽ اوور هيڊ فريم پيڪٽس کي سپورٽ ڪري ٿو.
· هر برسٽ سائيز لاءِ بائيٽ گرينولرٽي منتقلي کي سپورٽ ڪري ٿو.
· صارف جي شروع ڪيل يا خودڪار لين جي ترتيب کي سپورٽ ڪري ٿو.
· پروگرام جي ترتيب واري مدت کي سپورٽ ڪري ٿو.

پي سي ايس

· سخت IP منطق استعمال ڪري ٿو جيڪو نرم منطق وسيلن جي گھٽتائي لاءِ Intel Agilex F-Tile transceivers سان انٽرفيس ڪري ٿو.
· 4GBASE-KP100 وضاحتن لاءِ PAM4 ماڊل موڊ کي سپورٽ ڪري ٿو. RS-FEC هميشه هن ماڊل موڊ ۾ فعال آهي.
· اختياري RS-FEC ماڊل موڊ سان NRZ کي سپورٽ ڪري ٿو.
· 64b/66b انڪوڊنگ ڊيڪوڊنگ کي سپورٽ ڪري ٿو.

غلطي جي چڪاس ۽ سنڀال

· TX ۽ RX ڊيٽا رستن تي CRC غلطي جي چڪاس جي حمايت ڪري ٿو. · RX لنڪ جي غلطي جي چڪاس کي سپورٽ ڪري ٿو. · RX PCS غلطي ڳولڻ جي حمايت ڪري ٿو.

انٽرفيس

· صرف مڪمل ڊپلڪس پيڪٽ جي منتقلي کي سپورٽ ڪري ٿو آزاد لنڪ سان.
· گھٽ منتقلي جي دير سان ڪيترن ئي FPGA ڊوائيسز سان پوائنٽ-ٽو-پوائنٽ ڪنيڪٽ استعمال ڪري ٿو.
· صارف جي بيان ڪيل حڪمن کي سپورٽ ڪري ٿو.

2.3. IP نسخو سپورٽ جي سطح

Intel Quartus Prime سافٽ ويئر ۽ Intel FPGA ڊوائيس سپورٽ F-Tile Serial Lite IV Intel FPGA IP لاءِ ھيٺ ڏنل آھي:

ٽيبل 5.

IP نسخو ۽ سپورٽ جي سطح

Intel Quartus Prime 22.1

ڊوائيس Intel Agilex F-ٽائل ٽرانسورس

IP ورجن سموليشن ڪمپليشن هارڊويئر ڊيزائن

5.0.0

2.4. ڊوائيس اسپيڊ گريڊ سپورٽ
F-Tile Serial Lite IV Intel FPGA IP Intel Agilex F-ٽائل ڊوائيسز لاءِ هيٺين اسپيڊ گريڊن جي مدد ڪري ٿو: · ٽرانسيور اسپيڊ گريڊ: -1، -2، ۽ -3 · ڪور اسپيڊ گريڊ: -1، -2، ۽ - 3

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 8

موٽ موڪليو

2. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP اوورview 683074 | 2022.04.28

لاڳاپيل معلومات
Intel Agilex Device ڊيٽا شيٽ Intel Agilex F-tile transceivers ۾ سپورٽ ڪيل ڊيٽا جي شرح بابت وڌيڪ معلومات.

2.5. وسيلن جي استعمال ۽ ويڪرائي

F-Tile Serial Lite IV Intel FPGA IP لاءِ وسيلا ۽ ويڪرائي حاصل ڪئي وئي Intel Quartus Prime Pro Edition سافٽ ويئر ورزن 22.1 مان.

ٽيبل 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP وسيلن جي استعمال
ويڪرائي جي ماپ تي ٻڌل آهي گول سفر جي ويڪرائي TX ڪور ان پٽ کان RX ڪور آئوٽ تائين.

ٽرانسيور جو قسم

ويرينٽ

ڊيٽا لين موڊ جو تعداد RS-FEC ALM

ويڪرائي (TX ڪور ڪلاڪ چڪر)

ايف جي ٽي

28.05 Gbps NRZ 16

بنيادي معذور 21,691 65

مڪمل معذور 22,135 65

بنيادي فعال 21,915 189

مڪمل فعال 22,452 189

58 Gbps PAM4 12

بنيادي فعال 28,206 146

مڪمل فعال 30,360 146

ايف ايڇ ٽي

58 Gbps NRZ

بنيادي فعال 15,793 146

مڪمل فعال 16,624 146

58 Gbps PAM4 4

بنيادي فعال 15,771 154

مڪمل فعال 16,611 154

116 Gbps PAM4 4

بنيادي فعال 21,605 128

مڪمل فعال 23,148 128

2.6. بينڊوڊٿ جي ڪارڪردگي

ٽيبل 7.

بينڊوڊٿ جي ڪارڪردگي

متغير ٽرانسيور موڊ

PAM4

اسٽريمنگ موڊ RS-FEC

مڪمل فعال

بنيادي فعال

سيريل انٽرفيس بٽ جي شرح Gbps ۾ (RAW_RATE)
لفظ جي تعداد ۾ منتقلي جي برسٽ سائيز (BURST_SIZE) (1)
گھڙي جي چڪر ۾ ترتيب واري مدت (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

سيٽنگون

NRZ

پورو

معذور

چالو ڪيو

28.0

2,048

4,096

بنيادي معذور 28.0

فعال 28.0

4,194,304

4,096

4,096 جاري رهيو…

(1) بنيادي موڊ لاءِ BURST_SIZE لامحدود تائين پهچندو آهي، تنهنڪري هڪ وڏو انگ استعمال ڪيو ويندو آهي.

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 9

2. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP اوورview 683074 | 2022.04.28

متغير

سيٽنگون

64/66b انڪوڊ

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

لفظ جي تعداد ۾ برسٽ سائيز جو مٿي (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

گھڙي جي چڪر ۾ 81,915 جي ترتيب واري نشان جي مدت (ALIGN_MARKER_PERIOD)

81,915

81,916

5 ۾ ترتيب ڏيڻ واري مارڪر جي چوٽي

ڪلاڪ چڪر

(ALIGN_MARKER_WIDTH)

بينڊوڊٿ ڪارڪردگي (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

مؤثر شرح (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

وڌ ۾ وڌ استعمال ڪندڙ گھڙي جي تعدد (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

صفحي 40 تي لاڳاپيل معلومات لنڪ جي شرح ۽ بينڊوڊٿ ڪارڪردگي جو حساب ڪتاب

(2) مڪمل موڊ ۾، BURST_SIZE_OVHD سائيز شامل آهي START/END جوڙ ڪيل ڪنٽرول لفظن ۾ ڊيٽا اسٽريم ۾.
(3) بنيادي موڊ لاءِ، BURST_SIZE_OVHD 0 آهي ڇو ته اسٽريمنگ دوران ڪو به START/END ناهي.
(4) حوالو ڏيو لنڪ جي شرح ۽ بينڊوڊٿ ڪارڪردگي جي حساب ڪتاب لاءِ.
(5) حوالو ڏيو لنڪ ريٽ ۽ بينڊوڊٿ ڪارڪردگي جي حساب ڪتاب لاءِ موثر شرح جي حساب سان.
(6) حوالو ڏيو لنڪ ريٽ ۽ بينڊوڊٿ جي ڪارڪردگي جي حساب سان وڌ ۾ وڌ استعمال ڪندڙ گھڙي جي تعدد جي حساب سان.

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 10

موٽ موڪليو

683074 | 2022.04.28 موٽ موڪليو

3. شروع ڪرڻ

3.1. Intel FPGA IP ڪور کي انسٽال ڪرڻ ۽ لائسنس ڏيڻ

Intel Quartus Prime سافٽ ويئر جي تنصيب ۾ Intel FPGA IP لائبريري شامل آهي. هي لائبريري توهان جي پيداوار جي استعمال لاءِ اضافي لائسنس جي ضرورت کان سواءِ ڪيترائي مفيد IP ڪور فراهم ڪري ٿي. ڪجھ Intel FPGA IP cores جي پيداوار جي استعمال لاءِ الڳ لائسنس خريد ڪرڻ جي ضرورت آھي. Intel FPGA IP تشخيصي موڊ توهان کي اجازت ڏئي ٿو انهن لائسنس يافته Intel FPGA IP ڪور جو جائزو وٺڻ ۽ هارڊويئر ۾، فيصلو ڪرڻ کان پهريان مڪمل پيداوار IP ڪور لائسنس خريد ڪرڻ جو. توهان کي صرف هڪ مڪمل پيداوار لائسنس خريد ڪرڻ جي ضرورت آهي لائسنس يافته Intel IP cores لاءِ جڏهن توهان هارڊويئر ٽيسٽ مڪمل ڪريو ۽ پيداوار ۾ IP استعمال ڪرڻ لاءِ تيار آهيو.

Intel Quartus Prime سافٽ ويئر انسٽال ڪري ٿو IP ڪور ھيٺ ڏنل جڳهن تي ڊفالٽ طور:

شڪل 2.

IP ڪور تنصيب جو رستو
intelFPGA(_pro) quartus - Intel Quartus Prime سافٽ ويئر ip تي مشتمل آھي - Intel FPGA IP لائبريري ۽ ٽئين پارٽي IP cores altera تي مشتمل آھي - Intel FPGA IP لائبريري سورس ڪوڊ تي مشتمل آھي - Intel FPGA IP ماخذ تي مشتمل آهي files

ٽيبل 8.

IP ڪور تنصيب جون جڳھون

مقام

سافٽ ويئر

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

پليٽ فارم ونڊوز* لينڪس*

نوٽ:

Intel Quartus Prime سافٽ ويئر انسٽاليشن جي رستي ۾ جڳهن کي سپورٽ نٿو ڪري.

3.1.1. Intel FPGA IP تشخيصي موڊ
مفت Intel FPGA IP تشخيصي موڊ توهان کي اجازت ڏئي ٿو لائسنس يافته Intel FPGA IP ڪور جو جائزو وٺڻ کان پهريان تخليق ۽ هارڊويئر ۾. Intel FPGA IP تشخيصي موڊ ھيٺين جائزي کي سپورٽ ڪري ٿو بغير اضافي لائسنس:
· توهان جي سسٽم ۾ لائسنس يافته Intel FPGA IP ڪور جي رويي کي نقل ڪريو. · جلدي ۽ آساني سان IP ڪور جي ڪارڪردگي، سائيز ۽ رفتار جي تصديق ڪريو. · وقت-محدود ڊوائيس پروگرامنگ ٺاھيو files ڊزائينز لاءِ جنهن ۾ IP ڪور شامل آهن. · توهان جي IP ڪور سان هڪ ڊوائيس پروگرام ڪريو ۽ هارڊويئر ۾ توهان جي ڊيزائن جي تصديق ڪريو.

ISO 9001:2015 رجسٽر ٿيل

3. شروع ڪرڻ
683074 | 2022.04.28
Intel FPGA IP تشخيصي موڊ ھيٺ ڏنل آپريشن طريقن کي سپورٽ ڪري ٿو:
· ٽيچرڊ- توهان جي بورڊ ۽ ميزبان ڪمپيوٽر جي وچ ۾ ڪنيڪشن سان اڻڄاڻ طور تي لائسنس يافته Intel FPGA IP تي مشتمل ڊيزائن کي هلائڻ جي اجازت ڏئي ٿو. ٽيچرڊ موڊ کي سيريل گڏيل ٽيسٽ ايڪشن گروپ جي ضرورت آهي (جيTAGجي وچ ۾ ڳنڍيل ڪيبلTAG توهان جي بورڊ تي پورٽ ۽ ميزبان ڪمپيوٽر، جيڪو هارڊويئر جي تشخيص جي مدت جي مدت لاء Intel Quartus Prime Programmer هلائي رهيو آهي. پروگرامر کي صرف Intel Quartus Prime سافٽ ويئر جي گهٽ ۾ گهٽ انسٽاليشن جي ضرورت آهي، ۽ ان کي Intel Quartus Prime لائسنس جي ضرورت ناهي. ميزبان ڪمپيوٽر جي ذريعي ڊوائيس تي وقتي سگنل موڪلڻ ذريعي تشخيص جي وقت کي سنڀاليندو آهيTAG بندرگاهه. جيڪڏهن سڀئي لائسنس ٿيل IP ڪور ڊيزائن جي سپورٽ ٽيچرڊ موڊ ۾، تشخيص جو وقت هلندو آهي جيستائين ڪنهن به IP ڪور جي تشخيص ختم نه ٿيندي. جيڪڏهن سڀئي IP ڪور لامحدود تشخيص وقت جي حمايت ڪن ٿا، ڊوائيس وقت ختم نه ڪندو آهي.
· Untethered- محدود وقت لاءِ لائسنس يافته IP تي مشتمل ڊيزائن کي هلائڻ جي اجازت ڏئي ٿو. IP ڪور اڻڄاتل موڊ ڏانهن موٽندو آهي جيڪڏهن ڊوائيس انٽيل ڪوارٽس پرائم سافٽ ويئر هلائيندڙ ميزبان ڪمپيوٽر کان ڌار ٿي وڃي ٿي. IP ڪور پڻ اڻڄاتل موڊ ڏانھن موٽائي ٿو جيڪڏھن ڊزائن ۾ ڪو ٻيو لائسنس يافته IP ڪور ٽيچرڊ موڊ کي سپورٽ نٿو ڪري.
جڏهن ڊيزائن ۾ ڪنهن به لائسنس يافته Intel FPGA IP لاءِ تشخيص جو وقت ختم ٿئي ٿو، ڊزائن ڪم ڪرڻ بند ڪري ٿي. سڀئي IP ڪور جيڪي استعمال ڪن ٿا Intel FPGA IP تشخيصي موڊ وقت هڪ ئي وقت ٻاهر جڏهن ڪنهن به IP ڪور ڊيزائن ۾ وقت ختم ٿي وڃي. جڏهن تشخيص جو وقت ختم ٿئي ٿو، توهان کي هارڊويئر جي تصديق جاري رکڻ کان پهريان FPGA ڊوائيس کي ٻيهر پروگرام ڪرڻ گهرجي. پيداوار لاءِ IP ڪور جي استعمال کي وڌائڻ لاءِ، IP ڪور لاءِ مڪمل پيداوار لائسنس خريد ڪريو.
توھان کي لازمي طور تي لائسنس خريد ڪرڻ گھرجي ۽ ھڪڙي مڪمل پيداوار جي لائسنس جي ڪيئي ٺاھيو ان کان اڳ توھان ٺاھي سگھوٿا ھڪڙي غير محدود ڊوائيس پروگرامنگ file. Intel FPGA IP تشخيصي موڊ جي دوران، ڪمپلر صرف وقت جي محدود ڊوائيس پروگرامنگ ٺاهي ٿو file ( _time_limited.sof) جيڪو وقت جي حد تي ختم ٿئي ٿو.

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 12

موٽ موڪليو

3. شروعات 683074 | 2022.04.28

شڪل 3.

Intel FPGA IP تشخيصي موڊ فلو
Intel Quartus Prime Software انسٽال ڪريو Intel FPGA IP لائبريري سان

Parameterize ۽ هڪ لائسنس يافته Intel FPGA IP ڪور کي انسٽال ڪريو

هڪ سپورٽ سميلٽر ۾ IP جي تصديق ڪريو

Intel Quartus Prime Software ۾ ڊيزائن کي مرتب ڪريو

ھڪڙي وقت جي محدود ڊوائيس پروگرامنگ ٺاھيو File

Intel FPGA ڊيوائس پروگرام ڪريو ۽ بورڊ تي آپريشن جي تصديق ڪريو
پيداوار جي استعمال لاءِ IP تيار ناهي؟
ها هڪ مڪمل پيداوار خريد ڪريو
IP لائسنس

نوٽ:

تجارتي شين ۾ لائسنس ٿيل IP شامل ڪريو
حوالو ڏيو ھر IP ڪور جي يوزر گائيڊ لاءِ پيرا ميٽرائيزيشن جي مرحلن ۽ عمل درآمد جي تفصيل لاءِ.
انٽيل لائسنس IP ڪور کي في سيٽ تي، دائمي بنيادن تي. لائسنس جي فيس ۾ پهريون سال جي سار سنڀال ۽ سپورٽ شامل آهي. توهان کي پهرين سال کان پوءِ اپڊيٽس، بگ فڪسس، ۽ ٽيڪنيڪل سپورٽ حاصل ڪرڻ لاءِ بحالي واري معاهدي جي تجديد ڪرڻ گهرجي. توھان کي لازمي طور تي Intel FPGA IP cores لاءِ مڪمل پروڊڪشن لائسنس خريد ڪرڻ گھرجي جنھن کي پروڊڪشن لائسنس جي ضرورت آھي، پروگرامنگ ٺاھڻ کان اڳ fileجيڪو توهان لامحدود وقت لاءِ استعمال ڪري سگهو ٿا. Intel FPGA IP تشخيصي موڊ جي دوران، ڪمپلر صرف وقت جي محدود ڊوائيس پروگرامنگ ٺاهي ٿو file ( _time_limited.sof) جيڪو وقت جي حد تي ختم ٿئي ٿو. حاصل ڪرڻ لاءِ توھان جي پيداوار جي لائسنس چاٻيون، دورو ڪريو Intel FPGA Self-Service Licensing Center.
Intel FPGA سافٽ ويئر لائسنس جا معاهدا لائسنس يافته IP ڪور جي تنصيب ۽ استعمال کي سنڀاليندا آهن، Intel Quartus Prime ڊيزائن سافٽ ويئر، ۽ سڀ غير لائسنس يافته IP cores.

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 13

3. شروعات 683074 | 2022.04.28
لاڳاپيل معلومات · Intel FPGA لائسنسنگ سپورٽ سينٽر · Intel FPGA سافٽ ويئر انسٽاليشن ۽ لائسنسنگ جو تعارف
3.2. IP پيٽرولر ۽ اختيارن جي وضاحت ڪريو
IP پيٽرولر ايڊيٽر توهان کي جلدي توهان جي ڪسٽم IP تبديلي کي ترتيب ڏيڻ جي اجازت ڏئي ٿو. Intel Quartus Prime Pro Edition سافٽ ويئر ۾ IP اختيارن ۽ پيٽرولن کي بيان ڪرڻ لاءِ ھيٺ ڏنل قدم استعمال ڪريو.
1. جيڪڏهن توهان وٽ اڳ ۾ ئي نه آهي Intel Quartus Prime Pro Edition پروجيڪٽ جنهن ۾ توهان جي F-Tile Serial Lite IV Intel FPGA IP کي ضم ڪرڻ لاءِ، توهان کي هڪ ٺاهڻ گهرجي. هڪ Intel Quartus Prime Pro Edition ۾، ڪلڪ ڪريو File نئون پروجيڪٽ مددگار هڪ نئون Quartus Prime پروجيڪٽ ٺاهڻ لاءِ، يا File کوليو پروجيڪٽ موجوده ڪوارٽس پرائم پروجيڪٽ کي کولڻ لاءِ. جادوگر توهان کي هڪ ڊوائيس بيان ڪرڻ لاء اشارو ڏئي ٿو. ب. ڊوائيس خانداني Intel Agilex بيان ڪريو ۽ ھڪڙو پيداوار F-ٽائل ڊيوائس چونڊيو جيڪو IP لاء اسپيڊ گريڊ گهرجن کي پورو ڪري. ج. ڪلڪ ڪريو ختم.
2. IP Catalog ۾، F-Tile Serial Lite IV Intel FPGA IP ڳوليو ۽ چونڊيو. نئين IP تبديلي ونڊو ظاهر ٿئي ٿي.
3. توهان جي نئين ڪسٽم IP تبديلي لاء هڪ اعلي سطحي نالو بيان ڪريو. پيٽرولر ايڊيٽر محفوظ ڪري ٿو IP مختلف سيٽنگون a file نالو .ip.
4. OK تي ڪلڪ ڪريو. پراميٽر ايڊيٽر ظاهر ٿئي ٿو. 5. توهان جي IP تبديلين لاءِ پيٽرول بيان ڪريو. جي حوالي سان Parameter سيڪشن لاء
F-Tile Serial Lite IV Intel FPGA IP پيٽرولر بابت ڄاڻ. 6. اختياري طور تي، هڪ تخليق ٽيسٽ بينچ يا تاليف ۽ هارڊويئر ڊزائين ٺاهڻ لاء
exampلي، ڊيزائن Ex ۾ ڏنل هدايتن تي عمل ڪريوampلي يوزر گائيڊ. 7. ڪلڪ ڪريو ٺاھيو HDL. جنريشن ڊائلاگ باڪس ظاهر ٿيندو. 8. ٻاھر بيان ڪريو file نسل جا اختيار، ۽ پوء ڪلڪ ڪريو پيدا ڪريو. IP جي تبديلي
files توهان جي specifications موجب پيدا. 9. ڪلڪ ڪريو ختم. پيرا ميٽر ايڊيٽر مٿين-سطح .ip شامل ڪري ٿو file موجوده ڏانهن
پروجيڪٽ خودڪار طريقي سان. جيڪڏھن توھان کي دستي طور شامل ڪرڻ لاءِ چيو ويو آھي .ip file پروجيڪٽ ڏانهن، ڪلڪ ڪريو پروجيڪٽ شامل ڪريو/هٽايو Files شامل ڪرڻ لاءِ پروجيڪٽ ۾ file. 10. توهان جي IP تبديلي کي پيدا ڪرڻ ۽ ان کي تيز ڪرڻ کان پوء، بندرگاهن کي ڳنڍڻ لاء مناسب پن اسائنمنٽ ٺاهيو ۽ هر مناسب في مثال RTL پيٽرولر مقرر ڪريو.
صفحي 42 تي لاڳاپيل معلومات جا پيرا ميٽر
3.3. پيدا ٿيل File ساخت
Intel Quartus Prime Pro Edition سافٽ ويئر هيٺ ڏنل IP آئوٽ ٺاهي ٿو file ساخت.
جي باري ۾ معلومات لاء file جوڙجڪ جي جوڙجڪ example، حوالو ڏيو F-Tile Serial Lite IV Intel FPGA IP Design Exampلي يوزر گائيڊ.

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 14

موٽ موڪليو

3. شروعات 683074 | 2022.04.28

شڪل 4. F-Tile Serial Lite IV Intel FPGA IP ٺاهيل Files
.ip - IP انٽيگريشن file

IP تبديلي files

_ IP تبديلي files

example_design

.cmp - VHDL جزو اعلان file _bb.v - Verilog HDL بليڪ باڪس EDA synthesis file _inst.v ۽ .vhd - ايسample instantiation templates .xml- XML رپورٽ file

Example مقام توهان جي IP بنيادي ڊيزائن لاءِ اڳample fileايس. ڊفالٽ جڳھ آھي example_design، پر توهان کي مختلف رستو بيان ڪرڻ لاء چيو ويندو.

.qgsimc - واڌاري جي بحالي کي سپورٽ ڪرڻ لاءِ سموليشن پيٽرولر لسٽ ڪري ٿو .qgsynthc - وڌ ۾ وڌ ٻيهر پيدا ڪرڻ جي حمايت ڪرڻ لاءِ سنٿيسس پيٽرولر لسٽ ڪري ٿو

.qip - فهرست IP synthesis files

_generation.rpt- IP نسل جي رپورٽ

.sopcinfo- سافٽ ويئر ٽول-چين انٽيگريشن file .html- ڪنيڪشن ۽ ميموري ميپ ڊيٽا

.csv - پن تفويض file

.spd - انفرادي تخليق اسڪرپٽ کي گڏ ڪري ٿو

سم سموليشن files

synth IP synthesis files

.v مٿين سطح جي تخليق file

.v مٿين-سطح جي IP سنٿيسس file

سموليٽر اسڪرپٽ

ذيلي ڪور لائبريريون

synth
Subcore synthesis files

سم
Subcore Simulation files

ٽيبل 9.

F-Tile Serial Lite IV Intel FPGA IP ٺاهيل Files

File نالو

وصف

.ip

پليٽ فارم ڊيزائنر سسٽم يا اعلي سطحي IP تبديلي file. اھو نالو آھي جيڪو توھان ڏيو ٿا توھان جي IP تبديلي.

.cmp

VHDL اجزاء جو اعلان (.cmp) file هڪ متن آهي file جنهن ۾ مقامي عام ۽ بندرگاهن جون معنائون شامل آهن جيڪي توهان VHDL ڊيزائن ۾ استعمال ڪري سگهو ٿا files.

.html

هڪ رپورٽ جنهن ۾ ڪنيڪشن جي معلومات شامل آهي، هڪ ياداشت جو نقشو هر غلام جو پتو ڏيکاري ٿو هر ماسٽر جي حوالي سان جنهن سان اهو ڳنڍيل آهي، ۽ پيٽرولر تفويض.

_generation.rpt

IP يا پليٽ فارم ڊيزائنر نسل لاگ file. IP نسل دوران پيغامن جو خلاصو.

.qgsimc

تخليقي پيرا ميٽرن کي لسٽ ڪري ٿو واڌاري جي بحالي کي سپورٽ ڪرڻ لاءِ.

.qgsynthc

فهرست سازي جي پيٽرولن کي وڌائڻ واري بحالي جي حمايت ڪرڻ لاء.

.qip

Intel Quartus Prime سافٽ ويئر ۾ IP جزو کي ضم ڪرڻ ۽ مرتب ڪرڻ لاءِ IP جزو بابت تمام ضروري معلومات تي مشتمل آهي.
جاري رهيو…

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 15

3. شروعات 683074 | 2022.04.28

File نالو .sopcinfo
.csv ايس پي ڊي _bb.v _inst.v يا _inst.vhd .regmap
.svd
.v يا vhd مرشد/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

وصف
توهان جي پليٽ فارم ڊيزائنر سسٽم ۾ ڪنيڪشن ۽ IP جزو جي پيمائشن کي بيان ڪري ٿو. توهان ضرورتن حاصل ڪرڻ لاءِ ان جي مواد کي پارس ڪري سگهو ٿا جڏهن توهان IP حصن لاءِ سافٽ ويئر ڊرائيور ٺاهيندا آهيو. ڊائون اسٽريم اوزار جهڙوڪ Nios® II ٽول چين هن کي استعمال ڪن ٿا file. .sopcinfo file ۽ سسٽم.h file Nios II ٽول زنجير لاءِ ٺاهيل پتي جي نقشي جي معلومات شامل آهي هر غلام جي واسطيدار هر مالڪ لاءِ جيڪو غلام تائين رسائي ٿو. مختلف ماسٽرن وٽ شايد مختلف پتي جو نقشو هجي جيڪو ڪنهن خاص غلام جزو جي رسائي لاءِ.
IP جزو جي اپڊيٽ اسٽيٽس بابت معلومات تي مشتمل آهي.
گهربل ان پٽ file ip-make-simscript لاءِ سپورٽ ٿيل سموليٽرن لاءِ سموليشن اسڪرپٽ تيار ڪرڻ لاءِ. ايس پي ڊي file جي هڪ فهرست تي مشتمل آهي files تخليق لاءِ ٺاهيل آهي، انهي سان گڏ ياداشتن بابت معلومات جيڪا توهان شروع ڪري سگهو ٿا.
توھان استعمال ڪري سگھو ٿا Verilog بليڪ باڪس (_bb.v) file بليڪ باڪس جي طور تي استعمال لاءِ خالي ماڊل جي اعلان جي طور تي.
HDL example instantiation template. توهان هن مواد کي ڪاپي ۽ پيسٽ ڪري سگهو ٿا file توهان جي HDL ۾ file IP جي تبديلي کي تيز ڪرڻ لاء.
جيڪڏهن IP ۾ رجسٽر جي معلومات شامل آهي، .regmap file پيدا ڪري ٿو. .regmap file ماسٽر ۽ غلام انٽرفيس جي رجسٽر نقشي جي معلومات کي بيان ڪري ٿو. هي file .sopcinfo کي پورو ڪري ٿو file سسٽم بابت وڌيڪ تفصيلي رجسٽري معلومات مهيا ڪندي. هي رجسٽر ڊسپلي کي فعال ڪري ٿو views ۽ صارف جي حسب ضرورت انگ اکر سسٽم ڪنسول ۾.
هارڊ پروسيسر سسٽم (HPS) سسٽم ڊيبگ اوزار کي اجازت ڏئي ٿو view پليٽ فارم ڊيزائنر سسٽم ۾ HPS سان ڳنڍيل پرديئرز جا رجسٽر نقشا. synthesis دوران، .svd fileسسٽم ڪنسول ماسٽرز کي نظر ايندڙ غلام انٽرفيس لاءِ .sof ۾ محفوظ ٿيل آهن. file ڊيبگ سيڪشن ۾. سسٽم ڪنسول هن سيڪشن کي پڙهي ٿو، جيڪو پليٽ فارم ڊيزائنر رجسٽرڊ نقشي جي معلومات لاء سوال ڪري سگهي ٿو. سسٽم غلامن لاءِ، پليٽ فارم ڊيزائنر رجسٽر تائين رسائي حاصل ڪري سگھي ٿو نالي سان.
ايڇ ڊي ايل files جيڪي هر ذيلي ماڊل يا ٻار جي IP کي ترتيب ڏيڻ يا تخليق ڪرڻ لاءِ.
هڪ ماڊل سم*/QuestaSim* اسڪرپٽ تي مشتمل آهي msim_setup.tcl هڪ تخليق قائم ڪرڻ ۽ هلائڻ لاءِ.
هڪ شيل اسڪرپٽ تي مشتمل آهي vcs_setup.sh هڪ VCS* سموليشن قائم ڪرڻ ۽ هلائڻ لاءِ. هڪ شيل اسڪرپٽ تي مشتمل آهي vcsmx_setup.sh ۽ synopsys_sim.setup file VCS MX سموليشن قائم ڪرڻ ۽ هلائڻ لاءِ.
هڪ شيل اسڪرپٽ تي مشتمل آهي xcelium_setup.sh ۽ ٻيو سيٽ اپ fileXcelium* Simulation کي سيٽ ڪرڻ ۽ هلائڻ لاءِ.
HDL تي مشتمل آهي files IP submodules لاء.
هر ٺاهيل چائلڊ IP ڊاريڪٽري لاءِ، پليٽ فارم ڊيزائنر synth/ ۽ sim/ ذيلي ڊاريڪٽريون ٺاهي ٿو.

3.4. انٽيل FPGA IP ڪور کي نقل ڪرڻ
Intel Quartus Prime سافٽ ويئر سپورٽ ڪري ٿو IP ڪور RTL تخليق کي مخصوص EDA سموليٽرز ۾. IP نسل اختياري طور تي تخليق ٺاهي ٿو files، بشمول فنڪشنل تخليق ماڊل، ڪنهن به ٽيسٽ بينچ (يا اڳوڻيample design)، ۽ هر IP ڪور لاءِ وينڊر-مخصوص سموليٽر سيٽ اپ اسڪرپٽ. توھان استعمال ڪري سگھوٿا فنڪشنل تخليق ماڊل ۽ ڪنھن ٽيسٽ بينچ يا اڳوڻيampتخليق لاء ٺهيل. IP نسل جي پيداوار ۾ شامل ٿي سگھي ٿي لکت کي گڏ ڪرڻ ۽ هلائڻ لاءِ ڪنھن به ٽيسٽ بينچ. اسڪرپٽ سڀني ماڊل يا لائبريرين کي لسٽ ڪري ٿو جيڪي توهان کي توهان جي IP ڪور کي ترتيب ڏيڻ جي ضرورت آهي.

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 16

موٽ موڪليو

3. شروعات 683074 | 2022.04.28

Intel Quartus Prime سافٽ ويئر ڪيترن ئي سموليٽرن سان گڏ انضمام مهيا ڪري ٿو ۽ ڪيترن ئي تخليقي وهڪري کي سپورٽ ڪري ٿو، بشمول توهان جي پنهنجي اسڪرپٽ ۽ ڪسٽم سموليشن فلوز. جيڪو به وهڪرو توهان چونڊيو، IP ڪور تخليق هيٺ ڏنل قدمن تي مشتمل آهي:
1. IP HDL ٺاھيو، ٽيسٽ بينچ (يا اڳوڻيample design)، ۽ سمائيٽر سيٽ اپ اسڪرپٽ files.
2. پنھنجي سمائيليٽر ماحول ۽ ڪنھن سميوليشن اسڪرپٽ کي سيٽ ڪريو.
3. سموليشن ماڊل لائبريرين کي گڏ ڪريو.
4. پنھنجي سمائيٽر کي ھلايو.

3.4.1. ترتيب ڏيڻ ۽ ڊيزائن جي تصديق ڪرڻ

ڊفالٽ طور، پيراميٽر ايڊيٽر ٺاهي ٿو سميوليٽر-مخصوص اسڪرپٽس جنهن ۾ ڪمانڊز شامل آهن انٽيل FPGA IP ماڊلز ۽ سميوليشن ماڊل لائبريري کي گڏ ڪرڻ، تفصيل ڏيڻ ۽ نقل ڪرڻ لاءِ. fileايس. توھان حڪمن کي نقل ڪري سگھو ٿا پنھنجي تخليق ٽيسٽ بينچ اسڪرپٽ ۾، يا انھن کي ايڊٽ ڪريو fileتوهان جي ڊيزائن ۽ ٽيسٽ بينچ کي گڏ ڪرڻ، تفصيل ڏيڻ، ۽ نقل ڪرڻ لاء حڪم شامل ڪرڻ لاء.

ٽيبل 10. Intel FPGA IP Core Simulation Scripts

سمائيٽر

File ڊائريڪٽري

ماڊل سم

_سم/ مرشد

ڪوئٽا سم

وي سي ايس

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

ايڪسيليم

_sim/xcelium

اسڪرپٽ msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. ٻين EDA اوزارن ۾ IP ڪور کي ترتيب ڏيڻ
اختياري طور تي، هڪ ٻيو سپورٽ ٿيل EDA ٽول استعمال ڪريو هڪ ڊزائن کي ترتيب ڏيڻ لاءِ جنهن ۾ Intel FPGA IP cores شامل آهن. جڏهن توهان ٺاهيندا آهيو IP ڪور جي جوڙجڪ files ٽئين-پارٽي EDA synthesis اوزار سان استعمال ڪرڻ لاءِ، توھان ٺاھي سگھوٿا ھڪڙو علائقو ۽ وقت جي تخميني netlist. جنريشن کي فعال ڪرڻ لاءِ، چالو ڪريو Create Time and Resource تخميني لاءِ ٽئين پارٽي EDA synthesis tools جڏھن توھان جي IP variation کي ترتيب ڏيو.
علائقي ۽ وقت جي تخميني نيٽ لسٽ IP بنيادي رابطي ۽ فن تعمير کي بيان ڪري ٿي، پر حقيقي ڪارڪردگي بابت تفصيل شامل نه آهي. اها معلومات ڪجهه ٽئين پارٽي جي تجزيي جي اوزارن کي قابل بڻائي ٿي بهتر رپورٽ واري علائقي ۽ وقت جي تخميني لاءِ. ان کان علاوه، تجزيي جا اوزار استعمال ڪري سگھن ٿا وقت جي معلومات کي حاصل ڪرڻ لاءِ وقت تي هلندڙ اصلاحن ۽ نتيجن جي معيار کي بهتر ڪرڻ.
Intel Quartus Prime سافٽ ويئر ٺاهي ٿو _syn.v نيٽ لسٽ file Verilog HDL فارميٽ ۾، آئوٽ پٽ کان سواء file فارميٽ جيڪو توهان بيان ڪيو آهي. جيڪڏهن توهان هن نيٽ لسٽ کي ترکیب لاءِ استعمال ڪريو ٿا، توهان کي IP ڪور ريپر شامل ڪرڻ گهرجي file .v يا .vhd توهان جي Intel Quartus Prime پروجيڪٽ ۾.

(7) جيڪڏهن توهان EDA ٽول آپشن کي سيٽ اپ نه ڪيو آهي- جيڪو توهان کي انٽيل ڪوارٽس پرائم سافٽ ويئر مان ٽئين پارٽي EDA سموليٽر شروع ڪرڻ جي قابل بڻائي ٿو- هن اسڪرپٽ کي ماڊل سم يا QuestaSim سموليٽر Tcl ڪنسول ۾ هلايو (انٽيل ڪوارٽس پرائم سافٽ ويئر ۾ نه. Tcl ڪنسول) ڪنهن به غلطي کان بچڻ لاء.

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 17

3. شروعات 683074 | 2022.04.28
3.6. مڪمل ڊيزائن کي گڏ ڪرڻ
توھان استعمال ڪري سگھو ٿا Start Compilation ڪمانڊ پروسيسنگ مينيو تي Intel Quartus Prime Pro Edition سافٽ ويئر ۾ پنھنجي ڊيزائن کي گڏ ڪرڻ لاءِ.

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 18

موٽ موڪليو

683074 | 2022.04.28 موٽ موڪليو

4. فنڪشنل وضاحت

شڪل 5.

F-Tile Serial Lite IV Intel FPGA IP MAC ۽ Ethernet PCS تي مشتمل آهي. MAC MII انٽرفيس ذريعي ڪسٽم PCS سان رابطو ڪري ٿو.

آئي پي کي سپورٽ ڪري ٿو ٻه ماڊل ماڊل:
· PAM4 - چونڊ لاءِ 1 کان 12 نمبر لين مهيا ڪري ٿو. IP هميشه PAM4 ماڊل موڊ ۾ هر لين لاءِ ٻه پي سي ايس چينلز کي ترتيب ڏئي ٿو.
· NRZ - چونڊ لاءِ 1 کان 16 نمبر لين مهيا ڪري ٿو.

هر ماڊل موڊ ٻن ڊيٽا طريقن کي سپورٽ ڪري ٿو:
· بنيادي موڊ- هي هڪ خالص اسٽريمنگ موڊ آهي جتي ڊيٽا بينڊوڊٿ وڌائڻ لاءِ شروعاتي-پيڪٽ، خالي چڪر، ۽ آخر-آف-پيڪٽ کان سواءِ موڪلي ويندي آهي. IP پهرين صحيح ڊيٽا کي برسٽ جي شروعات طور وٺي ٿو.

بنيادي موڊ ڊيٽا جي منتقلي tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 رجسٽر ٿيل

4. فنڪشنل وضاحت 683074 | 2022.04.28

شڪل 6.

· مڪمل موڊ- هي پيڪٽ موڊ ڊيٽا جي منتقلي آهي. هن موڊ ۾، IP موڪليندو آهي هڪ دفن ۽ هڪ هم وقت سازي واري چڪر کي شروع ۽ آخر ۾ هڪ پيڪٽ جي آخر ۾ ڊيليميٽر جي طور تي.

مڪمل موڊ ڊيٽا جي منتقلي tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

لاڳاپيل معلومات · F-Tile Serial Lite IV Intel FPGA IP Overview صفحي تي 6 · F-Tile Serial Lite IV Intel FPGA IP ڊيزائن Exampلي يوزر گائيڊ

4.1. TX Datapath
TX datapath هيٺين حصن تي مشتمل آهي: · MAC اڊاپٽر · ڪنٽرول لفظ داخل ڪرڻ وارو بلاڪ · CRC · MII انڪوڊر · PCS بلاڪ · PMA بلاڪ

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 20

موٽ موڪليو

4. فنڪشنل وضاحت 683074 | 2022.04.28
شڪل 7. TX Datapath

صارف جي منطق کان

TX MAC

Avalon اسٽريمنگ انٽرفيس

MAC اڊاپٽر

ڪنٽرول لفظ داخل ڪرڻ

سي آر سي

MII انڪوڊر

MII انٽرفيس ڪسٽم PCS
PCS ۽ PMA

TX سيريل انٽرفيس ٻين FPGA ڊوائيس ڏانهن

4.1.1. TX MAC اڊاپٽر
TX MAC اڊاپٽر Avalon® اسٽريمنگ انٽرفيس استعمال ڪندي صارف جي منطق ڏانهن ڊيٽا جي منتقلي کي ڪنٽرول ڪري ٿو. هي بلاڪ صارف جي بيان ڪيل معلومات جي منتقلي ۽ وهڪري جي ڪنٽرول کي سپورٽ ڪري ٿو.

صارف جي بيان ڪيل معلومات جي منتقلي

مڪمل موڊ ۾، IP مهيا ڪري ٿو tx_is_usr_cmd سگنل جيڪو توهان استعمال ڪري سگهو ٿا صارف جي وضاحت ڪيل معلومات جي چڪر کي شروع ڪرڻ لاءِ جيئن ته XOFF/XON ٽرانسميشن صارف جي منطق ڏانهن. توھان شروع ڪري سگھوٿا صارف جي بيان ڪيل معلومات جي منتقلي واري چڪر کي ھن سگنل کي تسليم ڪندي ۽ معلومات کي منتقل ڪندي tx_avs_data استعمال ڪندي tx_avs_startofpacket ۽ tx_avs_valid سگنلن جي دعوي سان. بلاڪ پوءِ ڊيسٽ ڪري ٿو tx_avs_ready ٻن چڪرن لاءِ.

نوٽ:

صارف جي بيان ڪيل معلومات جي خاصيت صرف مڪمل موڊ ۾ موجود آهي.

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 21

4. فنڪشنل وضاحت 683074 | 2022.04.28

شڪل 8.

وهڪري جو ڪنٽرول

اهي حالتون آهن جتي TX MAC صارف جي منطق کان ڊيٽا حاصل ڪرڻ لاء تيار ناهي، جهڙوڪ لنڪ ٻيهر ترتيب ڏيڻ واري عمل جي دوران يا جڏهن صارف جي منطق کان منتقلي لاء ڊيٽا موجود ناهي. انهن حالتن جي ڪري ڊيٽا جي نقصان کان بچڻ لاء، IP استعمال ڪري ٿو tx_avs_ready سگنل صارف جي منطق کان ڊيٽا جي وهڪري کي ڪنٽرول ڪرڻ لاء. IP سگنل ختم ڪري ٿو جڏهن هيٺيون حالتون ٿينديون آهن:
· جڏهن tx_avs_startofpacket تي زور ڏنو ويو آهي، tx_avs_ready هڪ ڪلاڪ چڪر لاءِ ختم ڪيو ويندو آهي.
· جڏهن tx_avs_endofpacket تي زور ڀريو ويندو آهي، tx_avs_ready هڪ ڪلاڪ چڪر لاءِ ختم ڪيو ويندو آهي.
· جڏهن ڪنهن به جوڙيل CWs تي زور ڀريو ويندو آهي tx_avs_ready ٻن ڪلاڪ سائيڪلن لاءِ ختم ڪيو ويندو آهي.
· جڏهن ڪسٽم PCS انٽرفيس تي RS-FEC الائنمينٽ مارڪر داخل ٿئي ٿو، tx_avs_ready کي چار ڪلاڪ چڪر لاءِ ختم ڪيو وڃي ٿو.
· هر 17 Ethernet ڪور ڪلاڪ سائيڪل PAM4 ماڊليشن موڊ ۾ ۽ هر 33 Ethernet ڪور ڪلاڪ سائيڪلس NRZ ماڊليوليشن موڊ ۾. tx_avs_ready هڪ ڪلاڪ جي چڪر لاءِ ختم ٿيل آهي.
· جڏهن صارف جي منطق کي ختم ڪري ٿو tx_avs_valid ڊيٽا جي منتقلي دوران.

هيٺيون ٽائمنگ ڊراگرام مثال طور آهنampڊيٽا جي وهڪري جي ڪنٽرول لاءِ tx_avs_ready استعمال ڪندي TX MAC اڊاپٽر جي les.

tx_avs_valid Deassertion ۽ START/END جوڙ ڪيل CWs سان وهڪري جو ڪنٽرول

tx_core_clkout

tx_avs_valid tx_avs_data

ڊي1 ڊي2 ڊي3

صحيح سگنل ڊيسٽس

ڊي 5 ڊي 6

tx_avs_ready tx_avs_startofpacket

END-STRT CW داخل ڪرڻ لاءِ ٻن چڪرن لاءِ تيار سگنل ڊيسرٽ

tx_avs_endofpacket

usrif_data

ڊي1 ڊي2 ڊي3

CW_data

DN END STRT D0 D1 D2 D3 EMPTY D4

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 22

موٽ موڪليو

4. فنڪشنل وضاحت 683074 | 2022.04.28

شڪل 9.

وهڪري جو ڪنٽرول ترتيب سان مارڪر داخل ڪرڻ سان
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN +1 DN-1 DN DN DN DN DN DN +1 DN-1 DN DN DN DN DN DN +1 DN-1 DN DN DN DN DN DN +1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ڊي اين-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

شڪل 10.

وهڪري جو ڪنٽرول START/END جوڙ ڪيل CWs سان ٺهڪي اچي ٿو ترتيب واري مارڪر داخل ڪرڻ سان

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_ڊيٽا

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ڊي اين-1

ختم ڪريو STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. ڪنٽرول لفظ (CW) داخل ڪرڻ
F-Tile Serial Lite IV Intel FPGA IP CWs ٺاهي ٿو ان پٽ سگنلن جي بنياد تي صارف جي منطق کان. CWs پي سي ايس بلاڪ ڏانهن پيڪٽ ڊيليميٽرز، ٽرانسميشن اسٽيٽس جي معلومات يا صارف ڊيٽا کي ظاهر ڪن ٿا ۽ اهي XGMII ڪنٽرول ڪوڊز مان نڪتل آهن.
ھيٺ ڏنل جدول سپورٽ ڪيل CWs جي وضاحت ڏيکاري ٿو:

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 23

4. فنڪشنل وضاحت 683074 | 2022.04.28

ٽيبل 11.
شروعات ختم ڪريو ترتيب ڏيو

سپورٽ ڪيل CWs جي وضاحت

لفظن جو تعداد (1 لفظ

= 64 بٽ)

ها

EMPTY_CYC

ها

IDLE

نه

ڊيٽا

ها

ان بينڊ

وصف
ڊيٽا ڊيليميٽر جي شروعات. ڊيٽا ڊيليميٽر جي پڇاڙي. ڪنٽرول لفظ (CW) RX ترتيب لاءِ. ڊيٽا جي منتقلي ۾ خالي چڪر. IDLE (بينڊ کان ٻاهر). پيل لوڊ.

ٽيبل 12. CW فيلڊ وضاحت
فيلڊ RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

وصف
محفوظ ميدان. مستقبل جي توسيع لاءِ استعمال ٿي سگھي ٿو. 0 سان ڳنڍيل.
آخري لفظ ۾ صحيح بائيٽ جو تعداد (64-bit). هي هڪ 3bit قدر آهي. · 3'b000: 8 بائيٽ · 3'b001: 1 بائيٽ · 3'b010: 2 بائيٽ · 3'b011: 3 بائيٽ · 3'b100: 4 بائيٽ · 3'b101: 5 بائيٽ · 3'b110: 6 بائيٽ · 3'b111: 7 بائيٽ
دفن جي آخر ۾ غير صحيح لفظن جو تعداد.
اشارو ڪري ٿو RX Avalon اسٽريمنگ انٽرفيس کي زور ڏيڻ لاءِ پيڪٽ جي آخر سگنل.
اشارو ڪري ٿو RX Avalon اسٽريمنگ انٽرفيس کي زور ڏيڻ لاءِ شروعاتي-آف-پيڪٽ سگنل.
اشارو ڪري ٿو RX Avalon اسٽريمنگ انٽرفيس کي زور ڏيڻ لاءِ هڪ پيڪٽ جي شروعات ۽ هڪ ئي چڪر ۾ پيڪٽ جي آخر ۾.
RX ترتيب چيڪ ڪريو.
شمار ٿيل CRC جا قدر.
اشارو ڪري ٿو ته ڪنٽرول لفظ (CW) صارف جي بيان ڪيل معلومات تي مشتمل آهي.

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 24

موٽ موڪليو

4. فنڪشنل وضاحت 683074 | 2022.04.28

4.1.2.1. شروعاتي-آف-برسٽ CW

شڪل 11. شروعاتي-آف-برسٽ CW فارميٽ

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

ڊيٽا

39:32 31:24

RSVD RSVD

23:16

sop usr align = 0 seop

15:8

چينل

7:0

'hFB (START)

ڪنٽرول 7:0

ٽيبل 13.

مڪمل موڊ ۾، توھان داخل ڪري سگھو ٿا START CW داخل ڪري tx_avs_startofpacket سگنل کي زور ڏيندي. جڏهن توهان صرف tx_avs_startofpacket سگنل تي زور ڏيو ٿا، ساپ بٽ مقرر ڪيو ويو آهي. جڏهن توهان ٻنهي tx_avs_startofpacket ۽ tx_avs_endofpacket سگنلن تي زور ڀريو ٿا، سيپ بٽ سيٽ ڪيو ويو آهي.

START CW فيلڊ ويلز
فيلڊ سوپ / سيپ
يو ايس آر (8)
ترتيب ڏيڻ

قدر

tx_is_usr_cmd سگنل تي منحصر آهي:

1: جڏهن tx_is_usr_cmd = 1

0: جڏهن tx_is_usr_cmd = 0

بنيادي موڊ ۾، MAC هڪ START CW موڪلي ٿو ري سيٽ ٿيڻ کان پوءِ. جيڪڏهن ڪا به ڊيٽا موجود نه آهي، MAC مسلسل موڪليندو EMPTY_CYC END ۽ START CWs سان جوڙيل جيستائين توهان ڊيٽا موڪلڻ شروع ڪندا.

4.1.2.2. ختم ٿيڻ واري CW

شڪل 12. آخر-آف-برسٽ CW فارميٽ

END

63:56

ايڇ ايف ڊي

55:48

CRC32[31:24]

47:40

CRC32[23:16]

ڊيٽا 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

خالي

7:0

RSVD

num_valid_bytes_eob

ڪنٽرول

7:0

(8) اهو صرف مڪمل موڊ ۾ سپورٽ آهي.
موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 25

4. فنڪشنل وضاحت 683074 | 2022.04.28

ٽيبل 14.

MAC END CW داخل ڪري ٿو جڏهن tx_avs_endofpacket تي زور ڀريو ويو آهي. END CW ۾ آخري ڊيٽا لفظ تي صحيح بائيٽ جو تعداد ۽ CRC معلومات شامل آھي.

CRC قدر ھڪڙو 32-bit CRC نتيجو آھي ڊيٽا لاءِ START CW ۽ END CW کان اڳ واري ڊيٽا لفظ جي وچ ۾.

هيٺ ڏنل جدول END CW ۾ فيلڊ جا قدر ڏيکاري ٿو.

END CW فيلڊ ويلز
فيلڊ eop CRC32 num_valid_bytes_eob

قدر 1
CRC32 حسابي قدر. آخري ڊيٽا لفظ تي صحيح بائيٽ جو تعداد.

4.1.2.3. ترتيب واري جوڙيل CW

شڪل 13. ترتيب ڏنل پئرڊ CW فارميٽ

ALIGN CW جوڙو START/END سان

64+8bits XGMII انٽرفيس

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

ڊيٽا

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

ڪنٽرول 7:0

64+8bits XGMII انٽرفيس

END

63:56

ايڇ ايف ڊي

55:48

RSVD

47:40

RSVD

ڊيٽا

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

ڪنٽرول 7:0

ALIGN CW هڪ جوڙيل CW آهي START/END يا END/START CWs سان. توهان داخل ڪري سگهو ٿا ALIGN جوڙيل CW يا ته tx_link_reinit سگنل کي زور ڏيندي، ترتيب ڏيڻ وارو مدو ڪائونٽر، يا ري سيٽ شروع ڪري. جڏهن ALIGN جوڙيل CW داخل ڪيو ويندو آهي، ترتيب واري فيلڊ کي 1 تي سيٽ ڪيو ويو آهي وصول ڪندڙ جي ترتيب واري بلاڪ کي شروع ڪرڻ لاءِ سڀني لينن ۾ ڊيٽا جي ترتيب کي چيڪ ڪرڻ لاءِ.

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 26

موٽ موڪليو

4. فنڪشنل وضاحت 683074 | 2022.04.28

ٽيبل 15.

ALIGN CW فيلڊ ويلز
ميدان جي ترتيب
eop sop usr seop

قدر 1 0 0 0 0

4.1.2.4. خالي-سائيڪل CW

شڪل 14. خالي-سائيڪل CW فارميٽ

EMPTY_CYC جوڙو END/START سان

64+8bits XGMII انٽرفيس

END

63:56

ايڇ ايف ڊي

55:48

RSVD

47:40

RSVD

ڊيٽا

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

ڪنٽرول 7:0

64+8bits XGMII انٽرفيس

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

ڊيٽا

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

ڪنٽرول 7:0

ٽيبل 16.

جڏهن توهان هڪ دفن دوران ٻه ڪلاڪ چڪر لاءِ tx_avs_valid کي ختم ڪريو ٿا، MAC END/START CWs سان جوڙيل هڪ EMPTY_CYC CW داخل ڪري ٿو. توھان ھي CW استعمال ڪري سگھو ٿا جڏھن ڪو به ڊيٽا موجود نه آھي ٽرانسميشن لاءِ لمحي طور.

جڏهن توهان هڪ چڪر لاءِ tx_avs_valid ختم ڪريو ٿا، ته IP END/START CWs جو جوڙو پيدا ڪرڻ لاءِ tx_avs_valid کي tx_avs_valid جي مدت کان ٻه ڀيرا ختم ڪري ٿو.

EMPTY_CYC CW فيلڊ ويلز
ميدان جي ترتيب
اي او پي

ويليو 0 0

جاري رهيو…

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 27

4. فنڪشنل وضاحت 683074 | 2022.04.28

فيلڊ sop usr seop

قيمت 0 0 0

4.1.2.5. بيڪار CW

شڪل 15. Idle CW فارميٽ

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

ڊيٽا

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

ڪنٽرول 7:0

MAC داخل ڪريو IDLE CW جڏهن ڪو ٽرانسميشن ناهي. هن عرصي دوران، tx_avs_valid سگنل گهٽ آهي.
توهان IDLE CW استعمال ڪري سگهو ٿا جڏهن هڪ فٽ منتقلي مڪمل ٿي وئي آهي يا ٽرانسميشن بيڪار حالت ۾ آهي.

4.1.2.6. ڊيٽا لفظ

ڊيٽا لفظ هڪ پيڪٽ جو پيل لوڊ آهي. XGMII ڪنٽرول بٽ سڀ سيٽ آهن 0 تي ڊيٽا لفظ فارميٽ ۾.

شڪل 16. ڊيٽا لفظ فارميٽ

64 + 8 بٽس XGMII انٽرفيس

ڊيٽا لفظ

63:56

استعمال ڪندڙ ڊيٽا 7

55:48

استعمال ڪندڙ ڊيٽا 6

47:40

استعمال ڪندڙ ڊيٽا 5

ڊيٽا

39:32 31:24

يوزر ڊيٽا 4 يوزر ڊيٽا 3

23:16

استعمال ڪندڙ ڊيٽا 2

15:8

استعمال ڪندڙ ڊيٽا 1

7:0

استعمال ڪندڙ ڊيٽا 0

ڪنٽرول 7:0

4.1.3. TX CRC
توھان استعمال ڪري سگھوٿا TX CRC بلاڪ کي فعال ڪريو CRC پيراميٽر کي فعال ڪريو IP پيرا ميٽر ايڊيٽر ۾. هي خصوصيت ٻنهي بنيادي ۽ مڪمل طريقن ۾ سپورٽ ڪئي وئي آهي.

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 28

موٽ موڪليو

4. فنڪشنل وضاحت 683074 | 2022.04.28

MAC Tx_avs_endofpacket سگنل تي زور ڏيندي END CW ۾ CRC قدر شامل ڪري ٿو. BASIC موڊ ۾، صرف ALIGN CW END CW سان جوڙيل هڪ صحيح CRC فيلڊ تي مشتمل آهي.
TX CRC بلاڪ انٽرفيس TX ڪنٽرول لفظ داخل ڪرڻ ۽ TX MII انڪوڊ بلاڪ سان. TX CRC بلاڪ CRC قدر کي 64-bit ويل في-سائيڪل ڊيٽا لاءِ حساب ڪري ٿو START CW کان وٺي END CW تائين.
توهان crc_error_inject سگنل کي پڪڙي سگهو ٿا ارادي طور تي خراب ڊيٽا کي هڪ مخصوص لين ۾ CRC غلطيون پيدا ڪرڻ لاءِ.

4.1.4. TX MII انڪوڊر

TX MII انڪوڊر MAC کان TX PCS تائين پيڪيٽ ٽرانسميشن کي سنڀاليندو آهي.

ھيٺ ڏنل انگ اکر ڏيکاري ٿو 8-bit MII بس تي PAM4 ماڊل موڊ ۾ ڊيٽا جو نمونو. START ۽ END CW هر ٻن MII لين ۾ هڪ ڀيرو ظاهر ٿيندا آهن.

شڪل 17. PAM4 ماڊل موڊ MII ڊيٽا پيٽرن

سائيڪل 1

سائيڪل 2

سائيڪل 3

سائيڪل 4

سائيڪل 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

هيٺ ڏنل انگ اکر ڏيکاري ٿو 8-bit MII بس تي ڊيٽا جو نمونو NRZ ماڊل موڊ ۾. START ۽ END CW هر MII لين ۾ ظاهر ٿيندا آهن.

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 29

4. فنڪشنل وضاحت 683074 | 2022.04.28

شڪل 18. NRZ ماڊليشن موڊ MII ڊيٽا پيٽرن

سائيڪل 1

سائيڪل 2

سائيڪل 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS ۽ PMA
F-Tile Serial Lite IV Intel FPGA IP ترتيب ڏئي ٿو F-ٽائل ٽرانسيور کي Ethernet PCS موڊ ۾.

4.2. RX Datapath
RX ڊيٽا پاٿ هيٺين حصن تي مشتمل آهي: · PMA بلاڪ · PCS بلاڪ · MII ڊيڪوڊر · CRC · Deskew block · Control Word Removal block

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 30

موٽ موڪليو

4. فنڪشنل وضاحت 683074 | 2022.04.28
شڪل 19. RX Datapath

صارف منطق Avalon اسٽريمنگ انٽرفيس ڏانهن
RX MAC
ڪنٽرول لفظ هٽائڻ
ڊيسڪ

سي آر سي

MII ڊيڪوڊر

MII انٽرفيس ڪسٽم PCS
PCS ۽ PMA

RX سيريل انٽرفيس ٻين FPGA ڊوائيس کان
4.2.1. RX PCS ۽ PMA
F-Tile Serial Lite IV Intel FPGA IP ترتيب ڏئي ٿو F-ٽائل ٽرانسيور کي Ethernet PCS موڊ ۾.
4.2.2. RX MII ڊيڪوڊر
هي بلاڪ سڃاڻي ٿو ته ايندڙ ڊيٽا ۾ ڪنٽرول لفظ ۽ ترتيب واري مارڪرز شامل آهن. RX MII ڊيڪوڊر 1-bit صحيح، 1-bit مارڪر اشاري، 1bit ڪنٽرول اشاري، ۽ 64-bit ڊيٽا في لين جي صورت ۾ ڊيٽا ڪڍي ٿو.
4.2.3. RX CRC
توھان استعمال ڪري سگھوٿا TX CRC بلاڪ کي فعال ڪريو CRC پيراميٽر کي فعال ڪريو IP پيرا ميٽر ايڊيٽر ۾. هي خصوصيت ٻنهي بنيادي ۽ مڪمل طريقن ۾ سپورٽ ڪئي وئي آهي. RX CRC بلاڪ انٽرفيس سان RX ڪنٽرول لفظ هٽائڻ ۽ RX MII ڊيڪوڊر بلاڪ. IP rx_crc_error سگنل کي زور ڏئي ٿو جڏهن هڪ CRC غلطي ٿئي ٿي.

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 31

4. فنڪشنل وضاحت 683074 | 2022.04.28
IP هر نئين برسٽ تي rx_crc_error کي ختم ڪري ٿو. اهو صارف جي منطق کي استعمال ڪندڙ منطق جي غلطي کي سنڀالڻ لاء هڪ پيداوار آهي.
4.2.4. RX ڊيسڪ
RX ڊيسڪو بلاڪ هر لين لاءِ ترتيب واري نشانن کي ڳولي ٿو ۽ ڊيٽا کي ٻيهر ترتيب ڏئي ٿو ان کي RX CW هٽائڻ واري بلاڪ ڏانهن موڪلڻ کان اڳ.
توھان چونڊي سگھوٿا IP ڪور کي اجازت ڏيڻ لاءِ ڊيٽا کي ترتيب ڏيڻ لاءِ پاڻمرادو ھر ھڪڙي لين لاءِ جڏھن ھڪڙي ترتيب جي غلطي ٿئي ٿي IP پيٽرول ايڊيٽر ۾ فعال آٽو الائنمينٽ پيراميٽر کي ترتيب ڏيڻ سان. جيڪڏهن توهان خودڪار ترتيب واري خصوصيت کي غير فعال ڪريو ٿا، IP ڪور rx_error سگنل کي ترتيب ڏيڻ جي غلطي کي ظاهر ڪرڻ لاء زور ڏئي ٿو. لين جي ترتيب واري عمل کي شروع ڪرڻ لاءِ توهان کي rx_link_reinit تي زور ڏيڻ گهرجي جڏهن لين جي ترتيب ۾ غلطي ٿئي ٿي.
RX ڊيسڪ هڪ رياستي مشين جي بنياد تي ترتيب واري نشانن کي ڳولي ٿو. هيٺ ڏنل ڊراگرام ڏيکاري ٿو رياستن کي RX ڊيسڪ بلاڪ ۾.

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 32

موٽ موڪليو

4. فنڪشنل وضاحت 683074 | 2022.04.28

شڪل 20.

RX Deskew Lane Alignment State Machine سان آٽو الائنمينٽ فعال فلو چارٽ
شروع

IDLE

ري سيٽ = 1 ها نه

سڀ PCS

نه

روڊ تيار؟

ها

انتظار ڪريو

سڀ هم وقت سازي جا نشان
معلوم ٿيو؟
ها
ALIGN

نه
ها وقت ختم؟

ها
مطابقت وڃائي ڇڏيو؟
نه انتها

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 33

4. فنڪشنل وضاحت 683074 | 2022.04.28

شڪل 21.

RX Deskew Lane Alignment State Machine with Auto Alignment Disabled Flow Chart
شروع

IDLE

ري سيٽ = 1 ها نه

سڀ PCS

نه

روڊ تيار؟

ها

ها
rx_link_reinit = 1
ڪابه غلطي

نه ها وقت ختم؟

انتظار ڪريو
نه سڀئي هم وقت سازي جا نشان
معلوم ٿيو؟
ها ALIGN

ها
مطابقت وڃائي ڇڏيو؟
نه
پڄاڻي
1. ترتيب ڏيڻ وارو عمل IDLE رياست سان شروع ٿئي ٿو. بلاڪ WAIT رياست ڏانهن منتقل ٿئي ٿو جڏهن سڀ PCS لين تيار آهن ۽ rx_link_reinit ختم ٿي وئي آهي.
2. WAIT رياست ۾، بلاڪ چيڪ ڪري ٿو سڀني معلوم ٿيل نشانن کي هڪ ئي چڪر ۾ زور ڏنو ويو آهي. جيڪڏھن ھي حالت صحيح آھي، بلاڪ ھلندو ALIGNED رياست ڏانھن.
3. جڏهن بلاڪ ALIGNED حالت ۾ آهي، اهو ظاهر ڪري ٿو ته لين ترتيب ڏنل آهن. هن حالت ۾، بلاڪ لين جي ترتيب جي نگراني ڪرڻ جاري رکي ٿو ۽ چيڪ ڪريو ته ڇا سڀئي مارڪر ساڳئي چڪر ۾ موجود آهن. جيڪڏهن ساڳئي چڪر ۾ گهٽ ۾ گهٽ هڪ مارڪر موجود نه آهي ۽ خودڪار الائنمينٽ پيراميٽر کي فعال ڪيو ويو آهي، بلاڪ ڏانهن وڃي ٿو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 34

موٽ موڪليو

4. فنڪشنل وضاحت 683074 | 2022.04.28

IDLE رياست ترتيب ڏيڻ واري عمل کي ٻيهر شروع ڪرڻ لاءِ. جيڪڏهن خودڪار الائنمينٽ کي فعال ڪريو سيٽ نه ڪيو ويو آهي ۽ گهٽ ۾ گهٽ هڪ مارڪر ساڳئي چڪر ۾ موجود نه آهي، بلاڪ ERROR رياست ڏانهن وڃي ٿو ۽ انتظار ڪري ٿو rx_link_reinit سگنل کي زور ڏيڻ لاء لين الائنمينٽ جي عمل کي شروع ڪرڻ لاء.

شڪل 22. لين ريئلائنمينٽ سان گڏ آٽو الائنمينٽ فعال rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew رياست

ALGNED

IDLE

انتظار ڪريو

ALGNED

AUTO_ALIGN = 1

شڪل 23. لين ريئلائنمينٽ سان گڏ آٽو الائنمينٽ کي فعال ڪيو ويو rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew رياست

ALGNED

ERROR

IDLE

انتظار ڪريو

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW هٽائڻ
هي بلاڪ CWs کي ڊيڪوڊ ڪري ٿو ۽ CWs کي ختم ڪرڻ کان پوءِ Avalon اسٽريمنگ انٽرفيس استعمال ڪندي صارف جي منطق ڏانهن ڊيٽا موڪلي ٿو.
جڏهن ڪو به صحيح ڊيٽا موجود ناهي، RX CW هٽائڻ وارو بلاڪ rx_avs_valid سگنل کي ختم ڪري ٿو.
مڪمل موڊ ۾، جيڪڏهن صارف بٽ سيٽ ڪيو ويو آهي، اهو بلاڪ rx_is_usr_cmd سگنل کي زور ڏئي ٿو ۽ پهرين گھڙي جي چڪر ۾ ڊيٽا استعمال ڪيو ويندو آهي صارف جي وضاحت ڪيل معلومات يا حڪم طور.
جڏهن rx_avs_ready deassserts ۽ rx_avs_valid اثاثو، RX CW هٽائڻ وارو بلاڪ صارف جي منطق کي غلطي جي حالت پيدا ڪري ٿو.
هن بلاڪ سان لاڳاپيل Avalon اسٽريمنگ سگنل هن ريت آهن: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 35

4. فنڪشنل وضاحت 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (صرف مڪمل موڊ ۾ موجود آهي)
4.3. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP گھڙي آرڪيٽيڪچر
F-Tile Serial Lite IV Intel FPGA IP ۾ چار ڪلاڪ انپٽس آھن جيڪي گھڙين کي مختلف بلاڪن ۾ ٺاھين ٿيون: · ٽرانسيور ريفرنس ڪلاڪ (xcvr_ref_clk) - ٻاھرين گھڙي مان گھڙي ان پٽ
چپس يا آسيليٽر جيڪي TX MAC، RX MAC، ۽ TX ۽ RX ڪسٽم پي سي ايس بلاڪ لاءِ گھڙين کي ٺاھيندا آھن. معاون تعدد جي حد لاءِ پيرا ميٽرز جو حوالو ڏيو. · TX بنيادي گھڙي (tx_core_clk) - ھي گھڙي ٽرانسيور مان نڪتل آھي PLL TX MAC لاءِ استعمال ٿيندو آھي. هي ڪلاڪ F-ٽائل ٽرانسيور مان هڪ آئوٽ ڪلاڪ پڻ آهي جيڪو TX صارف جي منطق سان ڳنڍڻ لاءِ. · RX ڪور ڪلاڪ (rx_core_clk) - ھي گھڙي ٽرانسيور مان نڪتل آھي PLL RX ڊيسڪيو FIFO ۽ RX MAC لاءِ استعمال ڪيو ويندو آھي. ھي گھڙي پڻ ھڪڙي ٻاھرين گھڙي آھي F-ٽائل ٽرانسيور مان RX صارف جي منطق سان ڳنڍڻ لاءِ. · گھڙي ٽرانسيور ريڪنفيگريشن انٽرفيس لاءِ (reconfig_clk) - ٻاھرين ڪلاڪ سرڪٽس يا آسيليٽرز مان گھڙي گھڙي جيڪا F-ٽائل ٽرانسيور ريڪنفيگريشن انٽرفيس لاءِ گھڙيون ٺاھي ٿي TX ۽ RX ڊيٽا پاٿن ۾. گھڙي جي تعدد 100 کان 162 MHz آهي.
هيٺ ڏنل بلاڪ ڊراگرام ڏيکاري ٿو F-Tile Serial Lite IV Intel FPGA IP گھڙي ڊومينز ۽ ڪنيڪشن IP اندر.

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 36

موٽ موڪليو

4. فنڪشنل وضاحت 683074 | 2022.04.28

شڪل 24.

ايف ٽائل سيريل لائيٽ IV Intel FPGA IP گھڙي آرڪيٽيڪچر

اوسيليٽر

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Interface Clock
(reconfig_clk)

tx_core_clkout (يوزر منطق سان ڳنڍيو)

tx_core_clk = clk_pll_div64 [mid_ch]

FPGA2

ايف ٽائل سيريل لائيٽ IV Intel FPGA IP

Transceiver Reconfiguration Interface Clock

(reconfig_clk)

اوسيليٽر

rx_core_clk = clk_pll_div64 [mid_ch]

rx_core_clkout (يوزر منطق سان ڳنڍيو)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon اسٽريمنگ انٽرفيس TX ڊيٽا
TX MAC

serial_link[n-1:0]

ڊيسڪ

فيفا

Avalon اسٽريمنگ انٽرفيس RX ڊيٽا RX MAC

Avalon اسٽريمنگ انٽرفيس RX ڊيٽا
RX MAC

ڊيسڪيو FIFO

rx_core_clkout (يوزر منطق سان ڳنڍيو)

rx_core_clk = clk_pll_div64 [mid_ch]

ڪسٽم PCS

serial_link[n-1:0]

TX MAC

Avalon اسٽريمنگ انٽرفيس TX ڊيٽا

tx_core_clk = clk_pll_div64 [mid_ch]

tx_core_clkout (يوزر منطق سان ڳنڍيو)

ٽرانسيور ريف ڪلاڪ (xcvr_ref_clk)
ٽرانسيور ريف ڪلاڪ (xcvr_ref_clk)

اوسيليٽر*

ڏند ڪٿا

FPGA ڊوائيس
TX ڪور ڪلاڪ ڊومين
RX ڪور ڪلاڪ ڊومين
ٽرانسيور حوالو گھڙي ڊومين خارجي ڊوائيس ڊيٽا سگنل

4.4. ري سيٽ ۽ لنڪ جي شروعات
MAC، F-tile Hard IP، ۽ reconfiguration blocks ۾ مختلف ري سيٽ سگنلز آھن: · TX ۽ RX MAC بلاڪ استعمال ڪندا آھن tx_core_rst_n ۽ rx_core_rst_n ري سيٽ سگنل. · tx_pcs_fec_phy_reset_n ۽ rx_pcs_fec_phy_reset_n ري سيٽ سگنل ڊرائيو
ايف ٽائل هارڊ IP کي ري سيٽ ڪرڻ لاءِ نرم ري سيٽ ڪنٽرولر. · ريڪنفيگريشن بلاڪ استعمال ڪري ٿو reconfig_reset ري سيٽ سگنل.

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 37

4. فنڪشنل وضاحت 683074 | 2022.04.28

شڪل 25. آرڪيٽيڪچر ري سيٽ ڪريو
Avalon اسٽريمنگ انٽرفيس TX ڊيٽا
MAC
Avalon اسٽريمنگ SYNC انٽرفيس RX ڊيٽا

FPGA F-ٽائل سيريل لائيٽ IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

ايف ٽائل هارڊ IP

TX سيريل ڊيٽا RX سيريل ڊيٽا

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

منطق کي ٻيھر ڪريو
لاڳاپيل معلومات · ري سيٽ ھدايتون صفحي 51 تي · F-Tile Serial Lite IV Intel FPGA IP Design Exampلي يوزر گائيڊ
4.4.1. TX ري سيٽ ۽ شروعاتي ترتيب
F-Tile Serial Lite IV Intel FPGA IP لاءِ TX ري سيٽ ترتيب هن ريت آهي: 1. Assert tx_pcs_fec_phy_reset_n، tx_core_rst_n، ۽ reconfig_reset
ساڳئي وقت F-ٽائل هارڊ IP، MAC، ۽ ريڪنفيگريشن بلاڪ کي ري سيٽ ڪرڻ لاءِ. tx_pcs_fec_phy_reset_n کي جاري ڪريو ۽ tx_reset_ack جي انتظار کان پوءِ ٻيهر ترتيب ڏيڻ واري ري سيٽ کي يقيني بڻائڻ لاءِ بلاڪ صحيح طور تي ري سيٽ ڪيا ويا آهن. 2. IP وري زور ڏئي ٿو phy_tx_lanes_stable، tx_pll_locked، ۽ phy_ehip_ready سگنلن کي tx_pcs_fec_phy_reset_n ري سيٽ ٿيڻ کان پوءِ، ظاهر ڪرڻ لاءِ ته TX PHY ٽرانسميشن لاءِ تيار آهي. 3. tx_core_rst_n سگنل ختم ٿيڻ کان پوءِ phy_ehip_ready سگنل تيز ٿي وڃي ٿو. 4. IP MII انٽرفيس تي IDLE اکرن کي منتقل ڪرڻ شروع ڪري ٿو جڏهن MAC ري سيٽ ٿيڻ کان ٻاهر آهي. TX لين جي ترتيب ۽ اسڪيونگ جي ڪا ضرورت ناهي ڇو ته سڀئي لين هڪ ئي ڪلاڪ استعمال ڪن ٿا. 5. IDLE اکرن کي منتقل ڪرڻ دوران، MAC tx_link_up سگنل کي زور ڏئي ٿو. 6. MAC پوءِ شروع ٿئي ٿو ALIGN جوڙ سان جوڙيل START/END يا END/START CW سان ڳنڍيل رسيور جي لين جي ترتيب واري عمل کي شروع ڪرڻ لاءِ مقرر وقفي تي.

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 38

موٽ موڪليو

4. فنڪشنل وضاحت 683074 | 2022.04.28

شڪل 26.

TX ري سيٽ ۽ شروعاتي ٽائيمنگ ڊراگرام
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _ بند ٿيل

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX ري سيٽ ۽ شروعاتي ترتيب
F-Tile Serial Lite IV Intel FPGA IP لاءِ RX ري سيٽ ترتيب ھيٺ ڏنل آھي:
1. rx_pcs_fec_phy_reset_n، rx_core_rst_n، ۽ reconfig_reset کي گڏ ڪريو F-ٽائل هارڊ IP، MAC، ۽ ريڪنفيگريشن بلاڪ کي ري سيٽ ڪرڻ لاءِ. rx_pcs_fec_phy_reset_n جاري ڪريو ۽ rx_reset_ack جي انتظار کان پوءِ ٻيهر ترتيب ڏيڻ واري ري سيٽ کي يقيني بڻائڻ لاءِ بلاڪ صحيح طور تي ري سيٽ ڪيا ويا آهن.
2. IP پوءِ phy_rx_pcs_ready سگنل تي زور ڏئي ٿو ڪسٽم PCS ري سيٽ ٿيڻ کان پوءِ، ظاهر ڪرڻ لاءِ RX PHY ٽرانسميشن لاءِ تيار آهي.
3. rx_core_rst_n سگنل ختم ٿيڻ کان پوءِ phy_rx_pcs_ready سگنل تيز ٿي وڃي ٿو.
4. IP RX MAC ري سيٽ ٿيڻ کان پوءِ لين جي ترتيب واري عمل کي شروع ڪري ٿو ۽ ALIGN حاصل ڪرڻ تي START/END يا END/START CW سان جوڙيو ويو آهي.
5. RX ڊيسڪو بلاڪ rx_link_up سگنل تي زور ڏئي ٿو هڪ ڀيرو سڀني لينن لاءِ ترتيب مڪمل ٿي وئي آهي.
6. IP پوءِ اصرار ڪري ٿو rx_link_up سگنل کي صارف جي منطق ڏانهن اشارو ڪرڻ لاءِ ته RX لنڪ تيار آهي ڊيٽا جي استقبال کي شروع ڪرڻ لاءِ.

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 39

4. فنڪشنل وضاحت 683074 | 2022.04.28

شڪل 27. RX ري سيٽ ۽ شروعاتي ٽائمنگ ڊراگرام
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. لنڪ جي شرح ۽ بينڊوڊٿ ڪارڪردگي جو حساب

F-Tile Serial Lite IV Intel FPGA IP بينڊوڊٿ ڪارڪردگي جو حساب ڪتاب ھيٺ ڏنل آھي:

بينڊوڊٿ ڪارڪردگي = raw_rate * 64/66 * (burst_size - burst_size_ovhd) / burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period - rl2_period /r_l4)

جدول 17. بينڊوڊٿ جي ڪارڪردگيءَ جي تبديليءَ جو تفصيل

متغير

وصف

raw_rate burst_size

هي بٽ جي شرح آهي سيريل انٽرفيس پاران حاصل ڪيل. raw_rate = SERDES ويڪر * ٽرانسيور ڪلاڪ جي تعدد Example: raw_rate = 64*402.812500 Gbps = 25.78 Gbps
ڦاٽ جي ماپ جو قدر. سراسري بينڊوڊٿ جي ڪارڪردگي کي ڳڻڻ لاءِ، عام فٽ سائيز جي قيمت استعمال ڪريو. وڌ ۾ وڌ شرح لاء، وڌ ۾ وڌ فٽ سائيز جي قيمت استعمال ڪريو.

burst_size_ovhd

برسٽ سائيز جي اوور هيڊ ويليو.
مڪمل موڊ ۾، burst_size_ovhd قدر START ۽ END جوڙيل CWs ڏانهن اشارو ڪري ٿو.
بنيادي موڊ ۾، ڪو به burst_size_ovhd نه آهي ڇاڪاڻ ته اتي ڪو به START ۽ END جوڙو CWs نه آهي.

align_marker_period

مدت جي قيمت جتي هڪ ترتيب واري مارڪر داخل ڪئي وئي آهي. قيمت آهي 81920 ڪلاڪ چڪر تاليف لاءِ ۽ 1280 تيز تخليق لاءِ. هي قدر PCS هارڊ منطق مان حاصل ڪيو ويو آهي.

align_marker_width srl4_align_period

گھڙيءَ جي چڪرن جو تعداد جتي صحيح الائنمينٽ مارڪر سگنل بلند رکيو وڃي.
ٻن قطارن جي نشانين جي وچ ۾ گھڙي جي چڪر جو تعداد. توھان ھي قدر سيٽ ڪري سگھوٿا IP Parameter Editor ۾ Alignment Period parameter استعمال ڪندي.

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 40

موٽ موڪليو

4. فنڪشنل وضاحت 683074 | 2022.04.28
لنڪ جي شرح جو حساب ھيٺ ڏنل آھي: اثرائتو شرح = بينڊوڊٿ ڪارڪردگي * raw_rate توھان ھيٺ ڏنل مساوات سان وڌ ۾ وڌ استعمال ڪندڙ گھڙي جي تعدد حاصل ڪري سگھو ٿا. وڌ ۾ وڌ استعمال ڪندڙ گھڙي جي تعدد حساب ڪتاب مسلسل ڊيٽا جي اسٽريمنگ کي فرض ڪري ٿو ۽ صارف جي منطق تي ڪو به IDLE چڪر نٿو ٿئي. هي شرح اهم آهي جڏهن صارف منطق FIFO ڊزائين ڪرڻ لاء FIFO اوور فلو کان بچڻ لاء. وڌ ۾ وڌ استعمال ڪندڙ ڪلاڪ جي تعدد = مؤثر شرح / 64

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 41

683074 | 2022.04.28 موٽ موڪليو

5. پيرا ميٽر

ٽيبل 18. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP پيٽرولر وضاحت

پيرا ميٽر

قدر

ڊفالٽ

وصف

عام ڊيزائن جا اختيار

PMA ماڊل جي قسم

· PAM4 · NRZ

PAM4

منتخب ڪريو PCS ماڊل موڊ.

PMA قسم

· FHT · FGT

ايف جي ٽي

ٽرانسيور جو قسم چونڊيو.

PMA ڊيٽا جي شرح

· PAM4 موڊ لاءِ:
- FGT ٽرانسيور جو قسم: 20 Gbps 58 Gbps
- FHT ٽرانسيور جو قسم: 56.1 Gbps، 58 Gbps، 116 Gbps
· NRZ موڊ لاءِ:
- FGT ٽرانسيور جو قسم: 10 Gbps 28.05 Gbps
- FHT ٽرانسيور جو قسم: 28.05 Gbps، 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

ٽرانسيور جي ٻاھر تي موثر ڊيٽا جي شرح بيان ڪري ٿي جنھن ۾ ٽرانسميشن ۽ ٻيا مٿيون شامل آھن. قيمت IP جي حساب سان Gbps يونٽ ۾ 1 ڊيسيمل جڳهه تائين گول ڪندي.

PMA موڊ

· Duplex · Tx · Rx

ٻُڌل

FHT ٽرانسيور جي قسم لاء، سپورٽ هدايت صرف ڊپلڪس آهي. FGT ٽرانسيور جي قسم لاء، سپورٽ هدايت ڊپلڪس، Tx، ۽ Rx آهي.

PMA جو تعداد

· PAM4 موڊ لاءِ:

لينون

- 1 کان 12 تائين

· NRZ موڊ لاءِ:

- 1 کان 16 تائين

لين جو تعداد چونڊيو. Simplex ڊيزائن لاءِ، لين جو سپورٽ ٿيل نمبر 1 آھي.

PLL حوالو گھڙي جي تعدد

· FHT ٽرانسيور جي قسم لاءِ: 156.25 MHz
· FGT ٽرانسيور جي قسم لاءِ: 27.5 MHz 379.84375 MHz، چونڊيل ٽرانسيور ڊيٽا جي شرح تي منحصر.

· FHT ٽرانسيور جي قسم لاءِ: 156.25 MHz
· FGT ٽرانسيور جي قسم لاءِ: 165 MHz

ٽرانسيور جي حوالن واري گھڙي جي تعدد کي بيان ڪري ٿو.

سسٽم PLL

—

حوالو ڪلاڪ

تعدد

170 MHz

صرف FHT ٽرانسيور جي قسم لاء دستياب آهي. سسٽم پي ايل ايل ريفرنس ڪلاڪ کي بيان ڪري ٿو ۽ استعمال ڪيو ويندو F-ٽائل ريفرنس جي ان پٽ ۽ سسٽم PLL گھڙي Intel FPGA IP سسٽم PLL گھڙي پيدا ڪرڻ لاءِ.

سسٽم PLL تعدد
ترتيب ڏيڻ وارو دور

- 128 65536

RS-FEC کي فعال ڪريو

فعال ڪريو

876.5625 MHz 128 فعال

سسٽم PLL گھڙي جي تعدد کي بيان ڪري ٿو.
ترتيب واري نشان جي مدت کي بيان ڪري ٿو. قيمت x2 هجڻ گهرجي. RS-FEC خصوصيت کي فعال ڪرڻ لاءِ چالو ڪريو.
جاري رهيو…

ISO 9001:2015 رجسٽر ٿيل

5. پيرا ميٽرز 683074 | 2022.04.28

پيرا ميٽر

قدر

ڊفالٽ

وصف

نااهل

PAM4 PCS ماڊل موڊ لاء، RS-FEC هميشه فعال آهي.

يوزر انٽرفيس

اسٽريمنگ موڊ

· مڪمل · بنيادي

پورو

IP لاء ڊيٽا اسٽريمنگ چونڊيو.

مڪمل: هي موڊ هڪ فريم اندر هڪ شروعاتي-پيڪٽ ۽ آخر-آف-پيڪٽ چڪر موڪلي ٿو.

بنيادي: هي هڪ خالص اسٽريمنگ موڊ آهي جتي ڊيٽا بينڊوڊٿ وڌائڻ لاءِ شروعاتي-پيڪٽ، خالي، ۽ آخر-آف-پيڪٽ کان سواءِ موڪلي ويندي آهي.

CRC کي فعال ڪريو

لائق بنائڻ ختم ڪرڻ

نااهل

CRC غلطي جي سڃاڻپ ۽ اصلاح کي فعال ڪرڻ لاءِ آن ڪريو.

خودڪار ترتيب کي فعال ڪريو

لائق بنائڻ ختم ڪرڻ

نااهل

خودڪار لين جي ترتيب واري خصوصيت کي فعال ڪرڻ لاءِ آن ڪريو.

ڊيبگ جي آخري پوائنٽ کي فعال ڪريو

لائق بنائڻ ختم ڪرڻ

نااهل

جڏهن آن، F-Tile Serial Lite IV Intel FPGA IP ۾ شامل آهي هڪ ايمبيڊڊ ڊيبگ انڊ پوائنٽ جيڪو اندروني طور Avalon ميموري ميپ ٿيل انٽرفيس سان ڳنڍي ٿو. IP J ذريعي ڪجهه ٽيسٽ ۽ ڊيبگ افعال انجام ڏئي سگھي ٿوTAG سسٽم ڪنسول استعمال ڪندي. ڊفالٽ قدر بند آهي.

Simplex ضم ڪرڻ (هي پيٽرولر سيٽنگ صرف موجود آهي جڏهن توهان FGT dual simplex ڊيزائن کي چونڊيو.)

ساڳئي FGT چينل تي رکيل ٻين سيريل لائيٽ IV سمپلڪس IP تي RSFEC فعال ڪيو ويو

لائق بنائڻ ختم ڪرڻ

نااهل

ھن آپشن کي چالو ڪريو جيڪڏھن توھان کي ضرورت آھي RS-FEC فعال ۽ غير فعال ٿيل F-Tile Serial Lite IV Intel FPGA IP لاءِ ڊبل Simplex ڊيزائن ۾ NRZ ٽرانسيور موڊ لاءِ، جتي TX ۽ RX ٻئي ساڳيا FGT تي رکيا ويا آھن. چينل

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 43

683074 | 2022.04.28 موٽ موڪليو

6. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP انٽرفيس سگنل

6.1. ڪلاڪ سگنل

ٽيبل 19. ڪلاڪ سگنل

نالو

ويڪر جي هدايت

وصف

tx_core_clkout

TX ڪسٽم PCS انٽرفيس، TX MAC ۽ يوزر لاجڪس لاءِ TX ڪور ڪلاڪ آئوٽ ڪيو

TX ڊيٽا پاٿ.

هي ڪلاڪ ڪسٽم PCS بلاڪ مان ٺاهيل آهي.

rx_core_clkout

آرڪس ڪسٽم PCS انٽرفيس لاءِ آرڪس ڪور ڪلاڪ آئوٽ ڪيو، RX ڊيسڪيو FIFO، RX MAC

۽ استعمال ڪندڙ منطق RX datapath ۾.

هي ڪلاڪ ڪسٽم PCS بلاڪ مان ٺاهيل آهي.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

ان پٽ ٽرانسيور ريفرنس ڪلاڪ.

جڏهن ٽرانسيور جو قسم FGT تي سيٽ ڪيو ويو آهي، هن ڪلاڪ کي F-Tile Reference and System PLL Clocks Intel FPGA IP جي آئوٽ پٽ سگنل (out_refclk_fgt_0) سان ڳنڍيو. جڏهن ٽرانسيور جو قسم FHT تي سيٽ ڪيو ويو آهي، ڳنڍيو

هي ڪلاڪ F-ٽائل ريفرنس ۽ سسٽم PLL ڪلاڪس Intel FPGA IP جي آئوٽ پٽ سگنل (out_fht_cmmpll_clk_0) ڏانهن.

معاون تعدد جي حد لاءِ پيرا ميٽرز جو حوالو ڏيو.

ٽرانسيور ٻيهر ترتيب ڏيڻ واري انٽرفيس لاءِ ان پٽ گھڙي.

گھڙي جي تعدد 100 کان 162 MHz آهي.

ھن انپٽ ڪلاڪ سگنل کي ڳنڍيو ٻاھرين گھڙي جي سرڪٽس يا آسيليٽرز سان.

ٽرانسيور ٻيهر ترتيب ڏيڻ واري انٽرفيس لاءِ ان پٽ گھڙي.

گھڙي جي تعدد 100 کان 162 MHz آهي.

ھن انپٽ ڪلاڪ سگنل کي ڳنڍيو ٻاھرين گھڙي جي سرڪٽس يا آسيليٽرز سان.

out_systemll_clk_ 1

ان پٽ

سسٽم PLL گھڙي.
هن ڪلاڪ کي F-Tile Reference and System PLL Clocks Intel FPGA IP جي آئوٽ پٽ سگنل (out_systempll_clk_0) سان ڳنڍيو.

صفحي 42 تي لاڳاپيل معلومات جا پيرا ميٽر

6.2. سگنل ري سيٽ ڪريو

ٽيبل 20. سگنل ري سيٽ ڪريو

نالو

ويڪر جي هدايت

tx_core_rst_n

ان پٽ

گھڙي جي ڊومين Asynchronous

rx_core_rst_n

ان پٽ

هم وقت ساز

tx_pcs_fec_phy_reset_n 1

ان پٽ

هم وقت ساز

وصف

فعال-گهٽ ري سيٽ سگنل. ري سيٽ ڪري ٿو F-Tile Serial Lite IV TX MAC.

فعال-گهٽ ري سيٽ سگنل. ري سيٽ ڪري ٿو F-Tile Serial Lite IV RX MAC.

فعال-گهٽ ري سيٽ سگنل.

جاري رهيو…

ISO 9001:2015 رجسٽر ٿيل

6. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP انٽرفيس سگنل 683074 | 2022.04.28

نالو

Width Direction Clock Domain

وصف

ري سيٽ ڪري ٿو F-Tile Serial Lite IV TX ڪسٽم PCS.

rx_pcs_fec_phy_reset_n 1

ان پٽ

هم وقت ساز

فعال-گهٽ ري سيٽ سگنل. ري سيٽ ڪري ٿو F-Tile Serial Lite IV RX ڪسٽم PCS.

reconfig_reset

ان پٽ

reconfig_clk فعال-هاء ري سيٽ سگنل.

Avalon ميموري ميپ ٿيل انٽرفيس ريڪنفيگريشن بلاڪ کي ري سيٽ ڪري ٿو.

reconfig_sl_reset

ان پٽ reconfig_sl_clk فعال-هاء ري سيٽ سگنل.

Avalon ميموري ميپ ٿيل انٽرفيس ريڪنفيگريشن بلاڪ کي ري سيٽ ڪري ٿو.

6.3. MAC سگنل

ٽيبل 21.

TX MAC سگنل
ھن جدول ۾، N نمائندگي ڪري ٿو لين جو تعداد مقرر ڪيل IP پيٽرولر ايڊيٽر ۾.

نالو

ويڪر

ھدايت گھڙي ڊومين

وصف

tx_avs_ready

ٻاھر نڪتو tx_core_clkout Avalon اسٽريمنگ سگنل.

جڏهن زور ڀريو ويو، اشارو ڪري ٿو ته TX MAC ڊيٽا کي قبول ڪرڻ لاء تيار آهي.

tx_avs_data

· (64*N)*2 (PAM4 موڊ)
· 64*N (NRZ موڊ)

ان پٽ

tx_core_clkout Avalon اسٽريمنگ سگنل. TX ڊيٽا.

tx_avs_channel

ان پٽ tx_core_clkout Avalon اسٽريمنگ سگنل.

موجوده چڪر تي منتقل ٿيل ڊيٽا لاء چينل نمبر.

هي سگنل بنيادي موڊ ۾ موجود ناهي.

tx_avs_valid

ان پٽ tx_core_clkout Avalon اسٽريمنگ سگنل.

جڏهن زور ڀريو ويو، اشارو ڪري ٿو TX ڊيٽا سگنل صحيح آهي.

tx_avs_startofpacket

ان پٽ tx_core_clkout Avalon اسٽريمنگ سگنل.

جڏهن زور ڀريو ويو، هڪ TX ڊيٽا پيڪٽ جي شروعات کي اشارو ڪري ٿو.

هر پيٽ لاءِ صرف هڪ ڪلاڪ چڪر لاءِ زور ڀريو.

هي سگنل بنيادي موڊ ۾ موجود ناهي.

tx_avs_endofpacket

ان پٽ tx_core_clkout Avalon اسٽريمنگ سگنل.

جڏهن زور ڀريو ويو آهي، هڪ TX ڊيٽا پيٽ جي آخر کي اشارو ڪري ٿو.

هر پيٽ لاءِ صرف هڪ ڪلاڪ چڪر لاءِ زور ڀريو.

هي سگنل بنيادي موڊ ۾ موجود ناهي.

tx_avs_empty

ان پٽ tx_core_clkout Avalon اسٽريمنگ سگنل.

TX ڊيٽا جي آخري فٽ ۾ غير صحيح لفظن جو تعداد ڏيکاري ٿو.

هي سگنل بنيادي موڊ ۾ موجود ناهي.

tx_num_valid_bytes_eob

ان پٽ

tx_core_clkout

آخري فٽ جي آخري لفظ ۾ صحيح بائيٽ جو تعداد ڏيکاري ٿو. هي سگنل بنيادي موڊ ۾ موجود ناهي.
جاري رهيو…

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 45

6. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP انٽرفيس سگنل 683074 | 2022.04.28

نالو tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

ويڪر 1
1 1
ن 5

ھدايت گھڙي ڊومين

وصف

ان پٽ

tx_core_clkout

جڏهن زور ڀريو ويو، هي سگنل هڪ صارف جي وضاحت ڪيل معلومات جي چڪر کي شروع ڪري ٿو.
ھن سگنل کي ساڳي گھڙي جي چڪر تي زور ڏيو جيئن tx_startofpacket assertion.
هي سگنل بنيادي موڊ ۾ موجود ناهي.

ٻاھر نڪتو tx_core_clkout جڏھن زور ڀريو ويو، اشارو ڪري ٿو TX ڊيٽا لنڪ ڊيٽا جي منتقلي لاء تيار آھي.

ٻاھر

tx_core_clkout

جڏهن زور ڀريو ويو، هي سگنل لين کي ٻيهر ترتيب ڏيڻ شروع ڪري ٿو.
ALIGN CW موڪلڻ لاءِ MAC کي متحرڪ ڪرڻ لاءِ ھن سگنل کي ھڪڙي گھڙي جي چڪر لاءِ زور ڏيو.

ان پٽ

tx_core_clkout جڏهن زور ڀريو ويو، MAC چونڊيل لينن ۾ CRC32 غلطي داخل ڪري ٿو.

آئوٽ پٽ tx_core_clkout استعمال نه ڪيو ويو.

هيٺ ڏنل ٽائمنگ ڊراگرام ڏيکاري ٿو هڪ اڳوڻوamp10 لفظن جي TX ڊيٽا ٽرانسميشن جو استعمال ڪندڙ منطق کان 10 TX سيريل لين ۾.

شڪل 28.

TX ڊيٽا ٽرانسميشن ٽائيمنگ ڊراگرام
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19…… N-10..

0,1,2، 9

… N-10..

لين 0

…………

STRT 0 10

N-10 END STRT 0

لين 1

…………

STRT 1 11

N-9 END STRT 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

لين 9

…………

STRT 9 19

N-1 END STRT 9

N-1 END IDLE IDLE

ٽيبل 22.

RX MAC سگنل
ھن جدول ۾، N نمائندگي ڪري ٿو لين جو تعداد مقرر ڪيل IP پيٽرولر ايڊيٽر ۾.

نالو

ويڪر

ھدايت گھڙي ڊومين

وصف

rx_avs_ready

ان پٽ rx_core_clkout Avalon اسٽريمنگ سگنل.

جڏهن زور ڀريو ويو، اشارو ڪري ٿو ته صارف منطق ڊيٽا کي قبول ڪرڻ لاء تيار آهي.

rx_avs_data

(64*N)*2 (PAM4 موڊ)
64*N (NRZ موڊ)

ٻاھر

rx_core_clkout Avalon اسٽريمنگ سگنل. RX ڊيٽا.

rx_avs_channel

آئوٽ rx_core_clkout Avalon اسٽريمنگ سگنل.

ڊيٽا لاء چينل نمبر

موجوده چڪر تي حاصل ڪيو.

هي سگنل بنيادي موڊ ۾ موجود ناهي.

rx_avs_valid

آئوٽ rx_core_clkout Avalon اسٽريمنگ سگنل.

جاري رهيو…

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 46

موٽ موڪليو

6. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP انٽرفيس سگنل 683074 | 2022.04.28

نالو

ويڪر

ھدايت گھڙي ڊومين

وصف

جڏهن زور ڀريو ويو، اشارو ڪري ٿو RX ڊيٽا سگنل صحيح آهي.

rx_avs_startofpacket

آئوٽ rx_core_clkout Avalon اسٽريمنگ سگنل.

جڏهن زور ڀريو ويو، هڪ RX ڊيٽا پيڪٽ جي شروعات کي اشارو ڪري ٿو.

هر پيٽ لاءِ صرف هڪ ڪلاڪ چڪر لاءِ زور ڀريو.

هي سگنل بنيادي موڊ ۾ موجود ناهي.

rx_avs_endofpacket

آئوٽ rx_core_clkout Avalon اسٽريمنگ سگنل.

جڏهن زور ڀريو ويو، هڪ RX ڊيٽا پيڪٽ جي آخر کي اشارو ڪري ٿو.

هر پيٽ لاءِ صرف هڪ ڪلاڪ چڪر لاءِ زور ڀريو.

هي سگنل بنيادي موڊ ۾ موجود ناهي.

rx_avs_empty

آئوٽ rx_core_clkout Avalon اسٽريمنگ سگنل.

RX ڊيٽا جي آخري فٽ ۾ غير صحيح لفظن جو تعداد ڏيکاري ٿو.

هي سگنل بنيادي موڊ ۾ موجود ناهي.

rx_num_valid_bytes_eob

ٻاھر

rx_core_clkout آخري برسٽ جي آخري لفظ ۾ صحيح بائيٽ جو تعداد ڏيکاري ٿو.
هي سگنل بنيادي موڊ ۾ موجود ناهي.

rx_is_usr_cmd

آئوٽ rx_core_clkout جڏهن زور ڀريو ويو، اهو سگنل هڪ صارف شروع ڪري ٿو-

بيان ڪيل معلومات جي چڪر.

ھن سگنل کي ساڳي گھڙي جي چڪر تي زور ڏيو جيئن tx_startofpacket assertion.

هي سگنل بنيادي موڊ ۾ موجود ناهي.

rx_link_up

ٻاھر نڪتو rx_core_clkout جڏھن زور ڀريو ويو، اشارو ڪري ٿو RX ڊيٽا لنڪ

ڊيٽا جي استقبال لاء تيار آهي.

rx_link_reinit

ان پٽ rx_core_clkout جڏهن زور ڀريو ويو، اهو سگنل لين کي شروع ڪري ٿو

ٻيهر ترتيب ڏيڻ.

جيڪڏھن توھان غير فعال ڪريو آٽو الائنمينٽ کي فعال ڪريو، ھن سگنل کي ھڪڙي گھڙي جي چڪر لاءِ زور ڏيو ته MAC کي لين کي ٻيهر ترتيب ڏيڻ لاءِ. جيڪڏهن خودڪار ترتيب کي فعال ڪيو وڃي، MAC خودڪار طريقي سان لين کي ٻيهر ترتيب ڏئي ٿو.

ھن سگنل کي اصرار نه ڪريو جڏھن خودڪار الائنمينٽ کي فعال ڪيو وڃي.

rx_error

(N*2*2)+3 (PAM4 موڊ)
(N*2)*3 (NRZ موڊ)

ٻاھر

rx_core_clkout

جڏهن زور ڀريو ويو آهي، اشارو ڪري ٿو غلطي حالتون RX ڊيٽا پيٿ ۾ واقع ٿينديون آهن.
· [(N*2+2):N+3] = مخصوص لين لاءِ PCS غلطي ڏيکاري ٿو.
· [N+2] = اشارو ڪري ٿو ترتيب جي غلطي. لين جي ترتيب کي ٻيهر شروع ڪريو جيڪڏهن هن سا کي زور ڏنو وڃي.
· [N+1]= اشارو ڪري ٿو ڊيٽا کي اڳتي وڌايو ويو صارف جي منطق کي جڏهن صارف منطق تيار نه آهي.
· [N] = اشارو ڪري ٿو صفائي جي نقصان.
· [(N-1):0] = اشارو ڪري ٿو ڊيٽا ۾ CRC غلطي آهي.

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 47

6. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP انٽرفيس سگنل 683074 | 2022.04.28

6.4. Transceiver Reconfiguration سگنل

ٽيبل 23.

PCS Reconfiguration Signals
ھن جدول ۾، N نمائندگي ڪري ٿو لين جو تعداد مقرر ڪيل IP پيٽرولر ايڊيٽر ۾.

نالو

ويڪر

ھدايت گھڙي ڊومين

وصف

reconfig_sl_read

ان پٽ reconfig_sl_ PCS reconfiguration read command

clk

سگنل

reconfig_sl_write

ان پٽ reconfig_sl_ PCS reconfiguration لکو

clk

حڪم سگنل.

reconfig_sl_address

14 بٽ + ڪلوگ بي 2 اين

ان پٽ

reconfig_sl_ clk

PCS reconfiguration Avalon ميموري-ميپ ٿيل انٽرفيس ايڊريس کي منتخب ٿيل لين ۾ بيان ڪري ٿو.
هر لين ۾ 14 بِٽ آهن ۽ مٿيون بِٽ لين آفسيٽ ڏانهن اشارو ڪري ٿو.
Example، هڪ 4-لين NRZ/PAM4 ڊيزائن لاءِ، reconfig_sl_address[13:0] سان ايڊريس جي قيمت ڏانهن اشارو ڪندي:
· reconfig_sl_address[15:1 4] مقرر ڪيو ويو 00 = پتو لين لاءِ 0.
· reconfig_sl_address[15:1 4] مقرر ڪيو ويو 01 = پتو لين لاءِ 1.
· reconfig_sl_address[15:1 4] مقرر ڪيو ويو 10 = پتو لين لاءِ 2.
· reconfig_sl_address[15:1 4] مقرر ڪيو ويو 11 = پتو لين لاءِ 3.

reconfig_sl_readdata

Output reconfig_sl_ PCS جي ٻيهر ترتيب واري ڊيٽا کي بيان ڪري ٿو

clk

پڙهڻ لاءِ تيار چڪر ۾ a

منتخب ٿيل رستو.

reconfig_sl_waitrequest

آئوٽ reconfig_sl_ PCS جي ٻيهر ترتيب جي نمائندگي ڪري ٿو

clk

Avalon ميموري ميپ ٿيل انٽرفيس

هڪ چونڊيل لين ۾ اسٽال سگنل.

reconfig_sl_writedata

انپٽ reconfig_sl_ PCS reconfiguration ڊيٽا بيان ڪري ٿو

clk

لکڻ جي چڪر تي لکڻ لاءِ a

منتخب ٿيل رستو.

reconfig_sl_readdata_vali

ٻاھر

reconfig_sl_ وضاحت ڪري ٿو PCS ٻيهر ترتيب ڏيڻ

clk

حاصل ڪيل ڊيٽا منتخب ٿيل ۾ صحيح آهي

لين.

ٽيبل 24.

ايف ٽائل هارڊ IP ريڪنفيگريشن سگنلز
ھن جدول ۾، N نمائندگي ڪري ٿو لين جو تعداد مقرر ڪيل IP پيٽرولر ايڊيٽر ۾.

نالو

ويڪر

ھدايت گھڙي ڊومين

وصف

reconfig_read

ان پٽ reconfig_clk PMA ريڪنفيگريشن پڙهو

حڪم سگنل.

reconfig_write

ان پٽ reconfig_clk PMA reconfiguration لکو

حڪم سگنل.

reconfig_address

18 بٽ + clog2bN

ان پٽ

reconfig_clk

منتخب ٿيل لين ۾ PMA Avalon ميموري ميپ ٿيل انٽرفيس ايڊريس بيان ڪري ٿو.
جاري رهيو…

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 48

موٽ موڪليو

6. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP انٽرفيس سگنل 683074 | 2022.04.28

نالو
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

ويڪر
32 1 32 1

ھدايت گھڙي ڊومين

وصف

ٻنهي PAM4 ايڊڊ NRZ طريقن ۾، هر لين ۾ 18 بٽ آهن ۽ باقي مٿيون بٽ لين آفسيٽ ڏانهن اشارو ڪري ٿو.
Exampلي، 4-لين ڊيزائن لاءِ:
· reconfig_address[19:18] 00 تي مقرر ڪيو ويو = لين 0 لاءِ پتو.
· reconfig_address[19:18] 01 تي مقرر ڪيو ويو = لين 1 لاءِ پتو.
· reconfig_address[19:18] 10 تي مقرر ڪيو ويو = لين 2 لاءِ پتو.
· reconfig_address[19:18] 11 تي مقرر ڪيو ويو = لين 3 لاءِ پتو.

ٻاھر

reconfig_clk PMA ڊيٽا کي منتخب ٿيل لين ۾ تيار ٿيل چڪر ذريعي پڙھڻ جي وضاحت ڪري ٿو.

ٻاھر

reconfig_clk چونڊيل لين ۾ PMA Avalon ميموري ميپڊ انٽرفيس اسٽال سگنل جي نمائندگي ڪري ٿو.

ان پٽ

reconfig_clk PMA ڊيٽا کي منتخب ٿيل لين ۾ لکڻ واري چڪر تي لکڻ جي وضاحت ڪري ٿو.

ٻاھر

reconfig_clk PMA reconfiguration جي وضاحت ڪري ٿي موصول ٿيل ڊيٽا صحيح آهي منتخب ٿيل لين ۾.

6.5. PMA سگنل

ٽيبل 25.

PMA سگنل
ھن جدول ۾، N نمائندگي ڪري ٿو لين جو تعداد مقرر ڪيل IP پيٽرولر ايڊيٽر ۾.

نالو

ويڪر

ھدايت گھڙي ڊومين

وصف

phy_tx_lanes_stable

N*2 (PAM4 موڊ)
N (NRZ موڊ)

ٻاھر

Asynchronous جڏهن زور ڀريو ويو، اشارو ڪري ٿو TX datapath ڊيٽا موڪلڻ لاءِ تيار آهي.

tx_pll_locked

N*2 (PAM4 موڊ)
N (NRZ موڊ)

ٻاھر

Asynchronous جڏهن زور ڀريو ويو آهي، اشارو ڪري ٿو TX PLL تالا جي حيثيت حاصل ڪري چڪو آهي.

phy_ehip_ready

N*2 (PAM4 موڊ)
N (NRZ موڊ)

ٻاھر

هم وقت ساز

جڏهن زور ڀريو ويو، ظاهر ڪري ٿو ته ڪسٽم پي سي ايس اندروني شروعات مڪمل ڪئي آهي ۽ ٽرانسميشن لاء تيار آهي.
هي سگنل tx_pcs_fec_phy_reset_n ۽ tx_pcs_fec_phy_reset_nare ختم ٿيڻ کان پوءِ ظاهر ٿئي ٿو.

tx_serial_data

ٻاھر ڪڍو TX سيريل گھڙي TX سيريل پن.

rx_serial_data

ان پٽ RX سيريل ڪلاڪ RX سيريل پن.

phy_rx_block_lock

N*2 (PAM4 موڊ)
N (NRZ موڊ)

ٻاھر

Asynchronous جڏهن زور ڀريو ويو آهي، اشارو ڪري ٿو ته 66b بلاڪ جي ترتيب لين لاء مڪمل ڪئي وئي آهي.

rx_cdr_lock

N*2 (PAM4 موڊ)

ٻاھر

هم وقت ساز

جڏهن زور ڀريو ويو آهي، ظاهر ڪري ٿو ته هٿ ڪيل گھڙي ڊيٽا کي بند ڪيو ويو آهي.
جاري رهيو…

موٽ موڪليو

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 49

6. ايف ٽائل سيريل لائيٽ IV Intel FPGA IP انٽرفيس سگنل 683074 | 2022.04.28

نالو phy_rx_pcs_ready phy_rx_hi_ber

ويڪر

ھدايت گھڙي ڊومين

وصف

N (NRZ موڊ)

N*2 (PAM4 موڊ)
N (NRZ موڊ)

ٻاھر

هم وقت ساز

جڏهن زور ڀريو ويو، اشارو ڪري ٿو ته لاڳاپيل Ethernet چينل جي RX لين مڪمل طور تي ترتيب ڏنل آهن ۽ ڊيٽا حاصل ڪرڻ لاء تيار آهن.

N*2 (PAM4 موڊ)
N (NRZ موڊ)

ٻاھر

هم وقت ساز

جڏهن زور ڀريو ويو آهي، ظاهر ڪري ٿو ته لاڳاپيل ايٿرنيٽ چينل جو RX PCS HI BER حالت ۾ آهي.

F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ 50

موٽ موڪليو

683074 | 2022.04.28 موٽ موڪليو

7. F-Tile Serial Lite IV Intel FPGA IP سان ڊيزائننگ

7.1. ھدايتون بحال ڪريو
پنھنجي سسٽم-سطح ري سيٽ کي لاڳو ڪرڻ لاءِ ھنن ري سيٽ ھدايتن تي عمل ڪريو.
· ٽائي tx_pcs_fec_phy_reset_n ۽ rx_pcs_fec_phy_reset_n سگنلن کي سسٽم جي سطح تي گڏ ڪريو ته جيئن TX ۽ RX PCS کي ساڳئي وقت ري سيٽ ڪيو وڃي.
· هڪ ئي وقت تي tx_pcs_fec_phy_reset_n، rx_pcs_fec_phy_reset_n، tx_core_rst_n، rx_core_rst_n، ۽ reconfig_reset سگنلن تي زور ڏيو. ري سيٽ ۽ لنڪ جي شروعات ڏانهن رجوع ڪريو IP ري سيٽ ۽ شروعاتي ترتيبن بابت وڌيڪ معلومات لاءِ.
· رکو tx_pcs_fec_phy_reset_n، ۽ rx_pcs_fec_phy_reset_n سگنل گهٽ، ۽ reconfig_reset سگنل اعلي ۽ tx_reset_ack ۽ rx_reset_ack جو انتظار ڪريو صحيح طور تي F-ٽائل هارڊ IP ۽ ٻيهر ترتيب واري بلاڪ کي ري سيٽ ڪرڻ لاءِ.
· FPGA ڊوائيسز جي وچ ۾ تيز لنڪ اپ حاصل ڪرڻ لاءِ، هڪ ئي وقت ڳنڍيل F-Tile Serial Lite IV Intel FPGA IPs کي ري سيٽ ڪريو. حوالي ڪريو F-Tile Serial Lite IV Intel FPGA IP Design Exampلي يوزر گائيڊ ٽول ڪٽ استعمال ڪندي IP TX ۽ RX لنڪ جي نگراني بابت معلومات لاءِ.
لاڳاپيل معلومات
· صفحي 37 تي ري سيٽ ۽ لنڪ جي شروعات
· F-Tile Serial Lite IV Intel FPGA IP ڊيزائن Exampلي يوزر گائيڊ

7.2. نقص سنڀالڻ جي ھدايتن

ھيٺ ڏنل جدول نقص سنڀالڻ جي ھدايتن کي لسٽ ڪري ٿو نقص جي حالتن لاءِ جيڪي ٿي سگھن ٿيون F-Tile Serial Lite IV Intel FPGA IP ڊيزائن سان.

جدول 26. نقص جي حالت ۽ ھٿ ڪرڻ جا ھدايتون

غلطي جي حالت
هڪ يا وڌيڪ لين هڪ ڏنل وقت جي فريم کان پوءِ ڪميونيڪيشن قائم نٿا ڪري سگهن.

ھدايتون
ايپليڪيشن جي سطح تي لنڪ کي ري سيٽ ڪرڻ لاءِ ٽائم آئوٽ سسٽم لاڳو ڪريو.

مواصلات قائم ٿيڻ کان پوء هڪ لين مواصلات وڃائي ٿو.
ڊيسڪو جي عمل دوران هڪ لين رابطي کي وڃائي ٿو.

اهو ٿي سگهي ٿو بعد ۾ يا ڊيٽا جي منتقلي جي مرحلن دوران. ايپليڪيشن جي سطح تي لنڪ نقصان جي سڃاڻپ کي لاڳو ڪريو ۽ لنڪ کي ري سيٽ ڪريو.
غلط لين لاء لنڪ ٻيهر شروع ڪرڻ واري عمل کي لاڳو ڪريو. توھان کي پڪ ڪرڻ گھرجي ته بورڊ جو رستو 320 UI کان وڌيڪ نه آھي.

سڀني لين کي ترتيب ڏيڻ کان پوء نقصان واري لين جي ترتيب.

اهو ٿي سگهي ٿو بعد ۾ يا ڊيٽا جي منتقلي جي مرحلن دوران. لين جي ترتيب واري عمل کي ٻيهر شروع ڪرڻ لاءِ ايپليڪيشن ليول تي لين الائنمينٽ نقصان جي سڃاڻپ کي لاڳو ڪريو.

ISO 9001:2015 رجسٽر ٿيل

683074 | 2022.04.28 موٽ موڪليو

8. F-Tile Serial Lite IV Intel FPGA IP يوزر گائيڊ آرڪائيوز

IP ورزن ساڳيا آهن جيئن Intel Quartus Prime Design Suite سافٽ ويئر ورجن v19.1 تائين. Intel Quartus Prime Design Suite سافٽ ويئر ورزن 19.2 يا بعد ۾، IP cores وٽ ھڪڙو نئون IP ورزننگ اسڪيم آھي.

جيڪڏهن هڪ IP ڪور نسخو درج نه ڪيو ويو آهي، اڳوڻي IP ڪور ورزن لاء صارف گائيڊ لاڳو ٿئي ٿو.

Intel Quartus Prime نسخو
21.3

IP ڪور ورجن 3.0.0

يوزر گائيڊ F-Tile Serial Lite IV Intel® FPGA IP يوزر گائيڊ

ISO 9001:2015 رجسٽر ٿيل

683074 | 2022.04.28 موٽ موڪليو

9. F-Tile Serial Lite IV Intel FPGA IP يوزر گائيڊ لاءِ دستاويز جي نظرثاني جي تاريخ

دستاويز نسخو 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime نسخو
22.1
21.3 21.3 21.2

IP ورزن 5.0.0
3.0.0 3.0.0 2.0.0

تبديليون
· اپڊيٽ ٿيل جدول: F-Tile Serial Lite IV Intel FPGA IP خاصيتون — تازه ٿيل ڊيٽا جي منتقلي جي وضاحت اضافي FHT ٽرانسيور جي شرح جي مدد سان: 58G NRZ، 58G PAM4، ۽ 116G PAM4
· اپڊيٽ ٿيل جدول: F-Tile Serial Lite IV Intel FPGA IP پيٽرول وضاحت — نئون پيرا ميٽر شامل ڪيو ويو · سسٽم PLL ريفرنس ڪلاڪ فريڪوئنسي · ڊيبگ انڊ پوائنٽ کي فعال ڪيو - PMA ڊيٽا جي شرح لاءِ قدرن کي اپڊيٽ ڪيو - GUI سان ملائڻ لاءِ پيراميٽر جو نالو اپڊيٽ ڪيو ويو
· جدول ۾ ڊيٽا جي منتقلي لاءِ تفصيل کي اپڊيٽ ڪيو ويو: F-Tile Serial Lite IV Intel FPGA IP خاصيتون.
· جدول جو نالو تبديل ڪيو ويو IP کان F-Tile Serial Lite IV Intel FPGA IP پيرا ميٽر وضاحت وضاحت لاءِ پيرا ميٽرز سيڪشن ۾.
· تازه ٿيل جدول: IP پيٽرولر: - ھڪڙو نئون پيرا ميٽر شامل ڪيو ويو- RSFEC ٻئي سيريل لائٽ IV Simplex IP تي ساڳئي FGT چينل تي رکيل آھي. - ٽرانسيور ريفرنس ڪلاڪ فریکوئنسي لاءِ ڊفالٽ ويلز کي اپڊيٽ ڪيو.
شروعاتي ڇڏڻ.

ISO 9001:2015 رجسٽر ٿيل

دستاويز / وسيلا

	انٽيل ايف ٽائل سيريل لائيٽ IV Intel FPGA IP [pdf] استعمال ڪندڙ ھدايت ايف ٽائل سيريل لائيٽ IV Intel FPGA IP، F ٽائل سيريل لائيٽ IV، Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdf] استعمال ڪندڙ ھدايت ايف ٽائل سيريل لائيٽ IV Intel FPGA IP، سيريل لائيٽ IV Intel FPGA IP، Lite IV Intel FPGA IP، IV Intel FPGA IP، FPGA IP، IP