STMicroelectronics STM32H5 لړۍ مایکرو کنټرولرونه

پیژندنه

دا غوښتنلیک یادښت د لارښوونې کیچ (ICACHE) او د ډیټا کیچ (DCACHE) تشریح کوي، لومړی کیچ چې د STMicroelectronics لخوا رامینځته شوی. ICACHE او DCACHE د Arm® Cortex®-M33 پروسیسر په AHB بس کې معرفي شوي په لاندې جدول کې لیست شوي STM32 مایکرو کنټرولر (MCUs) کې ځای پرځای شوي. دا کیچ کاروونکو ته اجازه ورکوي چې د دوی غوښتنلیک فعالیت ښه کړي او مصرف کم کړي کله چې د داخلي او بهرني یادونو څخه لارښوونې او ډیټا ترلاسه کوي ، یا د بهرني یادونو څخه ډیټا ترافیک لپاره. دا سند د مثال په توګه وړاندې کويampد ICACHE او DCACHE ځانګړتیاوې روښانه کول او د دوی ترتیب کول اسانه کول.

جدول 1. د تطبیق وړ محصولات

ډول	د محصول لړۍ
مایکرو کنټرولرونه	STM32H5 لړۍ، STM32L5 لړۍ، STM32U5 لړۍ

عمومي معلومات

یادونه:

د دې غوښتنلیک یادښت د STM32 لړۍ مایکرو کنټرولرونو باندې پلي کیږي چې د Arm® Cortex® کور پراساس وسایل دي. آرم په متحده ایالاتو او/یا نورو ځایونو کې د آرم لمیټډ (یا د هغې فرعي شرکتونو) راجسټر شوی سوداګریز نښه ده.

ICACHE او DCACHE ختمview

دا برخه یو اوور چمتو کويview د ICACHE او DCACHE انٹرفیسونه د STM32 Arm® Cortex® کور میشته مایکرو کنټرولرونو کې ځای پرځای شوي. دا برخه د سیسټم په جوړښت کې د ICACHE او DCACHE ډیاګرام او ادغام توضیح کوي.
د STM32L5 لړۍ سمارټ معمارۍ
دا جوړښت د بس میټرکس پر بنسټ والړ دی چې ډیری ماسټرانو ته اجازه ورکوي (Cortex-M33، ICACHE، DMA1/2، او SDMMC1) څو غلامانو ته لاسرسی ومومي (لکه فلش میموری، SRAM1/2، OCTOSPI1، یا FSMC). لاندې انځور د STM32L5 لړۍ سمارټ جوړښت بیانوي.

انځور 1. د STM32L5 لړۍ سمارټ معمارۍ

د Cortex-M33 فعالیت د 8-Kbyte ICACHE انټرفیس په کارولو سره ښه شوی چې خپل C-AHB بس ته معرفي شوی، کله چې د ګړندي بس له لارې د داخلي یادښتونو (فلش میموری، SRAM1، یا SRAM2) څخه کوډ یا ډیټا ترلاسه کوي، او همدارنګه د بس څخه. بهرنۍ یادونه (OCTOSPI1 یا FSMC) د ورو بس له لارې.
د STM32U5 لړۍ سمارټ معمارۍ
دا جوړښت د بس میټریکس پر بنسټ والړ دی چې ډیری ماسټرانو (کورټیکس-M33، ICACHE، DCACHE، GPDMA، DMA2D او SDMMCs، OTG_HS، LTDC، GPU2D، GFXMMU) ته اجازه ورکوي څو ډیری غلامانو ته لاسرسی ومومي (لکه فلش میموری، SRAMs، BKPIRAMs، BKPIRAM/ OCTOSPI، یا FSMC. لاندې انځور د STM32U5 لړۍ سمارټ جوړښت بیانوي.

شکل 2. د STM32U5 لړۍ سمارټ معمارۍ

Cortex-M33 او GPU2D انٹرفیس دواړه د CACHE کارولو څخه ګټه پورته کوي.

• ICACHE د Cortex-M33 فعالیت ته وده ورکوي کله چې د ګړندي بس (فلش حافظې ، SRAMs) له لارې د داخلي یادونو څخه کوډ یا ډیټا ترلاسه کوي او د ورو بس (OCTOSPI1/2 او HSPI1، یا FSMC) له لارې بهرني یادونه. DCACHE1 فعالیت ښه کوي کله چې د s‑بس (GFXMMU، OCTOSPI1/2 او HSPI1، یا FSMC) له لارې د داخلي یا خارجي یادونو څخه ډاټا ترلاسه کوي.
•  DCACHE2 د GPU2D فعالیت ته وده ورکوي کله چې د M1 پورټ بس له لارې د داخلي او بهرني یادونو (GFXMMU، فلش حافظې، SRAMs، OCTOSPI2/1 او HSPI0، یا FSMC) څخه ډاټا ترلاسه کوي.

د STM32H5 لړۍ سمارټ معمارۍ
STM32H523/H533, STM32H563/H573 او STM32H562 سمارټ معمارۍ دا جوړښت د بس میټریکس پراساس دی چې ډیری ماسټرانو ته اجازه ورکوي (Cortex-M33, ICACHE, DCACHE, GPDMAs, Ethernet او SDMMCs ته د SDMMCs د فلش په توګه د حافظې (SDMMCs) فلشونو ته لاسرسی لري. ، OCTOSPI او FMC). لاندې انځور د STM32H5 لړۍ سمارټ جوړښت بیانوي.

انځور 3. STM32H563/H573 او STM32H562 لړۍ سمارټ جوړښت

Cortex-M33 د CACHE کارولو څخه ګټه پورته کوي.

• ICACHE د Cortex-M33 فعالیت ته وده ورکوي کله چې د ګړندي بس (فلش حافظې ، SRAMs) له لارې د داخلي یادونو څخه کوډ یا ډیټا ترلاسه کوي او د ورو بس (OCTOSPI او FMC) له لارې بهرني یادونه.
• DCACHE فعالیت ښه کوي کله چې د ورو بس (OCTOSPI او FMC) له لارې د بهرني یادونو څخه ډیټا ترلاسه کوي.

STM32H503 سمارټ معمار
دا جوړښت د بس میټریکس پراساس دی چې ډیری ماسټرانو (کورټیکس-M33، ICACHE او GPDMAs) ته اجازه ورکوي څو څو غلامانو ته لاسرسی ومومي (لکه فلش میموری، SRAMs او BKPSRAM). لاندې انځور د STM32H5 لړۍ سمارټ جوړښت بیانوي.

شکل 4. د STM32H503 لړۍ سمارټ معمارۍ

Cortex-M33 د CACHE کارولو څخه ګټه پورته کوي.

• ICACHE د Cortex-M33 فعالیت ته وده ورکوي کله چې د ګړندي بس (فلش حافظې ، SRAMs) له لارې د داخلي یادونو څخه کوډ یا ډیټا ترلاسه کوي.

د ICACHE بلاک ډیاګرام
د ICACHE بلاک ډیاګرام په لاندې شکل کې ورکړل شوی.

انځور 5. د ICACHE بلاک ډیاګرام

د ICACHE حافظه کې شامل دي:

• د TAG حافظه ورسره:
  • پته tags دا په ګوته کوي چې د کیچ ډیټا حافظه کې کوم معلومات شتون لري
  • د اعتبار بټونه
•  د ډیټا حافظه، کوم چې زیرمه شوي ډاټا لري

د DCACHE بلاک ډیاګرام
د DCACHE بلاک ډیاګرام په لاندې شکل کې ورکړل شوی.

انځور 6. د DCACHE بلاک ډیاګرام

د DCACHE حافظه کې شامل دي:

• د TAG حافظه ورسره:
  • پته tags دا په ګوته کوي چې د کیچ ډیټا حافظه کې کوم معلومات شتون لري
  • د اعتبار بټونه
  • د امتیاز بټونه
  • ناپاکې ټوټې
• د ډیټا حافظه، کوم چې زیرمه شوي ډاټا لري

ICACHE او DCACHE ځانګړتیاوې

دوه ګونی ماسټران
ICACHE د AHB بس میټرکس ته لاسرسی لري:

• یو AHB ماسټر بندر: ماسټر 1 (چټک بس)
• دوه AHB ماسټر بندرونه: ماسټر 1 (چټک بس) او ماسټر 2 (ورو بس)

دا خصوصیت ټرافیک ته اجازه ورکوي کله چې مختلف حافظې سیمو ته لاسرسی ومومي (لکه داخلي فلش حافظه ، داخلي SRAM او بهرنۍ حافظې) ، د دې لپاره چې د CPU سټالونه د کیچ یادښت کم کړي. لاندې جدول د حافظې سیمې او د دوی پتې لنډیز کوي.

جدول 2. د حافظې سیمې او د هغوی ادرس

پردی				د کیچ وړ حافظې لاسرسی			د کیچ وړ حافظې ته لاسرسی نلري
ډول	نوم	د محصول نوم او د سیمې اندازه		د بس نوم	د ناامنه سیمې پیل پته	خوندي، غیر خوندي د غوښتنې وړ سیمې پیل پته	د بس نوم	د ناامنه سیمې پیل پته	خوندي، غیر خوندي د غوښتنې وړ سیمې پیل پته
داخلي	فلش	STM32H503	128 KB	ICACHE ګړندی بس	0x0800 0000	N/A	N/A	N/A	N/A
		STM32L5 لړۍ/ STM32U535/ 545/ STM32H523/ 533	512 KB			0x0C00 0000
		STM32U575/ 585 STM32H563/ 573/562	2 MB
		STM32U59x/ 5Ax/5Fx/5Gx	4 MB
	SRAM1	STM32H503	16 KB		0x0A00 0000	N/A	بس	0x2000 0000	0x3000 0000
		STM32L5 series/ STM32U535/ 545/575/585	192 KB			0x0E00 0000
		STM32H523/ 533	128 KB
		STM32H563/ 573/562	256 KB
		STM32U59x/ 5Ax/5Fx/5Gx	768 KB
	SRAM2	STM32H503 لړۍ	16 KB		0x0A00 4000	N/A		0x2000 4000	N/A
		STM32L5 series/ STM32U535/ 545/575/585	64 KB		0x0A03 0000	0x0E03 0000		0x2003 0000	0x3003 0000
		STM32H523/ 533	64 KB		0x0A04 0000	0x0E04 0000		0x2004 0000	0x3004 0000

پردی				د کیچ وړ حافظې لاسرسی			د کیچ وړ حافظې ته لاسرسی نلري
داخلي	SRAM2	STM32H563/ 573/562	80 KB	ICACHE ګړندی بس	0x0A04 0000	0x0E04 0000	بس	0x2004 0000	0x3004 0000
		STM32U59x/ 5Ax/5Fx/5Gx	64 KB		0x0A0C 0000	0x0E0C 0000		0x200C 0000	0x300C 0000
	SRAM3	STM32U575/ 585	512 KB		0x0A04 0000	0x0E04 0000		0x2004 0000	0x3004 0000
		STM32H523/ 533	64 KB		0x0A05 0000	0x0E05 0000		0x2005 0000	0x3005 0000
		STM32H563/ 573/562	320 KB
		STM32U59x/ 5Ax/5Fx/5Gx	832 KB		0x0A0D 0000	0x0E0D 0000		0x200D 0000	0x300D 0000
	SRAM5	STM32U59x/ 5Ax/5Fx/5Gx	832 KB		0x0A1A 0000	0x0E1A 0000		0x201A 0000	0x301A 0000
	SRAM6	STM32U5Fx/ 5Gx	512 KB		0x0A27 0000	0x0E27 0000		0x2027 0000	N/A
بهرنی	HSPI1	STM32U59x/ 5Ax/5Fx/5Gx	256 MB	ICACHE ورو بس (1)	د عرف پته د [0x0000 0000 په سلسله کې تر 0x07FF FFFF] یا [0x1000 0000:0x1FFF] FFFF] د ریمپینګ خصوصیت له لارې تعریف شوی	N/A		0xA000 0000
	FMC SDRAM	STM32H563/ 573/562						0xC000 0000
	OCTOSPI1 بانک ناامنه	STM32L5/U5 لړۍ STM32H563/ 573/562						0x9000 0000
	FMC بانک 3 ناامنه	STM32L5/U5 لړۍ STM32H563/ 573/562						0x8000 0000
	OCTOSPI2 بانک ناامنه	STM32U575/ 585/59x/5Ax/ 5Fx/5Gx						0x7000 0000
	FMC بانک 1 ناامنه	STM32L5/U5 لړۍ STM32H563/ 573/562						0x6000 0000

1. د داسې سیمو د بیا نقشه کولو په وخت کې غوره کول.

1-طريقه 2-طريقه ICACHE
په ډیفالټ ډول، ICACHE په تنظیمي عملیاتي حالت کې تنظیم شوی (دوه لارې فعالې شوي)، مګر دا ممکنه ده چې ICACHE په مستقیم نقشه شوي حالت کې تنظیم کړئ (یو طرفه فعال شوی)، د غوښتنلیکونو لپاره چې خورا ټیټ بریښنا مصرف ته اړتیا لري. د ICACHE تشکیل په ICACHE_CR کې د WAYSEL بټ سره په لاندې ډول ترسره کیږي:

• WAYSEL = 0: مستقیم نقشه شوي عملیاتي حالت (1 لار)
• WAYSEL = 1 (ډیفالټ): د اتحادیې عملیاتي حالت (دوه لار)

جدول 3. 1-طريقه د 2-طريقه ICACHE

پیرامیټر	1-طريقه ICACHE	2-طريقه ICACHE
د کیچ اندازه (کیبایټ)	8(1)/32(2)
په یو شمیر لارو کیش کړئ	1	2
د کیچ لاین اندازه	۱۲۸ بټونه (۱۶ بایټس)
د کیچ لینونو شمیر	512(1)/2048(2)	256(1)/1024(2) په هره لاره

1. د STM32L5 لړۍ /STM32H5 لړۍ /STM32U535/545/575/585 لپاره
2. For STM32U59x/5Ax/5Fx/5Gx

د چاودنې ډول
د Octo-SPI ځینې یادښتونه د WRAP burst ملاتړ کوي، کوم چې د مهم کلمې-لومړي فیچر فعالیت ګټه وړاندې کوي. د بیا جوړ شوي سیمو لپاره د AHB حافظې لیږد ICACHE برسټ ډول د ترتیب وړ دی. دا د ICACHE_CRRx راجستر کې د HBURST بټ سره غوره شوی، زیاتیدونکي برسټ یا WRAP برسټ پلي کوي. د WRAP او زیاتیدونکي bursts ترمنځ توپیرونه لاندې ورکړل شوي (شکل هم وګورئ):

• د ریپ برسټ:
  • د کیچ لاین اندازه = 128 بټونه
  • burst to start address = د لومړي ډیټا کلمه پته چې د CPU لخوا غوښتنه شوې
•  زیاتیدونکی سوځیدنه:
  • د کیچ لاین اندازه = 128 بټونه
  • د پیل پیل پته = پته د کیچ لاین په حد کې ترتیب شوې چې غوښتل شوي کلمه لري

انځور 7. د WRAP برسټ په مقابل کې زیاتوالی

د کیچ وړ سیمې او د ریمپینګ خصوصیت
ICACHE د C-AHB بس له لارې د Cortex-M33 سره وصل دی او د کوډ سیمه له ادرسونو [0x0000 0000 څخه تر 0x1FFF FFFF] پورې خوندي کوي. څرنګه چې بهرنۍ یادښتونه په یوه پته کې نقشه شوي دي [0x6000 0000 څخه تر 0xAFFF FFFF]، ICACHE د ریمپ فیچر مالتړ کوي کوم چې د خارجي حافظې سیمې ته اجازه ورکوي چې د [0x0000 0000 څخه تر FFF0F] یا 07x0 1000 FFFF] یا 0000x0 څخه تر 1xFF32F پورې پته کې بیا جوړ شي. [5x32 5 ته XNUMXxXNUMXFFF FFFF]، او د C-AHB بس له لارې د لاسرسي وړ شي. تر څلورو پورې بهرنۍ حافظې سیمې د دې خصوصیت سره بیا جوړ کیدی شي. یوځل چې یوه سیمه له سره نقشه شي، د ریمپ عملیات ترسره کیږي حتی که ICACHE غیر فعال وي یا که لیږد د کیش وړ نه وي. د کیچ وړ حافظې سیمې د حافظې محافظت واحد (MPU) کې د کارونکي لخوا ډیفي او برنامه کیدی شي. لاندې جدول د STMXNUMXLXNUMX او STMXNUMXUXNUMX لړۍ یادونو ترتیبونه لنډیز کوي.

جدول 4. د STM32L5 او STM32U5 لړۍ یاداشتونو ترتیب

د محصول حافظه	د ساتلو وړ (MPU پروګرامینګ)	په ICACHE کې بیا جوړ شوی (ICACHE_CRRx برنامه کول)
فلش حافظه	هو یا نه	اړتیا نشته
SRAM	سپارښتنه نه کیږي
بهرنۍ یادونه (HSPI/ OCTOSPI یا FSMC)	هو یا نه	اړینه ده که چیرې کاروونکي د C- AHB بس (بل په S-AHB بس کې) بهرنۍ کوډ ترلاسه کول غواړي

د ICACHE د بهرنۍ حافظې ریمپینګ ګټه
د پخوانيampپه لاندې شکل کې ښودل شوي چې څنګه د کوډ اجرا کولو یا ډیټا لوستلو پرمهال د ICACHE له ښه فعالیت څخه ګټه پورته کړئ کله چې د 8-Mbyte بهرنۍ Octo-SPI حافظې ته لاسرسی ومومئ (لکه بهرنۍ فلش حافظه یا RAM).

انځور 8. د Octo-SPI حافظې ریمپ سابقهample

د دې بهرنۍ حافظې د بیا جوړولو لپاره لاندې ګامونو ته اړتیا ده:

د بهرني حافظې لپاره د OCTOSPI ترتیب

د OCTOSPI انٹرفیس ترتیب کړئ ترڅو د حافظې نقشه شوي حالت کې بهرني حافظې ته لاسرسی ومومئ (بهرني حافظه د [0x9000 0000 څخه 0x9FFF FFFF] سیمه کې د داخلي حافظې نقشه شوي په توګه لیدل کیږي). څرنګه چې د بهرنۍ حافظې اندازه 8 Mbytes ده، دا په سیمه کې لیدل کیږي [0x9000 0000 ته 0x907F FFFF]. په دې سیمه کې بهرنۍ حافظې ته د S‑bus له لارې لاسرسی کیږي او د کیچ وړ نه دی. بل ګام د دې سیمې د بیا جوړولو لپاره د ICACHE تشکیلات ښیې.
یادونه: د حافظې په نقشه شوي حالت کې د OCTOSPI ترتیب لپاره، د STM32 مایکرو کنټرولرونو (AN5050) په اړه د اپلیکیشن نوټ Octo-SPI انٹرفیس ته مراجعه وکړئ

د ICACHE ترتیب د بهرنۍ حافظې نقشه شوې سیمه بیا نقشه کولو لپاره
8 Mbytes په [0x9000 0000 تر 0x907F FFFF] سیمه کې ځای پرځای شوي [0x1000 0000 ته 0x107F FFFF] سیمې ته بیا جوړ شوي. دوی بیا د ورو بس (ICACHE master2 بس) له لارې لاسرسی کیدی شي.

• د ICACHE_CR راجستر ترتیب
  • د EN = 0 سره ICACHE غیر فعال کړئ.
  • په ترتیب سره د WAYSEL = 1 یا 2 سره 0-لاره یا 1-لاره (د غوښتنلیک اړتیاو پورې اړه لري) غوره کړئ.
• د ICACHE_CRRx راجستر ترتیب (تر څلورو سیمو پورې، x = 0 تر 3 پورې)
  • د BASEADDR [0:1000] = 0000x28 سره د 21x0 80 اساس پته (remap پته) غوره کړئ.
  • د RSIZE [8:2] = 0x0 سره د بیا جوړولو لپاره د 3-Mbyte سیمه اندازه وټاکئ.
  • د 0x9000 0000 بیا جوړ شوی پته REMAPADDR [31:21] = 0x480 غوره کړئ.
  • د MSTSEL = 2 سره د بهرني یادښتونو لپاره د ICACHE AHB master1 بندر غوره کړئ.
  • د HBURST = 0 سره د WRAP برسټ ډول غوره کړئ.
  • د REN = 1 سره د سیمې x لپاره ریمپینګ فعال کړئ.

لاندې ارقام ښیي چې څنګه د حافظې سیمې د IAR سره د بیا نقشه فعالولو وروسته لیدل کیږي.

شکل 9. د حافظې سیمې بیا نقشه کول example

د 8-Mbyte بهرنۍ حافظه اوس بیا جوړه شوې او د [0x1000 0000 څخه تر 0x107F FFFF] سیمې ته لاسرسی کیدی شي.

ICACHE فعال کړئ

• د ICACHE_CR راجستر ترتیب ICACHE د EN = 1 سره فعال کړئ.

هټ او مس مانیټرز
ICACHE د فعالیت تحلیل لپاره دوه مانیټرونه چمتو کوي: یو 32-bit هټ مانیټر او د 16-bit مس مانیټر.

• هټ مانیټر د غلام کیچ پورټ کې د کیچ وړ AHB لیږدونه حسابوي چې د ICACHE مینځپانګې سره ټکر کوي (د ترلاسه شوي ډاټا دمخه په کیچ کې شتون لري). د هټ مانیټر کاونټر په ICACHE_HMONR راجستر کې شتون لري.
• مس مانیټر د غلام کیچ پورټ کې د کیچ وړ AHB لیږدونه حسابوي چې د ICACHE مینځپانګه له لاسه ورکوي (ترلاسه شوي ډاټا دمخه په کیچ کې شتون نلري). ورک شوی څارونکی کاونټر په ICACHE_MMONR راجستر کې شتون لري.

یادونه:

دا دوه څارونکي د خپلو اعظمي ارزښتونو ته د رسیدو پر مهال نه پټیږي. دا څارونکي د ICACHE_CR راجستر کې د لاندې بټونو څخه اداره کیږي:

• HITMEN bit (په ترتیب سره MISSMEN bit) ترڅو د هټ (په ترتیب سره یاد) مانیټر فعال/بند کړي
• د HITMRST بټ (په ترتیب سره MISSMRST بټ) د هټ (په ترتیب سره مس) مانیټر بیا تنظیم کولو لپاره په ډیفالټ ډول ، د بریښنا مصرف کمولو لپاره د تیسس مانیټرونه غیر فعال دي.

د ICACHE ساتنه
سافټویر کولی شي د ICACHE_CR راجستر کې د CACHEINV بټ په ترتیبولو سره ICACHE باطل کړي. دا عمل ټوله زیرمه باطلوي، دا خالي کوي. په عین حال کې، که ځینې بیا جوړ شوي سیمې فعالې وي، د بیا جوړونې ځانګړتیا لاهم فعاله ده، حتی کله چې ICACHE غیر فعال وي. لکه څنګه چې ICACHE یوازې لوستل شوي لیږدونه اداره کوي او د لیکلو لیږد اداره نه کوي، دا د لیکلو په قضیه کې همغږي نه تضمینوي. په پایله کې، سافټویر باید د سیمې پروګرام کولو وروسته ICACHE باطل کړي.

د ICACHE امنیت
ICACHE یو خوندي پیریفیریل دی چې د GTZC TZSC خوندي ترتیب ثبتولو له لارې د خوندي په توګه تنظیم کیدی شي. کله چې دا د خوندي په توګه تنظیم شوی وي، یوازې د ICACHE راجسترونو ته د خوندي لاسرسي اجازه ورکول کیږي. ICACHE هم د GTZC TZSC امتیازي ترتیب ثبتولو له لارې د امتیاز په توګه تنظیم کیدی شي. کله چې ICACHE د امتیازاتو په توګه تنظیم شوی وي، یوازې د ICACHE راجسترونو ته د امتیازاتو لاسرسي اجازه ورکول کیږي. په ډیفالټ ډول، ICACHE د GTZC TZSC له لارې غیر خوندي او غیر امتیازي دی.

د پیښې او مداخلې مدیریت

ICACHE په ICACHE_SR کې د ERRF بیرغ په ترتیبولو سره د کشف کولو په وخت کې فعالې تېروتنې اداره کوي. یو مداخله هم رامینځته کیدی شي که چیرې د ERRIE بټ په ICACHE_IER کې تنظیم شوی وي. د ICACHE د باطلیدو په صورت کې، کله چې د کیچ مصروف حالت پای ته ورسیږي، د BSYENDF بیرغ په ICACHE_SR کې تنظیم شوی. یو مداخله هم رامینځته کیدی شي که چیرې BSYENDIE بټ په ICACHE_IER کې تنظیم شوی وي. لاندې جدول د ICACHE مداخله او د پیښې بیرغونه لیست کوي.

جدول 5. د ICACHE مداخله او د پیښو مدیریت بټونه

راجستر	د بټ نوم	د بټ توضیحات	د بټ لاسرسي ډول
ICACHE_SR	بوخت	کیچ د بشپړ باطل عملیات اجرا کوي	یوازې لوستل
	BSYENDF	د کیچ د باطلولو عملیات پای ته ورسیدل
	تېروتنه	د کیشینګ عملیاتو په جریان کې یوه تېروتنه رامنځته شوه
ICACHE_IER	ERRIE	د کیچ خطا لپاره مداخله فعاله کړئ	لوستل / لیکل
	BSYENDIE	د باطلولو عملیاتو پای ته رسیدو په صورت کې مداخله فعاله کړئ
ICACHE_FCR	CERRF	په ICACHE_SR کې ERRF پاکوي	یوازې لیکل
	CBSYENDF	په ICACHE_SR کې BSYENDF پاکوي

د DCACHE ځانګړتیاوې
د ډیټا کیچ هدف د بهرنۍ حافظې ډیټا بارونه او ډیټا ذخیره کول دي چې د پروسیسر یا بل بس ماسټر پیریفیر څخه راځي. DCACHE دواړه د لوستلو او لیکلو لیږد اداره کوي.
د DCACHE cacheability ترافیک

DCACHE د AHB بس له لارې د ماسټر پورټ انٹرفیس څخه بهرني یادونه ذخیره کوي. د یادداشت راتلو غوښتنې د دې د AHB لیږد یادداشت لاک اپ ځانګړتیا سره سم د کیچ وړ تعریف شوي. د DCACHE لیکلو پالیسي د MPU لخوا ترتیب شوي حافظې ځانګړتیا پورې اړه لري چې د لیکلو له لارې یا د لیکلو بیرته په توګه تعریف شوي. کله چې یوه سیمه د غیر کیچ وړ په توګه تنظیم شوې وي، DCACHE له پامه غورځول کیږي.

 جدول 6. د AHB لیږد لپاره د DCACHE کیش وړتیا

د AHB لټون خاصیت	د AHB بفر وړ ځانګړتیا	د زیرمه کولو وړتیا
0	X	ولولئ او ولیکئ: غیر کیچ وړ
1	0	ولولئ: د کیچ وړ ولیکئ: (د کیچ وړ) د لیکلو له لارې
1	1	ولولئ: د کیچ وړ ولیکئ: (کیچ وړ) د لیکلو شاته

DCACHE د کیش وړ سیمې
د STM32U5 لړۍ لپاره، د DCACHE1 غلام انٹرفیس د S-AHB بس له لارې Cortex-M33 سره وصل دی او د GFXMMU، FMC، او HSPI/OCTOSPIs زیرمه کوي. د DCACHE2 غلام انٹرفیس د M2 پورټ بس له لارې د DMA0D سره وصل دی، او ټول داخلي او بهرني یادونه (د SRAM4 او BRKPSRAM پرته) ذخیره کوي. د STM32H5 لړۍ لپاره، د DCACHE غلام انٹرفیس د FMC او OCTOSPI له لارې د S-AHB خارجي یادښتونو له لارې Cortex-M33 سره وصل دی.

جدول 7. DCACHE د کیش وړ سیمې او انٹرفیسونه

د کیش وړ حافظې پته سیمه	DCACHE1 د کیچ وړ انٹرفیسونه	DCACHE2 د کیچ وړ انٹرفیسونه
GFXMMU	X	X
SRAM1	N/A	X
SRAM2		X
SRAM3		X
SRAM5		X
SRAM6		X
HSPI1	X	X
OCTOSPI1	X	X
FMC بانکونه	X	X
OCTOSPI2	X	X

نوټ

ځینې ​​انٹرفیسونه په ځینو محصولاتو کې نه ملاتړ کیږي. شکل 1 یا د ځانګړي محصول حوالې لارښود ته مراجعه وکړئ.
د چاودنې ډول
د ICACHE په څیر، DCACHE د زیاتیدونکي او پوښل شوي برسټ مالتړ کوي (د 3.1.3 برخه وګورئ). د DCACHE لپاره، د برسټ ډول په DCACHE_CR کې د HBURST بټ له لارې تنظیم شوی.
د DCACHE ترتیب
د بوټ په جریان کې، DCACHE د ډیفالټ لخوا غیر فعال کیږي د غلام حافظې غوښتنې مستقیم ماسټر پورټ ته لیږل کیږي. د DCACHE فعالولو لپاره، EN بټ باید په DCACHE_CR راجستر کې تنظیم شي. د هټ او مس مانیټرز DCACHE د کیچ فعالیت تحلیل لپاره څلور مانیټرونه پلي کوي:

• دوه 32-bit (R/W) هټ مانیټر: د DCACHE ماسټر پورټونو کې د لیږد رامینځته کولو پرته د CPU په کیچ حافظه کې د ډیټا لوستلو یا لیکلو شمیره شمیرل کیږي (ډیټا دمخه په کیچ کې شتون لري). د (R/W) هټ مانیټر کاونټرونه په ترتیب سره د DCACHE_RHMONR او DCACHE_WHMONR راجسترونو کې شتون لري.
• دوه 16-bit (R/W) مس مانیټرونه: د CPU د حافظې په حافظه کې د ډیټا لوستلو یا لیکلو شمیره شمیره او د DCACHE ماسټر پورټونو کې لیږد رامینځته کوي ، ترڅو د حافظې سیمې څخه ډیټا بار کړي (ډیټا ترلاسه شوي ندي دمخه په زیرمه کې شتون لري). د (R/W) مس مانیټر کاونټرونه په ترتیب سره د DCACHE_RMMONR او DCACHE_WMMONR راجسترونو کې شتون لري.

یادونه:

دا څلور څارونکي د خپلو اعظمي ارزښتونو ته د رسیدو په وخت کې نه پټیږي. دا څارونکي د DCACHE_CR راجستر کې د لاندې بټونو څخه اداره کیږي:

• WHITMAN bit (په ترتیب سره WMISSMEN bit) د لیکلو هټ فعال/بندولو لپاره (په ترتیب سره یاد) مانیټر
• RHITMEN bit (په ترتیب سره RMISSMEN bit) د لوستلو هټ فعال/بندولو لپاره (په ترتیب سره یاد) مانیټر
• د WHITMRST بټ (په ترتیب سره WMISSMRST بټ) د لیکلو هټ (په ترتیب سره یاد) مانیټر بیا تنظیم کولو لپاره
• RHITMRST بټ (په ترتیب سره RMISSMRST بټ) د لوستلو هټ (په ترتیب سره یاد) مانیټر بیا تنظیمولو لپاره

په ډیفالټ ، دا مانیټرونه د بریښنا مصرف کمولو لپاره غیر فعال شوي.

د DCACHE ساتنه
DCACHE د ساتنې ډیری عملیات وړاندیز کوي چې د CACHECMD [2:0] له لارې په DCACHE_CR کې تنظیم کیدی شي.

• 000: هیڅ عملیات (ډیفالټ)
• 001: پاک رینج. په کیچ کې یو ټاکلی حد پاک کړئ
• 010: حد باطل کړئ. په زیرمه کې یو ټاکلی حد باطل کړئ
• 010: رینج پاک او باطل کړئ. په زیرمه کې یو ټاکلی حد پاک او باطل کړئ

ټاکل شوی سلسله د دې له لارې تنظیم شوې ده:

• CMDSTARTADDR راجستر: د کمانډ پیل پته
• CMDENDADDR راجستر: د قوماندې پای پته

یادونه:

دا راجستر باید مخکې له دې چې CACHECMD لیکل شي ترتیب شي. د کیچ کمانډ ساتنه هغه وخت پیل کیږي کله چې د STARTCMD بټ په DCACHE_CR راجستر کې تنظیم شي. DCACHE د DCACHE_CR راجستر کې د CACHEINV بټ ترتیبولو سره د بشپړ CACHE باطلولو ملاتړ هم کوي.

د DCACHE امنیت
DCACHE یو خوندي پیریفیریل دی چې د GTZC TZSC خوندي ترتیب ثبتولو له لارې د خوندي په توګه تنظیم کیدی شي. کله چې دا د خوندي په توګه تنظیم شي، یوازې د DCACHE راجسترونو ته خوندي لاسرسي اجازه لري. DCACHE هم د GTZC TZSC امتیازي ترتیب ثبتولو له لارې د امتیاز په توګه تنظیم کیدی شي. کله چې DCACHE د امتیازاتو په توګه تنظیم شوی وي، یوازې د DCACHE راجسترونو ته د امتیازاتو لاسرسي اجازه ورکول کیږي. په ترتیب سره، DCACHE د GTZC TZSC له لارې غیر خوندي او غیر امتیازي دی.

د پیښې او مداخلې مدیریت
DCACHE په DCACHE_SR کې د ERRF بیرغ په ترتیبولو سره د کشف کولو په وخت کې فعالې غلطۍ اداره کوي. یو مداخله هم رامینځته کیدی شي که چیرې ERRIE بټ په DCACHE_IER کې تنظیم شوی وي. د DCACHE باطلیدو په صورت کې، کله چې د کیچ مصروف حالت پای ته ورسیږي، د BSYENDF بیرغ په DCACHE_SR کې تنظیم شوی. یو مداخله هم رامینځته کیدی شي که چیرې BSYENDIE بټ په DCACHE_IER کې تنظیم شوی وي. د DCACHE کمانډ حالت د DCACHE_SR له لارې د CMDENF او BUSYCMDF له لارې چیک کیدی شي یو مداخله هم رامینځته کیدی شي که چیرې CMDENDIE بټ په DCACHE_IER کې تنظیم شوی وي. لاندې جدول د DCACHE مداخلې او د پیښې بیرغونه لیست کوي

جدول 8. DCACHE مداخله او د پیښو مدیریت بټونه

راجستر	راجستر	د بټ توضیحات	د بټ لاسرسي ډول
DCACHE_SR	بوخت	کیچ د بشپړ باطل عملیات اجرا کوي	یوازې لوستل
	BSYENDF	د کیچ بشپړ باطل عملیات پای ته ورسیدل
	BUSYCMDF	کیچ د رینج کمانډ اجرا کوي
	CMDENDF	د رینج کمانډ پای
	ERRF	د کیشینګ عملیاتو په جریان کې یوه تېروتنه رامنځته شوه
DCACHE_IER	ERRIE	د کیچ خطا لپاره مداخله فعاله کړئ	لوستل / لیکل
	CMDENDIE	د رینج کمانډ پای کې مداخله فعاله کړئ
	BSYENDIE	د بشپړ ناباوره عملیاتو پای کې مداخله فعاله کړئ
DCACHE_FCR	CERRF	په DCACHE_SR کې ERRF پاکوي	یوازې لیکل
	CCMDENDF	CMDENDF په DCACHE_SR کې پاکوي
	CBSYENDF	په DCACHE_SR کې BSYENDF پاکوي

ICACHE او DCACHE فعالیت او د بریښنا مصرف

د ICACHE او DCACHE کارول د غوښتنلیک فعالیت ښه کوي کله چې بهرني یادونو ته لاسرسی ومومي. لاندې جدول د CoreMark® اجرا کولو باندې د ICACHE او DCACHE اغیزې ښیې کله چې بهرني یادونو ته لاسرسی ومومئ.

جدول 9. ICACHE او DCACHE فعالیت د کور مارک په اجرا کولو کې د بهرني یادونو سره

(1)
د کور مارک کوډ	د کور مارک ډاټا	د ICACHE ترتیب	د DCACHE ترتیب	د کور مارک سکور/Mhz
داخلي فلش حافظه	داخلي SRAM	فعال شوی (2 لارې)	معلول	3.89
داخلي فلش حافظه	بهرنی اکټو-SPI PSRAM (S-بس)	فعال شوی (2 لارې)	فعال شوی	3.89
داخلي فلش حافظه	بهرنی اکټو-SPI PSRAM (S-بس)	فعال شوی (2 لارې)	معلول	0.48
بهرنی اکټو-SPI فلش (C-بس)	داخلي SRAM	فعال شوی (2 لارې)	معلول	3.86
بهرنی اکټو-SPI فلش (C-بس)	داخلي SRAM	معلول	معلول	0.24
داخلي فلش حافظه	داخلي SRAM	معلول	معلول	2.69

د ازموینې شرایط:

• د تطبیق وړ محصول: STM32U575/585
• د سیسټم فریکونسۍ: 160 MHz
• بهرنۍ Octo-SPI PSRAM حافظه: 80 MHz (DTR حالت).
• بهرنۍ Octo-SPI فلش حافظه: 80 MHz (STR حالت).
• تالیف کونکی: IAR V8.50.4.
• داخلي فلش پری فیچ: آن.

د ICACHE او DCACHE کارول د بریښنا مصرف کموي کله چې داخلي او بهرني یادونو ته لاسرسی ومومي. لاندې جدول د کور مارک اجرا کولو پرمهال د بریښنا مصرف باندې د ICACHE اغیز ښیې.

جدول 10. د کور مارک اجرا کول ICACHE د بریښنا په مصرف اغیزه کوي

د ICACHE ترتیب	د MCU بریښنا مصرف (mA)
فعال شوی (2 لارې)	7.60
فعال شوی (1-طريقه)	7.13
معلول	8.89

1. د ازموینې شرایط:
   • د تطبیق وړ محصول: STM32U575/585
   • د کور مارک کوډ: داخلي فلش حافظه.
   • د کور مارک ډاټا: داخلي SRAM.
   • داخلي فلش حافظه پری فیچ: آن.
   • د سیسټم فریکونسۍ: 160 MHz
   • تالیف کونکی: IAR V8.32.2.
   • والیtage سلسله: 1.
   • SMPS: ON.
2. د طریقې تنظیم شوي تنظیم کول د کوډ لپاره د 1-طریقې تنظیم کونکي تنظیم کولو څخه ډیر فعالیت کوي چې نشي کولی په بشپړ ډول په کیچ کې بار شي. په ورته وخت کې، د 1-طريقه اسوشيټيټيو کيچ تقريبا تل د 2-طريقه سيټ ايسوسي ايټيو کيچ په پرتله زيات ځواکمن وي. هر کوډ باید د فعالیت او بریښنا مصرف ترمینځ د غوره سوداګرۍ بند غوره کولو لپاره د اتحادیې په دواړو تشکیلاتو کې و ارزول شي. انتخاب د کارونکي لومړیتوب پورې اړه لري.

پایله

لومړنۍ زیرمې چې د STMicroelectronics، ICACHE او DCACHE لخوا رامینځته شوي، د دې وړتیا لري چې داخلي او بهرنۍ حافظې ذخیره کړي، د ډیټا ټرافیک او لارښوونې راوړلو لپاره د فعالیت وده وړاندیز کوي. دا سند مختلف ځانګړتیاوې ښیې چې د ICACHE او DCACHE لخوا ملاتړ کیږي، د دوی ترتیب سادگي او انعطاف پذیري د ټیټ پرمختیا لګښت او بازار ته ګړندي وخت ته اجازه ورکوي.

د بیاکتنې تاریخ

جدول 11. د اسنادو د بیاکتنې تاریخ

نیټه	نسخه	بدلونونه
۲۰۲۰-اکتوبر-۲۶	1	ابتدايي خوشې کول.
۲۰۲۰-فبروري-۱	2	تازه شوی: • جدول 2. د حافظې سیمې او د هغوی ادرس • برخه 2.1.7 ICACHE ساتنه • برخه 2.1.8 ICACHE امنیت
7-دسمبر-2021	3	تازه شوی: • د سند سرلیک • پیژندنه • 1 برخه ICACHE او DCACHE اوورview • څلورمه برخه پایله اضافه شوې: • 2 برخه ICACHE او DCACHE ځانګړتیاوې • 3 برخه ICACHE او DCACHE فعالیت او د بریښنا مصرف
۲۰۲۰-فبروري-۱	4	تازه شوی: •         برخه 2.2: د STM32U5 لړۍ سمارټ جوړښت •         2.5 برخه: د DCACHE بلاک ډیاګرام •         برخه 3.1.1: دوه ګوني ماسټران •         برخه 3.1.2: 1-طريقه د 2-طريقه ICACHE •         برخه 3.1.4: د زیرمې وړ سیمې او د بیا جوړونې ځانګړتیا •         برخه 3.2: د DCACHE ځانګړتیاوې •         برخه 3.2.2: DCACHE د کیش وړ سیمې •         4 برخه: ICACHE او DCACHE فعالیت او د بریښنا مصرف اضافه شوی: •         1 برخه: عمومي معلومات
11-مارچ-2024	5	تازه شوی: •         برخه 2.3: د STM32H5 لړۍ سمارټ جوړښت •         برخه 3.1.1: دوه ګوني ماسټران

مهم خبرتیا – په دقت سره ولولئ
STMicroelectronics NV او د هغې فرعي شرکتونه ("ST") حق لري چې د ST محصولاتو او/یا دې سند کې هر وخت پرته له خبرتیا څخه بدلونونه، سمونونه، پرمختګونه، تعدیلات، او اصلاحات راولي. پیرودونکي باید د سپارښتنو ورکولو دمخه د ST محصولاتو په اړه وروستي اړونده معلومات ترلاسه کړي. د ST محصولات د سپارښتنې د منلو په وخت کې د پلور لپاره د ST د شرایطو او شرایطو سره سم پلورل کیږي. پیرودونکي یوازې د ST محصولاتو انتخاب ، انتخاب او کارولو لپاره مسؤل دي او ST د غوښتنلیک مرستې یا د پیرودونکو محصولاتو ډیزاین لپاره هیڅ مسؤلیت نه مني. دلته د ST لخوا د فکري ملکیت حق ته هیڅ جواز، څرګند یا ضمیمه نه دی ورکړل شوی. د ST محصولاتو بیا پلورل د احکامو سره توپیر لري چې دلته ښودل شوي معلومات باید د ST لخوا د ورته محصول لپاره ورکړل شوي تضمین باطل کړي. ST او د ST لوگو د ST سوداګریزې نښې دي. د ST سوداګریزې نښې په اړه د نورو معلوماتو لپاره، www.st.com/trademarks ته مراجعه وکړئ. نور ټول محصول یا خدمت نومونه د دوی د اړوندو مالکینو ملکیت دی. په دې سند کې معلومات د دې سند په هر مخکینۍ نسخه کې وړاندې شوي معلومات بدلوي او ځای په ځای کوي. © 2024 STMicroelectronics – ټول حقونه خوندي دي

اسناد / سرچینې

STMicroelectronics STM32H5 لړۍ مایکرو کنټرولرونه [pdf] د کارونکي لارښود د STM32H5 لړۍ مایکرو کنټرولرونه ، STM32H5 لړۍ مایکرو کنټرولرونه ، مایکرو کنټرولرونه

حوالې

• د کارن لارښود