د انټل FPGA انټیجر حسابي IP کور کارونکي لارښود

منځپانګې پټول

1 د FPGA انټیجر حسابي IP کورونه

2 اسناد / سرچینې

2.1 حوالې

3 اړونده پوسټونه

د FPGA انټیجر حسابي IP کورونه

View Fullscreen

د انټیل FPGA انټیجر حسابي IP کور کارونکي لارښود
د Intel® Quartus® Prime Design Suite لپاره تازه شوی: 20.3

آنلاین نسخه فیډبیک واستوئ

UG-01063

ID: 683490 نسخه: 2020.10.05

منځپانګې
منځپانګې
1. Intel FPGA Integer حسابي IP کور……………………………………………………….. 5
2. LPM_COUNTER (کاونټر) IP کور……………………………………………………………………….. 7 2.1. ځانګړتیاوې……………………………………………………………………………………… 7 2.2. ویریلوګ HDL پروټوټایپ……………………………………………………………………….. 8 2.3. د VHDL د برخې اعالمیه………………………………………………………………………. 8 2.4. د VHDL کتابتون_استعمال اعالمیه……………………………………………………………………… 9 2.5. بندرونه……………………………………………………………………………………………….. 9 2.6. پیرامیټرونه……………………………………………………………………………………… 10
3. LPM_DIVIDE (تقسیم) Intel FPGA IP کور………………………………………………………….. 12 3.1. برخی………………………………………………………………………………………………. 12 3.2. ویریلوګ HDL پروټوټایپ……………………………………………………………………… 12 3.3. د VHDL اجزاوو اعالمیه……………………………………………………………………….. 13 3.4. د VHDL کتابتون_استعمال اعالمیه…………………………………………………………. 13 3.5. بندرونه……………………………………………………………………………………………… 13 3.6. پیرامیټرونه ……………………………………………………………………………………… 14
4. LPM_MULT (ملټپلیر) IP کور…………………………………………………………………. 16 4.1. برخی………………………………………………………………………………………………. 16 4.2. ویریلوګ HDL پروټوټایپ……………………………………………………………………… 17 4.3. د VHDL جز اعالمیه……………………………………………………………………….. 17 4.4. د VHDL کتابتون_استعمال اعالمیه…………………………………………………………. 17 4.5. سیګنالونه……………………………………………………………………………………… 18 4.6. د Stratix V، Arria V، Cyclone V، او Intel Cyclone 10 LP وسیلو لپاره پیرامیټونه …………… 18 4.6.1. عمومي ټب ………………………………………………………………………… 18 4.6.2. عمومي 2 ټب……………………………………………………………………… 19 4.6.3. د پایپ لاین ټب……………………………………………………………………… 19 4.7. د Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX وسیلو لپاره پیرامیټونه ……….. 20 4.7.1. عمومي ټب ………………………………………………………………… 20 4.7.2. عمومي 2 ټب……………………………………………………………………… 20 4.7.3. نل لیکه ………………………………………………………………… 21
5. LPM_ADD_SUB (اضافه کوونکی/فرض کوونکی)……………………………………………………………………… 22 5.1. برخی………………………………………………………………………………………………. 22 5.2. ویریلوګ HDL پروټوټایپ……………………………………………………………………… 23 5.3. د VHDL جز اعالمیه……………………………………………………………….. 23 5.4. د VHDL کتابتون_استعمال اعالمیه…………………………………………………………. 23 5.5. بندرونه……………………………………………………………………………………… 23 5.6. پیرامیټرونه……………………………………………………………………………………… 24
6. LPM_COMPARE (پرتله کوونکی)……………………………………………………………………… 26 6.1. برخی………………………………………………………………………………………………. 26 6.2. ویریلوګ HDL پروټوټایپ……………………………………………………………………… 27 6.3. د VHDL جز اعالمیه……………………………………………………………….. 27 6.4. د VHDL کتابتون_استعمال اعالمیه…………………………………………………………. 27 6.5. بندرونه……………………………………………………………………………………………… 27 6.6. پیرامیټرونه ……………………………………………………………………………… 28

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 2

فیډبیک واستوئ

منځپانګې

7. ALTECC (د تېروتنې د سمون کوډ: کوډ کوونکی/کوډر) IP کور……………………………… 30
7.1. د ALTECC انکوډر ځانګړتیاوې…………………………………………………………………..31 7.2. ویریلوګ HDL پروټوټایپ (ALTECC_ENCODER)………………………………………………. 32 7.3. ویریلوګ HDL پروټوټایپ (ALTECC_DECODER)………………………………………………. 32 7.4. د VHDL جز اعالمیه (ALTECC_ENCODER)……………………………………………… 33 7.5. د VHDL جز اعالمیه (ALTECC_DECODER)……………………………………………… 33 7.6. د VHDL کتابتون_استعمال اعالمیه…………………………………………………………. 33 7.7. د کوډر بندرونه……………………………………………………………………………………… 33 7.8. د کوډر بندرونه ……………………………………………………………………………………………… 34 7.9. د کوډونکي پیرامیټرې ……………………………………………………………………………… 34 7.10. د کوډ کوونکی پیرامیټونه ……………………………………………………………………… 35
8. د Intel FPGA ملټي اډیډر IP کور………………………………………………………………. ۳۶
۸.۱. برخی………………………………………………………………………………………………. 8.1 37. مخکې اضافه کونکی ……………………………………………………………………………… 8.1.1 38. د سیسټولیک ځنډ راجستر ……………………………………………………………………… 8.1.2 40. د پری بار بار مسلسل……………………………………………………………… 8.1.3 43. دوه ګونی جمع کونکی ……………………………………………………………… 8.1.4
8.2. ویریلوګ HDL پروټوټایپ……………………………………………………………………… 44 8.3. د VHDL جز اعالمیه……………………………………………………………….. 44 8.4. د VHDL کتابتون_استعمال اعالمیه…………………………………………………………. 44 8.5. سیګنالونه……………………………………………………………………………………… 44 8.6. پیرامیټرونه……………………………………………………………………………………… 47
۸.۶.۱. عمومي ټب ………………………………………………………………………… 8.6.1 47. د اضافي حالتونو ټب……………………………………………………………………….. 8.6.2 47. ضرب کوونکي ټب……………………………………………………………………….. 8.6.3 49. پریډر ټب……………………………………………………………… 8.6.4 51. جمع کوونکی ټب ……………………………………………………………………….. 8.6.5 53. سیسټولیک/چین آوټ ټب………………………………………………………………. 8.6.6 55. د پایپ لاین ټب……………………………………………………………………… 8.6.7
9. ALTMEMMULT (د حافظې پر بنسټ ثابت کوفیشینټ ضرب) IP کور……………………… 57
9.1. برخی………………………………………………………………………………………………. 57 9.2. ویریلوګ HDL پروټوټایپ……………………………………………………………………………… 58 9.3. د VHDL جز اعالمیه……………………………………………………………….. 58 9.4. بندرونه……………………………………………………………………………………………… 59 9.5. پیرامیټرونه……………………………………………………………………………………… 59
10. ALTMULT_ACCUM (ضرب جمع کول) IP کور……………………………………………… 61
10.1. ځانګړتیاوې……………………………………………………………………………………….. 62 10.2. ویریلوګ HDL پروټوټایپ………………………………………………………………………………..62 10.3. د VHDL جز اعالمیه……………………………………………………………… 63 10.4. د VHDL LIBRARY_USE اعالمیه………………………………………………………………….63 10.5. بندرونه……………………………………………………………………………………… 63 10.6. پارامترونه……………………………………………………………………………… ۶۴
11. ALTMULT_ADD (ملټي-اډډر) IP کور…………………………………………………………..69
11.1. ځانګړتیاوې……………………………………………………………………………….. 71 11.2. ویریلوګ HDL پروټوټایپ……………………………………………………………………………….. 72 11.3. د VHDL جز اعالمیه……………………………………………………………… 72 11.4. د VHDL کتابتون_استعمال اعالمیه……………………………………………………………….. 72

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 3

منځپانګې
11.5. بندرونه……………………………………………………………………………………… 72 11.6. پارامترونه……………………………………………………………………………… ۷۳
12. ALTMULT_COMPLEX (پیچلی ضرب) IP کور……………………………………………… 86 12.1. پیچلي ضرب ………………………………………………………………. 86 12.2. کینونیکي نمایندګي……………………………………………………………………… 87 12.3. دودیز استازیتوب ………………………………………………………………. 87 12.4. ځانګړتیاوې……………………………………………………………………………….. 88 12.5. ویریلوګ HDL پروټوټایپ……………………………………………………………………………….. 88 12.6. د VHDL جز اعالمیه……………………………………………………………… 89 12.7. د VHDL کتابتون_استعمال اعالمیه……………………………………………………………………… 89 12.8. سیګنالونه……………………………………………………………………………… 89 12.9. پارامترونه……………………………………………………………………………… ۹۰
13. ALTSQRT (Integer Square Root) IP کور……………………………………………………………… 92 13.1. ځانګړتیاوې……………………………………………………………………………………….. 92 13.2. ویریلوګ HDL پروټوټایپ………………………………………………………………………………..92 13.3. د VHDL جز اعالمیه……………………………………………………………… 93 13.4. د VHDL کتابتون_استعمال اعالمیه……………………………………………………………………… 93 13.5. بندرونه……………………………………………………………………………………… 93 13.6. پارامترونه……………………………………………………………………………… ۹۴
14. PARALLEL_ADD (موازي اضافه کونکی) IP کور………………………………………………………….. 95 14.1. ځانګړنه……………………………………………………………………………………….95 14.2. ویریلوګ HDL پروټوټایپ………………………………………………………………………………..95 14.3. د VHDL جز اعالمیه……………………………………………………………… 96 14.4. د VHDL کتابتون_استعمال اعالمیه……………………………………………………………………… 96 14.5. بندرونه……………………………………………………………………………………… 96 14.6. پارامترونه……………………………………………………………………………… ۹۷
15. د انټیجر ریاضیاتو IP کور د کارن لارښود سند آرشیف……………………………… 98
16. د Intel FPGA Integer Arithmetic IP Cores کارن لارښود لپاره د سند بیاکتنې تاریخ…. ۹۹

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 4

فیډبیک واستوئ

683490 | 2020.10.05 فیډبیک واستوئ

1. Intel FPGA Integer Arithmetic IP Cores

تاسو کولی شئ په خپل ډیزاین کې د ریاضیاتي عملیاتو ترسره کولو لپاره د Intel® FPGA انټیجر IP کور وکاروئ.

دا افعال ستاسو د خپلو دندو کوډ کولو په پرتله ډیر اغیزمن منطق ترکیب او د وسیلې پلي کول وړاندیز کوي. تاسو کولی شئ د خپل ډیزاین اړتیاو سره سم د IP کورونه تنظیم کړئ.

د انټیل انټیجر ریاضیاتو IP کورونه په لاندې دوه کټګوریو ویشل شوي دي: · د پیرامیټر شوي ماډلونو کتابتون (LPM) IP کور · Intel-specific (ALT) IP cores

لاندې جدول د بشپړ حسابي IP کور لیست کوي.

جدول 1.

د IP کورونو لیست

د IP کورونه

د LPM IP کورونه

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
د انټل ځانګړي (ALT) IP کور ALTECC

فعالیت پای ته ورسیدview د کاونټر ویشونکي ضرب الاجل
اضافه کونکی یا کمونکی پرتله کوونکی
د ECC کوډ کونکی / کوډ کوونکی

ملاتړ شوی وسیله
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
سایکلون V، د انټیل سایکلون 10 LP، انټیل سایکلون 10 GX، MAX II، MAX V، MAX 10، Stratix IV، Stratix V، Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
سایکلون V، د انټیل سایکلون 10 LP، انټیل سایکلون 10 GX، MAX II، MAX V، MAX 10، Stratix IV، Stratix V، Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II، MAX V، Stratix IV، Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II، MAX V، Stratix IV، Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
سایکلون V، د انټیل سایکلون 10 LP، انټیل سایکلون 10 GX، MAX II، MAX V، MAX
10، Stratix IV، Stratix V دوام لري ...

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

ISO 9001:2015 ثبت شوی

1. Intel FPGA Integer Arithmetic IP Cores 683490 | ۲۰۲۰.۱۰.۰۵

د IP کور انټیل FPGA ملټي اډیډر یا ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

فعالیت پای ته ورسیدview ضرب - اضافه کونکی
د حافظې پر بنسټ د ثابت کثافاتو ضرب الاجل
ضرب - جمع کونکی ضرب کوونکی - اضافه کونکی
پیچلي ضربه
Integer Square-root
موازي اضافه کوونکی

ملاتړ شوی وسیله
ارریا V، سټراټیکس V، سایکلون V، انټیل سټراټیکس 10، انټیل ارریا 10، انټیل سایکلون
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
سایکلون 10 LP، MAX II، MAX V، MAX 10، Stratix IV، Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX، Arria II GZ، Intel Arria 10، Arria V، Arria V GZ، Cyclone IV E، Cyclone IV GX، Cyclone V، Intel
سایکلون 10 GX، Intel Cyclone 10 LP، MAX 10، Stratix V، Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
سایکلون V، د انټیل سایکلون 10 LP، انټیل سایکلون 10 GX، MAX II، MAX V، MAX
10، Stratix IV، Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
سایکلون V، د انټیل سایکلون 10 LP، انټیل سایکلون 10 GX، MAX II، MAX V، MAX
10، Stratix IV، Stratix V

اړوند معلومات
· Intel FPGAs او د برنامه وړ وسیلو خوشې یادښتونه
د ‏‎Intel FPGA IP Cores Intel FPGA IP Cores‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ
د Floating-Point IP Cores کارن لارښود د Intel FPGA Floating-Point IP cores په اړه نور معلومات وړاندې کوي.
· د Intel FPGA IP Cores پیژندنه د ټولو Intel FPGA IP کور په اړه عمومي معلومات وړاندې کوي، پشمول د پیرامیټریز کولو، تولید، لوړولو، او د IP کورونو سمول.
· د نسخې - خپلواک IP او Qsys سمولیشن سکریپټونو رامینځته کول د سمولیشن سکریپټونو رامینځته کول چې د سافټویر یا IP نسخې نوي کولو لپاره لارښود تازه کولو ته اړتیا نلري.
· د پروژې مدیریت ستاسو د پروژې او IP د موثر مدیریت او پورټ وړتیا لپاره غوره کړنې لارښوونې files.
· Integer Arithmetic IP Cores د کارن لارښود سند ارشیف په 98 پاڼه کې د Integer Arithmetic IP cores پخوانیو نسخو لپاره د کارن لارښودونو لیست وړاندې کوي.

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 6

فیډبیک واستوئ

683490 | 2020.10.05 فیډبیک واستوئ

2. LPM_COUNTER (کاونټر) IP کور

انځور 1.

د LPM_COUNTER IP کور یو بائنری کاونټر دی چې د 256 بټونو پراخوالي سره اپ کاونټرونه ، ښکته کاونټرونه او پورته یا ښکته کاونټرونه رامینځته کوي.

لاندې ارقام د LPM_COUNTER IP کور لپاره بندرونه ښیې.

LPM_COUNTER بندرونه

LPM_COUNTER

د ایس ایس ایس ایل آر سلډ ایسټ ډاټا[]

پوښتنه[]

تازه شوی

cout

aclr aload aset

clk_en cnt_en cin
inst

2.1. ځانګړتیاوې
د LPM_COUNTER IP کور لاندې ځانګړتیاوې وړاندې کوي: · پورته، ښکته، او پورته / ښکته کاونټرونه تولیدوي · لاندې کاونټر ډولونه تولیدوي:
- ساده بائنری - د کاونټر زیاتوالی له صفر څخه پیل کیږي یا کمښت له 255 څخه پیل کیږي
- موډولس - د کارونکي لخوا مشخص شوي او تکرار شوي ماډلس ارزښت څخه د مقابلې زیاتوالی یا کمیږي
· د اختیاري همغږي واضح، بار کولو او ټاکل شوي ان پټ بندرونو ملاتړ کوي · د اختیاري غیر متناسب روښانه، بار کولو، او ټاکل شوي ان پټ بندرونو ملاتړ کوي · د اختیاري شمیرې فعالولو او ساعت د ان پټ بندرونو فعالولو ملاتړ کوي · د اختیاري لیږد او لیږد بندرونو ملاتړ کوي

ISO 9001:2015 ثبت شوی

2. LPM_COUNTER (کاونټر) IP کور
683490 | 2020.10.05
2.2. Verilog HDL پروټوټایپ
لاندې ویریلوګ HDL پروټوټایپ د ویریلوګ ډیزاین کې موقعیت لري File (.v) lpm.v په د edasynthesis لارښود.
ماډل lpm_counter (q, data, clock, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq); پیرامیټر lpm_type = "lpm_counter"؛ پیرامیټر lpm_width = 1; پیرامیټر lpm_modulus = 0; پیرامیټر lpm_direction = "نه کارول شوی"؛ پیرامیټر lpm_value = "نه کارول شوي"؛ پیرامیټر lpm_svalue = "نه کارول شوي"؛ پیرامیټر lpm_pvalue = "نه کارول شوی"؛ پیرامیټر lpm_port_updown = "PORT_CONNECTIVITY"؛ پیرامیټر lpm_hint = "نه کارول شوی"؛ محصول [lpm_width-1:0] q; output cout; output [15:0] eq; داخل کول input [lpm_width-1:0] ډاټا؛ د ننوتلو ساعت، clk_en، cnt_en، پورته کول؛ input aset, aclr, aload; داخله sset, sclr, sload; endmodule
2.3. د VHDL اجزا اعلامیه
د VHDL جز اعالمیه د VHDL ډیزاین کې موقعیت لري File (.vhd) LPM_PACK.vhd په کې librariesvhdllpm لارښود.
اجزا LPM_COUNTER عمومي ( LPM_WIDTH : طبيعي ؛ LPM_MODULUS : طبيعي : = 0 ؛ LPM_DIRECTION : string := " نه کارول شوي " ؛ LPM_AVALUE : string : = " نه کارول شوي " ؛ LPM_SVALUE : تار : = " نه کارول شوي " ؛ LPM_SVALUE : تار : = " نه کارول شوي " ؛ LPDM_PORTPORT " : UPDMORTPONIV " : UPDMORTPONIV ; LPM_PVALUE : تار := "نه کارول شوی"؛ LPM_TYPE : تار := L_COUNTER؛ LPM_HINT : تار := "نه کارول شوی"); بندر (ډاټا: په std_logic_vector کې(LPM_WIDTH-1 تر 0 پورې):= (نور =>
'0'); ساعت : په std_logic کې ; CLK_EN : په std_logic := '1'; CNT_EN : in std_logic := '1'; پورته کول : په std_logic := '1'; SLOAD : in std_logic := '0'; SSET : په std_logic := '0'؛ SCLR : په std_logic := '0'؛ ALOAD : in std_logic := '0'; ASET : په std_logic := '0'؛ ACLR : په std_logic := '0'؛ CIN : in std_logic := '1'; COUT : out std_logic := '0'; پوښتنه: بهر std_logic_vector(LPM_WIDTH-1 تر 0 پورې)؛ EQ: بهر std_logic_vector(15 ښکته تر 0))؛
پای برخه؛

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 8

فیډبیک واستوئ

2. LPM_COUNTER (کاونټر) IP کور 683490 | ۲۰۲۰.۱۰.۰۵

2.4. د VHDL LIBRARY_USE اعالمیه
که تاسو د VHDL اجزا اعالمیه وکاروئ نو د VHDL کتابتون - کارولو اعالمیه اړتیا نلري.
د کتابتون lpm; استعمال کړئ lpm.lpm_components.all;

۳. بندرونه

لاندې جدولونه د LPM_COUNTER IP کور لپاره د ننوتلو او محصول بندرونه لیست کوي.

جدول 2.

LPM_COUNTER ان پټ بندرونه

د بندر نوم

اړین دی

تفصیل

ډاټا[]

نه

کاونټر ته موازي ډاټا داخلول. د ان پټ پورټ اندازه د LPM_WIDTH پیرامیټر ارزښت پورې اړه لري.

ساعت

هو

د مثبت څنډه محرک ساعت ان پټ.

clk_en

نه

ساعت د ټولو همغږي فعالیتونو فعالولو لپاره ان پټ فعال کړئ. که پریښودل شي، اصلي ارزښت 1 دی.

cnt_en

نه

د شمېرنې فعالول د شمېرنې د غیر فعالولو لپاره کله چې د sload، sset، یا sclr اغېزمن کولو پرته د ټیټې ادعا کولو ادعا کوي. که پریښودل شي، اصلي ارزښت 1 دی.

تازه شوی

نه

د شمیرنې سمت کنټرولوي. کله چې په لوړ (1) ټینګار وشي، د شمیرنې لوري پورته وي، او کله چې ټیټ (0) ادعا کیږي، د شمیرنې لوري ښکته وي. که چیرې د LPM_DIRECTION پیرامیټر کارول کیږي، د پورته کولو پورټ نشي تړل کیدی. که چیرې LPM_DIRECTION ونه کارول شي، د پورته کولو پورټ اختیاري دی. که پریښودل شي، اصلي ارزښت لوړ دی (1).

cin

نه

د ټیټ ترتیب بټ ته کیری-ان. د پورته شمیرونکو لپاره، د cin ان پټ چلند دی

د cnt_en ان پټ چلند سره ورته. که پریښودل شي، اصلي ارزښت 1 دی

(وي سي سي).

aclr

نه

غیر متناسب واضح داخل. که دواړه اثاثې او aclr کارول شوي او ادعا شوي وي، aclr شتمني پورته کوي. که پریښودل شي، اصلي ارزښت 0 دی (غیر فعال شوی).

اسټ

نه

غیر متناسب سیټ ان پټ. د q[] محصول د ټولو 1s په توګه مشخص کوي، یا د LPM_AVALUE پیرامیټر لخوا مشخص شوي ارزښت ته. که چیرې د اثاثې او aclr بندرونه دواړه وکارول شي او تاکید شوي وي ، د aclr پورټ ارزښت د اثاثې بندر ارزښت باندې تیریږي. که پریښودل شي، اصلي ارزښت 0 دی، غیر فعال شوی.

لوډ

نه

د اسینکرونس بار ان پټ چې په غیر متناسب ډول د ډیټا ان پټ ارزښت سره کاونټر بار کوي. کله چې د اللوډ بندر کارول کیږي، د ډاټا [] پورټ باید وصل شي. که پریښودل شي، اصلي ارزښت 0 دی، غیر فعال شوی.

sclr

نه

همغږي روښانه آخذه چې د راتلونکي فعال ساعت څنډه کې کاونټر پاکوي. که چیرې د sset او sclr بندرونه دواړه وکارول شي او ټینګار وشي، د sclr پورټ ارزښت د sset پورټ ارزښت پورته کوي. که پریښودل شي، اصلي ارزښت 0 دی، غیر فعال شوی.

sset

نه

همغږي سیټ ان پټ چې کاونټر په راتلونکي فعال ساعت څنډه کې تنظیموي. د q محصولاتو ارزښت د ټولو 1s په توګه مشخص کوي، یا د LPM_SVALUE پیرامیټر لخوا ټاکل شوي ارزښت ته. که دواړه sset او sclr بندرونه وکارول شي او ټینګار وشي،
د sclr پورټ ارزښت د sset پورټ ارزښت پورته کوي. که پریښودل شي، اصلي ارزښت 0 دی (غیر فعال شوی).

سلاډ

نه

همغږي بار ان پټ چې کاونټر د ډیټا [] سره په راتلونکي فعال ساعت څنډه کې بار کوي. کله چې د سلاډ پورټ کارول کیږي، د ډاټا [] پورټ باید وصل شي. که پریښودل شي، اصلي ارزښت 0 دی (غیر فعال شوی).

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 9

2. LPM_COUNTER (کاونټر) IP کور 683490 | ۲۰۲۰.۱۰.۰۵

جدول 3.

LPM_COUNTER د محصول بندرونه

د بندر نوم

اړین دی

تفصیل

پوښتنه[]

نه

د کاونټر څخه د معلوماتو محصول. د محصول پورټ اندازه په دې پورې اړه لري

د LPM_WIDTH پیرامیټر ارزښت. یا هم q[] یا لږترلږه د eq[15..0] بندرونو څخه یو

باید وصل شی.

eq[15..0]

نه

د کاونټر ډیکوډ محصول. د eq[15..0] پورټ د پیرامیټر مدیر کې د لاسرسي وړ ندي ځکه چې پیرامیټر یوازې د AHDL ملاتړ کوي.
یا هم د q[] پورټ یا eq[] پورټ باید وصل وي. تر c eq بندرونو پورې کارول کیدی شي (0 <= c <= 15). یوازې د 16 ټیټ شمیر ارزښتونه ډیکوډ شوي. کله چې د شمېرنې ارزښت c وي، د eqc محصول لوړ ګڼل کیږي (1). د مثال لپارهample، کله چې شمیره 0 وي، eq0 = 1، کله چې شمیره 1 وي، eq1 = 1، او کله چې شمیره 15 وي، eq 15 = 1. د 16 یا ډیرو شمیرو ارزښتونو لپاره ډیکوډ شوی محصول بهرنۍ کوډ کولو ته اړتیا لري. د eq[15..0] محصولات د q[] محصول سره غیر متناسب دي.

cout

نه

د کاونټر د MSB بټ کیری آوټ پورټ. دا د لوی کاونټر جوړولو لپاره د بل کاونټر سره وصل کولو لپاره کارول کیدی شي.

2.6. پیرامیټونه

لاندې جدول د LPM_COUNTER IP کور لپاره پیرامیټونه لیست کوي.

جدول 4.

LPM_COUNTER پیرامیټونه

د پیرامیټر نوم

ډول

LPM_WIDTH

عدد

LPM_DIRECTION

تار

LPM_MODULUS LPM_AVALUE

عدد
Integer/ String

LPM_SVALUE LPM_HINT

Integer/ String
تار

LPM_TYPE

تار

اړینه ده هو نه نه نه
نه نه
نه

تفصیل
د ډیټا [] او q[] بندرونو عرضونه مشخصوي، که دوی کارول کیږي.
ارزښتونه پورته، ښکته او نه کارول شوي دي. که چیرې د LPM_DIRECTION پیرامیټر کارول کیږي، د پورته کولو پورټ نشي تړل کیدی. کله چې د پورته کولو پورټ وصل نه وي، د LPM_DIRECTION پیرامیټر ډیفالټ ارزښت UP دی.
اعظمي شمیره، جمع یو. د کاونټر په دوره کې د ځانګړو ایالتونو شمیر. که د بار ارزښت د LPM_MODULUS پیرامیټر څخه لوی وي، د کاونټر چلند ندی مشخص شوی.
ثابت ارزښت چې په هغه وخت کې پورته کیږي کله چې شتمنۍ لوړه وي. که چیرې ټاکل شوی ارزښت له هغه څخه لوی یا مساوي وي ، د کاونټر چلند د نه تعریف شوي (X) منطق کچه ده ، چیرې چې LPM_MODULUS دی، که موجود وي، یا 2 ^ LPM_WIDTH. Intel وړاندیز کوي چې تاسو دا ارزښت د AHDL ډیزاینونو لپاره د لسیزې شمیرې په توګه مشخص کړئ.
ثابت ارزښت چې د ساعت پورټ په مخ پر ودې څنډه کې بار شوی کله چې د sset پورټ لوړ شوی وي. Intel وړاندیز کوي چې تاسو دا ارزښت د AHDL ډیزاینونو لپاره د لسیزې شمیرې په توګه مشخص کړئ.
کله چې تاسو د VHDL ډیزاین کې د پیرامیټریز شوي ماډلونو (LPM) فعالیت کتابتون پیل کړئ File (.vhd)، تاسو باید د LPM_HINT پیرامیټر وکاروئ ترڅو د انټیل ځانګړي پیرامیټر مشخص کړئ. د مثال لپارهample: LPM_HINT = "CHAIN_SIZE = 8، ONE_INPUT_IS_CONSTANT = هو"
ډیفالټ ارزښت نه کارول کیږي.
د VHDL ډیزاین کې د پیرامیټریز شوي ماډلونو (LPM) ادارې نوم کتابتون پیژني files.
ادامه…

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 10

فیډبیک واستوئ

2. LPM_COUNTER (کاونټر) IP کور 683490 | ۲۰۲۰.۱۰.۰۵

د پیرامیټر نوم INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

د سټرینګ سټرینګ ډول
تار
تار

اړینه نه ده
نه
نه

تفصیل
دا پیرامیټر د ماډلینګ او چلند سمولو موخو لپاره کارول کیږي. دا پیرامیټر د ماډلینګ او چلند سمولو موخو لپاره کارول کیږي. د پیرامیټر مدیر د دې پیرامیټر لپاره ارزښت محاسبه کوي.
د انټیل ځانګړي پیرامیټر. تاسو باید د VHDL ډیزاین کې د CARRY_CNT_EN پیرامیټر مشخص کولو لپاره LPM_HINT پیرامیټر وکاروئ files. ارزښتونه SMART، ON، OFF، او نه کارول شوي دي. د LPM_COUNTER فعالیت فعالوي ترڅو د کیری چین له لارې د cnt_en سیګنال تبلیغ کړي. په ځینو مواردو کې، د CARRY_CNT_EN پیرامیټر ترتیب ممکن په سرعت لږ اغیزه ولري، نو تاسو ممکن وغواړئ چې دا بند کړئ. ډیفالټ ارزښت SMART دی ، کوم چې د اندازې او سرعت تر مینځ غوره تجارت چمتو کوي.
د انټیل ځانګړي پیرامیټر. تاسو باید د VHDL ډیزاین کې د LABWIDE_SCLR پیرامیټر مشخص کولو لپاره LPM_HINT پیرامیټر وکاروئ files. ارزښتونه آن، بند یا نه کارول شوي دي. اصلي ارزښت ON دی. تاسو ته اجازه درکوي د LABwide sclr خصوصیت کارول غیر فعال کړئ چې په متروک شوي وسایلو کورنیو کې موندل شوي. د دې اختیار بندول په بشپړ ډول د جزوي ډک شوي LABs کارولو امکانات زیاتوي، او پدې توګه ممکن د لوړ منطق کثافت ته اجازه ورکړي کله چې SCLR په بشپړ LAB کې پلي نشي. دا پیرامیټر د شاته مطابقت لپاره شتون لري ، او انټیل تاسو ته وړاندیز کوي چې دا پیرامیټر ونه کاروئ.
د پورته کولو ان پټ پورټ کارول مشخص کوي. که پریښودل شي اصلي ارزښت PORT_CONNECTIVITY دی. کله چې د پورټ ارزښت PORT_USED ته ټاکل شوی وي، بندر د کارولو په څیر چلند کیږي. کله چې د پورټ ارزښت PORT_UNUSED ته ټاکل شوی وي، بندر د غیر استعمال شوي په توګه چلند کیږي. کله چې د پورټ ارزښت PORT_CONNECTIVITY ته ټاکل شوی وي، د بندر کارول د بندر ارتباط چک کولو سره ټاکل کیږي.

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 11

683490 | 2020.10.05 فیډبیک واستوئ

3. LPM_DIVIDE (تقسیم) Intel FPGA IP کور

انځور 2.

د LPM_DIVIDE Intel FPGA IP کور یو ویشونکی پلي کوي ترڅو د شمیرې ان پټ ارزښت د ډینومینټر ان پټ ارزښت په واسطه تقسیم کړي ترڅو یوه برخه او پاتې برخه تولید کړي.

لاندې شکل د LPM_DIVIDE IP کور لپاره بندرونه ښیې.

LPM_DIVIDE بندرونه

LPM_DIVIDE

numer[] denom[] ساعت

برخه[] پاتې[]

clken aclr

inst

3.1. ځانګړتیاوې
د LPM_DIVIDE IP کور لاندې ځانګړتیاوې وړاندې کوي: · یو ویشونکی رامینځته کوي چې د شمیرې ان پټ ارزښت د ډینومینټر ان پټ لخوا ویشي
ارزښت د یوې برخې او پاتې کیدو تولید لپاره. · د 1 بټونو ډیټا عرض ملاتړ کوي. · د دواړو شمیرو لپاره د لاسلیک شوي او نه لاسلیک شوي ډیټا نمایندګۍ فارمیټ ملاتړ کوي
او د ډنمونیټر ارزښتونه. · د ساحې یا سرعت اصلاح کولو ملاتړ کوي. · د مثبت پاتې پاتې محصول مشخص کولو لپاره اختیار چمتو کوي. · د پایپ لاین تنظیم کولو وړ تولید ځنډ ملاتړ کوي. · د اختیاري غیر متناسب روښانه او ساعت فعال بندرونو ملاتړ کوي.

3.2. Verilog HDL پروټوټایپ
لاندې ویریلوګ HDL پروټوټایپ د ویریلوګ ډیزاین کې موقعیت لري File (.v) lpm.v په د edasynthesis لارښود.
ماډل lpm_divide ( quotient، پاتې، شمېر، denom، clock، clken، aclr)؛ پیرامیټر lpm_type = "lpm_divide"؛ پیرامیټر lpm_widthn = 1; پیرامیټر lpm_widthd = 1; پیرامیټر lpm_nrepresentation = "نه لاسلیک شوی"؛ پیرامیټر lpm_drepresentation = "نه لاسلیک شوی"؛ پیرامیټر lpm_remainderpositive = "ریښتیا"؛ پیرامیټر lpm_pipeline = 0;

ISO 9001:2015 ثبت شوی

3. LPM_DIVIDE (تقسیم) Intel FPGA IP کور 683490 | ۲۰۲۰.۱۰.۰۵

پیرامیټر lpm_hint = "نه کارول شوی"؛ د ننوتلو ساعت داخل کول aclr داخل کړئ داخلول [lpm_widthn-1:0] شمیره؛ input [lpm_widthd-1:0] denom; محصول [lpm_widthn-1:0] quotient; محصول [lpm_widthd-1:0] پاتې دی؛ endmodule

3.3. د VHDL اجزا اعلامیه
د VHDL جز اعالمیه د VHDL ډیزاین کې موقعیت لري File (.vhd) LPM_PACK.vhd په کې librariesvhdllpm لارښود.
اجزا LPM_DIVIDE عمومي (LPM_WIDTHN : طبیعي؛ LPM_WIDTHD : طبیعي؛
LPM_NREPRESENTATION : تار := "نه لاسلیک شوی"؛ LPM_DREPRESENTATION : تار := "نه لاسلیک شوی"؛ LPM_PIPELINE : طبیعي := 0; LPM_TYPE : تار := L_DIVIDE; LPM_HINT : تار := "نه کارول شوی"); پورټ (نمبر: په std_logic_vector کې(LPM_WIDTHN-1 تر 0 پورې)؛ DENOM: په std_logic_vector کې(LPM_WIDTHD-1 ښکته 0)؛ ACLR: په std_logic کې := '0'؛ ساعت: په std_logic کې := '0'؛ CLKEN: په std_logic کې := '1'؛ مقدار: بهر std_logic_vector(LPM_WIDTHN-1 ښکته 0)؛ پاتې شئ: بهر std_logic_vector(LPM_WIDTHD-1 تر 0 پورې)؛ پای برخه؛

3.4. د VHDL LIBRARY_USE اعالمیه
که تاسو د VHDL اجزا اعالمیه وکاروئ نو د VHDL کتابتون - کارولو اعالمیه اړتیا نلري.
د کتابتون lpm; استعمال کړئ lpm.lpm_components.all;

۳. بندرونه

لاندې جدولونه د LPM_DIVIDE IP کور لپاره د ننوتلو او محصول بندرونه لیست کوي.

جدول 5.

LPM_DIVIDE ان پټ بندرونه

د بندر نوم

اړین دی

شمیره[]

هو

نوم[]

هو

تفصیل
د شمیرونکي ډیټا داخلول. د ان پټ پورټ اندازه د LPM_WIDTHN پیرامیټر ارزښت پورې اړه لري.
د ډینامینټر ډیټا داخلول. د ان پټ پورټ اندازه د LPM_WIDTHD پیرامیټر ارزښت پورې اړه لري.
ادامه…

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 13

3. LPM_DIVIDE (تقسیم) Intel FPGA IP کور 683490 | ۲۰۲۰.۱۰.۰۵

د پورټ نوم ساعت کلیکن
aclr

اړینه نه ده
نه

تفصیل
د پایپ لاین کارولو لپاره د ساعت انډول. د LPM_PIPELINE ارزښتونو لپاره پرته له 0 (ډیفالټ)، د ساعت بندر باید فعال شي.
ساعت د پایپ لاین کارول فعالوي. کله چې د کلکین پورټ لوړ شي، د ویش عملیات ترسره کیږي. کله چې سیګنال ټیټ وي، هیڅ عملیات نه کیږي. که پریښودل شي، اصلي ارزښت 1 دی.
غیر متناسب روښانه بندر په هر وخت کې د پایپ لاین ټولو '0's ته په غیر متمرکز ډول د ساعت ان پټ ته د بیا تنظیم کولو لپاره کارول کیږي.

جدول 6.

LPM_DIVIDE د محصول بندرونه

د بندر نوم

اړین دی

تفصیل

برخه []

هو

د معلوماتو تولید. د محصول بندر اندازه په LPM_WIDTHN پورې اړه لري

د پیرامیټر ارزښت.

پاتې

هو

د معلوماتو تولید. د محصول بندر اندازه په LPM_WIDTHD پورې اړه لري

د پیرامیټر ارزښت.

3.6. پیرامیټونه

لاندې جدول د LPM_DIVIDE Intel FPGA IP کور لپاره پیرامیټونه لیست کوي.

د پیرامیټر نوم

ډول

اړین دی

تفصیل

LPM_WIDTHN

عدد

هو

د شمیرو پلنوالی مشخص کوي [] او

quotient[] بندرونه. ارزښتونه له 1 څخه تر 64 پورې دي.

LPM_WIDTHD

عدد

هو

د ډینوم پراخوالی مشخص کوي [] او

پاتې [] بندرونه. ارزښتونه له 1 څخه تر 64 پورې دي.

LPM_NREPRESENTATION LPM_DREPRESENTATION

د تورو تار

نه

د شمیرونکي ان پټ استازیتوب لاسلیک کړئ.

ارزښتونه لاسلیک شوي او نه لاسلیک شوي. کله چې دا

پیرامیټر د لاسلیک لپاره ټاکل شوی، ویشونکی

د شمیر [] ان پټ د لاسلیک شوي دوه په توګه تشریح کوي

بشپړونکی.

نه

د ډینومینټر ان پټ استازیتوب لاسلیک کړئ.

ارزښتونه لاسلیک شوي او نه لاسلیک شوي. کله چې دا

پیرامیټر د لاسلیک لپاره ټاکل شوی، ویشونکی

denom[] input د لاسلیک شوي دوه په توګه تشریح کوي

بشپړونکی.

LPM_TYPE

تار

نه

د پیرامیټریز شوي کتابتون پیژني

ماډلونه (LPM) د VHDL ډیزاین کې د ادارې نوم

files (.vhd).

LPM_HINT

تار

نه

کله چې تاسو یو کتابتون انسټیټ کړئ

پیرامیټریز شوي ماډلونه (LPM) په الف کې فعالیت کوي

د VHDL ډیزاین File (.vhd)، تاسو باید وکاروئ

LPM_HINT پیرامیټر د انټیل مشخص کولو لپاره

ځانګړی پیرامیټر د مثال لپارهample: LPM_HINT

= "CHAIN_SIZE = 8،

ONE_INPUT_IS_CONSTANT = هو” د

ډیفالټ ارزښت نه کارول کیږي.

LPM_REMAINDERPosITIVE

تار

نه

د انټیل ځانګړي پیرامیټر. تاسو باید وکاروئ

LPM_HINT پیرامیټر د مشخص کولو لپاره

په LPM_REMAINDERPOSITIVE پیرامیټر

د VHDL ډیزاین files. ارزښتونه سم یا غلط دي.

که چیرې دا پیرامیټر سم وي، نو بیا

د پاتې[] بندر ارزښت باید ډیر وي

ادامه…

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 14

فیډبیک واستوئ

3. LPM_DIVIDE (تقسیم) Intel FPGA IP کور 683490 | ۲۰۲۰.۱۰.۰۵

د پیرامیټر نوم

ډول

MAXIMIZE_SPEED

عدد

LPM_PIPELINE

عدد

INTENDED_DEVICE_FAMILY SKIP_BITS

String Integer

اړین شمیره
نه نه نه

تفصیل
د صفر په پرتله یا مساوي. که چیرې دا پیرامیټر ریښتیا ته وټاکل شي، نو د پاتې [] پورټ ارزښت یا هم صفر وي، یا ارزښت ورته نښه وي، یا هم مثبت یا منفي، لکه څنګه چې د نمبر پورټ ارزښت. د ساحې کمولو او سرعت ښه کولو لپاره، انټیل وړاندیز کوي چې دا پیرامیټر په عملیاتو کې ریښتیا ته تنظیم کړي چیرې چې پاتې برخه باید مثبت وي یا چیرې چې پاتې نور مهم نه وي.
د انټیل ځانګړي پیرامیټر. تاسو باید د VHDL ډیزاین کې د MAXIMIZE_SPEED پیرامیټر مشخص کولو لپاره LPM_HINT پیرامیټر وکاروئ files. ارزښتونه [0..9] دي. که کارول کیږي، د Intel Quartus Prime سافټویر هڅه کوي چې د LPM_DIVIDE فعالیت یوه ځانګړې بیلګه د روټ وړتیا پرځای د سرعت لپاره غوره کړي، او د اصلاح کولو تخنیک منطق اختیار ترتیبوي. که چیرې MAXIMIZE_SPEED نه کارول کیږي، د اصلاح کولو تخنیک انتخاب ارزښت پرځای کارول کیږي. که چیرې د MAXIMIZE_SPEED ارزښت 6 یا لوړ وي، کمپیلر د کیری چینز په کارولو سره د لوړ سرعت لپاره د LPM_DIVIDE IP کور غوره کوي؛ که ارزښت 5 یا لږ وي، کمپیلر ډیزاین پلي کوي پرته له لیږد زنځیرونو.
د وقفې [] او پاتې کیدو [] پایلو سره تړلې د ځنډ د ساعت دورې شمیر مشخص کوي. د صفر (0) ارزښت په ګوته کوي چې هیڅ ځنډ شتون نلري، او دا چې یو خالص ترکیب فعالیت سمدستي کیږي. که پریښودل شي، اصلي ارزښت 0 دی (نه پایپ شوی). تاسو نشئ کولی د LPM_PIPELINE پیرامیټر لپاره یو ارزښت مشخص کړئ چې د LPM_WIDTHN څخه لوړ وي.
دا پیرامیټر د ماډلینګ او چلند سمولو موخو لپاره کارول کیږي. د پیرامیټر مدیر د دې پیرامیټر لپاره ارزښت محاسبه کوي.
د LPM_DIVIDE IP کور ته د مخکښ GND شمیر چمتو کولو سره په مخکښو بټونو کې منطق غوره کولو لپاره د لا مؤثرې برخې برخې برخې ته اجازه ورکوي. دې پیرامیټر ته د کوټینټ محصول په اړه د مخکښ GND شمیر مشخص کړئ.

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 15

683490 | 2020.10.05 فیډبیک واستوئ

4. LPM_MULT (ملټپلیر) IP کور

انځور 3.

د LPM_MULT IP کور د محصول په توګه د محصول تولید لپاره د دوه ان پټ ډیټا ارزښتونو ضرب کولو لپاره ضرب کونکی پلي کوي.

لاندې ارقام د LPM_MULT IP کور لپاره بندرونه ښیې.

LPM_Mult بندرونه

د LPM_MULT ساعت ډاټا[] پایله[] ډیټاب[] aclr/sclr clken
inst

د اړونده معلوماتو ځانګړتیاوې په 71 پاڼه کې

4.1. ځانګړتیاوې
د LPM_MULT IP کور لاندې ځانګړتیاوې وړاندې کوي: · یو ضرب تولیدوي چې د دوه ان پټ ډیټا ارزښتونه ضربوي · د 1 بټونو ډیټا عرض ملاتړ کوي · د لاسلیک شوي او نه لاسلیک شوي ډیټا نمایندګۍ فارمیټ ملاتړ کوي · د ساحې یا سرعت اصلاح ملاتړ کوي · د تنظیم وړ وړ محصول تولید سره پایپ لاین ملاتړ کوي. په وقف شوي ډیجیټل سیګنال پروسس کولو کې د پلي کولو اختیار (DSP)
د بلاک سرکټري یا منطق عناصر (LEs) یادونه: کله چې د اصلي ملاتړ شوي اندازې څخه لوی ملټي پلیرونه جوړ کړئ ممکن وي/
د فعالیت اغیزه به د DSP بلاکونو د کاسکیډینګ پایله وي. · د اختیاري اسینکرونس واضح ملاتړ کوي او ساعت د ان پټ بندرونو فعالوي · د انټیل سټراټیکس 10، انټیل ارریا 10 او انټیل سایکلون 10 GX وسیلو لپاره اختیاري همغږي روښانه ملاتړ کوي

ISO 9001:2015 ثبت شوی

4. LPM_MULT (ملټپلیر) IP کور 683490 | ۲۰۲۰.۱۰.۰۵
4.2. Verilog HDL پروټوټایپ
لاندې ویریلوګ HDL پروټوټایپ د ویریلوګ ډیزاین کې موقعیت لري File (.v) lpm.v په د edasynthesis لارښود.
ماډل lpm_mult ( پایله، ډاټا، ډیټاب، رقم، ساعت، clken، aclr) پیرامیټر lpm_type = "lpm_mult"؛ پیرامیټر lpm_widtha = 1; پیرامیټر lpm_widthb = 1; پیرامیټر lpm_widths = 1; پیرامیټر lpm_widthp = 1; پیرامیټر lpm_representation = "نه لاسلیک شوی"؛ پیرامیټر lpm_pipeline = 0; پیرامیټر lpm_hint = "نه کارول شوی"؛ د ننوتلو ساعت داخل کول aclr داخل کړئ input [lpm_widtha-1:0] dataa; input [lpm_widthb-1:0] datab; input [lpm_widths-1:0] sum; محصول [lpm_widthp-1:0] پایله؛ endmodule
4.3. د VHDL اجزا اعلامیه
د VHDL جز اعالمیه د VHDL ډیزاین کې موقعیت لري File (.vhd) LPM_PACK.vhd په کې librariesvhdllpm لارښود.
اجزا LPM_MULT عمومي ( LPM_WIDTHA: طبیعي؛ LPM_WIDTHB: طبیعي؛ LPM_WIDTHS: طبیعي:= 1؛ LPM_WIDTHP: طبیعي؛
LPM_REPRESENTATION : تار := "نه لاسلیک شوی"؛ LPM_PIPELINE : طبیعي := 0; LPM_TYPE: تار := L_MULT; LPM_HINT : تار := "نه کارول شوی"); پورټ ( DATAA: in std_logic_vector(LPM_WIDTHA-1 ښکته 0)؛ ډیټاب: په std_logic_vector کې (LPM_WIDTHB-1 ښکته 0)؛ ACLR: په std_logic کې := '0'؛ ساعت: په std_logic کې := '0'؛ CLKEN: په std_logic کې := '1'؛ SUM: په std_logic_vector کې(LPM_WIDTHS-1 تر 0 پورې) := (نور => '0')؛ پایله: بهر std_logic_vector(LPM_WIDTHP-1 تر 0 پورې))؛ پای برخه؛
4.4. د VHDL LIBRARY_USE اعالمیه
که تاسو د VHDL اجزا اعالمیه وکاروئ نو د VHDL کتابتون - کارولو اعالمیه اړتیا نلري.
د کتابتون lpm; استعمال کړئ lpm.lpm_components.all;

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 17

4. LPM_MULT (ملټپلیر) IP کور 683490 | ۲۰۲۰.۱۰.۰۵

4.5. سیګنالونه

جدول 7.

LPM_MULT د ننوتلو سیګنالونه

د سیګنال نوم

اړین دی

تفصیل

ډاټا[]

هو

د معلوماتو داخلول.

د Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX وسیلو لپاره، د ان پټ سیګنال اندازه د ډیټا چوکۍ پیرامیټر ارزښت پورې اړه لري.

د زړو او Intel Cyclone 10 LP وسیلو لپاره، د ان پټ سیګنال اندازه د LPM_WIDTHA پیرامیټر ارزښت پورې اړه لري.

ډیټاب[]

هو

د معلوماتو داخلول.

د Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX وسیلو لپاره، د ان پټ سیګنال اندازه د ډیټاب چوکۍ پیرامیټر ارزښت پورې اړه لري.

د زړو او Intel Cyclone 10 LP وسیلو لپاره، د ان پټ سیګنال اندازه پورې اړه لري

د LPM_WIDTHB پیرامیټر ارزښت باندې.

ساعت

نه

د پایپ لاین کارولو لپاره د ساعت انډول.

د زړو او Intel Cyclone 10 LP وسیلو لپاره، د ساعت سیګنال باید د LPM_PIPELINE ارزښتونو لپاره د 0 (ډیفالټ) پرته فعال شي.

د Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX وسیلو لپاره، د ساعت سیګنال باید فعال شي که د ځنډ ارزښت له 1 (ډیفالټ) پرته بل وي.

کلکن

نه

ساعت د پایپ لاین کارولو لپاره فعال کړئ. کله چې د clken سیګنال لوړ ثابت شي، د

د اضافې / کمولو عملیات ترسره کیږي. کله چې سیګنال ټیټ وي، هیڅ عملیات نشته

واقع کیږي که پریښودل شي، اصلي ارزښت 1 دی.

aclr sclr

نه

غیر متناسب واضح سیګنال په هر وخت کې د پایپ لاین ټولو 0s ته د بیا تنظیم کولو لپاره کارول کیږي ،

د ساعت سیګنال ته په غیر متناسب ډول. پایپ لاین یو نه تعریف شوي (X) ته پیل کوي

د منطق کچه. محصولات یو ثابت، مګر غیر صفر ارزښت لري.

نه

همغږي واضح سیګنال په هر وخت کې د پایپ لاین ټولو 0s ته د بیا تنظیم کولو لپاره کارول کیږي ،

د ساعت سیګنال سره همغږي. پایپ لاین یو نامعلوم (X) ته پیل کوي

د منطق کچه. محصولات یو ثابت، مګر غیر صفر ارزښت لري.

جدول 8.

LPM_MULT د نښو نښانو

د سیګنال نوم

اړین دی

تفصیل

پایله[]

هو

د معلوماتو تولید.

د زړو او Intel Cyclone 10 LP وسیلو لپاره، د محصول سیګنال اندازه د LPM_WIDTHP پیرامیټر ارزښت پورې اړه لري. که چیرې LPM_WIDTHP < اعظمي (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) یا (LPM_WIDTHA + LPM_WIDTHS) وي، یوازې LPM_WIDTHP MSBs شتون لري.

د Intel Stratix 10، Intel Arria 10 او Intel Cyclone 10 GX لپاره، د محصول سیګنالونو اندازه د پایلې پلنوالی پیرامیټر پورې اړه لري.

4.6. د Stratix V، Arria V، Cyclone V، او Intel Cyclone 10 LP وسیلو لپاره پیرامیټونه

4.6.1. عمومي ټب

جدول 9.

عمومي ټب

پیرامیټر

ارزښت

ضرب کوونکی ترتیب

د 'ډاټا' ان پټ د 'ډاټاب' ان پټ سره ضرب کړئ

ډیفالټ ارزښت

تفصیل

د 'ډاټا' ان پټ د 'ډاټاب' ان پټ سره ضرب کړئ

د ضرب لپاره مطلوب ترتیب غوره کړئ.
ادامه…

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 18

فیډبیک واستوئ

4. LPM_MULT (ملټپلیر) IP کور 683490 | ۲۰۲۰.۱۰.۰۵

پیرامیټر
د 'ډاټا' ان پټ باید څومره پراخ وي؟ د ډیټاب ان پټ باید څومره پراخه وي؟ د 'پایلې' محصول عرض باید څنګه وټاکل شي؟ عرض محدود کړئ

ارزښت
د 'ډاټا' ان پټ په خپل ځان سره ضرب کړئ (د مربع کولو عملیات)
1 – 256 بټونه

ډیفالټ ارزښت

تفصیل

8 بټونه

د ډیټا[] پورټ پلنوالی مشخص کړئ.

1 – 256 بټونه

8 بټونه

د ډیټاب [] پورټ پلنوالی مشخص کړئ.

په اتوماتيک ډول د پلنوالی محاسبه کړئ عرض محدود کړئ
1 – 512 بټونه

په اتوماتيک ډول د عرض اندازه محاسبه کړئ

د پایلې [] پورټ عرض د ټاکلو لپاره مطلوب میتود غوره کړئ.

16 بټونه

د پایلې [] پورټ پلنوالی مشخص کړئ.
دا ارزښت به یوازې اغیزمن وي که تاسو د ډول پیرامیټر کې د عرض محدودیت غوره کړئ.

4.6.2. عمومي 2 ټب

جدول 10. عمومي 2 ټب

پیرامیټر

ارزښت

د ډیټاب داخلول

ایا د ډیټاب ان پټ بس ثابت ارزښت لري؟

نه هو

د ضرب ډول

کوم ډول

لاسلیک شوی

ضربه غواړئ؟ لاسلیک شو

تطبیق

کوم ضربی تطبیق باید وکارول شی؟

د ډیفالټ تطبیق وکاروئ
وقف شوي ضرب الاجل وکاروئ (د ټولو کورنیو لپاره شتون نلري)
د منطق عناصر وکاروئ

ډیفالټ ارزښت

تفصیل

نه

د ثابت ارزښت مشخص کولو لپاره هو غوره کړئ

د ډیټاب ان پټ بس، که کوم وي.

لاسلیک شوی

د دواړو ډیټا[] او ډیټاب[] داخلونو لپاره د نمایندګۍ بڼه مشخص کړئ.

د ډیفالټ تطبیق ion وکاروئ

د پایلې [] پورټ عرض د ټاکلو لپاره مطلوب میتود غوره کړئ.

4.6.3. د پایپ لاین ټب

جدول 11. د پایپ لاین ټب

پیرامیټر

ایا ته غواړې چې د نمبر پایپ لاین

دنده؟

هو

ارزښت

یو 'aclr' جوړ کړئ

—

غیر متناسب روښانه بندر

ډیفالټ ارزښت

تفصیل

نه

د پایپ لاین راجستر فعالولو لپاره هو غوره کړئ

ضرب کوونکی محصول او مطلوب مشخص کړئ

د ساعت په دوره کې د تولید ځنډ. فعالول

د پایپ لاین راجستر په دې کې اضافي ځنډ زیاتوي

محصول

نه چک شوی

دا اختیار وټاکئ ترڅو د پایپ لاین راجستر لپاره د غیر متناسب واضح کارولو لپاره د aclr پورټ فعالولو لپاره.
ادامه…

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 19

4. LPM_MULT (ملټپلیر) IP کور 683490 | ۲۰۲۰.۱۰.۰۵

پیرامیټر
یو 'clken' ساعت فعال ساعت جوړ کړئ
اصلاح کول
تاسو کوم ډول اصلاح غواړئ؟

ارزښت -
د ډیفالټ سرعت ساحه

ډیفالټ ارزښت

تفصیل

نه چک شوی

د پایپ لاین راجستر د ساعت بندر لپاره فعال لوړ ساعت فعال مشخص کوي

ډیفالټ

د IP کور لپاره مطلوب اصلاح مشخص کړئ.
د Intel Quartus Prime سافټویر ته اجازه ورکولو لپاره ډیفالټ غوره کړئ ترڅو د IP کور لپاره غوره اصلاح وټاکئ.

4.7. د Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX وسیلو لپاره پیرامیټونه

4.7.1. عمومي ټب

جدول 12. عمومي ټب

پیرامیټر

ارزښت

ډیفالټ ارزښت

تفصیل

د ضرب کنفیګریشن ډول
د ډیټا پورټ پراخوالی

د 'ډاټا' ان پټ د 'ډاټاب' ان پټ سره ضرب کړئ
د 'ډاټا' ان پټ په خپل ځان سره ضرب کړئ (د مربع کولو عملیات)

د 'ډاټا' ان پټ د 'ډاټاب' ان پټ سره ضرب کړئ

د ضرب لپاره مطلوب ترتیب غوره کړئ.

د معلوماتو عرض

1 – 256 بټونه

8 بټونه

د ډیټا[] پورټ پلنوالی مشخص کړئ.

د ډیټاب پلنوالی

1 – 256 بټونه

8 بټونه

د ډیټاب [] پورټ پلنوالی مشخص کړئ.

د 'پایلې' محصول عرض باید څنګه وټاکل شي؟

ډول

په اتوماتيک ډول پلنوالی محاسبه کړئ
عرض محدود کړئ

په اتوماتيک ډول د عرض اندازه محاسبه کړئ

د پایلې [] پورټ عرض د ټاکلو لپاره مطلوب میتود غوره کړئ.

ارزښت

1 – 512 بټونه

16 بټونه

د پایلې [] پورټ پلنوالی مشخص کړئ.
دا ارزښت به یوازې اغیزمن وي که تاسو د ډول پیرامیټر کې د عرض محدودیت غوره کړئ.

د پایلې پلنوالی

1 – 512 بټونه

—

د پایلې [] پورټ اغیزمن پراخوالی ښکاره کوي.

4.7.2. عمومي 2 ټب

جدول 13. عمومي 2 ټب

پیرامیټر

د ډیټاب داخلول

ایا د ډیټاب ان پټ بس ثابت ارزښت لري؟

نه هو

ارزښت

ډیفالټ ارزښت

تفصیل

نه

د ثابت ارزښت مشخص کولو لپاره هو غوره کړئ

د ډیټاب ان پټ بس، که کوم وي.

ادامه…

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 20

فیډبیک واستوئ

4. LPM_MULT (ملټپلیر) IP کور 683490 | ۲۰۲۰.۱۰.۰۵

پیرامیټر

ارزښت

هر ارزښت د 0 څخه ډیر

د ضرب ډول

کوم ډول

لاسلیک شوی

ضربه غواړئ؟ لاسلیک شو

د تطبیق سټایل

کوم ضربی تطبیق باید وکارول شی؟

د ډیفالټ تطبیق وکاروئ
د وقف شوي ضرب سرکټري څخه کار واخلئ
د منطق عناصر وکاروئ

ډیفالټ ارزښت

تفصیل

د ډیټاب [] پورټ ثابت ارزښت مشخص کړئ.

لاسلیک شوی

د دواړو ډیټا[] او ډیټاب[] داخلونو لپاره د نمایندګۍ بڼه مشخص کړئ.

د ډیفالټ تطبیق ion وکاروئ

د پایلې [] پورټ عرض د ټاکلو لپاره مطلوب میتود غوره کړئ.

4.7.3. پایپ لاین کول

جدول 14. د پایپ لاین ټب

پیرامیټر

ارزښت

ایا تاسو غواړئ فعالیت پایپ لاین کړئ؟

پایپ لاین

نه هو

د لیټنسی پاک سیګنال ډول

هر ارزښت د 0 څخه ډیر.
هیڅ ACLR SCLR

یو 'کلکن' ساعت جوړ کړئ

—

ساعت فعال کړئ

تاسو کوم ډول اصلاح غواړئ؟

ډول

د ډیفالټ سرعت ساحه

ډیفالټ ارزښت

تفصیل

نه 1 هیڅ نه
—

د ضرب تولید ته د پایپ لاین راجستر فعالولو لپاره هو غوره کړئ. د پایپ لاین راجستر فعالول په محصول کې اضافي ځنډ زیاتوي.
د ساعت په دوره کې د مطلوب محصول ځنډ مشخص کړئ.
د پایپ لاین راجستر لپاره د بیا تنظیم کولو ډول مشخص کړئ. NONE غوره کړئ که تاسو د پایپ لاین راجستر نه کاروئ. د پایپ لاین راجستر لپاره د غیر متناسب واضح کارولو لپاره ACLR غوره کړئ. دا به د ACLR پورټ تولید کړي. د پایپ لاین راجستر لپاره همغږي روښانه کارولو لپاره SCLR غوره کړئ. دا به د SCLR پورټ تولید کړي.
د پایپ لاین راجستر د ساعت بندر لپاره فعال لوړ ساعت فعال مشخص کوي

ډیفالټ

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 21

683490 | 2020.10.05 فیډبیک واستوئ

5. LPM_ADD_SUB

انځور 4.

د LPM_ADD_SUB IP کور تاسو ته اجازه درکوي یو اضافه کونکی یا یو فرعي کوونکی پلي کړئ ترڅو د ډیټا سیټونو اضافه یا کم کړي ترڅو محصول تولید کړي چې د ننوت ارزښتونو مجموعه یا توپیر ولري.

لاندې ارقام د LPM_ADD_SUB IP کور لپاره بندرونه ښیې.

LPM_ADD_SUB بندرونه

LPM_ADD_SUB add_sub cin

ډاټا[]

clock clken datab[] aclr

پایله [] overflow cout

inst

5.1. ځانګړتیاوې
د LPM_ADD_SUB IP کور لاندې ځانګړنې وړاندې کوي: · اضافه کوونکی، فرعي کوونکی، او په متحرک ډول د ترتیب وړ اضافه کونکی/فرعي کوونکی تولیدوي
دندې · د 1 بټونو ډیټا عرض ملاتړ کوي. · د معلوماتو نمایندګي بڼه لکه لاسلیک شوي او نه لاسلیک شوي ملاتړ کوي. · د اختیاري لیږد (پور اخیستل) ملاتړ کوي، غیر متناسب واضح، او ساعت فعالوي
د ننوتلو بندرونه. · د اختیاري لیږد (پور اخیستلو) او د اوور فلو تولید بندرونو ملاتړ کوي. · د ان پټ ډیټا بسونو څخه یو یو ثابت ته ټاکي. · د پایپ لاین کولو ملاتړ کوي د ترتیب وړ محصول ځنډ سره.

ISO 9001:2015 ثبت شوی

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | ۲۰۲۰.۱۰.۰۵
5.2. Verilog HDL پروټوټایپ
لاندې ویریلوګ HDL پروټوټایپ د ویریلوګ ډیزاین کې موقعیت لري File (.v) lpm.v په د edasynthesis لارښود.
ماډل lpm_add_sub ( پایله، cout، overflow،ad_sub، cin، dataa، datab، clock، clken، aclr)؛ پیرامیټر lpm_type = "lpm_add_sub"؛ پیرامیټر lpm_width = 1; پیرامیټر lpm_direction = "نه کارول شوی"؛ پیرامیټر lpm_representation = "لاسلیک شوی"؛ پیرامیټر lpm_pipeline = 0; پیرامیټر lpm_hint = "نه کارول شوی"؛ input [lpm_width-1:0] dataa, datab; داخل کړئ add_sub, cin; د ننوتلو ساعت داخل کول aclr داخل کړئ محصول [lpm_width-1:0] پایله؛ output cout, overflow; endmodule
5.3. د VHDL اجزا اعلامیه
د VHDL جز اعالمیه د VHDL ډیزاین کې موقعیت لري File (.vhd) LPM_PACK.vhd په کې librariesvhdllpm لارښود.
اجزا LPM_ADD_SUB عمومي (LPM_WIDTH : طبیعي؛
LPM_DIRECTION : تار := "نه کارول شوی"؛ LPM_REPRESENTATION: تار := "لاسلیک شوی"؛ LPM_PIPELINE : طبیعي := 0; LPM_TYPE : تار := L_ADD_SUB; LPM_HINT : تار := "نه کارول شوی"); پورټ (DATAA: in std_logic_vector(LPM_WIDTH-1 down to 0)؛ DATAB: in std_logic_vector(LPM_WIDTH-1 downto 0)؛ ACLR: in std_logic := '0'؛ CLOCK: in std_logic := '0'؛ CLKEN: په std_logic کې := '1'؛ CIN: په std_logic کې := 'Z'؛ ADD_SUB: په std_logic کې := '1'؛ پایله: بهر std_logic_vector(LPM_WIDTH-1 ښکته 0)؛ COUT: out std_logic؛ OVERFLOW: std_logic بهر؛ پای برخه؛
5.4. د VHDL LIBRARY_USE اعالمیه
که تاسو د VHDL اجزا اعالمیه وکاروئ نو د VHDL کتابتون - کارولو اعالمیه اړتیا نلري.
د کتابتون lpm; استعمال کړئ lpm.lpm_components.all;
۳. بندرونه
لاندې جدولونه د LPM_ADD_SUB IP کور لپاره د ننوتلو او محصول بندرونو لیست کوي.

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 23

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | ۲۰۲۰.۱۰.۰۵

جدول 15. LPM_ADD_SUB IP کور ان پټ پورټونه

د بندر نوم

اړین دی

تفصیل

cin

نه

د ټیټ ترتیب بټ ته کیری-ان. د اضافي عملیاتو لپاره، اصلي ارزښت 0 دی. لپاره

د تخفیف عملیات، اصلي ارزښت 1 دی.

ډاټا[]

هو

د معلوماتو داخلول. د ان پټ پورټ اندازه د LPM_WIDTH پیرامیټر ارزښت پورې اړه لري.

ډیټاب[]

هو

د معلوماتو داخلول. د ان پټ پورټ اندازه د LPM_WIDTH پیرامیټر ارزښت پورې اړه لري.

add_sub

نه

د اډډر او فرعي کونکي ترمینځ متحرک سویچنګ فعالولو لپاره اختیاري ان پټ بندر

دندې که چیرې د LPM_DIRECTION پیرامیټر کارول کیږي، add_sub نشي کارول کیدی. که

پریښودل شوی، اصلي ارزښت ADD دی. Intel وړاندیز کوي چې تاسو وکاروئ

LPM_DIRECTION پیرامیټر د LPM_ADD_SUB فعالیت عملیات مشخص کولو لپاره،

د add_sub پورټ ته د ثابت ټاکلو پرځای.

ساعت

نه

د پایپ لاین کارولو لپاره ننوتل. د ساعت بندر د پایپ لاین لپاره د ساعت ان پټ چمتو کوي

عملیات د LPM_PIPELINE ارزښتونو لپاره پرته له 0 (ډیفالټ)، د ساعت بندر باید وي

فعال شوی

کلکن

نه

ساعت د پایپ لاین کارولو لپاره فعال کړئ. کله چې د کلکین بندر په لوړه کچه تاکید شوی وي ، اضافه کونکی /

د کمولو عملیات ترسره کیږي. کله چې سیګنال ټیټ وي، هیڅ عملیات نه کیږي. که

پریښودل شوی، اصلي ارزښت 1 دی.

aclr

نه

د پایپ لاین کارولو لپاره غیر متناسب روښانه. پایپ لاین یو نه تعریف شوي (X) ته پیل کوي

د منطق کچه. د aclr بندر په هر وخت کې د پایپ لاین ټولو 0s ته د بیا تنظیم کولو لپاره کارول کیدی شي ،

د ساعت سیګنال ته په غیر متناسب ډول.

جدول 16. LPM_ADD_SUB IP اصلي محصول پورټونه

د بندر نوم

اړین دی

تفصیل

پایله[]

هو

د معلوماتو تولید. د محصول پورټ اندازه د LPM_WIDTH پیرامیټر پورې اړه لري

ارزښت

cout

نه

د خورا مهم بټ (MSB) اخیستل (پور اخیستل). د کوټ بندر فزیکي لري

د MSB د اخیستلو (پور اخیستل) په توګه تفسیر. د کوټ بندر کشف کوي

په غیر السلیک شوي عملیاتو کې ډیر جریان. د کوټ بندر په ورته ډول کار کوي

لاسلیک شوي او نه لاسلیک شوي عملیات.

ډیر جریان

نه

اختیاري اوور فلو استثنایی محصول. د اوور فلو بندر فزیکي تشریح لري لکه څنګه چې

MSB ته د لېږدولو XOR د MSB له لېږد سره. د اوور فلو بندر

ادعا کوي کله چې پایلې د موجود دقیقیت څخه زیاتې وي، او یوازې هغه وخت کارول کیږي کله چې

د LPM_REPRESENTATION پیرامیټر ارزښت لاسلیک شوی دی.

5.6. پیرامیټونه

لاندې جدول د LPM_ADD_SUB IP اصلي پیرامیټونه لیست کوي.

جدول 17. LPM_ADD_SUB IP اصلي پیرامیټونه

د پیرامیټر نوم LPM_WIDTH

Integer ډول

اړینه ده هو

تفصیل
د ډیټا[]، ډیټاب[]، او پایلې[] بندرونو پلنوالی مشخص کوي.

LPM_DIRECTION

تار

نه

ارزښتونه ADD، SUB، او نه کارول شوي دي. که پریښودل شي، ډیفالټ ارزښت DEFAULT دی، کوم چې پیرامیټر ته لارښوونه کوي چې خپل ارزښت د add_sub پورټ څخه واخلي. د add_sub پورټ نشي کارول کیدی که چیرې LPM_DIRECTION کارول کیږي. انټیل وړاندیز کوي چې تاسو د LPM_DIRECTION پیرامیټر وکاروئ ترڅو د LPM_ADD_SUB فنکشن عملیات مشخص کړئ ، د دې پرځای چې add_sub پورټ ته د ثابت ځای ورکړئ.
ادامه…

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 24

فیډبیک واستوئ

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | ۲۰۲۰.۱۰.۰۵

د پیرامیټر نوم LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

د String Integer String String String Integer ډول
تار

اړینه ده نه نه نه نه نه نه نه
نه

تفصیل
د ترسره شوي اضافه کولو ډول مشخص کوي. ارزښتونه لاسلیک شوي او نه لاسلیک شوي. که پریښودل شي، اصلي ارزښت لاسلیک شوی دی. کله چې دا پیرامیټر د لاسلیک لپاره ټاکل کیږي، اضافه کونکی / فرعي کوونکی د معلوماتو ان پټ د لاسلیک شوي دوه بشپړونکي په توګه تشریح کوي.
د پایلې [] محصول سره تړلي د ځنډ ساعت دورې شمیر مشخص کوي. د صفر (0) ارزښت په ګوته کوي چې هیڅ ځنډ شتون نلري، او دا چې یو خالص ګډ فعالیت به سمدستي وي. که پریښودل شي، اصلي ارزښت 0 دی (غیر پایپ لاین).
تاسو ته اجازه درکوي د VHDL ډیزاین کې د Intel ځانګړي پیرامیټونه مشخص کړئ files (.vhd). ډیفالټ ارزښت نه کارول کیږي.
د VHDL ډیزاین کې د پیرامیټریز شوي ماډلونو (LPM) ادارې نوم کتابتون پیژني files.
د انټیل ځانګړي پیرامیټر. تاسو باید د VHDL ډیزاین کې د ONE_INPUT_IS_CONSTANT پیرامیټر مشخص کولو لپاره LPM_HINT پیرامیټر وکاروئ files. ارزښتونه هو، نه، او نه کارول شوي دي. که چیرې یو ان پټ ثابت وي نو لوی اصلاح چمتو کوي. که پریښودل شي، اصلي ارزښت NO دی.
د انټیل ځانګړي پیرامیټر. تاسو باید د VHDL ډیزاین کې د MAXIMIZE_SPEED پیرامیټر مشخص کولو لپاره LPM_HINT پیرامیټر وکاروئ files. تاسو کولی شئ د 0 او 10 ترمنځ ارزښت مشخص کړئ. که کارول کیږي، د Intel Quartus Prime سافټویر هڅه کوي د LPM_ADD_SUB فعالیت یو ځانګړی مثال د روټ وړتیا پر ځای د سرعت لپاره غوره کړي، او د اصلاح کولو تخنیک منطق اختیار ترتیبوي. که چیرې MAXIMIZE_SPEED نه کارول کیږي، د اصلاح کولو تخنیک انتخاب ارزښت پرځای کارول کیږي. که د MAXIMIZE_SPEED لپاره ترتیب 6 یا لوړ وي، کمپیلر د کیری چینز په کارولو سره د لوړ سرعت لپاره LPM_ADD_SUB IP کور غوره کوي؛ که چیرې ترتیب 5 یا لږ وي، کمپیلر ډیزاین د لیږد زنځیرونو پرته پلي کوي. دا پیرامیټر باید د Cyclone، Stratix، او Stratix GX وسیلو لپاره مشخص شي کله چې د add_sub پورټ نه کارول کیږي.
دا پیرامیټر د ماډلینګ او چلند سمولو موخو لپاره کارول کیږي. د پیرامیټر مدیر د دې پیرامیټر لپاره ارزښت محاسبه کوي.

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 25

683490 | 2020.10.05 فیډبیک واستوئ

6. LPM_COMPARE (پرتله کوونکی)

انځور 5.

د LPM_COMPARE IP کور د ډیټا دوه سیټونو ارزښت پرتله کوي ترڅو د دوی ترمینځ اړیکه معلومه کړي. په دې ساده بڼه کې، تاسو کولی شئ د ځانګړي-OR دروازه وکاروئ ترڅو معلومه کړي چې آیا د معلوماتو دوه بټونه مساوي دي.

لاندې ارقام د LPM_COMPARE IP کور لپاره بندرونه ښیې.

LPM_COMPARE بندرونه

LPM_COMPARE

کلکن

alb

اېب

ډاټا[]

د سوداګرۍ خونه

ډیټاب[]

عمر

ساعت

aneb

aclr

aleb

inst

6.1. ځانګړتیاوې
د LPM_COMPARE IP کور لاندې ځانګړتیاوې وړاندې کوي: · د ډیټا دوه سیټونو پرتله کولو لپاره د پرتله کونکي فعالیت رامینځته کوي · د 1 بټونو ډیټا عرض ملاتړ کوي · د ډیټا نمایندګۍ فارمیټ ملاتړ کوي لکه لاسلیک شوي او نه لاسلیک شوي · لاندې محصول ډولونه تولیدوي:
— alb (input A د ان پټ B څخه کم دی) — aeb (input A د ان پټ B سره مساوي دی) — agb (ان پټ A د ان پټ B څخه لوی دی) — عمر (ان پټ A د ان پټ B څخه لوی یا مساوي دی) — aneb ( ان پټ A د ان پټ B سره مساوي ندی) — aleb (ان پټ A د ان پټ B څخه کم یا مساوي دی) · د اختیاري غیر متناسب روښانه او ساعت د ان پټ پورټونو فعالولو ملاتړ کوي · ډیټاب [] ان پټ ثابت ته ټاکي · د ترتیب وړ تولید ځنډ سره د پایپ لاین کولو ملاتړ کوي

ISO 9001:2015 ثبت شوی

6. LPM_COMPARE (پرتله کوونکی) 683490 | ۲۰۲۰.۱۰.۰۵
6.2. Verilog HDL پروټوټایپ
لاندې ویریلوګ HDL پروټوټایپ د ویریلوګ ډیزاین کې موقعیت لري File (.v) lpm.v په د edasynthesis لارښود.
ماډل lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr); پیرامیټر lpm_type = "lpm_compare"؛ پیرامیټر lpm_width = 1; پیرامیټر lpm_representation = "نه لاسلیک شوی"؛ پیرامیټر lpm_pipeline = 0; پیرامیټر lpm_hint = "نه کارول شوی"؛ input [lpm_width-1:0] dataa, datab; د ننوتلو ساعت داخل کول aclr داخل کړئ تولید الب، ایب، اګب، ایلب، انیب، عمر؛ endmodule
6.3. د VHDL اجزا اعلامیه
د VHDL جز اعالمیه د VHDL ډیزاین کې موقعیت لري File (.vhd) LPM_PACK.vhd په کې librariesvhdllpm لارښود.
اجزا LPM_COMPARE عمومي (LPM_WIDTH : طبیعي؛
LPM_REPRESENTATION : تار := "نه لاسلیک شوی"؛ LPM_PIPELINE : طبیعي := 0; LPM_TYPE: تار := L_COMPARE; LPM_HINT : تار := "نه کارول شوی"); پورټ (DATAA: in std_logic_vector(LPM_WIDTH-1 down to 0)؛ DATAB: in std_logic_vector(LPM_WIDTH-1 ښکته 0)؛ ACLR: په std_logic کې := '0'؛ ساعت: په std_logic کې := '0'؛ CLKEN: په std_logic کې := '1'؛ AGB: بهر std_logic؛ AGEB: بهر std_logic؛ AEB: بهر std_logic؛ ANEB: بهر std_logic؛ ALB: بهر std_logic؛ ALEB: بهر std_logic؛ پای برخه؛
6.4. د VHDL LIBRARY_USE اعالمیه
که تاسو د VHDL اجزا اعالمیه وکاروئ نو د VHDL کتابتون - کارولو اعالمیه اړتیا نلري.
د کتابتون lpm; استعمال کړئ lpm.lpm_components.all;
۳. بندرونه
لاندې جدولونه د LMP_COMPARE IP کور لپاره د ننوتلو او محصول بندرونه لیست کوي.

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 27

6. LPM_COMPARE (پرتله کوونکی) 683490 | ۲۰۲۰.۱۰.۰۵

جدول 18. LPM_COMPARE IP کور ان پټ پورټونه

د بندر نوم

اړین دی

تفصیل

ډاټا[]

هو

د معلوماتو داخلول. د ان پټ پورټ اندازه د LPM_WIDTH پیرامیټر ارزښت پورې اړه لري.

ډیټاب[]

هو

د معلوماتو داخلول. د ان پټ پورټ اندازه د LPM_WIDTH پیرامیټر ارزښت پورې اړه لري.

ساعت

نه

د پایپ لاین کارولو لپاره د ساعت انډول. د ساعت بندر د پایپ لاین لپاره د ساعت ان پټ چمتو کوي

عملیات د LPM_PIPELINE ارزښتونو لپاره پرته له 0 (ډیفالټ)، د ساعت بندر باید وي

فعال شوی

کلکن

نه

ساعت د پایپ لاین کارولو لپاره فعال کړئ. کله چې د کلکین پورټ لوړ شي، د

د پرتله کولو عملیات ترسره کیږي. کله چې سیګنال ټیټ وي، هیڅ عملیات نه کیږي. که

پریښودل شوی، اصلي ارزښت 1 دی.

aclr

نه

د پایپ لاین کارولو لپاره غیر متناسب روښانه. پایپ لاین یو نا تعریف شوي (X) منطق ته پیل کوي

کچه د aclr بندر په هر وخت کې کارول کیدی شي پایپ لاین ټولو 0s ته بیا تنظیم کړي،

د ساعت سیګنال ته په غیر متناسب ډول.

جدول 19. LPM_COMPARE د IP اصلي محصول پورټونه

د بندر نوم

اړین دی

تفصیل

alb

نه

د پرتله کوونکی لپاره د محصول بندر. ثابته شوې که چیرې ان پټ A د ان پټ B څخه کم وي.

اېب

نه

د پرتله کوونکی لپاره د محصول بندر. ثابته شوې که چیرې ان پټ A د ان پټ B سره مساوي وي.

د سوداګرۍ خونه

نه

د پرتله کوونکی لپاره د محصول بندر. ثابته شوې که چیرې ان پټ A د ان پټ B څخه لوی وي.

عمر

نه

د پرتله کوونکی لپاره د محصول بندر. ثابته شوې که چیرې ان پټ A د ان پټ څخه لوی یا مساوي وي

aneb

نه

د پرتله کوونکی لپاره د محصول بندر. ثابته شوې که چیرې ان پټ A د ان پټ B سره مساوي نه وي.

aleb

نه

د پرتله کوونکی لپاره د محصول بندر. ثابته شوې که ان پټ A د ان پټ B څخه کم یا مساوي وي.

6.6. پیرامیټونه

لاندې جدول د LPM_COMPARE IP کور لپاره پیرامیټونه لیست کوي.

جدول 20. LPM_COMPARE IP اصلي پیرامیټونه

د پیرامیټر نوم

ډول

اړین دی

LPM_WIDTH

انټیجر هو

LPM_REPRESENTATION

تار

نه

LPM_PIPELINE

د عدد عدد

LPM_HINT

تار

نه

تفصیل
د ډیټا [] او ډیټاب[] بندرونو عرضونه مشخص کوي.
د ترسره شوي پرتله کولو ډول مشخص کوي. ارزښتونه لاسلیک شوي او نه لاسلیک شوي. که پریښودل شي، اصلي ارزښت ناشونی دی. کله چې د دې پیرامیټر ارزښت SIGNED ته ټاکل کیږي، پرتله کوونکی د ډیټا ان پټ د لاسلیک شوي دوه بشپړونکي په توګه تشریح کوي.
د الب، ایب، اګب، ایجب، ایلب، یا انیب تولید سره تړلې د ځنډ د ساعت دورې شمیر مشخص کوي. د صفر (0) ارزښت په ګوته کوي چې هیڅ ځنډ شتون نلري، او دا چې یو خالص ګډ فعالیت به سمدستي وي. که پریښودل شي، اصلي ارزښت 0 دی (نه پایپ شوی).
تاسو ته اجازه درکوي د VHDL ډیزاین کې د Intel ځانګړي پیرامیټونه مشخص کړئ files (.vhd). ډیفالټ ارزښت نه کارول کیږي.
ادامه…

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 28

فیډبیک واستوئ

6. LPM_COMPARE (پرتله کوونکی) 683490 | ۲۰۲۰.۱۰.۰۵
د پیرامیټر نوم LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

د سټرینګ سټرینګ ډول
تار

اړینه نه ده
نه

تفصیل
د VHDL ډیزاین کې د پیرامیټریز شوي ماډلونو (LPM) ادارې نوم کتابتون پیژني files.
دا پیرامیټر د ماډلینګ او چلند سمولو موخو لپاره کارول کیږي. د پیرامیټر مدیر د دې پیرامیټر لپاره ارزښت محاسبه کوي.
د انټیل ځانګړي پیرامیټر. تاسو باید د VHDL ډیزاین کې د ONE_INPUT_IS_CONSTANT پیرامیټر مشخص کولو لپاره LPM_HINT پیرامیټر وکاروئ files. ارزښتونه هو، نه، یا نه کارول شوي دي. که چیرې ان پټ ثابت وي نو ډیر اصلاح چمتو کوي. که پریښودل شي، اصلي ارزښت NO دی.

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 29

683490 | 2020.10.05 فیډبیک واستوئ

7. ALTECC (د تېروتنې د سمون کوډ: کوډ کوونکی/کوډر) IP کور

انځور 6.

Intel د ECC فعالیت پلي کولو لپاره د ALTECC IP کور چمتو کوي. ECC فاسد ډیټا کشف کوي چې د ډیټا لیږد پرمهال د رسیدونکي اړخ کې پیښیږي. د تېروتنې د سمولو دا طریقه د هغو شرایطو لپاره غوره ده چېرته چې تېروتنې په تصادفي ډول نه بلکې په تصادفي ډول پېښېږي.

ECC د معلوماتو د کوډ کولو او کوډ کولو پروسې له لارې تېروتنې کشفوي. د مثال لپارهampل، کله چې ECC د لیږد غوښتنلیک کې پلي کیږي، د سرچینې څخه لوستل شوي معلومات د رسیدونکي ته لیږلو دمخه کوډ شوي. د انکوډر څخه محصول (د کوډ کلمه) د خام ډیټا څخه جوړه ده چې د برابري بټونو شمیر سره ضمیمه کیږي. د ضمیمه شوي برابري بټونو دقیق شمیر د ان پټ ډیټا کې د بټونو په شمیر پورې اړه لري. تولید شوی کوډ کلمه بیا منزل ته لیږدول کیږي.

اخیستونکی د کوډ کلمه ترلاسه کوي او ډیکوډ کوي. د ډیکوډر لخوا ترلاسه شوي معلومات ټاکي چې ایا کومه خطا کشف شوې. ډیکوډر د واحد بټ او ډبل بټ غلطیو کشف کوي، مګر کولی شي یوازې په فاسد ډاټا کې د واحد بټ غلطی حل کړي. دا ډول ECC د واحد غلطی سمون دوه ګونی غلطی کشف (SECDED) دی.

تاسو کولی شئ د ALTECC IP کور انکوډر او ډیکوډر افعال تنظیم کړئ. کوډ کونکي ته د ډیټا ان پټ د کوډ کلمه رامینځته کولو لپاره کوډ شوی چې د ډیټا ان پټ او تولید شوي برابري بټونو ترکیب دی. د تولید شوي کوډ کلمه د کوډ کولو ماډل ته لیږدول کیږي مخکې لدې چې خپل منزل بلاک ته ورسیږي. ډیکوډر یو سنډروم ویکتور رامینځته کوي ترڅو معلومه کړي چې ایا د ترلاسه شوي کوډ کلمه کې کومه تېروتنه شتون لري. ډیکوډر یوازې هغه وخت ډیټا سموي که واحد بټ خطا د ډیټا بټونو څخه وي. هیڅ سیګنال نه بیرغ کیږي که چیرې واحد بټ خطا د برابری بټونو څخه وي. ډیکوډر د بیرغ سیګنالونه هم لري ترڅو د ترلاسه شوي ډیټا حالت او د کوډ کونکي لخوا ترسره شوي عمل وښیې ، که کوم وي.

لاندې ارقام د ALTECC IP کور لپاره بندرونه ښیې.

د ALTECC انکوډر بندرونه

ALTECC_ENCODER

ډاټا[]

پوښتنه[]

ساعت

aclr

inst

ISO 9001:2015 ثبت شوی

7. ALTECC (د تېروتنې د سمون کوډ: کوډ کوونکی/کوډر) IP کور 683490 | ۲۰۲۰.۱۰.۰۵

شکل 7. د ALTECC ډیکوډر بندرونه

ALTECC_DECODER

ډاټا[] د ساعت ساعت

q[] err_detected err_corrected
تېروتنه

aclr

inst

7.1. د ALTECC انکوډر ځانګړتیاوې

د ALTECC انکوډر IP کور لاندې ځانګړتیاوې وړاندې کوي: · د هامینګ کوډینګ سکیم په کارولو سره د ډیټا کوډ کول ترسره کوي · د 2 بټونو ډیټا عرض ملاتړ کوي · د لاسلیک شوي او نه لاسلیک شوي ډیټا نمایندګۍ فارمیټ ملاتړ کوي · د پایپ لاین کولو ملاتړ د یو یا دوه ساعت دورې د محصول ځنډ سره د پایپ لاین ملاتړ کوي · اختیاري ملاتړ کوي غیر متناسب واضح او ساعت فعال بندرونه

د ALTECC انکوډر IP کور د هامینګ کوډینګ سکیم په کارولو سره ډاټا اخلي او کوډ کوي. د هامینګ کوډ کولو سکیم د برابرۍ بټونه ترلاسه کوي او اصلي ډیټا ته یې ضمیمه کوي ترڅو د محصول کوډ کلمه تولید کړي. د ضمیمه شوي مساوي بټونو شمیر د ډیټا په عرض پورې اړه لري.

لاندې جدول د ډیټا پلنوالی مختلف سلسلو لپاره ضمیمه شوي د برابری بټونو شمیر لیست کوي. د ټول بټونو کالم د ان پټ ډیټا بټونو ټولټال شمیره او ضمیمه شوي برابري بټونه څرګندوي.

جدول 21.

د برابری بټونو شمیر او د کوډ کلمه د ډیټا ویډټ مطابق

د معلوماتو پراخوالی

د برابری بټونو شمیر

ټول بټونه (کوډ کلمه)

2-4

۱+۱

6-8

5-11

۱+۱

10-16

12-26

۱+۱

18-32

27-57

۱+۱

34-64

58-64

۱+۱

66-72

د مساوي بټ اخذ کول د مساوي برابري چیکنګ کاروي. اضافي 1 بټ (په جدول کې د +1 په توګه ښودل شوی) د کوډ کلمې د MSB په توګه د مساوي بټونو سره ضمیمه شوی. دا یقیني کوي چې د کوډ کلمه د 1 شمیره لري. د مثال لپارهampکه چیرې د ډیټا پلنوالی 4 بټونه وي، 4 برابري بټونه په ډیټا کې ضمیمه کیږي ترڅو د کوډ کلمه شي چې ټول 8 بټونه ولري. که د 7-bit کوډ کلمې د LSB څخه 8 بټونه د 1's طاق عدد ولري، د کوډ کلمې 8th بټ (MSB) 1 دی چې په کوډ کلمه کې د 1's مجموعي شمیره هم جوړوي.
لاندې انځور د 8-bit ډیټا ان پټ کې د تولید شوي کوډ کلمه او د برابري بټونو او ډیټا بټونو تنظیم ښیي.

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 31

7. ALTECC (د تېروتنې د سمون کوډ: کوډ کوونکی/کوډر) IP کور 683490 | ۲۰۲۰.۱۰.۰۵

انځور 8.

په 8-بټ تولید شوي کوډ کلمه کې د برابري بټونو او ډیټا بټونو ترتیب

MSB

LSB

4 مساوي بټونه

4 ډیټا بټونه

د ALTECC انکوډر IP کور په یو وخت کې یوازې د 2 څخه تر 64 بټونو پورې ان پټ پلنونه مني. د 12 bits، 29 bits، او 64 bits input widths، کوم چې د انټیل وسیلو لپاره مناسب دي، په ترتیب سره د 18 bits، 36 bits، او 72 bits محصول تولیدوي. تاسو کولی شئ د پیرامیټر مدیر کې د بټ انتخاب محدودیت کنټرول کړئ.

7.2. ویریلوګ HDL پروټوټایپ (ALTECC_ENCODER)
لاندې ویریلوګ HDL پروټوټایپ د ویریلوګ ډیزاین کې موقعیت لري File (.v) lpm.v په د edasynthesis لارښود.
ماډل altecc_encoder #( پیرامیټر intended_device_family = "unused"، parameter lpm_pipeline = 0، parameter width_codeword = 8، parameter width_dataword = 8، parameter lpm_type = "altecc_encoder"، پیرامیټر lpm_type = "altecc_encoder"، په "c. wire clocken, input wire [width_dataword-1:0] data, output wire [width_codeword-1:0] q); endmodule

7.3. ویریلوګ HDL پروټوټایپ (ALTECC_DECODER)
لاندې ویریلوګ HDL پروټوټایپ د ویریلوګ ډیزاین کې موقعیت لري File (.v) lpm.v په د edasynthesis لارښود.
ماډل altecc_decoder #( پیرامیټر intended_device_family = "unused"، parameter lpm_pipeline = 0، parameter width_codeword = 8، parameter width_dataword = 8، parameter lpm_type = "altecc_decoder"، پیرامیټر lpm_type = "altecc_decoder"، پیرامیټر lpm_hint = " wputus_hint" کې wire clocken, input wire [width_codeword-1:0] data, output wire err_corrected, output wire err_detected, output wire err_fatal, output wire [width_dataword-1:0] q); endmodule

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 32

فیډبیک واستوئ

7. ALTECC (د تېروتنې د سمون کوډ: کوډ کوونکی/کوډر) IP کور 683490 | ۲۰۲۰.۱۰.۰۵
7.4. د VHDL اجزا اعلامیه (ALTECC_ENCODER)
د VHDL جز اعالمیه د VHDL ډیزاین کې موقعیت لري File (.vhd) altera_mf_components.vhd په کې librariesvhdlaltera_mf لارښود.
اجزا altecc_encoder generic ( intended_device_family:string := "unused"؛ lpm_pipeline: natural := 0; width_codeword: natural := 8; width_dataword: Natural := 8; lpm_hint:string":= "UNC_PM "); port( aclr: in std_logic := '0'؛ clock: in std_logic := '0'؛ clocken: in std_logic := '1'؛ ډاټا: in std_logic_vector(width_dataword-1 down to 0)؛ q:out std_logic_vector(width_codeword) -1 ښکته تر 0))؛ پای برخه؛
7.5. د VHDL اجزا اعلامیه (ALTECC_DECODER)
د VHDL جز اعالمیه د VHDL ډیزاین کې موقعیت لري File (.vhd) altera_mf_components.vhd په کې librariesvhdlaltera_mf لارښود.
اجزا altecc_decoder عمومي ( intended_device_family:string := "unused"؛ lpm_pipeline: طبیعي := 0؛ width_codeword: طبیعي := 8؛ width_dataword: طبیعي := 8؛ lpm_hint:string":= "UNC_decoder" := »); port( aclr: in std_logic := '0'؛ clock: in std_logic := '0'؛ clocken: in std_logic := '1'؛ ډاټا: په std_logic_vector کې (width_codeword-1 تر 0 پورې)؛ err_corrected : out std_logic؛ err_det : out std_logic ؛ q: out std_logic_vector( width_dataword-1 down to 0) ؛ syn_e : out std_logic ); پای برخه؛
7.6. د VHDL LIBRARY_USE اعالمیه
که تاسو د VHDL اجزا اعالمیه وکاروئ نو د VHDL کتابتون - کارولو اعالمیه اړتیا نلري.
کتابتون altera_mf; altera_mf.altera_mf_components.all استعمال کړئ;
7.7. انکوډر بندرونه
لاندې جدولونه د ALTECC انکوډر IP کور لپاره د ننوتلو او محصول بندرونو لیست کوي.

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 33

7. ALTECC (د تېروتنې د سمون کوډ: کوډ کوونکی/کوډر) IP کور 683490 | ۲۰۲۰.۱۰.۰۵

جدول 22. د ALTECC انکوډر ان پټ پورټونه

د بندر نوم

اړین دی

تفصیل

ډاټا[]

هو

د معلوماتو داخلولو بندر. د ان پټ پورټ اندازه په WIDTH_DATAWORD پورې اړه لري

د پیرامیټر ارزښت. ډیټا[] پورټ خام ډیټا لري چې کوډ شوی وي.

ساعت

هو

د کلاک ان پټ پورټ چې د کوډ کولو عملیاتو همغږي کولو لپاره د ساعت سیګنال چمتو کوي.

د ساعت بندر ته اړتیا ده کله چې د LPM_PIPELINE ارزښت له 0 څخه ډیر وي.

ساعت

نه

ساعت فعال کړئ. که پریښودل شي، اصلي ارزښت 1 دی.

aclr

نه

غیر متناسب واضح داخل. فعال لوړ aclr سیګنال په هر وخت کې کارول کیدی شي

په غیر متناسب ډول راجسترونه پاک کړئ.

جدول 23. د ALTECC انکوډر محصول بندرونه

د پورټ نوم q[]

اړینه ده هو

تفصیل
د کوډ شوي ډاټا محصول بندر. د محصول پورټ اندازه د WIDTH_CODEWORD پیرامیټر ارزښت پورې اړه لري.

7.8. ډیکوډر بندرونه

لاندې جدولونه د ALTECC ډیکوډر IP کور لپاره د ننوتلو او محصول بندرونه لیست کوي.

جدول 24. د ALTECC ډیکوډر ان پټ پورټونه

د بندر نوم

اړین دی

تفصیل

ډاټا[]

هو

د معلوماتو داخلولو بندر. د ان پټ پورټ اندازه د WIDTH_CODEWORD پیرامیټر ارزښت پورې اړه لري.

ساعت

هو

د کلاک ان پټ پورټ چې د کوډ کولو عملیاتو همغږي کولو لپاره د ساعت سیګنال چمتو کوي. د ساعت بندر ته اړتیا ده کله چې د LPM_PIPELINE ارزښت له 0 څخه ډیر وي.

ساعت

نه

ساعت فعال کړئ. که پریښودل شي، اصلي ارزښت 1 دی.

aclr

نه

غیر متناسب واضح داخل. فعال لوړ aclr سیګنال په هر وخت کې کارول کیدی شي په غیر متناسب ډول راجسترونه پاک کړي.

جدول 25. د ALTECC ډیکوډر محصول بندرونه

د پورټ نوم q[]

اړینه ده هو

تفصیل
د ډیکوډ شوي ډاټا محصول بندر. د محصول پورټ اندازه د WIDTH_DATAWORD پیرامیټر ارزښت پورې اړه لري.

err_detected هو

د ترلاسه شوي معلوماتو حالت منعکس کولو لپاره د بیرغ سیګنال او کومې غلطۍ موندلي مشخص کوي.

err_correcte هو d

د ترلاسه شوي معلوماتو حالت منعکس کولو لپاره د بیرغ سیګنال. د واحد بټ تېروتنې موندل او سمول په ګوته کوي. تاسو کولی شئ ډاټا وکاروئ ځکه چې دا دمخه سم شوی.

تېروتنه

هو

د ترلاسه شوي معلوماتو حالت منعکس کولو لپاره د بیرغ سیګنال. موندل شوي دوه بټ خطا څرګندوي، مګر سمه شوې نه ده. تاسو باید ډاټا ونه کاروئ که چیرې دا سیګنال تاکید شوی وي.

syn_e

نه

د محصول سیګنال چې هرکله چې په برابرۍ کې یو واحد بټ تېروتنه وموندل شي لوړه شي

ټوټې

7.9. د کوډ پارامترونه
لاندې جدول د ALTECC انکوډر IP کور لپاره پیرامیټونه لیست کوي.

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 34

فیډبیک واستوئ

7. ALTECC (د تېروتنې د سمون کوډ: کوډ کوونکی/کوډر) IP کور 683490 | ۲۰۲۰.۱۰.۰۵

جدول 26. د ALTECC انکوډر پیرامیټونه

د پیرامیټر نوم

ډول

اړین دی

تفصیل

WIDTH_DATAWORD

انټیجر هو

د خام ډیټا پلنوالی مشخص کوي. ارزښتونه له 2 څخه تر 64 پورې دي. که پریښودل شي، اصلي ارزښت 8 دی.

WIDTH_CODEWORD

انټیجر هو

د اړونده کوډ کلمې پلنوالی مشخص کوي. د اعتبار وړ ارزښتونه له 6 څخه تر 72 پورې دي، پرته له 9، 17، 33، او 65. که پریښودل شي، اصلي ارزښت 13 دی.

LPM_PIPELINE

د عدد عدد

د سرکټ لپاره پایپ لاین مشخص کوي. ارزښتونه له 0 څخه تر 2 پورې دي. که ارزښت 0 وي، بندرونه ثبت شوي ندي. که ارزښت 1 وي، د محصول بندرونه ثبت شوي. که ارزښت 2 وي، د ننوتلو او محصول بندرونه ثبت شوي. که پریښودل شي، اصلي ارزښت 0 دی.

7.10. د کوډ کونکي پیرامیټونه

لاندې جدول د ALTECC ډیکوډر IP اصلي پیرامیټونه لیست کوي.

جدول 27. د ALTECC ډیکوډر پیرامیټونه

د پیرامیټر نوم WIDTH_DATAWORD

Integer ډول

اړین دی

تفصیل

هو

د خام ډیټا پلنوالی مشخص کوي. ارزښتونه له 2 څخه تر 64 پورې دي

اصلي ارزښت 8 دی.

WIDTH_CODEWORD

عدد

هو

د اړونده کوډ کلمې پلنوالی مشخص کوي. ارزښتونه 6 دي

تر 72 پورې، د 9، 17، 33 او 65 پرته. که پریښودل شي، اصلي ارزښت

13 دی.

LPM_PIPELINE

عدد

نه

د سرکټ راجستر مشخص کوي. ارزښتونه له 0 څخه تر 2 پورې دي. که د

ارزښت 0 دی، هیڅ راجستر ندی پلي شوی. که ارزښت 1 وي، د

محصول ثبت شوی دی. که ارزښت 2 وي، دواړه داخل او

محصول ثبت شوی دی. که ارزښت له 2 څخه ډیر وي، اضافي

راجسترونه د اضافي لپاره په محصول کې پلي کیږي

ځنډ که پریښودل شي، اصلي ارزښت 0 دی.

یو 'syn_e' بندر جوړ کړئ

عدد

نه

د syn_e پورټ جوړولو لپاره دا پیرامیټر فعال کړئ.

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 35

683490 | 2020.10.05 فیډبیک واستوئ

8. Intel FPGA ملټي اډر IP کور

انځور 9.

د Intel FPGA ملټي پلای اډر (Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX وسیلې) یا ALTERA_MULT_ADD (Arria V، Stratix V، او Cyclone V وسیلې) IP کور تاسو ته اجازه درکوي چې ضرب کوونکی پلي کړئ.

لاندې ارقام د Intel FPGA ملټي پلای اډر یا ALTERA_MULT_ADD IP کور لپاره بندرونه ښیې.

د Intel FPGA ملټي اډیډر یا ALTERA_MULT_ADD بندرونه

د انټیل FPGA ملټي اډیډر یا ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] پایله[]

aclr0 aclr1

inst
یو ضرب-اضافه کوونکی د آخذو جوړه مني، ارزښتونه یوځای ضربوي او بیا د نورو ټولو جوړه محصولاتو څخه اضافه یا کموي.
که د ټولو ان پټ ډیټا پلنوالی 9-bit پراخ یا کوچنی وي، فنکشن د DSP بلاک کې د 9 x 9 بټ ان پټ ملټي پلیر ترتیب د وسیلو لپاره کاروي کوم چې د 9 x 9 تشکیلاتو ملاتړ کوي. که نه، د DSP بلاک 18 × 18-bit ان پټ ضربان کاروي ترڅو د 10 bits او 18 bits ترمنځ عرض سره ډیټا پروسس کړي. که چیرې څو Intel FPGA Multiply Adder یا ALTERA_MULT_ADD IP کورونه په ډیزاین کې واقع شي، دندې په لاندې ډول ویشل کیږي.

ISO 9001:2015 ثبت شوی

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵
د امکان تر حده ډیری مختلف DSP بلاکونه ترڅو دې بلاکونو ته لاره ډیر انعطاف وړ وي. په هر DSP بلاک کې لږ ضرب کونکي د پاتې وسیلې ته د لارو په کمولو سره بلاک ته د روټینګ ډیر انتخابونو ته اجازه ورکوي.
د لاندې سیګنالونو لپاره راجسترونه او اضافي پایپ لاین راجسترونه هم د DSP بلاک دننه ځای په ځای شوي دي: · د معلوماتو داخلول · لاسلیک شوي یا نه لاسلیک شوي انتخاب · انتخاب اضافه یا کم کړئ · د ضرب کونکو محصولات
د محصول پایلې په صورت کې، لومړی راجستر د DSP بلاک کې ځای پرځای شوی. په هرصورت اضافي ځنډ راجسترونه د بلاک څخه بهر منطق عناصرو کې ځای په ځای شوي. د DSP بلاک ته پریریل، په شمول ضرب ته د ډیټا داخلونه، د کنټرول سیګنال آخذې، او د اډیډر محصولات، د پاتې وسیلې سره د خبرو اترو لپاره منظم روټینګ کاروي. په فنکشن کې ټولې اړیکې د DSP بلاک دننه وقف شوي روټینګ کاروي. په دې وقف شوي روټینګ کې د شفټ راجستر زنځیرونه شامل دي کله چې تاسو د ضرب کونکي ثبت شوي ان پټ ډیټا له یو ضرب څخه نږدې ضرب ته د لیږد لپاره اختیار غوره کړئ.
د Stratix V، او Arria V وسیلې لړۍ کې د DSP بلاکونو په اړه د نورو معلوماتو لپاره، د ادبیاتو او تخنیکي اسنادو پاڼې کې د اړوندو لاسي کتابونو DSP بلاکس څپرکي ته مراجعه وکړئ.
اړوند معلومات AN 306: په FPGA وسیلو کې د ضرب کونکي پلي کول
په Intel FPGA وسیلو کې د DSP او حافظې بلاکونو په کارولو سره د ضرب کونکو پلي کولو په اړه نور معلومات چمتو کوي.
8.1. ځانګړتیاوې
د Intel FPGA Multiply Adder یا ALTERA_MULT_ADD IP کور لاندې ځانګړتیاوې وړاندې کوي: · د دوه پیچلو ضربو عملیاتو ترسره کولو لپاره ضرب تولیدوي
د شمیرو یادونه: کله چې د اصلي ملاتړ شوي اندازې څخه لوی ملټي پلیرونه رامینځته کیدی شي /
د فعالیت اغیزه به د DSP بلاکونو د کاسکیډینګ پایله وي. · د 1 256 بټونو ډیټا عرض ملاتړ کوي · د لاسلیک شوي او غیر لاسلیک شوي ډیټا نمایندګۍ فارمیټ ملاتړ کوي · د تنظیم وړ ان پټ لیټینسي سره د پایپ لاین ملاتړ کوي · د لاسلیک شوي او غیر لاسلیک شوي ډیټا ملاتړ ترمینځ په متحرک ډول بدلولو اختیار چمتو کوي · په متحرک ډول د عملیاتو او اضافې عملیاتو ترمینځ تیرولو لپاره اختیار چمتو کوي اختیاري اسینکرونس او سنکرونس واضح او ساعت د ان پټ پورټونو فعالوي · د سیسټولیک ځنډ راجسټر حالت ملاتړ کوي · د هر ضرب کوونکی 8 پری-لوډ کوفیفینټ سره پری اډیډر ملاتړ کوي · د جمع کونکي فیډبیک بشپړولو لپاره د پری-لوډ دوامداره ملاتړ کوي

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 37

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

۸.۱.۱. مخکې اضافه کونکی
د مخکینۍ اضافه کونکي سره، اضافه یا تخفیف د ضرب د تغذیه کولو دمخه ترسره کیږي.
پنځه پری-اډیډر حالتونه شتون لري: · ساده حالت · کوفیشینټ موډ · ان پټ حالت · مربع حالت · ثابت حالت

یادونه:

کله چې پری-اډیډر کارول کیږي (پری-اډیډر کوفیینټ/انپټ/مربع حالت)، ضرب کونکي ته ټول ډیټا داخلونه باید ورته ساعت ترتیب ولري.

۸.۱.۱.۱. پری اضافه کوونکی ساده حالت

په دې حالت کې، دواړه عملیات د ان پټ بندرونو څخه اخیستل کیږي او پری-اډیډر نه کارول کیږي یا نه تیریږي. دا د ډیفالټ حالت دی.

شکل 10. د پری اضافه کونکي ساده حالت
a0 b0 د

ګڼ شمېر

پایله

۸.۱.۱.۲. د مخکې اضافه کوونکی موډ
په دې حالت کې، یو ضرب کوونکی عملیات د پری-اډیډر څخه اخیستل کیږي، او بل عملیات د داخلي کوفیینټ ذخیره څخه اخیستل کیږي. د کوفیینټ ذخیره تر 8 پری سیټ ثابتو ته اجازه ورکوي. د کوفیفینټ انتخاب سیګنالونه coefsel دي [0..3].
دا حالت په لاندې معادل کې څرګند شوی.

لاندې د ضرب کوونکی مخکینۍ اضافه کوفیینټ حالت ښیې.

شکل 11. د مخکې اضافه کوونکی کوفیشینټ حالت

پریډر

ګڼ شمېر

+/-

پایله

coefsel0 coef

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 38

فیډبیک واستوئ

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵
۸.۱.۱.۳. د پری-اډډر ان پټ حالت په دې حالت کې، یو ضرب کوونکی عملیات د پری-اډیډر څخه اخیستل کیږي، او بل عملیات د ډیټاک [] ان پټ پورټ څخه اخیستل کیږي. دا حالت په لاندې معادل کې څرګند شوی.

لاندې د ضرب کوونکی د پری اضافه کونکي ان پټ حالت ښیې.

شکل 12. د پری-اډډر ان پټ حالت
a0 b0 د

ګڼ شمېر

+/-

پایله

۸.۱.۱.۴. د پری اضافه کونکي مربع حالت دا حالت په لاندې معادل کې څرګند شوی.

لاندې د دوه ضرب کونکو دمخه اضافه کونکي مربع حالت ښیې.

شکل 13. د پری-اډډر مربع حالت
a0 b0 د

ګڼ شمېر

+/-

پایله

۸.۱.۱.۵. د پری اضافه کونکي ثابت حالت
په دې حالت کې، یو ضرب کوونکی عملیات د ان پټ پورټ څخه اخیستل کیږي، او بل عملیات د داخلي کوفیینټ ذخیره څخه اخیستل کیږي. د کوفیینټ ذخیره تر 8 پری سیټ ثابتو ته اجازه ورکوي. د کوفیفینټ انتخاب سیګنالونه coefsel دي [0..3].
دا حالت په لاندې معادل کې څرګند شوی.

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 39

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

لاندې شکل د ضرب الاجل د پری-اډډر ثابت حالت ښیې.

شکل 14. د پری اډیډر ثابت حالت
a0

ګڼ شمېر

پایله

coefsel0
coef
۸.۱.۲. د سیسټولیک ځنډ راجستر
په سیسټولیک جوړښت کې، د ان پټ ډیټا د راجسترونو په کاسکیډ کې تغذیه کیږي چې د ډیټا بفر په توګه کار کوي. هر راجستر یو آخذه وړاندې کويample یو ضرب ته چیرته چې دا د اړونده ضمیمه لخوا ضرب کیږي. د زنځیر اضافه کونکی په تدریجي ډول ګډې پایلې د ضرب کونکي څخه ذخیره کوي او د چینین [] ان پټ پورټ څخه دمخه ثبت شوې پایله وروستۍ پایله رامینځته کوي. هر ضرب-اضافه عنصر باید د یوې دورې لخوا وځنډول شي ترڅو پایلې په مناسب ډول همغږي شي کله چې یوځای اضافه شي. هر پرله پسې ځنډ د دوی د اړونده ضرب-اضافې عناصرو د کوفیینټ حافظې او ډیټا بفر دواړو په نښه کولو لپاره کارول کیږي. د مثال لپارهample، د دوهم ضرب اضافه عنصر لپاره یو ځنډ، د دریم ضرب اضافه عنصر لپاره دوه ځنډونه، او داسې نور.
شکل 15. سیسټولیک راجسترونه
سیسټولیک ثبتونه

x(t) c(0)

S-1

ج(۱)

S-1

ج(۱)

S-1

c(N-1)

S-1

S -1 y(t)

x(t) د ان پټ s د دوامداره جریان څخه پایلې څرګندويamples او y(t)
د ننوت s د سیټ مجموعه نمایندګي کويamples، او د وخت په تیریدو سره، د دوی لخوا ضرب کیږي
اړوند ضمیمې دواړه د ننوتلو او محصول پایلې له کیڼ څخه ښیې ته جریان لري. د c(0) څخه تر c(N-1) د کوفیفینیټ په ګوته کوي. د سیسټولیک ځنډ راجسترونه د S-1 لخوا پیژندل شوي، پداسې حال کې چې 1 د یو ساعت ځنډ استازیتوب کوي. د سیسټولیک ځنډ راجسترونه په کې اضافه شوي
د پایپ لاین کولو لپاره آخذې او محصولات په داسې طریقه چې د پایلو څخه ډاډ ترلاسه کوي
ضربي عملیات او جمع شوي پیسې په ترکیب کې پاتې کیږي. دا د پروسس عنصر
د یو سرکټ جوړولو لپاره نقل شوی چې د فلټر کولو فعالیت محاسبه کوي. دا فعالیت دی
په لاندې معادل کې څرګند شوی.

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 40

فیډبیک واستوئ

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

N د ډیټا د دورې شمیره څرګندوي چې جمع کونکي ته ننوځي، y (t) د t په وخت کې د محصول استازیتوب کوي، A (t) د t په وخت کې د ننوتلو استازیتوب کوي، او B (i) ضمیمه دي. په مساوي کې t او i په وخت کې یو ځانګړي سمدستي سره مطابقت لري ، نو د محصول محاسبه کولو لپارهample y(t) د t په وخت کې، د ننوتلو یوه ډلهampپه وخت کې د N په مختلفو ټکو کې، یا A(n)، A(n-1)، A(n-2)، … A(n-N+1) ته اړتیا ده. د N داخلولو ګروپamples د N coefficients په واسطه ضرب شوي او یوځای شوي ترڅو وروستۍ پایله y جوړ کړي.
د سیسټولیک راجستر جوړښت یوازې د sum-of-2 او sum-of-4 حالتونو لپاره شتون لري. د دواړو سیسټولیک راجستر آرکیټیکچر حالتونو لپاره ، لومړی چینین سیګنال باید 0 سره وتړل شي.
لاندې شمیره د سیسټولیک ځنډ راجستر د 2 ضرب کونکو پلي کول ښیې.
شکل 16. د سیسټولیک ځنډ راجستر د 2 ضرب کونکو پلي کول
زنځیر

ګڼ شمېر

+/-

ګڼ شمېر

+/-

پایله
د دوو ضربو مجموعه په لاندې مساوي کې ښودل شوي.
لاندې شمیره د سیسټولیک ځنډ راجستر د 4 ضرب کونکو پلي کول ښیې.

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 41

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

شکل 17. د سیسټولیک ځنډ راجستر د 4 ضرب کونکو پلي کول
زنځیر

ګڼ شمېر

+/-

ګڼ شمېر

+/-

ګڼ شمېر

+/-

ګڼ شمېر

+/-

پایله
د څلورو ضربو مجموعه په لاندې مساوي کې ښودل شوي. شکل 18. د 4 ضرب کوونکو مجموعه
لاندې وړاندیزونه لیست کويtagد سیسټولیک راجستر پلي کول: · د DSP سرچینې کارول کموي · د DSP بلاک کې د زنځیر اضافه کونکي جوړښت په کارولو سره مؤثره نقشه کول فعالوي

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 42

فیډبیک واستوئ

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

۸.۱.۳. پری-لوډ مسلسل
د پری بار بار مسلسل د جمع کونکي عملیات کنټرولوي او د جمع کونکي فیډبیک بشپړوي. د اعتبار وړ LOADCONST_VALUE حد د 0 څخه دی. ثابت ارزښت د 64N سره مساوي دی، چیرته چې N = LOADCONST_VALUE. کله چې LOADCONST_VALUE 2 ته ټاکل کیږي، ثابت ارزښت د 64 سره مساوي وي. دا فنکشن د متعصب ګردي په توګه کارول کیدی شي.
لاندې شکل د پری بار بار دوامداره پلي کول ښیې.
شکل 19. د پری لوډ مسلسل

د جمع کونکي فیډبیک

ثابت

ګڼ شمېر

+/-

ګڼ شمېر

+/b1

پایله

accum_sload sload_accum

د نورو ضرب الاجل پلي کولو لپاره لاندې IP کور ته مراجعه وکړئ: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
۸.۱.۴. دوه ګونی جمع کوونکی
د ډبل جمع کونکي ځانګړتیا د جمع کونکي فیډبیک لاره کې اضافي راجستر اضافه کوي. د ډبل جمع کونکي راجستر د محصول راجستر تعقیبوي، کوم چې ساعت، د ساعت فعالول، او aclr شامل دي. اضافي جمع کونکي راجستر د یو دورې ځنډ سره پایله بیرته راوړي. دا خصوصیت تاسو ته وړتیا درکوي د ورته سرچینو شمیر سره دوه جمع کونکي چینلونه ولرئ.
لاندې ارقام د دوه ګوني جمع کونکي پلي کول ښیې.

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 43

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

شکل 20. دوه ګونی جمع کوونکی

Dou ble Accu muulator راجستر

د Accu mulator feedba ck

ګڼ شمېر

+/-

ګڼ شمېر

+/b1

د محصول پایلې د محصول راجستر

8.2. Verilog HDL پروټوټایپ
تاسو کولی شئ د Intel FPGA Multiply Adder یا ALTERA_MULT_ADD Verilog HDL پروټوټایپ ومومئ file (altera_mult_add_rtl.v) په کې librariesmegafunctions لارښود.
8.3. د VHDL اجزا اعلامیه
د VHDL برخې اعلامیه په altera_lnsim_components.vhd کې موقعیت لري librariesvhdl altera_lnsim لارښود.
8.4. د VHDL LIBRARY_USE اعالمیه
که تاسو د VHDL اجزا اعالمیه وکاروئ نو د VHDL کتابتون - کارولو اعالمیه اړتیا نلري.
کتابتون altera_mf; altera_mf.altera_mf_components.all استعمال کړئ;

8.5. سیګنالونه

لاندې جدولونه د ملټي پلای اډر Intel FPGA IPor ALTERA_MULT_ADD IP کور داخل او محصول سیګنالونه لیست کوي.

جدول 28. ضرب اضافه کونکي Intel FPGA IPor ALTERA_MULT_ADD ان پټ سیګنالونه

سیګنال

اړین دی

تفصیل

dataa_0[]/dataa_1[]/

هو

dataa_2[]/dataa_3[]

ضرب ته د معلوماتو داخلول. ان پټ پورټ [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] پراخ
ادامه…

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 44

فیډبیک واستوئ

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

سیګنال datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] ساعت[1:0] aclr[1:0] sclr[1:0] ena [1:0] نښه
نښه
scanina[] accum_sload

اړینه ده هو نه
نه نه نه نه نه
نه
نه نه

تفصیل
د دې IP لپاره سمولیشن ماډل دې سیګنالونو ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې سیګنالونو ته د ایکس ارزښت ورکړئ ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
ضرب ته د معلوماتو داخلول. د انپټ سیګنال [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] پراخه د دې IP لپاره سمولیشن ماډل دې سیګنالونو ته د غیر ټاکل شوي ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې سیګنالونو ته د ایکس ارزښت چمتو کوئ ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
ضرب ته د معلوماتو داخلول. ان پټ سیګنال [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] پراخه د دې سیګنالونو فعالولو لپاره د پریډر موډ پیرامیټر غوره کولو لپاره INPUT غوره کړئ. د دې IP لپاره سمولیشن ماډل دې سیګنالونو ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې سیګنالونو ته د ایکس ارزښت چمتو کوئ ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
اړوند راجستر ته د ننوتلو بندر ساعت. دا سیګنال د IP کور کې د هر راجستر لخوا کارول کیدی شي. د دې IP لپاره سمولیشن ماډل دې سیګنالونو ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې سیګنالونو ته د ایکس ارزښت چمتو کوئ ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
اړونده راجستر ته غیر متناسب روښانه آخذه. د دې IP لپاره سمولیشن ماډل دې سیګنالونو ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې سیګنالونو ته د ایکس ارزښت چمتو کوئ ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
اړونده راجستر ته همغږي روښانه آخذه. د دې IP لپاره سمولیشن ماډل دې سیګنالونو ته د نامعلوم ان پټ ارزښت X ملاتړ کوي. کله چې تاسو دې سیګنالونو ته د ایکس ارزښت چمتو کوئ ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي
اړوند راجستر ته د سیګنال داخلول فعال کړئ. د دې IP لپاره سمولیشن ماډل دې سیګنالونو ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې سیګنالونو ته د ایکس ارزښت چمتو کوئ ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
د ضرب آخذه A شمیري نمایندګي مشخصوي. که چیرې د سیګنال سیګنال لوړ وي، ضرب کوونکی د ضرب ان پټ A سیګنال سره د لاسلیک شوي شمیرې په توګه چلند کوي. که چیرې د سیګنال سیګنال ټیټ وي ، ضرب کونکی د ضرب ان پټ A سیګنال سره د غیر لاسلیک شوي شمیرې په توګه چلند کوي. د دې سیګنال د فعالولو لپاره د ضرب کونکو A انپټس پیرامیټر لپاره د نمایندګۍ بڼه څه ده لپاره variable وټاکئ. د دې IP لپاره سمولیشن ماډل دې سیګنال ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې ان پټ ته د ایکس ارزښت چمتو کړئ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
د ضرب ان پټ B سیګنال عددي نمایندګي مشخصوي. که چیرې د سیګنب سیګنال لوړ وي، ضرب کوونکی د ضرب ان پټ B سیګنال سره د لاسلیک شوي دوه بشپړونکي شمیرې په توګه چلند کوي. که د سیګنب سیګنال ټیټ وي، ضرب کوونکی د ضرب ان پټ B سیګنال د نه لاسلیک شوي شمیرې په توګه چلند کوي. د دې IP لپاره سمولیشن ماډل دې سیګنال ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې ان پټ ته د ایکس ارزښت چمتو کړئ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
د سکین سلسلې لپاره انپټ A. ان پټ سیګنال [WIDTH_A – 1, … 0] پراخه. کله چې د INPUT_SOURCE_A پیرامیټر د SCANA ارزښت ولري، د سکینینا [] سیګنال ته اړتیا ده.
په متحرک ډول مشخص کوي چې ایا د جمع کونکي ارزښت ثابت دی. که د accum_sload سیګنال ټیټ وي ، نو ضرب محصول په جمع کونکي کې بار کیږي. accum_sload او sload_accum په یو وخت کې مه کاروئ.
ادامه…

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 45

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

سیګنال sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

اړین شمیره
نه نه
نه
نه نه نه نه

تفصیل
د دې IP لپاره سمولیشن ماډل دې سیګنال ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې ان پټ ته د ایکس ارزښت چمتو کړئ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
په متحرک ډول مشخص کوي چې ایا د جمع کونکي ارزښت ثابت دی. که د sload_accum سیګنال لوړ وي نو بیا ضرب کوونکی محصول په جمع کونکي کې بار کیږي. accum_sload او sload_accum په یو وخت کې مه کاروئ. د دې IP لپاره سمولیشن ماډل دې سیګنال ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې ان پټ ته د ایکس ارزښت چمتو کړئ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
د مخکینۍ s څخه د اضافې پایلې ان پټ بسtage. د ننوتلو سیګنال [WIDTH_CHAININ – 1, … 0] پراخ.
د ضربانو د لومړۍ جوړې څخه په محصولاتو کې اضافه یا کمول ترسره کړئ. د 1 addnsub1 سیګنال ته داخل کړئ ترڅو د ضرب کونکو لومړۍ جوړه څخه محصول اضافه کړئ. د 0 addnsub1 سیګنال ته داخل کړئ ترڅو د ضرب کونکو لومړۍ جوړه څخه محصول کم کړي. د دې IP لپاره سمولیشن ماډل دې سیګنال ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې ان پټ ته د ایکس ارزښت چمتو کړئ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
د ضربانو د لومړۍ جوړې څخه په محصولاتو کې اضافه یا کمول ترسره کړئ. د ضمیمه 1 سیګنال ته 3 داخل کړئ ترڅو د ضرب کونکو دوهمې جوړې څخه محصول اضافه کړئ. د 0 اضافه کولو سیګنال ته داخل کړئ ترڅو د ضربانو لومړۍ جوړه څخه محصولات کم کړي. د دې IP لپاره سمولیشن ماډل دې سیګنال ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې ان پټ ته د ایکس ارزښت چمتو کړئ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
د کوفیینټ ان پټ سیګنال [0:3] لومړي ضرب ته. د دې IP لپاره سمولیشن ماډل دې سیګنال ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې ان پټ ته د ایکس ارزښت چمتو کړئ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
د کوفیینټ ان پټ سیګنال [0:3] دوهم ضرب ته. د دې IP لپاره سمولیشن ماډل دې سیګنال ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې ان پټ ته د ایکس ارزښت چمتو کړئ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
د کوفیینټ ان پټ سیګنال[0:3] دریم ضرب ته. د دې IP لپاره سمولیشن ماډل دې سیګنال ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې ان پټ ته د ایکس ارزښت چمتو کړئ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.
د کوفیینټ ان پټ سیګنال [0:3] څلورم ضرب ته. د دې IP لپاره سمولیشن ماډل دې سیګنال ته د نامعلوم ان پټ ارزښت (X) ملاتړ کوي. کله چې تاسو دې ان پټ ته د ایکس ارزښت چمتو کړئ، د ایکس ارزښت د محصول سیګنالونو کې تبلیغ کیږي.

جدول 29. ضرب اضافه کونکي Intel FPGA IP آوټ پټ سیګنالونه

سیګنال

اړین دی

تفصیل

پایله [ ]

هو

د ضرب تولید سیګنال. د محصول سیګنال [WIDTH_RESULT – 1 … 0] پراخ

د دې IP لپاره سمولیشن ماډل د نامعلوم محصول ارزښت (X) ملاتړ کوي. کله چې تاسو د ان پټ په توګه د X ارزښت چمتو کړئ، د X ارزښت په دې سیګنال کې تبلیغ کیږي.

scanouta [ ]

نه

د سکین زنځیر تولید A. د آوټ پټ سیګنال [WIDTH_A – 1..0] پراخه.

د ضرب کونکو شمیرو لپاره له 2 څخه ډیر وټاکئ او د دې سیګنال فعالولو لپاره د پیرامیټر سره وصل شوي ضرب کونکي د ان پټ A څه لپاره د سکین چین ان پټ غوره کړئ.

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 46

فیډبیک واستوئ

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

8.6. پیرامیټونه

8.6.1. عمومي ټب

جدول 30. عمومي ټب

پیرامیټر

IP تولید شوی پیرامیټر

ارزښت

د ضربانو شمیر څومره دی؟

شمېر_of_m 1 – 4 ultipliers

د A width_a ان پټ بسونه باید څومره پراخ وي؟

۲۲۰ – ۲۴۰

د B width_b ان پټ بسونه باید څومره پراخ وي؟

۲۲۰ – ۲۴۰

د 'پایلې' محصول بس باید څومره پراخه وي؟

width_result

۲۲۰ – ۲۴۰

د هر ساعت لپاره یو تړلی ساعت فعال کړئ

gui_associate On d_clock_enbl Off e

8.6.2. د اضافي طریقو ټب

جدول 31. د اضافي طریقو ټب

پیرامیټر

IP تولید شوی پیرامیټر

ارزښت

د محصول ترتیب

د اضافه کونکي واحد محصول ثبت کړئ

gui_output_re آن

ګيسټر

بند

د ساعت د ننوتلو سرچینه څه ده؟

gui_output_re gister_clock

ساعت 0 ساعت 1 ساعت 2

د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

gui_output_re gister_aclr

هیڅ نه ACLR0 ACLR1

د همغږي روښانه ان پټ لپاره سرچینه څه ده؟

gui_output_re gister_sclr

هیڅ SCLR0 SCLR1

د اضافه کولو عملیات

کوم عملیات باید د ملټي پلیرونو د لومړۍ جوړې په محصولاتو کې ترسره شي؟

gui_multiplier 1_direction

ADD, SUB, variable

ډیفالټ ارزښت 1
16

تفصیل
د ضربانو شمیر چې یوځای اضافه کیږي. ارزښتونه له 1 څخه تر 4 پورې دي. د ډیټا[] پورټ پلنوالی مشخص کړئ.

د ډیټاب [] پورټ پلنوالی مشخص کړئ.

د پایلې [] پورټ پلنوالی مشخص کړئ.

بند

د ساعت فعالولو لپاره دا اختیار غوره کړئ

د هر ساعت لپاره.

ډیفالټ ارزښت

تفصیل

بند ساعت 0
هیڅ نه

دا اختیار وټاکئ ترڅو د اډډر ماډل تولید راجستر فعال کړئ.
Clock0، Clock1 یا Clock2 وټاکئ ترڅو د تولید ثبتولو لپاره د ساعت سرچینه فعاله او مشخص کړئ. تاسو باید د دې پیرامیټر فعالولو لپاره د اضافه کونکي واحد راجستر محصول غوره کړئ.
د اضافه کونکي محصول راجستر لپاره غیر متناسب روښانه سرچینه مشخص کوي. تاسو باید د دې پیرامیټر فعالولو لپاره د اضافه کونکي واحد راجستر محصول غوره کړئ.
د اضافه کونکي محصول راجستر لپاره همغږي روښانه سرچینه مشخص کوي. تاسو باید د دې پیرامیټر فعالولو لپاره د اضافه کونکي واحد راجستر محصول غوره کړئ.

ADD

د لومړي او دوهم ضربو تر مینځ د پایلو لپاره د ترسره کولو لپاره اضافه یا تخفیف عملیات غوره کړئ.
· د اضافي عملیاتو ترسره کولو لپاره ADD غوره کړئ.
· د تخفیف عملیات ترسره کولو لپاره SUB غوره کړئ.
· د متحرک اضافه / تخفیف کنټرول لپاره د addnsub1 پورټ کارولو لپاره تغیر غوره کړئ.
ادامه…

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 47

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

پیرامیټر

IP تولید شوی پیرامیټر

ارزښت

'addnsub1' ان پټ ثبت کړئ

gui_addnsub_ On multiplier_reg Off ister1

د ساعت د ننوتلو سرچینه څه ده؟

gui_addnsub_ multiplier_reg ister1_clock

ساعت 0 ساعت 1 ساعت 2

د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

gui_addnsub_ multiplier_aclr 1

هیڅ نه ACLR0 ACLR1

د همغږي روښانه ان پټ لپاره سرچینه څه ده؟

gui_addnsub_ multiplier_sclr 1

هیڅ SCLR0 SCLR1

کوم عملیات باید د دوهم جوړه ضرب کونکو په محصولاتو کې ترسره شي؟

gui_multiplier 3_direction

ADD, SUB, variable

'addnsub3' ان پټ ثبت کړئ

gui_addnsub_ On multiplier_reg Off ister3

د ساعت د ننوتلو سرچینه څه ده؟

gui_addnsub_ multiplier_reg ister3_clock

ساعت 0 ساعت 1 ساعت 2

ډیفالټ ارزښت
د ساعت بند 0 هیڅ نه هیڅ اضافه کول
بند ساعت 0

تفصیل
کله چې variable ارزښت وټاکل شي: · د addnsub1 سیګنال لوړ ته واستوئ
اضافه عملیات. · د addnsub1 سیګنال ټیټ ته ډرایو
د تخفیف عملیات. تاسو باید د دې پیرامیټر فعالولو لپاره له دوه څخه ډیر ضرب کونکي غوره کړئ.
د addnsub1 پورټ لپاره د ننوتلو راجستر فعالولو لپاره دا اختیار غوره کړئ. تاسو باید د دې پیرامیټر فعالولو لپاره د ضرب کونکو لومړۍ جوړه په محصولاتو کې کوم عملیات باید ترسره شي لپاره variable وټاکئ.
Clock0 , Clock1 یا Clock2 وټاکئ ترڅو د addnsub1 راجستر لپاره د ننوتلو ساعت سیګنال مشخص کړئ. تاسو باید د دې پیرامیټر فعالولو لپاره راجستر 'addnsub1' ان پټ غوره کړئ.
د addnsub1 راجستر لپاره غیر متناسب روښانه سرچینه مشخصوي. تاسو باید د دې پیرامیټر فعالولو لپاره راجستر 'addnsub1' ان پټ غوره کړئ.
د addnsub1 راجستر لپاره همغږي روښانه سرچینه مشخصوي. تاسو باید د دې پیرامیټر فعالولو لپاره راجستر 'addnsub1' ان پټ غوره کړئ.
د دریم او څلورم ضربو تر مینځ د پایلو لپاره د ترسره کولو لپاره اضافه یا تخفیف عملیات غوره کړئ. · د اضافه کولو لپاره ADD غوره کړئ
عملیات · د تخفیف ترسره کولو لپاره SUB غوره کړئ
عملیات · د addnsub1 کارولو لپاره variable غوره کړئ
د متحرک اضافه / تخفیف کنټرول لپاره بندر. کله چې متغیر ارزښت وټاکل شي: · د اضافي عملیاتو لپاره د addnsub1 سیګنال لوړ ته واستوئ. · د تخفیف عملیاتو لپاره د addnsub1 سیګنال ټیټ ته واړوئ. تاسو باید 4 ارزښت وټاکئ د دې لپاره چې د ضربانو شمیر څه شی دی؟ د دې پیرامیټر فعالولو لپاره.
د addnsub3 سیګنال لپاره د ننوتلو راجستر فعالولو لپاره دا اختیار غوره کړئ. تاسو باید د دې پیرامیټر فعالولو لپاره د ضرب کونکو دوهمې جوړې په محصولاتو کې کوم عملیات باید ترسره شي لپاره variable وټاکئ.
Clock0، Clock1 یا Clock2 وټاکئ ترڅو د Addnsub3 راجستر لپاره د ننوتلو ساعت سیګنال مشخص کړي. تاسو باید د دې پیرامیټر فعالولو لپاره راجستر 'addnsub3' ان پټ وټاکئ.
ادامه…

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 48

فیډبیک واستوئ

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

پیرامیټر
د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

IP تولید شوی پیرامیټر

ارزښت

gui_addnsub_ multiplier_aclr 3

هیڅ نه ACLR0 ACLR1

د همغږي روښانه ان پټ لپاره سرچینه څه ده؟

gui_addnsub_ multiplier_sclr 3

هیڅ SCLR0 SCLR1

قطبیت د 'استعمال_سبډ' فعالول

gui_use_subn آن

اضافه کول

بند

8.6.3. ضرب کوونکي ټب

جدول 32. ضرب کوونکي ټب

پیرامیټر

IP تولید شوی پیرامیټر

ارزښت

څه شی دی

gui_represent

د استازیتوب بڼه ation_a

د ملټي پلیر A ان پټو لپاره؟

لاسلیک شوی، نه لاسلیک شوی، متغیر

د 'نښان' ان پټ ثبت کړئ

gui_register_s آن

ایګنا

بند

د ساعت د ننوتلو سرچینه څه ده؟

gui_register_s igna_clock

ساعت 0 ساعت 1 ساعت 2

د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

gui_register_s igna_aclr

هیڅ نه ACLR0 ACLR1

د همغږي روښانه ان پټ لپاره سرچینه څه ده؟

gui_register_s igna_sclr

هیڅ SCLR0 SCLR1

څه شی دی

gui_represent

د استازیتوب بڼه ation_b

د ملټيپلیرز B ان پټو لپاره؟

لاسلیک شوی، نه لاسلیک شوی، متغیر

د 'signb' ان پټ ثبت کړئ

gui_register_s آن

ignb

بند

ډیفالټ ارزښت هیڅ نه
هیڅ نه

تفصیل
د addnsub3 راجستر لپاره غیر متناسب روښانه سرچینه مشخصوي. تاسو باید د دې پیرامیټر فعالولو لپاره راجستر 'addnsub3' ان پټ غوره کړئ.
د addnsub3 راجستر لپاره همغږي روښانه سرچینه مشخصوي. تاسو باید د دې پیرامیټر فعالولو لپاره راجستر 'addnsub3' ان پټ وټاکئ.

بند

د فعالیت د بیرته راګرځولو لپاره دا اختیار غوره کړئ

د addnsub ان پټ پورټ.

د تخفیف عملیاتو لپاره addnsub لوړ ته وګرځوئ.

د اضافي عملیاتو لپاره ټيټ ته اضافه کړئ.

ډیفالټ ارزښت

تفصیل

نه لاسلیک شوی د ضرب الاجل لپاره د نمایندګۍ بڼه مشخص کړئ.

بند

د سیګنا فعالولو لپاره دا اختیار غوره کړئ

راجستر

تاسو باید د متغیر ارزښت وټاکئ د ضربانو A داخلونو لپاره د نمایندګۍ بڼه څه ده؟ د دې اختیار د فعالولو لپاره پیرامیټر.

ساعت 0

Clock0، Clock1 یا Clock2 وټاکئ ترڅو د سیګنا راجستر لپاره د ان پټ ساعت سیګنال فعال او مشخص کړئ.
تاسو باید د دې پیرامیټر فعالولو لپاره راجستر 'نښان' ان پټ وټاکئ.

هیڅ نه

د سیګنا راجستر لپاره غیر متناسب روښانه سرچینه مشخص کوي.
تاسو باید د دې پیرامیټر فعالولو لپاره راجستر 'نښان' ان پټ وټاکئ.

هیڅ نه

د سیګنا راجستر لپاره همغږي روښانه سرچینه مشخصوي.
تاسو باید د دې پیرامیټر فعالولو لپاره راجستر 'نښان' ان پټ وټاکئ.

نه لاسلیک شوی د ضرب B ان پټ لپاره د نمایندګۍ بڼه مشخص کړئ.

بند

د نښه فعالولو لپاره دا اختیار غوره کړئ

راجستر

ادامه…

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 49

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

پیرامیټر

IP تولید شوی پیرامیټر

ارزښت

ډیفالټ ارزښت

د ساعت د ننوتلو سرچینه څه ده؟

gui_register_s ignb_clock

ساعت 0 ساعت 1 ساعت 2

ساعت 0

د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

gui_register_s ignb_aclr

هیڅ نه ACLR0 ACLR1

د همغږي روښانه ان پټ لپاره سرچینه څه ده؟

gui_register_s ignb_sclr

هیڅ SCLR0 SCLR1

د ننوتلو ترتیب
د ضرب الاجل A داخل کړئ
د ساعت د ننوتلو سرچینه څه ده؟

gui_input_reg آن

ister_a

بند

gui_input_reg ister_a_clock

ساعت 0 ساعت 1 ساعت 2

هیڅ نه
بند ساعت 0

د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

gui_input_reg ister_a_aclr

هیڅ نه ACLR0 ACLR1

د همغږي روښانه ان پټ لپاره سرچینه څه ده؟

gui_input_reg ister_a_sclr

هیڅ SCLR0 SCLR1

د ضرب کوونکی B داخل کړئ
د ساعت د ننوتلو سرچینه څه ده؟

gui_input_reg آن

ister_b

بند

gui_input_reg ister_b_clock

ساعت 0 ساعت 1 ساعت 2

NONE NONE بند 0

د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

gui_input_reg ister_b_aclr

هیڅ نه ACLR0 ACLR1

هیڅ نه

د همغږي روښانه ان پټ لپاره سرچینه څه ده؟

gui_input_reg ister_b_sclr

هیڅ SCLR0 SCLR1

هیڅ نه

د ضرب کوونکی داخل A څه شی سره وصل دی؟

gui_multiplier ملټي پلیر ان پټ ضرب

_a_input

د سلسلې ان پټ ان پټ سکین کړئ

تفصیل
تاسو باید د متغیر ارزښت وټاکئ د ضرب کونکي B داخلونو لپاره د نمایندګۍ بڼه څه ده؟ د دې اختیار د فعالولو لپاره پیرامیټر.
Clock0، Clock1 یا Clock2 وټاکئ ترڅو د سیګنب راجستر لپاره د ان پټ ساعت سیګنال فعال او مشخص کړئ. تاسو باید د دې پیرامیټر فعالولو لپاره راجستر `signb' ان پټ غوره کړئ.
د نښې راجستر لپاره غیر متناسب روښانه سرچینه مشخص کوي. تاسو باید د دې پیرامیټر فعالولو لپاره راجستر `signb' ان پټ غوره کړئ.
د نښې راجستر لپاره همغږي روښانه سرچینه مشخصوي. تاسو باید د دې پیرامیټر فعالولو لپاره راجستر `signb' ان پټ غوره کړئ.
دا اختیار غوره کړئ ترڅو د ډیټا ان پټ بس لپاره د ان پټ راجستر فعال کړئ.
Clock0 , Clock1 یا Clock2 وټاکئ ترڅو د ډیټا ان پټ بس لپاره د راجسټر ان پټ ساعت سیګنال فعال او مشخص کړئ. تاسو باید د دې پیرامیټر فعالولو لپاره د ضرب کوونکی راجستر ان پټ A وټاکئ.
د ډیټا ان پټ بس لپاره راجسټر غیر متناسب روښانه سرچینه مشخص کوي. تاسو باید د دې پیرامیټر فعالولو لپاره د ضرب کونکي څخه راجستر ان پټ A وټاکئ.
د ډیټا ان پټ بس لپاره د راجسټر سنکرونس روښانه سرچینه مشخص کوي. تاسو باید د دې پیرامیټر فعالولو لپاره د ضرب کونکي څخه راجستر ان پټ A وټاکئ.
دا اختیار غوره کړئ ترڅو د ډیټاب ان پټ بس لپاره د ان پټ راجستر فعال کړئ.
Clock0 , Clock1 یا Clock2 وټاکئ ترڅو د ډیټاب ان پټ بس لپاره د راجسټر ان پټ ساعت سیګنال فعال او مشخص کړئ. تاسو باید د دې پیرامیټر فعالولو لپاره د ضرب کونکي B راجسټر ان پټ غوره کړئ.
د ډیټاب ان پټ بس لپاره راجستر غیر متناسب روښانه سرچینه مشخص کوي. تاسو باید د دې پیرامیټر فعالولو لپاره د ضرب کونکي B راجسټر ان پټ غوره کړئ.
د ډیټاب ان پټ بس لپاره د راجستر سنکرونس روښانه سرچینه مشخص کوي. تاسو باید د دې پیرامیټر فعالولو لپاره د ضرب کونکي B راجسټر ان پټ غوره کړئ.
د ضرب کوونکی د A داخلولو لپاره د ننوت سرچینه غوره کړئ.
ادامه…

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 50

فیډبیک واستوئ

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

پیرامیټر

IP تولید شوی پیرامیټر

ارزښت

Scanout A راجستر ترتیب

د سکین سلسلې تولید ثبت کړئ

gui_scanouta آن

_راجستر کول

بند

د ساعت د ننوتلو سرچینه څه ده؟

gui_scanouta _register_clock k

ساعت 0 ساعت 1 ساعت 2

د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

gui_scanouta _register_aclr

هیڅ نه ACLR0 ACLR1

د همغږي روښانه ان پټ لپاره سرچینه څه ده؟

gui_scanouta _register_sclr

هیڅ SCLR0 SCLR1

8.6.4. پریډر ټب

جدول 33. د پریډر ټب

پیرامیټر

IP تولید شوی پیرامیټر

ارزښت

د پریډر حالت غوره کړئ

preadder_mo de

ساده، COEF، INPUT، مربع، ثابت

ډیفالټ ارزښت

تفصیل
د ضرب الاجل د سرچینې په توګه د ډیټا ان پټ بس کارولو لپاره ملټي پلیر ان پټ غوره کړئ. د سکین زنځیر ان پټ غوره کړئ ترڅو د ضرب کونکي ته د سرچینې په توګه د سکین ان پټ بس کارولو لپاره او د سکین آوټ آوټ پټ بس فعال کړئ. دا پیرامیټر شتون لري کله چې تاسو 2، 3 یا 4 د ضربانو شمیره لپاره انتخاب کړئ؟ پیرامیټر

د ساعت بند 0 هیڅ یو نه

دا اختیار غوره کړئ ترڅو د سکانوټا محصول بس لپاره د محصول راجستر فعال کړئ.
تاسو باید د سکین زنځیر ان پټ وټاکئ د دې لپاره چې د ضرب کوونکی ان پټ A له څه سره وصل دی؟ د دې اختیار د فعالولو لپاره پیرامیټر.
Clock0 , Clock1 یا Clock2 وټاکئ ترڅو د سکانوټا محصول بس لپاره د راجسټر ان پټ ساعت سیګنال فعال او مشخص کړئ.
تاسو باید د دې اختیار فعالولو لپاره د سکین چین پیرامیټر راجستر محصول فعال کړئ.
د سکانوټا محصول بس لپاره راجستر غیر متناسب روښانه سرچینه مشخصوي.
تاسو باید د دې اختیار فعالولو لپاره د سکین چین پیرامیټر راجستر محصول فعال کړئ.
د سکانوټا محصول بس لپاره د راجستر سنکرونس روښانه سرچینه مشخص کوي.
تاسو باید د دې اختیار د فعالولو لپاره د سکین چین پیرامیټر راجستر محصول غوره کړئ.

ډیفالټ ارزښت
ساده

تفصیل
د پریډر ماډل لپاره د عملیاتو حالت مشخص کوي. ساده: دا حالت د پریډر څخه تیریږي. دا د ډیفالټ حالت دی. COEF: دا حالت د پریډر او کوفسل ان پټ بس محصول کاروي لکه ضرب ته د ننوتلو په توګه. INPUT: دا حالت د پریډر او ډیټاک ان پټ بس محصول د ضرب کونکي ته د معلوماتو په توګه کاروي. مربع: دا حالت د پریډر محصول کاروي ځکه چې ضرب کونکي ته دواړه داخلونه.
ادامه…

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 51

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

پیرامیټر

IP تولید شوی پیرامیټر

ارزښت

د پریډر سمت غوره کړئ

gui_preadder ADD

_لارښوونه

SUB

د C width_c ان پټ بسونه باید څومره پراخ وي؟

۲۲۰ – ۲۴۰

د ډیټا C داخلولو راجستر ترتیب

د ډیټاک ان پټ ثبت کړئ

gui_datac_inp آن

ut_register

بند

د ساعت د ننوتلو سرچینه څه ده؟

gui_datac_inp ut_register_cl ock

ساعت 0 ساعت 1 ساعت 2

د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

gui_datac_inp ut_register_a clr

هیڅ نه ACLR0 ACLR1

د همغږي روښانه ان پټ لپاره سرچینه څه ده؟

gui_datac_inp ut_register_sc lr

هیڅ SCLR0 SCLR1

کثافات
د کوف عرض باید څومره وي؟

width_coef

۲۲۰ – ۲۴۰

د کوف راجستر ترتیب

د کوفسل ان پټ ثبت کړئ

gui_coef_regi آن

ster

بند

د ساعت د ننوتلو سرچینه څه ده؟

gui_coef_regi ster_clock

ساعت 0 ساعت 1 ساعت 2

ډیفالټ ارزښت
ADD
16

تفصیل
CONSTANT: دا حالت د ډیټا ان پټ بس سره د پریډر بای پاس شوي او کوفسل ان پټ بس سره ضرب کونکي ته د معلوماتو په توګه کاروي.
د پریډر عملیات مشخص کوي. د دې پیرامیټر فعالولو لپاره، د انتخاب پریډر حالت لپاره لاندې انتخاب کړئ: · COEF · INPUT · مربع یا · CONSTANT
د C ان پټ بس لپاره د بټونو شمیر مشخص کوي. تاسو باید د دې پیرامیټر فعالولو لپاره د انتخاب پریډر حالت لپاره INPUT وټاکئ.

په ساعت کې 0 هیڅ نه

دا اختیار وټاکئ ترڅو د ډیټاک ان پټ بس لپاره ان پټ راجستر فعال کړئ. تاسو باید د دې اختیار د فعالولو لپاره د پریډر موډ پیرامیټر غوره کولو لپاره INPUT تنظیم کړئ.
Clock0، Clock1 یا Clock2 وټاکئ ترڅو د ډیټاک ان پټ راجستر لپاره د ننوتلو ساعت سیګنال مشخص کړئ. تاسو باید د دې پیرامیټر فعالولو لپاره د ډیټاک ان پټ ثبت کړئ غوره کړئ.
د ډیټاک ان پټ راجستر لپاره غیر متناسب روښانه سرچینه مشخص کوي. تاسو باید د دې پیرامیټر فعالولو لپاره د ډیټاک ان پټ ثبت کړئ غوره کړئ.
د ډیټاک ان پټ راجستر لپاره همغږي روښانه سرچینه مشخصوي. تاسو باید د دې پیرامیټر فعالولو لپاره د ډیټاک ان پټ ثبت کړئ غوره کړئ.

لپاره د بټونو شمیر مشخص کوي

coefsel ننوتو بس.

تاسو باید د دې پیرامیټر فعالولو لپاره د پریډر حالت لپاره COEF یا CONSTANT غوره کړئ.

په ساعت کې 0

دا اختیار وټاکئ ترڅو د کوفسل ان پټ بس لپاره د ننوتلو راجستر فعال کړئ. تاسو باید د دې پیرامیټر فعالولو لپاره د پریډر حالت لپاره COEF یا CONSTANT غوره کړئ.
Clock0، Clock1 یا Clock2 وټاکئ ترڅو د کوفسل ان پټ راجستر لپاره د ننوتلو ساعت سیګنال مشخص کړي. تاسو باید د دې پیرامیټر فعالولو لپاره د کوفسل ان پټ ثبت کړئ غوره کړئ.
ادامه…

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 52

فیډبیک واستوئ

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

پیرامیټر
د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

IP تولید شوی پیرامیټر

ارزښت

gui_coef_regi ster_aclr

هیڅ نه ACLR0 ACLR1

د همغږي روښانه ان پټ لپاره سرچینه څه ده

gui_coef_regi ster_sclr

هیڅ SCLR0 SCLR1

Coefficient_0 ترتیب

coef0_0 ته coef0_7

0x00000 0xFFFFFFF

Coefficient_1 ترتیب

coef1_0 ته coef1_7

0x00000 0xFFFFFFF

Coefficient_2 ترتیب

coef2_0 ته coef2_7

0x00000 0xFFFFFFF

Coefficient_3 ترتیب

coef3_0 ته coef3_7

0x00000 0xFFFFFFF

۸.۶.۵. جمع کوونکی ټب

جدول 34. جمع کوونکی ټب

پیرامیټر

IP تولید شوی پیرامیټر

ارزښت

جمع کوونکی فعال کړئ؟

جمع کونکی

هو نه

د جمع کونکي عملیات ډول څه دی؟

accum_directi ADD،

SUB

ډیفالټ ارزښت هیڅ نه
هیڅ نه
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

تفصیل
د کوفسل ان پټ راجستر لپاره غیر متناسب روښانه سرچینه مشخص کوي. تاسو باید د دې پیرامیټر فعالولو لپاره د کوفسل ان پټ ثبت کړئ غوره کړئ.
د کوفسل ان پټ راجستر لپاره همغږي روښانه سرچینه مشخصوي. تاسو باید د دې پیرامیټر فعالولو لپاره د کوفسل ان پټ ثبت کړئ غوره کړئ.
د دې لومړي ضرب الاجل لپاره د کثافاتو ارزښتونه مشخص کوي. د بټونو شمیر باید ورته وي لکه څنګه چې په کې مشخص شوي د کوف پلنوالی باید څومره وي؟ پیرامیټر تاسو باید د دې پیرامیټر فعالولو لپاره د پریډر حالت لپاره COEF یا CONSTANT غوره کړئ.
د دې دوهم ضرب کوونکی لپاره د کوفیینټ ارزښتونه مشخص کوي. د بټونو شمیر باید ورته وي لکه څنګه چې په کې مشخص شوي د کوف پلنوالی باید څومره وي؟ پیرامیټر تاسو باید د دې پیرامیټر فعالولو لپاره د پریډر حالت لپاره COEF یا CONSTANT غوره کړئ.
د دې دریم ضرب کوونکی لپاره د کوفیینټ ارزښتونه مشخص کوي. د بټونو شمیر باید ورته وي لکه څنګه چې په کې مشخص شوي د کوف پلنوالی باید څومره وي؟ پیرامیټر تاسو باید د دې پیرامیټر فعالولو لپاره د پریډر حالت لپاره COEF یا CONSTANT غوره کړئ.
د دې څلورم ضرب لپاره د کوفیینټ ارزښتونه مشخص کوي. د بټونو شمیر باید ورته وي لکه څنګه چې په کې مشخص شوي د کوف پلنوالی باید څومره وي؟ پیرامیټر تاسو باید د دې پیرامیټر فعالولو لپاره د پریډر حالت لپاره COEF یا CONSTANT غوره کړئ.

ډیفالټ ارزښت NO
ADD

تفصیل
د جمع کونکي فعالولو لپاره هو غوره کړئ. تاسو باید د اضافه کونکي واحد راجستر محصول غوره کړئ کله چې د جمع کونکي فیچر کاروئ.
د جمع کونکي عملیات مشخص کوي: · د اضافي عملیاتو لپاره ADD · د تخفیف عملیاتو لپاره SUB. تاسو باید د فعال جمع کونکي لپاره هو غوره کړئ؟ د دې اختیار د فعالولو لپاره پیرامیټر.
ادامه…

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 53

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

پیرامیټر
د پری لوډ مستقل پریلوډ ثابت فعال کړئ

IP تولید شوی پیرامیټر

ارزښت

gui_ena_prelo On

ad_const

بند

د جمع بندر ان پټ له څه سره وصل دی؟

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

د پری لوډ loadconst_val 0 – 64 لپاره ارزښت وټاکئ

ثابت

د ساعت د ننوتلو سرچینه څه ده؟

gui_accum_sl oad_register_ ساعت

ساعت 0 ساعت 1 ساعت 2

د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

gui_accum_sl oad_register_aclr

هیڅ نه ACLR0 ACLR1

د همغږي روښانه ان پټ لپاره سرچینه څه ده؟

gui_accum_sl oad_register_sclr

هیڅ SCLR0 SCLR1

دوه ګونی جمع کوونکی فعال کړئ

gui_double_a آن

cum

بند

ډیفالټ ارزښت

تفصیل

بند

accum_sload فعال کړئ یا

sload_accum سیګنالونه او راجستر ان پټ

په متحرک ډول ته د ننوتلو غوره کولو لپاره

جمع کوونکی

کله چې accum_sload ټیټ وي یا sload_accum، ضرب کوونکی محصول جمع کونکي ته تغذیه کیږي.

کله چې accum_sload لوړ وي یا sload_accum، د کارونکي مشخص شوي پریلوډ ثابت په جمع کونکي کې تغذیه کیږي.

تاسو باید د فعال جمع کونکي لپاره هو غوره کړئ؟ د دې اختیار د فعالولو لپاره پیرامیټر.

ACCUM_SL OAD

د accum_sload/ sload_accum سیګنال چلند مشخص کوي.
ACCUM_SLOAD: accum_sload ټیټ ډرایو کړئ ترڅو جمع کونکي ته ضرب تولید کړي.
SLOAD_ACCUM: sload_accum لوړ چل کړئ ترڅو جمع کونکي ته ضرب تولید کړي.
تاسو باید د دې پیرامیټر فعالولو لپاره د پریلوډ دوامداره اختیار فعال کړئ غوره کړئ.

د مخکینۍ ثابت ارزښت مشخص کړئ.

دا ارزښت کیدای شي 2N وي چیرې چې N د مخکې ټاکل شوي ثابت ارزښت دی.

کله چې N = 64، دا د ثابت صفر استازیتوب کوي.

تاسو باید د دې پیرامیټر فعالولو لپاره د پریلوډ دوامداره اختیار فعال کړئ غوره کړئ.

ساعت 0

د accum_sload/sload_accum راجستر لپاره د ننوتلو ساعت سیګنال مشخص کولو لپاره Clock0 , Clock1 یا Clock2 غوره کړئ.
تاسو باید د دې پیرامیټر فعالولو لپاره د پریلوډ دوامداره اختیار فعال کړئ غوره کړئ.

هیڅ نه

د accum_sload/sload_accum راجستر لپاره غیر متناسب روښانه سرچینه مشخص کوي.
تاسو باید د دې پیرامیټر فعالولو لپاره د پریلوډ دوامداره اختیار فعال کړئ غوره کړئ.

هیڅ نه

د accum_sload/sload_accum راجستر لپاره همغږي روښانه سرچینه مشخصوي.
تاسو باید د دې پیرامیټر فعالولو لپاره د پریلوډ دوامداره اختیار فعال کړئ غوره کړئ.

بند

د دوه ګونی جمع کونکي راجستر فعالوي.

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 54

فیډبیک واستوئ

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

8.6.6. سیسټولیک/چین آوټ ټب

جدول 35. سیسټولیک/چین آوټ اډر ټب

پیرامیټر د چین آوټ اډیډر فعال کړئ

IP تولید شوی پیرامیټر

ارزښت

chainout_add هو،

نه

د زنځیر اضافه کونکي عملیات ډول څه دی؟

chainout_add ADD

er_direction

SUB

د چین آوټ اډیډر لپاره 'منفي' ان پټ فعال کړئ؟

Port_negate

PORT_USED، PORT_UNUSED

د 'منفي' ان پټ ثبت کړئ؟ negate_regist er

غیر راجستر شوی، CLOCK0، CLOCK1، CLOCK2، CLOCK3

د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

negate_aclr

هیڅ نه ACLR0 ACLR1

د همغږي روښانه ان پټ لپاره سرچینه څه ده؟

negate_sclr

هیڅ SCLR0 SCLR1

سیسټولیک ځنډ
د سیسټولیک ځنډ ثبتونه فعال کړئ

gui_systolic_d On

غوټه

بند

د ساعت د ننوتلو سرچینه څه ده؟

gui_systolic_d CLOCK0,

elay_clock

ساعت 1

ډیفالټ ارزښت
نه

تفصیل
د چین آوټ اډر ماډل فعالولو لپاره هو غوره کړئ.

ADD

د زنځیر اضافه کونکي عملیات مشخص کوي.
د فرعي عملیاتو لپاره، SIGNED باید د دې لپاره وټاکل شي چې د ضربانو A ان پټونو لپاره د نمایندګۍ بڼه څه ده؟ او د ملټي پلیر B ان پټونو لپاره د نمایندګۍ بڼه څه ده؟ د ضرب کوونکو ټب کې.

PORT_UN کارول شوی

PORT_USED غوره کړئ ترڅو د منفي ان پټ سیګنال فعال کړئ.
دا پیرامیټر غلط دی کله چې د زنځیر اضافه کونکي غیر فعال وي.

ERED غیر راجستر کړئ

د منفي ان پټ سیګنال لپاره د ننوتلو راجستر فعالولو لپاره او د منفي راجسټر لپاره د ان پټ ساعت سیګنال مشخص کوي.
غیر راجستر شوی انتخاب کړئ که چیرې د منفي ان پټ راجستر ته اړتیا نه وي
دا پیرامیټر غلط دی کله چې تاسو غوره کړئ:
· NO د چاین آوټ اډیډر فعالولو لپاره یا
· PORT_UNUSED د چین آوټ اډر لپاره د 'منفي' ان پټ فعالولو لپاره؟ پیرامیټر یا

هیڅ نه

د منفي راجستر لپاره غیر متناسب روښانه سرچینه مشخص کوي.
دا پیرامیټر غلط دی کله چې تاسو غوره کړئ:
· NO د چاین آوټ اډیډر فعالولو لپاره یا
· PORT_UNUSED د چین آوټ اډر لپاره د 'منفي' ان پټ فعالولو لپاره؟ پیرامیټر یا

هیڅ نه

د منفي راجستر لپاره همغږي روښانه سرچینه مشخصوي.
دا پیرامیټر غلط دی کله چې تاسو غوره کړئ:
· NO د چاین آوټ اډیډر فعالولو لپاره یا
· PORT_UNUSED د چین آوټ اډر لپاره د 'منفي' ان پټ فعالولو لپاره؟ پیرامیټر یا

بند CLOCK0

د سیسټولیک حالت فعالولو لپاره دا اختیار غوره کړئ. دا پیرامیټر شتون لري کله چې تاسو 2، یا 4 د ضربانو شمیره لپاره انتخاب کړئ؟ پیرامیټر تاسو باید د سیسټولیک ځنډ راجسترونو کارولو لپاره د اضافه کونکي واحد راجستر محصول فعال کړئ.
د سیسټولیک ځنډ راجستر لپاره د ننوتلو ساعت سیګنال مشخص کوي.
ادامه…

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 55

8. د Intel FPGA ملټي اډیډر IP کور 683490 | ۲۰۲۰.۱۰.۰۵

پیرامیټر

IP تولید شوی پیرامیټر

ارزښت

ساعت 2

د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

gui_systolic_d elay_aclr

هیڅ نه ACLR0 ACLR1

د همغږي روښانه ان پټ لپاره سرچینه څه ده؟

gui_systolic_d elay_sclr

هیڅ SCLR0 SCLR1

ډیفالټ ارزښت
هیڅ نه
هیڅ نه

تفصیل
تاسو باید د دې اختیار د فعالولو لپاره د سیسټولیک ځنډ راجستر فعال کړئ غوره کړئ.
د سیسټولیک ځنډ راجستر لپاره غیر متناسب روښانه سرچینه مشخص کوي. تاسو باید د دې اختیار د فعالولو لپاره د سیسټولیک ځنډ راجستر فعال کړئ غوره کړئ.
د سیسټولیک ځنډ راجستر لپاره همغږي روښانه سرچینه مشخصوي. تاسو باید د دې اختیار د فعالولو لپاره د سیسټولیک ځنډ راجستر فعال کړئ غوره کړئ.

8.6.7. د پایپ لاین ټب

جدول 36. د پایپ لاین ټب

د پیرامیټر پایپ لاین کولو ترتیب

IP تولید شوی پیرامیټر

ارزښت

ایا تاسو غواړئ د پایپ لاین راجستر داخل کړئ؟

gui_pipelining نه، هو

ډیفالټ ارزښت
نه

مهرباني وکړئ مشخص کړئ

ځنډ

د ځنډ ساعت شمیره

سایکلونه

هر ارزښت له 0 څخه 0 لوی

د ساعت د ننوتلو سرچینه څه ده؟

gui_input_late ncy_clock

CLOCK0، CLOCK1، CLOCK2

د غیر متناسب واضح ان پټ لپاره سرچینه څه ده؟

gui_input_late ncy_aclr

هیڅ نه ACLR0 ACLR1

د همغږي روښانه ان پټ لپاره سرچینه څه ده؟

gui_input_late ncy_sclr

هیڅ SCLR0 SCLR1

CLOCK0 هیڅ یو نه

تفصیل
هو وټاکئ ترڅو د ان پټ سیګنالونو ته د پایپ لاین راجستر اضافي کچې وړ کړئ. تاسو باید د 0 څخه ډیر ارزښت مشخص کړئ د مهربانۍ له مخې د دقیق ساعت دورې پیرامیټر شمیره مشخص کړئ.
د ساعت په دوره کې مطلوب ځنډ مشخص کوي. د پایپ لاین راجستر یوه کچه = د ساعت په دوره کې 1 ځنډ. تاسو باید هو انتخاب کړئ د دې لپاره چې ایا تاسو غواړئ د پایپ لاین راجستر داخل کړئ؟ د دې اختیار د فعالولو لپاره.
Clock0، Clock1 یا Clock2 وټاکئ ترڅو د پایپ لاین راجستر ان پټ ساعت سیګنال فعال او مشخص کړي. تاسو باید هو وټاکئ د دې لپاره چې ایا تاسو غواړئ د پایپ لاین راجستر داخل کړئ؟ د دې اختیار د فعالولو لپاره.
د اضافي پایپ لاین راجستر لپاره راجستر غیر متناسب روښانه سرچینه مشخصوي. تاسو باید هو انتخاب کړئ د دې لپاره چې ایا تاسو غواړئ د پایپ لاین راجستر داخل کړئ؟ د دې اختیار د فعالولو لپاره.
د اضافي پایپ لاین راجستر لپاره د راجستر سنکرونس روښانه سرچینه مشخصوي. تاسو باید هو انتخاب کړئ د دې لپاره چې ایا تاسو غواړئ د پایپ لاین راجستر داخل کړئ؟ د دې اختیار د فعالولو لپاره.

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 56

فیډبیک واستوئ

683490 | 2020.10.05 فیډبیک واستوئ

9. ALTMEMMULT (د حافظې پر بنسټ ثابت کوفیشینټ ضرب) IP کور

پاملرنه:

Intel د Intel Quartus Prime Pro Edition 20.3 نسخه کې د دې IP ملاتړ لرې کړی دی. که ستاسو په ډیزاین کې د IP کور په Intel Quartus Prime Pro Edition کې وسایل په نښه کړي، تاسو کولی شئ IP د LPM_MULT Intel FPGA IP سره بدل کړئ یا IP بیا تولید کړئ او د Intel Quartus Prime Standard Edition سافټویر په کارولو سره خپل ډیزاین تالیف کړئ.

د ALTMEMMULT IP کور د انټیل FPGAs کې موندل شوي onchip حافظې بلاکونو په کارولو سره د حافظې پراساس ضرب کونکي رامینځته کولو لپاره کارول کیږي (د M512 ، M4K ، M9K ، او MLAB حافظې بلاکونو سره). دا IP کور ګټور دی که تاسو د منطق عناصرو (LEs) یا وقف شوي ضرب سرچینو کې ضرب کونکي پلي کولو لپاره کافي سرچینې نلرئ.
د ALTMEMMULT IP کور یو همغږي فعالیت دی چې ساعت ته اړتیا لري. د ALTMEMMULT IP کور د ټاکل شوي پیرامیټونو او مشخصاتو سیټ لپاره د امکان تر ټولو کوچني تولید او ځنډ سره ضرب پلي کوي.
لاندې ارقام د ALTMEMMULT IP کور لپاره بندرونه ښیي.

شکل 21. د ALTMEMMULT بندرونه

ALTMEMMULT

ډاټا_ان[] sload_data coeff_in[]

پایله

sload_coeff

sclr ساعت
inst

د اړونده معلوماتو ځانګړتیاوې په 71 پاڼه کې

9.1. ځانګړتیاوې
د ALTMEMMULT IP کور لاندې ځانګړتیاوې وړاندې کوي: · یوازې د حافظې پراساس ضرب کونکي رامینځته کوي چې په کې موندل شوي آن چپ حافظې بلاکونو په کارولو سره
Intel FPGAs · د 1 بټونو ډیټا عرض ملاتړ کوي · د لاسلیک شوي او نه لاسلیک شوي ډیټا نمایش فارمیټ ملاتړ کوي · د ثابت تولید ځنډ سره پایپ لاین ملاتړ کوي

ISO 9001:2015 ثبت شوی

9. ALTMEMMULT (د حافظې پر بنسټ ثابت کوفیینټ ضرب) IP کور 683490 | ۲۰۲۰.۱۰.۰۵
· په تصادفي لاسرسي حافظه (RAM) کې ضرب ثابت ساتي
· د RAM بلاک ډول غوره کولو لپاره اختیار چمتو کوي
· د اختیاري همغږي روښانه او د بار کنټرول ان پټ بندرونو ملاتړ کوي
9.2. Verilog HDL پروټوټایپ
لاندې ویریلوګ HDL پروټوټایپ د ویریلوګ ډیزاین کې موقعیت لري File (.v) altera_mf.v په د eda ترکیب لارښود.
ماډل altmemmult #( پیرامیټر coeff_representation = "Signed"، parameter coefficient0 = "unused"، parameter data_representation = "Signed"، پیرامیټر intended_device_family = "نه کارول شوي"، پیرامیټر max_clock_cycles_per_result = 1 parameter = "_lock_respentation = 1، د پیرامیټر شمیره = 1. آټو"، پیرامیټر total_latency = 1، parameter width_c = 1، parameter width_d = 1، parameter width_r = 1، parameter width_s = 1، parameter lpm_type = "altmemmult"، پیرامیټر lpm_hint = "غیر استعمال شوی") (د تار ساعت، د انپټ تار: 0]coeff_in، د انپټ تار [width_d-1:0] data_in، output wire load_done، output wire [width_r-1:0] پایله، د تولید تار پایله_valid، د انپټ تار sclr، ان پټ تار [width_s-1:0] sel، input wire sload_coeff, input wire sload_data)/* ترکیب syn_black_box=1 */; endmodule
9.3. د VHDL اجزا اعلامیه
د VHDL جز اعالمیه د VHDL ډیزاین کې موقعیت لري File (.vhd) altera_mf_components.vhd په کې librariesvhdlaltera_mf لارښود.
د اجزا الټمرشمورټ عمومي := 0؛ ram_block_type:string := "AUTO"؛ total_lateency: طبيعي؛ width_c: طبيعي؛ width_d: طبيعي؛ width_r: طبيعي؛ width_s: طبيعي := 1؛ lpm_hint: string := "نه کارول شوي"؛ string_type:= "altmemmult"); port( clock: in std_logic; coeff_in: in std_logic_vector(width_c-1 down to 1) := (نور => '1')؛ data_in: په std_logic_vector کې(width_d-0 down to 0);

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 58

فیډبیک واستوئ

9. ALTMEMMULT (د حافظې پر بنسټ ثابت کوفیینټ ضرب) IP کور 683490 | ۲۰۲۰.۱۰.۰۵

load_done:out std_logic; پایله: بهر std_logic_vector(width_r-1 down to 0); پایله_وثیقه: بهر std_logic؛ sclr: in std_logic := '0'; sel: in std_logic_vector(width_s-1 down to 0) := (نور => '0')؛ sload_coeff: in std_logic := '0'; sload_data: in std_logic := '0'); پای برخه؛

۳. بندرونه

لاندې جدولونه د ALTMEMMULT IP کور لپاره د ننوتلو او محصول بندرونو لیست کوي.

جدول 37. ALTMEMMULT ان پټ بندرونه

د بندر نوم

اړین دی

تفصیل

ساعت

هو

ضرب ته د ساعت داخلول.

coeff_in[]

نه

د ضرب کوونکی لپاره د کوفیینټ ان پټ پورټ. د ان پټ پورټ اندازه د WIDTH_C پیرامیټر ارزښت پورې اړه لري.

ډاټا_ان[]

هو

ضرب ته د ډیټا ان پټ پورټ. د ان پټ پورټ اندازه د WIDTH_D پیرامیټر ارزښت پورې اړه لري.

sclr

نه

همغږي روښانه داخل. که نه کارول کیږي، ډیفالټ ارزښت فعال لوړ دی.

سیل [ ]

نه

ثابت کثافات انتخاب. د ننوتلو بندر اندازه په WIDTH_S پورې اړه لري

د پیرامیټر ارزښت.

sload_coeff

نه

د همغږي بار کوفیشینټ ان پټ پورټ. اوسنی ټاکل شوی کوفیینټ ارزښت د coeff_in ان پټ کې مشخص شوي ارزښت سره بدلوي.

sload_data

نه

د همغږي بار ډیټا ان پټ پورټ. سیګنال چې نوي ضرب عملیات مشخص کوي او هر موجوده ضرب عملیات لغوه کوي. که د MAX_CLOCK_CYCLES_PER_RESULT پیرامیټر د 1 ارزښت ولري، د sload_data ان پټ پورټ له پامه غورځول کیږي.

جدول 38. د ALTMEMMULT محصول پورټونه

د بندر نوم

اړین دی

تفصیل

پایله[]

هو

ضربی محصول بندر. د ان پټ پورټ اندازه د WIDTH_R پیرامیټر ارزښت پورې اړه لري.

پایله_درست

هو

په ګوته کوي کله چې محصول د بشپړ ضرب کولو معتبر پایله وي. که چیرې د MAX_CLOCK_CYCLES_PER_RESULT پیرامیټر د 1 ارزښت ولري، د پایلې_valid محصول پورټ نه کارول کیږي.

load_done

نه

په ګوته کوي کله چې نوي کوفینټ بار کول پای ته ورسوي. د load_done سیګنال ادعا کوي کله چې یو نوی کوفیینټ بار کول پای ته ورسوي. پرته لدې چې د load_done سیګنال لوړ وي ، هیڅ بل کوفیینټ ارزښت په حافظه کې نشي پورته کیدی.

9.5. پیرامیټونه

لاندې جدول د ALTMEMMULT IP کور لپاره پیرامیټونه لیست کوي.

جدول 39.
WIDTH_D WIDTH_C

د ALTMEMMULT پیرامیټونه
د پیرامیټر نوم

ډول ته اړتیا ده

تفصیل

انټیجر هو

د data_in[] پورټ عرض ټاکي.

انټیجر هو

د coeff_in[] پورټ عرض ټاکي. ادامه…

فیډبیک واستوئ

Intel FPGA Integer Arithmetic IP Cores کارن لارښود 59

9. ALTMEMMULT (د حافظې پر بنسټ ثابت کوفیینټ ضرب) IP کور 683490 | ۲۰۲۰.۱۰.۰۵

د پیرامیټر نوم WIDTH_R WIDTH

اسناد / سرچینې

د انټل FPGA انټیجر ریاضیاتي IP کورونه [pdf] د کارونکي لارښود
د FPGA انټیجر حسابي IP کورونه، د عددي حسابي IP کورونه، د حسابي IP کورونه، IP کورونه

حوالې

د کارن لارښود

د FPGA انټیجر حسابي IP کورونه

اسناد / سرچینې

حوالې

یو نظر پریږدئ

ځواب لغوه کړئ