Podręcznik użytkownika F Tile Serial Lite IV Intel FPGA IP

Zawartość ukrywać

F Tile Serial Lite IV Intel FPGA IP

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP
Zaktualizowano dla pakietu Intel® Quartus® Prime Design Suite: 22.1 Wersja IP: 5.0.0

Wersja online Prześlij opinię

UG-20324

ID: 683074 Wersja: 2022.04.28

Zawartość
Zawartość
1. Informacje o podręczniku użytkownika F-Tile Serial Lite IV Intel® FPGA IP……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………. 6 2.1. Informacje o wydaniu…………………………………………………………………………………..7 2.2. Obsługiwane funkcje…………………………………………………………………………….. 7 2.3. Poziom obsługi wersji IP……………………………………………………………………………..8 2.4. Obsługa stopni szybkości urządzenia…………………………………………………………………..8 2.5. Wykorzystanie zasobów i opóźnienie…………………………………………………………………9 2.6. Wydajność przepustowości ………………………………………………………………………………. 9
3. Pierwsze kroki……………………………………………………………………………………………. 11 3.1. Instalowanie i licencjonowanie rdzeni Intel FPGA IP………………………………………………… 11 3.1.1. Tryb oceny IP Intel FPGA………………………………………………………. 11 3.2. Określanie parametrów i opcji IP……………………………………………………… 14 3.3. Wygenerowano File Struktura……………………………………………………………………… 14 3.4. Symulacja rdzeni IP Intel FPGA………………………………………………………………… 16 3.4.1. Symulacja i weryfikacja projektu…………………………………………….. 17 3.5. Syntetyzowanie rdzeni IP w innych narzędziach EDA………………………………………………………. 17 3.6. Kompilacja pełnego projektu………………………………………………………………………..18
4. Opis funkcjonalny………………………………………………………………………………….. 19 4.1. Ścieżka danych TX………………………………………………………………………………………..20 4.1.1. Adapter TX MAC……………………………………………………………………….. 21 4.1.2. Wstawianie słowa kontrolnego (CW)…………………………………………………………… 23 4.1.3. TX CRC…………………………………………………………………………………28 4.1.4. Enkoder TX MII……………………………………………………………………….29 4.1.5. TX PCS i PMA……………………………………………………………………….. 30 4.2. Ścieżka danych RX……………………………………………………………………………………. 30 4.2.1. RX PCS i PMA……………………………………………………………………….. 31 4.2.2. Dekoder RX MII…………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………….. 31 4.2.4. RX Deskew…………………………………………………………………………….32 4.2.5. Demontaż RX CW……………………………………………………………………………35 4.3. Architektura zegara IP F-Tile Serial Lite IV Intel FPGA………………………………………. 36 4.4. Resetowanie i inicjalizacja łącza…………………………………………………………………..37 4.4.1. Sekwencja resetowania TX i inicjalizacji…………………………………………………. 38 4.4.2. Sekwencja resetowania RX i inicjalizacji…………………………………………………. 39 4.5. Obliczanie szybkości łącza i wydajności przepustowości…………………………………………….. 40
5. Parametry………………………………………………………………………………………………. 42
6. Sygnały interfejsu F-Tile Serial Lite IV Intel FPGA IP…………………………………………….. 44 6.1. Sygnały zegarowe……………………………………………………………………………………….44 6.2. Resetowanie sygnałów……………………………………………………………………………………… 44 6.3. Sygnały MAC……………………………………………………………………………………….. 45 6.4. Sygnały rekonfiguracyjne transceivera…………………………………………………………… 48 6.5. Sygnały PMA……………………………………………………………………………………….. 49

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 2

Wyślij opinię

Zawartość
7. Projektowanie z F-Tile Serial Lite IV Intel FPGA IP………………………………………………… 51 7.1. Resetuj wytyczne………………………………………………………………………………….. 51 7.2. Wytyczne dotyczące obsługi błędów………………………………………………………………………..51
8. Archiwa podręcznika użytkownika F-Tile Serial Lite IV Intel FPGA IP………………………………………. 52 9. Historia wersji dokumentu dla podręcznika użytkownika F-Tile Serial Lite IV Intel FPGA IP………53

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 3

683074 | 2022.04.28 Prześlij opinię

1. Informacje o podręczniku użytkownika F-Tile Serial Lite IV Intel® FPGA IP

W tym dokumencie opisano funkcje protokołu IP, opis architektury, kroki do wygenerowania i wytyczne dotyczące projektowania modułu F-Tile Serial Lite IV Intel® FPGA IP przy użyciu transceiverów F-tile w urządzeniach Intel AgilexTM.

Docelowa grupa odbiorców

Ten dokument jest przeznaczony dla następujących użytkowników:
· Architekci projektowi dokonali wyboru adresu IP na etapie planowania projektu na poziomie systemu
· Projektanci sprzętu podczas integrowania protokołu IP z projektem na poziomie systemu
· Inżynierowie ds. walidacji podczas faz symulacji na poziomie systemu i walidacji sprzętu

Powiązane dokumenty

W poniższej tabeli wymieniono inne dokumenty referencyjne związane z modułem F-Tile Serial Lite IV Intel FPGA IP.

Tabela 1.

Powiązane dokumenty

Odniesienie

F-Tile Serial Lite IV Intel FPGA IP Design Example Podręcznik użytkownika

Karta danych urządzenia Intel Agilex

Opis
Ten dokument zawiera wskazówki dotyczące generacji, użytkowania i opis funkcjonalny układu F-Tile Serial Lite IV Intel FPGA IP, npampplików w urządzeniach Intel Agilex.
Ten dokument opisuje charakterystykę elektryczną, charakterystykę przełączania, specyfikacje konfiguracji i taktowanie urządzeń Intel Agilex.

Tabela 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Akronimy i lista akronimów w słowniku
Akronim

Słowo kontrolne rozszerzenia Reed-Solomon Korekcja błędów w przód Fizyczne podłączenie nośnika Nadajnik Odbiornik Impuls-AmpModulacja litude 4-poziomowa, bez powrotu do zera

dalszy…

Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i półprzewodników zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian w dowolnych produktach i usługach w dowolnym czasie bez powiadomienia. Firma Intel nie ponosi żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klienci firmy Intel powinni uzyskać najnowszą wersję specyfikacji urządzeń przed poleganiem na jakichkolwiek opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi. *Inne nazwy i marki mogą być przedmiotem praw osób trzecich.

Zarejestrowany zgodnie z ISO 9001: 2015

1. Informacje o F-Tile Serial Lite IV Intel® FPGA IP Podręcznik użytkownika 683074 | 2022.04.28

PCS MII XGMII

Akronim

Rozszerzenie Kodowanie fizyczne Podwarstwa Niezależny od mediów Interfejs 10-gigabitowy niezależny od mediów

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 5

683074 | 2022.04.28 Prześlij opinię

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Rysunek 1.

F-Tile Serial Lite IV Intel FPGA IP nadaje się do transmisji danych o dużej przepustowości w zastosowaniach typu chip-chip, płyta-płytka i płyta montażowa.

Karta F-Tile Serial Lite IV Intel FPGA IP zawiera kontrolę dostępu do nośnika (MAC), podwarstwę kodowania fizycznego (PCS) i bloki przyłączania nośnika fizycznego (PMA). IP obsługuje prędkość przesyłania danych do 56 Gb/s na linię przy maksymalnie czterech ścieżkach PAM4 lub 28 Gb/s na linię przy maksymalnie 16 ścieżkach NRZ. Ten adres IP oferuje dużą przepustowość, niski narzut ramek, małą liczbę wejść/wyjść i obsługuje wysoką skalowalność zarówno pod względem liczby pasów, jak i szybkości. Ten adres IP można również łatwo rekonfigurować, obsługując szeroki zakres szybkości transmisji danych w trybie Ethernet PCS transceivera F-tile.

Ten adres IP obsługuje dwa tryby transmisji:
· Tryb podstawowy – jest to tryb czystego przesyłania strumieniowego, w którym dane są wysyłane bez początku pakietu, pustego cyklu i końca pakietu w celu zwiększenia przepustowości. IP przyjmuje pierwsze ważne dane jako początek serii.
· Tryb pełny – jest to tryb przesyłania pakietów. W tym trybie adres IP wysyła serię i cykl synchronizacji na początku i na końcu pakietu jako ograniczniki.

Schemat blokowy wysokiego poziomu F-Tile Serial Lite IV

Interfejs strumieniowy Avalon TX

F-Tile Serial Lite IV Intel FPGA IP
MACTX
TX USRIF_CTRL

64*n bitów linii (tryb NRZ)/ 2*n bitów linii (tryb PAM4)

TX MAC

WKŁADKA adaptera

KODOWANIE MII

Niestandardowe szt

TX szt

TX MII

SCRAMBLER KODOWANIA EMIB FEC

Teksas PMA

n Bity pasów (tryb PAM4)/ n Bity pasów (tryb NRZ)
Interfejs szeregowy TX

Interfejs strumieniowy Avalon RX
64*n bitów linii (tryb NRZ)/ 2*n bitów linii (tryb PAM4)

RX szt

CW RMV

ZNIEKSZTAŁCENIE

MII

& WYRÓWNUJ DEKODOWANIE

RX MII

EMIB

Synchronizacja bloków dekodujących i deszyfrator FEC

RX-PMA

Społeczna odpowiedzialność biznesu

2n bitów linii (tryb PAM4)/n bitów linii (tryb NRZ) Interfejs szeregowy RX
Konfiguracja rejestru interfejsu mapowanego na pamięć Avalon

Legenda

Miękka logika

Twarda logika

Zarejestrowany zgodnie z ISO 9001: 2015

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Możesz wygenerować projekt F-Tile Serial Lite IV Intel FPGA IP npamples, aby dowiedzieć się więcej o funkcjach protokołu IP. Patrz F-Tile Serial Lite IV Intel FPGA IP Design Example Podręcznik użytkownika.
Powiązane informacje · Opis funkcjonalny na stronie 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Podręcznik użytkownika

2.1. Informacje o wydaniu

Wersje Intel FPGA IP są zgodne z wersjami oprogramowania Intel Quartus® Prime Design Suite do wersji 19.1. Począwszy od oprogramowania Intel Quartus Prime Design Suite w wersji 19.2, Intel FPGA IP ma nowy schemat wersjonowania.

Numer wersji Intel FPGA IP (XYZ) może się zmieniać z każdą wersją oprogramowania Intel Quartus Prime. Zmiana w:

· X oznacza poważną rewizję Paktu Uczciwości. Jeśli aktualizujesz oprogramowanie Intel Quartus Prime, musisz zregenerować adres IP.
· Y wskazuje, że adres IP zawiera nowe funkcje. Wygeneruj ponownie swój adres IP, aby uwzględnić te nowe funkcje.
· Z oznacza, że IP zawiera drobne zmiany. Wygeneruj ponownie swój adres IP, aby uwzględnić te zmiany.

Tabela 3.

Informacje o wydaniu F-Tile Serial Lite IV Intel FPGA IP

Pozycja Wersja IP Wersja Intel Quartus Prime Data wydania Kod zamówieniowy

5.0.0 22.1 2022.04.28 IP-SLITE4F

Opis

2.2. Obsługiwane funkcje
Poniższa tabela zawiera listę funkcji dostępnych w F-Tile Serial Lite IV Intel FPGA IP:

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Tabela 4.

Funkcje F-Tile Serial Lite IV Intel FPGA IP

Funkcja

Opis

Przesyłanie danych

· Dla trybu PAM4:
— FHT obsługuje tylko 56.1, 58 i 116 Gb/s na linię przy maksymalnie 4 liniach.
— FGT obsługuje prędkość do 58 Gb/s na linię przy maksymalnie 12 liniach.
Więcej szczegółów na temat obsługiwanych szybkości transmisji danych transiwera w trybie PAM18 można znaleźć w Tabeli 42 na stronie 4.
· Dla trybu NRZ:
— FHT obsługuje tylko 28.05 i 58 Gb/s na linię przy maksymalnie 4 liniach.
— FGT obsługuje prędkość do 28.05 Gb/s na linię przy maksymalnie 16 liniach.
Więcej szczegółów na temat obsługiwanych szybkości transmisji danych transiwera dla trybu NRZ można znaleźć w Tabeli 18 na stronie 42.
· Obsługuje tryb ciągłego przesyłania strumieniowego (podstawowy) lub pakietowy (pełny).
· Obsługuje pakiety ramkowe o niskim narzucie.
· Obsługuje transfer szczegółowości bajtów dla każdego rozmiaru serii.
· Obsługuje inicjowane przez użytkownika lub automatyczne wyrównywanie pasa.
· Obsługuje programowalny okres wyrównania.

PCS

· Wykorzystuje logikę twardego protokołu IP, która łączy się z transceiverami Intel Agilex F-tile w celu redukcji zasobów logiki miękkiej.
· Obsługuje tryb modulacji PAM4 dla specyfikacji 100GBASE-KP4. W tym trybie modulacji RS-FEC jest zawsze włączony.
· Obsługuje NRZ z opcjonalnym trybem modulacji RS-FEC.
· Obsługuje dekodowanie kodowania 64b/66b.

Wykrywanie i obsługa błędów

· Obsługuje sprawdzanie błędów CRC na ścieżkach danych TX i RX. · Obsługuje sprawdzanie błędów łącza RX. · Obsługuje wykrywanie błędów RX PCS.

Interfejsy

· Obsługuje tylko transfer pakietów w trybie pełnego dupleksu z niezależnymi łączami.
· Wykorzystuje połączenie punkt-punkt z wieloma urządzeniami FPGA z niskimi opóźnieniami w transferze.
· Obsługuje polecenia zdefiniowane przez użytkownika.

2.3. Poziom obsługi wersji protokołu IP

Oprogramowanie Intel Quartus Prime i obsługa urządzeń Intel FPGA dla F-Tile Serial Lite IV Intel FPGA IP jest następująca:

Tabela 5.

Wersja protokołu IP i poziom wsparcia

Intel Quartus Prime 22.1

Urządzenie Intel Agilex F-tile transceivery

Projekt sprzętu do kompilacji wersji IP i symulacji

5.0.0

2.4. Obsługa stopni szybkości urządzenia
F-Tile Serial Lite IV Intel FPGA IP obsługuje następujące stopnie szybkości dla urządzeń Intel Agilex F-tile: · Stopień szybkości transceivera: -1, -2 i -3 · Stopień szybkości rdzenia: -1, -2 i - 3

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 8

Wyślij opinię

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Informacje powiązane
Arkusz danych urządzenia Intel Agilex Więcej informacji na temat obsługiwanej szybkości transmisji danych w transceiverach Intel Agilex F-tile.

2.5. Wykorzystanie zasobów i opóźnienie

Zasoby i opóźnienia dla F-Tile Serial Lite IV Intel FPGA IP zostały uzyskane z oprogramowania Intel Quartus Prime Pro Edition w wersji 22.1.

Tabela 6.

Wykorzystanie zasobów IP Intel Agilex F-Tile Serial Lite IV Intel FPGA
Pomiar opóźnienia opiera się na opóźnieniu w obie strony od wejścia rdzenia TX do wyjścia rdzenia RX.

Typ transceivera

Wariant

Liczba pasów danych Tryb RS-FEC ALM

Opóźnienie (cykl zegara rdzenia TX)

FGT

28.05 Gb/s NRZ 16

Podstawowy Niepełnosprawny 21,691 65 XNUMX

Pełna niepełnosprawność 22,135 65 XNUMX

Podstawowe włączone 21,915 189 XNUMX

Pełne włączone 22,452 189 XNUMX

58 Gb/s PAM4 12

Podstawowe włączone 28,206 146 XNUMX

Pełne włączone 30,360 146 XNUMX

FHT

58 Gb/s NRZ

Podstawowe włączone 15,793 146 XNUMX

Pełne włączone 16,624 146 XNUMX

58 Gb/s PAM4 4

Podstawowe włączone 15,771 154 XNUMX

Pełne włączone 16,611 154 XNUMX

116 Gb/s PAM4 4

Podstawowe włączone 21,605 128 XNUMX

Pełne włączone 23,148 128 XNUMX

2.6. Wydajność przepustowości

Tabela 7.

Wydajność pasma

Zmienne Tryb nadajnika-odbiornika

PAM4

Tryb przesyłania strumieniowego RS-FEC

Pełne włączone

Podstawowe włączone

Szybkość transmisji interfejsu szeregowego w Gb/s (RAW_RATE)
Rozmiar serii przelewu w liczbie słów (BURST_SIZE) (1)
Okres wyrównania w cyklu zegara (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Ustawienia

NRZ

Pełny

Wyłączony

Włączony

28.0

2,048

4,096

Podstawowy Niepełnosprawny 28.0

Włączono 28.0

4,194,304

4,096

4,096 ciąg dalszy…

(1) BURST_SIZE dla trybu podstawowego zbliża się do nieskończoności, dlatego używana jest duża liczba.

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Zmienne

Ustawienia

Kodowanie 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Narzut rozmiaru serii w liczbie słów (BURST_SIZE_OVHD)

2 2 (XNUMX)

0 3 (XNUMX)

2 2 (XNUMX)

0 3 (XNUMX)

Okres znacznika wyrównania 81,915 XNUMX w cyklu zegara (ALIGN_MARKER_PERIOD)

81,915

81,916

Szerokość znacznika wyrównania w 5

cykl zegara

(ALIGN_MARKER_WIDTH)

Wydajność przepustowości (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Efektywna szybkość (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Maksymalna częstotliwość zegara użytkownika (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Powiązane informacje Obliczanie szybkości łącza i wydajności przepustowości na stronie 40

(2) W trybie pełnym rozmiar BURST_SIZE_OVHD obejmuje sparowane słowa kontrolne START/END w strumieniu danych.
(3) W trybie podstawowym BURST_SIZE_OVHD wynosi 0, ponieważ podczas przesyłania strumieniowego nie ma START/END.
(4) Aby obliczyć wydajność przepustowości, zobacz Obliczenia szybkości łącza i wydajności przepustowości.
(5) Aby obliczyć efektywną szybkość, zobacz Obliczanie szybkości łącza i wydajności przepustowości.
(6) Aby obliczyć maksymalną częstotliwość zegara użytkownika, zobacz Obliczanie szybkości łącza i wydajności pasma.

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 10

Wyślij opinię

683074 | 2022.04.28 Prześlij opinię

3. Rozpoczęcie pracy

3.1. Instalowanie i licencjonowanie rdzeni IP Intel FPGA

Instalacja oprogramowania Intel Quartus Prime obejmuje bibliotekę Intel FPGA IP. Ta biblioteka zapewnia wiele przydatnych rdzeni IP do użytku produkcyjnego bez konieczności posiadania dodatkowej licencji. Niektóre rdzenie Intel FPGA IP wymagają zakupu osobnej licencji do użytku produkcyjnego. Tryb oceny Intel FPGA IP umożliwia ocenę licencjonowanych rdzeni Intel FPGA IP w symulacji i sprzęcie, przed podjęciem decyzji o zakupie pełnej licencji na produkcyjny rdzeń IP. Pełną licencję produkcyjną na licencjonowane rdzenie Intel IP należy zakupić dopiero po ukończeniu testów sprzętu i przygotowaniu do użycia adresu IP w środowisku produkcyjnym.

Oprogramowanie Intel Quartus Prime domyślnie instaluje rdzenie IP w następujących lokalizacjach:

Rysunek 2.

Ścieżka instalacji IP Core
intelFPGA(_pro) quartus – Zawiera oprogramowanie Intel Quartus Prime ip – Zawiera bibliotekę Intel FPGA IP i rdzenie IP innych firm altera – Zawiera kod źródłowy biblioteki Intel FPGA IP – Zawiera źródło IP Intel FPGA files

Tabela 8.

Lokalizacje instalacji rdzenia IP

Lokalizacja

Oprogramowanie

:intelFPGA_proquartusipaltera

Wersja Intel Quartus Prime Pro

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platforma Windows* Linux*

Notatka:

Oprogramowanie Intel Quartus Prime nie obsługuje spacji w ścieżce instalacyjnej.

3.1.1. Tryb oceny IP Intel FPGA
Bezpłatny tryb oceny Intel FPGA IP umożliwia ocenę licencjonowanych rdzeni Intel FPGA IP w symulacji i sprzęcie przed zakupem. Tryb oceny IP Intel FPGA obsługuje następujące oceny bez dodatkowej licencji:
· Symuluj zachowanie licencjonowanego rdzenia Intel FPGA IP w swoim systemie. · Szybko i łatwo sprawdź funkcjonalność, rozmiar i szybkość rdzenia IP. · Generowanie programowania urządzeń ograniczonego czasowo files dla projektów zawierających rdzenie IP. · Zaprogramuj urządzenie za pomocą rdzenia IP i zweryfikuj projekt sprzętowo.

Zarejestrowany zgodnie z ISO 9001: 2015

3. Rozpoczęcie pracy
683074 | 2022.04.28
Tryb oceny IP Intel FPGA obsługuje następujące tryby pracy:
· Tethered – umożliwia uruchamianie projektu zawierającego licencjonowany adres IP Intel FPGA na czas nieokreślony z połączeniem pomiędzy płytą główną a komputerem głównym. Tryb tetheringu wymaga szeregowej wspólnej grupy testowej (JTAG) kabel podłączony pomiędzy złączem JTAG port na płycie głównej i komputer hosta, na którym działa programator Intel Quartus Prime Programmer na czas okresu oceny sprzętu. Programista wymaga jedynie minimalnej instalacji oprogramowania Intel Quartus Prime i nie potrzebuje licencji Intel Quartus Prime. Komputer host kontroluje czas oceny, wysyłając okresowy sygnał do urządzenia za pośrednictwem złącza JTAG Port. Jeśli wszystkie licencjonowane rdzenie IP w projekcie obsługują tryb tetheringu, czas oceny biegnie do momentu wygaśnięcia dowolnej oceny rdzenia IP. Jeśli wszystkie rdzenie IP obsługują nieograniczony czas oceny, urządzenie nie przekroczy limitu czasu.
· Bez ograniczeń – umożliwia uruchamianie projektu zawierającego licencjonowany adres IP przez ograniczony czas. Rdzeń IP powraca do trybu swobodnego, jeśli urządzenie odłączy się od komputera-hosta, na którym działa oprogramowanie Intel Quartus Prime. Rdzeń IP powraca również do trybu swobodnego, jeśli jakikolwiek inny licencjonowany rdzeń IP w projekcie nie obsługuje trybu tetheringu.
Kiedy upłynie czas oceny dowolnego licencjonowanego IP Intel FPGA w projekcie, projekt przestaje działać. Wszystkie rdzenie IP korzystające z trybu oceny IP Intel FPGA przekroczą limit czasu jednocześnie, gdy upłynie limit czasu dowolnego rdzenia IP w projekcie. Po upływie czasu oceny należy przeprogramować urządzenie FPGA przed kontynuowaniem weryfikacji sprzętu. Aby rozszerzyć wykorzystanie rdzenia IP do celów produkcyjnych, należy zakupić pełną licencję produkcyjną na rdzeń IP.
Zanim będziesz mógł wygenerować nieograniczone programowanie urządzenia, musisz zakupić licencję i wygenerować klucz licencyjny pełnej wersji produkcyjnej file. W trybie oceny IP Intel FPGA kompilator generuje jedynie programowanie urządzenia ograniczone czasowo file ( _time_limited.sof), który wygasa po upływie terminu.

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 12

Wyślij opinię

3. Pierwsze kroki 683074 | 2022.04.28

Rysunek 3.

Przebieg trybu oceny IP Intel FPGA
Zainstaluj oprogramowanie Intel Quartus Prime z biblioteką Intel FPGA IP

Parametryzacja i tworzenie instancji licencjonowanego rdzenia IP Intel FPGA

Sprawdź adres IP w obsługiwanym symulatorze

Skompiluj projekt w oprogramowaniu Intel Quartus Prime

Wygeneruj ograniczone czasowo programowanie urządzenia File

Zaprogramuj urządzenie Intel FPGA i sprawdź działanie na płycie
Nie masz adresu IP gotowego do użytku produkcyjnego?
Tak Kup pełną produkcję
Licencja IP

Notatka:

Uwzględnij licencjonowany adres IP w produktach komercyjnych
Informacje na temat kroków parametryzacji i szczegółów implementacji można znaleźć w podręczniku użytkownika każdego rdzenia IP.
Firma Intel licencjonuje rdzenie IP na stanowisko i na czas nieokreślony. Opłata licencyjna obejmuje pierwszy rok konserwacji i wsparcia. Aby otrzymywać aktualizacje, poprawki błędów i pomoc techniczną po pierwszym roku, należy odnowić umowę serwisową. Przed wygenerowaniem oprogramowania należy zakupić pełną licencję produkcyjną na rdzenie Intel FPGA IP, które wymagają licencji produkcyjnej filez których możesz korzystać przez nieograniczony czas. W trybie oceny IP Intel FPGA kompilator generuje jedynie programowanie urządzenia ograniczone czasowo file ( _time_limited.sof), który wygasa po upływie terminu. Aby uzyskać produkcyjne klucze licencyjne, odwiedź Centrum licencjonowania samoobsługowego Intel FPGA.
Umowy licencyjne na oprogramowanie Intel FPGA regulują instalację i użytkowanie licencjonowanych rdzeni IP, oprogramowania projektowego Intel Quartus Prime oraz wszystkich nielicencjonowanych rdzeni IP.

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 13

3. Pierwsze kroki 683074 | 2022.04.28
Powiązane informacje · Centrum pomocy technicznej dotyczącej licencjonowania Intel FPGA · Wprowadzenie do instalacji i licencjonowania oprogramowania Intel FPGA
3.2. Określanie parametrów i opcji IP
Edytor parametrów IP pozwala szybko skonfigurować niestandardową odmianę adresu IP. Wykonaj poniższe kroki, aby określić opcje i parametry protokołu IP w oprogramowaniu Intel Quartus Prime Pro Edition.
1. Jeśli nie masz jeszcze projektu Intel Quartus Prime Pro Edition, w którym chcesz zintegrować swój F-Tile Serial Lite IV Intel FPGA IP, musisz go utworzyć. A. W wersji Intel Quartus Prime Pro Edition kliknij File Kreator nowego projektu, aby utworzyć nowy projekt Quartus Prime lub File Otwórz projekt, aby otworzyć istniejący projekt Quartus Prime. Kreator poprosi o określenie urządzenia. B. Określ rodzinę urządzeń Intel Agilex i wybierz produkcyjne urządzenie typu F-tile, które spełnia wymagania dotyczące klasy szybkości dla protokołu IP. C. Kliknij Zakończ.
2. W katalogu IP znajdź i wybierz F-Tile Serial Lite IV Intel FPGA IP. Pojawi się okno Nowa zmiana adresu IP.
3. Określ nazwę najwyższego poziomu dla nowej niestandardowej odmiany adresu IP. Edytor parametrów zapisuje ustawienia zmiany adresu IP w pliku file o nazwie .ip.
4. Kliknij OK. Pojawi się edytor parametrów. 5. Określ parametry odmiany adresu IP. Więcej informacji można znaleźć w sekcji Parametry
informacje o parametrach F-Tile Serial Lite IV Intel FPGA IP. 6. Opcjonalnie wygenerowanie stanowiska symulacyjnego lub kompilacji i projektu sprzętu
example, postępuj zgodnie z instrukcjami zawartymi w przykładzie projektowymample Podręcznik użytkownika. 7. Kliknij opcję Generuj HDL. Pojawi się okno dialogowe Generowanie. 8. Określ wyjście file opcje generowania, a następnie kliknij Generuj. Odmiana IP
filegenerujemy zgodnie z Twoimi specyfikacjami. 9. Kliknij Zakończ. Edytor parametrów dodaje plik .ip najwyższego poziomu file do prądu
projekt automatycznie. Jeśli zostanie wyświetlony monit o ręczne dodanie pliku .ip file do projektu, kliknij opcję Dodaj/Usuń projekt Files w programie Project, aby dodać file. 10. Po wygenerowaniu i utworzeniu instancji odmiany adresu IP dokonaj odpowiedniego przypisania pinów, aby połączyć porty i ustaw odpowiednie parametry RTL dla poszczególnych instancji.
Powiązane informacje Parametry na stronie 42
3.3. Wygenerowano File Struktura
Oprogramowanie Intel Quartus Prime Pro Edition generuje następujące dane wyjściowe protokołu IP file struktura.
Aby uzyskać informacje na temat file konstrukcja projektu npample, patrz F-Tile Serial Lite IV Intel FPGA IP Design Example Podręcznik użytkownika.

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 14

Wyślij opinię

3. Pierwsze kroki 683074 | 2022.04.28

Rysunek 4. Wygenerowany adres IP Intel FPGA F-Tile Serial Lite IV Files
.ip – integracja IP file

Zmiana adresu IP files

_ Zmiana adresu IP files

example_design

.cmp – deklaracja komponentu VHDL file _bb.v – Synteza czarnej skrzynki Verilog HDL EDA file _inst.v i .vhd – Sampszablony instancji .xml – raport XML file

Examplokalizacja pliku dla projektu rdzenia IP, npample fileS. Domyślna lokalizacja to npample_design, ale zostaniesz poproszony o podanie innej ścieżki.

.qgsimc – wyświetla listę parametrów symulacji wspierających regenerację przyrostową .qgsynthc – wyświetla listę parametrów syntezy wspierających regenerację przyrostową

.qip – wyświetla listę syntezy IP files

_generacja.rpt- raport generacji IP

.sopcinfo — integracja łańcucha narzędzi programowych file .html- Dane mapy połączeń i pamięci

.csv – przypisanie pinów file

.spd – łączy indywidualne skrypty symulacyjne

Symulacja sim files

synteza IP syntezy files

.v Symulacja na najwyższym poziomie file

.v Synteza IP na najwyższym poziomie file

Skrypty symulatora

Biblioteki podrdzeniowe

syntezator
Synteza podrdzeniowa files

symulator
Symulacja podrdzeniowa files

Tabela 9.

Wygenerowano F-Tile Serial Lite IV Intel FPGA IP Files

File Nazwa

Opis

.ip

System Platform Designer lub odmiana IP najwyższego poziomu file. to nazwa nadana odmianie adresu IP.

.cmp

Deklaracja komponentu VHDL (.cmp) file jest tekstem file który zawiera lokalne definicje ogólne i definicje portów, których można użyć w projekcie VHDL files.

.html

Raport zawierający informacje o połączeniu, mapę pamięci pokazującą adres każdego urządzenia podrzędnego w odniesieniu do każdego urządzenia nadrzędnego, do którego jest ono podłączone, oraz przypisania parametrów.

_generacja.rpt

Dziennik generowania IP lub Platform Designer file. Podsumowanie wiadomości podczas generowania IP.

.qgsimc

Wyświetla listę parametrów symulacji obsługujących regenerację przyrostową.

.qgsynthc

Wyświetla listę parametrów syntezy obsługujących regenerację przyrostową.

.qip

Zawiera wszystkie wymagane informacje o komponencie IP do integracji i kompilacji komponentu IP w oprogramowaniu Intel Quartus Prime.
dalszy…

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 15

3. Pierwsze kroki 683074 | 2022.04.28

File Nazwa .sopcinfo
.csv .spd _bb.v _inst.v lub _inst.vhd .regmap
.svd
.v lub .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Opis
Opisuje połączenia i parametryzację komponentów IP w systemie Platform Designer. Możesz analizować jego zawartość, aby uzyskać wymagania podczas opracowywania sterowników oprogramowania dla komponentów IP. Wykorzystują to narzędzia niższego szczebla, takie jak łańcuch narzędzi Nios® II file. .sopcinfo file i system.h file generowane dla łańcucha narzędzi Nios II zawierają informacje o mapie adresowej dla każdego urządzenia podrzędnego względem każdego urządzenia nadrzędnego, które uzyskuje dostęp do urządzenia podrzędnego. Różne urządzenia nadrzędne mogą mieć inną mapę adresową, aby uzyskać dostęp do określonego komponentu podrzędnego.
Zawiera informacje o stanie aktualizacji składnika IP.
Wymagane dane wejściowe file dla ip-make-simscript do generowania skryptów symulacyjnych dla obsługiwanych symulatorów. .spd file zawiera listę files wygenerowane do symulacji wraz z informacjami o pamięciach, które można zainicjować.
Możesz użyć czarnej skrzynki Verilog (_bb.v) file jako pustą deklarację modułu do wykorzystania jako czarna skrzynka.
HDL npampszablon instancji pliku. Możesz skopiować i wkleić zawartość tego file do twojego HDL file aby utworzyć instancję odmiany IP.
Jeśli adres IP zawiera informacje rejestracyjne, .regmap file generuje. Mapa regmap file opisuje informacje o mapach rejestrów interfejsów master i slave. Ten file uzupełnia plik .sopcinfo file poprzez podanie bardziej szczegółowych informacji rejestrowych o systemie. Umożliwia to wyświetlanie rejestru viewi konfigurowalne przez użytkownika statystyki w konsoli systemowej.
Umożliwia narzędziom do debugowania systemu z procesorem twardym (HPS). view mapy rejestrów urządzeń peryferyjnych podłączonych do HPS w systemie Platform Designer. Podczas syntezy plik .svd files dla interfejsów slave widocznych dla masterów konsoli systemowej są przechowywane w pliku .sof file w sekcji debugowania. Konsola systemowa odczytuje tę sekcję, do której Projektant platformy może wysyłać zapytania o informacje o mapie rejestrów. W przypadku urządzeń podrzędnych systemu Projektant platformy może uzyskać dostęp do rejestrów według nazwy.
HDL files, które tworzą instancję każdego podmodułu lub podrzędnego adresu IP na potrzeby syntezy lub symulacji.
Zawiera skrypt ModelSim*/QuestaSim* msim_setup.tcl umożliwiający skonfigurowanie i uruchomienie symulacji.
Zawiera skrypt powłoki vcs_setup.sh umożliwiający skonfigurowanie i uruchomienie symulacji VCS*. Zawiera skrypt powłoki vcsmx_setup.sh i synopsys_sim.setup file aby skonfigurować i uruchomić symulację VCS MX.
Zawiera skrypt powłoki xcelium_setup.sh i inne ustawienia files, aby skonfigurować i uruchomić symulację Xcelium*.
Zawiera HDL files dla podmodułów IP.
Dla każdego wygenerowanego podrzędnego katalogu IP Platform Designer generuje podkatalogi synth/ i sim/.

3.4. Symulacja rdzeni IP Intel FPGA
Oprogramowanie Intel Quartus Prime obsługuje symulację RTL rdzenia IP w określonych symulatorach EDA. Generowanie adresu IP opcjonalnie tworzy symulację files, w tym funkcjonalny model symulacyjny, dowolne stanowisko testowe (lub npample design) oraz specyficzne dla dostawcy skrypty konfiguracyjne symulatora dla każdego rdzenia IP. Możesz użyć funkcjonalnego modelu symulacyjnego i dowolnego stanowiska testowego lub npampprojekt pliku do symulacji. Dane wyjściowe generowania adresu IP mogą również zawierać skrypty do kompilowania i uruchamiania dowolnego środowiska testowego. Skrypty wyświetlają listę wszystkich modeli lub bibliotek wymaganych do symulacji rdzenia IP.

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 16

Wyślij opinię

3. Pierwsze kroki 683074 | 2022.04.28

Oprogramowanie Intel Quartus Prime zapewnia integrację z wieloma symulatorami i obsługuje wiele przebiegów symulacji, w tym własne przebiegi symulacji oparte na skryptach i niestandardowe. Niezależnie od tego, który przepływ wybierzesz, symulacja rdzenia IP obejmuje następujące kroki:
1. Wygeneruj IP HDL, testbench (lub npample design) i skrypt konfiguracyjny symulatora files.
2. Skonfiguruj środowisko symulatora i wszelkie skrypty symulacyjne.
3. Skompilować biblioteki modeli symulacyjnych.
4. Uruchom symulator.

3.4.1. Symulacja i weryfikacja projektu

Domyślnie edytor parametrów generuje skrypty specyficzne dla symulatora zawierające polecenia do kompilowania, opracowywania i symulowania modeli Intel FPGA IP i biblioteki modeli symulacyjnych fileS. Możesz skopiować polecenia do skryptu środowiska testowego symulacji lub je edytować files, aby dodać polecenia do kompilowania, opracowywania i symulowania projektu i środowiska testowego.

Tabela 10. Skrypty symulacyjne Intel FPGA IP Core

Symulator

File Informator

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCSMX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Skrypt msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Syntetyzowanie rdzeni IP w innych narzędziach EDA
Opcjonalnie użyj innego obsługiwanego narzędzia EDA, aby zsyntetyzować projekt zawierający rdzenie IP Intel FPGA. Kiedy generujesz syntezę rdzenia IP files do użytku z narzędziami do syntezy EDA innych firm, można utworzyć listę sieci szacowania obszaru i czasu. Aby włączyć generowanie, podczas dostosowywania odmiany adresu IP włącz opcję Utwórz szacunki czasu i zasobów dla narzędzi do syntezy EDA innych firm.
Lista sieci szacowania obszaru i czasu opisuje łączność i architekturę rdzenia IP, ale nie zawiera szczegółów na temat prawdziwej funkcjonalności. Informacje te umożliwiają niektórym narzędziom syntezy innych firm lepsze szacowanie obszaru i czasu raportowania. Ponadto narzędzia do syntezy mogą wykorzystywać informacje o taktowaniu w celu osiągnięcia optymalizacji opartej na taktowaniu i poprawy jakości wyników.
Oprogramowanie Intel Quartus Prime generuje plik _syn.v lista sieci file w formacie Verilog HDL, niezależnie od wyjścia file określonym przez Ciebie formacie. Jeśli używasz tej listy sieci do syntezy, musisz dołączyć opakowanie rdzenia IP file .v lub .vhd w projekcie Intel Quartus Prime.

(7) Jeśli nie skonfigurowałeś opcji narzędzia EDA – która umożliwia uruchamianie symulatorów EDA innych firm z oprogramowania Intel Quartus Prime – uruchom ten skrypt w konsoli Tcl symulatora ModelSim lub QuestaSim (nie w oprogramowaniu Intel Quartus Prime Tcl, konsola), aby uniknąć błędów.

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 17

3. Pierwsze kroki 683074 | 2022.04.28
3.6. Kompilacja pełnego projektu
Aby skompilować swój projekt, możesz użyć polecenia Rozpocznij kompilację w menu Przetwarzanie w oprogramowaniu Intel Quartus Prime Pro Edition.

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 18

Wyślij opinię

683074 | 2022.04.28 Prześlij opinię

4. Opis funkcjonalny

Rysunek 5.

F-Tile Serial Lite IV Intel FPGA IP składa się z komputerów MAC i Ethernet. MAC komunikuje się z niestandardowym PCS poprzez interfejsy MII.

IP obsługuje dwa tryby modulacji:
· PAM4 – zapewnia wybór od 1 do 12 pasów. IP zawsze tworzy instancję dwóch kanałów PCS dla każdej linii w trybie modulacji PAM4.
· NRZ – zapewnia wybór od 1 do 16 pasów ruchu.

Każdy tryb modulacji obsługuje dwa tryby danych:
· Tryb podstawowy – jest to tryb czystego przesyłania strumieniowego, w którym dane są wysyłane bez początku pakietu, pustego cyklu i końca pakietu w celu zwiększenia przepustowości. IP przyjmuje pierwsze ważne dane jako początek serii.

Przesyłanie danych w trybie podstawowym tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Zarejestrowany zgodnie z ISO 9001: 2015

4. Opis funkcjonalny 683074 | 2022.04.28

Rysunek 6.

· Tryb pełny – jest to transfer danych w trybie pakietowym. W tym trybie adres IP wysyła serię i cykl synchronizacji na początku i na końcu pakietu jako ograniczniki.

Przesyłanie danych w trybie pełnym tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Powiązane informacje · F-Tile Serial Lite IV Intel FPGA IP Overview na stronie 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Podręcznik użytkownika

4.1. Ścieżka danych TX
Ścieżka danych TX składa się z następujących elementów: · Adapter MAC · Blok wstawiania słowa sterującego · CRC · Koder MII · Blok PCS · Blok PMA

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 20

Wyślij opinię

4. Opis funkcjonalny 683074 | 2022.04.28
Rysunek 7. Ścieżka danych TX

Z logiki użytkownika

TX MAC

Interfejs strumieniowy Avalon

Adapter MAC

Wstawianie słowa sterującego

CRC

Koder MII

Interfejs MII Niestandardowe PCS
PC i PMA

Interfejs szeregowy TX do innego urządzenia FPGA

4.1.1. Adapter TX MAC
Adapter TX MAC steruje transmisją danych do logiki użytkownika za pomocą interfejsu strumieniowego Avalon®. Blok ten obsługuje transmisję i kontrolę przepływu informacji zdefiniowanych przez użytkownika.

Przesyłanie informacji zdefiniowanych przez użytkownika

W trybie pełnym adres IP udostępnia sygnał tx_is_usr_cmd, którego można użyć do zainicjowania cyklu informacyjnego zdefiniowanego przez użytkownika, takiego jak transmisja XOFF/XON do logiki użytkownika. Można zainicjować cykl transmisji informacji zdefiniowany przez użytkownika poprzez potwierdzenie tego sygnału i przesłanie informacji za pomocą tx_avs_data wraz z potwierdzeniem sygnałów tx_avs_startofpacket i tx_avs_valid. Blok następnie cofa potwierdzenie tx_avs_ready na dwa cykle.

Notatka:

Funkcja informacji zdefiniowanych przez użytkownika jest dostępna tylko w trybie pełnym.

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 21

4. Opis funkcjonalny 683074 | 2022.04.28

Rysunek 8.

Kontrola przepływu

Istnieją warunki, w których TX MAC nie jest gotowy do odbioru danych od logiki użytkownika, na przykład podczas procesu ponownego zestrojenia łącza lub gdy nie ma dostępnych danych do transmisji z logiki użytkownika. Aby uniknąć utraty danych z powodu tych warunków, adres IP wykorzystuje sygnał tx_avs_ready do kontrolowania przepływu danych z logiki użytkownika. IP przerywa sygnał, gdy wystąpią następujące warunki:
· Kiedy tx_avs_startofpacket jest potwierdzone, tx_avs_ready jest cofane na jeden cykl zegara.
· Kiedy tx_avs_endofpacket jest potwierdzone, tx_avs_ready jest cofane na jeden cykl zegara.
· Gdy zostanie potwierdzone jakiekolwiek sparowane CW, tx_avs_ready zostaje cofnięte na dwa cykle zegara.
· Kiedy w niestandardowym interfejsie PCS następuje wstawienie znacznika wyrównania RS-FEC, potwierdzenie tx_avs_ready jest usuwane na cztery cykle zegara.
· Co 17 cykli zegara rdzenia Ethernetu w trybie modulacji PAM4 i co 33 cykle zegara rdzenia Ethernetu w trybie modulacji NRZ. Wartość tx_avs_ready jest cofana na jeden cykl zegara.
· Gdy logika użytkownika cofnie potwierdzenie tx_avs_valid podczas braku transmisji danych.

Poniższe diagramy czasowe są przykładoweamppliki adaptera TX MAC wykorzystujące tx_avs_ready do kontroli przepływu danych.

Kontrola przepływu z tx_avs_valid Deassertion i START/END sparowanymi CW

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Poprawne potwierdzenie sygnału

R5 R6

tx_avs_ready tx_avs_startofpacket

Gotowy sygnał zostaje wyłączony na dwa cykle do wstawienia END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

Dane_CW

DN KONIEC STRT D0 D1 D2 D3 PUSTY D4

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 22

Wyślij opinię

4. Opis funkcjonalny 683074 | 2022.04.28

Rysunek 9.

Kontrola przepływu z wstawieniem znacznika wyrównania
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Rysunek 10.

Kontrola przepływu za pomocą sparowanych CW START/END pokrywa się z wstawieniem znacznika wyrównania

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KOŃCÓWKA D0

Dane_CW

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KOŃCÓWKA D0

Dane_CRC

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KOŃCÓWKA D0

MII_dane

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KOŃCÓWKA D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

KONIEC STR. D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Wstawienie słowa sterującego (CW).
F-Tile Serial Lite IV Intel FPGA IP konstruuje CW w oparciu o sygnały wejściowe z logiki użytkownika. Ciągi CW wskazują ograniczniki pakietów, informacje o statusie transmisji lub dane użytkownika do bloku PCS i pochodzą z kodów kontrolnych XGMII.
Poniższa tabela przedstawia opis obsługiwanych CW:

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 23

4. Opis funkcjonalny 683074 | 2022.04.28

Tabela 11.
START KONIEC WYRÓWNANIE

Opis obsługiwanych CW

Liczba słów (1 słowo

= 64 bity)

Tak

PUSTE_CYC

Tak

BEZCZYNNY

NIE

DANE

Tak

In-band

Opis
Początek ogranicznika danych. Koniec ogranicznika danych. Słowo sterujące (CW) dla wyrównania RX. Pusty cykl w transferze danych. IDLE (poza pasmem). Ładunek.

Tabela 12. Opis pola CW
Pole RSVD num_valid_bytes_eob
PUSTE eop sop seop wyrównaj CRC32 usr

Opis
Pole zarezerwowane. Można wykorzystać do przyszłej rozbudowy. Związany z 0.
Liczba prawidłowych bajtów w ostatnim słowie (64-bity). Jest to wartość 3-bitowa. · 3'b000: 8 bajtów · 3'b001: 1 bajt · 3'b010: 2 bajty · 3'b011: 3 bajty · 3'b100: 4 bajty · 3'b101: 5 bajtów · 3'b110: 6 bajtów · 3'b111: 7 bajtów
Liczba nieprawidłowych słów na końcu serii.
Wskazuje interfejs przesyłania strumieniowego RX Avalon w celu zapewnienia sygnału końca pakietu.
Wskazuje interfejs przesyłania strumieniowego RX Avalon w celu zapewnienia sygnału początku pakietu.
Wskazuje interfejs przesyłania strumieniowego RX Avalon, który potwierdza początek i koniec pakietu w tym samym cyklu.
Sprawdź wyrównanie RX.
Wartości obliczonego CRC.
Wskazuje, że słowo kontrolne (CW) zawiera informacje zdefiniowane przez użytkownika.

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 24

Wyślij opinię

4. Opis funkcjonalny 683074 | 2022.04.28

4.1.2.1. Początek serii CW

Rysunek 11. Format CW początku serii

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

dane

39:32 31:24

RSVD RSVD

23:16

sop usr wyrównanie = 0 seop

15:8

kanał

7:0

'hFB(START)

kontrola 7:0

Tabela 13.

W trybie Full możesz wstawić START CW poprzez potwierdzenie sygnału tx_avs_startofpacket. Jeśli podasz tylko sygnał tx_avs_startofpacket, bit sop zostanie ustawiony. Kiedy potwierdzisz sygnały tx_avs_startofpacket i tx_avs_endofpacket, bit seop jest ustawiony.

Wartości pola START CW
Pole sop/seop
usr (8)
wyrównywać

Wartość

W zależności od sygnału tx_is_usr_cmd:

1: Gdy tx_is_usr_cmd = 1

0: Gdy tx_is_usr_cmd = 0

W trybie podstawowym MAC wysyła START CW po cofnięciu potwierdzenia resetu. Jeśli żadne dane nie są dostępne, MAC ciągle wysyła EMPTY_CYC w połączeniu z END i START CW, dopóki nie zaczniesz wysyłać danych.

4.1.2.2. Koniec serii CW

Rysunek 12. Format CW końca serii

KONIEC

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

dane 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

PUSTY

7:0

RSVD

num_valid_bytes_eob

kontrola

7:0

(8) Jest to obsługiwane tylko w trybie pełnym.
Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 25

4. Opis funkcjonalny 683074 | 2022.04.28

Tabela 14.

MAC wstawia END CW, gdy potwierdzony jest tx_avs_endofpacket. END CW zawiera liczbę ważnych bajtów w ostatnim słowie danych i informację CRC.

Wartość CRC jest 32-bitowym wynikiem CRC dla danych pomiędzy START CW i słowem danych przed END CW.

Poniższa tabela przedstawia wartości pól w END CW.

END CW Wartości pól
Pole eop CRC32 num_valid_bytes_eob

Wartość 1
Wartość obliczona CRC32. Liczba prawidłowych bajtów w ostatnim słowie danych.

4.1.2.3. Wyrównanie w parze CW

Rysunek 13. Format sparowanego CW z wyrównaniem

ALIGN CW Sparuj z START/END

Interfejs XGMII 64+8 bitów

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

dane

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 wyrównanie=1 seop=0

15:8

RSVD

7:0

'hFB

kontrola 7:0

Interfejs XGMII 64+8 bitów

KONIEC

63:56

'hFD

55:48

RSVD

47:40

RSVD

dane

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrola 7:0

ALIGN CW jest sparowanym CW z CW START/END lub END/START. Możesz wstawić sparowane CW ALIGN poprzez potwierdzenie sygnału tx_link_reinit, ustawienie licznika okresu wyrównania lub inicjowanie resetu. Kiedy wstawione jest sparowane CW ALIGN, pole wyrównania jest ustawiane na 1, aby zainicjować blok wyrównywania odbiornika w celu sprawdzenia wyrównania danych na wszystkich torach.

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 26

Wyślij opinię

4. Opis funkcjonalny 683074 | 2022.04.28

Tabela 15.

ALIGN Wartości pól CW
Wyrównanie pola
eop sop usr seop

Wartość 1 0 0 0 0

4.1.2.4. CW w cyklu pustym

Rysunek 14. Format CW pustego cyklu

EMPTY_CYC Sparuj z END/START

Interfejs XGMII 64+8 bitów

KONIEC

63:56

'hFD

55:48

RSVD

47:40

RSVD

dane

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrola 7:0

Interfejs XGMII 64+8 bitów

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

dane

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 wyrównanie=0 seop=0

15:8

RSVD

7:0

'hFB

kontrola 7:0

Tabela 16.

Kiedy cofniesz potwierdzenie tx_avs_valid na dwa cykle zegara podczas serii, MAC wstawi EMPTY_CYC CW sparowane z CW END/START. Możesz użyć tego CW, gdy chwilowo nie ma dostępnych danych do transmisji.

Kiedy cofniesz potwierdzenie tx_avs_valid na jeden cykl, adres IP cofnie potwierdzenie tx_avs_valid na dwukrotność okresu wycofania potwierdzenia tx_avs_valid, aby wygenerować parę CW END/START.

EMPTY_CYC Wartości pól CW
Wyrównanie pola
koniec

Wartość 0 0

dalszy…

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 27

4. Opis funkcjonalny 683074 | 2022.04.28

Pole sop usr seop

Wartość 0 0 0

4.1.2.5. Bezczynne CW

Rysunek 15. Bezczynny format CW

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

dane

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

kontrola 7:0

MAC wstawia IDLE CW, gdy nie ma transmisji. W tym okresie sygnał tx_avs_valid jest niski.
Można używać IDLE CW, gdy transfer seryjny został zakończony lub transmisja jest w stanie bezczynności.

4.1.2.6. Słowo danych

Słowo danych to ładunek pakietu. Wszystkie bity kontrolne XGMII są ustawione na 0 w formacie słowa danych.

Rysunek 16. Format słowa danych

64+8-bitowy interfejs XGMII

SŁOWO DANYCH

63:56

dane użytkownika 7

55:48

dane użytkownika 6

47:40

dane użytkownika 5

dane

39:32 31:24

dane użytkownika 4 dane użytkownika 3

23:16

dane użytkownika 2

15:8

dane użytkownika 1

7:0

dane użytkownika 0

kontrola 7:0

4.1.3. TX CRC
Blokadę TX CRC można włączyć za pomocą parametru Włącz CRC w Edytorze parametrów IP. Ta funkcja jest obsługiwana zarówno w trybie podstawowym, jak i pełnym.

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 28

Wyślij opinię

4. Opis funkcjonalny 683074 | 2022.04.28

MAC dodaje wartość CRC do END CW poprzez potwierdzenie sygnału tx_avs_endofpacket. W trybie BASIC tylko ALIGN CW w połączeniu z END CW zawiera prawidłowe pole CRC.
Blok TX CRC łączy się z blokiem wstawiania słowa sterującego TX i blokiem kodowania TX MII. Blok TX CRC oblicza wartość CRC dla 64-bitowej wartości danych na cykl, zaczynając od START CW do END CW.
Możesz użyć sygnału crc_error_inject, aby celowo uszkodzić dane na określonym pasie i spowodować błędy CRC.

4.1.4. Koder TX MII

Koder TX MII obsługuje transmisję pakietów z MAC do TX PCS.

Poniższy rysunek przedstawia wzór danych na 8-bitowej magistrali MII w trybie modulacji PAM4. START i END CW pojawiają się raz na każde dwa pasy MII.

Rysunek 17. Wzorzec danych MII trybu modulacji PAM4

CYKL 1

CYKL 2

CYKL 3

CYKL 4

CYKL 5

SOP_CW

DANE_1

DANE_9 DANE_17

BEZCZYNNY

DATA_DUMMY SOP_CW
DATA_DUMMY

DANE_2 DANE_3 DANE_4

DANE_10 DANE_11 DANE_12

DANE_18 DANE_19 DANE_20

EOP_CW BEZCZYNNOŚĆ
EOP_CW

SOP_CW

DANE_5 DANE_13 DANE_21

BEZCZYNNY

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DANE_7 DANE_8

DANE_15 DANE_16

DANE_23 DANE_24

IDLE EOP_CW

Poniższy rysunek przedstawia wzór danych na 8-bitowej magistrali MII w trybie modulacji NRZ. START i END CW pojawiają się na każdym pasie MII.

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 29

4. Opis funkcjonalny 683074 | 2022.04.28

Rysunek 18. Wzorzec danych MII trybu modulacji NRZ

CYKL 1

CYKL 2

CYKL 3

SOP_CW

DANE_1

DANE_9

SOP_CW

DANE_2 DANE_10

SOP_CW SOP_CW

DANE_3 DANE_4

DANE_11 DANE_12

SOP_CW

DANE_5 DANE_13

SOP_CW

DANE_6 DANE_14

SOP_CW

DANE_7 DANE_15

SOP_CW

DANE_8 DANE_16

CYKL 4 DANE_17 DANE_18 DANE_19 DANE_20 DANE_21 DANE_22 DANE_23 DANE_24

CYKL 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS i PMA
F-Tile Serial Lite IV Intel FPGA IP konfiguruje transceiver F-tile do trybu Ethernet PCS.

4.2. Ścieżka danych RX
Ścieżka danych RX składa się z następujących elementów: · Blok PMA · Blok PCS · Dekoder MII · CRC · Blok prostowania · Blok usuwania słowa sterującego

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 30

Wyślij opinię

4. Opis funkcjonalny 683074 | 2022.04.28
Rysunek 19. Ścieżka danych RX

Do logiki użytkownika Interfejs strumieniowy Avalon
RXMAC
Kontroluj usuwanie słów
prostowanie

CRC

Dekoder MII

Interfejs MII Niestandardowe PCS
PC i PMA

Interfejs szeregowy RX z innego urządzenia FPGA
4.2.1. RX PCS i PMA
F-Tile Serial Lite IV Intel FPGA IP konfiguruje transceiver F-tile w trybie Ethernet PCS.
4.2.2. Dekoder RX MII
Ten blok określa, czy przychodzące dane zawierają słowo kontrolne i znaczniki wyrównania. Dekoder RX MII wysyła dane w postaci 1-bitowego ważnego sygnału, 1-bitowego wskaźnika znacznika, 1-bitowego wskaźnika kontroli i 64-bitowych danych na linię.
4.2.3. CRC RX
Blokadę TX CRC można włączyć za pomocą parametru Włącz CRC w Edytorze parametrów IP. Ta funkcja jest obsługiwana zarówno w trybie podstawowym, jak i pełnym. Blok RX CRC łączy się z blokami usuwania słowa sterującego RX i dekoderem RX MII. IP potwierdza sygnał rx_crc_error, gdy wystąpi błąd CRC.

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 31

4. Opis funkcjonalny 683074 | 2022.04.28
Adres IP usuwa błąd rx_crc_error przy każdej nowej serii. Jest to wyjście do logiki użytkownika służące do obsługi błędów logiki użytkownika.
4.2.4. Przekrzywienie RX
Blok przekosowania RX wykrywa znaczniki wyrównania dla każdej ścieżki i ponownie wyrównuje dane przed wysłaniem ich do bloku usuwania RX CW.
Możesz pozwolić rdzeniowi IP na automatyczne wyrównywanie danych dla każdej ścieżki, gdy wystąpi błąd wyrównania, ustawiając parametr Włącz automatyczne wyrównywanie w Edytorze parametrów IP. Jeśli wyłączysz funkcję automatycznego wyrównywania, rdzeń IP wysyła sygnał rx_error, aby wskazać błąd wyrównania. Musisz potwierdzić rx_link_reinit, aby zainicjować proces ustawiania pasa ruchu, gdy wystąpi błąd wyrównania pasa.
Deskew RX wykrywa znaczniki wyrównania w oparciu o maszynę stanu. Poniższy diagram przedstawia stany w bloku przekosu RX.

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 32

Wyślij opinię

4. Opis funkcjonalny 683074 | 2022.04.28

Rysunek 20.

Maszyna stanu wyrównania pasa RX z włączoną funkcją automatycznego wyrównywania – schemat blokowy
Start

BEZCZYNNY

Reset = 1 tak nie

Wszystkie szt

NIE

pasy gotowe?

Tak

CZEKAĆ

Wszystkie znaczniki synchronizacji nr
wykryty?
Tak
WYRÓWNAĆ

NIE
tak Przekroczono limit czasu?

Tak
Utrata wyrównania?
bez końca

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 33

4. Opis funkcjonalny 683074 | 2022.04.28

Rysunek 21.

Maszyna stanu wyrównania pasa ruchu RX z wyłączonym automatycznym wyrównaniem – schemat blokowy
Start

BEZCZYNNY

Reset = 1 tak nie

Wszystkie szt

NIE

pasy gotowe?

Tak

Tak
rx_link_reinit =1
żaden błąd

nie tak Przekroczono limit czasu?

CZEKAĆ
nie Wszystkie znaczniki synchronizacji
wykryty?
tak, WYRÓWNIJ

Tak
Utrata wyrównania?
NIE
Koniec
1. Proces wyrównywania rozpoczyna się od stanu IDLE. Blok przechodzi do stanu WAIT, gdy wszystkie ścieżki PCS są gotowe, a rx_link_reinit nie jest potwierdzone.
2. W stanie WAIT blok sprawdza, czy wszystkie wykryte znaczniki zostały potwierdzone w tym samym cyklu. Jeżeli ten warunek jest spełniony, blok przechodzi do stanu ALIGNED.
3. Kiedy blok jest w stanie ALIGNED, oznacza to, że pasy są wyrównane. W tym stanie blok w dalszym ciągu monitoruje wyrównanie pasa i sprawdza, czy w tym samym cyklu występują wszystkie znaczniki. Jeżeli w tym samym cyklu nie ma przynajmniej jednego znacznika i ustawiony jest parametr Włącz automatyczne wyrównanie, blok przechodzi do

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 34

Wyślij opinię

4. Opis funkcjonalny 683074 | 2022.04.28

Stan IDLE, aby ponownie zainicjować proces wyrównywania. Jeśli opcja Enable Auto Alignment nie jest ustawiona i co najmniej jeden znacznik nie jest obecny w tym samym cyklu, blok przechodzi do stanu ERROR i czeka, aż logika użytkownika potwierdzi sygnał rx_link_reinit w celu zainicjowania procesu wyrównywania pasa.

Rysunek 22. Ponowne wyrównanie pasa z włączoną funkcją automatycznego wyrównywania rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Stan prostowania

WYRÓWNANA

BEZCZYNNY

CZEKAĆ

WYRÓWNANA

AUTO_ALIGN = 1

Rysunek 23. Ponowne wyrównanie pasa z wyłączoną opcją Włącz automatyczne wyrównanie rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Stan prostowania

WYRÓWNANA

BŁĄD

BEZCZYNNY

CZEKAĆ

WYRÓWNANA

AUTO_ALIGN = 0
4.2.5. Usunięcie RX CW
Blok ten dekoduje sygnały CW i wysyła dane do logiki użytkownika przy użyciu interfejsu strumieniowego Avalon po usunięciu sygnałów CW.
Gdy nie są dostępne żadne ważne dane, blok usuwania RX CW usuwa sygnał rx_avs_valid.
W trybie FULL, jeśli bit użytkownika jest ustawiony, blok ten potwierdza sygnał rx_is_usr_cmd, a dane w pierwszym cyklu zegara są wykorzystywane jako informacja lub polecenie zdefiniowane przez użytkownika.
Kiedy rx_avs_ready cofnie potwierdzenie, a rx_avs_valid potwierdzi, blok usuwania RX CW generuje warunek błędu w logice użytkownika.
Sygnały strumieniowe Avalon powiązane z tym blokiem są następujące: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 35

4. Opis funkcjonalny 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (dostępne tylko w trybie pełnym)
4.3. Architektura zegara IP F-Tile Serial Lite IV Intel FPGA
F-Tile Serial Lite IV Intel FPGA IP ma cztery wejścia zegara, które generują zegary do różnych bloków: · Zegar referencyjny transiwera (xcvr_ref_clk) – zegar wejściowy z zegara zewnętrznego
chipy lub oscylatory, które generują zegary dla niestandardowych bloków PCS TX MAC, RX MAC oraz TX i RX. Aby zapoznać się z obsługiwanym zakresem częstotliwości, patrz Parametry. · Zegar rdzenia TX (tx_core_clk) – zegar ten pochodzi z transiwera PLL i jest używany dla TX MAC. Zegar ten jest także zegarem wyjściowym z transiwera F-Tile do połączenia z logiką użytkownika TX. · Zegar rdzenia RX (rx_core_clk) – zegar ten wywodzi się z transiwera PLL i jest używany dla RX przekrzywionego FIFO i RX MAC. Zegar ten jest także zegarem wyjściowym z transceivera F-tile do połączenia z logiką użytkownika RX. · Zegar interfejsu rekonfiguracji transceivera (reconfig_clk) – zegar wejściowy z zewnętrznych obwodów zegarowych lub oscylatorów, który generuje zegary dla interfejsu rekonfiguracji transiwera typu F-tile w obu ścieżkach danych TX i RX. Częstotliwość zegara wynosi od 100 do 162 MHz.
Poniższy schemat blokowy przedstawia domeny zegara IP F-Tile Serial Lite IV Intel FPGA IP i połączenia w obrębie adresu IP.

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 36

Wyślij opinię

4. Opis funkcjonalny 683074 | 2022.04.28

Rysunek 24.

Architektura zegara IP F-Tile Serial Lite IV Intel FPGA

Oscylator

FPGA1
Zegar interfejsu rekonfiguracji transceivera IP F-Tile Serial Lite IV Intel FPGA
(reconfig_clk)

tx_core_clkout (połącz się z logiką użytkownika)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Zegar interfejsu rekonfiguracji transceivera

(reconfig_clk)

Oscylator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (połącz się z logiką użytkownika)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Dane TX interfejsu strumieniowego Avalon
TX MAC

łącze_seryjne[n-1:0]

prostowanie

FIFO

Interfejs strumieniowy Avalon RX Data RX MAC

Dane RX interfejsu strumieniowego Avalon
RXMAC

Przekrzywić FIFO

rx_core_clkout (połącz się z logiką użytkownika)

rx_core_clk= clk_pll_div64[mid_ch]

Niestandardowe szt

łącze_seryjne[n-1:0]

TX MAC

Dane TX interfejsu strumieniowego Avalon

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (połącz się z logiką użytkownika)

Zegar ref. transceivera (xcvr_ref_clk)
Zegar ref. transceivera (xcvr_ref_clk)

Oscylator*

Legenda

Urządzenie FPGA
Domena zegara rdzenia TX
Domena zegara rdzenia RX
Domena zegara referencyjnego nadajnika-odbiornika Urządzenie zewnętrzne Sygnały danych

4.4. Resetowanie i inicjalizacja łącza
Bloki MAC, F-tile Hard IP i bloki rekonfiguracyjne mają różne sygnały resetowania: · Bloki TX i RX MAC wykorzystują sygnały resetowania tx_core_rst_n i rx_core_rst_n. · tx_pcs_fec_phy_reset_n i rx_pcs_fec_phy_reset_n reset sygnałów napędu
kontroler miękkiego resetu, aby zresetować twardy adres IP płytki F. · Blok rekonfiguracyjny wykorzystuje sygnał resetowania reconfig_reset.

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 37

4. Opis funkcjonalny 683074 | 2022.04.28

Rysunek 25. Resetuj architekturę
Dane TX interfejsu strumieniowego Avalon
PROCHOWIEC
Dane RX interfejsu Avalon Streaming SYNC

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

Twarde IP typu F

Dane szeregowe TX Dane szeregowe RX

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Resetuj logikę
Powiązane informacje · Wskazówki dotyczące resetowania na stronie 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Podręcznik użytkownika
4.4.1. Sekwencja resetowania TX i inicjalizacji
Sekwencja resetowania TX dla F-Tile Serial Lite IV Intel FPGA IP jest następująca: 1. Potwierdź tx_pcs_fec_phy_reset_n, tx_core_rst_n i reconfig_reset
jednocześnie, aby zresetować twarde IP, MAC i bloki rekonfiguracyjne F-tile. Zwolnij tx_pcs_fec_phy_reset_n i zresetuj rekonfigurację po odczekaniu na tx_reset_ack, aby upewnić się, że bloki zostały prawidłowo zresetowane. 2. Następnie adres IP potwierdza sygnały phy_tx_lanes_stable, tx_pll_locked i phy_ehip_ready po zwolnieniu resetu tx_pcs_fec_phy_reset_n, aby wskazać, że TX PHY jest gotowy do transmisji. 3. Sygnał tx_core_rst_n zanika po tym, jak sygnał phy_ehip_ready przejdzie w stan wysoki. 4. IP rozpoczyna transmisję znaków IDLE na interfejsie MII po zakończeniu resetowania MAC. Nie ma wymogu wyrównania i pochylenia pasa TX, ponieważ wszystkie pasy korzystają z tego samego zegara. 5. Podczas transmisji znaków IDLE, MAC potwierdza sygnał tx_link_up. 6. Następnie MAC rozpoczyna nadawanie ALIGN w połączeniu z START/END lub END/START CW w ustalonych odstępach czasu, aby zainicjować proces wyrównywania pasa podłączonego odbiornika.

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 38

Wyślij opinię

4. Opis funkcjonalny 683074 | 2022.04.28

Rysunek 26.

Schemat czasowy resetowania TX i inicjalizacji
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll_zablokowany

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. Reset RX i sekwencja inicjalizacji
Sekwencja resetowania RX dla F-Tile Serial Lite IV Intel FPGA IP jest następująca:
1. Wprowadź jednocześnie rx_pcs_fec_phy_reset_n, rx_core_rst_n i reconfig_reset, aby zresetować bloki twardego adresu IP, MAC i rekonfiguracji F-tile. Zwolnij rx_pcs_fec_phy_reset_n i zresetuj rekonfigurację po odczekaniu na rx_reset_ack, aby upewnić się, że bloki zostały prawidłowo zresetowane.
2. Następnie adres IP wysyła sygnał phy_rx_pcs_ready po zwolnieniu niestandardowego resetu PCS, aby wskazać, że RX PHY jest gotowy do transmisji.
3. Sygnał rx_core_rst_n zanika po tym, jak sygnał phy_rx_pcs_ready przejdzie w stan wysoki.
4. IP rozpoczyna proces wyrównywania pasa po zwolnieniu resetu RX MAC i otrzymaniu ALIGN sparowanego z START/END lub END/START CW.
5. Blokada przekosu RX potwierdza sygnał rx_link_up po zakończeniu wyrównania wszystkich pasów.
6. Następnie adres IP przekazuje sygnał rx_link_up do logiki użytkownika, aby wskazać, że łącze RX jest gotowe do rozpoczęcia odbioru danych.

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 39

4. Opis funkcjonalny 683074 | 2022.04.28

Rysunek 27. Schemat resetowania RX i inicjalizacji
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_gotowy

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Obliczanie szybkości łącza i wydajności przepustowości

Obliczenie wydajności przepustowości IP F-Tile Serial Lite IV Intel FPGA IP wygląda następująco:

Wydajność przepustowości = raw_rate * 64/66 * (burst_size – Burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + wyrównanie_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Tabela 17. Opis zmiennych wydajności przepustowości

Zmienny

Opis

raw_rate rozmiar_skoku

Jest to szybkość transmisji osiągana przez interfejs szeregowy. raw_rate = szerokość SERDES * częstotliwość zegara transiwera Npample: raw_rate = 64 * 402.812500 Gb/s = 25.78 Gb/s
Wartość rozmiaru serii. Aby obliczyć średnią wydajność pasma, użyj typowej wartości rozmiaru serii. Aby uzyskać maksymalną szybkość, użyj maksymalnej wartości rozmiaru serii.

Burst_size_ovhd

Wartość narzutu rozmiaru serii.
W trybie Full wartość Burst_size_ovhd odnosi się do sparowanych CW START i END.
W trybie podstawowym nie ma Burst_size_ovhd, ponieważ nie ma sparowanych CW START i END.

wyrównanie_markera_okresu

Wartość okresu, w którym wstawiany jest znacznik wyrównania. Wartość wynosi 81920 cykli zegara dla kompilacji i 1280 dla szybkiej symulacji. Wartość tę uzyskuje się z twardej logiki PCS.

wyrównaj_marker_width srl4_align_period

Liczba cykli zegara, podczas których prawidłowy sygnał znacznika wyrównania jest utrzymywany na wysokim poziomie.
Liczba cykli zegara między dwoma znacznikami wyrównania. Wartość tę można ustawić za pomocą parametru Okres wyrównywania w Edytorze parametrów IP.

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 40

Wyślij opinię

4. Opis funkcjonalny 683074 | 2022.04.28
Obliczenia szybkości łącza są następujące: Efektywna szybkość = wydajność pasma * surowa_rate Maksymalną częstotliwość zegara użytkownika można uzyskać za pomocą następującego równania. Obliczenie maksymalnej częstotliwości zegara użytkownika zakłada ciągłe przesyłanie danych i brak cyklu IDLE w logice użytkownika. Szybkość ta jest ważna przy projektowaniu logiki użytkownika FIFO, aby uniknąć przepełnienia FIFO. Maksymalna częstotliwość zegara użytkownika = stopa efektywna / 64

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 41

683074 | 2022.04.28 Prześlij opinię

5. Parametry

Tabela 18. Opis parametrów F-Tile Serial Lite IV Intel FPGA IP

Parametr

Wartość

Domyślny

Opis

Ogólne opcje projektu

Typ modulacji PMA

· PAM4 · NRZ

PAM4

Wybierz tryb modulacji PCS.

Typ PMA

· FHT · FGT

FGT

Wybiera typ transceivera.

Szybkość transmisji danych PMA

· Dla trybu PAM4:
— Typ transceivera FGT: 20 Gb/s 58 Gb/s
— Typ transceivera FHT: 56.1 Gb/s, 58 Gb/s, 116 Gb/s
· Dla trybu NRZ:
— Typ transceivera FGT: 10 Gb/s 28.05 Gb/s
— Typ transceivera FHT: 28.05 Gb/s, 58 Gb/s

56.1 (FGT/FHT PAM4)
28.05 Gb/s (FGT/FHT NRZ)

Określa efektywną szybkość transmisji danych na wyjściu transceivera, obejmującą transmisję i inne koszty ogólne. Wartość jest obliczana przez adres IP poprzez zaokrąglenie do 1 miejsca po przecinku w jednostce Gb/s.

Tryb PMA

· Dupleks · Wysyłanie · Odbiór

Dupleks

W przypadku transceivera typu FHT obsługiwany jest wyłącznie kierunek dupleksowy. W przypadku transiwera typu FGT obsługiwane kierunki to Duplex, Tx i Rx.

Liczba PMA

· Dla trybu PAM4:

pasy

— 1 do 12

· Dla trybu NRZ:

— 1 do 16

Wybierz liczbę pasów. W przypadku projektów simpleks obsługiwana liczba pasów wynosi 1.

Częstotliwość zegara referencyjnego PLL

· Dla typu transiwera FHT: 156.25 MHz
· Dla typu transceivera FGT: 27.5 MHz 379.84375 MHz, w zależności od wybranej szybkości transmisji danych transceivera.

· Dla typu transiwera FHT: 156.25 MHz
· Dla typu transiwera FGT: 165 MHz

Określa częstotliwość zegara odniesienia transceivera.

PLL systemu

—

zegar referencyjny

częstotliwość

170MHz

Dostępne tylko dla typu transiwera FHT. Określa zegar referencyjny systemowej PLL i będzie używany jako wejście zegarów referencyjnych F-Tile i systemowych zegarów PLL Intel FPGA IP w celu wygenerowania zegara systemowego PLL.

Częstotliwość PLL systemu
Okres wyrównawczy

— 128 65536

Włącz RS-FEC

Włączać

876.5625 MHz 128 Włącz

Określa częstotliwość zegara systemowego PLL.
Określa okres znacznika wyrównania. Wartość musi wynosić x2. Włącz, aby włączyć funkcję RS-FEC.
dalszy…

Zarejestrowany zgodnie z ISO 9001: 2015

5. Parametry 683074 | 2022.04.28

Parametr

Wartość

Domyślny

Opis

Wyłączyć

W trybie modulacji PAM4 PCS, RS-FEC jest zawsze włączone.

Interfejs użytkownika

Tryb strumieniowy

· PEŁNY · PODSTAWOWY

Pełny

Wybierz przesyłanie strumieniowe danych dla adresu IP.

Pełny: ten tryb wysyła cykl początku i końca pakietu w ramce.

Podstawowy: Jest to tryb czystego przesyłania strumieniowego, w którym dane są wysyłane bez początku pakietu, pustego i końca pakietu, aby zwiększyć przepustowość.

Włącz CRC

Włącz Wyłącz

Wyłączyć

Włącz, aby włączyć wykrywanie i korekcję błędów CRC.

Włącz automatyczne wyrównanie

Włącz Wyłącz

Wyłączyć

Włącz, aby włączyć funkcję automatycznego wyrównywania pasa ruchu.

Włącz punkt końcowy debugowania

Włącz Wyłącz

Wyłączyć

Po włączeniu, F-Tile Serial Lite IV Intel FPGA IP zawiera wbudowany punkt końcowy debugowania, który wewnętrznie łączy się z interfejsem mapowanym w pamięci Avalon. IP może wykonywać pewne testy i funkcje debugowania poprzez JTAG za pomocą konsoli systemowej. Wartość domyślna to Wyłączone.

Łączenie Simplex (To ustawienie parametru jest dostępne tylko w przypadku wybrania podwójnego projektu Simplex FGT.)

Włączono funkcję RSFEC na innym adresie IP Serial Lite IV Simplex umieszczonym w tym samym kanale (kanałach) FGT

Włącz Wyłącz

Wyłączyć

Włącz tę opcję, jeśli potrzebujesz połączenia konfiguracji z włączonym i wyłączonym RS-FEC dla F-Tile Serial Lite IV Intel FPGA IP w konstrukcji dual simplex dla trybu nadawczo-odbiorczego NRZ, gdzie zarówno TX, jak i RX są umieszczone na tym samym FGT kanały).

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 43

683074 | 2022.04.28 Prześlij opinię

6. Sygnały interfejsu F-Tile Serial Lite IV Intel FPGA IP

6.1. Sygnały zegarowe

Tabela 19. Sygnały zegarowe

Nazwa

Kierunek szerokości

Opis

tx_core_clkout

Wyjściowy zegar rdzenia TX dla niestandardowego interfejsu PCS TX, TX MAC i logiki użytkownika

ścieżka danych TX.

Zegar ten jest generowany z niestandardowego bloku PCS.

rx_core_clkout

Wyjściowy zegar rdzenia RX dla niestandardowego interfejsu RX PCS, RX deskew FIFO, RX MAC

i logikę użytkownika w ścieżce danych RX.

Zegar ten jest generowany z niestandardowego bloku PCS.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Zegar referencyjny wejściowego nadajnika-odbiornika.

Gdy typ transiwera jest ustawiony na FGT, podłącz ten zegar do sygnału wyjściowego (out_refclk_fgt_0) zegarów referencyjnych F-Tile i zegarów systemowych PLL Intel FPGA IP. Gdy typ transiwera jest ustawiony na FHT, podłącz

ten zegar do sygnału wyjściowego (out_fht_cmmpll_clk_0) zegarów referencyjnych F-Tile i zegarów systemowych PLL Intel FPGA IP.

Aby zapoznać się z obsługiwanym zakresem częstotliwości, patrz Parametry.

Wejście Zegar wejściowy dla interfejsu rekonfiguracji transceivera.

Częstotliwość zegara wynosi od 100 do 162 MHz.

Podłącz ten wejściowy sygnał zegarowy do zewnętrznych obwodów zegara lub oscylatorów.

Wejście Zegar wejściowy dla interfejsu rekonfiguracji transceivera.

Częstotliwość zegara wynosi od 100 do 162 MHz.

Podłącz ten wejściowy sygnał zegarowy do zewnętrznych obwodów zegara lub oscylatorów.

out_systempll_clk_ 1

Wejście

Zegar systemowy PLL.
Podłącz ten zegar do sygnału wyjściowego (out_systempll_clk_0) zegarów referencyjnych F-Tile i zegarów systemowych PLL Intel FPGA IP.

Powiązane informacje Parametry na stronie 42

6.2. Resetuj sygnały

Tabela 20. Sygnały resetowania

Nazwa

Kierunek szerokości

tx_core_rst_n

Wejście

Domena zegara asynchroniczna

rx_core_rst_n

Wejście

Asynchroniczny

tx_pcs_fec_phy_reset_n 1

Wejście

Asynchroniczny

Opis

Aktywny-niski sygnał resetowania. Resetuje MAC F-Tile Serial Lite IV TX.

Aktywny-niski sygnał resetowania. Resetuje F-Tile Serial Lite IV RX MAC.

Aktywny-niski sygnał resetowania.

dalszy…

Zarejestrowany zgodnie z ISO 9001: 2015

6. Sygnały interfejsu F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

Nazwa

Szerokość Kierunek Zegara Domena

Opis

Resetuje niestandardowe komputery PC F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Wejście

Asynchroniczny

Aktywny-niski sygnał resetowania. Resetuje niestandardowe komputery PC F-Tile Serial Lite IV RX.

reconfig_reset

Wejście

reconfig_clk Aktywny – wysoki sygnał resetowania.

Resetuje blok rekonfiguracji interfejsu mapowanego na pamięć Avalon.

reconfig_sl_reset

Wejście reconfig_sl_clk Aktywny-wysoki sygnał resetowania.

Resetuje blok rekonfiguracji interfejsu mapowanego na pamięć Avalon.

6.3. Sygnały MAC

Tabela 21.

Sygnały TX MAC
W tej tabeli N reprezentuje liczbę linii ustawioną w edytorze parametrów IP.

Nazwa

Szerokość

Domena zegara kierunkowego

Opis

tx_avs_ready

Wyprowadź sygnał strumieniowy tx_core_clkout Avalon.

Potwierdzony wskazuje, że adres MAC TX jest gotowy do przyjęcia danych.

tx_avs_data

· (64*N)*2 (tryb PAM4)
· 64*N (tryb NRZ)

Wejście

tx_core_clkout Sygnał strumieniowy Avalon. Dane Teksasu.

tx_avs_channel

Wprowadź sygnał strumieniowy tx_core_clkout Avalon.

Numer kanału dla danych przesyłanych w bieżącym cyklu.

Sygnał ten nie jest dostępny w trybie podstawowym.

tx_avs_valid

Wprowadź sygnał strumieniowy tx_core_clkout Avalon.

Gdy jest potwierdzony, wskazuje, że sygnał danych TX jest ważny.

tx_avs_startofpacket

Wprowadź sygnał strumieniowy tx_core_clkout Avalon.

Potwierdzony wskazuje początek pakietu danych TX.

Zapewnij tylko jeden cykl zegara dla każdego pakietu.

Sygnał ten nie jest dostępny w trybie podstawowym.

tx_avs_endofpacket

Wprowadź sygnał strumieniowy tx_core_clkout Avalon.

Potwierdzony wskazuje koniec pakietu danych TX.

Zapewnij tylko jeden cykl zegara dla każdego pakietu.

Sygnał ten nie jest dostępny w trybie podstawowym.

tx_avs_empty

Wprowadź sygnał strumieniowy tx_core_clkout Avalon.

Wskazuje liczbę nieważnych słów w końcowej serii danych TX.

Sygnał ten nie jest dostępny w trybie podstawowym.

tx_num_valid_bytes_eob

Wejście

tx_core_clkout

Wskazuje liczbę prawidłowych bajtów w ostatnim słowie ostatniej serii. Sygnał ten nie jest dostępny w trybie podstawowym.
dalszy…

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 45

6. Sygnały interfejsu F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

Nazwa tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Szerokość 1
1 1
N 5

Domena zegara kierunkowego

Opis

Wejście

tx_core_clkout

Po aktywacji sygnał ten inicjuje cykl informacyjny zdefiniowany przez użytkownika.
Potwierdź ten sygnał w tym samym cyklu zegara, co asercja tx_startofpacket.
Sygnał ten nie jest dostępny w trybie podstawowym.

Wyjście tx_core_clkout Gdy jest potwierdzone, wskazuje, że łącze danych TX jest gotowe do transmisji danych.

Wyjście

tx_core_clkout

Po aktywacji sygnał ten inicjuje zmianę pasów ruchu.
Potwierdź ten sygnał na jeden cykl zegara, aby zmusić MAC do wysłania ALIGN CW.

Wejście

tx_core_clkout Po potwierdzeniu MAC wstrzykuje błąd CRC32 do wybranych pasów.

Dane wyjściowe tx_core_clkout Nieużywane.

Poniższy diagram czasowy przedstawia przykładampplik transmisji danych TX składający się z 10 słów z logiki użytkownika na 10 liniach szeregowych TX.

Rysunek 28.

Schemat czasowy transmisji danych TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 ……N-10..

0,1,2,…,9

…N-10..

Pas 0

…………

STRT 0 10

N-10 KONIEC STR. 0

Pas 1

…………

STRT 1 11

N-9 KONIEC STR. 1

N-10 KONIEC BIEGU JAŁOWEGO N-9 KONIEC BIEGU JAŁOWEGO

Pas 9

…………

STRT 9 19

N-1 KONIEC STR. 9

N-1 KONIEC BIEGU JAŁOWEGO

Tabela 22.

Sygnały RX MAC
W tej tabeli N reprezentuje liczbę linii ustawioną w edytorze parametrów IP.

Nazwa

Szerokość

Domena zegara kierunkowego

Opis

rx_avs_ready

Wejście rx_core_clkout sygnału strumieniowego Avalon.

Gdy jest potwierdzony, wskazuje, że logika użytkownika jest gotowa do przyjęcia danych.

rx_avs_data

(64*N)*2 (tryb PAM4)
64*N (tryb NRZ)

Wyjście

rx_core_clkout Sygnał strumieniowy Avalon. Dane RX.

rx_avs_channel

Wyjście rx_core_clkout sygnału strumieniowego Avalon.

Numer kanału, w którym przesyłane są dane

otrzymane w bieżącym cyklu.

Sygnał ten nie jest dostępny w trybie podstawowym.

rx_avs_valid

Wyjście rx_core_clkout sygnału strumieniowego Avalon.

dalszy…

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 46

Wyślij opinię

6. Sygnały interfejsu F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

Nazwa

Szerokość

Domena zegara kierunkowego

Opis

Gdy jest potwierdzony, wskazuje, że sygnał danych RX jest ważny.

rx_avs_startofpacket

Wyjście rx_core_clkout sygnału strumieniowego Avalon.

Po potwierdzeniu wskazuje początek pakietu danych RX.

Zapewnij tylko jeden cykl zegara dla każdego pakietu.

Sygnał ten nie jest dostępny w trybie podstawowym.

rx_avs_endofpacket

Wyjście rx_core_clkout sygnału strumieniowego Avalon.

Potwierdzony wskazuje koniec pakietu danych RX.

Zapewnij tylko jeden cykl zegara dla każdego pakietu.

Sygnał ten nie jest dostępny w trybie podstawowym.

rx_avs_empty

Wyjście rx_core_clkout sygnału strumieniowego Avalon.

Wskazuje liczbę nieprawidłowych słów w końcowej serii danych RX.

Sygnał ten nie jest dostępny w trybie podstawowym.

rx_num_valid_bytes_eob

Wyjście

rx_core_clkout Wskazuje liczbę prawidłowych bajtów w ostatnim słowie ostatniej serii.
Sygnał ten nie jest dostępny w trybie podstawowym.

rx_is_usr_cmd

Wyjście rx_core_clkout Po aktywowaniu ten sygnał inicjuje użytkownika

zdefiniowany cykl informacyjny.

Potwierdź ten sygnał w tym samym cyklu zegara, co asercja tx_startofpacket.

Sygnał ten nie jest dostępny w trybie podstawowym.

rx_link_up

Wyjście rx_core_clkout Gdy jest potwierdzone, wskazuje łącze danych RX

jest gotowy do odbioru danych.

rx_link_reinit

Wejście rx_core_clkout Po aktywowaniu sygnał ten inicjuje pasy

przeregulowanie.

Jeśli wyłączysz opcję Włącz automatyczne wyrównywanie, potwierdź ten sygnał przez jeden cykl zegara, aby uruchomić MAC w celu ponownego wyrównania pasów. Jeśli włączona jest opcja Włącz automatyczne wyrównanie, MAC automatycznie ponownie wyrówna pasy.

Nie włączaj tego sygnału, gdy ustawiona jest opcja Włącz automatyczne wyrównanie.

rx_błąd

(N*2*2)+3 (tryb PAM4)
(N*2)*3 (tryb NRZ)

Wyjście

rx_core_clkout

Gdy jest potwierdzony, wskazuje, że w ścieżce danych RX wystąpiły błędy.
· [(N*2+2):N+3] = Wskazuje błąd PCS dla określonego pasa.
· [N+2] = Wskazuje błąd wyrównania. Zainicjuj ponownie wyrównanie pasa, jeśli ten bit jest potwierdzony.
· [N+1]= Wskazuje, że dane są przekazywane do logiki użytkownika, gdy logika użytkownika nie jest gotowa.
· [N] = Wskazuje utratę wyrównania.
· [(N-1):0] = Wskazuje, że dane zawierają błąd CRC.

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 47

6. Sygnały interfejsu F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

6.4. Sygnały rekonfiguracji transceivera

Tabela 23.

Sygnały rekonfiguracji PCS
W tej tabeli N reprezentuje liczbę linii ustawioną w edytorze parametrów IP.

Nazwa

Szerokość

Domena zegara kierunkowego

Opis

reconfig_sl_read

Wprowadź reconfig_sl_ polecenie odczytu rekonfiguracji PCS

zegar

sygnały.

reconfig_sl_write

Wejście reconfig_sl_ Zapis rekonfiguracji PCS

zegar

sygnały poleceń.

reconfig_sl_adres

14 bitów + clogb2N

Wejście

reconfig_sl_ clk

Określa adres interfejsu mapowanego w pamięci Avalon w ramach rekonfiguracji PCS na wybranej linii.
Każda ścieżka ma 14 bitów, a górne bity odnoszą się do przesunięcia linii.
Example, dla 4-liniowego projektu NRZ/PAM4, z reconfig_sl_address[13:0] odnoszącym się do wartości adresu:
· reconfig_sl_address[15:1 4] ustawiony na 00 = adres linii 0.
· reconfig_sl_address[15:1 4] ustawiony na 01 = adres linii 1.
· reconfig_sl_address[15:1 4] ustawiony na 10 = adres linii 2.
· reconfig_sl_address[15:1 4] ustawiony na 11 = adres linii 3.

reconfig_sl_readdata

Dane wyjściowe reconfig_sl_ Określa dane rekonfiguracyjne PCS

zegar

do odczytania przez gotowy cykl w a

wybrany pas.

reconfig_sl_waitrequest

Dane wyjściowe reconfig_sl_ Reprezentują rekonfigurację PCS

zegar

Interfejs mapowany w pamięci Avalon

sygnał zatrzymania na wybranym pasie.

reconfig_sl_writedata

Wejście reconfig_sl_ Określa dane rekonfiguracyjne PCS

zegar

do zapisania w cyklu zapisu w a

wybrany pas.

reconfig_sl_readdata_vali

Wyjście

reconfig_sl_ Określa rekonfigurację PCS

zegar

otrzymane dane są ważne w wybranym

uliczka.

Tabela 24.

Sygnały rekonfiguracji twardego adresu IP F-Tile
W tej tabeli N reprezentuje liczbę linii ustawioną w edytorze parametrów IP.

Nazwa

Szerokość

Domena zegara kierunkowego

Opis

reconfig_read

Wprowadź reconfig_clk Odczyt rekonfiguracji PMA

sygnały poleceń.

reconfig_write

Wprowadź zapis rekonfiguracji PMA reconfig_clk

sygnały poleceń.

adres_rekonfiguracji

18 bitów + clog2bN

Wejście

reconfig_clk

Określa adres interfejsu mapowanego w pamięci PMA Avalon na wybranej linii.
dalszy…

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 48

Wyślij opinię

6. Sygnały interfejsu F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

Nazwa
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Szerokość
32 1 32 1

Domena zegara kierunkowego

Opis

W obu trybach PAM4 i NRZ każda ścieżka ma 18 bitów, a pozostałe górne bity odnoszą się do przesunięcia linii.
Example, dla projektu 4-pasmowego:
· reconfig_address[19:18] ustawiony na 00 = adres linii 0.
· reconfig_address[19:18] ustawiony na 01 = adres linii 1.
· reconfig_address[19:18] ustawiony na 10 = adres linii 2.
· reconfig_address[19:18] ustawiony na 11 = adres linii 3.

Wyjście

reconfig_clk Określa dane PMA do odczytania przez gotowy cykl na wybranej linii.

Wyjście

reconfig_clk Reprezentuje sygnał opóźnienia interfejsu PMA Avalon na wybranej linii.

Wejście

reconfig_clk Określa dane PMA, które mają być zapisywane w cyklu zapisu na wybranej linii.

Wyjście

reconfig_clk Określa, że otrzymane dane dotyczące rekonfiguracji PMA są ważne na wybranej linii.

6.5. Sygnały PMA

Tabela 25.

Sygnały PMA
W tej tabeli N reprezentuje liczbę linii ustawioną w edytorze parametrów IP.

Nazwa

Szerokość

Domena zegara kierunkowego

Opis

phy_tx_lanes_stable

N*2 (tryb PAM4)
N (tryb NRZ)

Wyjście

Asynchroniczny Gdy jest potwierdzony, wskazuje, że ścieżka danych TX jest gotowa do wysyłania danych.

tx_pll_locked

N*2 (tryb PAM4)
N (tryb NRZ)

Wyjście

Asynchroniczny Gdy jest potwierdzony, wskazuje, że TX PLL osiągnął status blokady.

phy_ehip_ready

N*2 (tryb PAM4)
N (tryb NRZ)

Wyjście

Asynchroniczny

Gdy jest potwierdzony, wskazuje, że niestandardowy PCS zakończył wewnętrzną inicjalizację i jest gotowy do transmisji.
Sygnał ten jest potwierdzany po usunięciu potwierdzenia tx_pcs_fec_phy_reset_n i tx_pcs_fec_phy_reset_nare.

tx_serial_data

Wyjściowe piny szeregowe zegara TX TX.

rx_serial_data

Wprowadź piny szeregowe zegara RX RX.

phy_rx_block_lock

N*2 (tryb PAM4)
N (tryb NRZ)

Wyjście

Asynchroniczny Gdy jest potwierdzony, wskazuje, że wyrównywanie bloków 66b dla pasów zostało zakończone.

rx_cdr_lock

N*2 (tryb PAM4)

Wyjście

Asynchroniczny

Gdy jest potwierdzony, wskazuje, że odzyskane zegary są zablokowane na danych.
dalszy…

Wyślij opinię

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 49

6. Sygnały interfejsu F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

Nazwa phy_rx_pcs_ready phy_rx_hi_ber

Szerokość

Domena zegara kierunkowego

Opis

N (tryb NRZ)

N*2 (tryb PAM4)
N (tryb NRZ)

Wyjście

Asynchroniczny

Potwierdzony wskazuje, że ścieżki RX odpowiedniego kanału Ethernet są w pełni wyrównane i gotowe do odbioru danych.

N*2 (tryb PAM4)
N (tryb NRZ)

Wyjście

Asynchroniczny

Gdy jest potwierdzony, wskazuje, że RX PCS odpowiedniego kanału Ethernet jest w stanie HI BER.

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP 50

Wyślij opinię

683074 | 2022.04.28 Prześlij opinię

7. Projektowanie z wykorzystaniem F-Tile Serial Lite IV Intel FPGA IP

7.1. Resetuj wytyczne
Postępuj zgodnie z tymi wskazówkami dotyczącymi resetowania, aby wdrożyć reset na poziomie systemu.
· Połącz ze sobą sygnały tx_pcs_fec_phy_reset_n i rx_pcs_fec_phy_reset_n na poziomie systemu, aby jednocześnie zresetować TX i RX PCS.
· Jednoczesne potwierdzenie sygnałów tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n i reconfig_reset. Więcej informacji na temat sekwencji resetowania i inicjalizacji adresu IP można znaleźć w części Resetowanie i inicjalizacja łącza.
· Utrzymuj sygnały tx_pcs_fec_phy_reset_n i rx_pcs_fec_phy_reset_n na niskim poziomie, a sygnał reconfig_reset na wysokim poziomie i poczekaj, aż tx_reset_ack i rx_reset_ack prawidłowo zresetują twardy adres IP F-tile i bloki rekonfiguracyjne.
· Aby uzyskać szybkie połączenie pomiędzy urządzeniami FPGA, należy jednocześnie zresetować podłączone adresy IP F-Tile Serial Lite IV Intel FPGA. Patrz F-Tile Serial Lite IV Intel FPGA IP Design Example Podręcznik użytkownika zawierający informacje na temat monitorowania łącza IP TX i RX za pomocą zestawu narzędzi.
Informacje powiązane
· Resetowanie i inicjalizacja łącza na stronie 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Podręcznik użytkownika

7.2. Wytyczne dotyczące obsługi błędów

Poniższa tabela zawiera wytyczne dotyczące obsługi błędów, które mogą wystąpić w konstrukcji F-Tile Serial Lite IV Intel FPGA IP.

Tabela 26. Stan błędu i wytyczne dotyczące postępowania

Warunek błędu
Jeden lub więcej pasów nie może nawiązać komunikacji po upływie określonego czasu.

Wytyczne
Zaimplementuj system limitów czasu, aby zresetować łącze na poziomie aplikacji.

Pas traci łączność po nawiązaniu komunikacji.
Pas traci komunikację podczas procesu przekosu.

Może się to zdarzyć po lub w trakcie faz przesyłania danych. Zaimplementuj wykrywanie utraty łącza na poziomie aplikacji i zresetuj łącze.
Zaimplementuj proces ponownej inicjalizacji łącza dla błędnej linii. Musisz upewnić się, że routing płyty nie przekracza 320 UI.

Utrata wyrównania pasa po wyrównaniu wszystkich pasów.

Może się to zdarzyć po lub w trakcie faz przesyłania danych. Zaimplementuj funkcję wykrywania utraty wyrównania pasa ruchu na poziomie aplikacji, aby ponownie uruchomić proces wyrównania pasa ruchu.

Zarejestrowany zgodnie z ISO 9001: 2015

683074 | 2022.04.28 Prześlij opinię

8. Archiwa podręcznika użytkownika F-Tile Serial Lite IV Intel FPGA IP

Wersje IP są takie same, jak wersje oprogramowania Intel Quartus Prime Design Suite do wersji 19.1. Od oprogramowania Intel Quartus Prime Design Suite w wersji 19.2 lub nowszej rdzenie IP mają nowy schemat wersjonowania IP.

Jeśli wersja rdzenia IP nie jest wymieniona, obowiązuje instrukcja obsługi dla poprzedniej wersji rdzenia IP.

Wersja Intel Quartus Prime
21.3

Wersja rdzenia IP 3.0.0

Podręcznik użytkownika F-Tile Serial Lite IV Intel® FPGA IP Podręcznik użytkownika

Zarejestrowany zgodnie z ISO 9001: 2015

683074 | 2022.04.28 Prześlij opinię

9. Dokument historii wersji podręcznika użytkownika F-Tile Serial Lite IV Intel FPGA IP

Wersja dokumentu 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Wersja Intel Quartus Prime
22.1
21.3 21.3 21.2

Wersja protokołu IP 5.0.0
3.0.0 3.0.0 2.0.0

Zmiany
· Zaktualizowana tabela: Funkcje F-Tile Serial Lite IV Intel FPGA IP — zaktualizowany opis przesyłania danych z dodatkową obsługą szybkości transceivera FHT: 58G NRZ, 58G PAM4 i 116G PAM4
· Zaktualizowana tabela: F-Tile Serial Lite IV Intel FPGA IP Parametr Opis — Dodano nowy parametr · Częstotliwość zegara referencyjnego systemu PLL · Włącz punkt końcowy debugowania — Zaktualizowano wartości szybkości transmisji danych PMA — Zaktualizowano nazewnictwo parametrów w celu dopasowania do GUI
· Zaktualizowano opis przesyłania danych w tabeli: Funkcje F-Tile Serial Lite IV Intel FPGA IP.
· Zmieniono nazwę tabeli IP na F-Tile Serial Lite IV Intel FPGA IP Parametr Opis w sekcji Parametry dla przejrzystości.
· Zaktualizowana tabela: Parametry IP: — Dodano nowy parametr – włączono RSFEC na innym IP Simplex Serial Lite IV umieszczonym na tym samym kanale (kanałach) FGT. — Zaktualizowano domyślne wartości częstotliwości zegara referencyjnego nadajnika-odbiornika.
Pierwsze wydanie.

Zarejestrowany zgodnie z ISO 9001: 2015

Dokumenty / Zasoby

	Intel F Tile Serial Lite IV Intel FPGA IP [plik PDF] Instrukcja użytkownika F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [plik PDF] Instrukcja użytkownika F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP