UG0644 DDR AXI आर्बिटर
उत्पादन जानकारी
DDR AXI आर्बिटर एक हार्डवेयर घटक हो जसले प्रदान गर्दछ
DDR-SDRAM अन-चिप नियन्त्रकहरूमा 64-bit AXI मास्टर इन्टरफेस।
यो सामान्यतया बफरिङ र को लागी भिडियो अनुप्रयोगहरूमा प्रयोग गरिन्छ
भिडियो पिक्सेल डाटा को प्रशोधन। उत्पादन प्रयोगकर्ता पुस्तिका प्रदान गर्दछ
हार्डवेयर कार्यान्वयनमा विस्तृत जानकारी र निर्देशनहरू,
सिमुलेशन, र स्रोत उपयोग।
हार्डवेयर कार्यान्वयन
DDR AXI आर्बिटर DDR-SDRAM सँग इन्टरफेस गर्न डिजाइन गरिएको हो
अन-चिप नियन्त्रकहरू। यसले 64-बिट AXI मास्टर इन्टरफेस प्रदान गर्दछ
जसले भिडियो पिक्सेल डाटाको द्रुत प्रशोधन सक्षम गर्दछ। उत्पादन प्रयोगकर्ता
म्यानुअलले DDR AXI को विस्तृत डिजाइन विवरण प्रदान गर्दछ
आर्बिटर र यसको हार्डवेयर कार्यान्वयन।
सिमुलेशन
उत्पादन प्रयोगकर्ता पुस्तिकाले अनुकरण गर्न निर्देशनहरू प्रदान गर्दछ
DDR AXI आर्बिटर MSS SmartDesign र Testbench उपकरणहरू प्रयोग गर्दै। यी
उपकरणहरूले प्रयोगकर्तालाई डिजाइनको शुद्धता प्रमाणित गर्न सक्षम गर्दछ र
हार्डवेयर घटकको उचित कार्य सुनिश्चित गर्नुहोस्।
स्रोतको उपयोग
DDR AXI आर्बिटरले प्रणाली स्रोतहरू जस्तै तर्क प्रयोग गर्दछ
कक्षहरू, मेमोरी ब्लकहरू, र रूटिङ स्रोतहरू। उत्पादन प्रयोगकर्ता
म्यानुअलले विस्तृत स्रोत उपयोग रिपोर्ट प्रदान गर्दछ जुन
DDR AXI आर्बिटर को स्रोत आवश्यकताहरु लाई रूपरेखा। यो
जानकारी हार्डवेयर कम्पोनेन्ट हुन सक्छ भनेर सुनिश्चित गर्न प्रयोग गर्न सकिन्छ
उपलब्ध प्रणाली स्रोतहरू भित्र कार्यान्वयन गरिनेछ।
उत्पादन उपयोग निर्देशन
निम्न निर्देशनहरूले कसरी प्रयोग गर्ने भन्ने बारे मार्गदर्शन प्रदान गर्दछ
DDR AXI आर्बिटर:
चरण 1: हार्डवेयर कार्यान्वयन
इन्टरफेसमा DDR AXI आर्बिटर हार्डवेयर कम्पोनेन्ट लागू गर्नुहोस्
DDR-SDRAM अन-चिप नियन्त्रकहरूसँग। डिजाइन पछ्याउनुहोस्
उचित सुनिश्चित गर्न उत्पादन प्रयोगकर्ता पुस्तिका मा प्रदान गरिएको विवरण
हार्डवेयर घटक को कार्यान्वयन।
चरण 2: सिमुलेशन
MSS SmartDesign र प्रयोग गरेर DDR AXI आर्बिटर डिजाइन अनुकरण गर्नुहोस्
Testbench उपकरणहरू। उत्पादनमा दिइएको निर्देशनहरू पालना गर्नुहोस्
डिजाइनको शुद्धता प्रमाणित गर्न र सुनिश्चित गर्न प्रयोगकर्ता पुस्तिका
हार्डवेयर घटक को उचित कार्य।
चरण 3: संसाधन उपयोग
Review उत्पादनमा उपलब्ध स्रोत उपयोग रिपोर्ट
DDR AXI को स्रोत आवश्यकताहरू निर्धारण गर्न प्रयोगकर्ता पुस्तिका
आर्बिटर। सुनिश्चित गर्नुहोस् कि हार्डवेयर घटक लागू गर्न सकिन्छ
उपलब्ध प्रणाली स्रोतहरू भित्र।
यी निर्देशनहरू पालना गरेर, तपाईं प्रभावकारी रूपमा DDR प्रयोग गर्न सक्नुहुन्छ
भिडियो पिक्सेल डाटा बफरिङका लागि AXI आर्बिटर हार्डवेयर कम्पोनेन्ट र
भिडियो अनुप्रयोगहरूमा प्रशोधन।
UG0644 प्रयोगकर्ता गाइड
DDR AXI आर्बिटर
फेब्रुअरी २०२२
DDR AXI आर्बिटर
सामग्री
१ संशोधन इतिहास ……………………………………………………………………………………………………….. १
१.१ संशोधन ५.० ……………………………………………………………………………………………… १ १.२ संशोधन ४.० ……………………………………………………………………………………………… १ १.३ संशोधन ३.० ……………………………………………………………………………………………… १ १.४ संशोधन २.० ……………………………………………………………………………………………… १ १.५ संशोधन १.० ……………………………………………………………………………………………… १
२ परिचय ………………………………………………………………………………………………………….. २ ३ हार्डवेयर कार्यान्वयन ……………………………………………………………………………………… 2
3.1 डिजाइन विवरण ……………………………………………………………………………………………… 3 3.2 इनपुट र आउटपुटहरू ……………………………………………………………………………………………………….. ५ ३.३ कन्फिगरेसन प्यारामिटरहरू ……… ……………………………………………………………………………………… 5 3.3 समय रेखाचित्र ……………………………………………………………………………………………… 13 3.4 टेस्टबेन्च ……………………………………………………………………………………………………… १६
3.5.1 MSS स्मार्ट डिजाइन ………………………………………………………………………………………. 25 3.5.2 सिमुलेटिङ टेस्टबेन्च ……………………………………………………………………………………… 30 3.6 स्रोत उपयोग ………………………………………………………………………………………………………
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
DDR AXI आर्बिटर
1
संशोधन इतिहास
संशोधन इतिहासले कागजातमा लागू गरिएका परिवर्तनहरू वर्णन गर्दछ। परिवर्तनहरू संशोधनद्वारा सूचीबद्ध गरिएका छन्, सबैभन्दा हालको प्रकाशनबाट सुरु हुँदै।
1.1
संशोधन ७.०
यस कागजातको संशोधन 5.0 मा, संसाधन उपयोग खण्ड र स्रोत उपयोग रिपोर्ट
अद्यावधिक गरिएको थियो। थप जानकारीको लागि, स्रोतको उपयोग हेर्नुहोस् (पृष्ठ ३१ हेर्नुहोस्)।
1.2
संशोधन ७.०
निम्न यस कागजातको संशोधन 4.0 मा परिवर्तनहरूको सारांश हो।
तालिकामा testbench कन्फिगरेसन प्यारामिटरहरू थपियो। थप जानकारीको लागि, कन्फिगरेसन प्यारामिटरहरू हेर्नुहोस् (पृष्ठ 16 हेर्नुहोस्)।। testbench प्रयोग गरेर कोर सिमुलेट गर्न जानकारी थपियो। थप जानकारीको लागि, Testbench हेर्नुहोस् (पृष्ठ 16 हेर्नुहोस्)। तालिकामा DDR AXI आर्बिटर मानहरूको लागि संसाधन उपयोग अद्यावधिक गरियो। थप जानकारीको लागि, संसाधन उपयोग हेर्नुहोस् (पृष्ठ ३१ हेर्नुहोस्)।
1.3
संशोधन ७.०
निम्न यस कागजातको संशोधन 3.0 मा परिवर्तनहरूको सारांश हो।
च्यानल १ र २ लेख्नका लागि ८-बिट जानकारी थपियो। थप जानकारीको लागि, डिजाइन विवरण हेर्नुहोस् (पृष्ठ ३ हेर्नुहोस्)। अपडेट गरिएको Testbench सेक्सन। थप जानकारीको लागि, Testbench हेर्नुहोस् (पृष्ठ 8 हेर्नुहोस्)।
1.4
संशोधन ७.०
यस कागजातको संशोधन 2.0 मा, तथ्याङ्क र तालिकाहरू Testbench सेक्सनमा अद्यावधिक गरिएको थियो।
थप जानकारीको लागि, Testbench हेर्नुहोस् (पृष्ठ 16 हेर्नुहोस्)।
1.5
संशोधन ७.०
संशोधन 1.0 यस कागजातको पहिलो प्रकाशन थियो
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
1
DDR AXI आर्बिटर
2
परिचय
सम्झनाहरू कुनै पनि सामान्य भिडियो र ग्राफिक्स अनुप्रयोगहरूको अभिन्न अंग हुन्। तिनीहरू भिडियो पिक्सेल डेटा बफरिङको लागि प्रयोग गरिन्छ। एउटा सामान्य बफरिङ पूर्वample डिस्प्ले फ्रेम बफरहरू हो जसमा फ्रेमको लागि पूर्ण भिडियो पिक्सेल डाटा मेमोरीमा बफर गरिएको छ।
डुअल डाटा रेट (DDR)-सिंक्रोनस DRAM (SDRAM) बफरिङका लागि भिडियो अनुप्रयोगहरूमा सामान्य रूपमा प्रयोग हुने सम्झनाहरू मध्ये एक हो। SDRAM यसको गतिको कारण प्रयोग गरिन्छ जुन भिडियो प्रणालीहरूमा छिटो प्रशोधनका लागि आवश्यक हुन्छ।
निम्न चित्र एक पूर्व देखाउँछampDDR-SDRAM मेमोरीको प्रणाली-स्तर रेखाचित्रको le भिडियो अनुप्रयोगसँग इन्टरफेस गर्दै।
चित्र १ · DDR-SDRAM मेमोरी इन्टरफेसिङ
Microsemi SmartFusion®2 System-on-chip (SoC) मा, त्यहाँ दुईवटा अन-चिप DDR नियन्त्रकहरू छन् जसमा 64-बिट उन्नत एक्स्टेन्सिबल इन्टरफेस (AXI) र 32-बिट उन्नत उच्च-कार्यक्षमता बस (AHB) दास इन्टरफेसहरू छन्। गेट एरे (FPGA) कपडा। अन-चिप DDR नियन्त्रकहरूमा इन्टरफेस गरिएको DDR-SDRAM मेमोरी पढ्न र लेख्न AXI वा AHB मास्टर इन्टरफेस आवश्यक छ।
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
2
DDR AXI आर्बिटर
3
हार्डवेयर कार्यान्वयन
3.1
डिजाईन विवरण
DDR AXI आर्बिटरले DDR-SDRAM अन-चिप नियन्त्रकहरूलाई 64-बिट AXI मास्टर इन्टरफेस प्रदान गर्दछ।
SmartFusion2 उपकरणहरू। DDR AXI आर्बिटरसँग चार पढ्ने च्यानलहरू छन् र दुईवटा लेख्ने च्यानलहरू छन्
प्रयोगकर्ता तर्क। ब्लकले AXI पढ्ने पहुँच प्रदान गर्न चार पढ्ने च्यानलहरू बीच मध्यस्थता गर्दछ
राउन्ड रोबिन तरीकाले च्यानल। जबसम्म पढ्ने च्यानल 1 मास्टरको पढ्ने अनुरोध उच्च हुन्छ, AXI
पढ्न च्यानल यसलाई आवंटित गरिएको छ। पढ्नुहोस् च्यानल 1 ले 24-बिटको आउटपुट डेटा चौडाइ निश्चित गरेको छ। च्यानल 2, 3 पढ्नुहोस्,
र 4 लाई 8-bit, 24-bit, वा 32-bit डाटा आउटपुट चौडाइको रूपमा कन्फिगर गर्न सकिन्छ। यो विश्वव्यापी द्वारा चयन गरिएको छ
कन्फिगरेसन प्यारामिटर।
ब्लकले राउन्ड-रोबिन तरीकाले AXI लेखन च्यानलमा पहुँच प्रदान गर्न दुई लेखन च्यानलहरू बीच मध्यस्थता पनि गर्दछ। दुबै लेखन च्यानलको समान प्राथमिकता छ। लेख्नुहोस् च्यानल 1 र 2 लाई 8-बिट, 24-बिट, वा 32-बिट इनपुट डेटा चौडाइको रूपमा कन्फिगर गर्न सकिन्छ।
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
3
DDR AXI आर्बिटर
निम्न चित्रले DDR AXI आर्बिटरको शीर्ष-स्तरको पिन-आउट रेखाचित्र देखाउँछ। चित्र २ · DDR AXI आर्बिटर ब्लकको शीर्ष-स्तर ब्लक रेखाचित्र
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
4
DDR AXI आर्बिटर
निम्न चित्रले DDR AXI आर्बिटर ब्लक SmartFusion2 उपकरणमा पोर्ट गरिएको प्रणालीको शीर्ष-स्तर ब्लक रेखाचित्र देखाउँछ। चित्र ३ · SmartFusion3 उपकरणमा DDR AXI आर्बिटरको प्रणाली-स्तर ब्लक रेखाचित्र
3.2
इनपुट र आउटपुट
निम्न तालिकाले DDR AXI आर्बिटरको इनपुट र आउटपुट पोर्टहरू सूचीबद्ध गर्दछ।
तालिका १ · DDR AXI आर्बिटरको इनपुट र आउटपुट पोर्टहरू
सिग्नल नाम RESET_N_I
दिशा इनपुट
चौडाइ
SYS_CLOCK_I BUFF_READ_CLOCK_I
इनपुट इनपुट
rd_req_1_i rd_ack_o
इनपुट आउटपुट
rd_done_1_o start_read_addr_1_i
आउटपुट इनपुट
bytes_to_read_1_i
इनपुट
video_rdata_1_o
आउटपुट
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) - 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]विवरण
डिजाइन गर्न सक्रिय कम एसिन्क्रोनस रिसेट संकेत
प्रणाली घडी
च्यानलको आन्तरिक बफर पढ्ने घडी लेख्नुहोस्, SYS_CLOCK_I आवृत्ति दोब्बर हुनुपर्छ
मास्टर १ बाट अनुरोध पढ्नुहोस्
मास्टर १ बाट अनुरोध पढ्नको लागि आर्बिटर स्वीकृति
मास्टर १ मा पूरा पढ्नुहोस्
DDR ठेगाना जहाँबाट रिड च्यानल १ को लागि पढ्न सुरु गर्नु पर्छ
पढ्ने च्यानल १ बाट पढ्नको लागि बाइटहरू
पढ्ने च्यानल 1 बाट भिडियो डेटा आउटपुट
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
5
DDR AXI आर्बिटर
सिग्नल नाम rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_to_read_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_to_read_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bytes_to_write_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
दिशा आउटपुट इनपुट आउटपुट
आउटपुट इनपुट
इनपुट
आउटपुट
आउटपुट इनपुट आउटपुट
आउटपुट इनपुट
इनपुट
आउटपुट
आउटपुट इनपुट आउटपुट
आउटपुट इनपुट
इनपुट
आउटपुट
आउटपुट इनपुट आउटपुट
आउटपुट इनपुट
इनपुट
इनपुट
इनपुट इनपुट
चौडाइ
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1) + ३) – १ : ०] [(g_RD_CHANNEL0_VIDEO_DATA_WIDTH3 ):3] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL3_AXI_BUFF_AWIDTH + 1) – 0 : 1] [(g_RD_CHANNEL0_VIDEO_DATA_WIDTH4):3] [(g_AXI_AWIDTH-1) _AWIDTH + 0) - 4 : 1 ] [(g_WR_CHANNEL0_VIDEO_DATA_WIDTH1):0]
विवरण पढ्नुहोस् च्यानलबाट वैध डेटा पढ्नुहोस् 1 मास्टर 2 आर्बिटर बाट अनुरोध पढ्नुहोस् मास्टर 2 बाट अनुरोध पढ्नको लागि स्वीकृति पढ्नुहोस् मास्टर 2 DDR ठेगानामा पढ्नुहोस् जहाँबाट पढ्न सुरु गर्नु पर्छ च्यानल 2 बाइटहरू पढ्नको लागि पढ्नको लागि च्यानल 2 भिडियो डेटा पढ्ने च्यानल 2 बाट आउटपुट पढ्नुहोस् च्यानल 2 बाट वैध डेटा पढ्नुहोस् 3 मास्टर 3 आर्बिटरबाट अनुरोध पढ्नुहोस् मास्टर 3 बाट अनुरोध पढ्नको लागि स्वीकृति पढ्नुहोस् मास्टर 3 डीडीआर ठेगानामा पढ्नुहोस् जहाँबाट पढ्न सुरु गर्नुपर्नेछ च्यानल 3 बाइटहरू पढ्नको लागि पढ्नको लागि च्यानल 3 पढ्ने च्यानलबाट भिडियो डेटा आउटपुट 3 पढ्ने च्यानलबाट वैध डेटा पढ्नुहोस् 4 मास्टर 4 आर्बिटरबाट अनुरोध पढ्नुहोस् मास्टर 4 बाट अनुरोध पढ्नको लागि स्वीकृति पढ्नुहोस् मास्टर 4 डीडीआर ठेगानामा पढ्नुहोस् जहाँबाट पढ्न सुरु गर्नुपर्नेछ च्यानल 4 बाइटहरू पढ्नको लागि पढ्ने च्यानलबाट पढ्नुहोस् 4 पढिएको च्यानलबाट भिडियो डेटा आउटपुट 4 पढ्ने च्यानलबाट वैध डेटा पढ्नुहोस् 1 मास्टर 1 आर्बिटरबाट अनुरोध लेख्नुहोस् मास्टर 1 बाट अनुरोध लेख्नको लागि स्वीकृति मास्टर 1 DDR ठेगानामा पूरा भएको लेख्नुहोस् जसमा लेख्नुहोस् च्यानल 1 बाट लेख्नु पर्छ च्यानल १ लेख्नको लागि लेख्नको लागि च्यानल १ बाट लेखिने बाइट्स भिडियो डाटा इनपुट
च्यानल १ लेख्नको लागि वैध डाटा लेख्नुहोस् मास्टर १ बाट अनुरोध लेख्नुहोस्
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
6
DDR AXI आर्बिटर
संकेत नाम wr_ack_2_o
निर्देशन आउटपुट
wr_done_2_o start_write_addr_2_i
आउटपुट इनपुट
bytes_to_write_2_i
इनपुट
video_wdata_2_i
इनपुट
wdata_valid_2_i AXI I/F संकेतहरू पढ्नुहोस् ठेगाना च्यानल m_arid_o
इनपुट आउटपुट
m_araddr_o
आउटपुट
m_arlen_o
आउटपुट
m_arsize_o m_arburst_o
आउटपुट आउटपुट
m_arlock_o
आउटपुट
m_arcache_o
आउटपुट
m_arprot_o
आउटपुट
चौडाइ
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) - 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
मास्टर 2 बाट अनुरोध लेख्नको लागि विवरण आर्बिटर स्वीकृति मास्टर 2 DDR ठेगानामा पूरा भएको लेख्नुहोस् जसमा लेख्नुहोस् च्यानल 2 बाट लेख्नको लागि च्यानल 2 बाइटहरू लेख्नको लागि च्यानल 2 लेख्न भिडियो डेटा इनपुट
च्यानल २ लेख्नको लागि वैध डाटा लेख्नुहोस्
ठेगाना आईडी पढ्नुहोस्। परिचय tag संकेतहरूको पढ्ने ठेगाना समूहको लागि।
ठेगाना पढ्नुहोस्। रिड बर्स्ट लेनदेनको प्रारम्भिक ठेगाना प्रदान गर्दछ। फटको सुरु ठेगाना मात्र प्रदान गरिएको छ।
फट लम्बाइ। एक फट मा स्थानान्तरण को सही संख्या प्रदान गर्दछ। यो जानकारीले ठेगानासँग सम्बन्धित डाटा स्थानान्तरणहरूको संख्या निर्धारण गर्दछ
फट आकार। फटमा प्रत्येक स्थानान्तरणको आकार
फट प्रकार। साइज जानकारीको साथ मिलाएर, बर्स्ट भित्र प्रत्येक स्थानान्तरणको ठेगाना कसरी गणना गरिन्छ भन्ने विवरण।
2'b01 मा फिक्स्ड à वृद्धिशील ठेगाना फट
लक प्रकार। स्थानान्तरण को परमाणु विशेषताहरु बारे थप जानकारी प्रदान गर्दछ।
2'b00 à सामान्य पहुँचमा फिक्स गरियो
क्यास प्रकार। स्थानान्तरणको क्यास योग्य विशेषताहरू बारे थप जानकारी प्रदान गर्दछ।
4'b0000 à गैर-क्यास योग्य र गैर-बफर गर्न योग्य
संरक्षण प्रकार। लेनदेनको लागि सुरक्षा एकाइ जानकारी प्रदान गर्दछ।
3'b000 à सामान्य, सुरक्षित डेटा पहुँचमा फिक्स गरियो
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
7
DDR AXI आर्बिटर
सिग्नल नाम m_arvalid_o
निर्देशन आउटपुट
चौडाइ
m_arready_i
इनपुट
डाटा च्यानल पढ्नुहोस्
m_rid_i
इनपुट
[०९:२५]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
इनपुट इनपुट
[(g_AXI_DWIDTH-1):0] [1:0]इनपुट इनपुट
m_rready_o
आउटपुट
ठेगाना च्यानल लेख्नुहोस्
m_awid_o
आउटपुट
m_awaddr_o
आउटपुट
[३:०] [(g_AXI_AWIDTH-3):0]UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
विवरण पढ्नुहोस् ठेगाना मान्य।
जब HIGH हुन्छ, पढ्ने ठेगाना र नियन्त्रण जानकारी मान्य हुन्छ र ठेगाना स्वीकार संकेत, m_arready, उच्च नभएसम्म उच्च रहन्छ।
`1′ = ठेगाना र नियन्त्रण जानकारी मान्य
`0′ = ठेगाना र नियन्त्रण जानकारी मान्य छैन। पढ्नुहोस् ठेगाना तयार छ। दास ठेगाना र सम्बन्धित नियन्त्रण संकेतहरू स्वीकार गर्न तयार छ:
1 = दास तयार
० = दास तयार छैन।
आईडी पढ्नुहोस् tag। ID tag संकेतहरूको पढ्ने डेटा समूहको। m_rid मान Slave द्वारा उत्पन्न गरिएको हो र यसले प्रतिक्रिया दिइरहेको पठन कारोबारको m_arid मानसँग मेल खानुपर्छ। डाटा पढ्नुहोस्। प्रतिक्रिया पढ्नुहोस्।
पढ्ने स्थानान्तरणको स्थिति। स्वीकार्य प्रतिक्रियाहरू OKAY, EXOKAY, SLVERR, र DECERR हुन्। अन्तिम पढ्नुहोस्।
रिड बर्स्टमा अन्तिम स्थानान्तरण। वैध पढ्नुहोस्। आवश्यक पढ्ने डाटा उपलब्ध छ र पढ्ने स्थानान्तरण पूरा हुन सक्छ:
१ = उपलब्ध डाटा पढ्नुहोस्
0 = पढ्ने डाटा उपलब्ध छैन। तयार पढ्नुहोस्। मास्टरले पढ्ने डाटा र प्रतिक्रिया जानकारी स्वीकार गर्न सक्छ:
1 = मास्टर तयार
० = मास्टर तयार छैन।
ठेगाना आईडी लेख्नुहोस्। परिचय tag संकेतहरूको ठेगाना समूह लेख्नको लागि। ठेगाना लेख्नुहोस्। राईट बर्स्ट लेनदेनमा पहिलो स्थानान्तरणको ठेगाना प्रदान गर्दछ। सम्बद्ध नियन्त्रण संकेतहरू फटमा बाँकी स्थानान्तरणहरूको ठेगानाहरू निर्धारण गर्न प्रयोग गरिन्छ।
8
DDR AXI आर्बिटर
सिग्नल नाम m_awlen_o
निर्देशन आउटपुट
चौडाइ [३:०]
m_awsize_o
आउटपुट
[०९:२५]m_awburst_o
आउटपुट
[०९:२५]m_awlock_o
आउटपुट
[०९:२५]m_awcache_o
आउटपुट
[०९:२५]m_awprot_o
आउटपुट
[०९:२५]m_awvalid_o
आउटपुट
विवरण
फट लम्बाइ। एक फट मा स्थानान्तरण को सही संख्या प्रदान गर्दछ। यो जानकारीले ठेगानासँग सम्बन्धित डाटा स्थानान्तरणहरूको संख्या निर्धारण गर्दछ।
फट आकार। फटमा प्रत्येक स्थानान्तरणको आकार। बाइट लेन स्ट्रोबहरूले ठीक कुन बाइट लेनहरू अद्यावधिक गर्ने भनेर संकेत गर्दछ।
3'b011 à 8 बाइट प्रति डाटा स्थानान्तरण वा 64-बिट स्थानान्तरणमा फिक्स गरियो
फट प्रकार। साइज जानकारीको साथ मिलाएर, बर्स्ट भित्र प्रत्येक स्थानान्तरणको ठेगाना कसरी गणना गरिन्छ भन्ने विवरण।
2'b01 मा फिक्स्ड à वृद्धिशील ठेगाना फट
लक प्रकार। स्थानान्तरण को परमाणु विशेषताहरु बारे थप जानकारी प्रदान गर्दछ।
2'b00 à सामान्य पहुँचमा फिक्स गरियो
क्यास प्रकार। लेनदेनको बफरयोग्य, क्यास योग्य, लेख्ने-मार्फत, लेख्ने-ब्याक, र आवंटित विशेषताहरू संकेत गर्दछ।
4'b0000 à गैर-क्यास योग्य र गैर-बफर गर्न योग्य
संरक्षण प्रकार। लेनदेनको सामान्य, विशेषाधिकार प्राप्त, वा सुरक्षित सुरक्षा स्तर र लेनदेन डेटा पहुँच वा निर्देशन पहुँच हो कि भनेर संकेत गर्दछ।
3'b000 à सामान्य, सुरक्षित डेटा पहुँचमा फिक्स गरियो
ठेगाना मान्य लेख्नुहोस्। मान्य लेख्ने ठेगाना र नियन्त्रणलाई संकेत गर्दछ
जानकारी उपलब्ध छ:
1 = ठेगाना र नियन्त्रण जानकारी उपलब्ध छ
० = ठेगाना र नियन्त्रण जानकारी उपलब्ध छैन। ठेगाना र नियन्त्रण जानकारी स्थिर रहन्छ जबसम्म ठेगानाले संकेत स्वीकार गर्दैन, m_awready, HIGH जान्छ।
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
9
DDR AXI आर्बिटर
सिग्नल नाम m_awready_i
दिशा इनपुट
चौडाइ
डाटा च्यानल लेख्नुहोस्
m_wid_o
आउटपुट
[०९:२५]m_wdata_o m_wstrb_o
आउटपुट आउटपुट
[(g_AXI_DWIDTH-1):0]AXI_DWDITH प्यारामिटर[०९:२५]
m_wlast_o m_wvalid_o
आउटपुट आउटपुट
m_wready_i
इनपुट
प्रतिक्रिया च्यानल संकेतहरू लेख्नुहोस्
m_bid_i
इनपुट
[०९:२५]m_bresp_i m_bvalid_i
इनपुट
[०९:२५]इनपुट
m_bready_o
आउटपुट
विवरण तयार ठेगाना लेख्नुहोस्। दास ठेगाना र सम्बन्धित नियन्त्रण संकेतहरू स्वीकार गर्न तयार छ भनेर संकेत गर्दछ:
1 = दास तयार
० = दास तयार छैन।
आईडी लेख्नुहोस् tag। ID tag लेखन डाटा स्थानान्तरण को। m_wid मान लेख्ने लेनदेनको m_awid मानसँग मेल खानुपर्छ। डाटा लेख्नुहोस्
स्ट्रोबहरू लेख्नुहोस्। यो संकेतले मेमोरीमा कुन बाइट लेनहरू अद्यावधिक गर्ने भनेर संकेत गर्छ। त्यहाँ लेख्ने डाटा बसको अन्तिममा लेख्ने प्रत्येक आठ बिटको लागि एक राइट स्ट्रोब छ। अन्तिम स्थानान्तरण राइट बर्स्टमा। मान्य लेख्नुहोस्। मान्य लेखन डाटा र स्ट्रोबहरू उपलब्ध छन्:
१ = डाटा र स्ट्रोबहरू उपलब्ध लेख्नुहोस्
० = लेख्ने डाटा र स्ट्रोबहरू उपलब्ध छैनन्। तयार लेख्नुहोस्। दासले लेख्ने डेटा स्वीकार गर्न सक्छ: १ = दास तयार
० = दास तयार छैन।
प्रतिक्रिया आईडी। पहिचान tag लेख्ने प्रतिक्रियाको। m_bid मान लेख्ने लेनदेनको m_awid मानसँग मिल्नुपर्छ जसमा दासले प्रतिक्रिया दिइरहेको छ। प्रतिक्रिया लेख्नुहोस्। लेखन लेनदेनको स्थिति। स्वीकार्य प्रतिक्रियाहरू OKAY, EXOKAY, SLVERR, र DECERR हुन्। प्रतिक्रिया मान्य लेख्नुहोस्। वैध लेखन प्रतिक्रिया उपलब्ध छ:
1 = उपलब्ध प्रतिक्रिया लेख्नुहोस्
0 = लेख्ने प्रतिक्रिया उपलब्ध छैन। प्रतिक्रिया तयार छ। मास्टर प्रतिक्रिया जानकारी स्वीकार गर्न सक्नुहुन्छ।
1 = मास्टर तयार
० = मास्टर तयार छैन।
निम्न चित्रले DDR AXI आर्बिटरको आन्तरिक ब्लक रेखाचित्र देखाउँछ।
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
10
DDR AXI आर्बिटर
निम्न चित्रले DDR AXI आर्बिटरको आन्तरिक ब्लक रेखाचित्र देखाउँछ। चित्र ४ · DDR AXI आर्बिटरको आन्तरिक ब्लक रेखाचित्र
प्रत्येक पढ्ने च्यानल ट्रिगर हुन्छ जब यसले read_req_(x)_i इनपुटमा उच्च इनपुट संकेत प्राप्त गर्दछ। त्यसपछि यो
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
11
DDR AXI आर्बिटर
प्रत्येक पढ्ने च्यानल ट्रिगर हुन्छ जब यसले read_req_(x)_i इनपुटमा उच्च इनपुट संकेत प्राप्त गर्दछ। त्यसपछि यो एसampलेस सुरुआती AXI ठेगाना र बाह्य मास्टरबाट इनपुटहरू पढ्नको लागि बाइटहरू। च्यानलले read_ack_(x)_o टगल गरेर बाह्य मास्टरलाई स्वीकार गर्दछ। च्यानलले इनपुटहरू प्रशोधन गर्छ र DDR-SDRAM बाट डाटा पढ्न आवश्यक AXI लेनदेनहरू उत्पन्न गर्दछ। 64-बिट AXI ढाँचामा पढिएको डाटा आन्तरिक बफरमा भण्डारण गरिन्छ। आवश्यक डाटा पढेपछि र आन्तरिक बफरमा भण्डारण गरिसकेपछि, अन-प्याकर मोड्युल सक्षम हुन्छ। अन-प्याकर मोड्युलले प्रत्येक 64-बिट शब्दलाई आउटपुट डेटा बिट लम्बाइमा अनप्याक गर्दछ जुन विशेष च्यानलको लागि पूर्वको लागि आवश्यक हुन्छ।ample यदि च्यानल 32-बिट आउटपुट डेटा चौडाइको रूपमा कन्फिगर गरिएको छ भने, प्रत्येक 64-बिट शब्द दुई 32-बिट आउटपुट डेटा शब्दहरूको रूपमा पठाइन्छ। च्यानल 1 को लागी जुन 24-बिट च्यानल हो, अन-प्याकरले प्रत्येक 64-बिट शब्दलाई 24-बिट आउटपुट डेटामा अनप्याक गर्दछ। 64 24 को मल्टिपल होइन, च्यानल 1 को लागि अन-प्याकरले आठ 64-बिट डेटा शब्दहरू उत्पन्न गर्न तीन 24-बिट शब्दहरूको समूहलाई संयोजन गर्दछ। यसले पढ्ने च्यानल १ मा बाधा पुर्याउँछ कि बाह्य मास्टरद्वारा अनुरोध गरिएको डाटा बाइटहरू 1 द्वारा विभाजित हुनुपर्छ। पढ्ने च्यानल 8, 2, र 3 लाई 4-bit, 8bit, र 24-bit डाटा चौडाइको रूपमा कन्फिगर गर्न सकिन्छ, जुन हो। g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH ग्लोबल कन्फिगरेसन प्यारामिटर द्वारा निर्धारित। यदि तिनीहरूलाई 32-बिटको रूपमा कन्फिगर गरिएको छ भने, माथि उल्लेखित बाधा तिनीहरूमध्ये प्रत्येकमा पनि लागू हुनेछ। तर यदि तिनीहरूलाई 24-bit वा 8-bit को रूपमा कन्फिगर गरिएको छ भने, 32 64 र 32 को मल्टिपल हो जस्तो कुनै बाधा छैन। यी अवस्थामा, प्रत्येक 8-bit शब्दलाई दुई 64-bit डेटा शब्द वा आठ 32 मा अनप्याक गरिएको छ। - बिट डाटा शब्दहरू।
पढ्नुहोस् च्यानल 1 अनप्याक गर्नुहोस् 64-बिट डेटा शब्दहरू DDR-SDRAM बाट 24-बिट आउटपुट डेटा शब्दहरू 48 64-बिट शब्दहरूको ब्याचहरूमा पढ्नुहोस्, जुन 48 64-बिट शब्दहरू पढ्ने च्यानल 1 को आन्तरिक बफरमा उपलब्ध हुँदा, अन-प्याकरले तिनीहरूलाई 24-बिट आउटपुट डाटा दिन अनप्याक गर्न थाल्छ। यदि पढ्नको लागि अनुरोध गरिएको डेटा बाइटहरू 48 64-बिट शब्दहरू भन्दा कम छन् भने, अन-प्याकर मात्र DDR-SDRAM बाट पूर्ण डेटा पढिसकेपछि सक्षम हुन्छ। बाँकी तीन पढ्ने च्यानलहरूमा, अन-प्याकरले DDR-SDRAM बाट अनुरोध गरिएको बाइटहरूको पूर्ण संख्या पढेपछि मात्र पढ्ने डाटा पठाउन थाल्छ।
जब पढ्ने च्यानल 24-बिट आउटपुट चौडाइको लागि कन्फिगर हुन्छ, सुरु हुने पढ्ने ठेगाना 24-बाइट सीमामा पङ्क्तिबद्ध हुनुपर्छ। यो अवरोध पूरा गर्न आवश्यक छ कि अन-प्याकरले आठ 64-बिट आउटपुट शब्दहरू उत्पादन गर्न तीन 24-बिट शब्दहरूको समूह खोल्छ।
अनुरोध गरिएका बाइटहरू बाह्य मास्टरमा पठाइएपछि सबै पढ्ने च्यानलहरूले बाह्य मास्टरमा पढिएको आउटपुट उत्पन्न गर्दछ।
च्यानलहरू लेख्ने अवस्थामा, बाह्य मास्टरले विशेष च्यानलमा आवश्यक डाटा इनपुट गर्नुपर्छ। लेखन च्यानलले इनपुट डाटा लिन्छ र तिनीहरूलाई 64-बिट शब्दहरूमा प्याक गर्दछ र तिनीहरूलाई आन्तरिक भण्डारणमा भण्डारण गर्दछ। आवश्यक डाटा भण्डारण गरिसकेपछि, बाह्य मास्टरले लेख्नको लागि सुरु ठेगाना र बाइटहरू सहित लेखन अनुरोध प्रदान गर्नुपर्छ। s माampयी इनपुटहरू लिंग, लेखन च्यानलले बाह्य मास्टरलाई स्वीकार गर्दछ। यस पछि, च्यानलले DDR-SDRAM मा भण्डारण गरिएको डाटा लेख्न AXI लेखन लेनदेनहरू उत्पन्न गर्दछ। अनुरोध गरिएका बाइटहरू DDR-SDRAM मा लेखिएपछि सबै लेखन च्यानलहरूले बाहिरी मास्टरमा लेखिएको आउटपुट उत्पन्न गर्दछ। कुनै पनि लेखन च्यानललाई लेख्न अनुरोध दिइएपछि, wr_done_(x)_o को दाबीद्वारा हालको कारोबार पूरा नभएसम्म, नयाँ डाटा लेखन च्यानलमा लेख्नु हुँदैन।
लेख्नुहोस् च्यानलहरू 1 र 2 लाई 8-bit, 24-bit, र 32-bit डेटा चौडाइको रूपमा कन्फिगर गर्न सकिन्छ, जुन g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH ग्लोबल कन्फिगरेसन प्यारामिटरद्वारा निर्धारण गरिन्छ। यदि तिनीहरू 24bit को रूपमा कन्फिगर गरिएको छ भने, त्यसपछि लेखिने बाइटहरू आठ को बहु हुनुपर्छ किनभने आन्तरिक प्याकरले आठ 24-बिट डेटा शब्दहरू तीन 64-बिट डेटा शब्दहरू उत्पन्न गर्न प्याक गर्दछ। तर यदि तिनीहरू 8-bit वा 32-bit को रूपमा कन्फिगर गरिएको छ भने, त्यहाँ त्यस्तो कुनै बाधा छैन।
32-बिट च्यानलको लागि, कम्तिमा दुई 32-बिट शब्दहरू पढ्नु पर्छ। 8-बिट च्यानलको लागि, न्यूनतम 8-बिट शब्दहरू पढ्न आवश्यक छ, किनभने त्यहाँ आर्बिटर मोड्युलले कुनै प्याडिङ उपलब्ध गराएको छैन। सबै पढ्ने र लेख्ने च्यानलहरूमा, आन्तरिक बफरहरूको गहिराई प्रदर्शन तेर्सो चौडाइको धेरै हो। आन्तरिक बफर गहिराई निम्नानुसार गणना गरिएको छ:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
जहाँ, X = च्यानल नम्बर
आन्तरिक बफर चौडाइ AXI डाटा बस चौडाइ द्वारा निर्धारण गरिन्छ, कन्फिगरेसन प्यारामिटर
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
12
DDR AXI आर्बिटर
आन्तरिक बफर चौडाइ AXI डाटा बस चौडाइ द्वारा निर्धारण गरिन्छ, कन्फिगरेसन प्यारामिटर g_AXI_DWIDTH।
AXI पढ्ने र लेख्ने लेनदेनहरू ARM AMBA AXI विनिर्देशहरू अनुसार गरिन्छ। प्रत्येक डाटा स्थानान्तरणको लागि लेनदेन आकार 64-बिटमा निश्चित गरिएको छ। ब्लकले १६ बीट्सको फिक्स्ड बर्स्ट लम्बाइको AXI लेनदेनहरू उत्पन्न गर्छ। ब्लकले कुनै एकल बर्स्टले 16 KByte को AXI ठेगाना सीमा पार गरेको छ कि छैन भनेर पनि जाँच गर्दछ। यदि एकल बर्स्टले 4 KByte सीमा पार गर्छ भने, 4 KByte बाउन्ड्रीमा 2 burst मा विभाजित हुन्छ।
3.3
कन्फिगरेसन प्यारामिटरहरू
निम्न तालिकाले DDR AXI आर्बिटरको हार्डवेयर कार्यान्वयनमा प्रयोग गरिएका कन्फिगरेसन प्यारामिटरहरू सूचीबद्ध गर्दछ। यी जेनेरिक प्यारामिटरहरू हुन् र आवेदन आवश्यकताहरूको आधारमा भिन्न हुन सक्छन्।
तालिका ४ · कन्फिगरेसन प्यारामिटरहरू
नाम g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_WR_CHANNEL_RESOLUTION _HORIZONTAL_RESOLUTION g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH_g_RD_CHANNEL4_VIDEO_DATA_WIDTH_WID_WID_1 CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL1_BUFFER_LINE_STORAGE
विवरण
AXI ठेगाना बस चौडाइ
AXI डाटा बस चौडाइ
AXI पढ्ने डेटा भण्डारण गर्ने च्यानल १ आन्तरिक बफरको लागि ठेगाना बस चौडाइ।
AXI पढ्ने डेटा भण्डारण गर्ने च्यानल १ आन्तरिक बफरको लागि ठेगाना बस चौडाइ।
AXI पढ्ने डेटा भण्डारण गर्ने च्यानल १ आन्तरिक बफरको लागि ठेगाना बस चौडाइ।
AXI पढ्ने डेटा भण्डारण गर्ने च्यानल १ आन्तरिक बफरको लागि ठेगाना बस चौडाइ।
लेख्ने च्यानल 1 आन्तरिक बफरको लागि ठेगाना बस चौडाइ, जसले AXI लेखन डेटा भण्डारण गर्दछ।
लेख्ने च्यानल 2 आन्तरिक बफरको लागि ठेगाना बस चौडाइ, जसले AXI लेखन डेटा भण्डारण गर्दछ।
च्यानल १ पढ्नका लागि भिडियो प्रदर्शन तेर्सो रिजोलुसन
च्यानल १ पढ्नका लागि भिडियो प्रदर्शन तेर्सो रिजोलुसन
च्यानल १ पढ्नका लागि भिडियो प्रदर्शन तेर्सो रिजोलुसन
च्यानल १ पढ्नका लागि भिडियो प्रदर्शन तेर्सो रिजोलुसन
च्यानल १ लेख्नका लागि भिडियो प्रदर्शन तेर्सो रिजोलुसन
च्यानल १ लेख्नका लागि भिडियो प्रदर्शन तेर्सो रिजोलुसन
च्यानल १ भिडियो आउटपुट बिट चौडाइ पढ्नुहोस्
च्यानल १ भिडियो आउटपुट बिट चौडाइ पढ्नुहोस्
च्यानल १ भिडियो आउटपुट बिट चौडाइ पढ्नुहोस्
च्यानल १ भिडियो आउटपुट बिट चौडाइ पढ्नुहोस्
च्यानल १ भिडियो इनपुट बिट चौडाइ लेख्नुहोस्।
च्यानल १ भिडियो इनपुट बिट चौडाइ लेख्नुहोस्।
प्रदर्शन तेर्सो रेखाहरूको संख्याको सन्दर्भमा च्यानल 1 पढ्नको लागि आन्तरिक बफरको गहिराइ। बफरको गहिराई g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH हो
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
13
DDR AXI आर्बिटर
3.4
नाम g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
विवरण
प्रदर्शन तेर्सो रेखाहरूको संख्याको सन्दर्भमा च्यानल 2 पढ्नको लागि आन्तरिक बफरको गहिराइ। बफरको गहिराई g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH हो
प्रदर्शन तेर्सो रेखाहरूको संख्याको सन्दर्भमा च्यानल 3 पढ्नको लागि आन्तरिक बफरको गहिराइ। बफरको गहिराई g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH हो
प्रदर्शन तेर्सो रेखाहरूको संख्याको सन्दर्भमा च्यानल 4 पढ्नको लागि आन्तरिक बफरको गहिराइ। बफरको गहिराई g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH हो
प्रदर्शन तेर्सो रेखाहरूको संख्याको सन्दर्भमा च्यानल 1 लेख्नको लागि आन्तरिक बफरको गहिराइ। बफरको गहिराई छ g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
प्रदर्शन तेर्सो रेखाहरूको संख्याको सन्दर्भमा च्यानल 2 लेख्नको लागि आन्तरिक बफरको गहिराइ। बफरको गहिराई छ g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
समय रेखाचित्र
निम्न चित्रले पढ्ने र लेख्ने अनुरोध इनपुटहरूको जडान देखाउँछ, मेमोरी ठेगाना सुरु गर्न, बाह्य मास्टरबाट इनपुटहरू पढ्न वा लेख्नको लागि बाइटहरू, पढ्न वा लेख्ने स्वीकृति, र आर्बिटरद्वारा दिइएको समापन आउटपुटहरू पढ्नुहोस् वा लेख्नुहोस्।
चित्र 5 · AXI इन्टरफेस मार्फत लेखन/पढ्न प्रयोग गरिने संकेतहरूको लागि समय रेखाचित्र
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
14
DDR AXI आर्बिटर
तलको चित्रले बाह्य मास्टरबाट डेटा इनपुट र दुबै लेखन च्यानलहरूको लागि मान्य डेटा इनपुट बीचको जडान देखाउँदछ। चित्र 6 · आन्तरिक भण्डारणमा लेख्नको लागि समय रेखाचित्र
निम्न चित्रले सबै पढ्ने च्यानलहरू 2, 3, र 4 को लागि वैध डेटा आउटपुट सहित बाह्य मास्टर तर्फ पढ्ने डेटा आउटपुट बीचको जडान देखाउँछ। चित्र 7 · रिड च्यानलहरू 2, 3 को लागि DDR AXI आर्बिटर मार्फत प्राप्त डाटाको लागि समय रेखाचित्र। , र 4
निम्न चित्रले पढ्ने च्यानल 1 को लागि पढ्ने डेटा आउटपुट बीचको जडान देखाउँदछ जब g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION 128 भन्दा ठूलो हुन्छ (यस अवस्थामा = 256)। चित्र 8 · DDR AXI आर्बिटर रीड च्यानल 1 (१२८ बाइट्स भन्दा ठूलो) मार्फत प्राप्त डाटाको लागि समय रेखाचित्र
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
15
DDR AXI आर्बिटर
निम्न चित्रले पढ्ने च्यानल 1 को लागि पढ्ने डेटा आउटपुट बीचको जडान देखाउँदछ जब g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION 128 भन्दा कम वा बराबर हुन्छ (यस अवस्थामा = 64)। चित्र 9 · DDR AXI आर्बिटर रिड च्यानल 1 (१२८ बाइट्स भन्दा कम वा बराबर) मार्फत प्राप्त डाटाको लागि समय रेखाचित्र।
3.5
टेस्टबेन्च
DDR आर्बिटर कोरको कार्यक्षमता जाँच गर्न testbench प्रदान गरिएको छ। निम्न तालिकाले मापदण्डहरू सूचीबद्ध गर्दछ जुन अनुप्रयोग अनुसार कन्फिगर गर्न सकिन्छ।
तालिका ३ · Testbench कन्फिगरेसन प्यारामिटरहरू
नाम IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
विवरण इनपुट file लेख्न च्यानल 1 इनपुट द्वारा लेखिएको छविको लागि नाम file लेख्ने च्यानलद्वारा लेखिने छविको लागि नाम २ पढ्ने वा लेख्ने च्यानलको भिडियो डेटा चौडाइ लेख्ने र पढ्ने च्यानलहरूले लेख्ने र पढ्नको लागि छविको तेर्सो रिजोल्युसन लेख्ने र पढ्नको लागि छविको ठाडो रिजोल्युसन। च्यानलहरू
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
16
DDR AXI आर्बिटर
निम्न चरणहरूले Libero SoC मार्फत कोर सिमुलेट गर्न testbench कसरी प्रयोग गरिन्छ भनेर वर्णन गर्दछ। 1. डिजाइन फ्लो विन्डोमा, स्मार्टडिजाइन सिर्जना गर्नुहोस् दायाँ क्लिक गर्नुहोस् र स्मार्टडिजाइन सिर्जना गर्न रन क्लिक गर्नुहोस्।
चित्र 10 · SmartDesign सिर्जना गर्नुहोस्
2. नयाँ स्मार्टडिजाइन सिर्जना गर्नुहोस् संवाद बक्समा video_dma को रूपमा नयाँ डिजाइनको नाम प्रविष्ट गर्नुहोस् र ठीक क्लिक गर्नुहोस्। एउटा SmartDesign सिर्जना गरिएको छ, र डिजाइन फ्लो फलकको दायाँपट्टि एउटा क्यानभास प्रदर्शित हुन्छ।
चित्र 11 · SmartDesign को नामकरण
3. क्याटलग विन्डोमा, SmartDesign क्यानभासमा समाधान-भिडियो र ड्र्याग-एन्ड-ड्रप SF2 DDR मेमोरी आर्बिटर विस्तार गर्नुहोस्।
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
17
DDR AXI आर्बिटर
चित्र 12 · Libero SoC क्याटलगमा DDR मेमोरी आर्बिटर
DDR मेमोरी आर्बिटर कोर देखाइएको छ, जस्तै निम्न चित्रमा देखाइएको छ। आवश्यक भएमा आर्बिटर कन्फिगर गर्न कोरमा डबल-क्लिक गर्नुहोस्।
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
18
DDR AXI आर्बिटर
चित्र 13 · स्मार्टडिजाइन क्यानभासमा DDR मेमोरी आर्बिटर कोर
4. कोरका सबै पोर्टहरू चयन गर्नुहोस् र दायाँ-क्लिक गर्नुहोस् र त्यसपछि शीर्ष स्तरमा बढावा दिनुहोस्, मा देखाइएको रूपमा क्लिक गर्नुहोस्।
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
19
DDR AXI आर्बिटर
4. कोरका सबै पोर्टहरू चयन गर्नुहोस् र दायाँ-क्लिक गर्नुहोस् र त्यसपछि तलको चित्रमा देखाइएको रूपमा, शीर्ष स्तरमा बढावा दिनुहोस् क्लिक गर्नुहोस्। चित्र 14 · शीर्ष स्तर विकल्पमा पदोन्नति गर्नुहोस्
उपकरणपट्टीमा जनरेट कम्पोनेन्ट आइकनमा क्लिक गर्नु अघि सबै पोर्टहरूलाई शीर्ष स्तरमा प्रवर्द्धन गर्न सुनिश्चित गर्नुहोस्।
5. SmartDesign टूलबारमा जनरेट कम्पोनेन्ट आइकनमा क्लिक गर्नुहोस्, जस्तै निम्न चित्रमा देखाइएको छ।
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
20
DDR AXI आर्बिटर
5. SmartDesign टूलबारमा जनरेट कम्पोनेन्ट आइकनमा क्लिक गर्नुहोस्, जस्तै निम्न चित्रमा देखाइएको छ। SmartDesign कम्पोनेन्ट उत्पन्न भएको छ। चित्र 15 · कम्पोनेन्ट उत्पन्न गर्नुहोस्
6. नेभिगेट गर्नुहोस् View > विन्डोज > Files द Files संवाद बाकस प्रदर्शित छ। 7. सिमुलेशन फोल्डरमा दायाँ क्लिक गर्नुहोस् र आयातमा क्लिक गर्नुहोस् Files, निम्न चित्रमा देखाइएको छ।
चित्र 16 · आयात गर्नुहोस् File
8. छवि उत्तेजना आयात गर्न file, नेभिगेट गर्नुहोस् र निम्न मध्ये एउटा आयात गर्नुहोस् files र खोल्नुहोस् क्लिक गर्नुहोस्।
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
21
DDR AXI आर्बिटर
8. छवि उत्तेजना आयात गर्न file, नेभिगेट गर्नुहोस् र निम्न मध्ये एउटा आयात गर्नुहोस् files र खोल्नुहोस् क्लिक गर्नुहोस्। a ए एसample RGB_in.txt file निम्न मार्गमा testbench संग प्रदान गरिएको छ:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
आयात गर्न एसample परीक्षण बेंच इनपुट छवि, s मा ब्राउज गर्नुहोस्ample testbench इनपुट छवि file, र खोल्नुहोस् क्लिक गर्नुहोस्, निम्न चित्रमा देखाइएको रूपमा। चित्र 17 · इनपुट छवि File चयन
b फरक छवि आयात गर्न, इच्छित छवि भएको फोल्डरमा ब्राउज गर्नुहोस् file, र खोल्नुहोस् क्लिक गर्नुहोस्। आयातित छवि प्रोत्साहन file निम्न चित्रमा देखाइए अनुसार सिमुलेशन डाइरेक्टरी अन्तर्गत सूचीबद्ध छ। चित्र 18 · इनपुट छवि File सिमुलेशन निर्देशिका मा
9. ddr BFM आयात गर्नुहोस् files दुई files को बराबर छन्
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
र
22
DDR AXI आर्बिटर
9. ddr BFM आयात गर्नुहोस् files दुई files जुन DDR BFM को बराबर छन् — ddr3.v र ddr3_parameters.v लाई निम्न मार्गमा testbench प्रदान गरिएको छ: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus। स्टिमुलस फोल्डरमा दायाँ क्लिक गर्नुहोस् र आयात चयन गर्नुहोस् Files विकल्प, र त्यसपछि माथि उल्लिखित BFM चयन गर्नुहोस् files आयातित DDR BFM files लाई प्रोत्साहन अन्तर्गत सूचीबद्ध गरिएको छ, जस्तै निम्न चित्रमा देखाइएको छ। चित्र 19 · आयातित File
10. नेभिगेट गर्नुहोस् File > आयात > अन्य। आयात Files संवाद बाकस प्रदर्शित छ। चित्र 20 · Testbench आयात गर्नुहोस् File
11. testbench र MSS कम्पोनेन्ट आयात गर्नुहोस् files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf, र mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
23
१०८०।
DDR AXI आर्बिटर
चित्र 21 · Testbench र MSS कम्पोनेन्ट आयात गर्नुहोस् Files
चित्र 22 · top_tb सिर्जना गरियो
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
24
DDR AXI आर्बिटर
3.5.1
MSS SmartDesign सिमुलेट गर्दै
निम्न निर्देशनहरूले MSS SmartDesign कसरी अनुकरण गर्ने भनेर वर्णन गर्दछ:
1. डिजाइन पदानुक्रम ट्याबमा क्लिक गर्नुहोस् र शो ड्रप-डाउन सूचीबाट कम्पोनेन्ट चयन गर्नुहोस्। आयातित MSS SmartDesign प्रदर्शित हुन्छ।
2. कार्य अन्तर्गत mss_top मा दायाँ क्लिक गर्नुहोस् र निम्न चित्रमा देखाइए अनुसार, कम्पोनेन्ट खोल्नुहोस् क्लिक गर्नुहोस्। mss_top_sb_0 कम्पोनेन्ट प्रदर्शित हुन्छ।
चित्र 23 · कम्पोनेन्ट खोल्नुहोस्
3. mss_top_sb_0 कम्पोनेन्टमा दायाँ क्लिक गर्नुहोस् र कन्फिगर गर्नुहोस् क्लिक गर्नुहोस्, जस्तै निम्न चित्रमा देखाइएको छ।
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
25
DDR AXI आर्बिटर
3. mss_top_sb_0 कम्पोनेन्टमा दायाँ क्लिक गर्नुहोस् र कन्फिगर गर्नुहोस् क्लिक गर्नुहोस्, जस्तै निम्न चित्रमा देखाइएको छ। चित्र 24 · कम्पोनेन्ट कन्फिगर गर्नुहोस्
MSS कन्फिगरेसन सञ्झ्याल प्रदर्शित हुन्छ, जस्तै निम्न चित्रमा देखाइएको छ। चित्र 25 · MSS कन्फिगरेसन विन्डो
4. निम्न छविमा देखाइए अनुसार, सबै कन्फिगरेसन ट्याबहरू मार्फत अर्को क्लिक गर्नुहोस्।
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
26
DDR AXI आर्बिटर
4. निम्न छविमा देखाइए अनुसार, सबै कन्फिगरेसन ट्याबहरू मार्फत अर्को क्लिक गर्नुहोस्। चित्र 26 · कन्फिगरेसन ट्याबहरू
Interrupts ट्याब कन्फिगर भएपछि MSS कन्फिगर गरिएको छ। निम्न चित्रले MSS कन्फिगरेसनको प्रगति देखाउँछ। चित्र 27 · कन्फिगरेसन पछि MSS कन्फिगरेसन सञ्झ्याल
5. कन्फिगरेसन पूरा भएपछि अर्को क्लिक गर्नुहोस्। मेमोरी नक्सा सञ्झ्याल प्रदर्शित हुन्छ, जस्तै निम्न चित्रमा देखाइएको छ।
चित्र 28 · मेमोरी नक्सा
6. समाप्त क्लिक गर्नुहोस्।
7. MSS उत्पन्न गर्न SmartDesign टूलबारबाट Generate Component मा क्लिक गर्नुहोस्, जसमा देखाइएको छ।
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
27
DDR AXI आर्बिटर
7. निम्न चित्रमा देखाइए अनुसार MSS उत्पन्न गर्न SmartDesign टूलबारबाट Generate Component मा क्लिक गर्नुहोस्। चित्र २९ · कम्पोनेन्ट उत्पन्न गर्नुहोस्
8. डिजाइन पदानुक्रम विन्डोमा, कार्य अन्तर्गत mss_top मा राइट-क्लिक गर्नुहोस् र तलको चित्रमा देखाईएको रूपमा रूटको रूपमा सेट गर्नुहोस् क्लिक गर्नुहोस्। चित्र 30 · MSS लाई रूटको रूपमा सेट गर्नुहोस्
9. डिजाइन फ्लो विन्डोमा, सिर्जना गर्नुहोस् डिजाइन अन्तर्गत पूर्व-संश्लेषित डिजाइन प्रमाणित गर्नुहोस् विस्तार गर्नुहोस्, दायाँ क्लिक गर्नुहोस्
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
28
DDR AXI आर्बिटर
9. डिजाइन फ्लो विन्डोमा, सिर्जना गर्नुहोस् डिजाइन अन्तर्गत पूर्व-संश्लेषित डिजाइन प्रमाणित गर्नुहोस् विस्तार गर्नुहोस्, सिमुलेटमा दायाँ क्लिक गर्नुहोस् र अन्तरक्रियात्मक रूपमा खोल्नुहोस् क्लिक गर्नुहोस्। यसले MSS लाई अनुकरण गर्छ। चित्र 31 · पूर्व-संश्लेषित डिजाइन अनुकरण गर्नुहोस्
10. MSS सँग Testbench स्टिमुलस सम्बद्ध गर्न चेतावनी सन्देश प्रदर्शित भएमा No मा क्लिक गर्नुहोस्। 11. सिमुलेशन पूरा भएपछि Modelsim विन्डो बन्द गर्नुहोस्।
चित्र 32 · सिमुलेशन विन्डो
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
29
DDR AXI आर्बिटर
3.5.2
टेस्टबेन्च सिमुलेट गर्दै
निम्न निर्देशनहरूले testbench कसरी अनुकरण गर्ने भनेर वर्णन गर्दछ:
1. top_tb SmartDesign Testbench चयन गर्नुहोस् र Testbench उत्पन्न गर्न SmartDesign टूलबारबाट Generate Component मा क्लिक गर्नुहोस्, निम्न चित्रमा देखाइएको छ।
चित्र 33 · कम्पोनेन्ट उत्पन्न गर्दै
2. स्टिमुलस हाइरार्की विन्डोमा, top_tb (top_tb.v) testbench मा दायाँ क्लिक गर्नुहोस् file र सक्रिय उत्तेजनाको रूपमा सेट गर्नुहोस् क्लिक गर्नुहोस्। उत्तेजक top_tb testbench को लागि सक्रिय छ file.
3. उत्तेजक पदानुक्रम विन्डोमा, शीर्ष_tb मा दायाँ क्लिक गर्नुहोस् (
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
) टेस्टबेन्च file र Open मा क्लिक गर्नुहोस्
30
DDR AXI आर्बिटर
3. स्टिमुलस हाइरार्की विन्डोमा, top_tb (top_tb.v) testbench मा दायाँ क्लिक गर्नुहोस् file र सिमुलेट प्रि-सिन्थ डिजाइनबाट अन्तरक्रियात्मक रूपमा खोल्नुहोस् क्लिक गर्नुहोस्। यसले एउटा फ्रेमको लागि कोरलाई सिमुलेट गर्छ। चित्र 34 · पूर्व-संश्लेषण डिजाइन अनुकरण
4. यदि सिमुलेशन DO मा रनटाइम सीमाको कारणले बाधा पुगेको छ file, सिमुलेशन पूरा गर्न रन-all कमाण्ड प्रयोग गर्नुहोस्। सिमुलेशन पूरा भएपछि, नेभिगेट गर्नुहोस् View > Files > लाई सिमुलेशन view परीक्षण बेंच आउटपुट छवि file सिमुलेशन फोल्डरमा।
छविको एउटा फ्रेमको बराबरको पाठ सिमुलेशनको आउटपुट, Read_out_rd_ch(x).txt पाठमा भण्डार गरिएको छ। file प्रयोग गरिएको पढ्ने च्यानलमा निर्भर गर्दछ। यसलाई छविमा रूपान्तरण गर्न सकिन्छ र मूल छविसँग तुलना गर्न सकिन्छ।
3.6
स्रोतको उपयोग
DDR आर्बिटर ब्लक M2S150T SmartFusion®2 System-on-chip (SoC) FPGA मा लागू गरिएको छ
FC1152 प्याकेज) र PolarFire FPGA (MPF300TS_ES - 1FCG1152E प्याकेज)।
तालिका ४ · DDR AXI आर्बिटरको लागि स्रोतको उपयोग
संसाधन DFFs 4-इनपुट LUTs MACC RAM1Kx18
प्रयोग 2992 4493 0 20
(का लागि:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
31
DDR AXI आर्बिटर
माइक्रोसेमी कर्पोरेट मुख्यालय एक उद्यम, Aliso Viejo, CA 92656 USA संयुक्त राज्य अमेरिका भित्र: +1 ८००-५५५-०१९९ संयुक्त राज्य अमेरिका बाहिर: +1 ८००-५५५-०१९९ फ्याक्स: +1 ८००-५५५-०१९९ इमेल: sales.support@microsemi.com www.microsemi.com
© 2018 माइक्रोसेमी निगम। सबै अधिकार सुरक्षित। माइक्रोसेमी र माइक्रोसेमी लोगो माइक्रोसेमी कर्पोरेशनका ट्रेडमार्क हुन्। अन्य सबै ट्रेडमार्क र सेवा चिन्हहरू तिनीहरूका सम्बन्धित मालिकहरूको सम्पत्ति हुन्।
Microsemi ले यहाँ समावेश जानकारी वा कुनै विशेष उद्देश्यको लागि यसको उत्पादन र सेवाहरूको उपयुक्तताको सम्बन्धमा कुनै वारेन्टी, प्रतिनिधित्व, वा ग्यारेन्टी गर्दैन, न त Microsemi ले कुनै पनि उत्पादन वा सर्किटको प्रयोग वा प्रयोगबाट उत्पन्न हुने कुनै दायित्वलाई ग्रहण गर्छ। यहाँ अन्तर्गत बिक्री गरिएका उत्पादनहरू र Microsemi द्वारा बेचिएका अन्य उत्पादनहरू सीमित परीक्षणको अधीनमा छन् र मिसन-क्रिटिकल उपकरण वा अनुप्रयोगहरूसँग संयोजनमा प्रयोग गर्नु हुँदैन। कुनै पनि कार्यसम्पादन विशिष्टताहरू भरपर्दो मानिन्छ तर प्रमाणित गरिएको छैन, र क्रेताले उत्पादनहरूको सबै प्रदर्शन र अन्य परीक्षणहरू सञ्चालन र पूरा गर्नुपर्छ, एक्लै र सँगै, वा कुनै पनि अन्त-उत्पादनहरूमा स्थापित। क्रेता माइक्रोसेमी द्वारा प्रदान गरिएको कुनै पनि डाटा र कार्यसम्पादन विशिष्टता वा प्यारामिटरहरूमा भर पर्दैन। कुनै पनि उत्पादनको उपयुक्तता स्वतन्त्र रूपमा निर्धारण गर्न र परीक्षण र प्रमाणित गर्न यो क्रेताको जिम्मेवारी हो। Microsemi द्वारा यहाँ प्रदान गरिएको जानकारी "जस्तो छ, जहाँ छ" र सबै त्रुटिहरू सहित प्रदान गरिएको छ, र त्यस्ता जानकारीसँग सम्बन्धित सम्पूर्ण जोखिम पूर्ण रूपमा क्रेतासँग हुन्छ। Microsemi ले कुनै पनि पक्षलाई कुनै पनि प्याटेन्ट अधिकार, इजाजतपत्र, वा अन्य कुनै आईपी अधिकारहरू, स्पष्ट रूपमा वा अस्पष्ट रूपमा प्रदान गर्दैन, चाहे त्यस्ता जानकारी आफैं वा त्यस्ता जानकारीद्वारा वर्णन गरिएको कुनै पनि कुराको सम्बन्धमा। यस कागजातमा प्रदान गरिएको जानकारी माइक्रोसेमीको स्वामित्वमा छ, र माइक्रोसेमीले यस कागजातमा वा कुनै पनि उत्पादन र सेवाहरूमा सूचना बिना कुनै पनि समयमा कुनै पनि परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ।
Microsemi Corporation (Nasdaq: MSCC) ले एयरोस्पेस र रक्षा, सञ्चार, डाटा सेन्टर र औद्योगिक बजारहरूको लागि अर्धचालक र प्रणाली समाधानहरूको विस्तृत पोर्टफोलियो प्रदान गर्दछ। उत्पादनहरूमा उच्च-प्रदर्शन र विकिरण-कठोर एनालॉग मिश्रित-सिग्नल एकीकृत सर्किटहरू, FPGAs, SoCs र ASICs समावेश छन्; शक्ति व्यवस्थापन उत्पादनहरू; समय र सिंक्रोनाइजेसन उपकरणहरू र सटीक समय समाधानहरू, समयको लागि विश्व मानक सेट गर्दै; आवाज प्रशोधन उपकरणहरू; आरएफ समाधान; अलग घटक; उद्यम भण्डारण र संचार समाधान; सुरक्षा प्रविधिहरू र स्केलेबल एन्टि-टीamper उत्पादनहरू; इथरनेट समाधान; पावर-ओभर-इथरनेट आईसी र मिडस्प्यान्स; साथै अनुकूलन डिजाइन क्षमताहरू र सेवाहरू। Microsemi मुख्यालय Aliso Viejo, क्यालिफोर्नियामा छ र विश्वव्यापी रूपमा लगभग 4,800 कर्मचारीहरू छन्। www.microsemi.com मा थप जान्नुहोस्।
50200644
UG0644 प्रयोगकर्ता गाइड संशोधन 5.0
32
कागजातहरू / स्रोतहरू
 |
माइक्रोचिप UG0644 DDR AXI आर्बिटर [pdf] प्रयोगकर्ता गाइड UG0644 DDR AXI आर्बिटर, UG0644, DDR AXI आर्बिटर, AXI आर्बिटर |
