intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड

सामग्री लुकाउनुहोस्

1 FPGA पूर्णांक अंकगणित आईपी कोर

2 कागजातहरू / स्रोतहरू

2.1 सन्दर्भहरू

3 सम्बन्धित पोस्टहरू

FPGA पूर्णांक अंकगणित आईपी कोर

View Fullscreen

इंटेल FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड
Intel® Quartus® प्राइम डिजाइन सुइटको लागि अपडेट गरिएको: २०.१

अनलाइन संस्करण प्रतिक्रिया पठाउनुहोस्

UG-01063

ID: 683490 संस्करण: 2020.10.05

सामग्री
सामग्री
1. Intel FPGA पूर्णांक अंकगणित आईपी कोर ……………………………………………………………….. 5
2. LPM_COUNTER (काउन्टर) आईपी कोर……………………………………………………………………….. ७ २.१। सुविधाहरू ……………………………………………………………………………………………… 7 2.1। भेरिलोग एचडीएल प्रोटोटाइप……………………………………………………………………….. ८ २.३। VHDL कम्पोनेन्ट घोषणा……………………………………………………………….. ८ २.४। VHDL LIBRARY_USE घोषणा……………………………………………………………………… 7 2.2। बन्दरगाह………………………………………………………………………………………………..९ २.६। प्यारामिटरहरू……………………………………………………………………………………… 8
3. LPM_DIVIDE (डिभाइडर) Intel FPGA IP कोर………………………………………………………….. १२ ३.१। विशेषताहरु………………………………………………………………………………………………। १२ ३.२। Verilog HDL प्रोटोटाइप……………………………………………………………………… 12 3.1। VHDL कम्पोनेन्ट घोषणा……………………………………………………………………….. १३ ३.४। VHDL LIBRARY_USE घोषणा…………………………………………………………………. १३ ३.५। बन्दरगाहहरु……………………………………………………………………………………………… 12 3.2। प्यारामिटरहरू……………………………………………………………………………………… 12
4. LPM_MULT (गुणक) आईपी कोर…………………………………………………………………. १६ ४.१। विशेषताहरु………………………………………………………………………………………………। १६ ४.२। Verilog HDL प्रोटोटाइप ……………………………………………………………………… 16 4.1। VHDL कम्पोनेन्ट घोषणा……………………………………………………………………….. 16 4.2। VHDL LIBRARY_USE घोषणा…………………………………………………………………. १७ ४.५। संकेतहरू ……………………………………………………………………………………………… 17 4.3। Stratix V, Arria V, Cyclone V, र Intel Cyclone 17 LP यन्त्रहरूका लागि प्यारामिटरहरू…………… 4.4 17। सामान्य ट्याब……………………………………………………………………………… १८ 4.5। सामान्य २ ट्याब……………………………………………………………………… १९ ४.६.३। पाइपलाइनिङ ट्याब……………………………………………………………………… १९ ४.७। Intel Stratix 18, Intel Arria 4.6, र Intel Cyclone 10 GX यन्त्रहरूका लागि प्यारामिटरहरू……….. 18 4.6.1। सामान्य ट्याब………………………………………………………………………………२० २० ४.७.२। सामान्य २ ट्याब……………………………………………………………………… २० ४.७.३। पाइपलाइनिङ………………………………………………………………………
5. LPM_ADD_SUB (जोर/सबट्र्याक्टर)……………………………………………………………………… 22 5.1। विशेषताहरु………………………………………………………………………………………………। २२ ५.२। Verilog HDL प्रोटोटाइप ……………………………………………………………………… 22 5.2। VHDL कम्पोनेन्ट घोषणा……………………………………………………………………….. २३ ५.४। VHDL LIBRARY_USE घोषणा…………………………………………………………………. २३ ५.५। बन्दरगाहहरू……………………………………………………………………………………………… 23 5.3। प्यारामिटरहरू……………………………………………………………………………………… 23
6. LPM_COMPARE (तुलनाकर्ता) ……………………………………………………………………………… 26 6.1। विशेषताहरु………………………………………………………………………………………………। २६ ६.२। Verilog HDL प्रोटोटाइप ……………………………………………………………………… 26 6.2। VHDL कम्पोनेन्ट घोषणा……………………………………………………………….. 27 6.3। VHDL LIBRARY_USE घोषणा…………………………………………………………………. २७ ६.५। बन्दरगाहहरू ……………………………………………………………………………………………… 27 6.4। प्यारामिटरहरू ……………………………………………………………………………… 27

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 2

प्रतिक्रिया पठाउनुहोस्

सामग्री

7. ALTECC (त्रुटि सुधार कोड: एन्कोडर/डिकोडर) आईपी कोर……………………………… ३०
७.१। ALTECC इन्कोडर सुविधाहरू ……………………………………………………………………………………….. ३१ ७.२। Verilog HDL प्रोटोटाइप (ALTECC_ENCODER) ……………………………………………… ३२ ७.३। Verilog HDL प्रोटोटाइप (ALTECC_DECODER)……………………………………………… ३२ ७.४। VHDL कम्पोनेन्ट घोषणा (ALTECC_ENCODER)……………………………………………… 7.1 31। VHDL कम्पोनेन्ट घोषणा (ALTECC_DECODER)……………………………………………… 7.2 32। VHDL LIBRARY_USE घोषणा…………………………………………………………………. ३३ ७.७। इन्कोडर पोर्टहरू……………………………………………………………………………………… 7.3 32। डिकोडर पोर्टहरू ……………………………………………………………………………………… 7.4 33। इन्कोडर प्यारामिटरहरू……………………………………………………………………………… 7.5 33। डिकोडर प्यारामिटरहरू ……………………………………………………………………… 7.6
8. Intel FPGA Multiply Adder IP Core………………………………………………………………। ३६
८.१। विशेषताहरु………………………………………………………………………………………………। ३७ ८.१.१। प्रि-एडर……………………………………………………………………………….. 8.1 37। सिस्टोलिक ढिलाइ दर्ता ……………………………………………………………………… 8.1.1 38। पूर्व-लोड स्थिर……………………………………………………………………… 8.1.2 40। डबल एक्युमुलेटर ……………………………………………………………… 8.1.3
८.२। भेरिलोग एचडीएल प्रोटोटाइप……………………………………………………………………… ४४ ८.३। VHDL कम्पोनेन्ट घोषणा……………………………………………………………………….. ४४ ८.४। VHDL LIBRARY_USE घोषणा…………………………………………………………………. ४४ ८.५। संकेतहरू ……………………………………………………………………………………………… 8.2 44। प्यारामिटरहरू……………………………………………………………………………………… 8.3
८.६.१। सामान्य ट्याब……………………………………………………………………………… 8.6.1 47। अतिरिक्त मोड ट्याब……………………………………………………………………….. ४७ ८.६.३। गुणक ट्याब……………………………………………………………………….. ४९ ८.६.४। प्रिडर ट्याब……………………………………………………………… ५१ ८.६.५। एक्युमुलेटर ट्याब……………………………………………………………………….. ५३ ८.६.६। सिस्टोलिक/चेनआउट ट्याब……………………………………………………………… ५५ ८.६.७। पाइपलाइन ट्याब……………………………………………………………………… 8.6.2
9. ALTMEMMULT (मेमोरी-आधारित स्थिर गुणांक गुणक) आईपी कोर……………………… 57
९.१। विशेषताहरु………………………………………………………………………………………………। ५७ ९.२। Verilog HDL प्रोटोटाइप ……………………………………………………………………… 9.1 57। VHDL कम्पोनेन्ट घोषणा……………………………………………………………….. 9.2 58। बन्दरगाहहरु……………………………………………………………………………………………… 9.3 58। प्यारामिटरहरू ……………………………………………………………………………………… 9.4
10. ALTMULT_ACCUM (मल्टिपली-एकमुलेट) आईपी कोर……………………………………………… ६१
१०.१। विशेषताहरु……………………………………………………………………………………………….. ६२ १०.२। भेरिलोग एचडीएल प्रोटोटाइप……………………………………………………………………………..10.1 62। VHDL कम्पोनेन्ट घोषणा……………………………………………………………… 10.2 62। VHDL LIBRARY_USE घोषणा ………………………………………………………………………10.3 63। बन्दरगाह……………………………………………………………………………………… ६३ १०.६। प्यारामिटरहरू ……………………………………………………………………………………… ६४
11. ALTMULT_ADD (मल्टी-एडर) आईपी कोर…………………………………………………………..69
११.१। सुविधाहरू ……………………………………………………………………………………………….. 11.1 71। भेरिलोग एचडीएल प्रोटोटाइप………………………………………………………………………..11.2 72। VHDL घटक घोषणा……………………………………………………………… 11.3 72। VHDL LIBRARY_USE घोषणा ……………………………………………………………… 11.4

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 3

सामग्री
११.५ बन्दरगाह……………………………………………………………………………………… ७२ ११.६। प्यारामिटरहरू ……………………………………………………………………………………… ७३
12. ALTMULT_COMPLEX (जटिल गुणक) आईपी कोर……………………………………………… ८६ १२.१। जटिल गुणन……………………………………………………………… ८६ १२.२। क्यानोनिकल प्रतिनिधित्व ……………………………………………………………………… 86 12.1। परम्परागत प्रतिनिधित्व ……………………………………………………………… ८७ १२.४. विशेषताहरु ……………………………………………………………………………………….. ८८ १२.५। भेरिलोग एचडीएल प्रोटोटाइप……………………………………………………………………………….. ८८ १२.६। VHDL घटक घोषणा ……………………………………………………………… 86 12.2। VHDL LIBRARY_USE घोषणा ……………………………………………………………………… 87 12.3। संकेतहरू ……………………………………………………………………………………… ८९ १२.९। प्यारामिटरहरू ……………………………………………………………………………………… ९०
13. ALTSQRT (Integer Square Root) IP Core………………………………………………………………92 13.1। विशेषताहरु ……………………………………………………………………………………………….. ९२ १३.२। भेरिलोग एचडीएल प्रोटोटाइप……………………………………………………………………………….. ९२ १३.३। VHDL कम्पोनेन्ट घोषणा……………………………………………………………… 92 13.2। VHDL LIBRARY_USE घोषणा………………………………………………………………………92 13.3। बन्दरगाह……………………………………………………………………………………… ९३ १३.६। प्यारामिटरहरू ……………………………………………………………………………………… ९४
14. PARALLEL_ADD (Parallel Adder) IP Core………………………………………………………….. 95 14.1। विशेषता……………………………………………………………………………………………….95 14.2। भेरिलोग एचडीएल प्रोटोटाइप……………………………………………………………………………….. ९५ १४.३। VHDL कम्पोनेन्ट घोषणा……………………………………………………………… 95 14.3। VHDL LIBRARY_USE घोषणा………………………………………………………………………96 14.4। बन्दरगाह……………………………………………………………………………………… ९६ १४.६। प्यारामिटरहरू ……………………………………………………………………………………… ९७
15. पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड कागजात अभिलेख ……………………………………… 98
16. Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइडको लागि कागजात संशोधन इतिहास…. ९९

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 4

प्रतिक्रिया पठाउनुहोस्

६८३७१९ | 683490 प्रतिक्रिया पठाउनुहोस्

1. Intel FPGA पूर्णांक अंकगणित IP कोर

तपाईले आफ्नो डिजाइनमा गणितीय कार्यहरू गर्न Intel® FPGA पूर्णांक IP कोरहरू प्रयोग गर्न सक्नुहुन्छ।

यी प्रकार्यहरूले तपाईंको आफ्नै प्रकार्यहरू कोडिङ गर्नु भन्दा बढी कुशल तर्क संश्लेषण र उपकरण कार्यान्वयन प्रस्ताव गर्दछ। तपाईं आफ्नो डिजाइन आवश्यकताहरू समायोजन गर्न आईपी कोरहरू अनुकूलित गर्न सक्नुहुन्छ।

Intel integer अंकगणितीय IP कोरहरूलाई निम्न दुई कोटीहरूमा विभाजन गरिएको छ: · प्यारामिटराइज्ड मोड्युलहरूको पुस्तकालय (LPM) IP कोर · Intel-specific (ALT) IP कोरहरू

निम्न तालिकाले पूर्णांक अंकगणित IP कोरहरू सूचीबद्ध गर्दछ।

तालिका १।

आईपी कोरहरूको सूची

आईपी कोर

LPM आईपी कोर

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel-विशेष (ALT) IP कोर ALTECC

समारोह सकियोview काउन्टर डिभाइडर गुणक
योजक वा घटाउने तुलनाकर्ता
ECC एन्कोडर/डिकोडर

समर्थित यन्त्र
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
चक्रवात V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
चक्रवात V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
चक्रवात V,Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V जारी...

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

ISO 9001:2015 दर्ता गरिएको

1. Intel FPGA पूर्णांक अंकगणित आईपी कोर 683490 | 2020.10.05

आईपी कोर इंटेल FPGA मल्टिप्लाइ एडर वा ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

समारोह सकियोview गुणक - योजक
मेमोरी-आधारित स्थिर गुणांक गुणक
गुणक-संचयकर्ता गुणक-जोडक
जटिल गुणक
पूर्णांक वर्ग-मूल
समानान्तर योजक

समर्थित यन्त्र
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
चक्रवात 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, चक्रवात IV E, चक्रवात IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, चक्रवात IV E, चक्रवात IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
चक्रवात 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
चक्रवात V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
चक्रवात V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

सम्बन्धित जानकारी
· Intel FPGAs र प्रोग्रामेबल यन्त्रहरू रिलीज नोटहरू
· Intel FPGA IP Cores को परिचयले Intel FPGA IP कोरहरूको बारेमा थप जानकारी प्रदान गर्दछ।
· फ्लोटिंग-पोइन्ट आईपी कोर प्रयोगकर्ता गाइडले Intel FPGA फ्लोटिंग-पोइन्ट आईपी कोरहरूको बारेमा थप जानकारी प्रदान गर्दछ।
· Intel FPGA आईपी कोरको परिचयले सबै Intel FPGA IP कोरहरूको बारेमा सामान्य जानकारी प्रदान गर्दछ, जसमा प्यारामिटराइजिङ, जेनेरेटिङ, अपग्रेडिङ, र आईपी कोर सिमुलेट गर्ने समावेश छ।
· संस्करण-स्वतन्त्र IP र Qsys सिमुलेशन स्क्रिप्टहरू सिर्जना गर्दै सिमुलेशन स्क्रिप्टहरू सिर्जना गर्नुहोस् जुन सफ्टवेयर वा IP संस्करण अपग्रेडहरूको लागि म्यानुअल अपडेटहरू आवश्यक पर्दैन।
· तपाईंको परियोजना र IP को कुशल व्यवस्थापन र पोर्टेबिलिटीको लागि परियोजना व्यवस्थापन उत्तम अभ्यास दिशानिर्देशहरू files.
· पृष्ठ 98 मा पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड कागजात अभिलेखहरूले पूर्णांक अंकगणित आईपी कोरहरूको अघिल्लो संस्करणहरूको लागि प्रयोगकर्ता गाइडहरूको सूची प्रदान गर्दछ।

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 6

प्रतिक्रिया पठाउनुहोस्

६८३७१९ | 683490 प्रतिक्रिया पठाउनुहोस्

2. LPM_COUNTER (काउन्टर) आईपी कोर

चित्र १।

LPM_COUNTER IP कोर एक बाइनरी काउन्टर हो जसले माथि काउन्टरहरू, डाउन काउन्टरहरू र माथि वा तल काउन्टरहरू 256 बिट चौडासम्मको आउटपुटहरू सिर्जना गर्दछ।

निम्न चित्रले LPM_COUNTER IP कोरको लागि पोर्टहरू देखाउँछ।

LPM_COUNTER पोर्टहरू

LPM_COUNTER

ssclr स्लोड sset डेटा[]

q[]

माथि तल

cout

aclr aload सम्पत्ति

clk_en cnt_en cin
inst

2.1. सुविधाहरू
LPM_COUNTER IP कोरले निम्न सुविधाहरू प्रदान गर्दछ: · माथि, तल, र माथि/डाउन काउन्टरहरू उत्पन्न गर्दछ · निम्न काउन्टर प्रकारहरू उत्पन्न गर्दछ:
- सादा बाइनरी - शून्यबाट सुरु हुने काउन्टर वृद्धि वा 255 बाट सुरु हुने घटाइ
- मोडुलस - प्रयोगकर्ता र दोहोरिने द्वारा निर्दिष्ट मोड्युलस मानबाट काउन्टर वृद्धि वा घटाउँछ
· वैकल्पिक सिंक्रोनस स्पष्ट, लोड, र सेट इनपुट पोर्टहरू समर्थन गर्दछ · वैकल्पिक एसिन्क्रोनस स्पष्ट, लोड, र सेट इनपुट पोर्टहरू समर्थन गर्दछ · वैकल्पिक गणना सक्षम र घडी सक्षम इनपुट पोर्टहरू समर्थन गर्दछ · वैकल्पिक क्यारी-इन र क्यारी-आउट पोर्टहरूलाई समर्थन गर्दछ।

ISO 9001:2015 दर्ता गरिएको

2. LPM_COUNTER (काउन्टर) आईपी कोर
२६२.६२८.५६०० | ८००.५५८.८७२२
२.२। Verilog HDL प्रोटोटाइप
निम्न Verilog HDL प्रोटोटाइप Verilog डिजाइन मा स्थित छ File (.v) lpm.v मा edasynthesis निर्देशिका।
मोड्युल lpm_counter (q, डेटा, घडी, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq); प्यारामिटर lpm_type = "lpm_counter"; प्यारामिटर lpm_width = 1; प्यारामिटर lpm_modulus = 0; प्यारामिटर lpm_direction = "प्रयोग नगरिएको"; प्यारामिटर lpm_value = "प्रयोग नगरिएको"; प्यारामिटर lpm_svalue = "प्रयोग नगरिएको"; प्यारामिटर lpm_pvalue = "प्रयोग नगरिएको"; प्यारामिटर lpm_port_updown = "PORT_CONNECTIVITY"; प्यारामिटर lpm_hint = "प्रयोग नगरिएको"; आउटपुट [lpm_width-1:0] q; आउटपुट काउट; आउटपुट [१५:०] eq; इनपुट सिन; इनपुट [lpm_width-15:0] डाटा; इनपुट घडी, clk_en, cnt_en, updown; इनपुट सम्पत्ति, aclr, aload; इनपुट sset, sclr, sload; endmodule
२.३ VHDL कम्पोनेन्ट घोषणा
VHDL घटक घोषणा VHDL डिजाइन मा स्थित छ File (.vhd) LPM_PACK.vhd मा librariesvhdllpm निर्देशिका।
कम्पोनेन्ट LPM_COUNTER जेनेरिक ( LPM_WIDTH : प्राकृतिक; LPM_MODULUS : प्राकृतिक := 0; LPM_DIRECTION : स्ट्रिङ := "प्रयोग नगरिएको"; LPM_AVALUE : स्ट्रिङ := "प्रयोग नगरिएको"; LPM_SVALUE : स्ट्रिङ := "प्रयोग नगरिएको"; LPM_SVALUE : स्ट्रिङ := "प्रयोग नगरिएको"; LPM_DIRECTION = "प्रयोग नगरिएको"; LPM_DIRECTION = string ; LPM_PVALUE : string := "UNUSED"; LPM_TYPE : string := L_COUNTER; LPM_HINT : string := "unused"); पोर्ट (डेटा: std_logic_vector मा(LPM_WIDTH-1 डाउन 0):= (OTHERS =>
'0'); घडी : std_logic मा ; CLK_EN : std_logic मा := '1'; CNT_EN : std_logic मा := '1'; UPDOWN : std_logic मा := '1'; स्लोड : std_logic मा := '0'; SSET : std_logic मा := '0'; SCLR : std_logic मा := '0'; ALOAD : in std_logic := '0'; ASET : std_logic मा := '0'; ACLR : std_logic मा := '0'; CIN : std_logic मा := '1'; COUT : out std_logic := '0'; Q: आउट std_logic_vector(LPM_WIDTH-1 down to 0); EQ : आउट std_logic_vector(15 down to 0));
अन्त घटक;

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 8

प्रतिक्रिया पठाउनुहोस्

2. LPM_COUNTER (काउन्टर) आईपी कोर 683490 | २०२०.१०.०५

२.४ VHDL LIBRARY_USE घोषणा
यदि तपाइँ VHDL कम्पोनेन्ट घोषणा प्रयोग गर्नुहुन्छ भने VHDL पुस्तकालय-उपयोग घोषणा आवश्यक पर्दैन।
पुस्तकालय lpm; lpm.lpm_components.all प्रयोग गर्नुहोस्;

2.5. पोर्टहरू

निम्न तालिकाहरूले LPM_COUNTER IP कोरको लागि इनपुट र आउटपुट पोर्टहरू सूचीबद्ध गर्दछ।

तालिका १।

LPM_COUNTER इनपुट पोर्टहरू

पोर्ट नाम

आवश्यक छ

विवरण

डाटा[]

छैन

काउन्टरमा समानान्तर डेटा इनपुट। इनपुट पोर्टको आकार LPM_WIDTH प्यारामिटर मानमा निर्भर गर्दछ।

घडी

हो

पोजिटिभ-एज-ट्रिगर गरिएको घडी इनपुट।

clk_en

छैन

घडीले सबै सिंक्रोनस गतिविधिहरू सक्षम गर्न इनपुट सक्षम पार्छ। यदि हटाइयो भने, पूर्वनिर्धारित मान 1 हो।

cnt_en

छैन

sload, sset, वा sclr लाई असर नगरी कम दाबी गर्दा गणना असक्षम गर्न इनपुट सक्षम गर्नुहोस्। यदि हटाइयो भने, पूर्वनिर्धारित मान 1 हो।

माथि तल

छैन

गणनाको दिशा नियन्त्रण गर्दछ। जब उच्च (1) मान्नुहुन्छ, गणना दिशा माथि हुन्छ, र जब कम (0) मा भनिन्छ, गणना दिशा तल हुन्छ। यदि LPM_DIRECTION प्यारामिटर प्रयोग गरिएको छ भने, अपडाउन पोर्ट जडान हुन सक्दैन। यदि LPM_DIRECTION प्रयोग गरिएको छैन भने, अपडाउन पोर्ट वैकल्पिक छ। यदि हटाइयो भने, पूर्वनिर्धारित मान माथि हुन्छ (१)।

cin

छैन

कम-अर्डर बिटमा लैजानुहोस्। माथि काउन्टरहरूको लागि, सिन इनपुटको व्यवहार हो

cnt_en इनपुट को व्यवहार को समान। यदि हटाइयो भने, पूर्वनिर्धारित मान 1 हो

(VCC)।

aclr

छैन

एसिन्क्रोनस स्पष्ट इनपुट। यदि सम्पत्ति र aclr दुवै प्रयोग गरिन्छ र दाबी गरिन्छ भने, aclr सम्पत्ति ओभरराइड गर्दछ। यदि हटाइयो भने, पूर्वनिर्धारित मान ० (असक्षम) हो।

सम्पत्ति

छैन

एसिन्क्रोनस सेट इनपुट। सबै 1s को रूपमा q[] आउटपुटहरू निर्दिष्ट गर्दछ, वा LPM_AVALUE प्यारामिटरद्वारा निर्दिष्ट गरिएको मानमा। यदि सम्पत्ति र aclr पोर्टहरू प्रयोग गरिन्छ र दाबी गरिन्छ भने, aclr पोर्टको मानले सम्पत्ति पोर्टको मूल्यलाई ओभरराइड गर्दछ। यदि हटाइयो भने, पूर्वनिर्धारित मान ० हो, असक्षम पारिएको छ।

लोड

छैन

एसिन्क्रोनस लोड इनपुट जसले डेटा इनपुटमा मानको साथ काउन्टरलाई एसिन्क्रोनस लोड गर्दछ। जब aload पोर्ट प्रयोग गरिन्छ, डेटा[] पोर्ट जडान हुनुपर्छ। यदि हटाइयो भने, पूर्वनिर्धारित मान ० हो, असक्षम पारिएको छ।

sclr

छैन

सिंक्रोनस स्पष्ट इनपुट जसले अर्को सक्रिय घडीको किनारामा काउन्टर खाली गर्दछ। यदि दुबै sset र sclr पोर्टहरू प्रयोग गरिन्छ र दाबी गरिन्छ भने, sclr पोर्टको मानले sset पोर्टको मान ओभरराइड गर्दछ। यदि हटाइयो भने, पूर्वनिर्धारित मान ० हो, असक्षम पारिएको छ।

sset

छैन

अर्को सक्रिय घडीको किनारामा काउन्टर सेट गर्ने सिंक्रोनस सेट इनपुट। सबै 1s को रूपमा q आउटपुटहरूको मान निर्दिष्ट गर्दछ, वा LPM_SVALUE प्यारामिटरद्वारा निर्दिष्ट गरिएको मानमा। यदि दुबै sset र sclr पोर्टहरू प्रयोग गरिन्छ र दाबी गरिन्छ,
sclr पोर्टको मानले sset पोर्टको मान ओभरराइड गर्छ। यदि हटाइयो भने, पूर्वनिर्धारित मान ० (असक्षम) हो।

स्लोड

छैन

सिंक्रोनस लोड इनपुट जसले काउन्टरलाई डेटा [] सँग अर्को सक्रिय घडीको किनारमा लोड गर्दछ। जब स्लोड पोर्ट प्रयोग गरिन्छ, डाटा[] पोर्ट जडान हुनुपर्छ। यदि हटाइयो भने, पूर्वनिर्धारित मान ० (असक्षम) हो।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 9

2. LPM_COUNTER (काउन्टर) आईपी कोर 683490 | २०२०.१०.०५

तालिका १।

LPM_COUNTER आउटपुट पोर्टहरू

पोर्ट नाम

आवश्यक छ

विवरण

q[]

छैन

काउन्टरबाट डाटा आउटपुट। आउटपुट पोर्ट को आकार मा निर्भर गर्दछ

LPM_WIDTH प्यारामिटर मान। या त q[] वा कम्तिमा एउटा eq[15..0] पोर्टहरू

जडान हुनै पर्छ।

eq[15..0]

छैन

काउन्टर डिकोड आउटपुट। eq[15..0] पोर्ट प्यारामिटर सम्पादकमा पहुँचयोग्य छैन किनभने प्यारामिटरले AHDL लाई मात्र समर्थन गर्दछ।
या त q[] पोर्ट वा eq[] पोर्ट जडान हुनुपर्छ। c eq पोर्टहरू सम्म प्रयोग गर्न सकिन्छ (0 <= c <= 15)। केवल 16 सबैभन्दा कम गणना मानहरू डिकोड गरिएका छन्। जब गणना मान c हुन्छ, eqc आउटपुट उच्च (1) मानीन्छ। पूर्वका लागिample, जब गणना 0 हुन्छ, eq0 = 1, जब गणना 1 हुन्छ, eq1 = 1, र जब गणना 15 हुन्छ, eq 15 = 1। 16 वा माथिको गणना मानहरूको लागि डिकोड गरिएको आउटपुटलाई बाह्य डिकोडिङ आवश्यक पर्दछ। eq[15..0] आउटपुटहरू q[] आउटपुटमा एसिन्क्रोनस हुन्छन्।

cout

छैन

काउन्टरको MSB बिटको क्यारी-आउट पोर्ट। यो ठूलो काउन्टर सिर्जना गर्न अर्को काउन्टरमा जडान गर्न प्रयोग गर्न सकिन्छ।

२ प्यारामिटरहरू

निम्न तालिकाले LPM_COUNTER IP कोरका लागि प्यारामिटरहरू सूचीबद्ध गर्दछ।

तालिका १।

LPM_COUNTER प्यारामिटरहरू

प्यारामिटर नाम

टाइप गर्नुहोस्

LPM_WIDTH

पूर्णांक

LPM_DIRECTION

स्ट्रिङ

LPM_MODULUS LPM_AVALUE

पूर्णांक
पूर्णांक/स्ट्रिङ

LPM_SVALUE LPM_HINT

पूर्णांक/स्ट्रिङ
स्ट्रिङ

LPM_TYPE

स्ट्रिङ

आवश्यक हो, होइन, होइन
होइन होइन
छैन

विवरण
डेटा [] र q [] पोर्टहरूको चौडाइ निर्दिष्ट गर्दछ, यदि तिनीहरू प्रयोग गरिन्छ।
मानहरू माथि, तल र प्रयोग नगरिएका छन्। यदि LPM_DIRECTION प्यारामिटर प्रयोग गरिएको छ भने, अपडाउन पोर्ट जडान हुन सक्दैन। जब अपडाउन पोर्ट जडान हुँदैन, LPM_DIRECTION प्यारामिटर पूर्वनिर्धारित मान UP हो।
अधिकतम गणना, प्लस एक। काउन्टरको चक्रमा अद्वितीय राज्यहरूको संख्या। यदि लोड मान LPM_MODULUS प्यारामिटर भन्दा ठूलो छ भने, काउन्टरको व्यवहार निर्दिष्ट गरिएको छैन।
सम्पत्ति उच्च भएको दाबी गर्दा लोड हुने स्थिर मान। यदि निर्दिष्ट मान भन्दा ठूलो वा बराबर छ , काउन्टरको व्यवहार एक अपरिभाषित (X) तर्क स्तर हो, जहाँ LPM_MODULUS हो, यदि अवस्थित छ, वा 2 ^ LPM_WIDTH। Intel सिफारिस गर्दछ कि तपाईंले AHDL डिजाइनहरूको लागि दशमलव संख्याको रूपमा यो मान निर्दिष्ट गर्नुहोस्।
स्थिर मान जुन घडी पोर्टको बढ्दो किनारामा लोड हुन्छ जब sset पोर्ट उच्च हुन्छ। Intel सिफारिस गर्दछ कि तपाईंले AHDL डिजाइनहरूको लागि दशमलव संख्याको रूपमा यो मान निर्दिष्ट गर्नुहोस्।
जब तपाइँ VHDL डिजाइनमा प्यारामिटराइज्ड मोड्युल (LPM) प्रकार्यको पुस्तकालय इन्स्ट्यान्टियट गर्नुहुन्छ File (.vhd), तपाईंले Intel-विशेष प्यारामिटर निर्दिष्ट गर्न LPM_HINT प्यारामिटर प्रयोग गर्नुपर्छ। पूर्वका लागिample: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = हो"
पूर्वनिर्धारित मान अप्रयुक्त छ।
VHDL डिजाइनमा प्यारामिटराइज्ड मोड्युल (LPM) इकाई नामको पुस्तकालय पहिचान गर्दछ files.
जारी…

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 10

प्रतिक्रिया पठाउनुहोस्

2. LPM_COUNTER (काउन्टर) आईपी कोर 683490 | २०२०.१०.०५

प्यारामिटर नाम INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

स्ट्रिङ स्ट्रिङ टाइप गर्नुहोस्
स्ट्रिङ
स्ट्रिङ

आवश्यक छैन नं
छैन
छैन

विवरण
यो प्यारामिटर मोडेलिङ र व्यवहार सिमुलेशन उद्देश्यका लागि प्रयोग गरिन्छ। यो प्यारामिटर मोडेलिङ र व्यवहार सिमुलेशन उद्देश्यका लागि प्रयोग गरिन्छ। प्यारामिटर सम्पादकले यो प्यारामिटरको मान गणना गर्छ।
Intel-विशेष प्यारामिटर। VHDL डिजाइनमा CARRY_CNT_EN प्यारामिटर निर्दिष्ट गर्न तपाईंले LPM_HINT प्यारामिटर प्रयोग गर्नुपर्छ। files मानहरू स्मार्ट, अन, अफ, र अप्रयुक्त छन्। क्यारी चेन मार्फत cnt_en सिग्नल प्रचार गर्न LPM_COUNTER प्रकार्य सक्षम गर्दछ। केही अवस्थामा, CARRY_CNT_EN प्यारामिटर सेटिङले गतिमा हल्का प्रभाव पार्न सक्छ, त्यसैले तपाइँ यसलाई बन्द गर्न चाहनुहुन्छ। पूर्वनिर्धारित मान SMART हो, जसले साइज र गतिको बीचमा उत्कृष्ट व्यापार-अफ प्रदान गर्दछ।
Intel-विशेष प्यारामिटर। VHDL डिजाइनमा LABWIDE_SCLR प्यारामिटर निर्दिष्ट गर्न तपाईंले LPM_HINT प्यारामिटर प्रयोग गर्नुपर्छ। files मानहरू अन, अफ, वा प्रयोग नगरिएका छन्। पूर्वनिर्धारित मान सक्रिय छ। अप्रचलित यन्त्र परिवारहरूमा पाइने LABwide sclr सुविधाको प्रयोगलाई असक्षम पार्न तपाईंलाई अनुमति दिन्छ। यो विकल्प बन्द गर्नाले आंशिक रूपमा भरिएको LAB हरू पूर्ण रूपमा प्रयोग गर्ने सम्भावना बढ्छ, र यसरी SCLR पूर्ण LAB मा लागू नहुने बेला उच्च तर्क घनत्वलाई अनुमति दिन सक्छ। यो प्यारामिटर ब्याकवर्ड कम्प्याटिबिलिटीको लागि उपलब्ध छ, र इन्टेलले तपाईंलाई यो प्यारामिटर प्रयोग नगर्न सिफारिस गर्छ।
अपडाउन इनपुट पोर्टको प्रयोग निर्दिष्ट गर्दछ। यदि हटाइयो भने पूर्वनिर्धारित मान PORT_CONNECTIVITY हो। जब पोर्ट मान PORT_USED मा सेट गरिन्छ, पोर्टलाई प्रयोग गरिएको रूपमा मानिन्छ। जब पोर्ट मान PORT_UNUSED मा सेट गरिन्छ, पोर्टलाई प्रयोग नगरिएको मानिन्छ। जब पोर्ट मान PORT_CONNECTIVITY मा सेट गरिन्छ, पोर्ट जडान जाँच गरेर पोर्ट उपयोग निर्धारण गरिन्छ।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 11

६८३७१९ | 683490 प्रतिक्रिया पठाउनुहोस्

3. LPM_DIVIDE (डिभाइडर) Intel FPGA IP कोर

चित्र १।

LPM_DIVIDE Intel FPGA IP कोरले भागफल र शेष उत्पादन गर्नको लागि अंश इनपुट मानलाई डिनोमिनेटर इनपुट मानद्वारा विभाजित गर्नको लागि डिभाइडर लागू गर्दछ।

निम्न चित्रले LPM_DIVIDE IP कोरको लागि पोर्टहरू देखाउँछ।

LPM_DIVIDE पोर्टहरू

LPM_DIVIDE

संख्या [] denom [] घडी

भागफल[] बाँकी[]

clken aclr

inst

3.1. सुविधाहरू
LPM_DIVIDE IP कोरले निम्न सुविधाहरू प्रदान गर्दछ: · एक डिभाइडर उत्पन्न गर्दछ जसले अंक इनपुट मानलाई डिनोमिनेटर इनपुटद्वारा विभाजित गर्दछ।
एक भागफल र एक शेष उत्पादन गर्न मान। · १२५६ बिटको डाटा चौडाइलाई समर्थन गर्दछ। · दुबै अंकका लागि हस्ताक्षरित र अहस्ताक्षरित डाटा प्रतिनिधित्व ढाँचालाई समर्थन गर्दछ
र भाजक मानहरू। · क्षेत्र वा गति अनुकूलन समर्थन गर्दछ। · सकारात्मक शेष आउटपुट निर्दिष्ट गर्न विकल्प प्रदान गर्दछ। · पाइपलाइन कन्फिगर योग्य आउटपुट विलम्बता समर्थन गर्दछ। · वैकल्पिक एसिन्क्रोनस स्पष्ट र घडी सक्षम पोर्टहरू समर्थन गर्दछ।

२.२। Verilog HDL प्रोटोटाइप
निम्न Verilog HDL प्रोटोटाइप Verilog डिजाइन मा स्थित छ File (.v) lpm.v मा edasynthesis निर्देशिका।
मोड्युल lpm_divide ( भागफल, शेष, संख्या, denom, घडी, clken, aclr); प्यारामिटर lpm_type = "lpm_divide"; प्यारामिटर lpm_widthn = 1; प्यारामिटर lpm_widthd = 1; प्यारामिटर lpm_nrepresentation = "अनसाइन गरिएको"; प्यारामिटर lpm_drepresentation = "अनसाइन गरिएको"; प्यारामिटर lpm_remainderpositive = "TRUE"; प्यारामिटर lpm_pipeline = 0;

ISO 9001:2015 दर्ता गरिएको

3. LPM_DIVIDE (डिभाइडर) Intel FPGA IP Core 683490 | २०२०.१०.०५

प्यारामिटर lpm_hint = "प्रयोग नगरिएको"; इनपुट घडी; इनपुट clken; इनपुट aclr; इनपुट [lpm_widthn-1:0] नम्बर; इनपुट [lpm_widthd-1:0] denom; आउटपुट [lpm_widthn-1:0] भागफल; आउटपुट [lpm_widthd-1:0] बाँकी छ; endmodule

२.३ VHDL कम्पोनेन्ट घोषणा
VHDL घटक घोषणा VHDL डिजाइन मा स्थित छ File (.vhd) LPM_PACK.vhd मा librariesvhdllpm निर्देशिका।
घटक LPM_DIVIDE जेनेरिक (LPM_WIDTHN : प्राकृतिक; LPM_WIDTHD : प्राकृतिक;
LPM_NREPRESENTATION : string := "unSigned"; LPM_DREPRESENTATION : string := "UnSigned"; LPM_PIPELINE : प्राकृतिक := ०; LPM_TYPE : string := L_DIVIDE; LPM_HINT : स्ट्रिङ := "प्रयोग नगरिएको"); पोर्ट (NUMER: std_logic_vector मा(LPM_WIDTHN-0 down to 1); DENOM: in std_logic_vector(LPM_WIDTHD-0 downto 1); ACLR: std_logic मा:= '0'; CLOCK: in std_logic := '0'; CLKEN : std_logic मा := '0'; QUOTIENT : बाहिर std_logic_vector(LPM_WIDTHN-1 down to 1); REMAIN : out std_logic_vector(LPM_WIDTHD-0 down to 1)); अन्त घटक;

3.5. पोर्टहरू

निम्न तालिकाहरूले LPM_DIVIDE IP कोरको लागि इनपुट र आउटपुट पोर्टहरू सूचीबद्ध गर्दछ।

तालिका १।

LPM_DIVIDE इनपुट पोर्टहरू

पोर्ट नाम

आवश्यक छ

संख्या [ ]

हो

मूल्य [ ]

हो

विवरण
अंक डेटा इनपुट। इनपुट पोर्टको आकार LPM_WIDTHN प्यारामिटर मानमा निर्भर गर्दछ।
डिनोमिनेटर डेटा इनपुट। इनपुट पोर्टको आकार LPM_WIDTHD प्यारामिटर मानमा निर्भर गर्दछ।
जारी…

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 13

3. LPM_DIVIDE (डिभाइडर) Intel FPGA IP Core 683490 | २०२०.१०.०५

पोर्ट नाम घडी clken
aclr

आवश्यक छैन नं
छैन

विवरण
पाइपलाइन प्रयोगको लागि घडी इनपुट। LPM_PIPELINE ० भन्दा अन्य मानहरूका लागि (पूर्वनिर्धारित), घडी पोर्ट सक्षम हुनुपर्छ।
घडीले पाइपलाइन प्रयोगलाई सक्षम पार्छ। जब clken पोर्ट उच्च मानीएको छ, विभाजन सञ्चालन हुन्छ। जब सिग्नल कम हुन्छ, कुनै अपरेशन हुँदैन। यदि हटाइयो भने, पूर्वनिर्धारित मान 1 हो।
घडी इनपुटमा एसिन्क्रोनस रूपमा सबै '०' मा पाइपलाइन रिसेट गर्न कुनै पनि समयमा प्रयोग गरिएको एसिंक्रोनस क्लियर पोर्ट।

तालिका १।

LPM_DIVIDE आउटपुट पोर्टहरू

पोर्ट नाम

आवश्यक छ

विवरण

भागफल[]

हो

डाटा आउटपुट। आउटपुट पोर्टको आकार LPM_WIDTHN मा निर्भर गर्दछ

प्यारामिटर मूल्य।

रहन्छ []

हो

डाटा आउटपुट। आउटपुट पोर्टको आकार LPM_WIDTHD मा निर्भर गर्दछ

प्यारामिटर मूल्य।

२ प्यारामिटरहरू

निम्न तालिकाले LPM_DIVIDE Intel FPGA IP कोरको प्यारामिटरहरू सूचीबद्ध गर्दछ।

प्यारामिटर नाम

टाइप गर्नुहोस्

आवश्यक छ

विवरण

LPM_WIDTHN

पूर्णांक

हो

संख्याको चौडाइ निर्दिष्ट गर्दछ [] र

भागफल [] पोर्टहरू। मानहरू 1 देखि 64 सम्म छन्।

LPM_WIDTHD

पूर्णांक

हो

डेनमको चौडाइ निर्दिष्ट गर्दछ [] र

बाँकी [] पोर्टहरू। मानहरू 1 देखि 64 सम्म छन्।

LPM_NREPRESENTATION LPM_DREPRESENTATION

स्ट्रिङ स्ट्रिङ

छैन

अंक इनपुट को प्रतिनिधित्व साइन इन गर्नुहोस्।

मानहरू हस्ताक्षरित र अहस्ताक्षरित छन्। जब यो

प्यारामिटर SIGNED मा सेट गरिएको छ, विभाजक

अंक[] इनपुटलाई हस्ताक्षरित दुईको रूपमा व्याख्या गर्छ

पूरक।

छैन

भाजक इनपुट को प्रतिनिधित्व साइन इन गर्नुहोस्।

मानहरू हस्ताक्षरित र अहस्ताक्षरित छन्। जब यो

प्यारामिटर SIGNED मा सेट गरिएको छ, विभाजक

हस्ताक्षरित दुईको रूपमा denom[] इनपुटलाई व्याख्या गर्छ

पूरक।

LPM_TYPE

स्ट्रिङ

छैन

प्यारामिटराइज्डको पुस्तकालय पहिचान गर्दछ

VHDL डिजाइनमा मोड्युल (LPM) इकाई नाम

files (.vhd)।

LPM_HINT

स्ट्रिङ

छैन

जब तपाइँ एक पुस्तकालय इन्स्ट्यान्टियट गर्नुहुन्छ

प्यारामिटराइज्ड मोड्युल (LPM) प्रकार्य a मा

VHDL डिजाइन File (.vhd), तपाईंले प्रयोग गर्नुपर्छ

Intel- निर्दिष्ट गर्न LPM_HINT प्यारामिटर

विशिष्ट प्यारामिटर। पूर्वका लागिample: LPM_HINT

= "CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = हो" द

पूर्वनिर्धारित मान अप्रयुक्त छ।

LPM_REMAINDERPOSITIVE

स्ट्रिङ

छैन

Intel-विशेष प्यारामिटर। तपाईंले प्रयोग गर्नुपर्छ

LPM_HINT मापदण्ड निर्दिष्ट गर्न

LPM_REMAINDERPOSITIVE प्यारामिटर मा

VHDL डिजाइन files मानहरू TRUE वा FALSE हुन्।

यदि यो प्यारामिटर TRUE मा सेट गरिएको छ भने, त्यसपछि

बाँकी [] पोर्टको मूल्य बढी हुनुपर्छ

जारी…

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 14

प्रतिक्रिया पठाउनुहोस्

3. LPM_DIVIDE (डिभाइडर) Intel FPGA IP Core 683490 | २०२०.१०.०५

प्यारामिटर नाम

टाइप गर्नुहोस्

MAXIMIZE_SPEED

पूर्णांक

LPM_PIPELINE

पूर्णांक

INTENDED_DEVICE_FAMILY SKIP_BITS

स्ट्रिङ पूर्णांक

आवश्यक नं
होइन, होइन

विवरण
शून्य भन्दा वा बराबर। यदि यो प्यारामिटर TRUE मा सेट गरिएको छ भने, बाँकी [] पोर्टको मान या त शून्य हो, वा मान उही चिन्ह हो, या त सकारात्मक वा नकारात्मक, अंक पोर्टको मानको रूपमा। क्षेत्र घटाउन र गति सुधार गर्न, Intel ले यो प्यारामिटरलाई TRUE मा अपरेसनहरूमा सेट गर्न सिफारिस गर्छ जहाँ बाँकी सकारात्मक हुनुपर्दछ वा जहाँ बाँकी महत्त्वपूर्ण छैन।
Intel-विशेष प्यारामिटर। VHDL डिजाइनमा MAXIMIZE_SPEED प्यारामिटर निर्दिष्ट गर्न तपाईंले LPM_HINT प्यारामिटर प्रयोग गर्नुपर्छ। files मानहरू [0..9] छन्। यदि प्रयोग गरियो भने, Intel Quartus प्राइम सफ्टवेयरले राउटेबिलिटीको सट्टा गतिको लागि LPM_DIVIDE प्रकार्यको एक विशेष उदाहरण अप्टिमाइज गर्ने प्रयास गर्दछ, र अनुकूलन प्रविधि तर्क विकल्पको सेटिङलाई ओभरराइड गर्दछ। यदि MAXIMIZE_SPEED प्रयोग नगरिएको छ भने, यसको सट्टामा अनुकूलन प्रविधि विकल्पको मान प्रयोग गरिन्छ। यदि MAXIMIZE_SPEED को मान 6 वा माथि छ भने, कम्पाइलरले क्यारी चेनहरू प्रयोग गरेर उच्च गतिको लागि LPM_DIVIDE IP कोरलाई अप्टिमाइज गर्छ; यदि मान 5 वा कम छ भने, कम्पाइलरले क्यारी चेन बिना डिजाइन लागू गर्दछ।
भागफल[] र रहन्छ[] आउटपुटहरूसँग सम्बन्धित विलम्बताको घडी चक्रहरूको संख्या निर्दिष्ट गर्दछ। शून्य (०) को मानले कुनै विलम्बता अवस्थित छैन र एक विशुद्ध संयोजन प्रकार्य इन्स्ट्यान्टियट भएको संकेत गर्छ। यदि हटाइयो भने, पूर्वनिर्धारित मान ० (ननपाइपलाइन गरिएको) हो। तपाईले LPM_PIPELINE प्यारामिटरको लागि मान निर्दिष्ट गर्न सक्नुहुन्न जुन LPM_WIDTHN भन्दा माथि छ।
यो प्यारामिटर मोडेलिङ र व्यवहार सिमुलेशन उद्देश्यका लागि प्रयोग गरिन्छ। प्यारामिटर सम्पादकले यो प्यारामिटरको मान गणना गर्छ।
LPM_DIVIDE IP कोरमा अग्रणी GND को संख्या प्रदान गरेर अग्रगामी बिटहरूमा तर्कलाई अनुकूलन गर्न थप कुशल अंशात्मक बिट विभाजनको लागि अनुमति दिन्छ। यो प्यारामिटरमा भागफल आउटपुटमा अग्रणी GND को संख्या निर्दिष्ट गर्नुहोस्।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 15

६८३७१९ | 683490 प्रतिक्रिया पठाउनुहोस्

4. LPM_MULT (गुणक) आईपी कोर

चित्र १।

LPM_MULT IP कोरले आउटपुटको रूपमा उत्पादन उत्पादन गर्न दुई इनपुट डेटा मानहरू गुणन गर्न गुणक लागू गर्दछ।

निम्न चित्रले LPM_MULT IP कोरको लागि पोर्टहरू देखाउँछ।

LPM_Mult पोर्टहरू

LPM_MULT घडी डेटा[] परिणाम[] डाटाब[] aclr/sclr clken
inst

पृष्ठ 71 मा सम्बन्धित जानकारी सुविधाहरू

4.1. सुविधाहरू
LPM_MULT IP कोरले निम्न सुविधाहरू प्रदान गर्दछ: · दुई इनपुट डेटा मानहरू गुणा गर्ने गुणक उत्पन्न गर्दछ · 1 बिटको डेटा चौडाइलाई समर्थन गर्दछ · हस्ताक्षरित र अहस्ताक्षरित डेटा प्रतिनिधित्व ढाँचालाई समर्थन गर्दछ · क्षेत्र वा गति अनुकूलन समर्थन गर्दछ · कन्फिगर योग्य प्रोभिड आउटपुटको साथ पाइपलाइनिंगलाई समर्थन गर्दछ। समर्पित डिजिटल सिग्नल प्रोसेसिंग (DSP) मा कार्यान्वयनको लागि विकल्प
ब्लक सर्किटरी वा तर्क तत्वहरू (LEs) नोट: मूल रूपमा समर्थित आकार भन्दा ठूलो गुणकहरू निर्माण गर्दा त्यहाँ हुन सक्छ/
DSP ब्लकहरूको क्यास्केडिङको परिणामस्वरूप प्रदर्शन प्रभाव हुनेछ। · वैकल्पिक एसिन्क्रोनस स्पष्ट र घडी सक्षम इनपुट पोर्टहरू समर्थन गर्दछ · Intel Stratix 10, Intel Arria 10 र Intel Cyclone 10 GX उपकरणहरूको लागि वैकल्पिक सिंक्रोनस स्पष्ट समर्थन गर्दछ।

ISO 9001:2015 दर्ता गरिएको

4. LPM_MULT (गुणक) आईपी कोर 683490 | २०२०.१०.०५
२.२। Verilog HDL प्रोटोटाइप
निम्न Verilog HDL प्रोटोटाइप Verilog डिजाइन मा स्थित छ File (.v) lpm.v मा edasynthesis निर्देशिका।
मोड्युल lpm_mult (परिणाम, dataa, datab, योग, घडी, clken, aclr) प्यारामिटर lpm_type = "lpm_mult"; प्यारामिटर lpm_widtha = 1; प्यारामिटर lpm_widthb = 1; प्यारामिटर lpm_widths = 1; प्यारामिटर lpm_widthp = 1; प्यारामिटर lpm_representation = "अनसाइन गरिएको"; प्यारामिटर lpm_pipeline = 0; प्यारामिटर lpm_hint = "प्रयोग नगरिएको"; इनपुट घडी; इनपुट clken; इनपुट aclr; इनपुट [lpm_widtha-1:0] dataa; इनपुट [lpm_widthb-1:0] डाटाब; इनपुट [lpm_widths-1:0] योग; आउटपुट [lpm_widthp-1:0] परिणाम; endmodule
२.३ VHDL कम्पोनेन्ट घोषणा
VHDL घटक घोषणा VHDL डिजाइन मा स्थित छ File (.vhd) LPM_PACK.vhd मा librariesvhdllpm निर्देशिका।
घटक LPM_MULT जेनेरिक ( LPM_WIDTHA : प्राकृतिक; LPM_WIDTHB : प्राकृतिक; LPM_WIDTHS : प्राकृतिक := 1; LPM_WIDTHP : प्राकृतिक;
LPM_REPRESENTATION : string := "UnSigned"; LPM_PIPELINE : प्राकृतिक := ०; LPM_TYPE: string := L_MULT; LPM_HINT : स्ट्रिङ := "प्रयोग नगरिएको"); पोर्ट ( DATAA : std_logic_vector मा (LPM_WIDTHA-0 डाउन 1); डाटाब : std_logic_vector मा (LPM_WIDTHB-0 डाउन 1); ACLR : std_logic मा := '0'; CLOCK : in std_logic := '0'; CLKEN : std_logic मा := '0'; SUM : std_logic_vector मा(LPM_WIDTHS-1 down to 1) := (OTHERS => '0'); नतिजा : std_logic_vector बाहिर(LPM_WIDTHP-0 डाउन 1)); अन्त घटक;
२.४ VHDL LIBRARY_USE घोषणा
यदि तपाइँ VHDL कम्पोनेन्ट घोषणा प्रयोग गर्नुहुन्छ भने VHDL पुस्तकालय-उपयोग घोषणा आवश्यक पर्दैन।
पुस्तकालय lpm; lpm.lpm_components.all प्रयोग गर्नुहोस्;

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 17

4. LPM_MULT (गुणक) आईपी कोर 683490 | २०२०.१०.०५

४.५ संकेतहरू

तालिका १।

LPM_MULT इनपुट संकेतहरू

संकेत नाम

आवश्यक छ

विवरण

डाटा []

हो

डाटा इनपुट।

Intel Stratix 10, Intel Arria 10, र Intel Cyclone 10 GX यन्त्रहरूका लागि, इनपुट संकेतको आकार डेटा चौडाइ प्यारामिटर मानमा निर्भर गर्दछ।

पुरानो र Intel Cyclone 10 LP उपकरणहरूको लागि, इनपुट संकेतको आकार LPM_WIDTHA प्यारामिटर मानमा निर्भर गर्दछ।

डाटाब[]

हो

डाटा इनपुट।

Intel Stratix 10, Intel Arria 10, र Intel Cyclone 10 GX यन्त्रहरूका लागि, इनपुट संकेतको आकार डाटाब चौडाइ प्यारामिटर मानमा निर्भर गर्दछ।

पुरानो र Intel Cyclone 10 LP उपकरणहरूको लागि, इनपुट संकेतको आकार निर्भर गर्दछ

LPM_WIDTHB प्यारामिटर मानमा।

घडी

छैन

पाइपलाइन प्रयोगको लागि घडी इनपुट।

पुरानो र Intel Cyclone 10 LP यन्त्रहरूका लागि, 0 (पूर्वनिर्धारित) बाहेक LPM_PIPELINE मानहरूको लागि घडी संकेत सक्षम हुनुपर्छ।

Intel Stratix 10, Intel Arria 10, र Intel Cyclone 10 GX यन्त्रहरूका लागि, यदि लेटन्सी मान १ (पूर्वनिर्धारित) भन्दा अन्य छ भने घडी संकेत सक्षम हुनुपर्छ।

clken

छैन

घडी पाइपलाइन प्रयोगको लागि सक्षम। जब clken संकेत उच्च मानीन्छ, the

adder/subtractor सञ्चालन हुन्छ। जब सिग्नल कम हुन्छ, कुनै अपरेशन छैन

हुन्छ। यदि हटाइयो भने, पूर्वनिर्धारित मान 1 हो।

aclr sclr

छैन

सबै 0s मा पाइपलाइन रिसेट गर्न कुनै पनि समयमा प्रयोग गरिएको एसिन्क्रोनस स्पष्ट संकेत,

घडी संकेतमा एसिन्क्रोनस। पाइपलाइन अपरिभाषित (X) मा प्रारम्भ हुन्छ

तर्क स्तर। आउटपुटहरू एक सुसंगत, तर गैर-शून्य मान हुन्।

छैन

सबै 0s मा पाइपलाइन रिसेट गर्न कुनै पनि समयमा प्रयोग गरिएको सिंक्रोनस स्पष्ट संकेत,

घडी संकेतमा समकालिक रूपमा। पाइपलाइन अपरिभाषित (X) मा प्रारम्भ हुन्छ

तर्क स्तर। आउटपुटहरू एक सुसंगत, तर गैर-शून्य मान हुन्।

तालिका १।

LPM_MULT आउटपुट संकेतहरू

संकेत नाम

आवश्यक छ

विवरण

नतिजा [ ]

हो

डाटा आउटपुट।

पुरानो र Intel Cyclone 10 LP यन्त्रहरूका लागि, आउटपुट सिग्नलको साइज LPM_WIDTHP प्यारामिटर मानमा निर्भर हुन्छ। यदि LPM_WIDTHP < अधिकतम (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) वा (LPM_WIDTHA + LPM_WIDTHS), केवल LPM_WIDTHP MSB हरू उपस्थित छन्।

Intel Stratix 10, Intel Arria 10 र Intel Cyclone 10 GX को लागि, आउटपुट संकेतहरूको आकार परिणाम चौडाइ प्यारामिटरमा निर्भर गर्दछ।

४.६। Stratix V, Arria V, Cyclone V, र Intel Cyclone 4.6 LP यन्त्रहरूका लागि प्यारामिटरहरू

४.६.१। सामान्य ट्याब

तालिका १।

सामान्य ट्याब

प्यारामिटर

मूल्य

गुणक कन्फिगरेसन

'डेटा' इनपुटलाई 'डेटाब' इनपुटद्वारा गुणन गर्नुहोस्

पूर्वनिर्धारित मान

विवरण

'डेटा' इनपुटलाई 'डेटाब' इनपुटद्वारा गुणन गर्नुहोस्

गुणकको लागि इच्छित कन्फिगरेसन चयन गर्नुहोस्।
जारी…

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 18

प्रतिक्रिया पठाउनुहोस्

4. LPM_MULT (गुणक) आईपी कोर 683490 | २०२०.१०.०५

प्यारामिटर
'डेटा' इनपुट कति चौडा हुनुपर्छ? 'डाटाब' इनपुट कति चौडा हुनुपर्छ? 'परिणाम' आउटपुटको चौडाइ कसरी निर्धारण गर्नुपर्छ? चौडाइ सीमित गर्नुहोस्

मूल्य
'डेटा' इनपुट आफैंले गुणन गर्नुहोस् (स्क्वेयरिङ सञ्चालन)
1 - 256 बिट

पूर्वनिर्धारित मान

विवरण

8 बिट

डाटा [] पोर्टको चौडाइ निर्दिष्ट गर्नुहोस्।

1 - 256 बिट

8 बिट

डाटाब[] पोर्टको चौडाइ निर्दिष्ट गर्नुहोस्।

स्वचालित रूपमा चौडाइ गणना गर्नुहोस् चौडाइ सीमित गर्नुहोस्
1 - 512 बिट

स्वचालित रूपमा y चौडाइ गणना गर्नुहोस्

परिणाम [] पोर्टको चौडाइ निर्धारण गर्न इच्छित विधि चयन गर्नुहोस्।

16 बिट

परिणाम[] पोर्टको चौडाइ निर्दिष्ट गर्नुहोस्।
यो मान मात्र प्रभावकारी हुनेछ यदि तपाईंले प्रकार प्यारामिटरमा चौडाइ प्रतिबन्धित चयन गर्नुभयो भने।

४.६.२। सामान्य २ ट्याब

तालिका १०. सामान्य २ ट्याब

प्यारामिटर

मूल्य

डाटाब इनपुट

के 'डाटाब' इनपुट बसको स्थिर मान हुन्छ?

होइन हो

गुणन प्रकार

कुन प्रकारको

हस्ताक्षर नगरिएको

तपाईं गुणन चाहनुहुन्छ? हस्ताक्षर गरियो

कार्यान्वयन

कुन गुणक कार्यान्वयन प्रयोग गर्नुपर्छ?

पूर्वनिर्धारित कार्यान्वयन प्रयोग गर्नुहोस्
समर्पित गुणक सर्किटरी प्रयोग गर्नुहोस् (सबै परिवारका लागि उपलब्ध छैन)
तर्क तत्वहरू प्रयोग गर्नुहोस्

पूर्वनिर्धारित मान

विवरण

छैन

को स्थिर मान निर्दिष्ट गर्न हो चयन गर्नुहोस्

`डाटाब' इनपुट बस, यदि कुनै हो।

हस्ताक्षर नगरिएको

दुबै dataa[] र datab[] इनपुटहरूको लागि प्रतिनिधित्व ढाँचा निर्दिष्ट गर्नुहोस्।

पूर्वनिर्धारित कार्यान्वयन आयन प्रयोग गर्नुहोस्

परिणाम [] पोर्टको चौडाइ निर्धारण गर्न इच्छित विधि चयन गर्नुहोस्।

४.६.३। पाइपलाइन ट्याब

तालिका ११। पाइपलाइनिङ ट्याब

प्यारामिटर

के तपाई नं. पाइपलाइन गर्न चाहनुहुन्छ?

समारोह?

हो

मूल्य

एक 'aclr' सिर्जना गर्नुहोस्

—

एसिन्क्रोनस स्पष्ट पोर्ट

पूर्वनिर्धारित मान

विवरण

छैन

पाइपलाइन दर्ता सक्षम गर्न हो चयन गर्नुहोस्

गुणकको आउटपुट र इच्छित निर्दिष्ट गर्नुहोस्

घडी चक्रमा आउटपुट विलम्बता। सक्षम गर्दै

पाइपलाइन दर्ताले थप विलम्बता थप्छ

आउटपुट।

अनचेक

पाइपलाइन दर्ताको लागि एसिन्क्रोनस क्लियर प्रयोग गर्न aclr पोर्ट सक्षम गर्न यो विकल्प चयन गर्नुहोस्।
जारी…

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 19

4. LPM_MULT (गुणक) आईपी कोर 683490 | २०२०.१०.०५

प्यारामिटर
एउटा 'clken' घडी सक्षम घडी सिर्जना गर्नुहोस्
अनुकूलन
तपाईं कस्तो प्रकारको अनुकूलन चाहनुहुन्छ?

मूल्य -
पूर्वनिर्धारित गति क्षेत्र

पूर्वनिर्धारित मान

विवरण

अनचेक

पाइपलाइन दर्ताको घडी पोर्टका लागि सक्रिय उच्च घडी सक्षम निर्दिष्ट गर्दछ

पूर्वनिर्धारित

IP कोरको लागि वांछित अनुकूलन निर्दिष्ट गर्नुहोस्।
आईपी कोरको लागि उत्तम अप्टिमाइजेसन निर्धारण गर्न इन्टेल क्वार्टस प्राइम सफ्टवेयरलाई अनुमति दिन पूर्वनिर्धारित चयन गर्नुहोस्।

४.७ Intel Stratix 4.7, Intel Arria 10, र Intel Cyclone 10 GX यन्त्रहरूका लागि प्यारामिटरहरू

४.६.१। सामान्य ट्याब

तालिका १२. सामान्य ट्याब

प्यारामिटर

मूल्य

पूर्वनिर्धारित मान

विवरण

गुणक कन्फिगरेसन प्रकार
डाटा पोर्ट चौडाइहरू

'डेटा' इनपुटलाई 'डेटाब' इनपुटद्वारा गुणन गर्नुहोस्
'डेटा' इनपुट आफैंले गुणन गर्नुहोस् (स्क्वेयरिङ सञ्चालन)

'डेटा' इनपुटलाई 'डेटाब' इनपुटद्वारा गुणन गर्नुहोस्

गुणकको लागि इच्छित कन्फिगरेसन चयन गर्नुहोस्।

डाटा चौडाइ

1 - 256 बिट

8 बिट

डाटा [] पोर्टको चौडाइ निर्दिष्ट गर्नुहोस्।

डाटाब चौडाइ

1 - 256 बिट

8 बिट

डाटाब[] पोर्टको चौडाइ निर्दिष्ट गर्नुहोस्।

'परिणाम' आउटपुटको चौडाइ कसरी निर्धारण गर्नुपर्छ?

टाइप गर्नुहोस्

स्वचालित रूपमा चौडाइ गणना गर्नुहोस्
चौडाइ सीमित गर्नुहोस्

स्वचालित रूपमा y चौडाइ गणना गर्नुहोस्

परिणाम [] पोर्टको चौडाइ निर्धारण गर्न इच्छित विधि चयन गर्नुहोस्।

मूल्य

1 - 512 बिट

16 बिट

परिणाम चौडाइ

1 - 512 बिट

—

परिणाम[] पोर्टको प्रभावकारी चौडाइ देखाउँछ।

४.६.२। सामान्य २ ट्याब

तालिका १०. सामान्य २ ट्याब

प्यारामिटर

डाटाब इनपुट

के 'डाटाब' इनपुट बसको स्थिर मान हुन्छ?

होइन हो

मूल्य

पूर्वनिर्धारित मान

विवरण

छैन

को स्थिर मान निर्दिष्ट गर्न हो चयन गर्नुहोस्

`डाटाब' इनपुट बस, यदि कुनै हो।

जारी…

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 20

प्रतिक्रिया पठाउनुहोस्

4. LPM_MULT (गुणक) आईपी कोर 683490 | २०२०.१०.०५

प्यारामिटर

मूल्य

० भन्दा ठुलो कुनै पनि मान

गुणन प्रकार

कुन प्रकारको

हस्ताक्षर नगरिएको

तपाईं गुणन चाहनुहुन्छ? हस्ताक्षर गरियो

कार्यान्वयन शैली

कुन गुणक कार्यान्वयन प्रयोग गर्नुपर्छ?

पूर्वनिर्धारित कार्यान्वयन प्रयोग गर्नुहोस्
समर्पित गुणक सर्किटरी प्रयोग गर्नुहोस्
तर्क तत्वहरू प्रयोग गर्नुहोस्

पूर्वनिर्धारित मान

विवरण

डाटाब[] पोर्टको स्थिर मान निर्दिष्ट गर्नुहोस्।

हस्ताक्षर नगरिएको

दुबै dataa[] र datab[] इनपुटहरूको लागि प्रतिनिधित्व ढाँचा निर्दिष्ट गर्नुहोस्।

पूर्वनिर्धारित कार्यान्वयन आयन प्रयोग गर्नुहोस्

परिणाम [] पोर्टको चौडाइ निर्धारण गर्न इच्छित विधि चयन गर्नुहोस्।

४.७.३। पाइपलाइन

तालिका ११। पाइपलाइनिङ ट्याब

प्यारामिटर

मूल्य

के तपाइँ प्रकार्य पाइपलाइन गर्न चाहनुहुन्छ?

पाइपलाइन

होइन हो

विलम्बता स्पष्ट संकेत प्रकार

० भन्दा ठुलो कुनै पनि मान।
कुनै पनि ACLR SCLR छैन

एउटा 'clken' घडी सिर्जना गर्नुहोस्

—

घडी सक्षम गर्नुहोस्

तपाईं कस्तो प्रकारको अनुकूलन चाहनुहुन्छ?

टाइप गर्नुहोस्

पूर्वनिर्धारित गति क्षेत्र

पूर्वनिर्धारित मान

विवरण

नम्बर 1 कुनै पनि छैन
—

गुणकको आउटपुटमा पाइपलाइन दर्ता सक्षम गर्न हो चयन गर्नुहोस्। पाइपलाइन दर्ता सक्रिय गर्नाले आउटपुटमा अतिरिक्त विलम्बता थप्छ।
घडी चक्रमा इच्छित आउटपुट विलम्बता निर्दिष्ट गर्नुहोस्।
पाइपलाइन दर्ताको लागि रिसेटको प्रकार निर्दिष्ट गर्नुहोस्। यदि तपाइँ कुनै पाइपलाइन दर्ता प्रयोग गर्नुहुन्न भने NONE चयन गर्नुहोस्। पाइपलाइन दर्ताको लागि एसिन्क्रोनस क्लियर प्रयोग गर्न ACLR चयन गर्नुहोस्। यसले ACLR पोर्ट उत्पन्न गर्नेछ। पाइपलाइन दर्ताको लागि सिंक्रोनस क्लियर प्रयोग गर्न SCLR चयन गर्नुहोस्। यसले SCLR पोर्ट उत्पन्न गर्नेछ।
पाइपलाइन दर्ताको घडी पोर्टका लागि सक्रिय उच्च घडी सक्षम निर्दिष्ट गर्दछ

पूर्वनिर्धारित

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 21

६८३७१९ | 683490 प्रतिक्रिया पठाउनुहोस्

5. LPM_ADD_SUB (जोडक/घटाउने)

चित्र १।

LPM_ADD_SUB IP कोरले तपाईंलाई इनपुट मानहरूको योग वा भिन्नता समावेश भएको आउटपुट उत्पादन गर्न डेटाको सेटहरू थप्न वा घटाउनको लागि एक एडर वा घटाउने कार्य लागू गर्न दिन्छ।

निम्न चित्रले LPM_ADD_SUB IP कोरको लागि पोर्टहरू देखाउँछ।

LPM_ADD_SUB पोर्टहरू

LPM_ADD_SUB add_sub cin

डाटा []

घडी clken डाटाब [] aclr

परिणाम [] overflow cout

inst

5.1. सुविधाहरू
LPM_ADD_SUB IP कोरले निम्न सुविधाहरू प्रदान गर्दछ: · योजक, घटाउने, र गतिशील रूपमा कन्फिगर गर्न मिल्ने योजक/सबट्र्याक्टर उत्पन्न गर्दछ।
कार्यहरू। · १२५६ बिटको डाटा चौडाइलाई समर्थन गर्दछ। · डेटा प्रतिनिधित्व ढाँचालाई समर्थन गर्दछ जस्तै हस्ताक्षरित र अहस्ताक्षरित। · वैकल्पिक क्यारी-इन (उधारो-आउट), एसिन्क्रोनस क्लियर, र घडी सक्षम समर्थन गर्दछ
इनपुट पोर्टहरू। · वैकल्पिक क्यारी-आउट (उधारो-इन) र ओभरफ्लो आउटपुट पोर्टहरूलाई समर्थन गर्दछ। · कुनै एक इनपुट डाटा बसलाई स्थिरमा तोक्छ। · कन्फिगर योग्य आउटपुट विलम्बता संग पाइपलाइन समर्थन गर्दछ।

ISO 9001:2015 दर्ता गरिएको

5. LPM_ADD_SUB (एडर/सबट्र्याक्टर) 683490 | 2020.10.05
२.२। Verilog HDL प्रोटोटाइप
निम्न Verilog HDL प्रोटोटाइप Verilog डिजाइन मा स्थित छ File (.v) lpm.v मा edasynthesis निर्देशिका।
मोड्युल lpm_add_sub (परिणाम, cout, overflow,add_sub, cin, dataa, datab, घडी, clken, aclr); प्यारामिटर lpm_type = "lpm_add_sub"; प्यारामिटर lpm_width = 1; प्यारामिटर lpm_direction = "प्रयोग नगरिएको"; प्यारामिटर lpm_representation = "हस्ताक्षर गरिएको"; प्यारामिटर lpm_pipeline = 0; प्यारामिटर lpm_hint = "प्रयोग नगरिएको"; इनपुट [lpm_width-1:0] dataa, datab; इनपुट add_sub, cin; इनपुट घडी; इनपुट clken; इनपुट aclr; आउटपुट [lpm_width-1:0] परिणाम; आउटपुट काउट, ओभरफ्लो; endmodule
२.३ VHDL कम्पोनेन्ट घोषणा
VHDL घटक घोषणा VHDL डिजाइन मा स्थित छ File (.vhd) LPM_PACK.vhd मा librariesvhdllpm निर्देशिका।
घटक LPM_ADD_SUB जेनेरिक (LPM_WIDTH : प्राकृतिक;
LPM_DIRECTION : string := "प्रयोग नगरिएको"; LPM_REPRESENTATION: string := "Signed"; LPM_PIPELINE : प्राकृतिक := ०; LPM_TYPE : string := L_ADD_SUB; LPM_HINT : स्ट्रिङ := "प्रयोग नगरिएको"); पोर्ट (डेटा: std_logic_vector मा(LPM_WIDTH-0 downto 1); डाटाब: std_logic_vector मा(LPM_WIDTH-0 downto 1); ACLR: in std_logic := '0'; CLOCK: in std_logic := '0'; CLKEN : std_logic मा := '0'; CIN : std_logic मा := 'Z'; ADD_SUB : std_logic मा := '1'; नतिजा : std_logic_vector (LPM_WIDTH-1 डाउन 1); COUT : out std_logic; OVERFLOW : out std_logic); अन्त घटक;
२.४ VHDL LIBRARY_USE घोषणा
यदि तपाइँ VHDL कम्पोनेन्ट घोषणा प्रयोग गर्नुहुन्छ भने VHDL पुस्तकालय-उपयोग घोषणा आवश्यक पर्दैन।
पुस्तकालय lpm; lpm.lpm_components.all प्रयोग गर्नुहोस्;
5.5. पोर्टहरू
निम्न तालिकाहरूले LPM_ADD_SUB IP कोरको लागि इनपुट र आउटपुट पोर्टहरू सूचीबद्ध गर्दछ।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 23

5. LPM_ADD_SUB (एडर/सबट्र्याक्टर) 683490 | 2020.10.05

तालिका 15. LPM_ADD_SUB IP कोर इनपुट पोर्टहरू

पोर्ट नाम

आवश्यक छ

विवरण

cin

छैन

कम-अर्डर बिटमा लैजानुहोस्। थप कार्यहरूको लागि, पूर्वनिर्धारित मान ० हो

घटाउने कार्यहरू, पूर्वनिर्धारित मान 1 हो।

डाटा []

हो

डाटा इनपुट। इनपुट पोर्टको आकार LPM_WIDTH प्यारामिटर मानमा निर्भर गर्दछ।

डाटाब[]

हो

डाटा इनपुट। इनपुट पोर्टको आकार LPM_WIDTH प्यारामिटर मानमा निर्भर गर्दछ।

add_sub

छैन

एडर र घटाउने बीच गतिशील स्विच सक्षम गर्न वैकल्पिक इनपुट पोर्ट

कार्यहरू। यदि LPM_DIRECTION प्यारामिटर प्रयोग गरिएको छ भने, add_sub प्रयोग गर्न सकिँदैन। यदि

हटाइयो, पूर्वनिर्धारित मान ADD हो। Intel सिफारिस गर्दछ कि तपाइँ प्रयोग गर्नुहोस्

LPM_ADD_SUB प्रकार्यको सञ्चालन निर्दिष्ट गर्न LPM_DIRECTION प्यारामिटर,

add_sub पोर्टमा स्थिरता प्रदान गर्नुको सट्टा।

घडी

छैन

पाइपलाइन प्रयोगको लागि इनपुट। घडी पोर्टले पाइपलाइनको लागि घडी इनपुट प्रदान गर्दछ

सञ्चालन। LPM_PIPELINE मानहरूका लागि ० (पूर्वनिर्धारित), घडी पोर्ट हुनुपर्छ

सक्षम गरियो।

clken

छैन

घडी पाइपलाइन प्रयोगको लागि सक्षम। जब clken पोर्ट उच्च जोडिएको छ, adder/

घटाउने कार्य गरिन्छ। जब सिग्नल कम हुन्छ, कुनै अपरेशन हुँदैन। यदि

हटाइयो, पूर्वनिर्धारित मान 1 हो।

aclr

छैन

पाइपलाइन प्रयोगको लागि एसिन्क्रोनस स्पष्ट। पाइपलाइन अपरिभाषित (X) मा प्रारम्भ हुन्छ

तर्क स्तर। Aclr पोर्ट सबै 0s मा पाइपलाइन रिसेट गर्न कुनै पनि समयमा प्रयोग गर्न सकिन्छ,

घडी संकेतमा एसिन्क्रोनस।

तालिका १६. LPM_ADD_SUB IP कोर आउटपुट पोर्टहरू

पोर्ट नाम

आवश्यक छ

विवरण

नतिजा [ ]

हो

डाटा आउटपुट। आउटपुट पोर्टको आकार LPM_WIDTH प्यारामिटरमा निर्भर गर्दछ

मूल्य।

cout

छैन

सबैभन्दा महत्त्वपूर्ण बिट (MSB) को क्यारी-आउट (उधार-इन)। काउट पोर्टमा भौतिक छ

MSB को क्यारी-आउट (उधार-इन) को रूपमा व्याख्या। काउट पोर्ट पत्ता लगाउँछ

हस्ताक्षर नगरिएको कार्यहरूमा ओभरफ्लो। काउट पोर्ट पनि सोही तरिकाले सञ्चालन हुन्छ

हस्ताक्षरित र अनसाइन गरिएको कार्यहरू।

ओभरफ्लो

छैन

वैकल्पिक ओभरफ्लो अपवाद आउटपुट। ओभरफ्लो पोर्टको रूपमा भौतिक व्याख्या छ

MSB को क्यारी-आउट संग MSB मा केरी-इन को XOR। ओभरफ्लो पोर्ट

जब नतिजा उपलब्ध परिशुद्धता भन्दा बढि हुन्छ तब दाबी गर्दछ, र तब मात्र प्रयोग गरिन्छ जब

LPM_REPRESENTATION प्यारामिटर मान SIGNED छ।

२ प्यारामिटरहरू

निम्न तालिकाले LPM_ADD_SUB IP कोर प्यारामिटरहरू सूचीबद्ध गर्दछ।

तालिका १७. LPM_ADD_SUB IP कोर प्यारामिटरहरू

प्यारामिटर नाम LPM_WIDTH

पूर्णांक टाइप गर्नुहोस्

आवश्यक छ हो

विवरण
डाटा [], डाटाब[], र परिणाम[] पोर्टहरूको चौडाइ निर्दिष्ट गर्दछ।

LPM_DIRECTION

स्ट्रिङ

छैन

मानहरू ADD, SUB, र UNUSED छन्। यदि हटाइयो भने, पूर्वनिर्धारित मान DEFAULT हो, जसले प्यारामिटरलाई add_sub पोर्टबाट यसको मान लिन निर्देशन दिन्छ। LPM_DIRECTION प्रयोग भएको खण्डमा add_sub पोर्ट प्रयोग गर्न सकिँदैन। Intel सिफारिस गर्दछ कि तपाइँ LPM_DIRECTION प्यारामिटर प्रयोग गर्न को लागी LPM_ADD_SUB प्रकार्य को सञ्चालन निर्दिष्ट गर्न को लागी, add_sub पोर्ट मा एक स्थिर तोक्नु भन्दा।
जारी…

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 24

प्रतिक्रिया पठाउनुहोस्

5. LPM_ADD_SUB (एडर/सबट्र्याक्टर) 683490 | 2020.10.05

प्यारामिटर नाम LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

स्ट्रिङ पूर्णांक स्ट्रिङ स्ट्रिङ पूर्णांक टाइप गर्नुहोस्
स्ट्रिङ

आवश्यक छैन, होइन, होइन, होइन
छैन

विवरण
प्रदर्शन गरिएको थपको प्रकार निर्दिष्ट गर्दछ। मानहरू हस्ताक्षरित र अहस्ताक्षरित छन्। यदि हटाइयो भने, पूर्वनिर्धारित मान साइन इन हुन्छ। जब यो प्यारामिटर SIGNED मा सेट गरिन्छ, adder/subtractor ले डेटा इनपुटलाई हस्ताक्षरित दुईको पूरकको रूपमा व्याख्या गर्छ।
परिणाम [] आउटपुटसँग सम्बन्धित विलम्बता घडी चक्रहरूको संख्या निर्दिष्ट गर्दछ। शून्य (०) को मानले कुनै विलम्बता अवस्थित छैन र विशुद्ध संयोजन प्रकार्य इन्स्ट्यान्टियट हुनेछ भनी संकेत गर्छ। यदि हटाइयो भने, पूर्वनिर्धारित मान 0 (गैर पाइपलाइन) हो।
तपाईंलाई VHDL डिजाइनमा Intel-विशेष प्यारामिटरहरू निर्दिष्ट गर्न अनुमति दिन्छ files (.vhd)। पूर्वनिर्धारित मान अप्रयुक्त छ।
VHDL डिजाइनमा प्यारामिटराइज्ड मोड्युल (LPM) इकाई नामको पुस्तकालय पहिचान गर्दछ files.
Intel-विशेष प्यारामिटर। VHDL डिजाइनमा ONE_INPUT_IS_CONSTANT प्यारामिटर निर्दिष्ट गर्न तपाईंले LPM_HINT प्यारामिटर प्रयोग गर्नुपर्छ। files मानहरू हो, होइन र प्रयोग नगरिएका छन्। यदि एक इनपुट स्थिर छ भने ठूलो अप्टिमाइजेसन प्रदान गर्दछ। यदि हटाइयो भने, पूर्वनिर्धारित मान NO हो।
Intel-विशेष प्यारामिटर। VHDL डिजाइनमा MAXIMIZE_SPEED प्यारामिटर निर्दिष्ट गर्न तपाईंले LPM_HINT प्यारामिटर प्रयोग गर्नुपर्छ। files तपाईले 0 र 10 बीचको मान निर्दिष्ट गर्न सक्नुहुन्छ। यदि प्रयोग गरियो भने, Intel Quartus प्राइम सफ्टवेयरले गतिको लागि LPM_ADD_SUB प्रकार्यको एक विशेष उदाहरण अनुकूलन गर्ने प्रयास गर्दछ राउटेबिलिटीको सट्टा, र अनुकूलन प्रविधि तर्क विकल्पको सेटिङलाई ओभरराइड गर्दछ। यदि MAXIMIZE_SPEED प्रयोग नगरिएको छ भने, यसको सट्टामा अनुकूलन प्रविधि विकल्पको मान प्रयोग गरिन्छ। यदि MAXIMIZE_SPEED को सेटिङ 6 वा माथि छ भने, कम्पाइलरले क्यारी चेनहरू प्रयोग गरेर उच्च गतिको लागि LPM_ADD_SUB IP कोरलाई अनुकूलन गर्छ; यदि सेटिङ 5 वा कम छ भने, कम्पाइलरले क्यारी चेन बिना डिजाइन लागू गर्दछ। यो प्यारामिटरलाई चक्रवात, स्ट्र्याटिक्स, र स्ट्र्याटिक्स GX यन्त्रहरूका लागि निर्दिष्ट गरिनुपर्छ जब add_sub पोर्ट प्रयोग नगरिएको हुन्छ।
यो प्यारामिटर मोडेलिङ र व्यवहार सिमुलेशन उद्देश्यका लागि प्रयोग गरिन्छ। प्यारामिटर सम्पादकले यो प्यारामिटरको मान गणना गर्छ।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 25

६८३७१९ | 683490 प्रतिक्रिया पठाउनुहोस्

6. LPM_COMPARE (तुलनाकर्ता)

चित्र १।

LPM_COMPARE IP कोरले डेटाको दुई सेटको मानलाई तिनीहरू बीचको सम्बन्ध निर्धारण गर्न तुलना गर्छ। यसको सरल रूप मा, तपाईं डेटा को दुई बिट बराबर छ कि भनेर निर्धारण गर्न एक विशेष-OR गेट प्रयोग गर्न सक्नुहुन्छ।

निम्न चित्रले LPM_COMPARE IP कोरको लागि पोर्टहरू देखाउँछ।

LPM_COMPARE पोर्टहरू

LPM_COMPARE

clken

alb

aeb

डाटा []

agb

डाटाब[]

ageb

घडी

aneb

aclr

aleb

inst

6.1. सुविधाहरू
LPM_COMPARE IP कोरले निम्न सुविधाहरू प्रदान गर्दछ: · डेटाको दुई सेटहरू तुलना गर्न तुलनात्मक प्रकार्य उत्पन्न गर्दछ · 1 बिटको डेटा चौडाइलाई समर्थन गर्दछ · डेटा प्रतिनिधित्व ढाँचालाई समर्थन गर्दछ जस्तै हस्ताक्षरित र अहस्ताक्षरित · निम्न आउटपुट प्रकारहरू उत्पादन गर्दछ:
— alb (इनपुट A इनपुट B भन्दा कम छ) — aeb (इनपुट A इनपुट B को बराबर छ) — agb (इनपुट A इनपुट B भन्दा ठूलो छ) — ageb (इनपुट A इनपुट B भन्दा ठूलो वा बराबर छ) — aneb ( इनपुट A इनपुट B को बराबर छैन) — aleb (इनपुट A इनपुट B भन्दा कम वा बराबर छ) · वैकल्पिक एसिन्क्रोनस स्पष्ट र घडी सक्षम इनपुट पोर्टहरू समर्थन गर्दछ · डाटाब [] इनपुट एक स्थिरमा असाइन गर्दछ · कन्फिगर योग्य आउटपुट विलम्बता संग पाइपलाइनिंग समर्थन गर्दछ

ISO 9001:2015 दर्ता गरिएको

6. LPM_COMPARE (तुलनाकर्ता) 683490 | २०२०.१०.०५
२.२। Verilog HDL प्रोटोटाइप
निम्न Verilog HDL प्रोटोटाइप Verilog डिजाइन मा स्थित छ File (.v) lpm.v मा edasynthesis निर्देशिका।
मोड्युल lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, घडी, clken, aclr); प्यारामिटर lpm_type = "lpm_compare"; प्यारामिटर lpm_width = 1; प्यारामिटर lpm_representation = "अनसाइन गरिएको"; प्यारामिटर lpm_pipeline = 0; प्यारामिटर lpm_hint = "प्रयोग नगरिएको"; इनपुट [lpm_width-1:0] dataa, datab; इनपुट घडी; इनपुट clken; इनपुट aclr; आउटपुट alb, aeb, agb, aleb, aneb, ageb; endmodule
२.३ VHDL कम्पोनेन्ट घोषणा
VHDL घटक घोषणा VHDL डिजाइन मा स्थित छ File (.vhd) LPM_PACK.vhd मा librariesvhdllpm निर्देशिका।
घटक LPM_COMPARE जेनेरिक (LPM_WIDTH : प्राकृतिक;
LPM_REPRESENTATION : string := "UnSigned"; LPM_PIPELINE : प्राकृतिक := ०; LPM_TYPE: string := L_COMPARE; LPM_HINT : स्ट्रिङ := "प्रयोग नगरिएको"); पोर्ट (डेटा: std_logic_vector मा(LPM_WIDTH-0 downto 1); डाटाब: std_logic_vector मा(LPM_WIDTH-0 downto 1); ACLR: in std_logic := '0'; CLOCK: in std_logic := '0'; CLKEN : std_logic मा := '0'; AGB : out std_logic; AGEB : out std_logic; AEB : out std_logic; ANEB : std_logic बाहिर; ALB : std_logic बाहिर; ALEB : std_logic बाहिर); अन्त घटक;
२.४ VHDL LIBRARY_USE घोषणा
यदि तपाइँ VHDL कम्पोनेन्ट घोषणा प्रयोग गर्नुहुन्छ भने VHDL पुस्तकालय-उपयोग घोषणा आवश्यक पर्दैन।
पुस्तकालय lpm; lpm.lpm_components.all प्रयोग गर्नुहोस्;
6.5. पोर्टहरू
निम्न तालिकाहरूले LMP_COMPARE IP कोरको लागि इनपुट र आउटपुट पोर्टहरू सूचीबद्ध गर्दछ।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 27

6. LPM_COMPARE (तुलनाकर्ता) 683490 | २०२०.१०.०५

तालिका 18. LPM_COMPARE IP कोर इनपुट पोर्टहरू

पोर्ट नाम

आवश्यक छ

विवरण

डाटा []

हो

डाटा इनपुट। इनपुट पोर्टको आकार LPM_WIDTH प्यारामिटर मानमा निर्भर गर्दछ।

डाटाब[]

हो

डाटा इनपुट। इनपुट पोर्टको आकार LPM_WIDTH प्यारामिटर मानमा निर्भर गर्दछ।

घडी

छैन

पाइपलाइन प्रयोगको लागि घडी इनपुट। घडी पोर्टले पाइपलाइनको लागि घडी इनपुट प्रदान गर्दछ

सञ्चालन। LPM_PIPELINE मानहरूका लागि ० (पूर्वनिर्धारित), घडी पोर्ट हुनुपर्छ

सक्षम गरियो।

clken

छैन

घडी पाइपलाइन प्रयोगको लागि सक्षम। जब clken पोर्ट उच्च जोडिएको छ,

तुलना सञ्चालन हुन्छ। जब सिग्नल कम हुन्छ, कुनै अपरेशन हुँदैन। यदि

हटाइयो, पूर्वनिर्धारित मान 1 हो।

aclr

छैन

पाइपलाइन प्रयोगको लागि एसिन्क्रोनस स्पष्ट। पाइपलाइन अपरिभाषित (X) तर्कमा सुरु हुन्छ

स्तर। Aclr पोर्ट सबै 0s मा पाइपलाइन रिसेट गर्न कुनै पनि समयमा प्रयोग गर्न सकिन्छ,

घडी संकेतमा एसिन्क्रोनस।

तालिका 19. LPM_COMPARE IP कोर आउटपुट पोर्टहरू

पोर्ट नाम

आवश्यक छ

विवरण

alb

छैन

तुलनाकर्ताको लागि आउटपुट पोर्ट। यदि इनपुट A इनपुट B भन्दा कम छ भने दाबी गरियो।

aeb

छैन

तुलनाकर्ताको लागि आउटपुट पोर्ट। यदि इनपुट A इनपुट B बराबर छ भने दाबी गरियो।

agb

छैन

तुलनाकर्ताको लागि आउटपुट पोर्ट। यदि इनपुट A इनपुट B भन्दा ठूलो छ भने दाबी गरियो।

ageb

छैन

तुलनाकर्ताको लागि आउटपुट पोर्ट। यदि इनपुट A इनपुट भन्दा ठूलो वा बराबर छ भने दाबी गरियो

aneb

छैन

तुलनाकर्ताको लागि आउटपुट पोर्ट। यदि इनपुट A इनपुट B बराबर छैन भने दाबी गरियो।

aleb

छैन

तुलनाकर्ताको लागि आउटपुट पोर्ट। यदि इनपुट A इनपुट B भन्दा कम वा बराबर छ भने दाबी गरियो।

२ प्यारामिटरहरू

निम्न तालिकाले LPM_COMPARE IP कोरका लागि प्यारामिटरहरू सूचीबद्ध गर्दछ।

तालिका २०। LPM_COMPARE IP कोर प्यारामिटरहरू

प्यारामिटर नाम

टाइप गर्नुहोस्

आवश्यक छ

LPM_WIDTH

पूर्णांक हो

LPM_REPRESENTATION

स्ट्रिङ

छैन

LPM_PIPELINE

पूर्णांक संख्या

LPM_HINT

स्ट्रिङ

छैन

विवरण
डाटा [] र डाटाब[] पोर्टहरूको चौडाइ निर्दिष्ट गर्दछ।
प्रदर्शन गरिएको तुलनाको प्रकार निर्दिष्ट गर्दछ। मानहरू हस्ताक्षरित र अहस्ताक्षरित छन्। यदि हटाइयो भने, पूर्वनिर्धारित मान अनसाइन गरिएको छ। जब यो प्यारामिटर मान SIGNED मा सेट गरिन्छ, तुलनाकर्ताले डेटा इनपुटलाई हस्ताक्षरित दुईको पूरकको रूपमा व्याख्या गर्छ।
alb, aeb, agb, ageb, aleb, वा aneb आउटपुटसँग सम्बन्धित विलम्बताको घडी चक्रहरूको संख्या निर्दिष्ट गर्दछ। शून्य (०) को मानले कुनै विलम्बता अवस्थित छैन र विशुद्ध संयोजन प्रकार्य इन्स्ट्यान्टियट हुनेछ भनी संकेत गर्छ। यदि हटाइयो भने, पूर्वनिर्धारित मान ० (ननपाइपलाइन गरिएको) हो।
तपाईंलाई VHDL डिजाइनमा Intel-विशेष प्यारामिटरहरू निर्दिष्ट गर्न अनुमति दिन्छ files (.vhd)। पूर्वनिर्धारित मान अप्रयुक्त छ।
जारी…

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 28

प्रतिक्रिया पठाउनुहोस्

6. LPM_COMPARE (तुलनाकर्ता) 683490 | २०२०.१०.०५
प्यारामिटर नाम LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

स्ट्रिङ स्ट्रिङ टाइप गर्नुहोस्
स्ट्रिङ

आवश्यक छैन नं
छैन

विवरण
VHDL डिजाइनमा प्यारामिटराइज्ड मोड्युल (LPM) इकाई नामको पुस्तकालय पहिचान गर्दछ files.
यो प्यारामिटर मोडेलिङ र व्यवहार सिमुलेशन उद्देश्यका लागि प्रयोग गरिन्छ। प्यारामिटर सम्पादकले यो प्यारामिटरको मान गणना गर्छ।
Intel-विशेष प्यारामिटर। VHDL डिजाइनमा ONE_INPUT_IS_CONSTANT प्यारामिटर निर्दिष्ट गर्न तपाईंले LPM_HINT प्यारामिटर प्रयोग गर्नुपर्छ। files मानहरू हो, होइन, वा प्रयोग नगरिएका हुन्। यदि इनपुट स्थिर छ भने ठूलो अप्टिमाइजेसन प्रदान गर्दछ। यदि हटाइयो भने, पूर्वनिर्धारित मान NO हो।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 29

६८३७१९ | 683490 प्रतिक्रिया पठाउनुहोस्

7. ALTECC (त्रुटि सुधार कोड: एन्कोडर/डिकोडर) आईपी कोर

चित्र १।

Intel ले ECC कार्यक्षमता लागू गर्न ALTECC IP कोर प्रदान गर्दछ। ECC ले भ्रष्ट डाटा पत्ता लगाउँदछ जुन डाटा ट्रान्समिशनको क्रममा रिसीभर साइडमा हुन्छ। यो त्रुटि सुधार विधि परिस्थितिहरूको लागि उत्तम उपयुक्त छ जहाँ त्रुटिहरू फटहरूमा भन्दा अनियमित रूपमा देखा पर्दछ।

ECC ले डाटा एन्कोडिङ र डिकोडिङ प्रक्रिया मार्फत त्रुटिहरू पत्ता लगाउँछ। पूर्वका लागिample, जब ECC प्रसारण अनुप्रयोगमा लागू गरिन्छ, स्रोतबाट पढिएको डाटा रिसीभरमा पठाउनु अघि इन्कोड गरिन्छ। एन्कोडरबाट आउटपुट (कोड शब्द) मा समानता बिट्सको संख्या संग जोडिएको कच्चा डाटा समावेश छ। जोडिएको समानता बिट्सको सही संख्या इनपुट डेटामा बिटहरूको संख्यामा निर्भर गर्दछ। उत्पन्न कोड शब्द त्यसपछि गन्तव्यमा पठाइन्छ।

प्राप्तकर्ताले कोड शब्द प्राप्त गर्दछ र यसलाई डिकोड गर्दछ। डिकोडरद्वारा प्राप्त जानकारीले त्रुटि पत्ता लागेको छ कि छैन भनेर निर्धारण गर्दछ। डिकोडरले एकल-बिट र डबल-बिट त्रुटिहरू पत्ता लगाउँदछ, तर भ्रष्ट डाटामा मात्र एकल-बिट त्रुटिहरू समाधान गर्न सक्छ। यो प्रकारको ECC एकल त्रुटि सुधार डबल त्रुटि पत्ता लगाउने (SECDED) हो।

तपाईले ALTECC IP कोरको एन्कोडर र डिकोडर प्रकार्यहरू कन्फिगर गर्न सक्नुहुन्छ। एन्कोडरमा डेटा इनपुट कोड शब्द उत्पन्न गर्न इन्कोड गरिएको छ जुन डेटा इनपुट र उत्पन्न समानता बिट्सको संयोजन हो। उत्पन्न गरिएको कोड शब्द डिकोडिङको लागि डिकोडर मोड्युलमा यसको गन्तव्य ब्लकमा पुग्नु अघि पठाइन्छ। प्राप्त कोड शब्दमा कुनै त्रुटि छ कि छैन भनेर डिकोडरले सिन्ड्रोम भेक्टर उत्पन्न गर्दछ। एकल-बिट त्रुटि डाटा बिटबाट भएको खण्डमा मात्र डिकोडरले डाटा सच्याउँछ। यदि एकल-बिट त्रुटि समानता बिट्सबाट हो भने कुनै संकेत फ्ल्याग गरिएको छैन। डिकोडरमा प्राप्त डाटाको स्थिति र डिकोडरले गरेको कार्य, यदि कुनै छ भने देखाउन फ्ल्याग संकेतहरू पनि छन्।

निम्न तथ्याङ्कहरूले ALTECC IP कोरको लागि पोर्टहरू देखाउँछन्।

ALTECC एन्कोडर पोर्टहरू

ALTECC_ENCODER

डाटा[]

q[]

घडी

aclr

inst

ISO 9001:2015 दर्ता गरिएको

7. ALTECC (त्रुटि सुधार कोड: एन्कोडर/डिकोडर) आईपी कोर 683490 | 2020.10.05

चित्र 7. ALTECC डिकोडर पोर्टहरू

ALTECC_DECODER

डाटा [] घडी घडी

q[] err_tected err_corrected
त्रुटि_घातक

aclr

inst

७.१। ALTECC एन्कोडर सुविधाहरू

ALTECC एन्कोडर IP कोरले निम्न सुविधाहरू प्रदान गर्दछ: · ह्यामिङ कोडिङ योजना प्रयोग गरेर डेटा इन्कोडिङ कार्य गर्दछ · 2 बिटको डेटा चौडाइलाई समर्थन गर्दछ · हस्ताक्षरित र अहस्ताक्षरित डेटा प्रतिनिधित्व ढाँचालाई समर्थन गर्दछ · एक वा दुई घडी चक्रहरूको आउटपुट विलम्बताको साथ पाइपलाइनिङलाई समर्थन गर्दछ। वैकल्पिक समर्थन गर्दछ। एसिन्क्रोनस स्पष्ट र घडी सक्षम पोर्टहरू

ALTECC एन्कोडर आईपी कोरले ह्यामिङ कोडिङ योजना प्रयोग गरेर डेटा लिन्छ र इन्कोड गर्छ। ह्यामिङ कोडिङ योजनाले समानता बिट्स निकाल्छ र आउटपुट कोड शब्द उत्पादन गर्न मूल डाटामा जोड्छ। जोडिएको समानता बिट्सको संख्या डेटाको चौडाइमा निर्भर गर्दछ।

निम्न तालिकाले डेटा चौडाइको विभिन्न दायराहरूको लागि जोडिएको समानता बिट्सको संख्यालाई सूचीबद्ध गर्दछ। कुल बिट्स स्तम्भले इनपुट डेटा बिट र संलग्न समानता बिट्सको कुल संख्या प्रतिनिधित्व गर्दछ।

तालिका १।

डेटा चौडाइ अनुसार समानता बिट्स र कोड शब्द को संख्या

डाटा चौडाइ

समानता बिट्सको संख्या

कुल बिट्स (कोड वर्ड)

2-4

३+१

6-8

5-11

३+१

10-16

12-26

३+१

18-32

27-57

३+१

34-64

58-64

३+१

66-72

समानता बिट व्युत्पन्नले सम-समानता जाँच प्रयोग गर्दछ। अतिरिक्त 1 बिट (तालिकामा +1 को रूपमा देखाइएको) कोड शब्दको MSB को रूपमा समानता बिटहरूमा थपिएको छ। यसले सुनिश्चित गर्दछ कि कोड शब्दमा 1 को बराबर संख्या छ। पूर्वका लागिample, यदि डेटा चौडाइ 4 बिट छ भने, 4 समानता बिटहरू कुल 8 बिटहरू भएको कोड शब्द बन्न डेटामा जोडिन्छन्। यदि 7-बिट कोड शब्दको LSB बाट 8 बिट्समा 1 को बिजोर संख्या छ भने, कोड शब्दको 8 औं बिट (MSB) 1 हो जसले कोड शब्दमा 1 को कुल संख्या बराबर बनाउँछ।
निम्न चित्रले उत्पन्न कोड शब्द र 8-बिट डाटा इनपुटमा समानता बिट्स र डाटा बिटहरूको व्यवस्था देखाउँछ।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 31

7. ALTECC (त्रुटि सुधार कोड: एन्कोडर/डिकोडर) आईपी कोर 683490 | 2020.10.05

चित्र १।

8-बिट उत्पन्न कोड शब्दमा समानता बिट्स र डेटा बिट्स व्यवस्था

MSB

LSB

4 समानता बिट्स

4 डाटा बिट

ALTECC एन्कोडर आईपी कोरले एक पटकमा 2 देखि 64 बिटको इनपुट चौडाइ मात्र स्वीकार गर्दछ। 12 बिट, 29 बिट, र 64 बिटको इनपुट चौडाइहरू, जुन आदर्श रूपमा Intel उपकरणहरूमा उपयुक्त छन्, क्रमशः 18 बिट, 36 बिट, र 72 बिट्सको आउटपुटहरू उत्पन्न गर्दछ। तपाईं प्यारामिटर सम्पादकमा बिट चयन सीमा नियन्त्रण गर्न सक्नुहुन्छ।

७.२। Verilog HDL प्रोटोटाइप (ALTECC_ENCODER)
निम्न Verilog HDL प्रोटोटाइप Verilog डिजाइन मा स्थित छ File (.v) lpm.v मा edasynthesis निर्देशिका।
मोड्युल altecc_encoder #( parameter intended_device_family = “unused”, parameter lpm_pipeline = 0, parameter width_codeword = 8, parameter width_dataword = 8, प्यारामिटर lpm_type = “altecc_encoder”, प्यारामिटर lpm_type = “wpum_hint in lock; तार घडी, इनपुट तार [width_dataword-1:0] डाटा, आउटपुट तार [width_codeword-1:0] q); endmodule

७.३। Verilog HDL प्रोटोटाइप (ALTECC_DECODER)
निम्न Verilog HDL प्रोटोटाइप Verilog डिजाइन मा स्थित छ File (.v) lpm.v मा edasynthesis निर्देशिका।
मोड्युल altecc_decoder #( parameter intended_device_family = “unused”, parameter lpm_pipeline = 0, parameter width_codeword = 8, parameter width_dataword = 8, प्यारामिटर lpm_type = “altecc_decoder”, प्यारामिटर lpm_type = “wpum_hint in”, wpm_hint in lock. तार घडी, इनपुट तार [width_codeword-1:0] डाटा, आउटपुट तार err_corrected, आउटपुट तार err_detected, outut wire err_fatal, आउटपुट तार [width_dataword-1:0] q); endmodule

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 32

प्रतिक्रिया पठाउनुहोस्

7. ALTECC (त्रुटि सुधार कोड: एन्कोडर/डिकोडर) आईपी कोर 683490 | 2020.10.05
७.४। VHDL कम्पोनेन्ट घोषणा (ALTECC_ENCODER)
VHDL घटक घोषणा VHDL डिजाइन मा स्थित छ File (.vhd) altera_mf_components.vhd मा librariesvhdlaltera_mf निर्देशिका।
कम्पोनेन्ट altecc_encoder जेनेरिक ( intended_device_family:string := "unused"; lpm_pipeline:प्राकृतिक := 0; width_codeword:प्राकृतिक := 8; width_dataword:natural := 8; lpm_hint:string":= "unus_cc "); पोर्ट( aclr: std_logic := '0'; घडी: std_logic मा := '0'; घडी: std_logic मा := '1'; डाटा: std_logic_vector मा (width_dataword-1 down to 0); q:out std_logic_vector(width_codeword) -1 तल 0)); अन्त घटक;
७.५ VHDL कम्पोनेन्ट घोषणा (ALTECC_DECODER)
VHDL घटक घोषणा VHDL डिजाइन मा स्थित छ File (.vhd) altera_mf_components.vhd मा librariesvhdlaltera_mf निर्देशिका।
कम्पोनेन्ट altecc_decoder जेनेरिक ( intended_device_family:string := "unused"; lpm_pipeline:प्राकृतिक := 0; width_codeword:प्राकृतिक := 8; width_dataword:प्राकृतिक := 8; lpm_hint:string":=" UN_decopmental "); पोर्ट( aclr: std_logic := '0'; घडी: std_logic मा := '0'; घडी: std_logic मा := '1'; डाटा: std_logic_vector मा (width_codeword-1 down to 0); err_corrected : out std_logic; edr_det : std_logic बाहिर; q: आउट std_logic_vector(width_dataword-1 down to 0); syn_e : out std_logic); अन्त घटक;
२.४ VHDL LIBRARY_USE घोषणा
यदि तपाइँ VHDL कम्पोनेन्ट घोषणा प्रयोग गर्नुहुन्छ भने VHDL पुस्तकालय-उपयोग घोषणा आवश्यक पर्दैन।
LIBRARY altera_mf; altera_mf.altera_mf_components.all प्रयोग गर्नुहोस्;
७.७। एन्कोडर पोर्टहरू
निम्न तालिकाहरूले ALTECC एन्कोडर IP कोरको लागि इनपुट र आउटपुट पोर्टहरू सूचीबद्ध गर्दछ।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 33

7. ALTECC (त्रुटि सुधार कोड: एन्कोडर/डिकोडर) आईपी कोर 683490 | 2020.10.05

तालिका 22. ALTECC एन्कोडर इनपुट पोर्टहरू

पोर्ट नाम

आवश्यक छ

विवरण

डाटा[]

हो

डाटा इनपुट पोर्ट। इनपुट पोर्टको आकार WIDTH_DATAWORD मा निर्भर गर्दछ

प्यारामिटर मूल्य। डेटा[] पोर्टले इन्कोड गर्नका लागि कच्चा डाटा समावेश गर्दछ।

घडी

हो

घडी इनपुट पोर्ट जसले एन्कोडिङ सञ्चालनलाई सिङ्क्रोनाइज गर्न घडी संकेत प्रदान गर्दछ।

LPM_PIPELINE मान ० भन्दा बढी हुँदा घडी पोर्ट आवश्यक हुन्छ।

घडी

छैन

घडी सक्षम गर्नुहोस्। यदि हटाइयो भने, पूर्वनिर्धारित मान 1 हो।

aclr

छैन

एसिन्क्रोनस स्पष्ट इनपुट। सक्रिय उच्च aclr संकेत कुनै पनि समयमा प्रयोग गर्न सकिन्छ

एसिन्क्रोनस रूपमा दर्ताहरू खाली गर्नुहोस्।

तालिका 23. ALTECC एन्कोडर आउटपुट पोर्टहरू

पोर्ट नाम q[]

आवश्यक छ हो

विवरण
एन्कोड गरिएको डाटा आउटपुट पोर्ट। आउटपुट पोर्टको आकार WIDTH_CODEWORD प्यारामिटर मानमा निर्भर गर्दछ।

७.८। डिकोडर पोर्टहरू

निम्न तालिकाहरूले ALTECC डिकोडर IP कोरको लागि इनपुट र आउटपुट पोर्टहरू सूचीबद्ध गर्दछ।

तालिका 24. ALTECC डिकोडर इनपुट पोर्टहरू

पोर्ट नाम

आवश्यक छ

विवरण

डाटा[]

हो

डाटा इनपुट पोर्ट। इनपुट पोर्टको आकार WIDTH_CODEWORD प्यारामिटर मानमा निर्भर गर्दछ।

घडी

हो

घडी इनपुट पोर्ट जसले एन्कोडिङ सञ्चालनलाई सिङ्क्रोनाइज गर्न घडी संकेत प्रदान गर्दछ। LPM_PIPELINE मान ० भन्दा बढी हुँदा घडी पोर्ट आवश्यक हुन्छ।

घडी

छैन

घडी सक्षम गर्नुहोस्। यदि हटाइयो भने, पूर्वनिर्धारित मान 1 हो।

aclr

छैन

एसिन्क्रोनस स्पष्ट इनपुट। सक्रिय उच्च aclr संकेत कुनै पनि समयमा एसिन्क्रोनस रूपमा दर्ताहरू खाली गर्न प्रयोग गर्न सकिन्छ।

तालिका 25. ALTECC डिकोडर आउटपुट पोर्टहरू

पोर्ट नाम q[]

आवश्यक छ हो

विवरण
डिकोड गरिएको डाटा आउटपुट पोर्ट। आउटपुट पोर्टको आकार WIDTH_DATAWORD प्यारामिटर मानमा निर्भर गर्दछ।

err_tected हो

प्राप्त डाटाको स्थिति प्रतिबिम्बित गर्न फ्ल्याग संकेत र फेला परेका कुनै त्रुटिहरू निर्दिष्ट गर्दछ।

err_currecte हो d

प्राप्त डाटाको स्थिति प्रतिबिम्बित गर्न फ्ल्याग संकेत। एकल-बिट त्रुटि फेला परेको र सुधारिएको जनाउँछ। तपाईंले डेटा प्रयोग गर्न सक्नुहुन्छ किनभने यो पहिले नै सच्याइसकेको छ।

त्रुटि_घातक

हो

प्राप्त डाटाको स्थिति प्रतिबिम्बित गर्न फ्ल्याग संकेत। डबल-बिट त्रुटि फेला परेको जनाउँछ, तर सुधारिएको छैन। यदि यो संकेत जोडिएको छ भने तपाईले डाटा प्रयोग गर्नु हुँदैन।

syn_e

छैन

समानतामा एकल-बिट त्रुटि पत्ता लाग्दा उच्च हुने आउटपुट संकेत

बिट्स।

७.९। एन्कोडर प्यारामिटरहरू
निम्न तालिकाले ALTECC एन्कोडर IP कोरका लागि प्यारामिटरहरू सूचीबद्ध गर्दछ।

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 34

प्रतिक्रिया पठाउनुहोस्

7. ALTECC (त्रुटि सुधार कोड: एन्कोडर/डिकोडर) आईपी कोर 683490 | 2020.10.05

तालिका 26. ALTECC एन्कोडर प्यारामिटरहरू

प्यारामिटर नाम

टाइप गर्नुहोस्

आवश्यक छ

विवरण

WIDTH_DATAWORD

पूर्णांक हो

कच्चा डाटाको चौडाइ निर्दिष्ट गर्दछ। मानहरू 2 देखि 64 सम्मका छन्। यदि हटाइयो भने, पूर्वनिर्धारित मान 8 हो।

WIDTH_CODEWORD

पूर्णांक हो

सम्बन्धित कोड शब्दको चौडाइ निर्दिष्ट गर्दछ। मान्य मानहरू 6 देखि 72 सम्म छन्, 9, 17, 33 र 65 बाहेक। यदि हटाइयो भने, पूर्वनिर्धारित मान 13 हो।

LPM_PIPELINE

पूर्णांक संख्या

सर्किटको लागि पाइपलाइन निर्दिष्ट गर्दछ। मानहरू ० देखि २ सम्मका हुन्छन्। यदि मान ० हो भने, पोर्टहरू दर्ता हुँदैनन्। यदि मान 0 हो भने, आउटपुट पोर्टहरू दर्ता हुन्छन्। यदि मान २ हो भने, इनपुट र आउटपुट पोर्टहरू दर्ता हुन्छन्। यदि हटाइयो भने, पूर्वनिर्धारित मान ० हो।

७.१० डिकोडर प्यारामिटरहरू

निम्न तालिकाले ALTECC डिकोडर IP कोर प्यारामिटरहरू सूचीबद्ध गर्दछ।

तालिका 27. ALTECC डिकोडर प्यारामिटरहरू

प्यारामिटर नाम WIDTH_DATAWORD

पूर्णांक टाइप गर्नुहोस्

आवश्यक छ

विवरण

हो

कच्चा डाटाको चौडाइ निर्दिष्ट गर्दछ। मानहरू 2 देखि 64 सम्म छन्

पूर्वनिर्धारित मान 8 हो।

WIDTH_CODEWORD

पूर्णांक

हो

सम्बन्धित कोड शब्दको चौडाइ निर्दिष्ट गर्दछ। मानहरू 6 छन्

72 मा, 9, 17, 33, र 65 बाहेक। यदि मेटाइयो भने, पूर्वनिर्धारित मान

13 छ।

LPM_PIPELINE

पूर्णांक

छैन

सर्किटको दर्ता निर्दिष्ट गर्दछ। मानहरू ० देखि २ सम्म छन्। यदि

मान ० हो, कुनै दर्ता लागू गरिएको छैन। यदि मान १ हो भने,

आउटपुट दर्ता छ। यदि मान 2 हो भने, इनपुट र

आउटपुट दर्ता छन्। यदि मान २ भन्दा बढी छ भने, अतिरिक्त

दर्ताहरू अतिरिक्तको लागि आउटपुटमा लागू गरिन्छ

विलम्बता। यदि हटाइयो भने, पूर्वनिर्धारित मान ० हो।

एउटा 'syn_e' पोर्ट सिर्जना गर्नुहोस्

पूर्णांक

छैन

syn_e पोर्ट सिर्जना गर्न यो प्यारामिटर खोल्नुहोस्।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 35

६८३७१९ | 683490 प्रतिक्रिया पठाउनुहोस्

8. Intel FPGA Multiply Adder IP Core

चित्र १।

Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10, and Intel Cyclone 10 GX उपकरणहरू) वा ALTERA_MULT_ADD (Arria V, Stratix V, र Cyclone V उपकरणहरू) IP कोरले तपाईंलाई गुणक-एडर लागू गर्न अनुमति दिन्छ।

निम्न चित्रले Intel FPGA Multiply Adder वा ALTERA_MULT_ADD IP कोरको लागि पोर्टहरू देखाउँछ।

Intel FPGA Multiply Adder वा ALTERA_MULT_ADD पोर्टहरू

Intel FPGA Multiply Adder वा ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta [] परिणाम[]

aclr0 aclr1

inst
गुणक-जोडकले इनपुटहरूको जोडी स्वीकार गर्दछ, मानहरूलाई सँगै गुणन गर्छ र त्यसपछि अन्य सबै जोडीहरूको उत्पादनहरूबाट थप वा घटाउँछ।
यदि सबै इनपुट डेटा चौडाइहरू 9-बिट चौडा वा सानो छन् भने, प्रकार्यले 9 x 9 कन्फिगरेसन समर्थन गर्ने यन्त्रहरूको लागि DSP ब्लकमा 9 x 9 बिट इनपुट गुणक कन्फिगरेसन प्रयोग गर्दछ। यदि होइन भने, DSP ब्लकले 18 × 18-बिट इनपुट मल्टिप्लायरहरू 10 बिट र 18 बिटहरू बीचको चौडाइमा डाटा प्रक्रिया गर्न प्रयोग गर्दछ। यदि धेरै Intel FPGA Multiply Adder वा ALTERA_MULT_ADD IP कोरहरू डिजाइनमा देखा पर्छन् भने, प्रकार्यहरूलाई यस रूपमा वितरित गरिन्छ।

ISO 9001:2015 दर्ता गरिएको

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५
सम्भव भएसम्म धेरै फरक DSP ब्लकहरू ताकि यी ब्लकहरूमा रूटिङ अधिक लचिलो छ। प्रति DSP ब्लक कम गुणकहरूले यन्त्रको बाँकी भागहरूमा मार्गहरू कम गरेर ब्लकमा थप रूटिङ विकल्पहरूलाई अनुमति दिन्छ।
निम्न संकेतहरूको लागि दर्ता र अतिरिक्त पाइपलाइन दर्ताहरू पनि DSP ब्लक भित्र राखिएको छ: · डाटा इनपुट · हस्ताक्षर वा अहस्ताक्षरित चयन · थप्नुहोस् वा घटाउनुहोस् चयन गर्नुहोस् · गुणकहरूका उत्पादनहरू
आउटपुट नतिजाको मामलामा, पहिलो दर्ता DSP ब्लकमा राखिएको छ। यद्यपि अतिरिक्त विलम्बता दर्ताहरू ब्लक बाहिर तर्क तत्वहरूमा राखिएको छ। DSP ब्लकमा परिधीय, गुणकमा डेटा इनपुटहरू, नियन्त्रण सिग्नल इनपुटहरू, र एडरको आउटपुटहरू सहित, बाँकी उपकरणसँग सञ्चार गर्न नियमित राउटिङ प्रयोग गर्नुहोस्। प्रकार्यमा सबै जडानहरूले DSP ब्लक भित्र समर्पित रूटिङ प्रयोग गर्दछ। यो समर्पित राउटिङले शिफ्ट दर्ता चेनहरू समावेश गर्दछ जब तपाइँ एक गुणकको दर्ता इनपुट डेटालाई एक गुणकबाट छेउछाउको गुणकमा सार्न विकल्प चयन गर्नुहुन्छ।
कुनै पनि Stratix V, र Arria V यन्त्र श्रृंखलामा DSP ब्लकहरूको बारेमा थप जानकारीको लागि, साहित्य र प्राविधिक कागजात पृष्ठमा सम्बन्धित ह्यान्डबुकहरूको DSP ब्लकहरू अध्याय हेर्नुहोस्।
सम्बन्धित जानकारी AN 306: FPGA यन्त्रहरूमा गुणकहरू लागू गर्दै
Intel FPGA उपकरणहरूमा DSP र मेमोरी ब्लकहरू प्रयोग गरेर गुणकहरू लागू गर्ने बारे थप जानकारी प्रदान गर्दछ।
8.1. सुविधाहरू
Intel FPGA Multiply Adder वा ALTERA_MULT_ADD IP कोरले निम्न सुविधाहरू प्रदान गर्दछ: · दुई जटिलको गुणन कार्यहरू गर्नको लागि गुणक उत्पन्न गर्दछ।
संख्या नोट: मूल रूपमा समर्थित आकार भन्दा ठूलो गुणकहरू निर्माण गर्दा त्यहाँ हुन सक्छ/
DSP ब्लकहरूको क्यास्केडिङको परिणामस्वरूप प्रदर्शन प्रभाव हुनेछ। · 1 256 बिटको डेटा चौडाइलाई समर्थन गर्दछ · हस्ताक्षरित र अहस्ताक्षरित डेटा प्रतिनिधित्व ढाँचालाई समर्थन गर्दछ · कन्फिगर योग्य इनपुट विलम्बताको साथ पाइपलाइनलाई समर्थन गर्दछ · हस्ताक्षरित र अहस्ताक्षरित डेटा समर्थन बीच गतिशील रूपमा स्विच गर्न विकल्प प्रदान गर्दछ · गतिशील रूपमा अपरेशन र addup बीच स्विच स्विच गर्न विकल्प प्रदान गर्दछ। वैकल्पिक एसिन्क्रोनस र सिंक्रोनस स्पष्ट र घडीले इनपुट पोर्टहरू सक्षम गर्दछ · सिस्टोलिक ढिलाइ दर्ता मोडलाई समर्थन गर्दछ · 8 प्रि-लोड गुणांक प्रति गुणकको साथ प्रि-एडरलाई समर्थन गर्दछ · एक्युमुलेटर प्रतिक्रिया पूरक गर्न पूर्व-लोड स्थिरतालाई समर्थन गर्दछ।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 37

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

८.१.१। पूर्व-जोडक
पूर्व-योगकर्ताको साथ, गुणकलाई खुवाउनु अघि थप वा घटाउ गरिन्छ।
त्यहाँ पाँच प्रि-एडर मोडहरू छन्: · सरल मोड · गुणांक मोड · इनपुट मोड · वर्ग मोड · स्थिर मोड

नोट:

जब प्रि-एडर प्रयोग गरिन्छ (प्रि-एडर गुणांक/इनपुट/वर्ग मोड), गुणकमा सबै डेटा इनपुटहरू समान घडी सेटिङ हुनुपर्छ।

८.१.१.१। प्रि-एडर सरल मोड

यस मोडमा, दुबै अपरेन्डहरू इनपुट पोर्टहरूबाट व्युत्पन्न हुन्छन् र प्रि-एडर प्रयोग वा बाइपास गरिएको छैन। यो पूर्वनिर्धारित मोड हो।

चित्र 10. प्रि-एडर सरल मोड
a0 b0

Mult0

परिणाम

८.१.१.२। प्रि-एडर गुणांक मोड
यस मोडमा, एक गुणक अपरेन्ड प्रि-एडरबाट व्युत्पन्न हुन्छ, र अर्को अपरेन्ड आन्तरिक गुणांक भण्डारणबाट व्युत्पन्न हुन्छ। गुणांक भण्डारणले 8 प्रिसेट स्थिरताहरूलाई अनुमति दिन्छ। गुणांक चयन संकेतहरू coefsel [0..3] हुन्।
यो मोड निम्न समीकरण मा व्यक्त गरिएको छ।

निम्नले गुणकको प्रि-एडर गुणांक मोड देखाउँछ।

चित्र 11. प्रि-एडर गुणांक मोड

प्रिडर

Mult0

+/-

परिणाम

coefsel0 coef

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 38

प्रतिक्रिया पठाउनुहोस्

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५
८.१.१.३। प्रि-एडर इनपुट मोड यस मोडमा, एक गुणक अपरेन्ड प्रि-एडरबाट व्युत्पन्न हुन्छ, र अर्को अपरेन्ड डाटाक[] इनपुट पोर्टबाट व्युत्पन्न हुन्छ। यो मोड निम्न समीकरण मा व्यक्त गरिएको छ।

निम्नले गुणकको प्रि-एडर इनपुट मोड देखाउँछ।

चित्र 12. प्रि-एडर इनपुट मोड
a0 b0

Mult0

+/-

परिणाम

८.१.१.४। प्रि-एडर स्क्वायर मोड यो मोडलाई निम्न समीकरणमा व्यक्त गरिएको छ।

निम्नले दुई गुणकहरूको प्रि-एडर स्क्वायर मोड देखाउँछ।

चित्र 13. प्रि-एडर स्क्वायर मोड
a0 b0

Mult0

+/-

परिणाम

८.१.१.५। प्रि-एडर कन्स्ट्यान्ट मोड
यस मोडमा, एउटा गुणक अपरेन्ड इनपुट पोर्टबाट व्युत्पन्न हुन्छ, र अर्को अपरेन्ड आन्तरिक गुणांक भण्डारणबाट व्युत्पन्न हुन्छ। गुणांक भण्डारणले 8 प्रिसेट स्थिरताहरूलाई अनुमति दिन्छ। गुणांक चयन संकेतहरू coefsel [0..3] हुन्।
यो मोड निम्न समीकरण मा व्यक्त गरिएको छ।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 39

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

निम्न चित्रले गुणकको प्रि-एडर स्थिर मोड देखाउँछ।

चित्र 14. प्रि-एडर कन्स्ट्यान्ट मोड
a0

Mult0

परिणाम

coefsel0
coef
८.१.२। सिस्टोलिक विलम्ब दर्ता
सिस्टोलिक आर्किटेक्चरमा, इनपुट डाटालाई डाटा बफरको रूपमा काम गर्ने रेजिस्टरहरूको क्यास्केडमा फिड गरिन्छ। प्रत्येक दर्ताले एक इनपुट प्रदान गर्दछample एक गुणकमा जहाँ यसलाई सम्बन्धित गुणांकले गुणन गरिन्छ। चेन एडरले गुणकबाट क्रमशः संयुक्त परिणामहरू र चेनिन[] इनपुट पोर्टबाट अघिल्लो दर्ता परिणामहरू अन्तिम परिणाम बनाउन भण्डारण गर्दछ। प्रत्येक गुणन-जोड तत्व एक चक्र द्वारा ढिलाइ हुनुपर्दछ ताकि परिणामहरू सँगै थप्दा उपयुक्त रूपमा सिङ्क्रोनाइज हुन्छन्। प्रत्येक क्रमिक ढिलाइ गुणांक मेमोरी र तिनीहरूको सम्बन्धित गुणन-थप तत्वहरूको डेटा बफरलाई सम्बोधन गर्न प्रयोग गरिन्छ। पूर्वका लागिample, दोस्रो गुणा थप्ने तत्वको लागि एकल ढिलाइ, तेस्रो गुणन-जोड तत्वको लागि दुई ढिलाइ, र यस्तै।
चित्र 15. सिस्टोलिक रजिस्टरहरू
सिस्टोलिक रजिस्टरहरू

x(t) c(0)

S-1

ग(१)

S-1

ग(१)

S-1

c(N-1)

S-1

S -1 y(t)

x(t) इनपुट s को निरन्तर स्ट्रिमबाट परिणामहरू प्रतिनिधित्व गर्दछampलेस र वाई (टी)
इनपुट s को सेट को योग को प्रतिनिधित्व गर्दछamples, र समय मा, तिनीहरूको द्वारा गुणा
सम्बन्धित गुणांक। दुबै इनपुट र आउटपुट नतिजाहरू बायाँबाट दायाँ प्रवाह हुन्छन्। c(0) देखि c(N-1) ले गुणांकलाई जनाउँछ। सिस्टोलिक ढिलाइ दर्ताहरू S-1 द्वारा जनाइएको छ, जबकि 1 एकल घडी ढिलाइ प्रतिनिधित्व गर्दछ। सिस्टोलिक ढिलाइ दर्ताहरू मा थपिएका छन्
पाइपलाइनको लागि इनपुट र आउटपुटहरू जसले परिणामहरू सुनिश्चित गर्दछ
गुणक अपरेन्ड र संचित रकम सिन्चमा रहन्छ। यो प्रशोधन तत्व
फिल्टरिङ प्रकार्य गणना गर्ने सर्किट बनाउनको लागि प्रतिकृति गरिएको छ। यो प्रकार्य हो
निम्न समीकरण मा व्यक्त।

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 40

प्रतिक्रिया पठाउनुहोस्

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

N ले सञ्चयकर्तामा प्रवेश गरेको डेटाको चक्रहरूको सङ्ख्यालाई प्रतिनिधित्व गर्दछ, y(t) ले समय t मा आउटपुटलाई प्रतिनिधित्व गर्दछ, A(t) ले t समयमा इनपुटलाई प्रतिनिधित्व गर्दछ, र B(i) गुणांकहरू हुन्। समीकरणमा t र i समयको एक विशेष क्षणसँग मेल खान्छ, त्यसैले आउटपुट s गणना गर्नample y(t) समयमा t, इनपुट s को समूहampसमय मा N विभिन्न बिन्दुहरूमा les, वा A(n), A(n-1), A(n-2), … A(n-N+1) आवश्यक छ। N इनपुट s को समूहamples लाई N गुणांकले गुणन गरिन्छ र अन्तिम परिणाम y बनाउनको लागि सँगै जोडिन्छ।
सिस्टोलिक दर्ता वास्तुकला योग-को-2 र योग-को-4 मोडहरूको लागि मात्र उपलब्ध छ। दुबै सिस्टोलिक रेजिस्टर आर्किटेक्चर मोडहरूको लागि, पहिलो चेनिन सिग्नललाई ० मा बाँध्नु आवश्यक छ।
निम्न चित्रले २ गुणकहरूको सिस्टोलिक ढिलाइ दर्ता कार्यान्वयन देखाउँछ।
चित्र 16. सिस्टोलिक ढिलाइ दर्ता 2 गुणकहरूको कार्यान्वयन
चेनिन

Mult0

+/-

Mult1

+/-

परिणाम
दुई गुणकहरूको योगफल निम्न समीकरणमा व्यक्त गरिएको छ।
निम्न चित्रले २ गुणकहरूको सिस्टोलिक ढिलाइ दर्ता कार्यान्वयन देखाउँछ।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 41

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

चित्र 17. सिस्टोलिक ढिलाइ दर्ता 4 गुणकहरूको कार्यान्वयन
चेनिन

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

परिणाम
चार गुणकहरूको योगफल निम्न समीकरणमा व्यक्त गरिएको छ। चित्र 18. 4 गुणकहरूको योगफल
निम्नले एडभानको सूची दिन्छtagसिस्टोलिक दर्ता कार्यान्वयनको es: · DSP स्रोतको प्रयोग घटाउँछ · चेन एडर संरचना प्रयोग गरेर DSP ब्लकमा कुशल म्यापिङ सक्षम गर्दछ

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 42

प्रतिक्रिया पठाउनुहोस्

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

८.१.३। पूर्व-लोड स्थिर
प्रि-लोड कन्स्ट्यान्टले एक्युमुलेटर अपरेन्डलाई नियन्त्रण गर्छ र एक्युमुलेटर प्रतिक्रियालाई पूरक बनाउँछ। मान्य LOADCONST_VALUE दायरा 0 बाट। स्थिर मान 64N को बराबर छ, जहाँ N = LOADCONST_VALUE। जब LOADCONST_VALUE लाई 2 मा सेट गरिन्छ, स्थिर मान 64 बराबर हुन्छ। यो प्रकार्य पक्षपाती राउन्डिङको रूपमा प्रयोग गर्न सकिन्छ।
निम्न चित्रले पूर्व-लोड स्थिर कार्यान्वयन देखाउँछ।
चित्र 19. प्रि-लोड स्थिर

संचयक प्रतिक्रिया

स्थिर

Mult0

+/-

Mult1

+/b1

परिणाम

accum_sload sload_accum

अन्य गुणक कार्यान्वयनका लागि निम्न आईपी कोरहरूलाई सन्दर्भ गर्नुहोस्: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
८.१.४। डबल एक्युमुलेटर
डबल एक्युमुलेटर सुविधाले एक्युमुलेटर प्रतिक्रिया पथमा अतिरिक्त दर्ता थप्छ। डबल एक्युमुलेटर दर्ताले आउटपुट दर्तालाई पछ्याउँछ, जसमा घडी, घडी सक्षम र aclr समावेश हुन्छ। अतिरिक्त सञ्चयकर्ता दर्ताले एक-चक्र विलम्बको साथ परिणाम फर्काउँछ। यो सुविधाले तपाईंलाई एउटै स्रोत गणनाको साथ दुई संचयी च्यानलहरू सक्षम बनाउँछ।
निम्न चित्रले दोहोरो संचयक कार्यान्वयन देखाउँछ।

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 43

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

चित्र 20. डबल एक्युमुलेटर

Dou ble Accu muulator दर्ता

Accu म्युलेटर प्रतिक्रिया ck

Mult0

+/-

Mult1

+/b1

आउटपुट परिणाम आउटपुट दर्ता

२.२। Verilog HDL प्रोटोटाइप
तपाईंले Intel FPGA Multiply Adder वा ALTERA_MULT_ADD Verilog HDL प्रोटोटाइप फेला पार्न सक्नुहुन्छ। file (altera_mult_add_rtl.v) मा librariesmegafunctions निर्देशिका।
२.३ VHDL कम्पोनेन्ट घोषणा
VHDL कम्पोनेन्ट घोषणा altera_lnsim_components.vhd मा अवस्थित छ librariesvhdl altera_lnsim निर्देशिका।
२.४ VHDL LIBRARY_USE घोषणा
यदि तपाइँ VHDL कम्पोनेन्ट घोषणा प्रयोग गर्नुहुन्छ भने VHDL पुस्तकालय-उपयोग घोषणा आवश्यक पर्दैन।
LIBRARY altera_mf; altera_mf.altera_mf_components.all प्रयोग गर्नुहोस्;

४.५ संकेतहरू

निम्न तालिकाहरूले Multiply Adder Intel FPGA IPor ALTERA_MULT_ADD IP कोरको इनपुट र आउटपुट संकेतहरू सूचीबद्ध गर्दछ।

तालिका 28. गुणा Adder Intel FPGA IPor ALTERA_MULT_ADD इनपुट संकेतहरू

संकेत

आवश्यक छ

विवरण

dataa_0[]/dataa_1[]/

हो

dataa_2[]/dataa_3[]

गुणकमा डेटा इनपुट। इनपुट पोर्ट [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] चौडा
जारी…

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 44

प्रतिक्रिया पठाउनुहोस्

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

सिग्नल datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] घडी[1:0] aclr[1:0] sclr[1:0] ena [१:०] संकेत
चिन्ह
scanina [] accum_sload

आवश्यक हो, होइन
होईन होइन कुनै होईन होईन
छैन
होइन होइन

विवरण
यस IP को लागि सिमुलेशन मोडेलले यी संकेतहरूमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यी संकेतहरूलाई X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
गुणकमा डेटा इनपुट। इनपुट संकेत [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] चौडा यस IP को लागि सिमुलेशन मोडेलले यी संकेतहरूमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यी संकेतहरूलाई X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
गुणकमा डेटा इनपुट। इनपुट संकेत [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] चौडा यी संकेतहरू सक्षम गर्न प्रिडर मोड प्यारामिटर चयन गर्नुहोस्। यस IP को लागि सिमुलेशन मोडेलले यी संकेतहरूमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यी संकेतहरूलाई X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
सम्बन्धित दर्तामा घडी इनपुट पोर्ट। यो संकेत आईपी कोर मा कुनै पनि दर्ता द्वारा प्रयोग गर्न सकिन्छ। यस IP को लागि सिमुलेशन मोडेलले यी संकेतहरूमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यी संकेतहरूलाई X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
सम्बन्धित दर्तामा एसिन्क्रोनस स्पष्ट इनपुट। यस IP को लागि सिमुलेशन मोडेलले यी संकेतहरूमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यी संकेतहरूलाई X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
सम्बन्धित दर्तामा सिंक्रोनस स्पष्ट इनपुट। यस IP को लागि सिमुलेशन मोडेलले यी संकेतहरूमा अनिर्धारित इनपुट मान X समर्थन गर्दछ। जब तपाइँ यी संकेतहरूलाई X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ
सम्बन्धित दर्तामा सिग्नल इनपुट सक्षम गर्नुहोस्। यस IP को लागि सिमुलेशन मोडेलले यी संकेतहरूमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यी संकेतहरूलाई X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
गुणक इनपुट A को संख्यात्मक प्रतिनिधित्व निर्दिष्ट गर्दछ। यदि संकेत संकेत उच्च छ भने, गुणकले गुणक इनपुट A संकेतलाई हस्ताक्षरित संख्याको रूपमा व्यवहार गर्दछ। यदि संकेत संकेत कम छ भने, गुणकले गुणक इनपुट A संकेतलाई हस्ताक्षर नगरिएको संख्याको रूपमा व्यवहार गर्दछ। यो संकेत सक्षम गर्न गुणक A इनपुट प्यारामिटर को प्रतिनिधित्व ढाँचा के हो को लागी VARIABLE चयन गर्नुहोस्। यस IP को लागि सिमुलेशन मोडेलले यो संकेतमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यो इनपुटमा X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
गुणक इनपुट B संकेतको संख्यात्मक प्रतिनिधित्व निर्दिष्ट गर्दछ। यदि साइनब संकेत उच्च छ भने, गुणकले गुणक इनपुट B संकेतलाई हस्ताक्षरित दुईको पूरक संख्याको रूपमा व्यवहार गर्दछ। यदि साइनब सिग्नल कम छ भने, गुणकले गुणक इनपुट B संकेतलाई हस्ताक्षर नगरिएको सङ्ख्याको रूपमा व्यवहार गर्दछ। यस IP को लागि सिमुलेशन मोडेलले यो संकेतमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यो इनपुटमा X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
स्क्यान चेन A को लागि इनपुट। इनपुट सिग्नल [WIDTH_A – 1, … 0] चौडा। जब INPUT_SOURCE_A प्यारामिटरमा SCANA को मान हुन्छ, scanina[] सिग्नल आवश्यक हुन्छ।
एक्युमुलेटर मान स्थिर छ कि छैन भनेर गतिशील रूपमा निर्दिष्ट गर्दछ। यदि accum_sload सिग्नल कम छ भने, तब गुणक आउटपुट एक्युमुलेटरमा लोड हुन्छ। accum_sload र sload_accum एक साथ प्रयोग नगर्नुहोस्।
जारी…

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 45

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

सिग्नल sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

आवश्यक नं
होइन होइन
छैन
होइन, होइन, होइन

विवरण
यस IP को लागि सिमुलेशन मोडेलले यो संकेतमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यो इनपुटमा X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
एक्युमुलेटर मान स्थिर छ कि छैन भनेर गतिशील रूपमा निर्दिष्ट गर्दछ। यदि sload_accum सिग्नल उच्च छ भने, तब गुणक आउटपुट संचयकमा लोड हुन्छ। accum_sload र sload_accum एक साथ प्रयोग नगर्नुहोस्। यस IP को लागि सिमुलेशन मोडेलले यो संकेतमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यो इनपुटमा X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
अघिल्लो s बाट adder परिणाम इनपुट बसtage इनपुट संकेत [WIDTH_CHAININ – 1, … 0] चौडा।
गुणकहरूको पहिलो जोडीबाट आउटपुटहरूमा थप वा घटाउ गर्नुहोस्। मल्टिप्लायरको पहिलो जोडीबाट आउटपुटहरू थप्न addnsub1 सिग्नलमा 1 इनपुट गर्नुहोस्। मल्टिप्लायरको पहिलो जोडीबाट आउटपुट घटाउन addnsub0 सिग्नलमा ० इनपुट गर्नुहोस्। यस IP को लागि सिमुलेशन मोडेलले यो संकेतमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यो इनपुटमा X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
गुणकहरूको पहिलो जोडीबाट आउटपुटहरूमा थप वा घटाउ गर्नुहोस्। मल्टिप्लायरको दोस्रो जोडीबाट आउटपुटहरू थप्न addnsub1 सिग्नलमा 3 इनपुट गर्नुहोस्। मल्टिप्लायरको पहिलो जोडीबाट आउटपुट घटाउन addnsub0 सिग्नलमा ० इनपुट गर्नुहोस्। यस IP को लागि सिमुलेशन मोडेलले यो संकेतमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यो इनपुटमा X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
गुणांक इनपुट संकेत [०:३] पहिलो गुणकमा। यस IP को लागि सिमुलेशन मोडेलले यो संकेतमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यो इनपुटमा X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
गुणांक इनपुट संकेत [0:3] दोस्रो गुणकमा। यस IP को लागि सिमुलेशन मोडेलले यो संकेतमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यो इनपुटमा X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
गुणांक इनपुट संकेत[0:3] तेस्रो गुणकमा। यस IP को लागि सिमुलेशन मोडेलले यो संकेतमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यो इनपुटमा X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।
गुणांक इनपुट संकेत [०:३] चौथो गुणकमा। यस IP को लागि सिमुलेशन मोडेलले यो संकेतमा अनिर्धारित इनपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ यो इनपुटमा X मान प्रदान गर्नुहुन्छ, X मान आउटपुट संकेतहरूमा प्रचार गरिन्छ।

तालिका 29. गुणा Adder Intel FPGA IP आउटपुट संकेतहरू

संकेत

आवश्यक छ

विवरण

नतिजा [ ]

हो

गुणक आउटपुट संकेत। आउटपुट संकेत [WIDTH_RESULT – 1 … 0] चौडा

यस IP को लागि सिमुलेशन मोडेलले अनिर्धारित आउटपुट मान (X) लाई समर्थन गर्दछ। जब तपाइँ इनपुटको रूपमा X मान प्रदान गर्नुहुन्छ, X मान यस संकेतमा प्रचार गरिन्छ।

स्क्यानोटा [ ]

छैन

स्क्यान चेन A को आउटपुट। आउटपुट सिग्नल [WIDTH_A – 1..0] चौडा।

गुणकहरूको संख्याको लागि 2 भन्दा बढी चयन गर्नुहोस् र यो संकेत सक्षम गर्न प्यारामिटरमा जडान भएको गुणकको इनपुट A के हो भनेर स्क्यान चेन इनपुट छान्नुहोस्।

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 46

प्रतिक्रिया पठाउनुहोस्

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

२ प्यारामिटरहरू

४.६.१। सामान्य ट्याब

तालिका १२. सामान्य ट्याब

प्यारामिटर

आईपी उत्पन्न प्यारामिटर

मूल्य

गुणक संख्या के हो?

नम्बर_of_m 1 - 4 ultipliers

A width_a इनपुट बसहरू कति चौडा हुनुपर्छ?

० - ८

B width_b इनपुट बसहरू कति चौडा हुनुपर्छ?

० - ८

'परिणाम' आउटपुट बस कति चौडा हुनुपर्छ?

चौडाई_परिणाम

० - ८

प्रत्येक घडीको लागि सम्बद्ध घडी सक्षम बनाउनुहोस्

gui_associate अन d_clock_enbl अफ ई

८.६.२। अतिरिक्त मोड ट्याब

तालिका ३१. अतिरिक्त मोड ट्याब

प्यारामिटर

आईपी उत्पन्न प्यारामिटर

मूल्य

आउटपुट कन्फिगरेसन

एडर इकाईको आउटपुट दर्ता गर्नुहोस्

gui_output_re अन

gister

बन्द

घडी इनपुटको स्रोत के हो?

gui_output_re gister_clock

घडी0 घडी1 घडी2

एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_output_re gister_aclr

कुनै पनि ACLR0 ACLR1

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_output_re gister_sclr

कुनै पनि SCLR0 SCLR1

एडर सञ्चालन

गुणकको पहिलो जोडीको आउटपुटमा कुन अपरेशन गर्नुपर्छ?

gui_multiplier 1_direction

AD, SUB, variable

पूर्वनिर्धारित मान ० 1
16

विवरण
सँगै थपिने गुणकहरूको संख्या। मानहरू 1 देखि 4 सम्म छन्। dataa[] पोर्टको चौडाइ निर्दिष्ट गर्नुहोस्।

डाटाब[] पोर्टको चौडाइ निर्दिष्ट गर्नुहोस्।

परिणाम[] पोर्टको चौडाइ निर्दिष्ट गर्नुहोस्।

बन्द

घडी सक्षम बनाउन यो विकल्प चयन गर्नुहोस्

प्रत्येक घडीको लागि।

पूर्वनिर्धारित मान

विवरण

बन्द घडी0
कुनै पनि होईन

एडर मोड्युलको आउटपुट दर्ता सक्षम गर्न यो विकल्प चयन गर्नुहोस्।
Clock0 , Clock1 वा Clock2 लाई सक्षम गर्न र आउटपुट दर्ताका लागि घडी स्रोत निर्दिष्ट गर्न चयन गर्नुहोस्। तपाईंले यो प्यारामिटर सक्षम गर्नको लागि adder इकाईको दर्ता आउटपुट चयन गर्नुपर्छ।
एडर आउटपुट दर्ताको लागि एसिन्क्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। यो प्यारामिटर सक्षम गर्न तपाईंले adder इकाईको दर्ता आउटपुट चयन गर्नुपर्छ।
एडर आउटपुट दर्ताको लागि सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले यो प्यारामिटर सक्षम गर्नको लागि adder इकाईको दर्ता आउटपुट चयन गर्नुपर्छ।

थप्नुहोस्

पहिलो र दोस्रो गुणकहरू बीचको आउटपुटहरूको लागि प्रदर्शन गर्न थप वा घटाउने कार्य चयन गर्नुहोस्।
· थप कार्य गर्न ADD चयन गर्नुहोस्।
घटाउ कार्य गर्न SUB चयन गर्नुहोस्।
· गतिशील थप/घटाउ नियन्त्रणको लागि addnsub1 पोर्ट प्रयोग गर्न VARIABLE चयन गर्नुहोस्।
जारी…

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 47

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

प्यारामिटर

आईपी उत्पन्न प्यारामिटर

मूल्य

'addnsub1' इनपुट दर्ता गर्नुहोस्

gui_addnsub_ अन multiplier_reg Off ister1

घडी इनपुटको स्रोत के हो?

gui_addnsub_ multiplier_reg ister1_clock

घडी0 घडी1 घडी2

एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_addnsub_ multiplier_aclr 1

कुनै पनि ACLR0 ACLR1

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_addnsub_ multiplier_sclr 1

कुनै पनि SCLR0 SCLR1

गुणकको दोस्रो जोडीको आउटपुटमा कुन अपरेशन गर्नुपर्छ?

gui_multiplier 3_direction

AD, SUB, variable

'addnsub3' इनपुट दर्ता गर्नुहोस्

gui_addnsub_ अन multiplier_reg Off ister3

घडी इनपुटको स्रोत के हो?

gui_addnsub_ multiplier_reg ister3_clock

घडी0 घडी1 घडी2

पूर्वनिर्धारित मान
बन्द घडी0 NONE NONE ADD
बन्द घडी0

विवरण
जब VARIABLE मान चयन गरिन्छ: · addnsub1 सिग्नललाई उच्चको लागि ड्राइभ गर्नुहोस्
थप सञ्चालन। · ड्राइभ addnsub1 सिग्नल को लागि कम
घटाउ सञ्चालन। यो प्यारामिटर सक्षम गर्न तपाईंले दुई भन्दा बढी गुणकहरू चयन गर्नुपर्छ।
Addnsub1 पोर्टको लागि इनपुट दर्ता सक्षम गर्न यो विकल्प चयन गर्नुहोस्। यो प्यारामिटर सक्षम गर्नको लागि गुणकहरूको पहिलो जोडीको आउटपुटहरूमा कुन अपरेसनहरू प्रदर्शन गर्नुपर्छ भनेर तपाईंले VARIABLE चयन गर्नुपर्छ।
Addnsub0 दर्ताको लागि इनपुट घडी संकेत निर्दिष्ट गर्न Clock1 , Clock2 वा Clock1 चयन गर्नुहोस्। यो प्यारामिटर सक्षम गर्न तपाईंले दर्ता 'addnsub1' इनपुट चयन गर्नुपर्छ।
addnsub1 दर्ताको लागि एसिन्क्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। यो प्यारामिटर सक्षम गर्न तपाईंले दर्ता 'addnsub1' इनपुट चयन गर्नुपर्छ।
addnsub1 दर्ताको लागि सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। यो प्यारामिटर सक्षम गर्न तपाईंले दर्ता 'addnsub1' इनपुट चयन गर्नुपर्छ।
तेस्रो र चौथो गुणकहरू बीचको आउटपुटहरूको लागि प्रदर्शन गर्न थप वा घटाउने कार्य चयन गर्नुहोस्। · थप गर्न ADD चयन गर्नुहोस्
सञ्चालन। घटाव गर्न SUB चयन गर्नुहोस्
सञ्चालन। addnsub1 प्रयोग गर्न VARIABLE चयन गर्नुहोस्
गतिशील थप/घटाउ नियन्त्रणको लागि पोर्ट। जब VARIABLE मान चयन गरिन्छ: · अतिरिक्त सञ्चालनको लागि addnsub1 सिग्नललाई उच्चमा ड्राइभ गर्नुहोस्। · घटाउने कार्यका लागि addnsub1 सिग्नललाई कम गर्न ड्राइभ गर्नुहोस्। गुणकहरूको संख्या के हो भनेर तपाईंले मान 4 चयन गर्नुपर्छ? यो प्यारामिटर सक्षम गर्न।
Addnsub3 सिग्नलको लागि इनपुट दर्ता सक्षम गर्न यो विकल्प चयन गर्नुहोस्। यो प्यारामिटर सक्षम गर्नको लागि गुणकहरूको दोस्रो जोडीको आउटपुटमा कुन अपरेशन गर्नुपर्दछ भनेर तपाईंले VARIABLE चयन गर्नुपर्छ।
Addnsub0 दर्ताको लागि इनपुट घडी संकेत निर्दिष्ट गर्न Clock1 , Clock2 वा Clock3 चयन गर्नुहोस्। यो प्यारामिटर सक्षम गर्न तपाईंले दर्ता 'addnsub3' इनपुट चयन गर्नुपर्छ।
जारी…

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 48

प्रतिक्रिया पठाउनुहोस्

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

प्यारामिटर
एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

आईपी उत्पन्न प्यारामिटर

मूल्य

gui_addnsub_ multiplier_aclr 3

कुनै पनि ACLR0 ACLR1

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_addnsub_ multiplier_sclr 3

कुनै पनि SCLR0 SCLR1

Polarity सक्षम `use_subadd'

gui_use_subn अन

थप्नुहोस्

बन्द

८.६.३। गुणक ट्याब

तालिका 32. गुणक ट्याब

प्यारामिटर

आईपी उत्पन्न प्यारामिटर

मूल्य

के हो

gui_represent

प्रतिनिधित्व ढाँचा ation_a

गुणक A इनपुटहरूको लागि?

हस्ताक्षर गरिएको, हस्ताक्षर नगरिएको, चर

'साइन इनपुट' दर्ता गर्नुहोस्

gui_register_s अन

igna

बन्द

घडी इनपुटको स्रोत के हो?

gui_register_s igna_clock

घडी0 घडी1 घडी2

एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_register_s igna_aclr

कुनै पनि ACLR0 ACLR1

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_register_s igna_sclr

कुनै पनि SCLR0 SCLR1

के हो

gui_represent

प्रतिनिधित्व ढाँचा ation_b

गुणक बी इनपुटहरूको लागि?

हस्ताक्षर गरिएको, हस्ताक्षर नगरिएको, चर

'signb' इनपुट दर्ता गर्नुहोस्

gui_register_s अन

ignb

बन्द

पूर्वनिर्धारित मान NONE
कुनै पनि छैन

विवरण
addnsub3 दर्ताको लागि एसिन्क्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। यो प्यारामिटर सक्षम गर्न तपाईंले दर्ता 'addnsub3' इनपुट चयन गर्नुपर्छ।
addnsub3 दर्ताको लागि सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। यो प्यारामिटर सक्षम गर्न तपाईंले दर्ता 'addnsub3' इनपुट चयन गर्नुपर्छ।

बन्द

प्रकार्य उल्टाउन यो विकल्प चयन गर्नुहोस्

addnsub इनपुट पोर्ट को।

घटाउने कार्यका लागि addnsub लाई उच्चमा ड्राइभ गर्नुहोस्।

थप कार्यका लागि addnsub लाई कम ड्राइभ गर्नुहोस्।

पूर्वनिर्धारित मान

विवरण

Unsigned गुणक A इनपुटको लागि प्रतिनिधित्व ढाँचा निर्दिष्ट गर्नुहोस्।

बन्द

signa सक्षम गर्न यो विकल्प चयन गर्नुहोस्

दर्ता गर्नुहोस्।

तपाईले VARIABLE मान चयन गर्नुपर्छ गुणक A इनपुटहरूको लागि प्रतिनिधित्व ढाँचा के हो? यो विकल्प सक्षम गर्न प्यारामिटर।

घडी ३

Clock0 , Clock1 वा Clock2 लाई सक्षम गर्न र signa दर्ताको लागि इनपुट घडी संकेत निर्दिष्ट गर्न चयन गर्नुहोस्।
तपाईंले यो प्यारामिटर सक्षम गर्नको लागि दर्ता `सिग्ना' इनपुट चयन गर्नुपर्छ।

कुनै पनि छैन

साइना दर्ताको लागि एसिन्क्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ।
तपाईंले यो प्यारामिटर सक्षम गर्नको लागि दर्ता `सिग्ना' इनपुट चयन गर्नुपर्छ।

कुनै पनि छैन

साइना दर्ताको लागि सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ।
तपाईंले यो प्यारामिटर सक्षम गर्नको लागि दर्ता `सिग्ना' इनपुट चयन गर्नुपर्छ।

Unsigned गुणक B इनपुटको लागि प्रतिनिधित्व ढाँचा निर्दिष्ट गर्नुहोस्।

बन्द

साइनब सक्षम गर्न यो विकल्प चयन गर्नुहोस्

दर्ता गर्नुहोस्।

जारी…

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 49

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

प्यारामिटर

आईपी उत्पन्न प्यारामिटर

मूल्य

पूर्वनिर्धारित मान

घडी इनपुटको स्रोत के हो?

gui_register_s ignb_clock

घडी0 घडी1 घडी2

घडी ३

एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_register_s ignb_aclr

कुनै पनि ACLR0 ACLR1

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_register_s ignb_sclr

कुनै पनि SCLR0 SCLR1

इनपुट कन्फिगरेसन
गुणकको इनपुट A दर्ता गर्नुहोस्
घडी इनपुटको स्रोत के हो?

gui_input_reg अन

ister_a

बन्द

gui_input_reg ister_a_clock

घडी0 घडी1 घडी2

कुनै पनि होईन
बन्द घडी0

एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_input_reg ister_a_aclr

कुनै पनि ACLR0 ACLR1

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_input_reg ister_a_sclr

कुनै पनि SCLR0 SCLR1

गुणकको इनपुट B दर्ता गर्नुहोस्
घडी इनपुटको स्रोत के हो?

gui_input_reg अन

ister_b

बन्द

gui_input_reg ister_b_clock

घडी0 घडी1 घडी2

NONE NONE बन्द घडी0

एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_input_reg ister_b_aclr

कुनै पनि ACLR0 ACLR1

कुनै पनि छैन

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_input_reg ister_b_sclr

कुनै पनि SCLR0 SCLR1

कुनै पनि छैन

जोडिएको गुणक को इनपुट A के हो?

gui_multiplier गुणक इनपुट गुणक

_a_input

स्क्यान चेन इनपुट इनपुट

विवरण
तपाईले VARIABLE मान चयन गर्नुपर्छ गुणक B इनपुटहरूको लागि प्रतिनिधित्व ढाँचा के हो? यो विकल्प सक्षम गर्न प्यारामिटर।
Clock0 , Clock1 वा Clock2 चयन गर्नुहोस् साइनब दर्ताको लागि इनपुट घडी संकेत सक्षम गर्न र निर्दिष्ट गर्नुहोस्। तपाईंले यो प्यारामिटर सक्षम गर्नको लागि दर्ता `signb' इनपुट चयन गर्नुपर्छ।
साइनब दर्ताको लागि एसिन्क्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले यो प्यारामिटर सक्षम गर्नको लागि दर्ता `signb' इनपुट चयन गर्नुपर्छ।
साइनब दर्ताको लागि सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले यो प्यारामिटर सक्षम गर्नको लागि दर्ता `signb' इनपुट चयन गर्नुपर्छ।
डाटा इनपुट बसको लागि इनपुट दर्ता सक्षम गर्न यो विकल्प चयन गर्नुहोस्।
Clock0 , Clock1 वा Clock2 लाई सक्षम गर्न र डेटा इनपुट बसको लागि दर्ता आगत घडी संकेत निर्दिष्ट गर्न चयन गर्नुहोस्। तपाईंले यो प्यारामिटर सक्षम गर्न गुणकको दर्ता इनपुट A चयन गर्नुपर्छ।
डाटा इनपुट बसको लागि दर्ता एसिन्क्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले यो प्यारामिटर सक्षम गर्न गुणकको दर्ता इनपुट A चयन गर्नुपर्छ।
डाटा इनपुट बसको लागि दर्ता सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले यो प्यारामिटर सक्षम गर्न गुणकको दर्ता इनपुट A चयन गर्नुपर्छ।
डाटाब इनपुट बसको लागि इनपुट दर्ता सक्षम गर्न यो विकल्प चयन गर्नुहोस्।
Clock0 , Clock1 वा Clock2 लाई सक्षम गर्न र डाटाब इनपुट बसको लागि दर्ता आगत घडी संकेत निर्दिष्ट गर्न चयन गर्नुहोस्। तपाईंले यो प्यारामिटर सक्षम गर्न गुणकको दर्ता इनपुट B चयन गर्नुपर्छ।
डाटाब इनपुट बसको लागि दर्ता एसिन्क्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले यो प्यारामिटर सक्षम गर्न गुणकको दर्ता इनपुट B चयन गर्नुपर्छ।
डाटाब इनपुट बसको लागि दर्ता सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले यो प्यारामिटर सक्षम गर्न गुणकको दर्ता इनपुट B चयन गर्नुपर्छ।
गुणक को इनपुट A को लागी इनपुट स्रोत चयन गर्नुहोस्।
जारी…

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 50

प्रतिक्रिया पठाउनुहोस्

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

प्यारामिटर

आईपी उत्पन्न प्यारामिटर

मूल्य

स्क्यानआउट एक दर्ता कन्फिगरेसन

स्क्यान चेनको आउटपुट दर्ता गर्नुहोस्

gui_scanouta अन

_ दर्ता गर्नुहोस्

बन्द

घडी इनपुटको स्रोत के हो?

gui_scanouta _register_cloc k

घडी0 घडी1 घडी2

एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_scanouta _register_aclr

कुनै पनि ACLR0 ACLR1

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_scanouta _register_sclr

कुनै पनि SCLR0 SCLR1

८.६.४। Preadder ट्याब

तालिका ३३. प्रिडर ट्याब

प्यारामिटर

आईपी उत्पन्न प्यारामिटर

मूल्य

प्रिडर मोड चयन गर्नुहोस्

preadder_mo de

सरल, COEF, इनपुट, वर्ग, स्थिर

पूर्वनिर्धारित मान

विवरण
गुणकको स्रोतको रूपमा डेटा इनपुट बस प्रयोग गर्न गुणक इनपुट चयन गर्नुहोस्। गुणकको स्रोतको रूपमा स्क्यान इनपुट बस प्रयोग गर्न स्क्यान चेन इनपुट चयन गर्नुहोस् र स्क्यानआउट आउटपुट बस सक्षम गर्नुहोस्। यो प्यारामिटर उपलब्ध हुन्छ जब तपाईले 2, 3 वा 4 चयन गर्नुहुन्छ गुणकहरूको संख्या के हो? प्यारामिटर।

बन्द घडी0 NONE NONE

scanouta आउटपुट बसको लागि आउटपुट दर्ता सक्षम गर्न यो विकल्प चयन गर्नुहोस्।
तपाईँले जडान गरिएको गुणकको इनपुट A के हो भनेर स्क्यान चेन इनपुट चयन गर्नुपर्छ? यो विकल्प सक्षम गर्न प्यारामिटर।
स्क्यानउटा आउटपुट बसको लागि दर्ता इनपुट घडी संकेत सक्षम र निर्दिष्ट गर्न Clock0 , Clock1 वा Clock2 चयन गर्नुहोस्।
तपाईंले यो विकल्प सक्षम गर्न स्क्यान चेन प्यारामिटरको दर्ता आउटपुट सक्रिय गर्नुपर्छ।
scanouta आउटपुट बसको लागि दर्ता एसिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ।
तपाईंले यो विकल्प सक्षम गर्न स्क्यान चेन प्यारामिटरको दर्ता आउटपुट सक्रिय गर्नुपर्छ।
scanouta आउटपुट बसको लागि दर्ता सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ।
तपाईंले यो विकल्प सक्षम गर्न स्क्यान चेन प्यारामिटरको दर्ता आउटपुट चयन गर्नुपर्छ।

पूर्वनिर्धारित मान
सरल

विवरण
preadder मोड्युलको लागि सञ्चालन मोड निर्दिष्ट गर्दछ। सरल: यो मोडले प्रिडरलाई बाइपास गर्छ। यो पूर्वनिर्धारित मोड हो। COEF: यो मोडले प्रिडर र coefsel इनपुट बसको आउटपुटलाई गुणकमा इनपुटको रूपमा प्रयोग गर्दछ। INPUT: यो मोडले प्रिडर र डाटाक इनपुट बसको आउटपुटलाई गुणकमा इनपुटको रूपमा प्रयोग गर्दछ। SQUARE: यो मोडले प्रिडरको आउटपुटलाई गुणकमा दुवै इनपुटहरूको रूपमा प्रयोग गर्दछ।
जारी…

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 51

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

प्यारामिटर

आईपी उत्पन्न प्यारामिटर

मूल्य

preadder दिशा चयन गर्नुहोस्

gui_preadder ADD,

_दिशा

SUB

C width_c इनपुट बसहरू कति चौडा हुनुपर्छ?

० - ८

डाटा सी इनपुट दर्ता कन्फिगरेसन

डाटाक इनपुट दर्ता गर्नुहोस्

gui_datac_inp सक्रिय

ut_register

बन्द

घडी इनपुटको स्रोत के हो?

gui_datac_inp ut_register_cl ock

घडी0 घडी1 घडी2

एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_datac_inp ut_register_a clr

कुनै पनि ACLR0 ACLR1

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_datac_inp ut_register_sc lr

कुनै पनि SCLR0 SCLR1

गुणांक
कोफ चौडाइ कति चौडा हुनुपर्छ?

width_coef

० - ८

Coef दर्ता कन्फिगरेसन

coefsel इनपुट दर्ता गर्नुहोस्

gui_coef_regi अन

ster

बन्द

घडी इनपुटको स्रोत के हो?

gui_coef_regi ster_clock

घडी0 घडी1 घडी2

पूर्वनिर्धारित मान
थप्नुहोस्
16

विवरण
CONSTANT: यो मोडले डेटा इनपुट बस प्रीडर बाइपास र कोफेसेल इनपुट बसलाई गुणकमा इनपुटको रूपमा प्रयोग गर्दछ।
preadder को सञ्चालन निर्दिष्ट गर्दछ। यो प्यारामिटर सक्षम गर्न, प्रिडर मोड चयन गर्नुहोस् को लागी निम्न चयन गर्नुहोस्: · COEF · INPUT · SQUARE वा · CONSTANT
C इनपुट बसको लागि बिटहरूको संख्या निर्दिष्ट गर्दछ। तपाईंले यो प्यारामिटर सक्षम गर्न प्रिडर मोड चयन गर्नका लागि INPUT चयन गर्नुपर्छ।

घडीमा0 NONE NONE

Datac इनपुट बसको लागि इनपुट दर्ता सक्षम गर्न यो विकल्प चयन गर्नुहोस्। यो विकल्प सक्षम गर्नको लागि तपाईंले प्रिडर मोड प्यारामिटर चयन गर्न INPUT सेट गर्नुपर्छ।
Clock0 , Clock1 वा Clock2 चयन गर्नुहोस् डेटाक इनपुट दर्ताको लागि इनपुट घडी संकेत निर्दिष्ट गर्न। तपाईंले यो प्यारामिटर सक्षम गर्नको लागि दर्ता डाटाक इनपुट चयन गर्नुपर्छ।
डाटाक इनपुट दर्ताको लागि एसिन्क्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले यो प्यारामिटर सक्षम गर्नको लागि दर्ता डाटाक इनपुट चयन गर्नुपर्छ।
डाटाक इनपुट दर्ताको लागि सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले यो प्यारामिटर सक्षम गर्नको लागि दर्ता डाटाक इनपुट चयन गर्नुपर्छ।

को लागि बिट संख्या निर्दिष्ट गर्दछ

coefsel इनपुट बस।

यो प्यारामिटर सक्षम गर्नको लागि तपाईंले preadder मोडको लागि COEF वा CONSTANT चयन गर्नुपर्छ।

घडी ० मा

coefsel इनपुट बसको लागि इनपुट दर्ता सक्षम गर्न यो विकल्प चयन गर्नुहोस्। यो प्यारामिटर सक्षम गर्नको लागि तपाईंले preadder मोडको लागि COEF वा CONSTANT चयन गर्नुपर्छ।
Clock0 , Clock1 वा Clock2 चयन गर्नुहोस् coefsel इनपुट दर्ताको लागि इनपुट घडी संकेत निर्दिष्ट गर्न। तपाईंले यो प्यारामिटर सक्षम गर्न कोफसेल इनपुट दर्ता गर्नुहोस् चयन गर्नुपर्छ।
जारी…

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 52

प्रतिक्रिया पठाउनुहोस्

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

प्यारामिटर
एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

आईपी उत्पन्न प्यारामिटर

मूल्य

gui_coef_regi ster_aclr

कुनै पनि ACLR0 ACLR1

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो

gui_coef_regi ster_sclr

कुनै पनि SCLR0 SCLR1

Coefficient_0 कन्फिगरेसन

coef0_0 देखि coef0_7

0x00000 0xFFFFFFF

Coefficient_1 कन्फिगरेसन

coef1_0 देखि coef1_7

0x00000 0xFFFFFFF

Coefficient_2 कन्फिगरेसन

coef2_0 देखि coef2_7

0x00000 0xFFFFFFF

Coefficient_3 कन्फिगरेसन

coef3_0 देखि coef3_7

0x00000 0xFFFFFFF

८.६.५। एक्युमुलेटर ट्याब

तालिका ३४. एक्युमुलेटर ट्याब

प्यारामिटर

आईपी उत्पन्न प्यारामिटर

मूल्य

एक्युमुलेटर सक्षम गर्ने हो?

संचयक

हो होइन

एक्युमुलेटर सञ्चालन प्रकार के हो?

accum_directi ADD,

SUB

पूर्वनिर्धारित मान NONE
कुनै पनि छैन
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

विवरण
coefsel इनपुट दर्ताको लागि एसिन्क्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले यो प्यारामिटर सक्षम गर्न कोफसेल इनपुट दर्ता गर्नुहोस् चयन गर्नुपर्छ।
coefsel इनपुट दर्ताको लागि सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले यो प्यारामिटर सक्षम गर्न कोफसेल इनपुट दर्ता गर्नुहोस् चयन गर्नुपर्छ।
यो पहिलो गुणकको लागि गुणांक मानहरू निर्दिष्ट गर्दछ। बिट्स को संख्या कोफ चौडाई कति चौडा हुनुपर्छ मा निर्दिष्ट जस्तै हुनुपर्छ? प्यारामिटर। यो प्यारामिटर सक्षम गर्नको लागि तपाईंले preadder मोडको लागि COEF वा CONSTANT चयन गर्नुपर्छ।
यो दोस्रो गुणकको लागि गुणांक मानहरू निर्दिष्ट गर्दछ। बिट्स को संख्या कोफ चौडाई कति चौडा हुनुपर्छ मा निर्दिष्ट जस्तै हुनुपर्छ? प्यारामिटर। यो प्यारामिटर सक्षम गर्नको लागि तपाईंले preadder मोडको लागि COEF वा CONSTANT चयन गर्नुपर्छ।
यो तेस्रो गुणकको लागि गुणांक मानहरू निर्दिष्ट गर्दछ। बिट्स को संख्या कोफ चौडाई कति चौडा हुनुपर्छ मा निर्दिष्ट जस्तै हुनुपर्छ? प्यारामिटर। यो प्यारामिटर सक्षम गर्नको लागि तपाईंले preadder मोडको लागि COEF वा CONSTANT चयन गर्नुपर्छ।
यो चौथो गुणकको लागि गुणांक मानहरू निर्दिष्ट गर्दछ। बिट्स को संख्या कोफ चौडाई कति चौडा हुनुपर्छ मा निर्दिष्ट जस्तै हुनुपर्छ? प्यारामिटर। यो प्यारामिटर सक्षम गर्नको लागि तपाईंले preadder मोडको लागि COEF वा CONSTANT चयन गर्नुपर्छ।

पूर्वनिर्धारित मान नं
थप्नुहोस्

विवरण
एक्युमुलेटर सक्षम गर्न हो चयन गर्नुहोस्। तपाईंले एक्युमुलेटर सुविधा प्रयोग गर्दा एडर इकाईको दर्ता आउटपुट चयन गर्नुपर्छ।
एक्युमुलेटरको सञ्चालन निर्दिष्ट गर्दछ: · थप कार्यको लागि ADD · घटाउने कार्यको लागि SUB। तपाईंले संचायक सक्षम गर्नका लागि हो चयन गर्नुपर्छ? यो विकल्प सक्षम गर्न प्यारामिटर।
जारी…

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 53

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

प्यारामिटर
प्रिलोड स्थिर प्रीलोड स्थिर सक्षम गर्नुहोस्

आईपी उत्पन्न प्यारामिटर

मूल्य

gui_ena_prelo अन

ad_const

बन्द

जम्मा पोर्ट को इनपुट के संग जोडिएको छ?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

प्रिलोड loadconst_val 0 - 64 को लागि मान चयन गर्नुहोस्

स्थिर

घडी इनपुटको स्रोत के हो?

gui_accum_sl oad_register_ घडी

घडी0 घडी1 घडी2

एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_accum_sl oad_register_ aclr

कुनै पनि ACLR0 ACLR1

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_accum_sl oad_register_ sclr

कुनै पनि SCLR0 SCLR1

डबल एक्युमुलेटर सक्षम गर्नुहोस्

gui_double_a अन

cum

बन्द

पूर्वनिर्धारित मान

विवरण

बन्द

accum_sload सक्षम गर्नुहोस् वा

sload_accum संकेत र दर्ता इनपुट

गतिशील रूपमा इनपुट चयन गर्न

संचयकर्ता।

जब accum_sload कम हुन्छ वा sload_accum हुन्छ, गुणक आउटपुट एक्युमुलेटरमा फिड हुन्छ।

जब accum_sload उच्च हुन्छ वा sload_accum हुन्छ, प्रयोगकर्ताले निर्दिष्ट प्रिलोड स्थिरतालाई एक्युमुलेटरमा फिड गरिन्छ।

तपाईंले संचायक सक्षम गर्नका लागि हो चयन गर्नुपर्छ? यो विकल्प सक्षम गर्न प्यारामिटर।

ACCUM_SL OAD

accum_sload/ sload_accum सिग्नल को व्यवहार निर्दिष्ट गर्दछ।
ACCUM_SLOAD: एक्युम्युलेटरमा गुणक आउटपुट लोड गर्न accum_sload कम ड्राइभ गर्नुहोस्।
SLOAD_ACCUM: एक्युमुलेटरमा गुणक आउटपुट लोड गर्न sload_accum उच्च ड्राइभ गर्नुहोस्।
तपाईंले यो प्यारामिटर सक्षम गर्न प्रिलोड स्थिर विकल्प सक्षम गर्नुहोस् चयन गर्नुपर्छ।

प्रिसेट स्थिर मान निर्दिष्ट गर्नुहोस्।

यो मान 2N हुन सक्छ जहाँ N पूर्वसेट स्थिर मान हो।

जब N=64, यसले स्थिर शून्य प्रतिनिधित्व गर्दछ।

तपाईंले यो प्यारामिटर सक्षम गर्न प्रिलोड स्थिर विकल्प सक्षम गर्नुहोस् चयन गर्नुपर्छ।

घडी ३

accum_sload/sload_accum दर्ताको लागि इनपुट घडी संकेत निर्दिष्ट गर्न Clock0 , Clock1 वा Clock2 चयन गर्नुहोस्।
तपाईंले यो प्यारामिटर सक्षम गर्न प्रिलोड स्थिर विकल्प सक्षम गर्नुहोस् चयन गर्नुपर्छ।

कुनै पनि छैन

accum_sload/sload_accum दर्ताको लागि एसिन्क्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ।
तपाईंले यो प्यारामिटर सक्षम गर्न प्रिलोड स्थिर विकल्प सक्षम गर्नुहोस् चयन गर्नुपर्छ।

कुनै पनि छैन

accum_sload/sload_accum दर्ताको लागि सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ।
तपाईंले यो प्यारामिटर सक्षम गर्न प्रिलोड स्थिर विकल्प सक्षम गर्नुहोस् चयन गर्नुपर्छ।

बन्द

डबल एक्युमुलेटर दर्ता सक्षम गर्दछ।

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 54

प्रतिक्रिया पठाउनुहोस्

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

८.६.६। सिस्टोलिक/चेनआउट ट्याब

तालिका 35. सिस्टोलिक/चेनआउट एडर ट्याब

प्यारामिटर चेनआउट एडर सक्षम गर्नुहोस्

आईपी उत्पन्न प्यारामिटर

मूल्य

chainout_add हो,

चेनआउट एडर सञ्चालन प्रकार के हो?

chainout_add ADD,

er_direction

SUB

चेनआउट एडरको लागि 'नकार्नुहोस्' इनपुट सक्षम गर्ने हो?

Port_negate

PORT_USED, PORT_UNUSED

'नकार्नुहोस्' इनपुट दर्ता गर्ने हो? negate_regist er

दर्ता नगरिएको, CLOCK0, CLOCK1, CLOCK2, CLOCK3

एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

negate_aclr

कुनै पनि ACLR0 ACLR1

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

negate_sclr

कुनै पनि SCLR0 SCLR1

सिस्टोलिक विलम्ब
सिस्टोलिक ढिलाइ दर्ताहरू सक्षम गर्नुहोस्

gui_systolic_d अन

elay

बन्द

घडी इनपुटको स्रोत के हो?

gui_systolic_d CLOCK0,

elay_clock

घडी १,

पूर्वनिर्धारित मान
NO

विवरण
चेनआउट एडर मोड्युल सक्षम गर्न हो चयन गर्नुहोस्।

थप्नुहोस्

चेनआउट एडर सञ्चालन निर्दिष्ट गर्दछ।
घटाउ सञ्चालनको लागि, गुणक A इनपुटहरूको लागि प्रतिनिधित्व ढाँचा के हो भनेर SIGNED चयन गर्नुपर्छ? र गुणक B इनपुटहरूको लागि प्रतिनिधित्व ढाँचा के हो? गुणक ट्याबमा।

PORT_UN प्रयोग गरिएको

नेगेट इनपुट सिग्नल सक्षम गर्न PORT_USED चयन गर्नुहोस्।
चेनआउट एडर असक्षम हुँदा यो प्यारामिटर अमान्य हुन्छ।

दर्ता रद्द गर्नुहोस्

नेगेट इनपुट सिग्नलको लागि इनपुट दर्ता सक्षम गर्न र नेगेट दर्ताको लागि इनपुट घडी संकेत निर्दिष्ट गर्दछ।
यदि नेगेट इनपुट दर्ता आवश्यक छैन भने दर्ता नभएको चयन गर्नुहोस्
तपाईंले चयन गर्दा यो प्यारामिटर अमान्य हुन्छ:
चेनआउट एडर सक्षम गर्नका लागि NO वा
· PORT_UNUSED चेनआउट एडरका लागि 'नकार्नुहोस्' इनपुट सक्षम गर्नका लागि? प्यारामिटर वा

कुनै पनि छैन

नेगेट दर्ताको लागि एसिन्क्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ।
तपाईंले चयन गर्दा यो प्यारामिटर अमान्य हुन्छ:
चेनआउट एडर सक्षम गर्नका लागि NO वा
· PORT_UNUSED चेनआउट एडरका लागि 'नकार्नुहोस्' इनपुट सक्षम गर्नका लागि? प्यारामिटर वा

कुनै पनि छैन

नेगेट दर्ताको लागि सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ।
तपाईंले चयन गर्दा यो प्यारामिटर अमान्य हुन्छ:
चेनआउट एडर सक्षम गर्नका लागि NO वा
· PORT_UNUSED चेनआउट एडरका लागि 'नकार्नुहोस्' इनपुट सक्षम गर्नका लागि? प्यारामिटर वा

CLOCK0 बन्द

सिस्टोलिक मोड सक्षम गर्न यो विकल्प चयन गर्नुहोस्। यो प्यारामिटर उपलब्ध छ जब तपाइँ 2, वा 4 चयन गर्नुहुन्छ गुणक संख्या के हो? प्यारामिटर। सिस्टोलिक ढिलाइ दर्ताहरू प्रयोग गर्नको लागि तपाईंले एडर इकाईको दर्ता आउटपुट सक्षम गर्नुपर्छ।
सिस्टोलिक ढिलाइ दर्ताको लागि इनपुट घडी संकेत निर्दिष्ट गर्दछ।
जारी…

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 55

8. Intel FPGA Multiply Adder IP Core 683490 | २०२०.१०.०५

प्यारामिटर

आईपी उत्पन्न प्यारामिटर

मूल्य

घडी १,

एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_systolic_d elay_aclr

कुनै पनि ACLR0 ACLR1

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_systolic_d elay_sclr

कुनै पनि SCLR0 SCLR1

पूर्वनिर्धारित मान
कुनै पनि छैन
कुनै पनि छैन

विवरण
तपाईंले यो विकल्प सक्षम गर्न सिस्टोलिक ढिलाइ दर्ताहरू सक्षम गर्नुहोस् चयन गर्नुपर्छ।
सिस्टोलिक ढिलाइ दर्ताको लागि एसिन्क्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले यो विकल्प सक्षम गर्न सिस्टोलिक ढिलाइ दर्ताहरू सक्षम गर्नुहोस् चयन गर्नुपर्छ।
सिस्टोलिक ढिलाइ दर्ताको लागि सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले यो विकल्प सक्षम गर्न सिस्टोलिक ढिलाइ दर्ताहरू सक्षम गर्नुहोस् चयन गर्नुपर्छ।

४.६.३। पाइपलाइन ट्याब

तालिका ११। पाइपलाइनिङ ट्याब

प्यारामिटर पाइपलाइन कन्फिगरेसन

आईपी उत्पन्न प्यारामिटर

मूल्य

के तपाइँ इनपुटमा पाइपलाइन दर्ता थप्न चाहनुहुन्छ?

gui_pipelining होइन, हो

पूर्वनिर्धारित मान
छैन

कृपया निर्दिष्ट गर्नुहोस्

विलम्बता

विलम्बता घडी को संख्या

चक्रहरू

० भन्दा ठुलो कुनै पनि मान

घडी इनपुटको स्रोत के हो?

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

एसिन्क्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_input_late ncy_aclr

कुनै पनि ACLR0 ACLR1

सिंक्रोनस स्पष्ट इनपुटको लागि स्रोत के हो?

gui_input_late ncy_sclr

कुनै पनि SCLR0 SCLR1

CLOCK0 कुनै पनि होइन

विवरण
इनपुट संकेतहरूमा पाइपलाइन दर्ताको अतिरिक्त स्तर सक्षम गर्न हो चयन गर्नुहोस्। तपाईंले विलम्बता घडी चक्र प्यारामिटरको संख्या निर्दिष्ट गर्नका लागि ० भन्दा ठूलो मान निर्दिष्ट गर्नुपर्छ।
घडी चक्रहरूमा इच्छित विलम्बता निर्दिष्ट गर्दछ। पाइपलाइन दर्ताको एक स्तर = घडी चक्रमा 1 विलम्बता। तपाईंले इनपुटमा पाइपलाइन दर्ता थप्न चाहनुहुन्छ का लागि हो चयन गर्नुपर्छ? यो विकल्प सक्षम गर्न।
Clock0 , Clock1 वा Clock2 लाई सक्रिय गर्न र पाइपलाइन दर्ता इनपुट घडी संकेत निर्दिष्ट गर्न चयन गर्नुहोस्। तपाईंले इनपुटमा पाइपलाइन दर्ता थप्न चाहनुहुन्छ का लागि हो चयन गर्नुपर्छ? यो विकल्प सक्षम गर्न।
अतिरिक्त पाइपलाइन दर्ताको लागि दर्ता एसिन्क्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले इनपुटमा पाइपलाइन दर्ता थप्न चाहनुहुन्छ का लागि हो चयन गर्नुपर्छ? यो विकल्प सक्षम गर्न।
अतिरिक्त पाइपलाइन दर्ताको लागि दर्ता सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट गर्दछ। तपाईंले इनपुटमा पाइपलाइन दर्ता थप्न चाहनुहुन्छ का लागि हो चयन गर्नुपर्छ? यो विकल्प सक्षम गर्न।

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 56

प्रतिक्रिया पठाउनुहोस्

६८३७१९ | 683490 प्रतिक्रिया पठाउनुहोस्

9. ALTMEMMULT (मेमोरीमा आधारित स्थिर गुणांक गुणक) आईपी कोर

ध्यान:

Intel ले Intel Quartus प्राइम प्रो संस्करण २०.३ मा यो IP को समर्थन हटाएको छ। यदि तपाईंको डिजाइनको IP कोरले Intel Quartus Prime Pro Edition मा यन्त्रहरूलाई लक्षित गर्छ भने, तपाईंले IP लाई LPM_MULT Intel FPGA IP ले बदल्न सक्नुहुन्छ वा IP पुन: उत्पन्न गर्न सक्नुहुन्छ र Intel Quartus Prime Standard Edition सफ्टवेयर प्रयोग गरेर आफ्नो डिजाइन कम्पाइल गर्न सक्नुहुन्छ।

ALTMEMMULT IP कोर Intel FPGAs (M512, M4K, M9K, र MLAB मेमोरी ब्लकहरूसँग) मा पाइने onchip मेमोरी ब्लकहरू प्रयोग गरेर मेमोरी-आधारित गुणकहरू सिर्जना गर्न प्रयोग गरिन्छ। यदि तपाईंसँग तर्क तत्वहरू (LEs) वा समर्पित गुणक स्रोतहरूमा गुणकहरू लागू गर्न पर्याप्त स्रोतहरू छैनन् भने यो IP कोर उपयोगी छ।
ALTMEMMULT IP कोर एक सिंक्रोनस प्रकार्य हो जसलाई घडी चाहिन्छ। ALTMEMMULT IP कोरले दिइएको प्यारामिटर र विशिष्टताहरूको सेटको लागि सबैभन्दा सानो थ्रुपुट र विलम्बताको साथ एक गुणक लागू गर्दछ।
निम्न चित्रले ALTMEMMULT IP कोरको लागि पोर्टहरू देखाउँछ।

चित्र 21. ALTMEMMULT पोर्टहरू

ALTMEMMULT

data_in[] sload_data coeff_in[]

परिणाम[] result_valid load_done

sload_coeff

sclr घडी
inst

पृष्ठ 71 मा सम्बन्धित जानकारी सुविधाहरू

9.1. सुविधाहरू
ALTMEMMULT आईपी कोरले निम्न सुविधाहरू प्रदान गर्दछ: · पाइने अन-चिप मेमोरी ब्लकहरू प्रयोग गरेर मात्र मेमोरी-आधारित गुणकहरू सिर्जना गर्दछ।
Intel FPGAs · 1 बिट को डाटा चौडाइ समर्थन गर्दछ · हस्ताक्षरित र अहस्ताक्षरित डाटा प्रतिनिधित्व ढाँचा समर्थन गर्दछ · निश्चित आउटपुट विलम्बता संग पाइपलाइनिंग समर्थन गर्दछ

ISO 9001:2015 दर्ता गरिएको

9. ALTMEMMULT (मेमोरी-आधारित स्थिर गुणांक गुणक) आईपी कोर 683490 | 2020.10.05
· अनियमित-पहुँच मेमोरी (RAM) मा गुणक स्थिरताहरू भण्डारण गर्दछ
· RAM ब्लक प्रकार चयन गर्न विकल्प प्रदान गर्दछ
वैकल्पिक सिंक्रोनस स्पष्ट र लोड-नियन्त्रण इनपुट पोर्टहरूलाई समर्थन गर्दछ
२.२। Verilog HDL प्रोटोटाइप
निम्न Verilog HDL प्रोटोटाइप Verilog डिजाइन मा स्थित छ File (.v) altera_mf.v मा eda संश्लेषण निर्देशिका।
मोड्युल altmemmult #( प्यारामिटर coeff_representation = "SIGNED", प्यारामिटर coefficient0 = "UNUSED", प्यारामिटर data_representation = "SIGNED", प्यारामिटर intended_device_family = "unused", प्यारामिटर max_clock_cycles_per_result = 1, AUframmeter = 1, TO_frammeter parameter = 1. total_latency = 1, प्यारामिटर width_c = 1, प्यारामिटर width_d = 1, प्यारामिटर width_r = 1, प्यारामिटर width_s = 1, प्यारामिटर lpm_type = "altmemmult", प्यारामिटर lpm_hint = "प्रयोग नगरिएको") ( इनपुट तार घडी, इनपुट वायर: 0]coeff_in, इनपुट तार [width_d-1:0] data_in, output wire load_done, आउटपुट तार [width_r-1:0] परिणाम, आउटपुट तार result_valid, इनपुट तार sclr, इनपुट तार [width_s-1:0] sel, इनपुट तार sload_coeff, इनपुट तार sload_data)/* संश्लेषण syn_black_box=1 */; endmodule
२.३ VHDL कम्पोनेन्ट घोषणा
VHDL घटक घोषणा VHDL डिजाइन मा स्थित छ File (.vhd) altera_mf_components.vhd मा librariesvhdlaltera_mf निर्देशिका।
कम्पोनेन्ट altmemmult जेनेरिक ( coeff_representation:string := "SIGNED"; coefficient0:string := "UNUSED"; data_representation:string := "SIGNED"; intended_device_family:string := "unused"; max_clock_resentation:=1_personal_cycles: max_clock_resentation; := 1; ram_block_type:string := "AUTO"; total_latency:natural; width_c:natural; width_d:natural; width_r:natural; width_s:natural := 1; lpm_hint:string := "UNUSED"; lingpm_type "altmemmult"); पोर्ट( घडी: std_logic मा; coeff_in: std_logic_vector मा (width_c-1 downto 0) := (अन्य => '0'); data_in: std_logic_vector मा (width_d-1 down 0);

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 58

प्रतिक्रिया पठाउनुहोस्

9. ALTMEMMULT (मेमोरी-आधारित स्थिर गुणांक गुणक) आईपी कोर 683490 | 2020.10.05

load_done:आउट std_logic; परिणाम: std_logic_vector (width_r-1 down to 0); परिणाम_मान्य: std_logic बाहिर; sclr: std_logic मा := '0'; sel: std_logic_vector मा (width_s-1 down to 0) := (अन्य => '0'); sload_coeff: std_logic मा := '0'; sload_data: std_logic मा := '0'); अन्त घटक;

9.4. पोर्टहरू

निम्न तालिकाहरूले ALTMEMMULT IP कोरको लागि इनपुट र आउटपुट पोर्टहरू सूचीबद्ध गर्दछ।

तालिका 37. ALTMEMMULT इनपुट पोर्टहरू

पोर्ट नाम

आवश्यक छ

विवरण

घडी

हो

गुणकमा घडी इनपुट।

coeff_in[]

छैन

गुणकको लागि गुणांक इनपुट पोर्ट। इनपुट पोर्टको आकार WIDTH_C प्यारामिटर मानमा निर्भर गर्दछ।

data_in[]

हो

गुणकमा डेटा इनपुट पोर्ट। इनपुट पोर्टको आकार WIDTH_D प्यारामिटर मानमा निर्भर गर्दछ।

sclr

छैन

सिंक्रोनस स्पष्ट इनपुट। यदि प्रयोग नगरिएको खण्डमा, पूर्वनिर्धारित मान सक्रिय उच्च हुन्छ।

सेल [ ]

छैन

निश्चित गुणांक चयन। इनपुट पोर्टको आकार WIDTH_S मा निर्भर गर्दछ

प्यारामिटर मूल्य।

sload_coeff

छैन

सिंक्रोनस लोड गुणांक इनपुट पोर्ट। coeff_in इनपुटमा निर्दिष्ट गरिएको मानसँग हालको चयन गरिएको गुणांक मानलाई बदल्छ।

sload_data

छैन

सिंक्रोनस लोड डाटा इनपुट पोर्ट। संकेत जसले नयाँ गुणन अपरेशन निर्दिष्ट गर्दछ र कुनै पनि अवस्थित गुणन अपरेशन रद्द गर्दछ। यदि MAX_CLOCK_CYCLES_PER_RESULT प्यारामिटरको मान १ छ भने, sload_data इनपुट पोर्टलाई बेवास्ता गरिन्छ।

तालिका 38. ALTMEMMULT आउटपुट पोर्टहरू

पोर्ट नाम

आवश्यक छ

विवरण

नतिजा [ ]

हो

गुणक आउटपुट पोर्ट। इनपुट पोर्टको आकार WIDTH_R प्यारामिटर मानमा निर्भर गर्दछ।

result_valid

हो

जब आउटपुट पूर्ण गुणन को मान्य परिणाम हो संकेत गर्दछ। यदि MAX_CLOCK_CYCLES_PER_RESULT प्यारामिटरको मान 1 छ भने, result_valid आउटपुट पोर्ट प्रयोग हुँदैन।

load_done

छैन

नयाँ गुणांकले लोडिङ समाप्त भएपछि संकेत गर्छ। load_done सङ्केतले नयाँ गुणांकले लोडिङ समाप्त भएपछि दाबी गर्छ। load_done संकेत उच्च नभएसम्म, मेमोरीमा अन्य गुणांक मान लोड गर्न सकिँदैन।

२ प्यारामिटरहरू

निम्न तालिकाले ALTMEMMULT आईपी कोरका लागि प्यारामिटरहरू सूचीबद्ध गर्दछ।

तालिका १।
WIDTH_D WIDTH_C

ALTMEMMULT प्यारामिटरहरू
प्यारामिटर नाम

प्रकार आवश्यक छ

विवरण

पूर्णांक हो

data_in[] पोर्टको चौडाइ निर्दिष्ट गर्दछ।

पूर्णांक हो

coeff_in[] पोर्टको चौडाइ निर्दिष्ट गर्दछ। जारी…

प्रतिक्रिया पठाउनुहोस्

Intel FPGA पूर्णांक अंकगणित आईपी कोर प्रयोगकर्ता गाइड 59

9. ALTMEMMULT (मेमोरी-आधारित स्थिर गुणांक गुणक) आईपी कोर 683490 | 2020.10.05

प्यारामिटर नाम WIDTH_R WIDTH

कागजातहरू / स्रोतहरू

intel FPGA पूर्णांक अंकगणित आईपी कोर [pdf] प्रयोगकर्ता गाइड
FPGA पूर्णांक अंकगणित आईपी कोर, पूर्णांक अंकगणित आईपी कोर, अंकगणित आईपी कोर, आईपी कोर

सन्दर्भहरू

प्रयोगकर्ता पुस्तिका

FPGA पूर्णांक अंकगणित आईपी कोर

कागजातहरू / स्रोतहरू

सन्दर्भहरू

सम्बन्धित पोस्टहरू

एक टिप्पणी छोड्नुहोस्

जवाफ रद्द गर्नुहोस्