F टाइल सीरियल लाइट IV इंटेल FPGA IP प्रयोगकर्ता गाइड

सामग्री लुकाउनुहोस्

F टाइल सीरियल लाइट IV इंटेल FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड
Intel® Quartus® Prime Design Suite: 22.1 IP संस्करण: 5.0.0 को लागि अद्यावधिक गरिएको

अनलाइन संस्करण प्रतिक्रिया पठाउनुहोस्

UG-20324

ID: 683074 संस्करण: 2022.04.28

सामग्री
सामग्री
1. F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइडको बारेमा……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP ओभरview……………………………………………………… ६ २.१। विज्ञप्ति जानकारी ……………………………………………………………………………….. 6 2.1। समर्थित सुविधाहरू ……………………………………………………………………………… 7 2.2। आईपी संस्करण समर्थन स्तर……………………………………………………………………….. 7 2.3। यन्त्र गति ग्रेड समर्थन……………………………………………………………………….. ८ २.५। स्रोतको उपयोग र विलम्बता ……………………………………………………………… 8। ब्यान्डविथ दक्षता……………………………………………………………………… ९
3. सुरु गर्दै……………………………………………………………………………… ११ ३.१। Intel FPGA IP कोर स्थापना र इजाजतपत्र दिँदै……………………………………………………… 11 3.1। इंटेल FPGA आईपी मूल्याङ्कन मोड…………………………………………………………. ११ ३.२। IP प्यारामिटरहरू र विकल्पहरू निर्दिष्ट गर्दै……………………………………………………… 11 3.1.1। उत्पन्न File संरचना ……………………………………………………………………… 14 3.4। Intel FPGA IP कोर सिमुलेट गर्दै …………………………………………………………………… १६ 16। डिजाइनको अनुकरण र प्रमाणीकरण ……………………………………………….. १७ ३.५। अन्य EDA उपकरणहरूमा आईपी कोरहरू संश्लेषण गर्दै………………………………………………। १७ ३.६। पूर्ण डिजाइन कम्पाइल गर्दै………………………………………………………………………..3.4.1
४. कार्यात्मक विवरण……………………………………………………………………………….. १९ ४.१। TX डाटापाथ………………………………………………………………………………………..२० 4। TX MAC एडाप्टर ………………………………………………………………….. 19 4.1। कन्ट्रोल वर्ड (CW) इन्सर्सन ……………………………………………………… 20 4.1.1। TX CRC ……………………………………………………………………………… 21 4.1.2। TX MII इन्कोडर……………………………………………………………………….२९ ४.१.५। TX PCS र PMA ……………………………………………………………………… 23 4.1.3। RX Datapath……………………………………………………………………… ३० ४.२.१। RX PCS र PMA ………………………………………………………………….. 28 4.1.4। RX MII डिकोडर……………………………………………………………………… ३१ ४.२.३। RX CRC……………………………………………………………………………….. ३१ ४.२.४। RX Deskew ………………………………………………………………………………………. 29 4.1.5। RX CW हटाउने ……………………………………………………………………… 30 4.2। एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी घडी वास्तुकला…………………………………………. ३६ ४.४। रिसेट र लिङ्क प्रारम्भ……………………………………………………………………….. 30 4.2.1। TX रिसेट र प्रारम्भिक अनुक्रम…………………………………………………. ३८ ४.४.२। RX रिसेट र प्रारम्भिक अनुक्रम…………………………………………………. ३९ ४.५। लिङ्क दर र ब्यान्डविथ दक्षता गणना……………………………………………….. 31
५. प्यारामिटरहरू……………………………………………………………………………………… ४२
6. F-Tile Serial Lite IV Intel FPGA IP इन्टरफेस सिग्नलहरू……………………………………………….. ४४ ६.१। घडी संकेतहरू ……………………………………………………………………………………………………………………………………………………………… रिसेट सिग्नलहरू……………………………………………………………………………………… 44 6.1। MAC सिग्नलहरू ……………………………………………………………………………………………… 44 6.2। ट्रान्सीभर पुन: कन्फिगरेसन संकेतहरू……………………………………………………………… ४८ ६.५। PMA संकेतहरू ……………………………………………………………………………………… 44

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 2

प्रतिक्रिया पठाउनुहोस्

सामग्री
7. F-Tile Serial Lite IV Intel FPGA IP को साथ डिजाइन गर्दै……………………………………………… 51 7.1। दिशानिर्देशहरू रिसेट गर्नुहोस्……………………………………………………………………………….. ५१ ७.२। त्रुटि ह्यान्डलिङ दिशानिर्देशहरू………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP प्रयोगकर्ता गाइड अभिलेख …………………………………………. 52 9. F-Tile Serial Lite IV Intel FPGA IP प्रयोगकर्ता गाइडको लागि कागजात संशोधन इतिहास………53

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 3

६८३७१९ | 683074 प्रतिक्रिया पठाउनुहोस्

1. F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइडको बारेमा

यस कागजातले आईपी सुविधाहरू, वास्तुकला विवरण, उत्पन्न गर्न चरणहरू, र F-Tile Serial Lite IV Intel® FPGA IP डिजाइन गर्नका लागि Intel AgilexTM यन्त्रहरूमा F-tile transceivers प्रयोग गरी दिशानिर्देशहरू वर्णन गर्दछ।

अभिप्रेत दर्शक

यो कागजात निम्न प्रयोगकर्ताहरूको लागि हो:
· प्रणाली-स्तर डिजाइन योजना चरणमा आईपी चयन गर्न डिजाइन आर्किटेक्टहरू
हार्डवेयर डिजाइनरहरूले आफ्नो प्रणाली-स्तर डिजाइनमा IP एकीकृत गर्दा
· प्रणाली-स्तर सिमुलेशन र हार्डवेयर प्रमाणीकरण चरणहरूमा प्रमाणीकरण इन्जिनियरहरू

सम्बन्धित कागजातहरू

तलको तालिकाले F-Tile Serial Lite IV Intel FPGA IP सँग सम्बन्धित अन्य सन्दर्भ कागजातहरू सूचीबद्ध गर्दछ।

तालिका १।

सम्बन्धित कागजातहरू

सन्दर्भ

एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी डिजाइन पूर्वampले प्रयोगकर्ता गाइड

Intel Agilex उपकरण डाटा पाना

विवरण
यो कागजातले उत्पादन, उपयोग दिशानिर्देशहरू, र F-Tile Serial Lite IV Intel FPGA IP डिजाइन पूर्वको कार्यात्मक विवरण प्रदान गर्दछ।ampIntel Agilex उपकरणहरूमा।
यो कागजातले विद्युतीय विशेषताहरू, स्विचिङ विशेषताहरू, कन्फिगरेसन विनिर्देशहरू, र Intel Agilex उपकरणहरूको लागि समयको वर्णन गर्दछ।

तालिका १।
CW RS-FEC PMA TX RX PAM4 NRZ

एक्रोनिम र शब्दावली एक्रोनिम सूची
एक्रोनिम

विस्तार नियन्त्रण शब्द रीड-सोलोमन फर्वार्ड त्रुटि सुधार भौतिक मध्यम संलग्न ट्रान्समिटर रिसीभर पल्स-Amplitude मोडुलेशन 4-स्तर गैर-फिर्ती-शून्य

जारी…

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

ISO 9001:2015 दर्ता गरिएको

1. F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 683074 को बारेमा | २०२२.०४.२८

PCS MII XGMII

एक्रोनिम

विस्तार भौतिक कोडिङ सबलेयर मिडिया स्वतन्त्र इन्टरफेस 10 Gigabit मिडिया स्वतन्त्र इन्टरफेस

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 5

६८३७१९ | 683074 प्रतिक्रिया पठाउनुहोस्

2. F-Tile Serial Lite IV Intel FPGA IP ओभरview

चित्र १।

F-Tile Serial Lite IV Intel FPGA IP चिप-टू-चिप, बोर्ड-टु-बोर्ड, र ब्याकप्लेन अनुप्रयोगहरूको लागि उच्च ब्यान्डविथ डेटा संचारको लागि उपयुक्त छ।

F-Tile Serial Lite IV Intel FPGA IP ले मिडिया पहुँच नियन्त्रण (MAC), भौतिक कोडिङ सबलेयर (PCS), र भौतिक मिडिया संलग्नता (PMA) ब्लकहरू समावेश गर्दछ। IP ले अधिकतम चार PAM56 लेनहरूसँग 4 Gbps प्रति लेन वा अधिकतम 28 NRZ लेनहरूमा 16 Gbps प्रति लेनमा डेटा स्थानान्तरण गति समर्थन गर्दछ। यो IP ले उच्च ब्यान्डविथ, कम ओभरहेड फ्रेमहरू, कम I/O काउन्ट, र लेन र गति दुवै संख्यामा उच्च स्केलेबिलिटीलाई समर्थन गर्दछ। यो आईपी एफ-टाइल ट्रान्सीभरको इथरनेट PCS मोडसँग डेटा दरहरूको विस्तृत दायराको समर्थनको साथ सजिलैसँग पुन: कन्फिगर गर्न सकिन्छ।

यो आईपी दुई प्रसारण मोड समर्थन गर्दछ:
· आधारभूत मोड–यो एक शुद्ध स्ट्रिमिङ मोड हो जहाँ डेटा ब्यान्डविथ बढाउनको लागि स्टार्टअफ-प्याकेट, खाली चक्र, र प्याकेटको अन्त्य बिना पठाइन्छ। आईपीले पहिलो वैध डाटालाई फटको सुरुवातको रूपमा लिन्छ।
· पूर्ण मोड - यो प्याकेट स्थानान्तरण मोड हो। यस मोडमा, IP ले डिलिमिटरको रूपमा प्याकेटको सुरु र अन्त्यमा बर्स्ट र सिंक चक्र पठाउँछ।

एफ-टाइल सीरियल लाइट IV उच्च स्तर ब्लक रेखाचित्र

Avalon स्ट्रिमिङ इन्टरफेस TX

एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी
MAC TX
TX USRIF_CTRL

64*n लेन बिट्स (NRZ मोड)/ 2*n लेन बिट्स (PAM4 मोड)

TX MAC

एडाप्टर INSERT

MII ENCODE

अनुकूलन PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n लेन्स बिट्स (PAM4 मोड)/ n लेन्स बिट्स (NRZ मोड)
TX सिरियल इन्टरफेस

Avalon स्ट्रिमिङ इन्टरफेस RX
64*n लेन बिट्स (NRZ मोड)/ 2*n लेन बिट्स (PAM4 मोड)

RX PCS

CW RMV

डेस्कव

MII

डिकोड पङ्क्तिबद्ध गर्नुहोस्

RX MII

EMIB

डिकोड ब्लक सिंक र FEC DESCRAMBLER

RX PMA

CSR

2n लेन्स बिट्स (PAM4 मोड) / n लेन्स बिट्स (NRZ मोड) RX सिरियल इन्टरफेस
Avalon मेमोरी-म्याप गरिएको इन्टरफेस दर्ता कन्फिगरेसन

पौराणिक कथा

नरम तर्क

कडा तर्क

ISO 9001:2015 दर्ता गरिएको

2. F-Tile Serial Lite IV Intel FPGA IP ओभरview २६२.६२८.५६०० | ८००.५५८.८७२२

तपाईंले F-Tile Serial Lite IV Intel FPGA IP डिजाइन पूर्व उत्पन्न गर्न सक्नुहुन्छampIP सुविधाहरू बारे थप जान्नको लागि। F-Tile Serial Lite IV Intel FPGA IP Design Ex लाई सन्दर्भ गर्नुहोस्ampले प्रयोगकर्ता गाइड।
सम्बन्धित जानकारी · पृष्ठ १९ मा कार्यात्मक विवरण · F-Tile Serial Lite IV Intel FPGA IP Design Exampले प्रयोगकर्ता गाइड

२.१। सूचना जारी गर्नुहोस्

Intel FPGA IP संस्करणहरू v19.1 सम्म Intel Quartus® Prime Design Suite सफ्टवेयर संस्करणहरूसँग मेल खान्छ। Intel Quartus प्राइम डिजाइन सुइट सफ्टवेयर संस्करण 19.2 मा सुरू गर्दै, Intel FPGA IP सँग नयाँ संस्करण योजना छ।

Intel FPGA IP संस्करण (XYZ) नम्बर प्रत्येक Intel Quartus प्राइम सफ्टवेयर संस्करणको साथ परिवर्तन हुन सक्छ। मा परिवर्तन:

· X ले IP को एक प्रमुख संशोधन संकेत गर्दछ। यदि तपाईंले Intel Quartus प्राइम सफ्टवेयर अपडेट गर्नुभयो भने, तपाईंले IP पुन: उत्पन्न गर्नुपर्छ।
· Y ले आईपीले नयाँ सुविधाहरू समावेश गरेको संकेत गर्छ। यी नयाँ सुविधाहरू समावेश गर्न आफ्नो IP पुन: उत्पन्न गर्नुहोस्।
· Z ले आईपी मा साना परिवर्तनहरू समावेश गर्दछ भनेर संकेत गर्दछ। यी परिवर्तनहरू समावेश गर्न आफ्नो IP पुन: उत्पन्न गर्नुहोस्।

तालिका १।

एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी रिलीज जानकारी

वस्तु आईपी संस्करण इंटेल क्वार्टस प्राइम संस्करण रिलीज मिति आदेश कोड

5.0.0 22.1 2022.04.28 IP-SLITE4F

विवरण

३.१। समर्थित सुविधाहरू
निम्न तालिकाले F-Tile Serial Lite IV Intel FPGA IP मा उपलब्ध सुविधाहरू सूचीबद्ध गर्दछ:

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 7

2. F-Tile Serial Lite IV Intel FPGA IP ओभरview २६२.६२८.५६०० | ८००.५५८.८७२२

तालिका १।

एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी सुविधाहरू

सुविधा

विवरण

डाटा ट्रान्सफर

· PAM4 मोडको लागि:
— FHT ले 56.1, 58, र 116 Gbps प्रति लेन अधिकतम 4 लेनको साथ समर्थन गर्दछ।
— FGT ले अधिकतम १२ लेनको साथ ५८ Gbps प्रति लेन समर्थन गर्दछ।
PAM18 मोडको लागि समर्थित ट्रान्सीभर डाटा दरहरूमा थप विवरणहरूको लागि पृष्ठ 42 मा तालिका 4 हेर्नुहोस्।
· NRZ मोडको लागि:
— FHT ले अधिकतम 28.05 लेनको साथ 58 र 4 Gbps प्रति लेन मात्र समर्थन गर्दछ।
— FGT ले 28.05 Gbps प्रति लेन अधिकतम 16 लेनको साथ समर्थन गर्दैछ।
NRZ मोडको लागि समर्थित ट्रान्सीभर डाटा दरहरूमा थप विवरणहरूको लागि पृष्ठ 18 मा तालिका 42 हेर्नुहोस्।
· निरन्तर स्ट्रिमिङ (आधारभूत) वा प्याकेट (पूर्ण) मोडहरूलाई समर्थन गर्दछ।
· कम ओभरहेड फ्रेम प्याकेट समर्थन गर्दछ।
· प्रत्येक फट साइजको लागि बाइट ग्रेन्युलेरिटी स्थानान्तरणलाई समर्थन गर्दछ।
· प्रयोगकर्ता-प्रारम्भिक वा स्वचालित लेन पङ्क्तिबद्धता समर्थन गर्दछ।
· प्रोग्राम योग्य पङ्क्तिबद्ध अवधि समर्थन गर्दछ।

PCS

· सफ्ट लॉजिक रिसोर्स रिडक्सनको लागि Intel Agilex F-tile transceivers सँग इन्टरफेस गर्ने कडा IP तर्क प्रयोग गर्दछ।
4GBASE-KP100 विशिष्टताको लागि PAM4 मोडुलेशन मोडलाई समर्थन गर्दछ। यस मोड्युलेसन मोडमा RS-FEC सधैं सक्षम हुन्छ।
· वैकल्पिक RS-FEC मोडुलेशन मोडको साथ NRZ लाई समर्थन गर्दछ।
· 64b/66b एन्कोडिङ डिकोडिङलाई समर्थन गर्दछ।

त्रुटि पत्ता लगाउने र ह्यान्डलिंग

· TX र RX डाटा पथहरूमा CRC त्रुटि जाँचलाई समर्थन गर्दछ। · RX लिङ्क त्रुटि जाँचलाई समर्थन गर्दछ। · RX PCS त्रुटि पत्ता लगाउन समर्थन गर्दछ।

इन्टरफेसहरू

· स्वतन्त्र लिङ्कहरूको साथ पूर्ण डुप्लेक्स प्याकेट स्थानान्तरण मात्र समर्थन गर्दछ।
· कम स्थानान्तरण विलम्बता भएका धेरै FPGA उपकरणहरूमा पोइन्ट-टु-पोइन्ट इन्टरकनेक्ट प्रयोग गर्दछ।
· प्रयोगकर्ता-परिभाषित आदेशहरूलाई समर्थन गर्दछ।

२.३ आईपी संस्करण समर्थन स्तर

F-Tile Serial Lite IV Intel FPGA IP को लागि Intel Quartus प्राइम सफ्टवेयर र Intel FPGA उपकरण समर्थन निम्नानुसार छ:

तालिका १।

आईपी संस्करण र समर्थन स्तर

इंटेल क्वार्टस प्राइम २२.१

उपकरण इंटेल एजिलेक्स एफ-टाइल ट्रान्सीभर

आईपी संस्करण सिमुलेशन संकलन हार्डवेयर डिजाइन

5.0.0

२.४ उपकरण गति ग्रेड समर्थन
F-Tile Serial Lite IV Intel FPGA IP ले Intel Agilex F-tile उपकरणहरूको लागि निम्न गति ग्रेडहरूलाई समर्थन गर्दछ: · ट्रान्सीभर गति ग्रेड: -1, -2, र -3 · कोर गति ग्रेड: -1, -2, र - ३

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 8

प्रतिक्रिया पठाउनुहोस्

2. F-Tile Serial Lite IV Intel FPGA IP ओभरview २६२.६२८.५६०० | ८००.५५८.८७२२

सम्बन्धित जानकारी
Intel Agilex Device Data Sheet Intel Agilex F-tile transceivers मा समर्थित डाटा दर बारे थप जानकारी।

२.५ स्रोतको उपयोग र विलम्बता

F-Tile Serial Lite IV Intel FPGA IP को लागि स्रोत र विलम्बता Intel Quartus प्राइम प्रो संस्करण सफ्टवेयर संस्करण 22.1 बाट प्राप्त गरिएको थियो।

तालिका १।

इंटेल एजिलेक्स एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी संसाधन उपयोग
विलम्बता मापन TX कोर इनपुटबाट RX कोर आउटपुटमा राउन्ड ट्रिप विलम्बतामा आधारित छ।

ट्रान्सीभर प्रकार

संस्करण

डेटा लेन मोड RS-FEC ALM को संख्या

विलम्बता (TX कोर घडी चक्र)

FGT

२८.०५ Gbps NRZ १६

आधारभूत असक्षम 21,691 65

पूर्ण अक्षम 22,135 65

आधारभूत सक्षम 21,915 189

पूर्ण सक्षम 22,452 189

58 Gbps PAM4 12

आधारभूत सक्षम 28,206 146

पूर्ण सक्षम 30,360 146

FHT

58 Gbps NRZ

आधारभूत सक्षम 15,793 146

पूर्ण सक्षम 16,624 146

58 Gbps PAM4 4

आधारभूत सक्षम 15,771 154

पूर्ण सक्षम 16,611 154

116 Gbps PAM4 4

आधारभूत सक्षम 21,605 128

पूर्ण सक्षम 23,148 128

२.६। ब्यान्डविथ दक्षता

तालिका १।

ब्यान्डविथ दक्षता

चर ट्रान्सीभर मोड

PAM4

स्ट्रिमिङ मोड RS-FEC

पूर्ण सक्षम

आधारभूत सक्षम

सिरियल इन्टरफेस बिट दर Gbps मा (RAW_RATE)
शब्द संख्यामा स्थानान्तरणको बर्स्ट साइज (BURST_SIZE) (1)
घडी चक्रमा पङ्क्तिबद्धता अवधि (SRL4_ALIGN_PERIOD)

१३०० ५५६ ८१६

सेटिङहरू

NRZ

पूर्ण

असक्षम

सक्षम गरियो

28.0

2,048

4,096

आधारभूत असक्षम 28.0

28.0 सक्षम गरियो

4,194,304

4,096

4,096 जारी…

(१) आधारभूत मोडको लागि BURST_SIZE अनन्ततामा पुग्छ, त्यसैले ठूलो संख्या प्रयोग गरिन्छ।

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 9

2. F-Tile Serial Lite IV Intel FPGA IP ओभरview २६२.६२८.५६०० | ८००.५५८.८७२२

चरहरू

सेटिङहरू

64/66b इन्कोड

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

शब्दको संख्यामा बर्स्ट साइजको ओभरहेड (BURST_SIZE_OVHD)

९९,२९० (२०२१)

घडी चक्रमा पङ्क्तिबद्ध मार्कर अवधि ८१,९१५ (ALIGN_MARKER_PERIOD)

81,915

81,916

5 मा पङ्क्तिबद्ध मार्कर चौडाइ

घडी चक्र

(ALIGN_MARKER_WIDTH)

ब्यान्डविथ दक्षता (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

प्रभावकारी दर (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

अधिकतम प्रयोगकर्ता घडी आवृत्ति (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

पृष्ठ 40 मा सम्बन्धित जानकारी लिङ्क दर र ब्यान्डविथ दक्षता गणना

(२) पूर्ण मोडमा, BURST_SIZE_OVHD आकार डेटा स्ट्रिममा START/END जोडी नियन्त्रण शब्दहरू समावेशी हुन्छ।
(३) आधारभूत मोडको लागि, BURST_SIZE_OVHD ० हो किनभने स्ट्रिमिङको समयमा कुनै START/END हुँदैन।
(४) ब्यान्डविथ दक्षता गणनाको लागि लिङ्क दर र ब्यान्डविथ दक्षता गणनालाई सन्दर्भ गर्नुहोस्।
(५) प्रभावकारी दर गणनाको लागि लिङ्क दर र ब्यान्डविथ दक्षता गणनालाई सन्दर्भ गर्नुहोस्।
(6) अधिकतम प्रयोगकर्ता घडी आवृत्ति गणनाको लागि लिङ्क दर र ब्यान्डविथ दक्षता गणनालाई सन्दर्भ गर्नुहोस्।

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 10

प्रतिक्रिया पठाउनुहोस्

६८३७१९ | 683074 प्रतिक्रिया पठाउनुहोस्

3. सुरु गर्दै

३.१। Intel FPGA IP कोर स्थापना र इजाजतपत्र दिँदै

Intel Quartus प्राइम सफ्टवेयर स्थापनाले Intel FPGA IP लाइब्रेरी समावेश गर्दछ। यस पुस्तकालयले अतिरिक्त इजाजतपत्रको आवश्यकता बिना तपाईंको उत्पादन प्रयोगको लागि धेरै उपयोगी आईपी कोरहरू प्रदान गर्दछ। केही Intel FPGA IP कोर उत्पादन प्रयोगको लागि छुट्टै इजाजतपत्र खरिद गर्न आवश्यक छ। Intel FPGA IP मूल्याङ्कन मोडले तपाईंलाई पूर्ण उत्पादन IP कोर इजाजतपत्र खरिद गर्ने निर्णय गर्नु अघि सिमुलेशन र हार्डवेयरमा यी इजाजतपत्र प्राप्त Intel FPGA IP कोरहरूको मूल्याङ्कन गर्न अनुमति दिन्छ। तपाईंले हार्डवेयर परीक्षण पूरा गरेपछि र उत्पादनमा आईपी प्रयोग गर्न तयार भएपछि इजाजतपत्र प्राप्त इंटेल आईपी कोरहरूको लागि पूर्ण उत्पादन इजाजतपत्र खरिद गर्न आवश्यक छ।

Intel Quartus प्राइम सफ्टवेयरले पूर्वनिर्धारित रूपमा निम्न स्थानहरूमा IP कोरहरू स्थापना गर्दछ:

चित्र १।

आईपी कोर स्थापना पथ
intelFPGA(_pro) क्वार्टस - Intel Quartus प्राइम सफ्टवेयर ip समावेश गर्दछ - Intel FPGA IP पुस्तकालय र तेस्रो-पक्ष IP कोर altera समावेश गर्दछ - Intel FPGA IP पुस्तकालय स्रोत कोड समावेश गर्दछ। - Intel FPGA IP स्रोत समावेश गर्दछ files

तालिका १।

आईपी कोर स्थापना स्थानहरू

स्थान

सफ्टवेयर

:intelFPGA_proquartusipaltera

इंटेल क्वार्टस प्राइम प्रो संस्करण

:/intelFPGA_pro/quartus/ip/altera इंटेल क्वार्टस प्राइम प्रो संस्करण

प्लेटफर्म विन्डोज* लिनक्स*

नोट:

Intel Quartus प्राइम सफ्टवेयरले स्थापना मार्गमा खाली ठाउँहरूलाई समर्थन गर्दैन।

३.१.१। इंटेल FPGA आईपी मूल्याङ्कन मोड
नि:शुल्क Intel FPGA IP मूल्याङ्कन मोडले तपाईंलाई खरीद गर्नु अघि सिमुलेशन र हार्डवेयरमा इजाजतपत्र प्राप्त Intel FPGA IP कोरहरूको मूल्याङ्कन गर्न अनुमति दिन्छ। Intel FPGA IP मूल्याङ्कन मोडले अतिरिक्त इजाजतपत्र बिना निम्न मूल्याङ्कनहरूलाई समर्थन गर्दछ:
· तपाईंको प्रणालीमा इजाजतपत्र प्राप्त Intel FPGA IP कोरको व्यवहार अनुकरण गर्नुहोस्। · IP कोरको कार्यक्षमता, आकार र गति छिटो र सजिलै प्रमाणित गर्नुहोस्। · समय-सीमित उपकरण प्रोग्रामिङ उत्पन्न गर्नुहोस् fileआईपी कोरहरू समावेश गर्ने डिजाइनहरूको लागि। · तपाइँको आईपी कोर संग यन्त्र प्रोग्राम गर्नुहोस् र तपाइँको डिजाइन हार्डवेयर मा प्रमाणित गर्नुहोस्।

ISO 9001:2015 दर्ता गरिएको

3. सुरु गर्दै
२६२.६२८.५६०० | ८००.५५८.८७२२
Intel FPGA IP मूल्याङ्कन मोडले निम्न सञ्चालन मोडहरूलाई समर्थन गर्दछ:
· टेदर गरिएको-तपाईँको बोर्ड र होस्ट कम्प्युटर बीचको जडानको साथ अनिश्चित कालका लागि इजाजतपत्र प्राप्त Intel FPGA IP समावेश गरिएको डिजाइन चलाउन अनुमति दिन्छ। टेथर्ड मोडलाई क्रमिक संयुक्त परीक्षण कार्य समूह (JTAG) J बीच जडान गरिएको केबलTAG तपाईंको बोर्ड र होस्ट कम्प्युटरमा पोर्ट, जुन हार्डवेयर मूल्याङ्कन अवधिको अवधिको लागि Intel Quartus प्राइम प्रोग्रामर चलिरहेको छ। प्रोग्रामरलाई केवल इंटेल क्वार्टस प्राइम सफ्टवेयरको न्यूनतम स्थापना चाहिन्छ, र कुनै इंटेल क्वार्टस प्राइम इजाजतपत्र आवश्यक पर्दैन। होस्ट कम्प्युटरले जे मार्फत उपकरणमा आवधिक संकेत पठाएर मूल्याङ्कन समय नियन्त्रण गर्दछTAG पोर्ट। यदि डिजाइनमा सबै इजाजत प्राप्त आईपी कोरहरूले टेथर्ड मोड समर्थन गर्दछ भने, मूल्याङ्कन समय कुनै पनि आईपी कोर मूल्याङ्कन समाप्त नभएसम्म चल्छ। यदि सबै आईपी कोरहरूले असीमित मूल्याङ्कन समयलाई समर्थन गर्दछ भने, उपकरणले टाइम-आउट गर्दैन।
· Untethered - सीमित समयको लागि इजाजतपत्र प्राप्त IP समावेश डिजाइन चलाउन अनुमति दिन्छ। यदि इन्टेल क्वार्टस प्राइम सफ्टवेयर चलिरहेको होस्ट कम्प्युटरबाट यन्त्र विच्छेद भयो भने IP कोर अनटेदर गरिएको मोडमा फर्किन्छ। यदि डिजाइनमा कुनै अन्य इजाजतपत्र प्राप्त आईपी कोरले टेथर्ड मोडलाई समर्थन गर्दैन भने IP कोर पनि अनटेदर गरिएको मोडमा फर्किन्छ।
जब डिजाइनमा कुनै पनि इजाजतपत्र प्राप्त Intel FPGA IP को लागि मूल्याङ्कन समय समाप्त हुन्छ, डिजाइनले काम गर्न रोक्छ। Intel FPGA IP मूल्याङ्कन मोड प्रयोग गर्ने सबै IP कोरहरू एकैसाथ डिजाइनमा रहेको कुनै पनि IP कोर टाइम आउट हुँदा। जब मूल्याङ्कन समय समाप्त हुन्छ, तपाईले हार्डवेयर प्रमाणिकरण जारी राख्नु अघि FPGA उपकरण पुन: प्रोग्राम गर्नुपर्छ। उत्पादनको लागि IP कोरको प्रयोग विस्तार गर्न, IP कोरको लागि पूर्ण उत्पादन इजाजतपत्र खरिद गर्नुहोस्।
तपाईंले एक अप्रतिबंधित उपकरण प्रोग्रामिङ उत्पन्न गर्न सक्नु अघि तपाईंले इजाजतपत्र खरिद गर्नुपर्छ र पूर्ण उत्पादन इजाजतपत्र कुञ्जी उत्पन्न गर्नुपर्छ। file। Intel FPGA IP मूल्याङ्कन मोडको समयमा, कम्पाइलरले समय-सीमित उपकरण प्रोग्रामिङ मात्र उत्पन्न गर्छ। file ( _time_limited.sof) जुन समय सीमामा समाप्त हुन्छ।

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 12

प्रतिक्रिया पठाउनुहोस्

3. सुरु गर्दै 683074 | २०२२.०४.२८

चित्र १।

Intel FPGA IP मूल्यांकन मोड प्रवाह
Intel FPGA IP लाइब्रेरीको साथ Intel Quartus प्राइम सफ्टवेयर स्थापना गर्नुहोस्

प्यारामिटराइज गर्नुहोस् र इजाजतपत्र प्राप्त इंटेल FPGA आईपी कोर इन्स्ट्यान्टिएट गर्नुहोस्

समर्थित सिम्युलेटरमा आईपी प्रमाणित गर्नुहोस्

Intel Quartus प्राइम सफ्टवेयरमा डिजाइन कम्पाइल गर्नुहोस्

समय-सीमित उपकरण प्रोग्रामिङ उत्पन्न गर्नुहोस् File

Intel FPGA यन्त्रलाई कार्यक्रम गर्नुहोस् र बोर्डमा सञ्चालन प्रमाणीकरण गर्नुहोस्
उत्पादन प्रयोगको लागि कुनै आईपी तयार छैन?
हो एक पूर्ण उत्पादन खरिद गर्नुहोस्
आईपी लाइसेन्स

नोट:

वाणिज्य उत्पादनहरूमा इजाजतपत्र प्राप्त आईपी समावेश गर्नुहोस्
प्यारामिटराइजेसन चरणहरू र कार्यान्वयन विवरणहरूको लागि प्रत्येक IP कोरको प्रयोगकर्ता गाइडलाई सन्दर्भ गर्नुहोस्।
इंटेलले आईपी कोरलाई प्रति-सीट, स्थायी आधारमा लाइसेन्स दिन्छ। इजाजतपत्र शुल्कमा पहिलो वर्ष मर्मत र समर्थन समावेश छ। तपाईंले पहिलो वर्ष पछि अद्यावधिकहरू, बग समाधानहरू, र प्राविधिक समर्थन प्राप्त गर्न मर्मत सम्झौता नवीकरण गर्नुपर्छ। तपाईंले Intel FPGA IP कोरहरूको लागि पूर्ण उत्पादन इजाजतपत्र खरिद गर्नुपर्छ जसलाई प्रोग्रामिङ उत्पन्न गर्नु अघि उत्पादन इजाजतपत्र चाहिन्छ। fileजुन तपाईले असीमित समयको लागि प्रयोग गर्न सक्नुहुन्छ। Intel FPGA IP मूल्याङ्कन मोडको समयमा, कम्पाइलरले समय-सीमित उपकरण प्रोग्रामिङ मात्र उत्पन्न गर्छ। file ( _time_limited.sof) जुन समय सीमामा समाप्त हुन्छ। आफ्नो उत्पादन इजाजतपत्र कुञ्जीहरू प्राप्त गर्न, Intel FPGA स्व-सेवा इजाजतपत्र केन्द्रमा जानुहोस्।
Intel FPGA सफ्टवेयर इजाजतपत्र सम्झौताहरूले इजाजतपत्र प्राप्त IP कोरहरू, Intel Quartus प्राइम डिजाइन सफ्टवेयर, र सबै गैर-लाइसेन्स IP कोरहरूको स्थापना र प्रयोगलाई नियन्त्रित गर्दछ।

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 13

3. सुरु गर्दै 683074 | २०२२.०४.२८
सम्बन्धित जानकारी · Intel FPGA लाइसेन्सिंग समर्थन केन्द्र · Intel FPGA सफ्टवेयर स्थापना र इजाजतपत्रको परिचय
३.२। IP प्यारामिटरहरू र विकल्पहरू निर्दिष्ट गर्दै
आईपी प्यारामिटर सम्पादकले तपाइँलाई तपाइँको अनुकूलन आईपी भिन्नता छिटो कन्फिगर गर्न अनुमति दिन्छ। Intel Quartus Prime Pro Edition सफ्टवेयरमा IP विकल्पहरू र प्यारामिटरहरू निर्दिष्ट गर्न निम्न चरणहरू प्रयोग गर्नुहोस्।
1. यदि तपाइँसँग पहिले नै Intel Quartus Prime Pro Edition परियोजना छैन जसमा तपाइँको F-Tile Serial Lite IV Intel FPGA IP लाई एकीकृत गर्न, तपाइँले एउटा सिर्जना गर्नुपर्छ। a Intel Quartus प्राइम प्रो संस्करणमा, क्लिक गर्नुहोस् File नयाँ परियोजना विजार्ड नयाँ क्वार्टस प्राइम परियोजना सिर्जना गर्न, वा File अवस्थित क्वार्टस प्राइम परियोजना खोल्न परियोजना खोल्नुहोस्। विजार्डले तपाइँलाई यन्त्र निर्दिष्ट गर्न संकेत गर्दछ। b उपकरण परिवार Intel Agilex निर्दिष्ट गर्नुहोस् र IP को लागि गति ग्रेड आवश्यकताहरू पूरा गर्ने उत्पादन F-टाइल उपकरण चयन गर्नुहोस्। ग समाप्त क्लिक गर्नुहोस्।
2. IP क्याटलगमा, F-Tile Serial Lite IV Intel FPGA IP पत्ता लगाउनुहोस् र चयन गर्नुहोस्। नयाँ आईपी भिन्नता विन्डो देखा पर्दछ।
3. तपाईंको नयाँ अनुकूलन IP भिन्नताको लागि शीर्ष-स्तरको नाम निर्दिष्ट गर्नुहोस्। प्यारामिटर सम्पादकले IP भिन्नता सेटिङहरूलाई a मा बचत गर्छ file नाम दिइएको .ip
4. ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ। 5. तपाईंको IP भिन्नताका लागि प्यारामिटरहरू निर्दिष्ट गर्नुहोस्। को लागि प्यारामिटर खण्ड हेर्नुहोस्
F-Tile Serial Lite IV Intel FPGA IP प्यारामिटरहरूको बारेमा जानकारी। 6. वैकल्पिक रूपमा, सिमुलेशन टेस्टबेन्च वा संकलन र हार्डवेयर डिजाइन उत्पन्न गर्न
exampले, डिजाइन पूर्व मा निर्देशनहरू पालना गर्नुहोस्ampले प्रयोगकर्ता गाइड। 7. एचडीएल उत्पन्न गर्नुहोस् क्लिक गर्नुहोस्। जेनेरेसन संवाद बाकस देखिन्छ। 8. आउटपुट निर्दिष्ट गर्नुहोस् file जेनेरेशन विकल्पहरू, र त्यसपछि उत्पन्न क्लिक गर्नुहोस्। आईपी भिन्नता
files आफ्नो विशिष्टता अनुसार उत्पन्न। 9. समाप्त क्लिक गर्नुहोस्। प्यारामिटर सम्पादकले शीर्ष-स्तर .ip थप्छ file वर्तमान को लागी
स्वचालित रूपमा परियोजना। यदि तपाईंलाई म्यानुअल रूपमा .ip थप्न प्रेरित गरिन्छ भने file परियोजनामा, परियोजना थप्नुहोस्/हटाउनुहोस् क्लिक गर्नुहोस् Fileथप्नको लागि परियोजनामा छ file। 10. तपाईंको IP भिन्नता उत्पन्न र इन्स्ट्यान्टिएट गरेपछि, पोर्टहरू जडान गर्न उपयुक्त पिन असाइनमेन्टहरू बनाउनुहोस् र कुनै पनि उपयुक्त प्रति-उदाहरण RTL प्यारामिटरहरू सेट गर्नुहोस्।
पृष्ठ ४२ मा सम्बन्धित जानकारी प्यारामिटरहरू
३.३। उत्पन्न File संरचना
Intel Quartus Prime Pro Edition सफ्टवेयरले निम्न IP आउटपुट उत्पन्न गर्दछ file संरचना।
को बारेमा जानकारी को लागी file डिजाइन को संरचना पूर्वample, F-Tile Serial Lite IV Intel FPGA IP Design Ex लाई सन्दर्भ गर्नुहोस्ampले प्रयोगकर्ता गाइड।

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 14

प्रतिक्रिया पठाउनुहोस्

3. सुरु गर्दै 683074 | २०२२.०४.२८

चित्र 4. F-Tile Serial Lite IV Intel FPGA IP उत्पन्न Files
.ip - आईपी एकीकरण file

आईपी भिन्नता files

_ आईपी भिन्नता files

example_design

.cmp - VHDL घटक घोषणा file _bb.v - Verilog HDL कालो बक्स EDA संश्लेषण file _inst.v र .vhd - Sample instantiation टेम्प्लेटहरू .xml- XML रिपोर्ट file

Exampतपाईंको आईपी कोर डिजाइन पूर्वको लागि स्थानample files पूर्वनिर्धारित स्थान पूर्व होample_design, तर तपाईंलाई फरक मार्ग निर्दिष्ट गर्न प्रेरित गरिन्छ।

.qgsimc - वृद्धिशील पुनर्जनन समर्थन गर्न सिमुलेशन प्यारामिटरहरू सूचीबद्ध गर्दछ .qgsynthc - वृद्धिशील पुनर्जनन समर्थन गर्न संश्लेषण मापदण्डहरू सूचीबद्ध गर्दछ

.qip - IP संश्लेषण सूची files

_generation.rpt- आईपी उत्पादन रिपोर्ट

.sopcinfo- सफ्टवेयर उपकरण-चेन एकीकरण file .html- जडान र मेमोरी नक्सा डाटा

.csv - पिन असाइनमेन्ट file

.spd - व्यक्तिगत सिमुलेशन लिपिहरू संयोजन गर्दछ

सिम सिमुलेशन files

synth IP संश्लेषण files

.v शीर्ष-स्तर सिमुलेशन file

.v शीर्ष-स्तर आईपी संश्लेषण file

सिम्युलेटर स्क्रिप्टहरू

सबकोर पुस्तकालयहरू

synth
सबकोर संश्लेषण files

सिम
सबकोर सिमुलेशन files

तालिका १।

F-Tile Serial Lite IV Intel FPGA IP उत्पन्न गरियो Files

File नाम

विवरण

.ip

प्लेटफर्म डिजाइनर प्रणाली वा शीर्ष-स्तर IP भिन्नता file। तपाईंले आफ्नो IP भिन्नता दिने नाम हो।

.cmp

VHDL कम्पोनेन्ट घोषणा (.cmp) file पाठ छ file जसमा स्थानीय सामान्य र पोर्ट परिभाषाहरू छन् जुन तपाईंले VHDL डिजाइनमा प्रयोग गर्न सक्नुहुन्छ files.

.html

एक रिपोर्ट जसमा जडान जानकारी समावेश छ, मेमोरी नक्सा प्रत्येक दासको ठेगाना देखाउने प्रत्येक मालिक जसमा यो जडान गरिएको छ, र प्यारामिटर असाइनमेन्टहरू।

_generation.rpt

IP वा प्लेटफर्म डिजाइनर पुस्ता लग file। आईपी उत्पादनको क्रममा सन्देशहरूको सारांश।

.qgsimc

वृद्धिशील पुनर्जनन समर्थन गर्न सिमुलेशन प्यारामिटरहरू सूचीबद्ध गर्दछ।

.qgsynthc

वृद्धिशील पुनर्जनन समर्थन गर्न संश्लेषण प्यारामिटरहरू सूचीबद्ध गर्दछ।

.qip

Intel Quartus प्राइम सफ्टवेयरमा IP कम्पोनेन्ट एकीकृत र कम्पाइल गर्नको लागि IP कम्पोनेन्टको बारेमा सबै आवश्यक जानकारी समावेश गर्दछ।
जारी…

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 15

3. सुरु गर्दै 683074 | २०२२.०४.२८

File नाम .sopcinfo
csv .spd _bb.v _inst.v वा _inst.vhd regmap
svd
v वा vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

विवरण
तपाईंको प्लेटफर्म डिजाइनर प्रणालीमा जडानहरू र IP कम्पोनेन्ट प्यारामिटराइजेसनहरू वर्णन गर्दछ। तपाईंले IP कम्पोनेन्टहरूका लागि सफ्टवेयर ड्राइभरहरू विकास गर्दा आवश्यकताहरू प्राप्त गर्नका लागि यसको सामग्रीहरू पार्स गर्न सक्नुहुन्छ। डाउनस्ट्रीम उपकरणहरू जस्तै Nios® II उपकरण श्रृंखलाले यसलाई प्रयोग गर्दछ file। .sopcinfo file र प्रणाली.h file Nios II उपकरण शृङ्खलाको लागि उत्पन्न गरिएको प्रत्येक दासको लागि ठेगाना नक्सा जानकारी समावेश गर्दछ प्रत्येक मालिकको सापेक्ष जसले दास पहुँच गर्दछ। एक विशेष दास घटक पहुँच गर्न विभिन्न मालिकहरूसँग फरक ठेगाना नक्सा हुन सक्छ।
IP कम्पोनेन्टको स्तरवृद्धि स्थिति बारे जानकारी समावेश गर्दछ।
आवश्यक इनपुट file ip-make-simscript को लागि समर्थित सिमुलेटरहरूको लागि सिमुलेशन स्क्रिप्टहरू उत्पन्न गर्न। एसपीडी file को सूची समावेश गर्दछ files सिमुलेशनको लागि उत्पन्न गरिएको, सम्झनाहरू बारे जानकारी सहित जुन तपाईंले प्रारम्भ गर्न सक्नुहुन्छ।
तपाईंले Verilog कालो बक्स (_bb.v) प्रयोग गर्न सक्नुहुन्छ। file ब्ल्याक बक्सको रूपमा प्रयोगको लागि खाली मोड्युल घोषणाको रूपमा।
एचडीएल पूर्वample instantiation टेम्प्लेट। तपाईं यसका सामग्रीहरू प्रतिलिपि गरेर टाँस्न सक्नुहुन्छ file तपाईंको HDL मा file IP भिन्नता इन्स्ट्याट गर्न।
यदि IP मा दर्ता जानकारी समावेश छ भने, .regmap file उत्पन्न गर्दछ। .regmap file मास्टर र दास इन्टरफेस को दर्ता नक्शा जानकारी को वर्णन गर्दछ। यो file .sopcinfo को पूरक file प्रणाली बारे थप विस्तृत दर्ता जानकारी प्रदान गरेर। यसले दर्ता प्रदर्शन सक्षम गर्दछ views र प्रणाली कन्सोलमा प्रयोगकर्ता अनुकूलन तथ्याङ्कहरू।
हार्ड प्रोसेसर प्रणाली (HPS) प्रणाली डिबग उपकरणहरूलाई अनुमति दिन्छ view प्लेटफर्म डिजाइनर प्रणालीमा HPS मा जडान भएका बाह्य उपकरणहरूको दर्ता नक्सा। संश्लेषणको क्रममा, .svd fileप्रणाली कन्सोल मास्टरहरूलाई देखिने दास इन्टरफेसहरूको लागि s.sof मा भण्डारण गरिन्छ। file डिबग खण्डमा। प्रणाली कन्सोलले यो खण्ड पढ्छ, जुन प्लेटफर्म डिजाइनरले दर्ता नक्सा जानकारीको लागि सोध्न सक्छ। प्रणाली दासहरूको लागि, प्लेटफर्म डिजाइनरले नामद्वारा दर्ताहरू पहुँच गर्न सक्छ।
एचडीएल files जसले संश्लेषण वा सिमुलेशनको लागि प्रत्येक सबमोड्युल वा चाइल्ड आईपी इन्स्ट्यान्टियट गर्छ।
सेटअप गर्न र सिमुलेशन चलाउनको लागि एउटा ModelSim*/QuestaSim* स्क्रिप्ट msim_setup.tcl समावेश गर्दछ।
सेटअप गर्न र VCS* सिमुलेशन चलाउनको लागि शेल स्क्रिप्ट vcs_setup.sh समावेश गर्दछ। एउटा शेल लिपि vcsmx_setup.sh र synopsys_sim.setup समावेश गर्दछ file VCS MX सिमुलेशन सेटअप र चलाउन।
शेल लिपि xcelium_setup.sh र अन्य सेटअप समावेश गर्दछ fileXcelium* सिमुलेशन सेटअप र चलाउनको लागि।
HDL समावेश गर्दछ fileआईपी सबमोड्युलहरूको लागि s।
प्रत्येक उत्पन्न चाइल्ड आईपी डाइरेक्टरीको लागि, प्लेटफर्म डिजाइनरले सिन्थ/ र सिम/ उप-निर्देशिकाहरू उत्पन्न गर्दछ।

३.४। Intel FPGA IP कोर सिमुलेट गर्दै
Intel Quartus प्राइम सफ्टवेयरले विशिष्ट EDA सिमुलेटरहरूमा IP कोर RTL सिमुलेशन समर्थन गर्दछ। आईपी जेनेरेसन वैकल्पिक रूपमा सिमुलेशन सिर्जना गर्दछ files, कार्यात्मक सिमुलेशन मोडेल सहित, कुनै पनि testbench (वा पूर्वample डिजाइन), र प्रत्येक IP कोरको लागि विक्रेता-विशेष सिम्युलेटर सेटअप स्क्रिप्टहरू। तपाईं कार्यात्मक सिमुलेशन मोडेल र कुनै पनि testbench वा पूर्व प्रयोग गर्न सक्नुहुन्छampअनुकरणको लागि डिजाइन। आईपी जेनेरेशन आउटपुटले कुनै पनि टेस्टबेन्च कम्पाइल र चलाउन लिपिहरू समावेश गर्न सक्छ। स्क्रिप्टहरूले तपाइँलाई तपाइँको आईपी कोर सिमुलेट गर्न आवश्यक सबै मोडेल वा पुस्तकालयहरू सूचीबद्ध गर्दछ।

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 16

प्रतिक्रिया पठाउनुहोस्

3. सुरु गर्दै 683074 | २०२२.०४.२८

Intel Quartus प्राइम सफ्टवेयरले धेरै सिमुलेटरहरूसँग एकीकरण प्रदान गर्दछ र तपाईंको आफ्नै स्क्रिप्टेड र अनुकूलन सिमुलेशन प्रवाहहरू सहित बहु सिमुलेशन प्रवाहहरूलाई समर्थन गर्दछ। तपाईंले जुन प्रवाह रोज्नुहुन्छ, IP कोर सिमुलेशनले निम्न चरणहरू समावेश गर्दछ:
1. IP HDL, testbench (वा पूर्वample डिजाइन), र सिम्युलेटर सेटअप स्क्रिप्ट files.
2. आफ्नो सिमुलेटर वातावरण र कुनै पनि सिमुलेशन स्क्रिप्टहरू सेट अप गर्नुहोस्।
3. सिमुलेशन मोडेल पुस्तकालयहरू कम्पाइल गर्नुहोस्।
4. आफ्नो सिम्युलेटर चलाउनुहोस्।

३.४.१। डिजाइन अनुकरण र प्रमाणीकरण

पूर्वनिर्धारित रूपमा, प्यारामिटर सम्पादकले Intel FPGA IP मोडेलहरू र सिमुलेशन मोडेल लाइब्रेरीलाई कम्पाइल गर्न, विस्तृत गर्न र सिमुलेट गर्न आदेशहरू समावेश गर्ने सिम्युलेटर-विशिष्ट स्क्रिप्टहरू उत्पन्न गर्दछ। files तपाईं आफ्नो सिमुलेशन testbench लिपि मा आदेश प्रतिलिपि गर्न सक्नुहुन्छ, वा तिनीहरूलाई सम्पादन गर्नुहोस् files कम्पाइलिङ, विस्तार, र आफ्नो डिजाइन र testbench सिमुलेट गर्न आदेशहरू थप्न।

तालिका १०. Intel FPGA IP कोर सिमुलेशन लिपिहरू

सिमुलेटर

File निर्देशिका

मोडल सिम

_सिम/संरक्षक

Questa सिम

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

एक्सेलियम

_sim/xcelium

स्क्रिप्ट msim_setup.tcl (७)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

३.५ अन्य EDA उपकरणहरूमा आईपी कोरहरू सिन्थेसाइज गर्दै
वैकल्पिक रूपमा, Intel FPGA IP कोरहरू समावेश गर्ने डिजाइनलाई संश्लेषण गर्न अर्को समर्थित EDA उपकरण प्रयोग गर्नुहोस्। जब तपाइँ IP कोर संश्लेषण उत्पन्न गर्नुहुन्छ files तेस्रो-पक्ष EDA संश्लेषण उपकरणहरूसँग प्रयोगको लागि, तपाईंले क्षेत्र र समय अनुमान नेटलिस्ट सिर्जना गर्न सक्नुहुन्छ। जेनेरेशन सक्षम गर्नको लागि, तपाइँको IP भिन्नता अनुकूलन गर्दा तेस्रो-पक्ष EDA संश्लेषण उपकरणहरूको लागि समय र स्रोत अनुमानहरू सिर्जना गर्नुहोस् सक्रिय गर्नुहोस्।
क्षेत्र र समय अनुमान नेटलिस्टले IP कोर जडान र वास्तुकलाको वर्णन गर्दछ, तर वास्तविक कार्यक्षमता बारे विवरणहरू समावेश गर्दैन। यो जानकारीले केहि तेस्रो-पक्ष संश्लेषण उपकरणहरूलाई राम्रो रिपोर्ट क्षेत्र र समय अनुमान गर्न सक्षम बनाउँछ। थप रूपमा, संश्लेषण उपकरणहरूले समय-संचालित अप्टिमाइजेसनहरू प्राप्त गर्न र परिणामहरूको गुणस्तर सुधार गर्न समय जानकारी प्रयोग गर्न सक्छ।
इंटेल क्वार्टस प्राइम सफ्टवेयरले उत्पन्न गर्दछ _syn.v नेटलिस्ट file Verilog HDL ढाँचामा, आउटपुटको पर्वाह नगरी file तपाईंले निर्दिष्ट गर्नुभएको ढाँचा। यदि तपाइँ संश्लेषणको लागि यो नेटलिस्ट प्रयोग गर्नुहुन्छ भने, तपाइँले IP कोर र्यापर समावेश गर्नुपर्छ file v वा तपाईंको Intel Quartus Prime परियोजनामा .vhd।

(७) यदि तपाईंले EDA उपकरण विकल्प सेटअप गर्नुभएन भने- जसले तपाईंलाई Intel Quartus प्राइम सफ्टवेयरबाट तेस्रो-पक्ष EDA सिमुलेटरहरू सुरु गर्न सक्षम बनाउँछ- यो स्क्रिप्ट मोडेलसिम वा QuestaSim सिम्युलेटर Tcl कन्सोलमा चलाउनुहोस् (इन्टेल क्वार्टस प्राइम सफ्टवेयरमा होइन। Tcl कन्सोल) कुनै त्रुटिहरूबाट बच्न।

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 17

3. सुरु गर्दै 683074 | २०२२.०४.२८
३.६। पूर्ण डिजाइन कम्पाइल गर्दै
तपाइँ तपाइँको डिजाईन कम्पाइल गर्न Intel Quartus Prime Pro Edition सफ्टवेयरको प्रोसेसिङ मेनुमा स्टार्ट कम्पाइलेशन आदेश प्रयोग गर्न सक्नुहुन्छ।

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 18

प्रतिक्रिया पठाउनुहोस्

६८३७१९ | 683074 प्रतिक्रिया पठाउनुहोस्

4. कार्यात्मक विवरण

चित्र १।

F-Tile Serial Lite IV Intel FPGA IP मा MAC र इथरनेट PCS समावेश छ। MAC ले MII इन्टरफेसहरू मार्फत अनुकूलन PCS सँग सञ्चार गर्छ।

IP ले दुई मोडुलेशन मोडहरू समर्थन गर्दछ:
· PAM4 - चयनको लागि 1 देखि 12 संख्या सम्म लेनहरू प्रदान गर्दछ। IP ले PAM4 मोडुलेशन मोडमा प्रत्येक लेनको लागि सधैं दुई PCS च्यानलहरू इन्स्ट्यान्टियट गर्छ।
· NRZ - चयनको लागि 1 देखि 16 संख्या सम्म लेनहरू प्रदान गर्दछ।

प्रत्येक मोड्युलेसन मोडले दुई डेटा मोडहरूलाई समर्थन गर्दछ:
· आधारभूत मोड–यो एक शुद्ध स्ट्रिमिङ मोड हो जहाँ डेटा ब्यान्डविथ बढाउनको लागि स्टार्टअफ-प्याकेट, खाली चक्र, र प्याकेटको अन्त्य बिना पठाइन्छ। आईपीले पहिलो वैध डाटालाई फटको सुरुवातको रूपमा लिन्छ।

आधारभूत मोड डेटा स्थानान्तरण tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 दर्ता गरिएको

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

चित्र १।

· पूर्ण मोड - यो प्याकेट मोड डाटा स्थानान्तरण हो। यस मोडमा, आईपीले डिलिमिटरको रूपमा प्याकेटको सुरु र अन्त्यमा बर्स्ट र सिंक चक्र पठाउँछ।

पूर्ण मोड डेटा स्थानान्तरण tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

सम्बन्धित जानकारी · F-Tile Serial Lite IV Intel FPGA IP ओभरview पृष्ठ ६ मा · F-Tile Serial Lite IV Intel FPGA IP Design Exampले प्रयोगकर्ता गाइड

४.१। TX Datapath
TX डेटापाथले निम्न अवयवहरू समावेश गर्दछ: · MAC एडाप्टर · नियन्त्रण शब्द सम्मिलन ब्लक · CRC · MII एन्कोडर · PCS ब्लक · PMA ब्लक

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 20

प्रतिक्रिया पठाउनुहोस्

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८
चित्र 7. TX डाटापाथ

प्रयोगकर्ता तर्कबाट

TX MAC

Avalon स्ट्रिमिङ इन्टरफेस

MAC एडाप्टर

नियन्त्रण शब्द सम्मिलन

CRC

MII एन्कोडर

MII इन्टरफेस अनुकूलन PCS
PCS र PMA

TX सिरियल इन्टरफेस अन्य FPGA उपकरणमा

४.१.१। TX MAC एडाप्टर
TX MAC एडाप्टरले Avalon® स्ट्रिमिङ इन्टरफेस प्रयोग गरेर प्रयोगकर्ता तर्कमा डेटा प्रसारण नियन्त्रण गर्दछ। यो ब्लकले प्रयोगकर्ता-परिभाषित सूचना प्रसारण र प्रवाह नियन्त्रण समर्थन गर्दछ।

प्रयोगकर्ता-परिभाषित जानकारी स्थानान्तरण

पूर्ण मोडमा, IP ले tx_is_usr_cmd संकेत प्रदान गर्दछ जुन तपाईंले प्रयोगकर्ता-परिभाषित जानकारी चक्र सुरु गर्न प्रयोग गर्न सक्नुहुन्छ जस्तै XOFF/XON प्रयोगकर्ता तर्कमा प्रसारण। तपाईँले यो संकेतलाई जोड दिएर प्रयोगकर्ता-परिभाषित सूचना प्रसारण चक्र प्रारम्भ गर्न सक्नुहुन्छ र tx_avs_data प्रयोग गरेर tx_avs_startofpacket र tx_avs_valid संकेतहरूको दावी सहित जानकारी स्थानान्तरण गर्न सक्नुहुन्छ। त्यसपछि ब्लकले दुई चक्रका लागि tx_avs_ready लाई डिसर्ट गर्छ।

नोट:

प्रयोगकर्ता-परिभाषित जानकारी सुविधा पूर्ण मोडमा मात्र उपलब्ध छ।

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 21

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

चित्र १।

प्रवाह नियन्त्रण

त्यहाँ सर्तहरू छन् जहाँ TX MAC प्रयोगकर्ता तर्कबाट डेटा प्राप्त गर्न तयार छैन जस्तै लिङ्क पुन: पङ्क्तिबद्ध प्रक्रियाको समयमा वा जब प्रयोगकर्ता तर्कबाट प्रसारणको लागि कुनै डाटा उपलब्ध छैन। यी सर्तहरूको कारणले डेटा हानिबाट बच्नको लागि, IP ले प्रयोगकर्ता तर्कबाट डेटा प्रवाह नियन्त्रण गर्न tx_avs_ready संकेत प्रयोग गर्दछ। निम्न सर्तहरू देखा पर्दा IP ले सङ्केतलाई डेसर्ट गर्छ:
· जब tx_avs_startofpacket माथी गरिएको छ, tx_avs_ready लाई एक घडी चक्रको लागि हटाइन्छ।
· जब tx_avs_endofpacket माथी गरिन्छ, tx_avs_ready लाई एक घडी चक्रको लागि हटाइन्छ।
· जब कुनै पनि जोडा CWs मा जोडिएको छ tx_avs_ready दुई घडी चक्रका लागि deasserted छ।
· जब अनुकूलन PCS इन्टरफेसमा RS-FEC पङ्क्तिबद्धता मार्कर सम्मिलन हुन्छ, tx_avs_ready चार घडी चक्रहरूको लागि deasserted हुन्छ।
· PAM17 मोडुलेशन मोडमा प्रत्येक 4 इथरनेट कोर घडी चक्रहरू र NRZ मोडुलेशन मोडमा प्रत्येक 33 इथरनेट कोर घडी चक्रहरू। tx_avs_ready एक घडी चक्रको लागि बन्द गरिएको छ।
· जब प्रयोगकर्ता तर्कले कुनै डाटा ट्रान्समिसनको बेला tx_avs_valid deasserts।

निम्न समय रेखाचित्रहरू पूर्व हुन्ampडाटा प्रवाह नियन्त्रणको लागि tx_avs_ready प्रयोग गरेर TX MAC एडाप्टरको लेस।

tx_avs_valid Deassertion र START/END जोडी CWs सँग प्रवाह नियन्त्रण

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

मान्य सिग्नल डेसर्टहरू

D5 D6

tx_avs_ready tx_avs_startofpacket

END-STRT CW सम्मिलित गर्न दुई चक्रका लागि तयार सिग्नल डेसर्टहरू

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 खाली D4

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 22

प्रतिक्रिया पठाउनुहोस्

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

चित्र १।

पङ्क्तिबद्ध मार्कर सम्मिलनको साथ प्रवाह नियन्त्रण
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d [६३:०]

DN-1 XNUMX XNUMX ०XNUMX

DN+1

i_sl_tx_mii_c [७:०]

८x४०

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

चित्र १।

START/END जोडी CWs को साथ प्रवाह नियन्त्रण पङ्क्तिबद्ध मार्कर सम्मिलनसँग मेल खान्छ

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

१३०० ५५६ ८१६

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_डेटा

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d [६३:०]

DN-1 XNUMX XNUMX ०XNUMX

STRT D0 अन्त्य गर्नुहोस्

i_sl_tx_mii_c [७:०]

८x४०

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

४.१.२। नियन्त्रण शब्द (CW) सम्मिलन
F-Tile Serial Lite IV Intel FPGA IP ले प्रयोगकर्ता तर्कबाट इनपुट संकेतहरूको आधारमा CWs निर्माण गर्छ। CWs ले PCS ब्लकमा प्याकेट डिलिमिटरहरू, प्रसारण स्थिति जानकारी वा प्रयोगकर्ता डेटा संकेत गर्दछ र तिनीहरू XGMII नियन्त्रण कोडहरूबाट व्युत्पन्न हुन्छन्।
निम्न तालिकाले समर्थित CWs को विवरण देखाउँछ:

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 23

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

तालिका १।
पङ्क्तिबद्ध गर्न सुरु गर्नुहोस्

समर्थित CWs को विवरण

शब्दहरूको संख्या (1 शब्द

= ६४ बिट)

हो

EMPTY_CYC

हो

IDLE

छैन

डाटा

हो

इन-ब्यान्ड

विवरण
डाटा डिलिमिटरको सुरुवात। डेटा परिसीमकको अन्त्य। RX पङ्क्तिबद्धताको लागि नियन्त्रण शब्द (CW)। डाटा स्थानान्तरणमा खाली चक्र। IDLE (ब्यान्ड बाहिर)। पेलोड।

तालिका १२. CW क्षेत्र विवरण
क्षेत्र RSVD num_valid_bytes_eob
खाली eop sop seop पङ्क्तिबद्ध CRC32 usr

विवरण
आरक्षित क्षेत्र। भविष्यको विस्तारको लागि प्रयोग गर्न सकिन्छ। ० मा बाँधिएको छ।
अन्तिम शब्दमा मान्य बाइटहरूको सङ्ख्या (६४-बिट)। यो 64 बिट मान हो। · 3'b3: 000 बाइट्स · 8'b3: 001 बाइट · 1'b3: 010 बाइट्स · 2'b3: 011 बाइट्स · 3'b3: 100 बाइट्स · 4'b3: 101 बाइट्स · 5'b3: 110 बाइट्स · 6'b3: 111 बाइट
बर्स्टको अन्त्यमा गैर-वैध शब्दहरूको संख्या।
RX Avalon स्ट्रिमिङ इन्टरफेसलाई अन्त-अफ-प्याकेट संकेत जोड्नको लागि संकेत गर्दछ।
आरएक्स एभालोन स्ट्रिमिङ इन्टरफेसलाई स्टार्ट-अफ-प्याकेट संकेत जोड्न संकेत गर्दछ।
स्टार्ट-अफ-प्याकेट र एउटै चक्रमा प्याकेटको अन्त्यमा जोड दिन RX Avalon स्ट्रिमिङ इन्टरफेसलाई संकेत गर्दछ।
RX पङ्क्तिबद्धता जाँच गर्नुहोस्।
गणना गरिएको CRC को मानहरू।
नियन्त्रण शब्द (CW) ले प्रयोगकर्ता-परिभाषित जानकारी समावेश गर्दछ भनेर संकेत गर्दछ।

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 24

प्रतिक्रिया पठाउनुहोस्

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

४.१.२.१। स्टार्ट अफ बर्स्ट CW

चित्र 11. स्टार्ट-अफ-बर्स्ट CW ढाँचा

START

००:०५

RSVD

००:०५

RSVD

००:०५

RSVD

डाटा

39:32 31:24

RSVD RSVD

००:०५

sop usr align = 0 seop

००:०५

च्यानल

००:०५

'hFB(स्टार्ट)

नियन्त्रण 7:0

तालिका १।

पूर्ण मोडमा, तपाईँले tx_avs_startofpacket संकेत जोडेर START CW सम्मिलित गर्न सक्नुहुन्छ। जब तपाइँ tx_avs_startofpacket संकेत मात्र जोड दिनुहुन्छ, sop बिट सेट हुन्छ। जब तपाइँ tx_avs_startofpacket र tx_avs_endofpacket संकेतहरू जोड दिनुहुन्छ, seop बिट सेट हुन्छ।

CW फिल्ड मानहरू स्टार्ट गर्नुहोस्
फिल्ड सोप/सेओप
usr (8)
पङ्क्तिबद्ध

मूल्य

tx_is_usr_cmd संकेतमा निर्भर गर्दै:

1: जब tx_is_usr_cmd = 1

0: जब tx_is_usr_cmd = 0

आधारभूत मोडमा, MAC ले रिसेट रद्द गरेपछि START CW पठाउँछ। यदि कुनै डाटा उपलब्ध छैन भने, MAC ले END र START CWs सँग जोडिएको EMPTY_CYC लगातार पठाउँछ जबसम्म तपाइँ डाटा पठाउन सुरु गर्नुहुन्न।

४.१.२.२। फटको अन्त्य CW

चित्र १२. एन्ड अफ बर्स्ट CW ढाँचा

END

००:०५

'hFD

००:०५

CRC32 [31:24]

००:०५

CRC32 [23:16]

डाटा 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

००:०५

RSVD

खाली

००:०५

RSVD

num_valid_bytes_eob

नियन्त्रण

००:०५

(८) यो पूर्ण मोडमा मात्र समर्थित छ।
प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 25

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

तालिका १।

MAC ले END CW घुसाउँछ जब tx_avs_endofpacket माथी हुन्छ। END CW ले अन्तिम डेटा शब्द र CRC जानकारीमा मान्य बाइटहरूको संख्या समावेश गर्दछ।

CRC मान START CW र END CW अघिको डेटा शब्द बीचको डेटाको लागि 32-bit CRC परिणाम हो।

निम्न तालिकाले END CW मा फिल्डहरूको मानहरू देखाउँछ।

END CW फिल्ड मानहरू
क्षेत्र eop CRC32 num_valid_bytes_eob

मान १
CRC32 गणना गरिएको मान। अन्तिम डेटा शब्दमा मान्य बाइटहरूको संख्या।

४.१.२.३। पङ्क्तिबद्ध जोडी CW

चित्र 13. पङ्क्तिबद्ध जोडी CW ढाँचा

START/END सँग CW जोडी पङ्क्तिबद्ध गर्नुहोस्

64+8bits XGMII इन्टरफेस

START

००:०५

RSVD

००:०५

RSVD

००:०५

RSVD

डाटा

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

००:०५

RSVD

००:०५

'hFB

नियन्त्रण 7:0

64+8bits XGMII इन्टरफेस

END

००:०५

'hFD

००:०५

RSVD

००:०५

RSVD

डाटा

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

००:०५

RSVD

००:०५

RSVD

नियन्त्रण 7:0

ALIGN CW START/END वा END/START CWs सँग जोडिएको CW हो। तपाईँ tx_link_reinit संकेतलाई जोड दिएर, पङ्क्तिबद्ध अवधि काउन्टर सेट गरेर, वा रिसेट प्रारम्भ गरेर ALIGN जोडी CW सम्मिलित गर्न सक्नुहुन्छ। जब ALIGN जोडी CW सम्मिलित हुन्छ, सबै लेनहरूमा डेटा पङ्क्तिबद्धता जाँच गर्न रिसीभर पङ्क्तिबद्ध ब्लक सुरु गर्न पङ्क्तिबद्ध क्षेत्र 1 मा सेट गरिएको छ।

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 26

प्रतिक्रिया पठाउनुहोस्

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

तालिका १।

CW फिल्ड मानहरू पङ्क्तिबद्ध गर्नुहोस्
क्षेत्र पङ्क्तिबद्ध
eop sop usr seop

मान 1 0 0 0 0 XNUMX XNUMX ११ XNUMX

४.१.२.४। खाली-चक्र CW

चित्र 14. खाली-चक्र CW ढाँचा

END/START सँग EMPTY_CYC जोडा

64+8bits XGMII इन्टरफेस

END

००:०५

'hFD

००:०५

RSVD

००:०५

RSVD

डाटा

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

००:०५

RSVD

००:०५

RSVD

नियन्त्रण 7:0

64+8bits XGMII इन्टरफेस

START

००:०५

RSVD

००:०५

RSVD

००:०५

RSVD

डाटा

39:32 31:24

RSVD RSVD

००:०५

sop=0 usr=0 align=0 seop=0

००:०५

RSVD

००:०५

'hFB

नियन्त्रण 7:0

तालिका १।

जब तपाइँ बर्स्टको समयमा दुई घडी चक्रका लागि tx_avs_valid डिसर्ट गर्नुहुन्छ, MAC ले END/START CWs सँग जोडिएको EMPTY_CYC CW सम्मिलित गर्दछ। तपाईंले यो CW प्रयोग गर्न सक्नुहुन्छ जब त्यहाँ प्रसारणको लागि कुनै डाटा उपलब्ध छैन।

जब तपाइँ एक चक्रको लागि tx_avs_valid deassert गर्नुहुन्छ, IP deasserts tx_avs_valid tx_avs_valid deassertion को एक जोडी END/START CWs उत्पन्न गर्नको लागि।

EMPTY_CYC CW क्षेत्र मानहरू
क्षेत्र पङ्क्तिबद्ध
eop

मान ० १

जारी…

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 27

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

फिल्ड sop usr seop

मान 0 0०० 0

४.१.२.५। निष्क्रिय CW

चित्र 15. निष्क्रिय CW ढाँचा

IDLE CW

००:०५

'h07

००:०५

'h07

००:०५

'h07

डाटा

39:32 31:24

'h07' h07

००:०५

'h07

००:०५

'h07

००:०५

'h07

नियन्त्रण 7:0

MAC ले IDLE CW घुसाउनुहोस् जब त्यहाँ कुनै प्रसारण छैन। यस अवधिमा, tx_avs_valid संकेत कम छ।
एक बर्स्ट स्थानान्तरण पूरा भएपछि वा प्रसारण निष्क्रिय अवस्थामा हुँदा तपाईंले IDLE CW प्रयोग गर्न सक्नुहुन्छ।

४.१.२.६। डाटा शब्द

डाटा शब्द प्याकेटको पेलोड हो। XGMII नियन्त्रण बिटहरू सबै डेटा शब्द ढाँचामा ० मा सेट गरिएका छन्।

चित्र 16. डाटा शब्द ढाँचा

64+8 बिट XGMII इन्टरफेस

डाटा शब्द

००:०५

प्रयोगकर्ता डाटा 7

००:०५

प्रयोगकर्ता डाटा 6

००:०५

प्रयोगकर्ता डाटा 5

डाटा

39:32 31:24

प्रयोगकर्ता डेटा 4 प्रयोगकर्ता डेटा 3

००:०५

प्रयोगकर्ता डाटा 2

००:०५

प्रयोगकर्ता डाटा 1

००:०५

प्रयोगकर्ता डाटा 0

नियन्त्रण 7:0

४.१.३। TX CRC
तपाईंले IP प्यारामिटर सम्पादकमा सक्षम CRC प्यारामिटर प्रयोग गरेर TX CRC ब्लक सक्षम गर्न सक्नुहुन्छ। यो सुविधा आधारभूत र पूर्ण दुवै मोडहरूमा समर्थित छ।

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 28

प्रतिक्रिया पठाउनुहोस्

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

MAC ले END CW मा tx_avs_endofpacket संकेत जोडेर CRC मान थप्छ। BASIC मोडमा, END CW सँग जोडिएको ALIGN CW मा मान्य CRC फिल्ड समावेश हुन्छ।
TX CRC ब्लक इन्टरफेस TX नियन्त्रण शब्द सम्मिलन र TX MII एन्कोड ब्लकसँग। TX CRC ब्लकले START CW देखि END CW सम्मको 64-बिट मान प्रति-चक्र डेटाको लागि CRC मान गणना गर्दछ।
तपाईंले CRC त्रुटिहरू सिर्जना गर्नको लागि एक विशेष लेनमा जानाजानी डाटा भ्रष्ट गर्न crc_error_inject संकेतलाई जोड दिन सक्नुहुन्छ।

४.१.४। TX MII एन्कोडर

TX MII एन्कोडरले MAC बाट TX PCS मा प्याकेट प्रसारण ह्यान्डल गर्छ।

निम्न चित्रले PAM8 मोडुलेशन मोडमा 4-बिट MII बसमा डेटा ढाँचा देखाउँछ। START र END CW प्रत्येक दुई MII लेनहरूमा एक पटक देखा पर्दछ।

चित्र 17. PAM4 मोड्युलेसन मोड MII डाटा ढाँचा

साइकल १

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

निम्न चित्रले NRZ मोडुलेशन मोडमा 8-बिट MII बसमा डेटा ढाँचा देखाउँछ। START र END CW प्रत्येक MII लेनहरूमा देखा पर्दछ।

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 29

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

चित्र 18. NRZ मोड्युलेसन मोड MII डाटा ढाँचा

साइकल १

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

४.१.५। TX PCS र PMA
F-Tile Serial Lite IV Intel FPGA IP ले F-टाइल ट्रान्सीभरलाई इथरनेट PCS मोडमा कन्फिगर गर्छ।

४.२। RX डाटापाथ
RX डाटापाथले निम्न अवयवहरू समावेश गर्दछ: · PMA ब्लक · PCS ब्लक · MII डिकोडर · CRC · डेस्क्यू ब्लक · नियन्त्रण शब्द हटाउने ब्लक

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 30

प्रतिक्रिया पठाउनुहोस्

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८
चित्र 19. RX डाटापाथ

प्रयोगकर्ता तर्क Avalon स्ट्रिमिङ इन्टरफेस गर्न
RX MAC
शब्द हटाउने नियन्त्रण
डेस्क्यू

CRC

MII डिकोडर

MII इन्टरफेस अनुकूलन PCS
PCS र PMA

अन्य FPGA यन्त्रबाट RX सिरियल इन्टरफेस
४.२.१। RX PCS र PMA
F-Tile Serial Lite IV Intel FPGA IP ले F-टाइल ट्रान्सीभरलाई इथरनेट PCS मोडमा कन्फिगर गर्छ।
४.२.२। RX MII डिकोडर
यस ब्लकले आगमन डेटामा नियन्त्रण शब्द र पङ्क्तिबद्ध मार्करहरू समावेश छन् भने पहिचान गर्दछ। RX MII डिकोडरले 1-बिट वैध, 1-बिट मार्कर सूचक, 1bit नियन्त्रण सूचक, र 64-बिट डेटा प्रति लेनको रूपमा डेटा आउटपुट गर्दछ।
४.२.३। RX CRC
तपाईंले IP प्यारामिटर सम्पादकमा सक्षम CRC प्यारामिटर प्रयोग गरेर TX CRC ब्लक सक्षम गर्न सक्नुहुन्छ। यो सुविधा आधारभूत र पूर्ण दुवै मोडहरूमा समर्थित छ। RX CRC ब्लक इन्टरफेस RX नियन्त्रण शब्द हटाउने र RX MII डिकोडर ब्लकहरूसँग। CRC त्रुटि हुँदा IP ले rx_crc_error संकेत दाबी गर्छ।

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 31

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८
IP ले प्रत्येक नयाँ बर्स्टमा rx_crc_error लाई डिसर्ट गर्दछ। यो प्रयोगकर्ता तर्क त्रुटि ह्यान्डलिंगको लागि प्रयोगकर्ता तर्कको लागि आउटपुट हो।
४.२.४। RX डेस्क्यू
RX deskew ब्लकले प्रत्येक लेनको लागि पङ्क्तिबद्ध मार्करहरू पत्ता लगाउँछ र RX CW हटाउने ब्लकमा पठाउनु अघि डेटालाई पुन: पङ्क्तिबद्ध गर्दछ।
तपाईले IP कोरलाई प्रत्येक लेनको लागि डेटा स्वचालित रूपमा पङ्क्तिबद्ध गर्न अनुमति दिन छनौट गर्न सक्नुहुन्छ जब एक पङ्क्तिबद्ध त्रुटि आईपी प्यारामिटर सम्पादकमा स्वत: पङ्क्तिबद्ध प्यारामिटर सक्षम पार्नुहोस्। यदि तपाईंले स्वचालित पङ्क्तिबद्धता सुविधा असक्षम गर्नुभयो भने, IP कोरले पङ्क्तिबद्ध त्रुटि संकेत गर्न rx_error संकेतलाई जोड दिन्छ। लेन पङ्क्तिबद्धता त्रुटि देखा पर्दा लेन पङ्क्तिबद्धता प्रक्रिया प्रारम्भ गर्न तपाईंले rx_link_reinit दाबी गर्नुपर्छ।
RX डेस्क्यूले राज्य मेसिनमा आधारित पङ्क्तिबद्ध मार्करहरू पत्ता लगाउँदछ। निम्न रेखाचित्रले RX डेस्क्यू ब्लकमा राज्यहरू देखाउँछ।

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 32

प्रतिक्रिया पठाउनुहोस्

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

चित्र १।

RX Deskew लेन पङ्क्तिबद्ध राज्य मेसिन अटो अलाइनमेन्ट सक्षम फ्लो चार्टको साथ
सुरु गर्नुहोस्

IDLE

रिसेट = 1 हो होइन

सबै PCS

छैन

लेन तयार छ?

हो

पर्खनुहोस्

सबै सिंक मार्करहरू नं
पत्ता लाग्यो?
हो
ALIGN

छैन
हो टाइमआउट?

हो
पङ्क्तिबद्धता हरायो?
कुनै अन्त्य छैन

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 33

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

चित्र १।

RX Deskew लेन पङ्क्तिबद्ध राज्य मेसिन अटो अलाइनमेन्ट असक्षम गरिएको फ्लो चार्टको साथ
सुरु गर्नुहोस्

IDLE

रिसेट = 1 हो होइन

सबै PCS

छैन

लेन तयार छ?

हो

हो
rx_link_reinit = 1
कुनै त्रुटि छैन

होइन हो टाइमआउट?

पर्खनुहोस्
सबै सिंक मार्करहरू छैनन्
पत्ता लाग्यो?
हो ALIGN

हो
पङ्क्तिबद्धता हरायो?
छैन
अन्त्य
1. पङ्क्तिबद्ध प्रक्रिया IDLE अवस्थाबाट सुरु हुन्छ। सबै PCS लेनहरू तयार हुँदा र rx_link_reinit deasserted भएपछि ब्लक WAIT स्थितिमा सर्छ।
2. WAIT स्थितिमा, ब्लकले सबै पत्ता लगाइएका मार्करहरू एउटै चक्र भित्र दाबी गरिएको जाँच गर्दछ। यदि यो अवस्था सत्य हो भने, ब्लक पङ्क्तिबद्ध अवस्थामा सर्छ।
3. जब ब्लक पङ्क्तिबद्ध अवस्थामा छ, यसले लेनहरू पङ्क्तिबद्ध भएको संकेत गर्दछ। यस अवस्थामा, ब्लकले लेन पङ्क्तिबद्धता निगरानी गर्न जारी राख्छ र जाँच गर्दछ कि सबै मार्करहरू एउटै चक्र भित्र छन्। यदि एउटै चक्रमा कम्तिमा एउटा मार्कर अवस्थित छैन र स्वत: पङ्क्तिबद्धता सक्षम पारामिटर सेट गरिएको छ भने, ब्लक जान्छ

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 34

प्रतिक्रिया पठाउनुहोस्

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

पङ्क्तिबद्ध प्रक्रिया पुन: प्रारम्भ गर्न IDLE स्थिति। यदि स्वत: पङ्क्तिबद्ध सक्षम गर्नुहोस् सेट गरिएको छैन र कम्तिमा एक मार्कर उही चक्रमा उपस्थित छैन भने, ब्लक ERROR स्थितिमा जान्छ र लेन पङ्क्तिबद्धता प्रक्रिया प्रारम्भ गर्न rx_link_reinit संकेतलाई जोड दिन प्रयोगकर्ता तर्कको लागि पर्खन्छ।

चित्र 22. स्वचालित पङ्क्तिबद्धता सक्षम rx_core_clk सक्षमसँग लेन पुन: संरेखण

rx_link_up

rx_link_reinit

र_सबै_मार्करहरू

Deskew राज्य

ALGNED

IDLE

पर्खनुहोस्

ALGNED

AUTO_ALIGN = १

चित्र 23. स्वत: पङ्क्तिबद्धता असक्षम rx_core_clk सक्षमसँग लेन पुन: संरेखण

rx_link_up

rx_link_reinit

र_सबै_मार्करहरू

Deskew राज्य

ALGNED

त्रुटि

IDLE

पर्खनुहोस्

ALGNED

AUTO_ALIGN = १
४.२.५। RX CW हटाउने
यो ब्लकले CWs लाई डिकोड गर्छ र CWs हटाएपछि Avalon स्ट्रिमिङ इन्टरफेस प्रयोग गरेर प्रयोगकर्ता तर्कमा डेटा पठाउँछ।
जब त्यहाँ कुनै मान्य डाटा उपलब्ध छैन, RX CW हटाउने ब्लकले rx_avs_valid संकेतलाई डेसर्ट गर्दछ।
FULL मोडमा, यदि प्रयोगकर्ता बिट सेट गरिएको छ भने, यो ब्लकले rx_is_usr_cmd सङ्केतलाई जोड दिन्छ र पहिलो घडी चक्रमा डेटा प्रयोगकर्ता-परिभाषित जानकारी वा आदेशको रूपमा प्रयोग गरिन्छ।
जब rx_avs_ready deasserts र rx_avs_valid asserts, RX CW हटाउने ब्लकले प्रयोगकर्ता तर्कमा त्रुटि अवस्था उत्पन्न गर्छ।
यस ब्लकसँग सम्बन्धित Avalon स्ट्रिमिङ संकेतहरू निम्नानुसार छन्: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 35

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (पूर्ण मोडमा मात्र उपलब्ध)
४.३। एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी घडी वास्तुकला
F-Tile Serial Lite IV Intel FPGA IP मा चार घडी इनपुटहरू छन् जसले विभिन्न ब्लकहरूमा घडीहरू उत्पन्न गर्दछ: · ट्रान्सीभर सन्दर्भ घडी (xcvr_ref_clk) - बाह्य घडीबाट घडी इनपुट गर्नुहोस्
चिप्स वा ओसिलेटरहरू जसले TX MAC, RX MAC, र TX र RX अनुकूलन PCS ब्लकहरूको लागि घडीहरू उत्पन्न गर्दछ। समर्थित आवृत्ति दायराका लागि प्यारामिटरहरू हेर्नुहोस्। · TX कोर घडी (tx_core_clk) - यो घडी ट्रान्ससिभरबाट व्युत्पन्न गरिएको हो PLL TX MAC को लागि प्रयोग गरिन्छ। यो घडी TX प्रयोगकर्ता तर्कमा जडान गर्न F-टाइल ट्रान्सीभरबाट आउटपुट घडी पनि हो। · RX कोर घडी (rx_core_clk) - यो घडी ट्रान्ससिभरबाट लिइएको हो PLL RX डेस्क्यू FIFO र RX MAC को लागि प्रयोग गरिन्छ। यो घडी पनि RX प्रयोगकर्ता तर्कमा जडान गर्न F-टाइल ट्रान्सीभरबाट आउटपुट घडी हो। · ट्रान्सीभर पुन: कन्फिगरेसन इन्टरफेसका लागि घडी (reconfig_clk) - बाह्य घडी सर्किटहरू वा ओसिलेटरहरूबाट इनपुट घडी जसले TX र RX डेटापाथहरूमा F-टाइल ट्रान्सीभर पुन: कन्फिगरेसन इन्टरफेसका लागि घडीहरू उत्पन्न गर्दछ। घडी आवृत्ति 100 देखि 162 मेगाहर्ट्ज छ।
निम्न ब्लक रेखाचित्रले F-Tile Serial Lite IV Intel FPGA IP घडी डोमेनहरू र IP भित्र जडानहरू देखाउँछ।

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 36

प्रतिक्रिया पठाउनुहोस्

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

चित्र १।

एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी घडी वास्तुकला

ओसिलेटर

FPGA1
F-Tile Serial Lite IV Intel FPGA IP ट्रान्सीभर पुन: कन्फिगरेसन इन्टरफेस घडी
(reconfig_clk)

tx_core_clkout (प्रयोगकर्ता तर्कमा जडान गर्नुहोस्)

tx_core_clk = clk_pll_div64 [mid_ch]

FPGA2

एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी

ट्रान्सीभर पुन: कन्फिगरेसन इन्टरफेस घडी

(reconfig_clk)

ओसिलेटर

rx_core_clk = clk_pll_div64 [mid_ch]

rx_core_clkout (प्रयोगकर्ता तर्कमा जडान गर्नुहोस्)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon स्ट्रिमिङ इन्टरफेस TX डाटा
TX MAC

serial_link[n-1:0]

डेस्क्यू

फिफो

Avalon स्ट्रिमिङ इन्टरफेस RX डाटा RX MAC

Avalon स्ट्रिमिङ इन्टरफेस RX डाटा
RX MAC

डेस्क्यू फिफो

rx_core_clkout (प्रयोगकर्ता तर्कमा जडान गर्नुहोस्)

rx_core_clk = clk_pll_div64 [mid_ch]

अनुकूलन PCS

serial_link[n-1:0]

TX MAC

Avalon स्ट्रिमिङ इन्टरफेस TX डाटा

tx_core_clk = clk_pll_div64 [mid_ch]

tx_core_clkout (प्रयोगकर्ता तर्कमा जडान गर्नुहोस्)

ट्रान्सीभर रेफ घडी (xcvr_ref_clk)
ट्रान्सीभर रेफ घडी (xcvr_ref_clk)

ओसिलेटर*

पौराणिक कथा

FPGA उपकरण
TX कोर घडी डोमेन
RX कोर घडी डोमेन
ट्रान्सीभर सन्दर्भ घडी डोमेन बाह्य उपकरण डेटा संकेतहरू

४.४। रिसेट र लिङ्क प्रारम्भिकरण
MAC, F-tile Hard IP, र पुन: कन्फिगरेसन ब्लकहरूमा फरक रिसेट संकेतहरू छन्: · TX र RX MAC ब्लकहरूले tx_core_rst_n र rx_core_rst_n रिसेट संकेतहरू प्रयोग गर्छन्। · tx_pcs_fec_phy_reset_n र rx_pcs_fec_phy_reset_n रिसेट सिग्नल ड्राइव
F-tile हार्ड IP रिसेट गर्न सफ्ट रिसेट नियन्त्रक। · पुन: कन्फिगरेसन ब्लकले reconfig_reset रिसेट संकेत प्रयोग गर्दछ।

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 37

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

चित्र 25. वास्तुकला रिसेट गर्नुहोस्
Avalon स्ट्रिमिङ इन्टरफेस TX डाटा
MAC
Avalon Streaming SYNC इन्टरफेस RX डाटा

FPGA F-टाइल सीरियल लाइट IV इंटेल FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-टाइल हार्ड आईपी

TX सिरियल डाटा RX सिरियल डाटा

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

तर्क पुनःसेट गर्नुहोस्
सम्बन्धित जानकारी · पृष्ठ 51 मा दिशानिर्देशहरू रिसेट गर्नुहोस् · F-Tile Serial Lite IV Intel FPGA IP Design Exampले प्रयोगकर्ता गाइड
४.४.१। TX रिसेट र प्रारम्भिक अनुक्रम
F-Tile Serial Lite IV Intel FPGA IP को लागि TX रिसेट अनुक्रम निम्नानुसार छ: 1. assert tx_pcs_fec_phy_reset_n, tx_core_rst_n, र reconfig_reset
F-tile हार्ड आईपी, MAC, र पुन: कन्फिगरेसन ब्लकहरू रिसेट गर्न एकै साथ। ब्लकहरू ठीकसँग रिसेट भएको सुनिश्चित गर्न tx_pcs_fec_phy_reset_n र tx_reset_ack को प्रतीक्षा पछि पुन: कन्फिगरेसन रिसेट गर्नुहोस्। 2. TX PHY प्रसारणको लागि तयार छ भनेर संकेत गर्नको लागि, tx_pcs_fec_phy_reset_n रिसेट जारी भएपछि IP ले phy_tx_lanes_stable, tx_pll_locked, र phy_ehip_ready संकेतहरू दाबी गर्छ। 3. phy_ehip_ready सिग्नल उच्च भएपछि tx_core_rst_n सिग्नल डेसर्ट हुन्छ। 4. MAC रिसेट नभएपछि IP ले MII इन्टरफेसमा IDLE क्यारेक्टरहरू प्रसारण गर्न थाल्छ। TX लेन पङ्क्तिबद्धता र स्किइङको लागि कुनै आवश्यकता छैन किनभने सबै लेनहरूले एउटै घडी प्रयोग गर्छन्। 5. IDLE क्यारेक्टरहरू प्रसारण गर्दा, MAC ले tx_link_up संकेतलाई जोड दिन्छ। 6. त्यसपछि MAC ले एक निश्चित अन्तरालमा START/END वा END/START CW सँग जोडिएको ALIGN लाई जडान गरिएको रिसीभरको लेन पङ्क्तिबद्धता प्रक्रिया प्रारम्भ गर्न थाल्छ।

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 38

प्रतिक्रिया पठाउनुहोस्

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

चित्र १।

TX रिसेट र प्रारम्भिक समय रेखाचित्र
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
१३०० ५५६ ८१६

४.४.२। RX रिसेट र प्रारम्भिक अनुक्रम
F-Tile Serial Lite IV Intel FPGA IP को लागि RX रिसेट अनुक्रम निम्नानुसार छ:
1. F-tile हार्ड IP, MAC, र पुन: कन्फिगरेसन ब्लकहरू रिसेट गर्नको लागि rx_pcs_fec_phy_reset_n, rx_core_rst_n, र reconfig_reset लाई एकै साथमा जोड्नुहोस्। rx_pcs_fec_phy_reset_n रिलीज गर्नुहोस् र ब्लकहरू ठीकसँग रिसेट भएको सुनिश्चित गर्न rx_reset_ack को प्रतीक्षा पछि पुन: कन्फिगरेसन रिसेट गर्नुहोस्।
2. IP ले phy_rx_pcs_ready सिग्नललाई कस्टम PCS रिसेट रिलिज गरिसकेपछि, RX PHY प्रसारणको लागि तयार छ भनेर संकेत गर्दछ।
3. phy_rx_pcs_ready सिग्नल उच्च भएपछि rx_core_rst_n सिग्नल डेसर्ट हुन्छ।
4. RX MAC रिसेट रिलीज भएपछि र START/END वा END/START CW सँग जोडिएको ALIGN प्राप्त गरेपछि IP ले लेन पङ्क्तिबद्धता प्रक्रिया सुरु गर्छ।
5. सबै लेनहरूको लागि पङ्क्तिबद्धता पूरा भएपछि RX डेस्क्यू ब्लकले rx_link_up संकेतलाई जोड दिन्छ।
6. त्यसपछि IP ले RX लिङ्क डेटा रिसेप्शन सुरु गर्न तयार छ भनी संकेत गर्न प्रयोगकर्ता तर्कमा rx_link_up संकेतलाई जोड दिन्छ।

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 39

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८

चित्र 27. RX रिसेट र प्रारम्भिक समय रेखाचित्र
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

३५ ६७ ३५ ६७

१३०० ५५६ ८१६

6 7

४.५ लिङ्क दर र ब्यान्डविथ दक्षता गणना

F-Tile Serial Lite IV Intel FPGA IP ब्यान्डविथ दक्षता गणना निम्नानुसार छ:

ब्यान्डविड्थ दक्षता = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period - 2r_l4)

तालिका 17. ब्यान्डविथ दक्षता चर विवरण

चर

विवरण

raw_rate burst_size

यो सिरियल इन्टरफेस द्वारा प्राप्त बिट दर हो। raw_rate = SERDES चौडाइ * ट्रान्सीभर घडी आवृत्ति पूर्वample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
फट साइजको मान। औसत ब्यान्डविथ दक्षता गणना गर्न, सामान्य फट साइज मान प्रयोग गर्नुहोस्। अधिकतम दरको लागि, अधिकतम फट साइज मान प्रयोग गर्नुहोस्।

burst_size_ovhd

फट साइज ओभरहेड मान।
पूर्ण मोडमा, burst_size_ovhd मानले START र END जोडी CWs लाई जनाउँछ।
आधारभूत मोडमा, त्यहाँ कुनै burst_size_ovhd छैन किनभने त्यहाँ कुनै START र END जोडी CW हरू छैनन्।

align_marker_period

एक पङ्क्तिबद्ध मार्कर सम्मिलित भएको अवधिको मान। मूल्य संकलनको लागि 81920 घडी चक्र र द्रुत सिमुलेशनको लागि 1280 हो। यो मान PCS हार्ड तर्कबाट प्राप्त हुन्छ।

align_marker_width srl4_align_period

एक वैध पङ्क्तिबद्ध मार्कर संकेत उच्च राखिएको घडी चक्रहरूको संख्या।
दुई पङ्क्तिबद्ध मार्करहरू बीचको घडी चक्रहरूको सङ्ख्या। तपाईंले IP प्यारामिटर सम्पादकमा पङ्क्तिबद्ध अवधि प्यारामिटर प्रयोग गरेर यो मान सेट गर्न सक्नुहुन्छ।

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 40

प्रतिक्रिया पठाउनुहोस्

4. कार्यात्मक विवरण 683074 | २०२२.०४.२८
लिङ्क दर गणनाहरू निम्नानुसार छन्: प्रभावकारी दर = ब्यान्डविथ दक्षता * raw_rate तपाईंले निम्न समीकरणको साथ अधिकतम प्रयोगकर्ता घडी आवृत्ति प्राप्त गर्न सक्नुहुन्छ। अधिकतम प्रयोगकर्ता घडी फ्रिक्वेन्सी गणनाले निरन्तर डेटा स्ट्रिमिङलाई मान्दछ र प्रयोगकर्ता तर्कमा कुनै IDLE चक्र देखा पर्दैन। FIFO ओभरफ्लोबाट बच्नको लागि प्रयोगकर्ता तर्क FIFO डिजाइन गर्दा यो दर महत्त्वपूर्ण छ। अधिकतम प्रयोगकर्ता घडी आवृत्ति = प्रभावकारी दर / 64

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 41

६८३७१९ | 683074 प्रतिक्रिया पठाउनुहोस्

२ प्यारामिटरहरू

तालिका 18. F-Tile Serial Lite IV Intel FPGA IP प्यारामिटर विवरण

प्यारामिटर

मूल्य

पूर्वनिर्धारित

विवरण

सामान्य डिजाइन विकल्प

PMA मोड्युलेसन प्रकार

· PAM4 · NRZ

PAM4

PCS मोडुलेशन मोड चयन गर्नुहोस्।

PMA प्रकार

· FHT · FGT

FGT

ट्रान्सीभर प्रकार चयन गर्दछ।

PMA डाटा दर

· PAM4 मोडको लागि:
- FGT ट्रान्सीभर प्रकार: 20 Gbps 58 Gbps
- FHT ट्रान्सीभर प्रकार: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ मोडको लागि:
- FGT ट्रान्सीभर प्रकार: 10 Gbps 28.05 Gbps
- FHT ट्रान्सीभर प्रकार: 28.05 Gbps, 58 Gbps

५६.१ (FGT/FHT PAM56.1)
28.05 Gbps (FGT/FHT NRZ)

ट्रान्समिसन र अन्य ओभरहेडहरू समावेश गर्ने ट्रान्ससिभरको आउटपुटमा प्रभावकारी डाटा दर निर्दिष्ट गर्दछ। Gbps एकाइमा १ दशमलव स्थानमा राउन्डिङ गरेर IP द्वारा मान गणना गरिन्छ।

PMA मोड

· डुप्लेक्स · Tx · Rx

डुप्लेक्स

FHT ट्रान्सीभर प्रकारको लागि, समर्थित दिशा डुप्लेक्स मात्र हो। FGT ट्रान्सीभर प्रकारको लागि, समर्थित दिशा Duplex, Tx, र Rx हो।

PMA को संख्या

· PAM4 मोडको लागि:

लेनहरू

- 1 देखि 12 सम्म

· NRZ मोडको लागि:

- 1 देखि 16 सम्म

लेनको संख्या चयन गर्नुहोस्। सिम्प्लेक्स डिजाइनको लागि, लेनको समर्थित संख्या 1 हो।

PLL सन्दर्भ घडी आवृत्ति

· FHT ट्रान्सीभर प्रकारको लागि: 156.25 MHz
· FGT ट्रान्सीभर प्रकारको लागि: 27.5 MHz 379.84375 MHz, चयन गरिएको ट्रान्सीभर डाटा दरमा निर्भर गर्दै।

· FHT ट्रान्सीभर प्रकारको लागि: 156.25 MHz
· FGT ट्रान्सीभर प्रकारको लागि: 165 MHz

ट्रान्सीभरको सन्दर्भ घडी आवृत्ति निर्दिष्ट गर्दछ।

प्रणाली PLL

—

सन्दर्भ घडी

आवृत्ति

८६८.३ मेगाहर्ट्ज

FHT ट्रान्सीभर प्रकारका लागि मात्र उपलब्ध छ। प्रणाली PLL सन्दर्भ घडी निर्दिष्ट गर्दछ र प्रणाली PLL घडी उत्पन्न गर्न F-Tile सन्दर्भ र प्रणाली PLL घडी Intel FPGA IP को इनपुटको रूपमा प्रयोग गरिनेछ।

प्रणाली PLL आवृत्ति
पङ्क्तिबद्ध अवधि

— १२८६५५३६

RS-FEC सक्षम गर्नुहोस्

सक्षम गर्नुहोस्

876.5625 MHz 128 सक्षम गर्नुहोस्

प्रणाली PLL घडी आवृत्ति निर्दिष्ट गर्दछ।
पङ्क्तिबद्ध मार्कर अवधि निर्दिष्ट गर्दछ। मान x2 हुनुपर्छ। RS-FEC सुविधा सक्षम गर्न खोल्नुहोस्।
जारी…

ISO 9001:2015 दर्ता गरिएको

५. प्यारामिटर ६८३०७४ | २०२२.०४.२८

प्यारामिटर

मूल्य

पूर्वनिर्धारित

विवरण

असक्षम गर्नुहोस्

PAM4 PCS मोडुलेशन मोडको लागि, RS-FEC सधैं सक्षम हुन्छ।

प्रयोगकर्ता इन्टरफेस

स्ट्रिमिङ मोड

· पूर्ण · आधारभूत

पूर्ण

IP को लागि डाटा स्ट्रिमिङ चयन गर्नुहोस्।

पूर्ण: यो मोडले स्टार्ट-अफ-प्याकेट र अन्तिम-अफ-प्याकेट चक्र फ्रेम भित्र पठाउँछ।

आधारभूत: यो एक शुद्ध स्ट्रिमिङ मोड हो जहाँ डाटा ब्यान्डविथ बढाउनको लागि स्टार्ट-अफ-प्याकेट, खाली, र प्याकेटको अन्त्य बिना पठाइन्छ।

CRC सक्षम गर्नुहोस्

असक्षम गर्नुहोस्

CRC त्रुटि पत्ता लगाउन र सुधार सक्षम गर्न खोल्नुहोस्।

स्वतः पङ्क्तिबद्धता सक्षम गर्नुहोस्

असक्षम गर्नुहोस्

स्वचालित लेन पङ्क्तिबद्ध सुविधा सक्षम गर्न खोल्नुहोस्।

डिबग अन्त्य बिन्दु सक्षम गर्नुहोस्

असक्षम गर्नुहोस्

जब सक्रिय हुन्छ, F-Tile Serial Lite IV Intel FPGA IP ले एम्बेडेड डिबग एन्डपोइन्ट समावेश गर्दछ जुन आन्तरिक रूपमा Avalon मेमोरी-म्याप गरिएको इन्टरफेसमा जडान हुन्छ। IP ले J मार्फत निश्चित परीक्षण र डिबग कार्यहरू गर्न सक्छTAG प्रणाली कन्सोल प्रयोग गर्दै। पूर्वनिर्धारित मान बन्द छ।

सिम्प्लेक्स मर्जिङ (तपाईंले FGT डुअल सिम्प्लेक्स डिजाइन चयन गर्दा मात्र यो प्यारामिटर सेटिङ उपलब्ध हुन्छ।)

उही FGT च्यानल(हरू) मा राखिएको अन्य सिरियल लाइट IV सिम्प्लेक्स आईपीमा RSFEC सक्षम गरियो।

असक्षम गर्नुहोस्

यदि तपाईंलाई F-Tile Serial Lite IV Intel FPGA IP को लागि NRZ ट्रान्सीभर मोडको लागि डुअल सिम्प्लेक्स डिजाइनमा RS-FEC सक्षम र असक्षम गरिएको कन्फिगरेसनको मिश्रण चाहिन्छ भने, जहाँ TX र RX दुवै एउटै FGT मा राखिएको छ भने यो विकल्प खोल्नुहोस्। च्यानल(हरू)।

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 43

६८३७१९ | 683074 प्रतिक्रिया पठाउनुहोस्

6. F-Tile Serial Lite IV Intel FPGA IP इन्टरफेस सिग्नलहरू

६.१। घडी संकेतहरू

तालिका 19. घडी संकेतहरू

नाम

चौडाइ दिशा

विवरण

tx_core_clkout

TX अनुकूलन PCS इन्टरफेस, TX MAC र प्रयोगकर्ता तर्कहरूको लागि TX कोर घडी आउटपुट

TX डाटापाथ।

यो घडी आफू अनुकूल PCS ब्लकबाट उत्पन्न गरिएको हो।

rx_core_clkout

RX अनुकूलन PCS इन्टरफेस, RX डेस्क्यू FIFO, RX MAC को लागि आउटपुट RX कोर घडी

र RX डाटापाथमा प्रयोगकर्ता तर्कहरू।

यो घडी आफू अनुकूल PCS ब्लकबाट उत्पन्न गरिएको हो।

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

इनपुट ट्रान्सीभर सन्दर्भ घडी।

जब ट्रान्सीभर प्रकार FGT मा सेट हुन्छ, यो घडी F-Tile सन्दर्भ र प्रणाली PLL घडी Intel FPGA IP को आउटपुट सिग्नल (out_refclk_fgt_0) मा जडान गर्नुहोस्। जब ट्रान्सीभर प्रकार FHT मा सेट हुन्छ, जडान गर्नुहोस्

F-Tile सन्दर्भ र प्रणाली PLL घडी Intel FPGA IP को आउटपुट संकेत (out_fht_cmmpll_clk_0) मा यो घडी।

समर्थित आवृत्ति दायराका लागि प्यारामिटरहरू हेर्नुहोस्।

ट्रान्सीभर पुन: कन्फिगरेसन इन्टरफेसको लागि इनपुट इनपुट घडी।

घडी आवृत्ति 100 देखि 162 मेगाहर्ट्ज छ।

यो आगत घडी सिग्नललाई बाहिरी घडी सर्किट वा ओसिलेटरहरूमा जडान गर्नुहोस्।

ट्रान्सीभर पुन: कन्फिगरेसन इन्टरफेसको लागि इनपुट इनपुट घडी।

घडी आवृत्ति 100 देखि 162 मेगाहर्ट्ज छ।

यो आगत घडी सिग्नललाई बाहिरी घडी सर्किट वा ओसिलेटरहरूमा जडान गर्नुहोस्।

out_systemll_clk_ १

इनपुट

प्रणाली PLL घडी।
यस घडीलाई F-Tile सन्दर्भ र प्रणाली PLL घडीहरू Intel FPGA IP को आउटपुट सिग्नल (out_systempll_clk_0) मा जडान गर्नुहोस्।

पृष्ठ ४२ मा सम्बन्धित जानकारी प्यारामिटरहरू

६.२। संकेतहरू रिसेट गर्नुहोस्

तालिका २०। संकेतहरू रिसेट गर्नुहोस्

नाम

चौडाइ दिशा

tx_core_rst_n

इनपुट

घडी डोमेन एसिन्क्रोनस

rx_core_rst_n

इनपुट

एसिन्क्रोनस

tx_pcs_fec_phy_reset_n 1

इनपुट

एसिन्क्रोनस

विवरण

सक्रिय-कम रिसेट संकेत। F-Tile Serial Lite IV TX MAC रिसेट गर्दछ।

सक्रिय-कम रिसेट संकेत। F-Tile Serial Lite IV RX MAC रिसेट गर्छ।

सक्रिय-कम रिसेट संकेत।

जारी…

ISO 9001:2015 दर्ता गरिएको

6. F-टाइल सिरियल लाइट IV इंटेल FPGA आईपी इन्टरफेस सिग्नल 683074 | २०२२.०४.२८

नाम

चौडाइ दिशा घडी डोमेन

विवरण

F-Tile Serial Lite IV TX अनुकूलन PCS रिसेट गर्दछ।

rx_pcs_fec_phy_reset_n 1

इनपुट

एसिन्क्रोनस

सक्रिय-कम रिसेट संकेत। F-Tile Serial Lite IV RX अनुकूलन PCS रिसेट गर्दछ।

reconfig_reset

इनपुट

reconfig_clk सक्रिय-उच्च रिसेट संकेत।

Avalon मेमोरी-म्याप गरिएको इन्टरफेस पुन: कन्फिगरेसन ब्लक रिसेट गर्दछ।

reconfig_sl_reset

इनपुट reconfig_sl_clk सक्रिय-उच्च रिसेट संकेत।

Avalon मेमोरी-म्याप गरिएको इन्टरफेस पुन: कन्फिगरेसन ब्लक रिसेट गर्दछ।

६.३। MAC संकेतहरू

तालिका १।

TX MAC संकेतहरू
यो तालिकामा, N ले IP प्यारामिटर सम्पादकमा सेट गरिएका लेनहरूको सङ्ख्यालाई प्रतिनिधित्व गर्दछ।

नाम

चौडाइ

दिशा घडी डोमेन

विवरण

tx_avs_ready

आउटपुट tx_core_clkout Avalon स्ट्रिमिङ संकेत।

जब दाबी गरिन्छ, TX MAC डाटा स्वीकार गर्न तयार छ भनेर संकेत गर्दछ।

tx_avs_data

· (64*N)*2 (PAM4 मोड)
· ६४*N (NRZ मोड)

इनपुट

tx_core_clkout Avalon स्ट्रिमिङ संकेत। TX डाटा।

tx_avs_channel

इनपुट tx_core_clkout Avalon स्ट्रिमिङ संकेत।

हालको चक्रमा स्थानान्तरण भइरहेको डेटाको लागि च्यानल नम्बर।

यो संकेत आधारभूत मोडमा उपलब्ध छैन।

tx_avs_valid

इनपुट tx_core_clkout Avalon स्ट्रिमिङ संकेत।

जब दाबी गरिन्छ, TX डेटा संकेत मान्य छ भनेर संकेत गर्दछ।

tx_avs_startofpacket

इनपुट tx_core_clkout Avalon स्ट्रिमिङ संकेत।

जब दाबी गरिन्छ, TX डाटा प्याकेटको सुरुवातलाई संकेत गर्दछ।

प्रत्येक प्याकेटको लागि केवल एक घडी चक्रको लागि दाबी गर्नुहोस्।

यो संकेत आधारभूत मोडमा उपलब्ध छैन।

tx_avs_endofpacket

इनपुट tx_core_clkout Avalon स्ट्रिमिङ संकेत।

जब दाबी गरिन्छ, TX डाटा प्याकेटको अन्त्यलाई संकेत गर्दछ।

प्रत्येक प्याकेटको लागि केवल एक घडी चक्रको लागि दाबी गर्नुहोस्।

यो संकेत आधारभूत मोडमा उपलब्ध छैन।

tx_avs_empty

इनपुट tx_core_clkout Avalon स्ट्रिमिङ संकेत।

TX डेटाको अन्तिम फटमा गैर-वैध शब्दहरूको संख्यालाई संकेत गर्दछ।

यो संकेत आधारभूत मोडमा उपलब्ध छैन।

tx_num_valid_bytes_eob

इनपुट

tx_core_clkout

अन्तिम फटको अन्तिम शब्दमा मान्य बाइटहरूको सङ्ख्या सङ्केत गर्छ। यो संकेत आधारभूत मोडमा उपलब्ध छैन।
जारी…

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 45

6. F-टाइल सिरियल लाइट IV इंटेल FPGA आईपी इन्टरफेस सिग्नल 683074 | २०२२.०४.२८

नाम tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

चौडाइ 1
1 1
N 5

दिशा घडी डोमेन

विवरण

इनपुट

tx_core_clkout

जब दाबी गरिन्छ, यो संकेतले प्रयोगकर्ता परिभाषित सूचना चक्र सुरु गर्छ।
यो संकेतलाई tx_startofpacket assertion को रूपमा उही घडी चक्रमा जोड्नुहोस्।
यो संकेत आधारभूत मोडमा उपलब्ध छैन।

आउटपुट tx_core_clkout जब दाबी गरिन्छ, संकेत गर्दछ TX डाटा लिङ्क डाटा प्रसारणको लागि तयार छ।

आउटपुट

tx_core_clkout

जब दाबी गरिन्छ, यो संकेतले लेनहरू पुन: पङ्क्तिबद्धता सुरु गर्छ।
ALIGN CW पठाउन MAC लाई ट्रिगर गर्नको लागि एक घडी चक्रको लागि यो सङ्केत जोड्नुहोस्।

इनपुट

tx_core_clkout जब दाबी गरिन्छ, MAC ले चयन गरिएका लेनहरूमा CRC32 त्रुटि इन्जेक्ट गर्छ।

आउटपुट tx_core_clkout प्रयोग गरिएको छैन।

निम्न समय रेखाचित्रले पूर्व देखाउँछamp10 TX क्रमिक लेनहरूमा प्रयोगकर्ता तर्कबाट 10 शब्दहरूको TX डेटा प्रसारणको le।

चित्र १।

TX डाटा ट्रान्समिशन समय रेखाचित्र
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2, ..., 9

… N-10..

लेन 0

…………

STRT 0 10

N-10 END STRT 0

लेन 1

…………

STRT 1 11

N-9 END STRT 1

N-10 END आइडल आइडल N-9 अन्त्य आइडल आइडल

लेन 9

…………

STRT 9 19

N-1 END STRT 9

N-1 END आइडल आइडल

तालिका १।

RX MAC संकेतहरू
यो तालिकामा, N ले IP प्यारामिटर सम्पादकमा सेट गरिएका लेनहरूको सङ्ख्यालाई प्रतिनिधित्व गर्दछ।

नाम

चौडाइ

दिशा घडी डोमेन

विवरण

rx_avs_ready

इनपुट rx_core_clkout Avalon स्ट्रिमिङ संकेत।

जब दाबी गरिन्छ, संकेत गर्दछ कि प्रयोगकर्ता तर्क डेटा स्वीकार गर्न तयार छ।

rx_avs_data

(64*N)*2 (PAM4 मोड)
64*N (NRZ मोड)

आउटपुट

rx_core_clkout Avalon स्ट्रिमिङ संकेत। RX डाटा।

rx_avs_channel

आउटपुट rx_core_clkout Avalon स्ट्रिमिङ संकेत।

डेटाको लागि च्यानल नम्बर

वर्तमान चक्रमा प्राप्त।

यो संकेत आधारभूत मोडमा उपलब्ध छैन।

rx_avs_valid

आउटपुट rx_core_clkout Avalon स्ट्रिमिङ संकेत।

जारी…

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 46

प्रतिक्रिया पठाउनुहोस्

6. F-टाइल सिरियल लाइट IV इंटेल FPGA आईपी इन्टरफेस सिग्नल 683074 | २०२२.०४.२८

नाम

चौडाइ

दिशा घडी डोमेन

विवरण

जब दाबी गरिन्छ, संकेत गर्दछ RX डाटा संकेत मान्य छ।

rx_avs_startofpacket

आउटपुट rx_core_clkout Avalon स्ट्रिमिङ संकेत।

जब दाबी गरिन्छ, RX डाटा प्याकेटको सुरुवातलाई संकेत गर्दछ।

प्रत्येक प्याकेटको लागि केवल एक घडी चक्रको लागि दाबी गर्नुहोस्।

यो संकेत आधारभूत मोडमा उपलब्ध छैन।

rx_avs_endofpacket

आउटपुट rx_core_clkout Avalon स्ट्रिमिङ संकेत।

जब दाबी गरिन्छ, RX डाटा प्याकेटको अन्त्यलाई संकेत गर्दछ।

प्रत्येक प्याकेटको लागि केवल एक घडी चक्रको लागि दाबी गर्नुहोस्।

यो संकेत आधारभूत मोडमा उपलब्ध छैन।

rx_avs_empty

आउटपुट rx_core_clkout Avalon स्ट्रिमिङ संकेत।

RX डाटाको अन्तिम फटमा गैर-वैध शब्दहरूको संख्यालाई संकेत गर्दछ।

यो संकेत आधारभूत मोडमा उपलब्ध छैन।

rx_num_valid_bytes_eob

आउटपुट

rx_core_clkout ले अन्तिम फटको अन्तिम शब्दमा मान्य बाइटहरूको सङ्ख्या देखाउँछ।
यो संकेत आधारभूत मोडमा उपलब्ध छैन।

rx_is_usr_cmd

आउटपुट rx_core_clkout जब दाबी गरिन्छ, यो संकेतले प्रयोगकर्ता सुरु गर्छ-

परिभाषित सूचना चक्र।

यो संकेतलाई tx_startofpacket assertion को रूपमा उही घडी चक्रमा जोड्नुहोस्।

यो संकेत आधारभूत मोडमा उपलब्ध छैन।

rx_link_up

आउटपुट rx_core_clkout जब दाबी गरिन्छ, RX डाटा लिङ्कलाई संकेत गर्दछ

डाटा रिसेप्शनको लागि तयार छ।

rx_link_reinit

इनपुट rx_core_clkout जब दाबी गरिन्छ, यो संकेत लेन सुरु गर्छ

पुन: पङ्क्तिबद्धता।

यदि तपाईंले स्वत: पङ्क्तिबद्धता सक्षम पार्नु भएको छ भने, लेनहरू पुन: पङ्क्तिबद्ध गर्न MAC लाई ट्रिगर गर्न एक घडी चक्रको लागि यो संकेतलाई जोड दिनुहोस्। यदि सक्षम स्वचालित पङ्क्तिबद्धता सेट गरिएको छ भने, MAC ले लेनहरूलाई स्वचालित रूपमा पुन: पङ्क्तिबद्ध गर्दछ।

स्वत: पङ्क्तिबद्धता सक्षम पार्दा सेट गरिएको बेला यो सङ्केत नदिनुहोस्।

rx_error

(N*2*2)+3 (PAM4 मोड)
(N*2)*3 (NRZ मोड)

आउटपुट

rx_core_clkout

जब दाबी गरिन्छ, RX डेटापाथमा त्रुटि अवस्थाहरू देखा पर्दछ।
· [(N*2+2):N+3] = विशिष्ट लेनको लागि PCS त्रुटि संकेत गर्दछ।
· [N+2] = पङ्क्तिबद्ध त्रुटि संकेत गर्दछ। लेन पङ्क्तिबद्धता पुन: प्रारम्भ गर्नुहोस् यदि यो बिट दाबी गरिएको छ।
· [N+1]= प्रयोगकर्ता तर्क तयार नभएको बेला डाटा प्रयोगकर्ता तर्कमा फर्वार्ड गरिएको जनाउँछ।
· [N] = पङ्क्तिबद्धताको हानिलाई संकेत गर्दछ।
· [(N-1):0] = डेटामा CRC त्रुटि रहेको संकेत गर्दछ।

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 47

6. F-टाइल सिरियल लाइट IV इंटेल FPGA आईपी इन्टरफेस सिग्नल 683074 | २०२२.०४.२८

६.४। ट्रान्सीभर पुन: कन्फिगरेसन संकेतहरू

तालिका १।

PCS पुन: कन्फिगरेसन संकेतहरू
यो तालिकामा, N ले IP प्यारामिटर सम्पादकमा सेट गरिएका लेनहरूको सङ्ख्यालाई प्रतिनिधित्व गर्दछ।

नाम

चौडाइ

दिशा घडी डोमेन

विवरण

reconfig_sl_read

इनपुट reconfig_sl_ PCS पुन: कन्फिगरेसन पढ्न आदेश

clk

संकेतहरू।

reconfig_sl_write

इनपुट reconfig_sl_ PCS पुन: कन्फिगरेसन लेख्नुहोस्

clk

आदेश संकेतहरू।

reconfig_sl_address

14 बिट + clogb2N

इनपुट

reconfig_sl_ clk

चयन गरिएको लेनमा PCS पुन: कन्फिगरेसन Avalon मेमोरी-म्याप गरिएको इन्टरफेस ठेगाना निर्दिष्ट गर्दछ।
प्रत्येक लेनमा 14 बिटहरू छन् र माथिल्लो बिट्सले लेन अफसेटलाई जनाउँछ।
Example, 4-लेन NRZ/PAM4 डिजाइनको लागि, reconfig_sl_address [१३:०] ठेगाना मानलाई उल्लेख गर्दै:
· reconfig_sl_address[15:1 4] सेट 00 = लेन ० को लागि ठेगाना।
· reconfig_sl_address[15:1 4] सेट 01 = लेन ० को लागि ठेगाना।
· reconfig_sl_address[15:1 4] सेट 10 = लेन ० को लागि ठेगाना।
· reconfig_sl_address[15:1 4] सेट 11 = लेन ० को लागि ठेगाना।

reconfig_sl_readdata

आउटपुट reconfig_sl_ PCS पुन: कन्फिगरेसन डेटा निर्दिष्ट गर्दछ

clk

a मा तयार चक्र द्वारा पढ्नु

चयन गरिएको लेन।

reconfig_sl_waitrequest

आउटपुट reconfig_sl_ PCS पुन: कन्फिगरेसन को प्रतिनिधित्व गर्दछ

clk

Avalon मेमोरी म्याप गरिएको इन्टरफेस

चयन गरिएको लेनमा स्टलिङ सिग्नल।

reconfig_sl_writedata

इनपुट reconfig_sl_ PCS पुन: कन्फिगरेसन डेटा निर्दिष्ट गर्दछ

clk

a मा लेखन चक्रमा लेख्न

चयन गरिएको लेन।

reconfig_sl_readdata_vali

आउटपुट

reconfig_sl_ PCS पुन: कन्फिगरेसन निर्दिष्ट गर्दछ

clk

प्राप्त डाटा एक चयन मा मान्य छ

लेन।

तालिका १।

F-टाइल हार्ड आईपी पुन: कन्फिगरेसन संकेतहरू
यो तालिकामा, N ले IP प्यारामिटर सम्पादकमा सेट गरिएका लेनहरूको सङ्ख्यालाई प्रतिनिधित्व गर्दछ।

नाम

चौडाइ

दिशा घडी डोमेन

विवरण

reconfig_read

इनपुट reconfig_clk PMA पुन: कन्फिगरेसन पढियो

आदेश संकेतहरू।

reconfig_write

इनपुट reconfig_clk PMA पुन: कन्फिगरेसन लेखन

आदेश संकेतहरू।

reconfig_address

18 बिट + clog2bN

इनपुट

reconfig_clk

चयन गरिएको लेनमा PMA Avalon मेमोरीम्याप गरिएको इन्टरफेस ठेगाना निर्दिष्ट गर्दछ।
जारी…

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 48

प्रतिक्रिया पठाउनुहोस्

6. F-टाइल सिरियल लाइट IV इंटेल FPGA आईपी इन्टरफेस सिग्नल 683074 | २०२२.०४.२८

नाम
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

चौडाइ
३५ ६७ ३५ ६७

दिशा घडी डोमेन

विवरण

दुबै PAM4 विज्ञापन NRZ मोडहरूमा, प्रत्येक लेनमा 18 बिटहरू छन् र बाँकी माथिल्लो बिटहरूले लेन अफसेटलाई जनाउँछ।
Example, 4-लेन डिजाइनको लागि:
· reconfig_address[19:18] सेट 00 = लेन ० को लागि ठेगाना।
· reconfig_address[19:18] सेट 01 = लेन ० को लागि ठेगाना।
· reconfig_address[19:18] सेट 10 = लेन ० को लागि ठेगाना।
· reconfig_address[19:18] सेट 11 = लेन ० को लागि ठेगाना।

आउटपुट

reconfig_clk ले चयन गरिएको लेनमा तयार चक्रद्वारा पढ्नको लागि PMA डाटा निर्दिष्ट गर्दछ।

आउटपुट

reconfig_clk ले चयन गरिएको लेनमा PMA Avalon मेमोरीम्याप गरिएको इन्टरफेस स्टलिङ सिग्नललाई प्रतिनिधित्व गर्दछ।

इनपुट

reconfig_clk चयन गरिएको लेनमा लेखन चक्रमा लेख्नको लागि PMA डाटा निर्दिष्ट गर्दछ।

आउटपुट

reconfig_clk निर्दिष्ट गर्दछ PMA पुन: कन्फिगरेसन प्राप्त डाटा चयनित लेनमा मान्य छ।

६.५ PMA संकेतहरू

तालिका १।

PMA संकेतहरू
यो तालिकामा, N ले IP प्यारामिटर सम्पादकमा सेट गरिएका लेनहरूको सङ्ख्यालाई प्रतिनिधित्व गर्दछ।

नाम

चौडाइ

दिशा घडी डोमेन

विवरण

phy_tx_lanes_stable

N*2 (PAM4 मोड)
N (NRZ मोड)

आउटपुट

एसिन्क्रोनस जब दाबी गरिन्छ, संकेत गर्दछ TX डाटापाथ डाटा पठाउन तयार छ।

tx_pll_locked

N*2 (PAM4 मोड)
N (NRZ मोड)

आउटपुट

एसिन्क्रोनस जब दाबी गरिन्छ, संकेत गर्दछ TX PLL ले लक स्थिति प्राप्त गरेको छ।

phy_ehip_ready

N*2 (PAM4 मोड)
N (NRZ मोड)

आउटपुट

एसिन्क्रोनस

दाबी गर्दा, अनुकूलन PCS ले आन्तरिक प्रारम्भिकता पूरा गरेको र प्रसारणको लागि तयार भएको संकेत गर्छ।
यो संकेत tx_pcs_fec_phy_reset_n र tx_pcs_fec_phy_reset_nare deasserted पछि दाबी गर्दछ।

tx_serial_data

आउटपुट TX क्रमिक घडी TX क्रमिक पिन।

rx_serial_data

इनपुट RX क्रमिक घडी RX क्रमिक पिन।

phy_rx_block_lock

N*2 (PAM4 मोड)
N (NRZ मोड)

आउटपुट

एसिंक्रोनस जब दाबी गरिन्छ, लेनहरूको लागि 66b ब्लक पङ्क्तिबद्धता पूरा भएको संकेत गर्दछ।

rx_cdr_lock

N*2 (PAM4 मोड)

आउटपुट

एसिन्क्रोनस

जब दाबी गरिन्छ, बरामद घडीहरू डाटामा लक गरिएको छ भनेर संकेत गर्दछ।
जारी…

प्रतिक्रिया पठाउनुहोस्

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 49

6. F-टाइल सिरियल लाइट IV इंटेल FPGA आईपी इन्टरफेस सिग्नल 683074 | २०२२.०४.२८

नाम phy_rx_pcs_ready phy_rx_hi_ber

चौडाइ

दिशा घडी डोमेन

विवरण

N (NRZ मोड)

N*2 (PAM4 मोड)
N (NRZ मोड)

आउटपुट

एसिन्क्रोनस

दाबी गर्दा, सम्बन्धित इथरनेट च्यानलको RX लेनहरू पूर्ण रूपमा पङ्क्तिबद्ध छन् र डेटा प्राप्त गर्न तयार छन् भनेर संकेत गर्दछ।

N*2 (PAM4 मोड)
N (NRZ मोड)

आउटपुट

एसिन्क्रोनस

दाबी गर्दा, सम्बन्धित इथरनेट च्यानलको RX PCS HI BER स्थितिमा रहेको संकेत गर्छ।

F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड 50

प्रतिक्रिया पठाउनुहोस्

६८३७१९ | 683074 प्रतिक्रिया पठाउनुहोस्

7. F-Tile Serial Lite IV Intel FPGA IP को साथ डिजाइन गर्दै

७.१। दिशानिर्देशहरू रिसेट गर्नुहोस्
तपाईंको प्रणाली-स्तर रिसेट लागू गर्न यी रिसेट दिशानिर्देशहरू पालना गर्नुहोस्।
tx_pcs_fec_phy_reset_n र rx_pcs_fec_phy_reset_n संकेतहरूलाई प्रणाली स्तरमा एकसाथ TX र RX PCS रिसेट गर्नको लागि टाई गर्नुहोस्।
· एकै समयमा tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, र reconfig_reset संकेतहरू जोड्नुहोस्। IP रिसेट र प्रारम्भिक अनुक्रमहरूको बारेमा थप जानकारीको लागि रिसेट र लिङ्क प्रारम्भलाई सन्दर्भ गर्नुहोस्।
· tx_pcs_fec_phy_reset_n, र rx_pcs_fec_phy_reset_n संकेतहरू कम, र reconfig_reset सिग्नल उच्च होल्ड गर्नुहोस् र F-tile हार्ड IP र पुन: कन्फिगरेसन ब्लकहरू ठीकसँग रिसेट गर्न tx_reset_ack र rx_reset_ack को लागि पर्खनुहोस्।
· FPGA यन्त्रहरू बीच द्रुत लिंक-अप प्राप्त गर्न, जडान गरिएको F-Tile Serial Lite IV Intel FPGA IP हरूलाई एकै समयमा रिसेट गर्नुहोस्। F-Tile Serial Lite IV Intel FPGA IP Design Ex लाई सन्दर्भ गर्नुहोस्ampटुलकिट प्रयोग गरेर IP TX र RX लिङ्क अनुगमन गर्ने बारे जानकारीको लागि प्रयोगकर्ता गाइड।
सम्बन्धित जानकारी
· पृष्ठ 37 मा रिसेट र लिङ्क प्रारम्भिकरण
· F-Tile Serial Lite IV Intel FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड

७.२। त्रुटि ह्यान्डलिंग दिशानिर्देशहरू

निम्न तालिकाले F-Tile Serial Lite IV Intel FPGA IP डिजाइनमा हुन सक्ने त्रुटि सर्तहरूको लागि त्रुटि ह्यान्डलिङ दिशानिर्देशहरू सूचीबद्ध गर्दछ।

तालिका 26. त्रुटि अवस्था र ह्यान्डलिंग दिशानिर्देशहरू

त्रुटि अवस्था
एक वा बढी लेनले तोकिएको समय सीमा पछि सञ्चार स्थापना गर्न सक्दैन।

दिशानिर्देशहरू
अनुप्रयोग स्तरमा लिङ्क रिसेट गर्न टाइम-आउट प्रणाली लागू गर्नुहोस्।

सञ्चार स्थापना भएपछि लेनले सञ्चार गुमाउँछ।
डेस्क्यू प्रक्रियाको क्रममा लेनले सञ्चार गुमाउँछ।

यो डाटा स्थानान्तरण चरणहरू पछि वा समयमा हुन सक्छ। एप्लिकेसन स्तरमा लिङ्क हराएको पत्ता लगाउने र लिङ्क रिसेट गर्नुहोस्।
त्रुटिपूर्ण लेनको लागि लिङ्क पुन: प्रारम्भिक प्रक्रिया लागू गर्नुहोस्। तपाईंले बोर्ड राउटिङ 320 UI भन्दा बढी छैन भनेर सुनिश्चित गर्नुपर्छ।

सबै लेनहरू पङ्क्तिबद्ध भएपछि घाटा लेन पङ्क्तिबद्ध।

यो डाटा स्थानान्तरण चरणहरू पछि वा समयमा हुन सक्छ। लेन पङ्क्तिबद्धता प्रक्रिया पुन: सुरु गर्न अनुप्रयोग स्तरमा लेन पङ्क्तिबद्धता हानि पत्ता लगाउने कार्य लागू गर्नुहोस्।

ISO 9001:2015 दर्ता गरिएको

६८३७१९ | 683074 प्रतिक्रिया पठाउनुहोस्

8. F-Tile Serial Lite IV Intel FPGA IP प्रयोगकर्ता गाइड अभिलेखहरू

IP संस्करणहरू इन्टेल क्वार्टस प्राइम डिजाइन सुइट सफ्टवेयर संस्करणहरू v19.1 सम्म उस्तै छन्। Intel Quartus प्राइम डिजाइन सुइट सफ्टवेयर संस्करण 19.2 वा पछिको, IP कोरहरूमा नयाँ IP संस्करण योजना छ।

यदि IP कोर संस्करण सूचीबद्ध छैन भने, अघिल्लो IP कोर संस्करणको लागि प्रयोगकर्ता गाइड लागू हुन्छ।

इंटेल क्वार्टस प्राइम संस्करण
21.3

IP कोर संस्करण 3.0.0

प्रयोगकर्ता गाइड F-Tile Serial Lite IV Intel® FPGA IP प्रयोगकर्ता गाइड

ISO 9001:2015 दर्ता गरिएको

६८३७१९ | 683074 प्रतिक्रिया पठाउनुहोस्

9. F-Tile Serial Lite IV Intel FPGA IP प्रयोगकर्ता गाइडको लागि कागजात संशोधन इतिहास

कागजात संस्करण 2022.04.28
१३०० ५५६ ८१६

इंटेल क्वार्टस प्राइम संस्करण
22.1
१३०० ५५६ ८१६

IP संस्करण 5.0.0
१३०० ५५६ ८१६

परिवर्तनहरू
· अद्यावधिक गरिएको तालिका: F-Tile Serial Lite IV Intel FPGA IP सुविधाहरू — अतिरिक्त FHT ट्रान्सीभर दर समर्थनको साथ अद्यावधिक गरिएको डेटा स्थानान्तरण विवरण: 58G NRZ, 58G PAM4, र 116G PAM4
· अद्यावधिक गरिएको तालिका: F-Tile Serial Lite IV Intel FPGA IP प्यारामिटर विवरण — नयाँ प्यारामिटर थपियो · प्रणाली PLL सन्दर्भ घडी फ्रिक्वेन्सी · डिबग अन्त्य बिन्दु सक्षम पारियो — PMA डाटा दरका लागि मानहरू अद्यावधिक गरियो — GUI सँग मेल खाने प्यारामिटर नामकरण अपडेट गरियो
· तालिकामा डेटा स्थानान्तरणको लागि विवरण अद्यावधिक गरियो: F-Tile Serial Lite IV Intel FPGA IP सुविधाहरू।
· स्पष्टताको लागि प्यारामिटर खण्डमा F-Tile Serial Lite IV Intel FPGA IP प्यारामिटर विवरणमा तालिकाको नाम पुन: नामाकरण गरियो।
· अद्यावधिक गरिएको तालिका: आईपी प्यारामिटरहरू: - नयाँ प्यारामिटर थपियो–आरएसएफईसी समान FGT च्यानल(हरू) मा राखिएको अर्को सिरियल लाइट IV सिम्प्लेक्स आईपीमा सक्षम गरियो। - ट्रान्ससिभर सन्दर्भ घडी आवृत्तिको लागि पूर्वनिर्धारित मानहरू अद्यावधिक गरियो।
प्रारम्भिक रिलीज।

ISO 9001:2015 दर्ता गरिएको

कागजातहरू / स्रोतहरू

	इंटेल एफ टाइल सीरियल लाइट IV इंटेल FPGA आईपी [pdf] प्रयोगकर्ता गाइड F टाइल सीरियल लाइट IV इंटेल FPGA IP, F टाइल सीरियल लाइट IV, इंटेल FPGA IP
	इंटेल एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी [pdf] प्रयोगकर्ता गाइड F-टाइल सीरियल लाइट IV इंटेल FPGA IP, सीरियल लाइट IV इंटेल FPGA IP, लाइट IV इंटेल FPGA IP, IV इंटेल FPGA IP, FPGA IP, IP