F Tile Serial Lite IV Intel FPGA IP အသုံးပြုသူလမ်းညွှန်

မာတိကာ ပုန်း

1 F Tile Serial Lite IV Intel FPGA IP

2 စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

2.1 ကိုးကား

3 ဆက်စပ်ပို့စ်များ

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန်
Intel® Quartus® Prime Design Suite အတွက် အပ်ဒိတ်လုပ်ထားသည်- 22.1 IP ဗားရှင်း- 5.0.0

အွန်လိုင်းဗားရှင်း တုံ့ပြန်ချက်ပေးပို့ပါ။

UG-20324

ID- 683074 ဗားရှင်း- 2022.04.28

မာတိကာ
မာတိကာ
1. F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ……………………………………….. 4 အကြောင်း၊
2. F-Tile Serial Lite IV Intel FPGA IP Overview…………………………………………………………. 6 ၂.၁။ ထုတ်ပြန်ချက် အချက်အလက်………………………………………………………………………………………………..2.1 ၂.၂။ ပံ့ပိုးထားသော အင်္ဂါရပ်များ ………………………………………………………………………………………….. 7 ၂.၃။ IP ဗားရှင်း ပံ့ပိုးမှု အဆင့် …………………………………………………………………………………..2.2 ၂.၄။ စက်အမြန်နှုန်း အဆင့်ပံ့ပိုးမှု………………………………………………………………………………..၈ ၂.၅။ အရင်းအမြစ်အသုံးချမှုနှင့် တုံ့ပြန်မှု…………………………………………………………………7 ၂.၆။ Bandwidth ထိရောက်မှု …………………………………………………………………………………. ၉
၃။ စတင်ခြင်း………………………………………………………………………………………………. ၁၁း၃.၁။ Intel FPGA IP Cores များ ထည့်သွင်းခြင်းနှင့် လိုင်စင်ပေးခြင်း …………………………………………………… 3 ၃.၁.၁။ Intel FPGA IP အကဲဖြတ်မုဒ် ……………………………………………………………။ ၁၁း၃.၂။ IP သတ်မှတ်ချက်များနှင့် ရွေးချယ်စရာများကို သတ်မှတ်ခြင်း………………………………………………………………… 11 ၃.၃။ ထုတ်ပေးသည်။ File ဖွဲ့စည်းပုံ ……………………………………………………………………………… 14 ၃.၄။ Intel FPGA IP Cores များကို ပုံဖော်ခြင်း ………………………………………………………………… 3.4 ၃.၄.၁။ ဒီဇိုင်းကို ပုံဖော်ခြင်းနှင့် အတည်ပြုခြင်း …………………………………………………………… 16 ၃.၅။ အခြား EDA ကိရိယာများတွင် IP Core များကို ပေါင်းစပ်ခြင်း ………………………………………………………. ၁၇း၃.၆။ ဒီဇိုင်းအပြည့်အစုံ စုစည်းခြင်း………………………………………………………………………………..၁၈
4. Functional Description …………………………………………………………………………………………….. 19 ၄.၁။ TX Datapath …………………………………………………………………………………………..4.1 ၄.၁.၁။ TX MAC Adapter ……………………………………………………………………………….. ၂၁ ၄.၁.၂။ Control Word (CW) ထည့်သွင်းခြင်း…………………………………………………………… 20 ၄.၁.၃။ TX CRC …………………………………………………………………………………………… ၂၈ ၄.၁.၄။ TX MII Encoder ………………………………………………………………………………….4.1.1 ၄.၁.၅။ TX PCS နှင့် PMA ……………………………………………………………………………….. 21 ၄.၂။ RX Datapath ……………………………………………………………………………………………. 4.1.2 23 ။ RX PCS နှင့် PMA ……………………………………………………………………………….. ၃၁ ၄.၂.၂။ RX MII Decoder ……………………………………………………………………………… 4.1.3 ၄.၂.၃။ RX CRC…………………………………………………………………………………………….. ၃၁ ၄.၂.၄။ RX Deskew……………………………………………………………………………………………….28 ၄.၂.၅။ RX CW ဖယ်ရှားခြင်း ……………………………………………………………………………… 4.1.4 ၄.၃။ F-Tile Serial Lite IV Intel FPGA IP နာရီဗိသုကာ …………………………………………. ၃၆း၄.၄။ ပြန်လည်သတ်မှတ်ခြင်းနှင့် ချိတ်ဆက်ခြင်း အစပျိုးခြင်း………………………………………………………………………………..29 ၄.၄.၁။ TX ပြန်လည်သတ်မှတ်ခြင်းနှင့် အစပြုခြင်း အစီအစဉ် ………………………………………………………. ၃၈ ၄.၄.၂။ RX ပြန်လည်သတ်မှတ်ခြင်းနှင့် အစပြုခြင်း Sequence ……………………………………………………. ၃၉း၄.၅။ Link Rate နှင့် Bandwidth Efficiency Calculation …………………………………………………….. 4.1.5
5. ကန့်သတ်ချက်များ…………………………………………………………………………………………………………။ ၄၂
6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals ……………………………………………….. 44 ၆.၁။ နာရီ အချက်ပြမှုများ ……………………………………………………………………………………………………….6.1 ၆.၂။ အချက်ပြမှုများ ပြန်လည်သတ်မှတ်ခြင်း …………………………………………………………………………………………………… 44 ၆.၃။ MAC Signals ………………………………………………………………………………………….. 6.2 ၆.၄။ Transceiver ပြန်လည်ပြင်ဆင်ခြင်းအချက်များ………………………………………………………………… 44 ၆.၅။ PMA အချက်ပြမှုများ …………………………………………………………………………………………….. ၄၉

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

မာတိကာ
7. F-Tile Serial Lite IV Intel FPGA IP ဖြင့် ဒီဇိုင်းဆွဲခြင်း …………………………………………………… 51 7.1. လမ်းညွှန်ချက်များကို ပြန်လည်သတ်မှတ်ခြင်း …………………………………………………………………………………………….. 51 ၇.၂။ အမှားအယွင်း ကိုင်တွယ်ခြင်း လမ်းညွှန်ချက်များ………………………………………………………………………………..၅၁
8. F-Tile Serial Lite IV Intel FPGA IP အသုံးပြုသူလမ်းညွှန် မော်ကွန်းများ…………………………………………. 52 9. F-Tile Serial Lite IV Intel FPGA IP အသုံးပြုသူလမ်းညွှန်အတွက် စာရွက်စာတမ်းပြန်လည်ပြင်ဆင်ခြင်းမှတ်တမ်း………53

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

683074 | 2022.04.28 တုံ့ပြန်ချက်ပေးပို့ပါ။

1. F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန်အကြောင်း

ဤစာတမ်းသည် Intel AgilexTM စက်များတွင် F-tile transceivers ကိုအသုံးပြု၍ F-Tile Serial Lite IV Intel® FPGA IP ကို ဒီဇိုင်းရေးဆွဲရန် IP အင်္ဂါရပ်များ၊ ဗိသုကာဆိုင်ရာဖော်ပြချက်၊ ထုတ်လုပ်ရန် အဆင့်များနှင့် လမ်းညွှန်ချက်များကို ဖော်ပြထားပါသည်။

ရည်ရွယ်ထားသော ပရိသတ်

ဤစာရွက်စာတမ်းသည် အောက်ပါအသုံးပြုသူများအတွက် ရည်ရွယ်ပါသည်။
· စနစ်အဆင့် ဒီဇိုင်းအစီအစဥ်အဆင့်အတွင်း IP ရွေးချယ်မှုပြုလုပ်ရန် ဗိသုကာပညာရှင်များကို ဒီဇိုင်းဆွဲပါ။
· IP ကို ၎င်းတို့၏ စနစ်အဆင့် ဒီဇိုင်းတွင် ပေါင်းစပ်သောအခါ ဟာ့ဒ်ဝဲဒီဇိုင်နာများ
· system-level simulation နှင့် hardware validation အဆင့်များအတွင်း validation engineers များ

ဆက်စပ်စာရွက်စာတမ်းများ

အောက်ဖော်ပြပါဇယားသည် F-Tile Serial Lite IV Intel FPGA IP နှင့် ပတ်သက်သည့် အခြားရည်ညွှန်းစာရွက်စာတမ်းများကို ဖော်ပြပါသည်။

ဇယား ၁။

ဆက်စပ်စာရွက်စာတမ်းများ

အကိုးအကား

F-Tile Serial Lite IV Intel FPGA IP ဒီဇိုင်းထွample အသုံးပြုသူလမ်းညွှန်

Intel Agilex စက်ပစ္စည်းဒေတာစာရွက်

ဖော်ပြချက်
ဤစာတမ်းသည် F-Tile Serial Lite IV Intel FPGA IP ဒီဇိုင်းဟောင်း ၏ မျိုးဆက်၊ အသုံးပြုမှု လမ်းညွှန်ချက်နှင့် လုပ်ဆောင်မှုဆိုင်ရာ ဖော်ပြချက်တို့ကို ပံ့ပိုးပေးပါသည်။ampIntel Agilex စက်များတွင် les ။
ဤစာရွက်စာတမ်းသည် လျှပ်စစ်ဝိသေသလက္ခဏာများ၊ ကူးပြောင်းခြင်းဝိသေသလက္ခဏာများ၊ ဖွဲ့စည်းမှုပုံစံသတ်မှတ်ချက်များနှင့် Intel Agilex စက်ပစ္စည်းများအတွက် အချိန်အချိန်ကို ဖော်ပြသည်။

ဇယား ၁။
CW RS-FEC PMA TX RX PAM4 NRZ

အတိုကောက်နှင့် ဝေါဟာရအတိုကောက်များစာရင်း
အတိုကောက်

ချဲ့ထွင်မှု ထိန်းချုပ်ရေး စကားလုံး ရိဒ်-ဆော်လမွန် ရှေ့သို့ အမှားပြင်ဆင်ချက် ရုပ်ပိုင်းဆိုင်ရာ အလတ်စား ပူးတွဲပါ ထုတ်လွှင့်မှု လက်ခံသူ Pulse-Amplitude Modulation 4-Level Non-return-to-zero

ဆက်ရန်…

Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်များရယူပြီး။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။

ISO 9001:2015 မှတ်ပုံတင်ထားသည်။

1. F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် 683074 | 2022.04.28

PCS MII XGMII

အတိုကောက်

ချဲ့ထွင်မှု ရုပ်ပိုင်းဆိုင်ရာ ကုဒ်ရေးခြင်းဆိုင်ရာ Sublayer မီဒီယာ အမှီအခိုကင်းသော အင်တာဖေ့စ် 10 Gigabit မီဒီယာ အမှီအခိုကင်းသော အင်တာဖေ့စ်

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

683074 | 2022.04.28 တုံ့ပြန်ချက်ပေးပို့ပါ။

2. F-Tile Serial Lite IV Intel FPGA IP Overview

ပုံ ၇။

F-Tile Serial Lite IV Intel FPGA IP သည် chip-to-chip၊ board-to-board နှင့် backplane အပလီကေးရှင်းများအတွက် မြင့်မားသော bandwidth ဒေတာဆက်သွယ်ရေးအတွက် သင့်လျော်သည်။

F-Tile Serial Lite IV Intel FPGA IP တွင် မီဒီယာဝင်ရောက်ထိန်းချုပ်မှု (MAC)၊ ရုပ်ပိုင်းဆိုင်ရာကုဒ်အလွှာခွဲ (PCS) နှင့် ရုပ်ပိုင်းဆိုင်ရာမီဒီယာပူးတွဲမှု (PMA) ပိတ်ဆို့ခြင်းများ ပါဝင်သည်။ IP သည် လမ်းကြောတစ်ခုလျှင် 56 Gbps အထိ ဒေတာလွှဲပြောင်းမှုအမြန်နှုန်းကို PAM4 လမ်းသွား အများဆုံး လေးလမ်းသွား သို့မဟုတ် အများဆုံး 28 လမ်းသွား NRZ လမ်းသွားတစ်ခုတွင် 16 Gbps အထိ ပံ့ပိုးပေးသည်။ ဤ IP သည် မြင့်မားသော bandwidth၊ low overhead frames၊ low I/O အရေအတွက်ကို ပေးဆောင်ပြီး လမ်းကြောင်းနံပါတ်များနှင့် မြန်နှုန်းနှစ်ခုစလုံးတွင် မြင့်မားသော scalability ကို ပံ့ပိုးပေးပါသည်။ ဤ IP သည် F-tile transceiver ၏ Ethernet PCS မုဒ်ဖြင့် ဒေတာနှုန်းထားများစွာကို ပံ့ပိုးပေးခြင်းဖြင့်လည်း အလွယ်တကူ ပြန်လည်ပြင်ဆင်နိုင်ပါသည်။

ဤ IP သည် ဂီယာမုဒ်နှစ်ခုကို ပံ့ပိုးပေးသည်-
· အခြေခံမုဒ်- ၎င်းသည် bandwidth တိုးမြှင့်ရန်အတွက် startof-packet၊ ဗလာ cycle နှင့် end-of-packet မပါဘဲ ဒေတာများကို ပေးပို့သည့် သန့်စင်သော streaming မုဒ်ဖြစ်သည်။ ပေါက်ကွဲခြင်း၏အစတွင် IP သည် ပထမဆုံး တရားဝင်ဒေတာကို ယူသည်။
· အပြည့်အဝမုဒ်- ဤသည်မှာ ပက်ကတ်လွှဲပြောင်းမုဒ်တစ်ခုဖြစ်သည်။ ဤမုဒ်တွင်၊ IP သည် အစုအဝေးတစ်ခုနှင့် ပက်ကတ်တစ်ခု၏အစနှင့်အဆုံးတွင် ကန့်သတ်ချက်များအဖြစ် ဆက်တိုက်ချိန်ကိုက်မှုတစ်ခုကို ပေးပို့သည်။

F-Tile Serial Lite IV High Level Block Diagram

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n လမ်းသွားဘစ်များ (NRZ မုဒ်)/ 2*n လမ်းသွားဘစ်များ (PAM4 မုဒ်)

TX MAC

Adapter INSERT

MII ကုဒ်နံပါတ်

စိတ်ကြိုက် PCS

TX PCS

TX MII

EMIB ကုဒ်နံပါတ် SCRAMBLER FEC

TX PMA

n Lanes Bits (PAM4 မုဒ်)/ n Lanes Bits (NRZ မုဒ်)
TX Serial Interface

Avalon Streaming Interface RX
64*n လမ်းသွားဘစ်များ (NRZ မုဒ်)/ 2*n လမ်းသွားဘစ်များ (PAM4 မုဒ်)

RX PCS

CW RMV

DESKEW

MII

& ကုဒ်ကို ချိန်ညှိပါ။

RX MII

EMIB

BLOCK Sync ကို DECODE နှင့် FEC DESCRAMBLER

RX PMA

CSR

2n Lanes Bits (PAM4 မုဒ်)/ n Lanes Bits (NRZ မုဒ်) RX Serial Interface
Avalon Memory-Mapped Interface Register Config

ဒဏ္ဍာရီ

ယုတ္တိပျော့ပျောင်း

ခက်ဂျစ်

ISO 9001:2015 မှတ်ပုံတင်ထားသည်။

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

F-Tile Serial Lite IV Intel FPGA IP ဒီဇိုင်း ex ကို ထုတ်လုပ်နိုင်သည်။ampIP အင်္ဂါရပ်များအကြောင်းပိုမိုလေ့လာရန် les ။ F-Tile Serial Lite IV Intel FPGA IP Design Ex ကို ကိုးကားပါ။ample အသုံးပြုသူလမ်းညွှန်။
ဆက်စပ်အချက်အလက်များ · စာမျက်နှာ 19 တွင် လုပ်ဆောင်နိုင်သော ဖော်ပြချက် · F-Tile Serial Lite IV Intel FPGA IP ဒီဇိုင်း Example အသုံးပြုသူလမ်းညွှန်

2.1. သတင်းအချက်အလက် ထုတ်ပြန်ခြင်း။

Intel FPGA IP ဗားရှင်းများသည် Intel Quartus® Prime Design Suite ဆော့ဖ်ဝဲဗားရှင်း v19.1 အထိ ကိုက်ညီပါသည်။ Intel Quartus Prime Design Suite ဆော့ဖ်ဝဲလ်ဗားရှင်း 19.2 မှစတင်၍ Intel FPGA IP တွင် ဗားရှင်းအသစ်အဆန်းတစ်ခုရှိသည်။

Intel FPGA IP ဗားရှင်း (XYZ) နံပါတ်သည် Intel Quartus Prime ဆော့ဖ်ဝဲလ်ဗားရှင်းတစ်ခုစီနှင့် ပြောင်းလဲနိုင်သည်။ အပြောင်းအလဲတစ်ခု-

· X သည် IP ၏ အဓိကပြန်လည်ပြင်ဆင်မှုကို ညွှန်ပြသည်။ Intel Quartus Prime ဆော့ဖ်ဝဲလ်ကို အပ်ဒိတ်လုပ်ပါက IP ကို ပြန်ထုတ်ရပါမည်။
· Y သည် အင်္ဂါရပ်အသစ်များပါဝင်သည့် IP ကိုဖော်ပြသည်။ ဤအင်္ဂါရပ်အသစ်များပါဝင်ရန် သင့် IP ကို ပြန်ထုတ်ပါ။
· Z သည် အသေးအဖွဲပြောင်းလဲမှုများပါဝင်သည် IP ကိုညွှန်ပြသည်။ ဤပြောင်းလဲမှုများပါဝင်ရန် သင့် IP ကို ပြန်လည်ထုတ်ပေးပါ။

ဇယား ၁။

F-Tile Serial Lite IV Intel FPGA IP ဖြန့်ချိမှု အချက်အလက်

အကြောင်းအရာ IP ဗားရှင်း Intel Quartus Prime ဗားရှင်း ဖြန့်ချိသည့်ရက်စွဲ ကုဒ်

5.0.0 22.1 2022.04.28 IP-SLITE4F

ဖော်ပြချက်

၃.၁။ ပံ့ပိုးထားသောအင်္ဂါရပ်များ
အောက်ပါဇယားသည် F-Tile Serial Lite IV Intel FPGA IP တွင်ရရှိနိုင်သည့်အင်္ဂါရပ်များကိုစာရင်းပြုစုသည်-

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

ဇယား ၁။

F-Tile Serial Lite IV Intel FPGA IP အင်္ဂါရပ်များ

ထူးခြားချက်

ဖော်ပြချက်

ဒေတာလွှဲပြောင်းခြင်း။

· PAM4 မုဒ်အတွက်-
- FHT သည် အများဆုံး 56.1 လမ်းသွားဖြင့် လမ်းတစ်ကြောင်းလျှင် 58၊ 116 နှင့် 4 Gbps ကိုသာ ပံ့ပိုးပေးသည်။
- FGT သည် အများဆုံး 58 လမ်းသွားဖြင့် 12 Gbps အထိ ထောက်ပံ့ပေးသည်။
PAM18 မုဒ်အတွက် ပံ့ပိုးပေးထားသော အသံလှိုင်းဒေတာနှုန်းထားများအကြောင်း နောက်ထပ်အသေးစိတ်အချက်အလက်များအတွက် စာမျက်နှာ 42 ရှိ ဇယား 4 ကို ကိုးကားပါ။
· NRZ မုဒ်အတွက်-
- FHT သည် အများဆုံး 28.05 လမ်းသွားဖြင့် လမ်းတစ်ကြောင်းလျှင် 58 နှင့် 4 Gbps သာ ထောက်ပံ့ပေးသည်။
- FGT သည် အများဆုံး 28.05 လမ်းသွားဖြင့် လမ်းတစ်ကြောင်းလျှင် 16 Gbps အထိ ထောက်ပံ့ပေးသည်။
NRZ မုဒ်အတွက် ပံ့ပိုးပေးထားသော အသံလှိုင်းဒေတာနှုန်းထားများအကြောင်း နောက်ထပ်အသေးစိတ်အချက်အလက်များအတွက် စာမျက်နှာ 18 ရှိ ဇယား 42 ကို ကိုးကားပါ။
· စဉ်ဆက်မပြတ် ထုတ်လွှင့်ခြင်း (အခြေခံ) သို့မဟုတ် ပက်ကတ် (အပြည့်အစုံ) မုဒ်များကို ပံ့ပိုးပေးသည်။
· low overhead frame packets များကို ပံ့ပိုးပေးသည်။
· ပေါက်ကွဲအရွယ်အစားတိုင်းအတွက် byte granularity လွှဲပြောင်းမှုကို ပံ့ပိုးပေးသည်။
· အသုံးပြုသူမှ အစပြုသော သို့မဟုတ် အလိုအလျောက် လမ်းကြောချိန်ညှိမှုကို ပံ့ပိုးပေးသည်။
· programmable alignment ကာလကို ပံ့ပိုးပေးသည်။

PCS

· ပျော့ပျောင်းသော logic အရင်းအမြစ်များကို လျှော့ချရန်အတွက် Intel Agilex F-tile transceivers များနှင့် ချိတ်ဆက်ပေးသော hard IP logic ကို အသုံးပြုသည်။
· 4GBASE-KP100 သတ်မှတ်ချက်အတွက် PAM4 မုဒ်ကို ပံ့ပိုးပေးသည်။ RS-FEC ကို ဤမော်ဂျူမုဒ်တွင် အမြဲဖွင့်ထားသည်။
· ရွေးချယ်နိုင်သော RS-FEC မော်ဂျူမုဒ်ဖြင့် NRZ ကို ပံ့ပိုးပေးသည်။
· 64b/66b ကုဒ်ဖြင့် ကုဒ်ဒုဒ်ကို ပံ့ပိုးပေးသည်။

အမှားရှာဖွေခြင်းနှင့် ကိုင်တွယ်ခြင်း။

· TX နှင့် RX ဒေတာလမ်းကြောင်းများပေါ်တွင် CRC အမှားစစ်ဆေးခြင်းကိုပံ့ပိုးသည်။ · RX လင့်ခ်အမှားစစ်ဆေးခြင်းကိုထောက်ခံသည်။ · RX PCS အမှားရှာဖွေတွေ့ရှိမှုကိုပံ့ပိုးသည်။

မျက်နှာပြင်များ

· လွတ်လပ်သောလင့်ခ်များဖြင့် အပြည့်အဝ duplex packet လွှဲပြောင်းခြင်းကိုသာ ပံ့ပိုးပေးသည်။
· လွှဲပြောင်းချိန်ကြာချိန်နည်းပါးသော FPGA စက်အများအပြားသို့ point-to-point အပြန်အလှန်ချိတ်ဆက်မှုကို အသုံးပြုသည်။
· အသုံးပြုသူသတ်မှတ်ထားသော အမိန့်များကို ပံ့ပိုးပေးသည်။

၂.၃။ IP ဗားရှင်း ပံ့ပိုးမှုအဆင့်

Intel Quartus Prime ဆော့ဖ်ဝဲလ်နှင့် Intel FPGA စက်ပံ့ပိုးမှု F-Tile Serial Lite IV Intel FPGA IP သည် အောက်ပါအတိုင်းဖြစ်သည်-

ဇယား ၁။

IP ဗားရှင်းနှင့် ပံ့ပိုးမှုအဆင့်

Intel Quartus Prime 22.1

စက်ပစ္စည်း Intel Agilex F-tile transceivers

IP Version Simulation Compilation Hardware Design

5.0.0

၂.၄။ စက်ပစ္စည်း မြန်နှုန်း အဆင့် ပံ့ပိုးမှု
F-Tile Serial Lite IV Intel FPGA IP သည် Intel Agilex F-tile စက်ပစ္စည်းများအတွက် အောက်ပါအမြန်နှုန်းအဆင့်များကို ပံ့ပိုးပေးသည်- · Transceiver မြန်နှုန်းအဆင့်- -1၊ -2၊ နှင့် -3 · Core အမြန်နှုန်းအဆင့်- -1၊ -2 နှင့် - ၃

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

ဆက်စပ်အချက်အလက်
Intel Agilex Device Data Sheet Intel Agilex F-tile transceivers တွင် ပံ့ပိုးထားသော ဒေတာနှုန်းအကြောင်း နောက်ထပ်အချက်အလက်များ။

၂.၅။ အရင်းအမြစ်အသုံးချမှုနှင့် တုံ့ပြန်မှု

F-Tile Serial Lite IV Intel FPGA IP အတွက် အရင်းအမြစ်များနှင့် တုံ့ပြန်ချိန်ကို Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲဗားရှင်း 22.1 မှ ရယူခဲ့သည်။

ဇယား ၁။

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP အရင်းအမြစ်အသုံးချမှု
latency တိုင်းတာမှုသည် TX core input မှ RX core output သို့ round trip latency အပေါ်အခြေခံသည်။

Transceiver အမျိုးအစား

မူကွဲ

ဒေတာလမ်းကြောင်းများမုဒ် RS-FEC ALM အရေအတွက်

Latency (TX core နာရီစက်ဝန်း)

FGT

28.05 Gbps NRZ ၁၆

အခြေခံ မသန်စွမ်းသူ ၂၁,၆၉၁ ၆၅

Full Disabled 22,135 65

အခြေခံဖွင့်ထား 21,915 189

Full Enabled 22,452 ၁၈၉

58 Gbps PAM4 ၁၂

အခြေခံဖွင့်ထား 28,206 146

Full Enabled 30,360 ၁၈၉

FHT

58 Gbps NRZ

အခြေခံဖွင့်ထား 15,793 146

Full Enabled 16,624 ၁၈၉

58 Gbps PAM4 ၁၂

အခြေခံဖွင့်ထား 15,771 154

Full Enabled 16,611 ၁၈၉

116 Gbps PAM4 ၁၂

အခြေခံဖွင့်ထား 21,605 128

Full Enabled 23,148 ၁၈၉

၂.၆။ Bandwidth ထိရောက်မှု

ဇယား ၁။

Bandwidth ထိရောက်မှု

ပြောင်းလဲနိုင်သော Transceiver မုဒ်

PAM4

လွှင့်မုဒ် RS-FEC

အပြည့်အစုံ ဖွင့်ထားသည်။

အခြေခံဖွင့်ထားသည်။

Serial interface ဘစ်နှုန်း Gbps (RAW_RATE)
စာလုံးအရေအတွက် (BURST_SIZE) (1) ဖြင့် လွှဲပြောင်းမှုတစ်ခု၏ ဆက်တိုက်အရွယ်အစား
နာရီစက်ဝန်းအတွင်း ချိန်ညှိမှုကာလ (SRL4_ALIGN_PERIOD)

၁၃၀၀ ၇၆၉ ၆၈၈

ဆက်တင်များ

NRZ

အပြည့်

မသန်စွမ်း

ဖွင့်ထားသည်။

28.0

2,048

4,096

အခြေခံ မသန်စွမ်း 28.0

28.0 ကိုဖွင့်ထားသည်။

4,194,304

4,096

4,096 ဆက်လက်...

(1) အခြေခံမုဒ်အတွက် BURST_SIZE သည် အဆုံးမရှိ ချဉ်းကပ်လာသောကြောင့် အများအပြားကို အသုံးပြုသည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

ပြောင်းလွဲမှုများ

ဆက်တင်များ

64/66b ကုဒ်နံပါတ်

၄ ၆ ၀၂ ၅၆ ၀ ၀

စာလုံးအရေအတွက် (BURST_SIZE_OVHD) ပေါက်ကွဲသည့်အရွယ်အစား၏ ခေါင်းစီး

(၉း၂၀)၊

နာရီစက်ဝန်းတွင် ချိန်ညှိမှုအမှတ်အသားကာလ 81,915 (ALIGN_MARKER_PERIOD)

81,915

81,916

ချိန်ညှိမှု အမှတ်အသား အကျယ် 5 တွင်

နာရီစက်ဝန်း

(ALIGN_MARKER_WIDTH)

Bandwidth ထိရောက်မှု (၄)၊

၄ ၆ ၀၂ ၅၆ ၀ ၀

ထိရောက်မှုနှုန်း (Gbps) (၅)၊

၄ ၆ ၀၂ ၅၆ ၀ ၀

အများဆုံး အသုံးပြုသူ နာရီကြိမ်နှုန်း (MHz) (၆)၊

၄ ၆ ၀၂ ၅၆ ၀ ၀

ဆက်စပ်အချက်အလက်များ စာမျက်နှာ 40 တွင် လင့်ခ်နှုန်းနှင့် Bandwidth ထိရောက်မှု တွက်ချက်ခြင်း။

(2) အပြည့်အဝမုဒ်တွင်၊ BURST_SIZE_OVHD အရွယ်အစားသည် ဒေတာစီးကြောင်းတွင် START/END တွဲထားသော ထိန်းချုပ်မှုစကားလုံးများ ပါဝင်သည်။
(3) အခြေခံမုဒ်အတွက်၊ ထုတ်လွှင့်နေစဉ်အတွင်း START/END မရှိသောကြောင့် BURST_SIZE_OVHD သည် 0 ဖြစ်သည်။
(4) Bandwidth ထိရောက်မှုတွက်ချက်မှုအတွက် လင့်ခ်နှုန်းနှင့် Bandwidth Efficiency Calculation ကို ကိုးကားပါ။
(5) ထိရောက်မှုနှုန်း တွက်ချက်ရန်အတွက် လင့်ခ်နှုန်းနှင့် Bandwidth Efficiency Calculation ကို ကိုးကားပါ။
(၆) အများဆုံးအသုံးပြုသူနာရီကြိမ်နှုန်းတွက်ချက်မှုအတွက် လင့်ခ်နှုန်းနှင့် Bandwidth Efficiency Calculation ကို ကိုးကားပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

683074 | 2022.04.28 တုံ့ပြန်ချက်ပေးပို့ပါ။

3. စတင်ပါ။

၃.၁။ Intel FPGA IP Cores များကို ထည့်သွင်းခြင်းနှင့် လိုင်စင်ပေးခြင်း

Intel Quartus Prime ဆော့ဖ်ဝဲ တပ်ဆင်မှုတွင် Intel FPGA IP စာကြည့်တိုက် ပါဝင်သည်။ ဤစာကြည့်တိုက်သည် အပိုလိုင်စင်မလိုအပ်ဘဲ သင့်ထုတ်လုပ်မှုအသုံးပြုမှုအတွက် အသုံးဝင်သော IP core အများအပြားကို ပံ့ပိုးပေးပါသည်။ အချို့သော Intel FPGA IP core များသည် ထုတ်လုပ်မှုအသုံးပြုမှုအတွက် သီးခြားလိုင်စင်ကို ဝယ်ယူရန်လိုအပ်သည်။ Intel FPGA IP အကဲဖြတ်ခြင်းမုဒ်သည် သင့်အား ထုတ်လုပ်မှု IP core လိုင်စင်အပြည့်အစုံကို ဝယ်ယူရန် မဆုံးဖြတ်မီ အဆိုပါ လိုင်စင်ရ Intel FPGA IP cores များကို simulation နှင့် hardware တွင် အကဲဖြတ်နိုင်စေပါသည်။ သင်သည် ဟာ့ဒ်ဝဲစမ်းသပ်မှုပြီးပါက လိုင်စင်ရ Intel IP cores အတွက် ထုတ်လုပ်မှုလိုင်စင် အပြည့်အစုံကို ဝယ်ယူရန်သာ လိုအပ်ပြီး ထုတ်လုပ်မှုတွင် IP ကို အသုံးပြုရန် အသင့်ဖြစ်နေပါပြီ။

Intel Quartus Prime ဆော့ဖ်ဝဲသည် ပုံမှန်အားဖြင့် အောက်ပါနေရာများတွင် IP core များကို တပ်ဆင်သည်-

ပုံ ၇။

IP Core တပ်ဆင်ခြင်းလမ်းကြောင်း
intelFPGA(_pro) quartus - Intel Quartus Prime ဆော့ဖ်ဝဲ ip ပါ၀င်သည် - Intel FPGA IP စာကြည့်တိုက်နှင့် ပြင်ပကုမ္ပဏီ IP cores altera ပါရှိသည် - Intel FPGA IP စာကြည့်တိုက် အရင်းအမြစ်ကုဒ်ပါရှိသည်။ - Intel FPGA IP အရင်းအမြစ်ပါရှိသည်။ files

ဇယား ၁။

IP Core တပ်ဆင်ခြင်းတည်နေရာများ

တည်နေရာ

ဆော့ဝဲ

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

ပလပ်ဖောင်း Windows* Linux*

မှတ်ချက် -

Intel Quartus Prime ဆော့ဖ်ဝဲသည် တပ်ဆင်မှုလမ်းကြောင်းရှိ နေရာလွတ်များကို မပံ့ပိုးပါ။

၃.၁.၁။ Intel FPGA IP အကဲဖြတ်မုဒ်
အခမဲ့ Intel FPGA IP အကဲဖြတ်မုဒ်သည် သင့်အား ဝယ်ယူခြင်းမပြုမီ လိုင်စင်ရ Intel FPGA IP cores များကို အကဲဖြတ်ရန် ခွင့်ပြုပါသည်။ Intel FPGA IP အကဲဖြတ်မုဒ်သည် အပိုလိုင်စင်မရှိဘဲ အောက်ပါအကဲဖြတ်ချက်များကို ပံ့ပိုးပေးသည်-
· သင့်စနစ်ရှိ လိုင်စင်ရ Intel FPGA IP core ၏အပြုအမူကို တုပပါ။ · IP Core ၏ လုပ်ဆောင်နိုင်စွမ်း၊ အရွယ်အစားနှင့် အမြန်နှုန်းတို့ကို လျင်မြန်လွယ်ကူစွာ စစ်ဆေးပါ။ · အချိန်အကန့်အသတ်ရှိသော စက်ပရိုဂရမ်ကို ဖန်တီးပါ။ fileIP core များပါဝင်သည့် ဒီဇိုင်းများအတွက် s။ · သင့် IP core ဖြင့် စက်ပစ္စည်းတစ်ခုကို ပရိုဂရမ်ရေးဆွဲပြီး သင်၏ဒီဇိုင်းကို ဟာ့ဒ်ဝဲတွင် အတည်ပြုပါ။

ISO 9001:2015 မှတ်ပုံတင်ထားသည်။

3. စတင်ပါ။
683074 | 2022.04.28
Intel FPGA IP အကဲဖြတ်မုဒ်သည် အောက်ပါလုပ်ဆောင်ချက်မုဒ်များကို ပံ့ပိုးပေးသည်-
· Tethered– လိုင်စင်ရ Intel FPGA IP ပါရှိသော ဒီဇိုင်းကို သင့်ဘုတ်နှင့် လက်ခံဆောင်ရွက်ပေးသည့် ကွန်ပျူတာကြားတွင် ချိတ်ဆက်မှုဖြင့် ရက်အကန့်အသတ်မရှိ လုပ်ဆောင်ခွင့်ပြုသည်။ ကြိုးတပ်ထားသည့်မုဒ်တွင် အမှတ်စဉ် ပူးတွဲစမ်းသပ်လုပ်ဆောင်မှုအဖွဲ့ (JTAG) J အကြားချိတ်ဆက်ထားသောကြိုး၊TAG ဟာ့ဒ်ဝဲအကဲဖြတ်ကာလ၏ကြာချိန်အတွက် Intel Quartus Prime ပရိုဂရမ်မာကို လုပ်ဆောင်နေသည့် သင်၏ဘုတ်နှင့် လက်ခံကွန်ပြူတာပေါ်ရှိ အပေါက်။ ပရိုဂရမ်မာသည် Intel Quartus Prime ဆော့ဖ်ဝဲလ်၏ အနည်းဆုံး တပ်ဆင်မှုတစ်ခုသာ လိုအပ်ပြီး Intel Quartus Prime လိုင်စင် မလိုအပ်ပါ။ အိမ်ရှင်ကွန်ပြူတာသည် J မှတစ်ဆင့် စက်ဆီသို့ အချိန်အပိုင်းအခြားအလိုက် အချက်ပြပေးပို့ခြင်းဖြင့် အကဲဖြတ်ချိန်ကို ထိန်းချုပ်သည်။TAG ဆိပ်ကမ်း။ ဒီဇိုင်းဆွဲထားသည့်မုဒ်တွင် လိုင်စင်ရ IP core များအားလုံးသည် IP core အကဲဖြတ်ခြင်း သက်တမ်းကုန်ဆုံးသည်အထိ အကဲဖြတ်ချိန်သည် အလုပ်လုပ်သည်။ IP cores အားလုံးသည် အကန့်အသတ်မရှိ အကဲဖြတ်ချိန်ကို ပံ့ပိုးပါက၊ စက်သည် အချိန်ကုန်မည်မဟုတ်ပါ။
· Untethered-လိုင်စင်ရ IP ပါရှိသော ဒီဇိုင်းကို အချိန်အကန့်အသတ်ဖြင့် လုပ်ဆောင်ခွင့်ပြုသည်။ စက်ပစ္စည်းသည် Intel Quartus Prime ဆော့ဖ်ဝဲလ်ကို အသုံးပြုသည့် လက်ခံကွန်ပြူတာမှ ချိတ်ဆက်မှု ဖြတ်တောက်ပါက IP core သည် untethered mode သို့ ပြန်သွားပါသည်။ ဒီဇိုင်းရှိ အခြားသော လိုင်စင်ရ IP core သည် tethered mode ကို မပံ့ပိုးပါက IP core သည် untethered mode သို့ ပြန်သွားပါသည်။
ဒီဇိုင်းတွင် လိုင်စင်ရ Intel FPGA IP တစ်ခုခုအတွက် အကဲဖြတ်ချိန်ကုန်ဆုံးသောအခါ၊ ဒီဇိုင်းသည် အလုပ်မလုပ်တော့ပါ။ Intel FPGA IP အကဲဖြတ်မုဒ်ကို အသုံးပြုသည့် IP core များအားလုံးသည် ဒီဇိုင်းပုံစံရှိ IP core သက်တမ်းကုန်သည့်အခါ တပြိုင်နက် ကုန်ဆုံးသွားပါသည်။ အကဲဖြတ်ချိန်ကုန်ဆုံးသွားသောအခါ၊ သင်သည် ဟာ့ဒ်ဝဲအတည်ပြုခြင်းကို ဆက်လက်မလုပ်ဆောင်မီ FPGA စက်ပစ္စည်းကို ပြန်လည်ပရိုဂရမ်လုပ်ရပါမည်။ ထုတ်လုပ်မှုအတွက် IP core ကို သက်တမ်းတိုးအသုံးပြုရန်၊ IP core အတွက် ထုတ်လုပ်မှုလိုင်စင်အပြည့်အစုံကို ဝယ်ယူပါ။
သင်သည် လိုင်စင်ကို ဝယ်ယူပြီး အကန့်အသတ်မရှိ စက်ပစ္စည်းပရိုဂရမ်တစ်ခုကို မထုတ်လုပ်မီ ထုတ်လုပ်မှုလိုင်စင်ကီးအပြည့်အစုံကို ထုတ်လုပ်ရပါမည်။ file. Intel FPGA IP အကဲဖြတ်မုဒ်တွင်၊ Compiler သည် အချိန်အကန့်အသတ်ရှိသော စက်ပရိုဂရမ်များကိုသာ ထုတ်ပေးပါသည်။ file ( _time_limited.sof) အချိန်ကန့်သတ်ချက်တွင် ကုန်ဆုံးသည်။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

3. စတင်ခြင်း 683074 | 2022.04.28

ပုံ ၇။

Intel FPGA IP အကဲဖြတ်မုဒ် စီးဆင်းမှု
Intel FPGA IP Library ဖြင့် Intel Quartus Prime Software ကို ထည့်သွင်းပါ။

လိုင်စင်ရ Intel FPGA IP Core ကို ကန့်သတ်ပြီး ချက်ခြင်းလုပ်ဆောင်ပါ။

ပံ့ပိုးထားသော Simulator တွင် IP ကိုအတည်ပြုပါ။

Intel Quartus Prime Software တွင် ဒီဇိုင်းကို စုစည်းပါ။

Time-Limited Device Programming ကို ဖန်တီးပါ။ File

Intel FPGA ကိရိယာကို ပရိုဂရမ်လုပ်ပြီး ဘုတ်အဖွဲ့တွင် လုပ်ဆောင်ချက်ကို အတည်ပြုပါ။
ထုတ်လုပ်မှုအသုံးပြုမှုအတွက် IP အဆင်သင့်မရှိပါလား။
ဟုတ်ကဲ့ ထုတ်လုပ်မှု အပြည့်အစုံကို ဝယ်ယူပါ။
IP လိုင်စင်

မှတ်ချက် -

လုပ်ငန်းသုံးထုတ်ကုန်များတွင် လိုင်စင်ရ IP ကို ထည့်သွင်းပါ။
ကန့်သတ်ချက်အဆင့်များနှင့် အကောင်အထည်ဖော်မှုအသေးစိတ်များအတွက် IP core တစ်ခုစီ၏ အသုံးပြုသူလမ်းညွှန်ကို ကိုးကားပါ။
Intel သည် IP core များကို ထိုင်ခုံတစ်ခုချင်း၊ အမြဲတမ်းအခြေခံဖြင့် လိုင်စင်ထုတ်ပေးသည်။ လိုင်စင်ကြေးတွင် ပထမနှစ် ပြုပြင်ထိန်းသိမ်းမှုနှင့် ပံ့ပိုးမှုတို့ ပါဝင်သည်။ အပ်ဒိတ်များ၊ ချွတ်ယွင်းချက်ပြင်ဆင်မှုများနှင့် နည်းပညာပိုင်းဆိုင်ရာ ပံ့ပိုးကူညီမှုများကို ပထမနှစ်ထက်မကျော်လွန်ရန် ပြုပြင်ထိန်းသိမ်းမှုဆိုင်ရာ စာချုပ်ကို သက်တမ်းတိုးရပါမည်။ ပရိုဂရမ်မထုတ်လုပ်မီ ထုတ်လုပ်မှုလိုင်စင်လိုအပ်သော Intel FPGA IP cores အတွက် ထုတ်လုပ်မှုလိုင်စင်အပြည့်အစုံကို သင်ဝယ်ယူရပါမည်။ fileအချိန်အကန့်အသတ်မရှိ အသုံးပြုနိုင်ပါသည်။ Intel FPGA IP အကဲဖြတ်မုဒ်တွင်၊ Compiler သည် အချိန်အကန့်အသတ်ရှိသော စက်ပရိုဂရမ်များကိုသာ ထုတ်ပေးပါသည်။ file ( _time_limited.sof) အချိန်ကန့်သတ်ချက်တွင် ကုန်ဆုံးသည်။ သင့်ထုတ်လုပ်မှုလိုင်စင်သော့များရယူရန် Intel FPGA ကိုယ်ပိုင်ဝန်ဆောင်မှုလိုင်စင်စင်တာသို့ သွားရောက်ပါ။
Intel FPGA ဆော့ဖ်ဝဲလ်လိုင်စင် သဘောတူညီချက်များသည် လိုင်စင်ရ IP cores များ တပ်ဆင်ခြင်းနှင့် အသုံးပြုခြင်းကို အုပ်ချုပ်သည့် Intel Quartus Prime ဒီဇိုင်းဆော့ဖ်ဝဲလ်နှင့် လိုင်စင်မဲ့ IP cores အားလုံးကို ထိန်းချုပ်ပါသည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

3. စတင်ခြင်း 683074 | 2022.04.28
ဆက်စပ်အချက်အလက်များ · Intel FPGA လိုင်စင်ပံ့ပိုးမှုစင်တာ · Intel FPGA ဆော့ဖ်ဝဲထည့်သွင်းခြင်းနှင့် လိုင်စင်မိတ်ဆက်ခြင်း
၃.၂။ IP ကန့်သတ်ချက်များနှင့် ရွေးချယ်စရာများကို သတ်မှတ်ခြင်း။
IP ကန့်သတ်ချက်တည်းဖြတ်သူသည် သင့်စိတ်ကြိုက် IP ကွဲပြားမှုကို လျင်မြန်စွာ ပြင်ဆင်သတ်မှတ်နိုင်စေပါသည်။ Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်တွင် IP ရွေးချယ်မှုများနှင့် ကန့်သတ်ချက်များကို သတ်မှတ်ရန် အောက်ပါအဆင့်များကို အသုံးပြုပါ။
1. သင့် F-Tile Serial Lite IV Intel FPGA IP ကို ပေါင်းစည်းရန် Intel Quartus Prime Pro Edition ပရောဂျက်တစ်ခု မရှိသေးပါက၊ တစ်ခုဖန်တီးရပါမည်။ a Intel Quartus Prime Pro Edition ကို နှိပ်ပါ။ File Quartus Prime ပရောဂျက်အသစ်ကို ဖန်တီးရန် New Project Wizard သို့မဟုတ် File လက်ရှိ Quartus Prime ပရောဂျက်ကိုဖွင့်ရန် ပရောဂျက်ကိုဖွင့်ပါ။ wizard သည် သင့်အား စက်ပစ္စည်းတစ်ခုကို သတ်မှတ်ရန် တောင်းဆိုသည်။ ခ စက်ပစ္စည်းမိသားစု Intel Agilex ကိုသတ်မှတ်ပြီး IP အတွက် အမြန်နှုန်းအဆင့်သတ်မှတ်ချက်များနှင့် ကိုက်ညီသည့် ထုတ်လုပ်ရေး F-tile ကိရိယာကို ရွေးချယ်ပါ။ ဂ။ Finish ကိုနှိပ်ပါ။
2. IP Catalog တွင်၊ F-Tile Serial Lite IV Intel FPGA IP ကို ရှာဖွေပြီး ရွေးချယ်ပါ။ New IP Variation ဝင်းဒိုး ပေါ်လာသည်။
3. သင်၏စိတ်ကြိုက် IP ဗားရှင်းအသစ်အတွက် ထိပ်တန်းအမည်ကို သတ်မှတ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် IP ကွဲပြားမှု ဆက်တင်များကို a တွင် သိမ်းဆည်းသည်။ file အမည်ရှိ .ip
4. OK ကိုနှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်မှုပေါ်လာသည်။ 5. သင်၏ IP ကွဲပြားမှုအတွက် ဘောင်များကို သတ်မှတ်ပါ။ Parameter ကဏ္ဍကို ကိုးကားပါ။
F-Tile Serial Lite IV Intel FPGA IP ကန့်သတ်ချက်များအကြောင်း အချက်အလက်။ 6. ရွေးချယ်နိုင်သောအားဖြင့်၊ simulation testbench သို့မဟုတ် compilation နှင့် hardware design ကိုထုတ်လုပ်ရန် ရွေးချယ်နိုင်သည်။
example၊ Design Ex မှ ညွှန်ကြားချက်များကို လိုက်နာပါ။ample အသုံးပြုသူလမ်းညွှန်။ 7. Generate HDL ကိုနှိပ်ပါ။ Generation Dialog Box ပေါ်လာပါမယ်။ 8. အထွက်ကို သတ်မှတ်ပါ။ file မျိုးဆက်ရွေးချယ်မှုများ၊ ထို့နောက် Generate ကိုနှိပ်ပါ။ IP ကွဲပြားမှု
fileသင်၏သတ်မှတ်ချက်များအတိုင်းထုတ်လုပ်ပါ။ 9. Finish ကိုနှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် ထိပ်တန်းအဆင့် .ip ကို ပေါင်းထည့်သည်။ file လက်ရှိဆီသို့
ပရောဂျက်အလိုအလျောက်။ အကယ်၍ သင်သည် .ip ကို ကိုယ်တိုင်ထည့်ရန် အချက်ပြပါ။ file ပရောဂျက်သို့၊ Project Add/Remove ကိုနှိပ်ပါ။ Files ကိုထည့်ရန် Project တွင် file. 10. သင်၏ IP ကွဲလွဲမှုကို ဖန်တီးပြီး ချက်ချင်းလုပ်ဆောင်ပြီးနောက်၊ ဆိပ်ကမ်းများကို ချိတ်ဆက်ရန်အတွက် သင့်လျော်သော pin assignments များပြုလုပ်ပြီး သင့်လျော်သော per-instance RTL ဘောင်များကို သတ်မှတ်ပါ။
စာမျက်နှာ 42 ရှိ သက်ဆိုင်ရာ အချက်အလက် ကန့်သတ်ချက်များ
၃.၃။ ထုတ်ပေးသည်။ File ဖွဲ့စည်းပုံ
Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲသည် အောက်ပါ IP အထွက်ကို ထုတ်ပေးသည်။ file ဖွဲ့စည်းပုံ။
နှင့်ပတ်သက်သောသတင်းအချက်အလက်များအတွက် file ဒီဇိုင်းဖွဲ့စည်းပုံဟောင်းampLe၊ F-Tile Serial Lite IV Intel FPGA IP Design Ex ကို ကိုးကားပါ။ample အသုံးပြုသူလမ်းညွှန်။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

3. စတင်ခြင်း 683074 | 2022.04.28

ပုံ 4. F-Tile Serial Lite IV Intel FPGA IP ကို ထုတ်လုပ်ထားသည်။ Files
.ip – IP ပေါင်းစည်းမှု file

IP ကွဲပြားမှု files

_ IP ကွဲပြားမှု files

example_design

.cmp – VHDL အစိတ်အပိုင်း ကြေငြာချက် file _bb.v – Verilog HDL black box EDA ပေါင်းစပ်မှု file _inst.v နှင့် .vhd – Sample instantiation ပုံစံများ .xml- XML အစီရင်ခံစာ file

Exampသင်၏ IP core ဒီဇိုင်း ex အတွက် le တည်နေရာample file၎။ မူရင်းတည်နေရာမှာ example_design၊ သို့သော် မတူညီသောလမ်းကြောင်းတစ်ခုကို သတ်မှတ်ရန် သင့်အား တောင်းဆိုထားသည်။

.qgsimc – တိုးမြင့်သော မျိုးဆက်ပွားခြင်းကို ပံ့ပိုးရန် သရုပ်ဖော်မှု ကန့်သတ်ချက်များ စာရင်းများ .qgsynthc – တိုးမြင့်သော မျိုးဆက်ပွားခြင်းကို ပံ့ပိုးရန် ပေါင်းစပ်မှု ဘောင်များကို စာရင်းပြုစုသည်။

.qip – IP ပေါင်းစပ်မှုကို စာရင်းပြုစုသည်။ files

_generation.rpt- IP မျိုးဆက် အစီရင်ခံစာ

.sopcinfo- ဆော့ဖ်ဝဲတူးလ်-ကွင်းဆက်ပေါင်းစည်းမှု file .html- ချိတ်ဆက်မှုနှင့် မှတ်ဉာဏ်မြေပုံဒေတာ

.csv – တာဝန်ကို ပင်ထိုးပါ။ file

.spd – တစ်ဦးချင်း simulation script များကို ပေါင်းစပ်ထားသည်။

သရုပ်သကန် files

synth IP ပေါင်းစပ်မှု files

.v ထိပ်တန်းအဆင့် သရုပ်ဖော်မှု file

.v ထိပ်တန်းအဆင့် IP ပေါင်းစပ်မှု file

Simulator ဇာတ်ညွှန်းများ

Subcore စာကြည့်တိုက်များ

synth
Subcore ပေါင်းစပ်မှု files

sim
Subcore သရုပ်သကန် files

ဇယား ၁။

F-Tile Serial Lite IV Intel FPGA IP ကို ထုတ်လုပ်ထားသည်။ Files

File နာမည်

ဖော်ပြချက်

.ip

Platform Designer စနစ် သို့မဟုတ် ထိပ်တန်းအဆင့် IP ကွဲပြားမှု file. သင်၏ IP ကွဲလွဲမှုကိုပေးသော အမည်ဖြစ်ပါသည်။

.cmp

VHDL အစိတ်အပိုင်းကြေငြာချက် (.cmp) file စာသားတစ်ခုဖြစ်သည်။ file VHDL ဒီဇိုင်းတွင် သင်သုံးနိုင်သော ဒေသန္တရ ယေဘူယျနှင့် port အဓိပ္ပါယ်ဖွင့်ဆိုချက်များ ပါရှိသည်။ files.

.html

ချိတ်ဆက်မှုအချက်အလက်များပါရှိသော အစီရင်ခံစာတစ်ခု၊ ကျွန်တစ်ဦးစီ၏ လိပ်စာတစ်ခုစီ၏ လိပ်စာကိုပြသသည့် မှတ်ဉာဏ်မြေပုံတစ်ခုနှင့် ၎င်းနှင့်ချိတ်ဆက်ထားသည့် မာစတာတစ်ဦးစီနှင့် ကန့်သတ်ချက်တာဝန်များ ပါဝင်သည်။

_generation.rpt

IP သို့မဟုတ် Platform Designer မျိုးဆက်မှတ်တမ်း file. IP ဖန်တီးစဉ်အတွင်း မက်ဆေ့ချ်များ၏ အကျဉ်းချုပ်။

.qgsimc

တိုးပွားလာသော မျိုးဆက်ပွားခြင်းကို ပံ့ပိုးရန် သရုပ်တူခြင်း ဘောင်များကို စာရင်းပြုစုပါ။

.qgsynthc

တိုးပွားလာသော မျိုးဆက်ပွားခြင်းကို ပံ့ပိုးရန် ပေါင်းစပ်မှုဆိုင်ရာ ကန့်သတ်ချက်များကို စာရင်းပြုစုထားသည်။

.qip

Intel Quartus Prime ဆော့ဖ်ဝဲလ်တွင် IP အစိတ်အပိုင်းကို ပေါင်းစပ်ပြီး စုစည်းရန် IP အစိတ်အပိုင်းနှင့် ပတ်သက်သော လိုအပ်သော အချက်အလက်အားလုံး ပါရှိသည်။
ဆက်ရန်…

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

3. စတင်ခြင်း 683074 | 2022.04.28

File နာမည် .sopcinfo
.csv .spd _bb.v _inst.v သို့မဟုတ် _inst.vhd .regmap
.svd
.v သို့မဟုတ် .vhd နည်းပြ/အကျဉ်းချုပ်/vcs/ synopsys/vcsmx/ xcelium/ မော်ဂျူးများ/ /

ဖော်ပြချက်
သင်၏ Platform Designer စနစ်ရှိ ချိတ်ဆက်မှုများနှင့် IP အစိတ်အပိုင်း ကန့်သတ်ချက်များကို ဖော်ပြသည်။ IP အစိတ်အပိုင်းများအတွက် ဆော့ဖ်ဝဲလ်ဒရိုက်ဗာများကို တီထွင်သည့်အခါ လိုအပ်ချက်များရရှိရန် ၎င်း၏အကြောင်းအရာများကို ခွဲခြမ်းစိတ်ဖြာနိုင်ပါသည်။ Nios® II tool chain ကဲ့သို့သော downstream tools များသည် ၎င်းကိုအသုံးပြုသည်။ file. .sopcinfo file နှင့် system.h file Nios II ကိရိယာကွင်းဆက်အတွက် ထုတ်လုပ်လိုက်သော ကျေးကျွန်တစ်ဦးစီအတွက် လိပ်စာမြေပုံအချက်အလက် ပါဝင်သည်။ မတူညီသောမာစတာများသည် slave အစိတ်အပိုင်းတစ်ခုကိုဝင်ရောက်ရန် မတူညီသောလိပ်စာမြေပုံတစ်ခုရှိနိုင်သည်။
IP အစိတ်အပိုင်း၏ အဆင့်မြှင့်တင်မှု အခြေအနေအကြောင်း အချက်အလက် ပါရှိသည်။
လိုအပ်သောထည့်သွင်းမှု file ပံ့ပိုးထားသော simulators အတွက် simulation script များကိုထုတ်လုပ်ရန် ip-make-simscript အတွက်။ .spd file စာရင်းတစ်ခုပါရှိသည်။ fileသင်စဥ်းစားနိုင်သော မှတ်ဉာဏ်များအကြောင်း အချက်အလက်များနှင့်အတူ သရုပ်ပြမှုအတွက် ထုတ်ပေးပါသည်။
Verilog black-box (_bb.v) ကို သင်သုံးနိုင်သည်။ file အနက်ရောင်သေတ္တာအဖြစ် အသုံးပြုရန်အတွက် ဗလာ module ကြေငြာချက်။
HDL ဟောင်းample instantiation ပုံစံခွက်။ ဤအကြောင်းအရာများကို ကူးယူပြီး ကူးထည့်နိုင်ပါသည်။ file သင်၏ HDL ထဲသို့ file IP ကွဲလွဲမှုကို ချက်ချင်းသိစေရန်။
IP တွင် မှတ်ပုံတင်အချက်အလက်ပါ၀င်ပါက .regmap file ထုတ်ပေးသည်။ .regmap file မာစတာနှင့်ကျွန်အင်တာဖေ့စ်များ၏မှတ်ပုံတင်မြေပုံအချက်အလက်ကိုဖော်ပြသည်။ ဒီ file .sopcinfo ကို ဖြည့်စွက်ပါ။ file စနစ်နှင့်ပတ်သက်သော အသေးစိတ်အချက်အလက်များကို ပေးဆောင်ခြင်းဖြင့်၊ ၎င်းသည် မှတ်ပုံတင်ပြသမှုကို ဖွင့်ပေးသည်။ viewSystem Console တွင် s နှင့် အသုံးပြုသူစိတ်ကြိုက်ပြင်ဆင်နိုင်သော စာရင်းအင်းများ။
Hard Processor စနစ် (HPS) System Debug ကိရိယာများကို ခွင့်ပြုသည်။ view Platform Designer စနစ်တွင် HPS နှင့် ချိတ်ဆက်ထားသော အရံပစ္စည်းများ၏ မှတ်ပုံတင်မြေပုံများ။ ပေါင်းစပ်နေစဉ်အတွင်း .svd fileSystem Console မာစတာများမြင်နိုင်သော slave interfaces အတွက် s ကို .sof တွင် သိမ်းဆည်းထားသည်။ file အမှားအယွင်းအပိုင်းတွင်။ System Console သည် ဤအပိုင်းကိုဖတ်ပြီး ပလပ်ဖောင်းဒီဇိုင်နာသည် မှတ်ပုံတင်မြေပုံအချက်အလက်အတွက် စုံစမ်းမေးမြန်းနိုင်ပါသည်။ စနစ်ကျွန်များအတွက်၊ Platform Designer သည် စာရင်းသွင်းမှုများကို အမည်ဖြင့် ဝင်ရောက်ကြည့်ရှုနိုင်ပါသည်။
HDL fileပေါင်းစပ်မှု သို့မဟုတ် သရုပ်ဖော်ခြင်းအတွက် submodule တစ်ခုစီ သို့မဟုတ် ကလေး IP ကို ချက်ချင်းလုပ်ဆောင်ပေးသည်။
သရုပ်ဖော်ပုံတစ်ခုကို စနစ်ထည့်သွင်းရန်နှင့် လုပ်ဆောင်ရန် ModelSim*/QuestaSim* script msim_setup.tcl ပါရှိသည်။
VCS* သရုပ်ဖော်ပုံကို စနစ်ထည့်သွင်းရန်နှင့် လုပ်ဆောင်ရန် shell script vcs_setup.sh ပါရှိသည်။ shell script vcsmx_setup.sh နှင့် synopsys_sim.setup ပါရှိသည်။ file VCS MX simulation ကို စနစ်ထည့်သွင်းပြီး လုပ်ဆောင်ရန်။
shell script xcelium_setup.sh နှင့် အခြားသော စနစ်ထည့်သွင်းမှု ပါရှိသည်။ fileXcelium* simulation ကို စနစ်ထည့်သွင်းရန်နှင့် လုပ်ဆောင်ရန်။
HDL ပါဝင်ပါတယ်။ fileIP submodules များအတွက် s ။
ထုတ်လုပ်လိုက်သော ကလေး IP လမ်းညွှန်တစ်ခုစီအတွက်၊ Platform Designer သည် synth/ နှင့် sim/ sub-directories များကို ထုတ်ပေးပါသည်။

၃.၄။ Intel FPGA IP Cores များကို အတုယူခြင်း။
Intel Quartus Prime ဆော့ဖ်ဝဲလ်သည် သီးခြား EDA simulators များတွင် IP core RTL စီစစ်မှုကို ပံ့ပိုးပေးသည်။ IP မျိုးဆက်သည် စိတ်ကြိုက်ဖန်တီးမှုများကို စိတ်ကြိုက်ဖန်တီးသည်။ files, functional simulation model, any testbench (သို့မဟုတ် example ဒီဇိုင်း) နှင့် IP core တစ်ခုစီအတွက် ရောင်းချသူ-တိကျသော simulator စနစ်ထည့်သွင်းမှု scripts များ။ သင်သည် လုပ်ဆောင်နိုင်သော သရုပ်တူခြင်းပုံစံနှင့် မည်သည့် testbench သို့မဟုတ် ex ကိုမဆို အသုံးပြုနိုင်သည်။ampsimulation အတွက် ဒီဇိုင်း။ IP မျိုးဆက်ထွက်ရှိမှုတွင် မည်သည့် testbench ကိုမဆို compile လုပ်ပြီး run ရန် scripts များလည်း ပါဝင်နိုင်ပါသည်။ Script များသည် သင်၏ IP core ကို အတုယူရန် လိုအပ်သော မော်ဒယ်များ သို့မဟုတ် စာကြည့်တိုက်များ အားလုံးကို စာရင်းပြုစုထားသည်။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

3. စတင်ခြင်း 683074 | 2022.04.28

Intel Quartus Prime ဆော့ဖ်ဝဲလ်သည် များစွာသော simulators များနှင့် ပေါင်းစပ်ပေးထားပြီး သင့်ကိုယ်ပိုင် scripted နှင့် custom simulation flows အပါအဝင် များစွာသော simulation flows များကို ပံ့ပိုးပေးပါသည်။ သင်ရွေးချယ်သည့် မည်သည့်စီးဆင်းမှုမဆို၊ IP core သရုပ်ဖော်မှုတွင် အောက်ပါအဆင့်များ ပါဝင်သည်-
1. IP HDL၊ testbench (သို့မဟုတ် ဥပမာample design) နှင့် simulator setup script တို့ files.
2. သင်၏ simulator ပတ်ဝန်းကျင်နှင့် မည်သည့် simulation script များကိုမဆို သတ်မှတ်ပါ။
3. သရုပ်ပြပုံစံ စာကြည့်တိုက်များကို စုစည်းပါ။
4. သင်၏ Simulator ကိုဖွင့်ပါ။

၃.၄.၁။ ဒီဇိုင်းကို ပုံဖော်ခြင်းနှင့် အတည်ပြုခြင်း။

မူရင်းအားဖြင့်၊ ကန့်သတ်ချက်တည်းဖြတ်သူက Intel FPGA IP မော်ဒယ်များနှင့် သရုပ်ဖော်မော်ဒယ်စာကြည့်တိုက်များကို စုစည်းရန်၊ အသေးစိတ်လုပ်ဆောင်ရန်နှင့် အတုယူရန် ညွှန်ကြားချက်များပါရှိသော Simulator-specific scripts များကို ထုတ်ပေးပါသည်။ file၎။ ညွှန်ကြားချက်များကို သင်၏ simulation testbench script ထဲသို့ ကူးယူနိုင်သည်၊ သို့မဟုတ် ၎င်းတို့ကို တည်းဖြတ်နိုင်သည်။ files သည် သင်၏ ဒီဇိုင်းနှင့် testbench ကို စုစည်းရန်၊ အသေးစိပ်နှင့် အတုယူရန် အမိန့်များ ပေါင်းထည့်ရန်။

ဇယား 10. Intel FPGA IP Core Simulation Scripts

Simulator

File အဘိဓာန်

ModelSim

_sim/လမ်းညွှန်သူ

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Script msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

၃.၅။ အခြား EDA ကိရိယာများတွင် IP Core များကို ပေါင်းစပ်ခြင်း။
ရွေးချယ်နိုင်သောအားဖြင့်၊ Intel FPGA IP cores များပါဝင်သော ဒီဇိုင်းကိုပေါင်းစပ်ရန် အခြားပံ့ပိုးပေးထားသည့် EDA ကိရိယာကို အသုံးပြုပါ။ IP core synthesis ကိုထုတ်လုပ်တဲ့အခါ files ကို ပြင်ပကုမ္ပဏီ EDA ပေါင်းစပ်မှု ကိရိယာများဖြင့် အသုံးပြုရန်အတွက်၊ သင်သည် ဧရိယာနှင့် အချိန်ကိုက် ခန့်မှန်းချက် netlist ကို ဖန်တီးနိုင်သည်။ မျိုးဆက်ကိုဖွင့်ရန်၊ သင်၏ IP အမျိုးအစားကို စိတ်ကြိုက်ပြင်ဆင်သည့်အခါ ပြင်ပကုမ္ပဏီ EDA ပေါင်းစပ်မှုကိရိယာများအတွက် အချိန်ကိုက်ဖန်တီးခြင်းနှင့် အရင်းအမြစ်ခန့်မှန်းချက်များကို ဖွင့်ပါ။
ဧရိယာနှင့် အချိန်ခန့်မှန်းချက် netlist တွင် IP core ချိတ်ဆက်မှုနှင့် ဗိသုကာပညာကို ဖော်ပြသော်လည်း စစ်မှန်သောလုပ်ဆောင်နိုင်စွမ်းနှင့်ပတ်သက်သော အသေးစိတ်အချက်အလက်များ မပါဝင်ပါ။ ဤအချက်အလက်သည် အချို့သောပြင်ပအဖွဲ့အစည်းပေါင်းစပ်မှုကိရိယာများကို ပိုမိုကောင်းမွန်သော အစီရင်ခံမှုဧရိယာနှင့် အချိန်ကိုက်ခန့်မှန်းချက်များကို လုပ်ဆောင်နိုင်စေပါသည်။ ထို့အပြင်၊ ပေါင်းစပ်မှုကိရိယာများသည် အချိန်ကိုက်-မောင်းနှင်သော ပိုမိုကောင်းမွန်အောင်ပြုလုပ်မှုများရရှိရန်နှင့် ရလဒ်များ၏အရည်အသွေးကို မြှင့်တင်ရန်အတွက် အချိန်ကိုက်အချက်အလက်များကို အသုံးပြုနိုင်သည်။
Intel Quartus Prime ဆော့ဖ်ဝဲသည် ၎င်းကို ထုတ်ပေးသည်။ _syn.v netlist file အထွက်ကို မခွဲခြားဘဲ Verilog HDL ဖော်မတ်ဖြင့် file သင်သတ်မှတ်ထားသောပုံစံ။ ပေါင်းစပ်မှုအတွက် ဤ netlist ကို သင်အသုံးပြုပါက၊ သင်သည် IP core wrapper ကို ထည့်သွင်းရပါမည်။ file .v သို့မဟုတ် သင်၏ Intel Quartus Prime ပရောဂျက်တွင် .vhd။

(7) အကယ်၍ သင်သည် Intel Quartus Prime ဆော့ဖ်ဝဲလ်မှ ပြင်ပမှ EDA simulators များကို စတင်နိုင်စေသည့် EDA tool option ကို မသတ်မှတ်ထားပါက- ModelSim သို့မဟုတ် QuestaSim simulator Tcl ကွန်ဆိုးလ်တွင် ဤ script ကို run ( Intel Quartus Prime ဆော့ဖ်ဝဲလ်တွင်မဟုတ်ပါ အမှားအယွင်းများကိုရှောင်ရှားရန် Tcl console)

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

3. စတင်ခြင်း 683074 | 2022.04.28
၃.၆။ ဒီဇိုင်းအပြည့်အစုံ ပြုစုခြင်း။
သင်၏ဒီဇိုင်းကိုစုစည်းရန် Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်ရှိ စီမံဆောင်ရွက်မှုမီနူးရှိ Start Compilation အမိန့်ကို သင်အသုံးပြုနိုင်ပါသည်။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

683074 | 2022.04.28 တုံ့ပြန်ချက်ပေးပို့ပါ။

4. Functional ဖော်ပြချက်

ပုံ ၇။

F-Tile Serial Lite IV Intel FPGA IP တွင် MAC နှင့် Ethernet PCS တို့ ပါဝင်သည်။ MAC သည် MII အင်တာဖေ့စ်များမှတစ်ဆင့် စိတ်ကြိုက် PCS နှင့် ဆက်သွယ်သည်။

IP သည် မော်ဂျူးမုဒ်နှစ်ခုကို ပံ့ပိုးပေးသည်-
· PAM4– ရွေးချယ်ရန်အတွက် လမ်းကြောနံပါတ် 1 မှ 12 အထိ ပေးသည်။ IP သည် PAM4 ပြုပြင်မုဒ်တွင် လမ်းတစ်ခုစီအတွက် PCS ချန်နယ်နှစ်ခုကို အမြဲတမ်း ချက်ချင်းလုပ်ဆောင်ပေးသည်။
· NRZ-ရွေးချယ်ရန်အတွက် လမ်းကြောင်း 1 မှ 16 အထိ ပံ့ပိုးပေးပါသည်။

မော်ဂျူးမုဒ်တစ်ခုစီသည် ဒေတာမုဒ်နှစ်ခုကို ပံ့ပိုးသည်-
· အခြေခံမုဒ်- ၎င်းသည် bandwidth တိုးမြှင့်ရန်အတွက် startof-packet၊ ဗလာ cycle နှင့် end-of-packet မပါဘဲ ဒေတာများကို ပေးပို့သည့် သန့်စင်သော streaming မုဒ်ဖြစ်သည်။ ပေါက်ကွဲခြင်း၏အစတွင် IP သည် ပထမဆုံး တရားဝင်ဒေတာကို ယူသည်။

အခြေခံမုဒ် ဒေတာလွှဲပြောင်းခြင်း tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ Ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 မှတ်ပုံတင်ထားသည်။

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

ပုံ ၇။

· အပြည့်အဝမုဒ်– ၎င်းသည် ပက်ကတ်မုဒ်ဒေတာလွှဲပြောင်းမှုဖြစ်သည်။ ဤမုဒ်တွင်၊ IP သည် အစုအဝေးတစ်ခုနှင့် ပက်ကတ်တစ်ခု၏အစနှင့်အဆုံးကို အပိုင်းအခြားများအဖြစ် ခွဲခြမ်းစိတ်ဖြာပြီး ထပ်တူပြုခြင်းသံသရာကို ပေးပို့သည်။

Full Mode Data Transfer tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ဆက်စပ်အချက်အလက်များ · F-Tile Serial Lite IV Intel FPGA IP Overview စာမျက်နှာ 6 · F-Tile Serial Lite IV Intel FPGA IP ဒီဇိုင်းထွample အသုံးပြုသူလမ်းညွှန်

၄.၁။ TX Datapath
TX datapath တွင် အောက်ပါ အစိတ်အပိုင်းများ ပါ၀င်သည်- · MAC adapter · ထိန်းချုပ်ရေး စကားလုံး ထည့်သွင်းခြင်း ပိတ်ဆို့ခြင်း · CRC · MII ကုဒ်ဒါ၊ PCS ပိတ်ဆို့ · PMA ပိတ်ဆို့

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28
ပုံ 7. TX Datapath

အသုံးပြုသူ၏ယုတ္တိဗေဒမှ

TX MAC

Avalon Streaming Interface

MAC Adapter

စကားလုံးထည့်သွင်းမှုကို ထိန်းချုပ်ပါ။

CRC

MII Encoder

MII Interface စိတ်ကြိုက် PCS
PCS နှင့် PMA

TX Serial Interface သည် အခြား FPGA စက်သို့

၄.၁.၁။ TX MAC Adapter
TX MAC adapter သည် Avalon® streaming interface ကို အသုံးပြု၍ အသုံးပြုသူ၏ logic သို့ ဒေတာပေးပို့ခြင်းကို ထိန်းချုပ်ပါသည်။ ဤပိတ်ဆို့ခြင်းသည် အသုံးပြုသူသတ်မှတ်ထားသော သတင်းအချက်အလက် ထုတ်လွှင့်မှုနှင့် စီးဆင်းမှုထိန်းချုပ်မှုကို ပံ့ပိုးပေးသည်။

အသုံးပြုသူသတ်မှတ်ထားသော အချက်အလက်ကို လွှဲပြောင်းခြင်း။

Full mode တွင်၊ IP သည် XOFF/XON ပေးပို့ခြင်းကဲ့သို့သော သုံးစွဲသူ၏ ယုတ္တိဗေဒသို့ ပေးပို့ခြင်းကဲ့သို့သော အသုံးပြုသူသတ်မှတ်ထားသော အချက်အလက်သံသရာကို စတင်ရန်အတွက် သင်အသုံးပြုနိုင်သည့် tx_is_usr_cmd အချက်ပြမှုကို ပေးဆောင်ပါသည်။ သင်သည် ဤအချက်ပြမှုကို အခိုင်အမာပြောဆိုပြီး tx_avs_startofpacket နှင့် tx_avs_valid အချက်ပြမှုများနှင့်အတူ tx_avs_data ကိုအသုံးပြု၍ အသုံးပြုသူသတ်မှတ်ထားသော သတင်းအချက်အလက် ထုတ်လွှင့်မှုသံသရာကို စတင်နိုင်သည်။ ထို့နောက် ဘလောက်သည် tx_avs_ready ကို နှစ်ပတ်ကြာ ဖျက်သိမ်းသည်။

မှတ်ချက် -

အသုံးပြုသူသတ်မှတ်ထားသော အချက်အလက်အင်္ဂါရပ်ကို အပြည့်အဝမုဒ်တွင်သာ ရရှိနိုင်သည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

ပုံ ၇။

စီးဆင်းမှု ထိန်းချုပ်ရေး

TX MAC သည် လင့်ခ်ပြန်လည်ချိန်ညှိခြင်းလုပ်ငန်းစဉ်အတွင်း သို့မဟုတ် အသုံးပြုသူလော့ဂျစ်မှ ထုတ်လွှင့်ခြင်းအတွက် ဒေတာမရှိသည့်အခါကဲ့သို့သော အသုံးပြုသူလော့ဂျစ်ထံမှ ဒေတာလက်ခံရန် အဆင်သင့်မဖြစ်သေးသည့်အခြေအနေများရှိပါသည်။ ဤအခြေအနေများကြောင့် ဒေတာဆုံးရှုံးမှုကို ရှောင်ရှားရန် IP သည် သုံးစွဲသူ၏ ယုတ္တိဗေဒမှ ဒေတာစီးဆင်းမှုကို ထိန်းချုပ်ရန် tx_avs_ready signal ကို အသုံးပြုသည်။ အောက်ပါ အခြေအနေများ ဖြစ်ပေါ်လာသောအခါ IP သည် signal ကို ဖယ်ပေးသည် ။
· tx_avs_startofpacket ကို အတည်ပြုလိုက်သောအခါ၊ tx_avs_ready သည် နာရီစက်ဝန်းတစ်ခုအတွက် ဖယ်ထားလိုက်သည်။
· tx_avs_endofpacket ကို အတည်ပြုလိုက်သောအခါ၊ tx_avs_ready သည် နာရီစက်ဝန်းတစ်ခုအတွက် ဖယ်ထားလိုက်သည်။
· တွဲထားသည့် CWs တစ်ခုခုကို tx_avs_ready ဟု အခိုင်အမာဆိုပါက နာရီနှစ်ပတ်အတွက် ရပ်တန့်ထားသည်။
· စိတ်ကြိုက် PCS အင်တာဖေ့စ်တွင် RS-FEC ချိန်ညှိမှု အမှတ်အသား ထည့်သွင်းမှု ဖြစ်ပေါ်သောအခါ၊ tx_avs_ready သည် နာရီ လေးပတ်အတွက် ဖယ်ထားလိုက်သည်။
· Ethernet core နာရီ 17 တိုင်းသည် PAM4 မော်ဂျူးမုဒ်တွင် လည်ပတ်နေပြီး NRZ မော်ဂျူမုဒ်တွင် 33 Ethernet core နာရီလည်ပတ်မှုတိုင်း။ tx_avs_ready သည် နာရီစက်ဝန်းတစ်ခုအတွက် ဖျက်သိမ်းထားသည်။
· ဒေတာပေးပို့ခြင်းမရှိဘဲ အသုံးပြုသူ၏ logic deasserts သည် tx_avs_valid ဖြစ်သောအခါ။

အောက်ပါအချိန်ပြကွက်များသည် exampဒေတာစီးဆင်းမှုကို ထိန်းချုပ်ရန်အတွက် tx_avs_ready ကို အသုံးပြု၍ TX MAC adapter ၏ les

tx_avs_valid Deassertion နှင့် START/END Paired CWs ဖြင့် Flow Control

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

အကျုံးဝင်သောအချက်ပြမှုများ

D5 D6

tx_avs_ready tx_avs_startofpacket

END-STRT CW ထည့်သွင်းရန် သံသရာနှစ်ခုအတွက် အဆင်သင့် signal deasserts များ

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 EMPTY D4

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

ပုံ ၇။

ချိန်ညှိမှု အမှတ်အသား ထည့်သွင်းမှုဖြင့် စီးဆင်းမှု ထိန်းချုပ်မှု
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ အဆင်သင့်ဖြစ်ပါပြီ။

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN-1 DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

က0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

ပုံ ၇။

START/END Paired CWs နှင့် Flow Control သည် Alignment Marker ထည့်သွင်းခြင်းနှင့် တိုက်ဆိုင်သည်။

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_အဆင်သင့်

၁၃၀၀ ၇၆၉ ၆၈၈

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_ဒေတာ

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

STRT D0 ကို အဆုံးသတ်ပါ။

i_sl_tx_mii_c[7:0]

က0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

၄.၁.၂။ စကားလုံး (CW) ထည့်သွင်းမှုကို ထိန်းချုပ်ပါ။
F-Tile Serial Lite IV Intel FPGA IP သည် အသုံးပြုသူ၏ လော့ဂျစ်မှ ထည့်သွင်းအချက်ပြမှုများအပေါ် အခြေခံ၍ CWs များကို တည်ဆောက်သည်။ CWs များသည် ပက်ကတ်ခွဲခြမ်းစိတ်ဖြာမှုများ၊ ထုတ်လွှင့်မှုအခြေအနေ အချက်အလက် သို့မဟုတ် အသုံးပြုသူဒေတာအား PCS ဘလောက်သို့ ညွှန်ပြပြီး ၎င်းတို့ကို XGMII ထိန်းချုပ်မှုကုဒ်များမှ ဆင်းသက်လာခြင်းဖြစ်သည်။
အောက်ပါဇယားသည် ပံ့ပိုးထားသော CWs များ၏ ဖော်ပြချက်ကို ပြသည်-

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

ဇယား ၁။
ချိန်ညှိရန် စတင်ပါ။

Supported CWs ၏ ရှင်းလင်းချက်

စကားလုံးအရေအတွက် (၁ လုံး

= 64 bits)

ဟုတ်ကဲ့

EMPTY_CYC

ဟုတ်ကဲ့

IDLE

မရှိ

ဒေတာ

ဟုတ်ကဲ့

ဝိုင်း

ဖော်ပြချက်
ဒေတာ ကန့်သတ်ချက်၏ အစ။ ဒေတာ အဆုံးသတ်။ RX ချိန်ညှိမှုအတွက် ထိန်းချုပ်စကားလုံး (CW)။ ဒေတာလွှဲပြောင်းမှုတွင် ဗလာသံသရာ။ IDLE (ဝိုင်းပြင်ပ)။ ဝန်ဆောင်ခ။

Table 12. CW Field ဖော်ပြချက်
အကွက် RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

ဖော်ပြချက်
သီးသန့်အကွက်။ အနာဂတ် တိုးချဲ့မှုအတွက် အသုံးပြုနိုင်ပါသည်။ ၀တ်ဖို့ ချည်ထားတယ်။
နောက်ဆုံးစကားလုံး (64-bit) ရှိ မှန်ကန်သော ဘိုက်အရေအတွက်။ ဒါက 3bit တန်ဖိုးပါ။ · 3'b000:8 bytes · 3'b001:1 byte · 3'b010:2 bytes · 3'b011:3 bytes · 3'b100:4 bytes · 3'b101:5 bytes · 3'b110:6 bytes · 3'b111: 7 ဘိုက်
အကွဲအပြဲအဆုံးမှာ တရားဝင်မဟုတ်တဲ့ စကားလုံးအရေအတွက်။
အစုံလိုက်အချက်ပြမှုကို အတည်ပြုရန် RX Avalon streaming interface ကိုညွှန်ပြသည်။
start-of-packet signal ကိုအတည်ပြုရန် RX Avalon streaming interface ကိုညွှန်ပြသည်။
တူညီသောစက်ဝန်းတွင် စတင်သည့်ပက်ကတ်နှင့် အဆုံးအထုပ်ကို အတည်ပြုရန် RX Avalon ထုတ်လွှင့်မှုအင်တာဖေ့စ်ကို ညွှန်ပြသည်။
RX ချိန်ညှိမှုကို စစ်ဆေးပါ။
တွက်ချက်ထားသော CRC ၏တန်ဖိုးများ။
ထိန်းချုပ်စကားလုံး (CW) တွင် အသုံးပြုသူသတ်မှတ်ထားသော အချက်အလက်ပါ၀င်ကြောင်း ဖော်ပြသည်။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

၄.၁.၂.၁။ ဆက်တိုက် CW

ပုံ 11. Start-of-burst CW ဖော်မတ်

စတင်ပါ။

၁၁:၄၂

RSVD

၁၁:၄၂

RSVD

၁၁:၄၂

RSVD

ဒေတာ

၁၆:၉ ၄:၃

RSVD RSVD

၁၁:၄၂

sop usr align=0 seop

၁၁:၄၂

ချန်နယ်

၁၁:၄၂

'hFB(START)

ထိန်းချုပ်မှု 7:0

ဇယား ၁။

အပြည့်အဝမုဒ်တွင်၊ သင်သည် tx_avs_startofpacket အချက်ပြမှုကို အခိုင်အမာပြုလုပ်ခြင်းဖြင့် START CW ကို ထည့်သွင်းနိုင်သည်။ tx_avs_startofpacket signal ကိုသာ သင်အခိုင်အမာပြောသောအခါ၊ sop bit ကိုသတ်မှတ်ထားသည်။ tx_avs_startofpacket နှင့် tx_avs_endofpacket အချက်ပြမှုများ နှစ်ခုလုံးကို သင်အခိုင်အမာပြောသောအခါ၊ seop ဘစ်ကို သတ်မှတ်သည်။

START CW အကွက်တန်ဖိုးများ
လယ်ကွင်းဆပ်ပြာ/sop
usr (8)
ညှိ

တန်ဖိုး

tx_is_usr_cmd အချက်ပြမှုပေါ် မူတည်၍

1: tx_is_usr_cmd = 1 သောအခါ

0: tx_is_usr_cmd = 0 သောအခါ

အခြေခံမုဒ်တွင်၊ MAC သည် ပြန်လည်သတ်မှတ်ခြင်းကို ရပ်ဆိုင်းပြီးနောက် START CW ပေးပို့သည်။ ဒေတာမရရှိနိုင်ပါက၊ MAC သည် သင်ဒေတာမပို့မချင်း END နှင့် START CWs နှင့်တွဲချိတ်ထားသည့် EMPTY_CYC များကို ဆက်တိုက်ပေးပို့ပါသည်။

၄.၁.၂.၂။ ဆက်တိုက် CW

ပုံ 12. End-of-burst CW ဖော်မတ်

အဆုံး

၁၁:၄၂

'hFD

၁၁:၄၂

CRC32[31:24]

၁၁:၄၂

CRC32[23:16]

ဒေတာ 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

၁၁:၄၂

RSVD

ဗလာ

၁၁:၄၂

RSVD

num_valid_bytes_eob

ထိန်းချုပ်မှု

၁၁:၄၂

(8) ၎င်းကို Full mode တွင်သာ ပံ့ပိုးထားပါသည်။
တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

ဇယား ၁။

tx_avs_endofpacket ကို အတည်ပြုသောအခါ MAC သည် END CW ကို ထည့်သွင်းသည်။ END CW တွင် နောက်ဆုံးဒေတာစကားလုံးနှင့် CRC အချက်အလက်များတွင် မှန်ကန်သော ဘိုက်အရေအတွက်များ ပါရှိသည်။

CRC တန်ဖိုးသည် START CW နှင့် END CW မတိုင်မီ ဒေတာစကားလုံးကြားရှိ ဒေတာအတွက် 32-bit CRC ရလဒ်ဖြစ်သည်။

အောက်ပါဇယားသည် END CW ရှိ အကွက်များ၏ တန်ဖိုးများကို ပြသသည်။

CW အကွက်တန်ဖိုးများကို အဆုံးသတ်ပါ။
အကွက် eop CRC32 num_valid_bytes_eob

တန်ဖိုး ၁
CRC32 တွက်ချက်ထားသောတန်ဖိုး။ နောက်ဆုံးဒေတာစကားလုံးတွင် မှန်ကန်သော ဘိုက်အရေအတွက်။

၄.၁.၂.၃။ Alignment Paired CW

ပုံ 13. Alignment Paired CW ဖော်မတ်

START/END ဖြင့် CW တွဲကို ချိန်ညှိပါ။

64+8bits XGMII အင်တာဖေ့စ်

စတင်ပါ။

၁၁:၄၂

RSVD

၁၁:၄၂

RSVD

၁၁:၄၂

RSVD

ဒေတာ

၁၆:၉ ၄:၃

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

၁၁:၄၂

RSVD

၁၁:၄၂

hFB

ထိန်းချုပ်မှု 7:0

64+8bits XGMII အင်တာဖေ့စ်

အဆုံး

၁၁:၄၂

'hFD

၁၁:၄၂

RSVD

၁၁:၄၂

RSVD

ဒေတာ

၁၆:၉ ၄:၃

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

၁၁:၄၂

RSVD

၁၁:၄၂

RSVD

ထိန်းချုပ်မှု 7:0

ALIGN CW သည် START/END သို့မဟုတ် END/START CW များဖြင့် တွဲထားသော CW ဖြစ်သည်။ tx_link_reinit အချက်ပြမှုကို အခိုင်အမာ၊ Alignment Period တန်ပြန်သတ်မှတ်ခြင်း သို့မဟုတ် ပြန်လည်သတ်မှတ်ခြင်းကို စတင်ခြင်းဖြင့် ALIGN တွဲထားသော CW ကို သင်ထည့်သွင်းနိုင်သည်။ ALIGN တွဲထားသော CW ကို ထည့်သွင်းသောအခါ၊ လမ်းကြောအားလုံးတစ်လျှောက် ဒေတာချိန်ညှိမှုကို စစ်ဆေးရန်အတွက် လက်ခံသူ ချိန်ညှိမှုပိတ်ဆို့ခြင်းကို စတင်ရန် ချိန်ညှိအကွက်ကို 1 အဖြစ် သတ်မှတ်ထားသည်။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

ဇယား ၁။

CW အကွက်တန်ဖိုးများကို ချိန်ညှိပါ။
အကွက် ညှိခြင်း။
eop sop usr seop

တန်ဖိုး 1 0 0 0 0

၄.၁.၂.၄။ CW ဗလာ

ပုံ 14။ ဗလာစက်ဝန်း CW ဖော်မတ်

EMPTY_CYC သည် END/START နှင့် တွဲပါ။

64+8bits XGMII အင်တာဖေ့စ်

အဆုံး

၁၁:၄၂

'hFD

၁၁:၄၂

RSVD

၁၁:၄၂

RSVD

ဒေတာ

၁၆:၉ ၄:၃

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

၁၁:၄၂

RSVD

၁၁:၄၂

RSVD

ထိန်းချုပ်မှု 7:0

64+8bits XGMII အင်တာဖေ့စ်

စတင်ပါ။

၁၁:၄၂

RSVD

၁၁:၄၂

RSVD

၁၁:၄၂

RSVD

ဒေတာ

၁၆:၉ ၄:၃

RSVD RSVD

၁၁:၄၂

sop=0 usr=0 align=0 seop=0

၁၁:၄၂

RSVD

၁၁:၄၂

hFB

ထိန်းချုပ်မှု 7:0

ဇယား ၁။

ဆက်တိုက်ဖြစ်ပေါ်နေချိန်တွင် နာရီစက်ဝန်းနှစ်ခုအတွက် tx_avs_valid ကို သင်ပယ်ဖျက်လိုက်သောအခါ၊ MAC သည် END/START CWs နှင့်တွဲထားသော EMPTY_CYC CW ကို ထည့်သွင်းသည်။ ထုတ်လွှင့်ခြင်းအတွက် ဒေတာမရှိသောအခါတွင် သင်သည် ဤ CW ကို အသုံးပြုနိုင်သည်။

သင်သည် သံသရာတစ်ခုအတွက် tx_avs_valid ကို ဖျက်သိမ်းလိုက်သောအခါ၊ IP သည် END/START CWs တစ်စုံကို ထုတ်လုပ်ရန်အတွက် tx_avs_valid deassertion ကာလ၏ နှစ်ဆအတွက် tx_avs_valid ကို ဖျက်ပေးသည်။

EMPTY_CYC CW အကွက်တန်ဖိုးများ
အကွက် ညှိခြင်း။
eop

တန်ဖိုး 0

ဆက်ရန်…

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

Field sop usr seop

တန်ဖိုး 0 0 0

၄.၁.၂.၅။ Idle CW

ပုံ 15. Idle CW ဖော်မတ်

IDLE CW

၁၁:၄၂

'h07

၁၁:၄၂

'h07

၁၁:၄၂

'h07

ဒေတာ

၁၆:၉ ၄:၃

'h07'h07

၁၁:၄၂

'h07

၁၁:၄၂

'h07

၁၁:၄၂

'h07

ထိန်းချုပ်မှု 7:0

ဂီယာမရှိသည့်အခါ MAC သည် IDLE CW ကို ထည့်သွင်းသည်။ ဤကာလအတွင်း၊ tx_avs_valid signal သည် နည်းနေပါသည်။
ဆက်တိုက် လွှဲပြောင်းမှု ပြီးသွားသောအခါ သို့မဟုတ် ဂီယာသည် လှုပ်လှုပ်ရှားရှား ဖြစ်နေချိန်တွင် IDLE CW ကို သုံးနိုင်သည်။

၄.၁.၂.၆။ ဒေတာစကား

data word သည် packet တစ်ခု၏ payload ဖြစ်သည်။ XGMII ထိန်းချုပ်မှုဘစ်များကို ဒေတာစကားလုံးဖော်မတ်တွင် 0 အဖြစ် သတ်မှတ်ထားသည်။

ပုံ 16. Data Word Format

64+8 bits XGMII အင်တာဖေ့စ်

ဒေတာစကားလုံး

၁၁:၄၂

သုံးစွဲသူဒေတာ ၂

၁၁:၄၂

သုံးစွဲသူဒေတာ ၂

၁၁:၄၂

သုံးစွဲသူဒေတာ ၂

ဒေတာ

၁၆:၉ ၄:၃

အသုံးပြုသူဒေတာ ၄ သုံးစွဲသူဒေတာ ၃

၁၁:၄၂

သုံးစွဲသူဒေတာ ၂

၁၁:၄၂

သုံးစွဲသူဒေတာ ၂

၁၁:၄၂

သုံးစွဲသူဒေတာ ၂

ထိန်းချုပ်မှု 7:0

၄.၁.၃။ TX CRC
IP Parameter Editor ရှိ Enable CRC ကန့်သတ်ဘောင်ကို အသုံးပြု၍ TX CRC ပိတ်ဆို့ခြင်းကို သင်ဖွင့်နိုင်သည်။ ဤအင်္ဂါရပ်ကို အခြေခံနှင့် အပြည့်အဝမုဒ်နှစ်ခုလုံးတွင် ပံ့ပိုးထားသည်။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

tx_avs_endofpacket အချက်ပြမှုကို ယုံကြည်ခြင်းဖြင့် MAC သည် CRC တန်ဖိုးကို END CW သို့ ပေါင်းထည့်သည်။ အခြေခံမုဒ်တွင်၊ END CW နှင့်တွဲထားသော ALIGN CW တွင်သာ တရားဝင် CRC အကွက်ပါရှိသည်။
TX CRC block သည် TX Control Word Insertion နှင့် TX MII Encode block တို့နှင့် ချိတ်ဆက်သည်။ TX CRC ဘလောက်သည် START CW မှ END CW အထိ 64-bit ဒေတာအတွက် CRC တန်ဖိုးကို တွက်ချက်ပါသည်။
CRC အမှားများကိုဖန်တီးရန် သီးခြားလမ်းကြောတစ်ခုရှိ ဒေတာများကို ရည်ရွယ်ချက်ရှိရှိ ဖောက်ပြန်စေရန် crc_error_inject signal ကို သင် အခိုင်အမာပြောနိုင်သည်။

၄.၁.၄။ TX MII ကုဒ်ဒါ

TX MII ကုဒ်ဒါသည် MAC မှ TX PCS သို့ packet ထုတ်လွှင့်မှုကို ကိုင်တွယ်သည်။

အောက်ပါပုံသည် PAM8 မော်ဂျူမုဒ်တွင် 4-bit MII ဘတ်စ်ကားပေါ်ရှိ ဒေတာပုံစံကို ပြသထားသည်။ START နှင့် END CW သည် MII လမ်းသွယ်နှစ်သွယ်တွင် တစ်ကြိမ်ပေါ်လာသည်။

ပုံ 17. PAM4 Modulation Mode MII Data Pattern

သံသရာ ၁

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

အောက်ပါပုံသည် NRZ မော်ဂျူမုဒ်တွင် 8-bit MII ဘတ်စ်ကားပေါ်ရှိ ဒေတာပုံစံကို ပြသထားသည်။ START နှင့် END CW သည် MII လမ်းသွယ်တိုင်းတွင် ပေါ်လာသည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

ပုံ 18. NRZ Modulation Mode MII Data Pattern

သံသရာ ၁

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

သံသရာ 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

သံသရာ 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

၄.၁.၅။ TX PCS နှင့် PMA
F-Tile Serial Lite IV Intel FPGA IP သည် F-tile transceiver ကို Ethernet PCS မုဒ်သို့ configure လုပ်သည်။

၄.၂။ RX Datapath
RX datapath တွင် အောက်ပါ အစိတ်အပိုင်းများ ပါဝင်သည်- · PMA block · PCS block · MII decoder · CRC · Deskew block · Control Word ဖယ်ရှားရေး ဘလောက်

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28
ပုံ 19. RX Datapath

အသုံးပြုသူ ယုတ္တိဗေဒအရ Avalon လွှင့်ထုတ်သည့် အင်တာဖေ့စ်
RX MAC
စကားလုံးဖယ်ရှားခြင်းကို ထိန်းချုပ်ပါ။
Deskew

CRC

MII Decoder

MII Interface စိတ်ကြိုက် PCS
PCS နှင့် PMA

အခြား FPGA စက်မှ RX Serial Interface
၄.၂.၁။ RX PCS နှင့် PMA
F-Tile Serial Lite IV Intel FPGA IP သည် F-tile transceiver ကို Ethernet PCS မုဒ်သို့ စီစဉ်ပေးသည်။
၄.၂.၂။ RX MII ကုဒ်ဒါ
အဝင်ဒေတာတွင် ထိန်းချုပ်စကားလုံးနှင့် ချိန်ညှိမှု အမှတ်အသားများ ပါဝင်နေပါက ဤပိတ်ဆို့ခြင်းကို ခွဲခြားသတ်မှတ်သည်။ RX MII ဒီကုဒ်ဒါသည် ဒေတာကို 1-ဘစ် တရားဝင်၊ 1-ဘစ် အမှတ်အသား ညွှန်ပြချက်၊ 1-ဘစ် ထိန်းချုပ်မှု ညွှန်ပြချက် နှင့် လမ်းကြောင်းတစ်ခုလျှင် 64-ဘစ် ဒေတာကို ထုတ်ပေးသည်။
၄.၂.၃။ RX CRC
IP Parameter Editor ရှိ Enable CRC ကန့်သတ်ဘောင်ကို အသုံးပြု၍ TX CRC ပိတ်ဆို့ခြင်းကို သင်ဖွင့်နိုင်သည်။ ဤအင်္ဂါရပ်ကို အခြေခံနှင့် အပြည့်အဝမုဒ်နှစ်ခုလုံးတွင် ပံ့ပိုးထားသည်။ RX CRC block သည် RX Control Word Removal နှင့် RX MII Decoder blocks များနှင့် interface များဖြစ်သည်။ CRC အမှားအယွင်းဖြစ်ပေါ်သောအခါ IP သည် rx_crc_error အချက်ပြမှုကို အခိုင်အမာဖော်ပြသည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28
IP သည် အသစ်ထွက်တိုင်းတွင် rx_crc_error ကို ဖယ်ရှားပေးသည်။ ၎င်းသည် အသုံးပြုသူ လော့ဂျစ် အမှားအယွင်းကို ကိုင်တွယ်ခြင်းအတွက် အသုံးပြုသူ လော့ဂျစ်သို့ အထွက်တစ်ခု ဖြစ်သည်။
၄.၂.၄။ RX Deskew
RX deskew ဘလောက်သည် လမ်းသွားတစ်ခုစီအတွက် ချိန်ညှိမှုအမှတ်အသားများကို ရှာဖွေတွေ့ရှိပြီး RX CW ဖယ်ရှားရေးပိတ်ဆို့ခြင်းသို့ မပို့မီ ဒေတာကို ပြန်လည်ချိန်ညှိပေးသည်။
IP ကန့်သတ်ဘောင် တည်းဖြတ်မှုတွင် အလိုအလျောက် ချိန်ညှိမှု ပါရာမီတာကို သတ်မှတ်ခြင်းဖြင့် လမ်းလမ်းကြောင်းတစ်ခုစီအတွက် ဒေတာကို အလိုအလျောက် ချိန်ညှိရန် IP core အား သင်ရွေးချယ်ခွင့် ပေးနိုင်သည်။ အလိုအလျောက်ချိန်ညှိခြင်းအင်္ဂါရပ်ကို သင်ပိတ်ထားပါက၊ ချိန်ညှိမှုအမှားကိုညွှန်ပြရန်အတွက် IP core သည် rx_error အချက်ပြမှုကို အခိုင်အမာဖော်ပြသည်။ လမ်းကြောချိန်ညှိမှု အမှားအယွင်းတစ်ခု ဖြစ်ပေါ်လာသောအခါ လမ်းသွားချိန်ညှိခြင်းလုပ်ငန်းစဉ်ကို စတင်ရန် သင်သည် rx_link_reinit ကို အခိုင်အမာ အာမခံရပါမည်။
RX deskew သည် အခြေအနေစက်တစ်ခုအပေါ်အခြေခံ၍ ချိန်ညှိမှုအမှတ်အသားများကို ရှာဖွေတွေ့ရှိသည်။ အောက်ပါပုံသည် RX deskew block ရှိပြည်နယ်များကိုပြသသည်။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

ပုံ ၇။

RX Deskew Lane Alignment State Machine သည် Auto Alignment Enabled Flow Chart ဖြစ်သည်။
စတင်ပါ။

IDLE

Reset = 1 yes no

PCS အားလုံး

မဟုတ်ဘူး

လမ်းသွယ်များ အဆင်သင့်ဖြစ်ပြီလား

ဟုတ်တယ်

ခဏနေ

ထပ်တူကျသော အမှတ်အသားများအားလုံး
မတွေ့ဘူးလား?
ဟုတ်တယ်
align

မဟုတ်ဘူး
အချိန်ကုန်သွားပြီလား။

ဟုတ်တယ်
ချိန်ညှိမှု ပျောက်ဆုံးနေပါသလား။
အဆုံးမရှိ။

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

ပုံ ၇။

RX Deskew Lane Alignment State Machine with Auto Alignment Disabled Flow Chart
စတင်ပါ။

IDLE

Reset = 1 yes no

PCS အားလုံး

မဟုတ်ဘူး

လမ်းသွယ်များ အဆင်သင့်ဖြစ်ပြီလား

ဟုတ်တယ်

ဟုတ်တယ်
rx_link_reinit =၁
Error မရှိပါ။

မဟုတ်ဘူး ဟုတ်တယ် အချိန်ကုန်သလား။

ခဏနေ
ထပ်တူကျသော အမှတ်အသားများအားလုံး မရှိပါ။
မတွေ့ဘူးလား?
ဟုတ်ကဲ့ ချိန်ညှိပါ။

ဟုတ်တယ်
ချိန်ညှိမှု ပျောက်ဆုံးနေပါသလား။
မဟုတ်ဘူး
အဆုံး
1. ချိန်ညှိမှုလုပ်ငန်းစဉ်သည် IDLE အခြေအနေဖြင့် စတင်သည်။ PCS လမ်းကြောအားလုံး အဆင်သင့်ဖြစ်ပြီး rx_link_reinit ကို ဖျက်သိမ်းလိုက်သောအခါ ဘလောက်သည် WAIT အခြေအနေသို့ ရွေ့သွားသည်။
2. WAIT အခြေအနေတွင်၊ ရှာဖွေတွေ့ရှိထားသော အမှတ်အသားများအားလုံးသည် ပိတ်ဆို့စစ်ဆေးခြင်းကို တူညီသောစက်ဝန်းအတွင်းတွင် ထည့်သွင်းထားသည်။ ဤအခြေအနေမှန်ပါက၊ ဘလောက်သည် ALIGNED အခြေအနေသို့ ရွှေ့သည်။
3. ဘလောက်သည် ALIGNED အခြေအနေတွင် ရှိနေသောအခါ၊ ၎င်းသည် လမ်းကြောများ ညှိနေကြောင်း ညွှန်ပြသည်။ ဤအခြေအနေတွင်၊ ဘလောက်သည် လမ်းကြောချိန်ညှိမှုကို ဆက်လက်စောင့်ကြည့်နေပြီး အမှတ်အသားများအားလုံးကို တူညီသောစက်ဝန်းအတွင်း ရှိနေခြင်းရှိမရှိ စစ်ဆေးပါ။ တူညီသော စက်ဝန်းတွင် အနည်းဆုံး အမှတ်အသားတစ်ခု မပါဝင်ဘဲ အလိုအလျောက် ချိန်ညှိမှု ဘောင်ကို ဖွင့်ပါက၊ ပိတ်ဆို့ခြင်းသို့ ရောက်သွားပါမည်။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

alignment လုပ်ငန်းစဉ်ကို ပြန်လည်စတင်ရန် IDLE အခြေအနေ။ အလိုအလျောက် ချိန်ညှိခြင်းကို ဖွင့်ရန် မသတ်မှတ်ထားပါက တူညီသော စက်ဝန်းတွင် အနည်းဆုံး အမှတ်အသားတစ်ခု မပါဝင်ပါက၊ ပိတ်ဆို့ခြင်းသည် ERROR အခြေအနေသို့ ရောက်သွားပြီး လမ်းကြောချိန်ညှိခြင်း လုပ်ငန်းစဉ်ကို စတင်ရန် အသုံးပြုသူ၏ ယုတ္တိဗေဒကို အတည်ပြုရန် rx_link_reinit အချက်ပြမှုကို စောင့်ဆိုင်းနေပါသည်။

ပုံ 22။ အလိုအလျောက် ချိန်ညှိမှု Enable ဖြင့် လမ်းကြောင်းပြန်ညှိခြင်း rx_core_clk

rx_link_up

rx_link_reinit

နှင့်_အားလုံး_အမှတ်အသားများ

Deskew ပြည်နယ်

ညှိထားသည်။

IDLE

ခဏနေ

ညှိထားသည်။

AUTO_ALIGN = ၁

ပုံ 23။ အလိုအလျောက် ချိန်ညှိမှု ဖွင့်ခြင်းဖြင့် လမ်းကြောပြန်လည်ချိန်ညှိခြင်း rx_core_clk

rx_link_up

rx_link_reinit

နှင့်_အားလုံး_အမှတ်အသားများ

Deskew ပြည်နယ်

ညှိထားသည်။

အမှား

IDLE

ခဏနေ

ညှိထားသည်။

AUTO_ALIGN = ၁
၄.၂.၅။ RX CW ဖယ်ရှားရေး
ဤပိတ်ဆို့ခြင်းသည် CWs များကို ကုဒ်ဖျက်ပြီး CWs များကို ဖယ်ရှားပြီးနောက် Avalon streaming interface ကို အသုံးပြု၍ သုံးစွဲသူ၏ ယုတ္တိဗေဒသို့ ဒေတာ ပေးပို့သည်။
တရားဝင်ဒေတာမရရှိနိုင်သောအခါ၊ RX CW ဖယ်ရှားရေးပိတ်ဆို့ခြင်းသည် rx_avs_valid signal ကို ဖယ်ထုတ်သည်။
FULL မုဒ်တွင်၊ အသုံးပြုသူဘစ်ကို သတ်မှတ်ပါက၊ ဤဘလောက်သည် rx_is_usr_cmd အချက်ပြမှုကို အခိုင်အမာပြုလုပ်ပြီး ပထမနာရီစက်ဝန်းရှိ ဒေတာကို အသုံးပြုသူသတ်မှတ်ထားသော အချက်အလက် သို့မဟုတ် အမိန့်အဖြစ် အသုံးပြုပါသည်။
rx_avs_ready deasserts နှင့် rx_avs_valid ဟုဆိုသောအခါ၊ RX CW ဖယ်ရှားရေးပိတ်ဆို့ခြင်းသည် အသုံးပြုသူ၏ယုတ္တိဗေဒအတွက် အမှားအယွင်းအခြေအနေတစ်ခုထုတ်ပေးသည်။
ဤပိတ်ဆို့ခြင်းနှင့်ပတ်သက်သည့် Avalon တိုက်ရိုက်လွှင့်ခြင်းအချက်ပြမှုများမှာ အောက်ပါအတိုင်းဖြစ်သည်- · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (အပြည့်အဝမုဒ်တွင်သာ ရနိုင်သည်)
၄.၃။ F-Tile Serial Lite IV Intel FPGA IP နာရီဗိသုကာ
F-Tile Serial Lite IV Intel FPGA IP တွင် မတူညီသောလုပ်ကွက်များသို့ နာရီများကို ထုတ်လုပ်ပေးသည့် နာရီ input လေးခုပါရှိသည်- · Transceiver ရည်ညွှန်းနာရီ (xcvr_ref_clk)– ပြင်ပနာရီမှ ထည့်သွင်းသည့်နာရီ
TX MAC၊ RX MAC နှင့် TX နှင့် RX စိတ်ကြိုက် PCS လုပ်ကွက်များအတွက် နာရီများကို ထုတ်ပေးသည့် ချစ်ပ်များ သို့မဟုတ် တုန်ခါမှုများ။ ပံ့ပိုးထားသော ကြိမ်နှုန်းအပိုင်းအခြားအတွက် ပါရာမီတာများကို ကိုးကားပါ။ · TX core နာရီ (tx_core_clk)– ဤနာရီကို transceiver PLL မှ ဆင်းသက်လာပြီး TX MAC အတွက် အသုံးပြုသည်။ ဤနာရီသည် TX အသုံးပြုသူ ယုတ္တိဗေဒနှင့် ချိတ်ဆက်ရန် F-tile transceiver မှ အထွက်နာရီလည်း ဖြစ်သည်။ · RX core နာရီ (rx_core_clk)– ဤနာရီကို transceiver PLL မှ ဆင်းသက်လာပြီး RX deskew FIFO နှင့် RX MAC အတွက် အသုံးပြုသည်။ ဤနာရီသည် RX အသုံးပြုသူ ယုတ္တိဗေဒနှင့် ချိတ်ဆက်ရန် F-tile transceiver မှ အထွက်နာရီတစ်ခုလည်းဖြစ်သည်။ · transceiver ပြန်လည်ဖွဲ့စည်းမှုအင်တာဖေ့စ်အတွက်နာရီ (reconfig_clk)– TX နှင့် RX datapaths နှစ်ခုစလုံးအတွက် နာရီများကိုထုတ်ပေးသည့် ပြင်ပနာရီပတ်လမ်းများ သို့မဟုတ် oscillator များမှ အဝင်နာရီများ။ နာရီကြိမ်နှုန်းသည် 100 မှ 162 MHz ဖြစ်သည်။
အောက်ဖော်ပြပါ ဘလောက်ပုံချပ်သည် F-Tile Serial Lite IV Intel FPGA IP နာရီဒိုမိန်းများနှင့် IP အတွင်းချိတ်ဆက်မှုများကို ပြသထားသည်။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

ပုံ ၇။

F-Tile Serial Lite IV Intel FPGA IP နာရီဗိသုကာ

Oscillator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver ပြန်လည်ဖွဲ့စည်းမှု အင်တာဖေ့စ်နာရီ
(reconfig_clk)

tx_core_clkout (အသုံးပြုသူ ယုတ္တိဗေဒသို့ ချိတ်ဆက်ပါ)

tx_core_clk=clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Transceiver ပြန်လည်ပြင်ဆင်မှု အင်တာဖေ့စ်နာရီ

(reconfig_clk)

Oscillator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (အသုံးပြုသူ ယုတ္တိဗေဒသို့ ချိတ်ဆက်ပါ)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX ဒေတာ
TX MAC

အမှတ်စဉ်_လင့်ခ်[n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX ဒေတာ
RX MAC

Deskew FIFO

rx_core_clkout (အသုံးပြုသူ ယုတ္တိဗေဒသို့ ချိတ်ဆက်ပါ)

rx_core_clk= clk_pll_div64[mid_ch]

စိတ်ကြိုက် PCS

အမှတ်စဉ်_လင့်ခ်[n-1:0]

TX MAC

Avalon Streaming Interface TX ဒေတာ

tx_core_clk=clk_pll_div64[mid_ch]

tx_core_clkout (အသုံးပြုသူ ယုတ္တိဗေဒသို့ ချိတ်ဆက်ပါ)

Transceiver Ref Clock (xcvr_ref_clk)
Transceiver Ref Clock (xcvr_ref_clk)

Oscillator*

ဒဏ္ဍာရီ

FPGA ကိရိယာ
TX core နာရီဒိုမိန်း
RX core နာရီဒိုမိန်း
Transceiver ရည်ညွှန်းနာရီဒိုမိန်း ပြင်ပကိရိယာ ဒေတာအချက်ပြမှုများ

၄.၄။ ပြန်လည်သတ်မှတ်ပြီး လင့်ခ်စတင်ခြင်း
MAC၊ F-tile Hard IP နှင့် ပြန်လည်ပြင်ဆင်မှုလုပ်ကွက်များတွင် မတူညီသော ပြန်လည်သတ်မှတ်ခြင်းအချက်ပြမှုများ ရှိသည်- · TX နှင့် RX MAC ဘလောက်များသည် tx_core_rst_n နှင့် rx_core_rst_n ပြန်လည်သတ်မှတ်ခြင်းအချက်ပြမှုများကို အသုံးပြုသည်။ · tx_pcs_fec_phy_reset_n နှင့် rx_pcs_fec_phy_reset_n အချက်ပြဒရိုက်ကို ပြန်လည်သတ်မှတ်ခြင်း
F-tile Hard IP ကို ပြန်လည်သတ်မှတ်ရန် soft reset controller · ပြန်လည်ပြင်ဆင်မှုပိတ်ဆို့ခြင်းသည် reconfig_reset ပြန်လည်သတ်မှတ်ခြင်းအချက်ပြမှုကို အသုံးပြုသည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

ပုံ 25။ ဗိသုကာကို ပြန်လည်သတ်မှတ်ပါ။
Avalon Streaming Interface TX ဒေတာ
မက်
Avalon လွှင့်ထုတ်သည့် SYNC Interface RX ဒေတာ

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile Hard IP

TX Serial Data RX Serial Data

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n ပြန်လည်ပြင်ဆင်မှု_ပြန်လည်သတ်မှတ်ခြင်း

Logic ကိုပြန်စပါ
ဆက်စပ်အချက်အလက်များ · စာမျက်နှာ 51 ရှိ လမ်းညွှန်ချက်များကို ပြန်လည်သတ်မှတ်ခြင်း · F-Tile Serial Lite IV Intel FPGA IP ဒီဇိုင်း Example အသုံးပြုသူလမ်းညွှန်
၄.၄.၁။ TX Reset နှင့် Initialization Sequence
F-Tile Serial Lite IV Intel FPGA IP အတွက် TX ပြန်လည်သတ်မှတ်မှု အစီအစဉ်မှာ အောက်ပါအတိုင်းဖြစ်သည်- 1. အခိုင်အမာ tx_pcs_fec_phy_reset_n၊ tx_core_rst_n နှင့် reconfig_reset
F-tile hard IP၊ MAC နှင့် reconfiguration blocks များကို ပြန်လည်သတ်မှတ်ရန် တပြိုင်နက်တည်း။ tx_pcs_fec_phy_reset_n ကို ထုတ်ဝေပြီး tx_reset_ack ကို စောင့်ဆိုင်းပြီးနောက် ပြန်လည်သတ်မှတ်ခြင်းအား ပြန်လည်သတ်မှတ်ပါ။ 2. ထို့နောက် tx_pcs_fec_phy_reset_n ပြန်လည်သတ်မှတ်ပြီးနောက် TX PHY သည် ထုတ်လွှင့်ရန် အဆင်သင့်ဖြစ်ကြောင်း ညွှန်ပြရန်အတွက် IP သည် phy_tx_lanes_stable၊ tx_pll_locked၊ နှင့် phy_ehip_ready အချက်ပြမှုများကို အခိုင်အမာဖော်ပြသည်။ 3. phy_ehip_ready signal မြင့်သွားပြီးနောက် tx_core_rst_n အချက်ပြမှု ရပ်တန့်သွားသည်။ 4. MAC ကို ပြန်လည်သတ်မှတ်ခြင်း မရှိတော့သည်နှင့် IP သည် MII အင်တာဖေ့စ်တွင် IDLE စာလုံးများကို စတင်ထုတ်လွှင့်သည်။ လမ်းကြောင်းအားလုံးသည် နာရီတစ်လုံးတည်းကို အသုံးပြုထားသောကြောင့် TX လမ်းကြောချိန်ညှိခြင်းနှင့် လှည့်ခြင်းအတွက် မလိုအပ်ပါ။ 5. IDLE အက္ခရာများကို ထုတ်လွှင့်နေစဉ်၊ MAC သည် tx_link_up အချက်ပြမှုကို အတည်ပြုသည်။ 6. ထို့နောက် MAC သည် ချိတ်ဆက်ထားသော လက်ခံသူ၏ လမ်းကြောချိန်ညှိမှု လုပ်ငန်းစဉ်ကို စတင်ရန်အတွက် သတ်မှတ်ထားသော ကြားကာလတစ်ခုတွင် START/END သို့မဟုတ် END/START CW နှင့်တွဲထားသည့် ALIGN ကို စတင်ထုတ်လွှင့်သည်။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

ပုံ ၇။

TX ပြန်လည်သတ်မှတ်ခြင်းနှင့် အစပြုခြင်း အချိန်ဇယား
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n ၁

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _သော့ခတ်ထားသည်။

phy_tx_lanes_stable

phy_ehip_အဆင်သင့်ဖြစ်ပါပြီ။

tx_li nk_up

7
၁၃၀၀ ၇၆၉ ၆၈၈

၄.၄.၂။ RX Reset နှင့် Initialization Sequence
F-Tile Serial Lite IV Intel FPGA IP အတွက် RX ပြန်လည်သတ်မှတ်မှု အစီအစဉ်မှာ အောက်ပါအတိုင်းဖြစ်သည်-
1. rx_pcs_fec_phy_reset_n၊ rx_core_rst_n၊ နှင့် F-tile hard IP၊ MAC နှင့် ပြန်လည်ပြင်ဆင်မှုလုပ်ကွက်များကို ပြန်လည်သတ်မှတ်ရန် တပြိုင်နက်တည်း reconfig_reset ကို အခိုင်အမာအတည်ပြုပါ။ rx_pcs_fec_phy_reset_n ကို ထုတ်ဝေပြီး rx_reset_ack ကို စောင့်ဆိုင်းပြီးနောက် ပြန်လည်သတ်မှတ်ခြင်းအား ပြန်လည်သတ်မှတ်ပါ။
2. ထို့နောက် RX PHY သည် ထုတ်လွှင့်မှုအတွက် အဆင်သင့်ဖြစ်ကြောင်း ညွှန်ပြရန်အတွက် စိတ်ကြိုက် PCS ပြန်လည်သတ်မှတ်ခြင်းကို ရုပ်သိမ်းပြီးနောက် phy_rx_pcs_ready signal ကို IP က အခိုင်အမာဖော်ပြသည်။
3. phy_rx_pcs_ready signal သည် မြင့်သွားပြီးနောက် rx_core_rst_n အချက်ပြမှု ရပ်တန့်သွားသည်။
4. IP သည် RX MAC ပြန်လည်သတ်မှတ်မှုကို ထုတ်ပြန်ပြီးနောက် START/END သို့မဟုတ် END/START CW နှင့် တွဲထားသည့် ALIGN ကို လက်ခံရရှိသောအခါတွင် IP သည် လမ်းကြောချိန်ညှိမှုလုပ်ငန်းစဉ်ကို စတင်သည်။
5. လမ်းကြောအားလုံးအတွက် ချိန်ညှိမှုပြီးသည်နှင့် RX deskew ဘလောက်သည် rx_link_up အချက်ပြမှုကို အခိုင်အမာအတည်ပြုသည်။
6. ထို့နောက် RX လင့်ခ်သည် ဒေတာလက်ခံရယူရန် အဆင်သင့်ဖြစ်နေပြီဟု ညွှန်ပြရန်အတွက် အသုံးပြုသူ၏ ယုတ္တိဗေဒသို့ rx_link_up အချက်ပြအချက်ပြမှုကို IP က အတည်ပြုပေးပါသည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28

ပုံ 27. RX ပြန်လည်သတ်မှတ်ခြင်းနှင့် စတင်ခြင်းအချိန်ဇယား
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n ၁

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_လော့ခ်

rx_pcs_အဆင်သင့်ဖြစ်ပါပြီ။

rx_link_up

၄ ၆၀၂၈၃၀၆ ၄ ၆၀၂၈၃၅၂

၁၃၀၀ ၇၆၉ ၆၈၈

၇၁၄၀၅ ၀.၀၃၅

၄.၅။ Link Rate နှင့် Bandwidth Efficiency တွက်ချက်ခြင်း။

F-Tile Serial Lite IV Intel FPGA IP Bandwidth ထိရောက်မှု တွက်ချက်မှုမှာ အောက်ပါအတိုင်းဖြစ်သည်-

Bandwidth ထိရောက်မှု = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period

Table 17. Bandwidth Efficiency Variables ဖော်ပြချက်

ပြောင်းလဲနိုင်သော

ဖော်ပြချက်

raw_rate burst_size

၎င်းသည် အမှတ်စဉ် မျက်နှာပြင်မှ ရရှိသော ဘစ်နှုန်းဖြစ်သည်။ raw_rate = SERDES width * transceiver နာရီ ကြိမ်နှုန်း ထွample- raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
ပေါက်ကွဲအရွယ်အစား၏တန်ဖိုး။ ပျမ်းမျှ bandwidth ထိရောက်မှုကို တွက်ချက်ရန်၊ အများအားဖြင့် ပေါက်ကွဲသည့်အရွယ်အစားတန်ဖိုးကို အသုံးပြုပါ။ အမြင့်ဆုံးနှုန်းအတွက်၊ အများဆုံး ဆက်တိုက်အရွယ်အစားတန်ဖိုးကို အသုံးပြုပါ။

burst_size_ovhd

burst size overhead တန်ဖိုး။
အပြည့်အဝမုဒ်တွင်၊ burst_size_ovhd တန်ဖိုးသည် START နှင့် END တွဲထားသော CW များကို ရည်ညွှန်းပါသည်။
အခြေခံမုဒ်တွင်၊ START နှင့် END တွဲထားသော CW များမရှိသောကြောင့် burst_size_ovhd မရှိပါ။

align_marker_period

ချိန်ညှိမှု အမှတ်အသား ထည့်သွင်းသည့် ကာလ၏ တန်ဖိုး။ တန်ဖိုးသည် compilation အတွက် 81920 နာရီနှင့် 1280 မြန်သော simulation အတွက်ဖြစ်သည်။ ဤတန်ဖိုးကို PCS hard logic မှ ရရှိသည်။

align_marker_width srl4_align_period

မှန်ကန်သော ချိန်ညှိမှု အမှတ်အသား အချက်ပြမှု မြင့်မားသော နာရီစက်ဝန်း အရေအတွက်။
ချိန်ညှိမှုအမှတ်အသားနှစ်ခုကြားရှိ နာရီစက်ဝန်းအရေအတွက်။ IP Parameter Editor တွင် Alignment Period parameter ကို အသုံးပြု၍ ဤတန်ဖိုးကို သင် သတ်မှတ်နိုင်ပါသည်။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

4. လုပ်ဆောင်ချက်ဆိုင်ရာ ဖော်ပြချက် 683074 | 2022.04.28
လင့်ခ်နှုန်းတွက်ချက်မှုများမှာ အောက်ပါအတိုင်းဖြစ်သည်- ထိရောက်မှုနှုန်း = လှိုင်းနှုန်းထိရောက်မှု * raw_rate သင်သည် အောက်ပါညီမျှခြင်းဖြင့် အများဆုံးအသုံးပြုသူနာရီကြိမ်နှုန်းကို ရရှိနိုင်ပါသည်။ အများဆုံးအသုံးပြုသူနာရီကြိမ်နှုန်းတွက်ချက်မှုသည် စဉ်ဆက်မပြတ်ဒေတာစီးကြောင်းကိုယူဆပြီး သုံးစွဲသူ၏ယုတ္တိဗေဒတွင် IDLE သံသရာဖြစ်ပေါ်ခြင်းမရှိပါ။ FIFO ပြည့်လျှံခြင်းကို ရှောင်ရှားရန် အသုံးပြုသူ၏ယုတ္တိဗေဒ FIFO ကို ဒီဇိုင်းရေးဆွဲသည့်အခါ ဤနှုန်းသည် အရေးကြီးပါသည်။ အများဆုံးအသုံးပြုသူ နာရီကြိမ်နှုန်း = ထိရောက်မှုနှုန်း / 64

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

683074 | 2022.04.28 တုံ့ပြန်ချက်ပေးပို့ပါ။

၂

ဇယား 18. F-Tile Serial Lite IV Intel FPGA IP Parameter ဖော်ပြချက်

ကန့်သတ်ချက်

တန်ဖိုး

ပုံသေ

ဖော်ပြချက်

အထွေထွေဒီဇိုင်း ရွေးချယ်မှုများ

PMA modulation အမျိုးအစား

· PAM4 · NRZ

PAM4

PCS မော်ဂျူးမုဒ်ကို ရွေးပါ။

PMA အမျိုးအစား

· FHT · FGT

FGT

transceiver အမျိုးအစားကို ရွေးပါ။

PMA ဒေတာနှုန်း

· PAM4 မုဒ်အတွက်-
- FGT transceiver အမျိုးအစား- 20 Gbps 58 Gbps
- FHT transceiver အမျိုးအစား- 56.1 Gbps၊ 58 Gbps၊ 116 Gbps
· NRZ မုဒ်အတွက်-
- FGT transceiver အမျိုးအစား- 10 Gbps 28.05 Gbps
- FHT transceiver အမျိုးအစား- 28.05 Gbps၊ 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

transceiver နှင့် အခြား overhead များကို ပေါင်းစပ်ထည့်သွင်းထားသော transceiver ၏ အထွက်တွင် ထိရောက်သော ဒေတာနှုန်းကို သတ်မှတ်ပေးသည်။ တန်ဖိုးကို Gbps ယူနစ်တွင် ဒဿမ 1 ဒဿမနေရာအထိ ပေါင်းခြင်းဖြင့် IP မှ တွက်ချက်သည်။

PMA မုဒ်

· Duplex · Tx · Rx

နှစ်ထပ်

FHT transceiver အမျိုးအစားအတွက်၊ ပံ့ပိုးထားသော ဦးတည်ချက်သည် နှစ်ထပ်သာဖြစ်သည်။ FGT transceiver အမျိုးအစားအတွက်၊ ပံ့ပိုးထားသော ဦးတည်ချက်မှာ Duplex၊ Tx နှင့် Rx ဖြစ်သည်။

PMA အရေအတွက်

· PAM4 မုဒ်အတွက်-

လမ်းသွယ်များ

- 1 မှ 12 ကြား

· NRZ မုဒ်အတွက်-

- 1 မှ 16 ကြား

လမ်းသွားအရေအတွက်ကို ရွေးပါ။ ရိုးရှင်းသော ဒီဇိုင်းအတွက်၊ ပံ့ပိုးထားသော လမ်းကြောအရေအတွက်မှာ 1 ဖြစ်သည်။

PLL ရည်ညွှန်းနာရီကြိမ်နှုန်း

· FHT transceiver အမျိုးအစားအတွက်- 156.25 MHz
· FGT transceiver အမျိုးအစားအတွက်- 27.5 MHz 379.84375 MHz၊ ရွေးချယ်ထားသော transceiver ဒေတာနှုန်းပေါ် မူတည်.

· FHT transceiver အမျိုးအစားအတွက်- 156.25 MHz
· FGT transceiver အမျိုးအစားအတွက်- 165 MHz

transceiver ၏ရည်ညွှန်းနာရီကြိမ်နှုန်းကို သတ်မှတ်ပေးသည်။

စနစ် PLL

—

ရည်ညွှန်းနာရီ

အကြိမ်ရေ

170 MHz

FHT transceiver အမျိုးအစားအတွက်သာ ရနိုင်ပါသည်။ System PLL ရည်ညွှန်းနာရီကို သတ်မှတ်ပေးပြီး System PLL နာရီကို ထုတ်လုပ်ရန်အတွက် F-Tile ရည်ညွှန်းချက် System PLL Clocks Intel FPGA IP ၏ ထည့်သွင်းမှုအဖြစ် အသုံးပြုမည်ဖြစ်သည်။

စနစ် PLL ကြိမ်နှုန်း
ချိန်ညှိမှုကာလ

— ၁၂၈ ၆၅၅၃၆

RS-FEC ကိုဖွင့်ပါ။

ဖွင့်ပါ။

876.5625 MHz 128 ဖွင့်ပါ။

စနစ် PLL နာရီကြိမ်နှုန်းကို သတ်မှတ်သည်။
ချိန်ညှိမှု အမှတ်အသား ကာလကို သတ်မှတ်သည်။ တန်ဖိုးသည် x2 ဖြစ်ရမည်။ RS-FEC ဝန်ဆောင်မှုကို ဖွင့်ရန် ဖွင့်ပါ။
ဆက်ရန်…

ISO 9001:2015 မှတ်ပုံတင်ထားသည်။

5. ကန့်သတ်ချက်များ 683074 | 2022.04.28

ကန့်သတ်ချက်

တန်ဖိုး

ပုံသေ

ဖော်ပြချက်

ပိတ်ပါ။

PAM4 PCS မော်ဂျူမုဒ်အတွက် RS-FEC ကို အမြဲဖွင့်ထားသည်။

အသုံးပြုသူ အင်တာဖေ့စ်

လွှင့်မုဒ်

· အပြည့်အစုံ · အခြေခံ

အပြည့်

IP အတွက် ဒေတာစီးကြောင်းကို ရွေးပါ။

အပြည့်အစုံ- ဤမုဒ်သည် ဘောင်တစ်ခုအတွင်း စတင်သည့် ပက်ကေ့ချ်နှင့် အဆုံး-အစုံလိုက် စက်ဝိုင်းကို ဘောင်တစ်ခုအတွင်း ပေးပို့သည်။

အခြေခံ- ဤသည်မှာ bandwidth တိုးမြှင့်ရန်အတွက် စတင်-ထုပ်ပိုးမှု၊ အလွတ်နှင့် အဆုံး-ပက်ကတ်မပါဘဲ ဒေတာများကို ပေးပို့သည့် သန့်စင်သော တိုက်ရိုက်ထုတ်လွှင့်မှုမုဒ်ဖြစ်သည်။

CRC ကိုဖွင့်ပါ။

Enable ပိတ်ပါ

ပိတ်ပါ။

CRC အမှားရှာဖွေခြင်းနှင့် အမှားပြင်ဆင်ခြင်းကို ဖွင့်ရန် ဖွင့်ပါ။

အလိုအလျောက်ချိန်ညှိမှုကို ဖွင့်ပါ။

Enable ပိတ်ပါ

ပိတ်ပါ။

အလိုအလျောက်လမ်းကြောချိန်ညှိခြင်းအင်္ဂါရပ်ကိုဖွင့်ရန်ဖွင့်ပါ။

အမှားရှာပြင်ခြင်း အဆုံးမှတ်ကို ဖွင့်ပါ။

Enable ပိတ်ပါ

ပိတ်ပါ။

ဖွင့်သောအခါတွင်၊ F-Tile Serial Lite IV Intel FPGA IP တွင် Avalon memory-mapped interface သို့ အတွင်းတွင် မြှုပ်သွင်းထားသည့် အမှားအယွင်းအဆုံးမှတ်တစ်ခု ပါဝင်ပါသည်။ IP သည် J မှတဆင့် အချို့သော စမ်းသပ်မှုများနှင့် အမှားရှာပြင်ခြင်း လုပ်ဆောင်ချက်များကို လုပ်ဆောင်နိုင်သည်။TAG System Console ကို အသုံးပြု. မူရင်းတန်ဖိုးသည် ပိတ်ထားသည်။

Simplex ပေါင်းစပ်ခြင်း (FGT dual simplex ဒီဇိုင်းကို သင်ရွေးချယ်သောအခါမှသာ ဤကန့်သတ်ချက်ဆက်တင်ကို ရနိုင်ပါသည်။)

RSFEC သည် တူညီသော FGT ချန်နယ်(များ) တွင် ထည့်ထားသည့် အခြားသော Serial Lite IV Simplex IP တွင် ဖွင့်ထားသည်

Enable ပိတ်ပါ

ပိတ်ပါ။

TX နှင့် RX နှစ်ခုလုံးကို တူညီသော FGT တွင် ထားရှိသည့် F-Tile Serial Lite IV Intel FPGA IP အတွက် ရိုးရိုးရှင်းရှင်း ပုံစံဖြင့် RS-FEC နှင့် ပေါင်းစပ်ဖွဲ့စည်းမှု ရောနှောမှု လိုအပ်ပါက ဤရွေးချယ်မှုကို ဖွင့်ပါ။ ချန်နယ်(များ)။

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

683074 | 2022.04.28 တုံ့ပြန်ချက်ပေးပို့ပါ။

6. F-Tile Serial Lite IV Intel FPGA IP Interface အချက်ပြမှုများ

၆.၁။ နာရီအချက်ပြမှုများ

ဇယား 19. နာရီအချက်ပြမှုများ

နာမည်

အကျယ်အဝန်း

ဖော်ပြချက်

tx_core_clkout

TX စိတ်ကြိုက် PCS အင်တာဖေ့စ်၊ TX MAC နှင့် အသုံးပြုသူလော့ဂျစ်များအတွက် TX core နာရီကို ထုတ်ပေးသည်။

TX datapath

ဤနာရီကို စိတ်ကြိုက် PCS ဘလောက်မှ ထုတ်လုပ်သည်။

rx_core_clkout

RX စိတ်ကြိုက် PCS မျက်နှာပြင်၊ RX deskew FIFO၊ RX MAC အတွက် RX core နာရီကို ထုတ်ပေးသည်

RX datapath တွင် အသုံးပြုသူ လော့ဂျစ်များ။

ဤနာရီကို စိတ်ကြိုက် PCS ဘလောက်မှ ထုတ်လုပ်သည်။

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Input Transceiver ရည်ညွှန်းနာရီ။

transceiver အမျိုးအစားကို FGT ဟုသတ်မှတ်သောအခါ၊ F-Tile ရည်ညွှန်းချက်စနစ် PLL Clocks Intel FPGA IP ၏ အထွက်အချက်ပြအချက်ပြ (out_refclk_fgt_0) နှင့် ဤနာရီကို ချိတ်ဆက်ပါ။ transceiver အမျိုးအစားကို FHT ဟု သတ်မှတ်သောအခါ၊ ချိတ်ဆက်ပါ။

ဤနာရီသည် F-Tile ရည်ညွှန်းချက်နှင့် စနစ် PLL Clocks Intel FPGA IP ၏ အထွက်အချက်ပြ (out_fht_cmmpll_clk_0) သို့ဖြစ်သည်။

ပံ့ပိုးထားသော ကြိမ်နှုန်းအပိုင်းအခြားအတွက် ပါရာမီတာများကို ကိုးကားပါ။

transceiver ပြန်လည်ဖွဲ့စည်းမှု အင်တာဖေ့စ်အတွက် ထည့်သွင်းမှု နာရီ။

နာရီကြိမ်နှုန်းသည် 100 မှ 162 MHz ဖြစ်သည်။

ဤထည့်သွင်းမှုနာရီအချက်ပြမှုကို ပြင်ပနာရီပတ်လမ်းများ သို့မဟုတ် တုန်ခါမှုများနှင့် ချိတ်ဆက်ပါ။

transceiver ပြန်လည်ဖွဲ့စည်းမှု အင်တာဖေ့စ်အတွက် ထည့်သွင်းမှု နာရီ။

နာရီကြိမ်နှုန်းသည် 100 မှ 162 MHz ဖြစ်သည်။

out_systempll_clk_ ၁

ထည့်သွင်းခြင်း။

စနစ် PLL နာရီ။
F-Tile ရည်ညွှန်းချက်စနစ် PLL Clocks Intel FPGA IP ၏ အထွက်အချက်ပြ (out_systempll_clk_0) နှင့် ဤနာရီကို ချိတ်ဆက်ပါ။

စာမျက်နှာ 42 ရှိ သက်ဆိုင်ရာ အချက်အလက် ကန့်သတ်ချက်များ

၆.၂။ အချက်ပြမှုများကို ပြန်လည်သတ်မှတ်ပါ။

ဇယား 20။ အချက်ပြမှုများကို ပြန်လည်သတ်မှတ်ပါ။

နာမည်

အကျယ်အဝန်း

tx_core_rst_n

ထည့်သွင်းခြင်း။

Clock Domain Asynchronous

rx_core_rst_n

ထည့်သွင်းခြင်း။

တပြိုင်နက်တည်း

tx_pcs_fec_phy_reset_n ၁

ထည့်သွင်းခြင်း။

တပြိုင်နက်တည်း

ဖော်ပြချက်

အသက်ဝင်သော-နိမ့်သော ပြန်လည်သတ်မှတ်မှုအချက်ပြမှု။ F-Tile Serial Lite IV TX MAC ကို ပြန်လည်သတ်မှတ်သည်။

အသက်ဝင်သော-နိမ့်သော ပြန်လည်သတ်မှတ်မှုအချက်ပြမှု။ F-Tile Serial Lite IV RX MAC ကို ပြန်လည်သတ်မှတ်သည်။

အသက်ဝင်သော-နိမ့်သော ပြန်လည်သတ်မှတ်မှုအချက်ပြမှု။

ဆက်ရန်…

ISO 9001:2015 မှတ်ပုံတင်ထားသည်။

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

နာမည်

Width Direction Clock Domain

ဖော်ပြချက်

F-Tile Serial Lite IV TX စိတ်ကြိုက် PCS ကို ပြန်လည်သတ်မှတ်သည်။

rx_pcs_fec_phy_reset_n ၁

ထည့်သွင်းခြင်း။

တပြိုင်နက်တည်း

အသက်ဝင်သော-နိမ့်သော ပြန်လည်သတ်မှတ်မှုအချက်ပြမှု။ F-Tile Serial Lite IV RX စိတ်ကြိုက် PCS ကို ပြန်လည်သတ်မှတ်သည်။

reconfig_reset

ထည့်သွင်းခြင်း။

reconfig_clk Active-high reset signal

Avalon မမ်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်ကို ပြန်လည်ဖွဲ့စည်းမှုပိတ်ဆို့ခြင်းကို ပြန်လည်သတ်မှတ်သည်။

reconfig_sl_reset

ထည့်သွင်းခြင်း reconfig_sl_clk Active-high reset signal ။

၆.၃။ MAC အချက်ပြမှုများ

ဇယား ၁။

TX MAC အချက်ပြမှုများ
ဤဇယားတွင် N သည် IP ကန့်သတ်ချက် တည်းဖြတ်မှုတွင် သတ်မှတ်ထားသော လမ်းသွားအရေအတွက်ကို ကိုယ်စားပြုသည်။

နာမည်

အကျယ်

Direction Clock Domain

ဖော်ပြချက်

tx_avs_အဆင်သင့်

tx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်းအချက်ပြမှုကို ထုတ်ပေးသည်။

အခိုင်အမာဆိုသည့်အခါ TX MAC သည် ဒေတာလက်ခံရန် အသင့်ဖြစ်နေပြီဟု ညွှန်ပြသည်။

tx_avs_data

· (64*N)*2 (PAM4 မုဒ်)
· 64*N (NRZ မုဒ်)

ထည့်သွင်းခြင်း။

tx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်း အချက်ပြမှု။ TX ဒေတာ

tx_avs_channel

tx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်းအချက်ပြမှုကို ထည့်သွင်းပါ။

လက်ရှိစက်ဝန်းတွင် ဒေတာလွှဲပြောင်းခြင်းအတွက် ချန်နယ်နံပါတ်။

ဤအချက်ပြမှုကို အခြေခံမုဒ်တွင် မရရှိနိုင်ပါ။

tx_avs_valid

tx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်းအချက်ပြမှုကို ထည့်သွင်းပါ။

အခိုင်အမာဆိုသည့်အခါ TX ဒေတာအချက်ပြမှုသည် မှန်ကန်ကြောင်း ညွှန်ပြသည်။

tx_avs_startofpacket

tx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်းအချက်ပြမှုကို ထည့်သွင်းပါ။

အခိုင်အမာဆိုသည့်အခါ TX ဒေတာပက်ကေ့ချ်၏ စတင်မှုကို ညွှန်ပြသည်။

ပက်ကတ်တစ်ခုစီအတွက် နာရီစက်ဝိုင်းတစ်ခုတည်းအတွက်သာ အတည်ပြုပါ။

ဤအချက်ပြမှုကို အခြေခံမုဒ်တွင် မရရှိနိုင်ပါ။

tx_avs_endofpacket

tx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်းအချက်ပြမှုကို ထည့်သွင်းပါ။

အခိုင်အမာဆိုသောအခါ TX ဒေတာပက်ကေ့ချ်၏အဆုံးကို ညွှန်ပြသည်။

ပက်ကတ်တစ်ခုစီအတွက် နာရီစက်ဝိုင်းတစ်ခုတည်းအတွက်သာ အတည်ပြုပါ။

ဤအချက်ပြမှုကို အခြေခံမုဒ်တွင် မရရှိနိုင်ပါ။

tx_avs_ဗလာ

tx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်းအချက်ပြမှုကို ထည့်သွင်းပါ။

TX ဒေတာ၏ နောက်ဆုံးထွက်ရှိချက်တွင် တရားဝင်မဟုတ်သော စကားလုံးအရေအတွက်ကို ညွှန်ပြသည်။

ဤအချက်ပြမှုကို အခြေခံမုဒ်တွင် မရရှိနိုင်ပါ။

tx_num_valid_bytes_eob

ထည့်သွင်းခြင်း။

tx_core_clkout

နောက်ဆုံးထွက်ပေါက်၏ နောက်ဆုံးစကားလုံးတွင် မှန်ကန်သော ဘိုက်အရေအတွက်ကို ညွှန်ပြသည်။ ဤအချက်ပြမှုကို အခြေခံမုဒ်တွင် မရရှိနိုင်ပါ။
ဆက်ရန်…

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

tx_is_usr_cmd အမည်
tx_link_up tx_link_reinit
crc_error_inject tx_error

အကျယ် ၅၉၉
၇၁၄၀၅ ၀.၀၃၅
N 5

Direction Clock Domain

ဖော်ပြချက်

ထည့်သွင်းခြင်း။

tx_core_clkout

အခိုင်အမာပြောဆိုသောအခါ၊ ဤအချက်ပြမှုသည် အသုံးပြုသူသတ်မှတ်ထားသော အချက်အလက်လည်ပတ်မှုကို စတင်စေသည်။
tx_startofpacket assertion ကဲ့သို့ နာရီစက်ဝန်းတွင် ဤအချက်ပြမှုကို ထည့်သွင်းပါ။
ဤအချက်ပြမှုကို အခြေခံမုဒ်တွင် မရရှိနိုင်ပါ။

tx_core_clkout ထုတ်ပေးသည် ဟုအခိုင်အမာဆိုသောအခါ TX ဒေတာလင့်ခ်သည် ဒေတာပေးပို့ခြင်းအတွက် အသင့်ဖြစ်နေပြီဟု ညွှန်ပြသည်။

အထွက်

tx_core_clkout

အခိုင်အမာပြောဆိုသောအခါ၊ ဤအချက်ပြမှုသည် လမ်းသွားများကို ပြန်လည်ချိန်ညှိပေးသည်။
ALIGN CW ပေးပို့ရန် MAC ကို အစပျိုးရန် နာရီစက်ဝန်းတစ်ခုအတွက် ဤအချက်ပြမှုကို အခိုင်အမာအတည်ပြုပါ။

ထည့်သွင်းခြင်း။

tx_core_clkout အခိုင်အမာပြောဆိုသောအခါ၊ MAC သည် ရွေးချယ်ထားသောလမ်းကြောင်းများသို့ CRC32 အမှားကို ထိုးသွင်းသည်။

tx_core_clkout အထွက်ကို အသုံးမပြုပါ။

အောက်ပါ အချိန်ဇယားပုံသည် ဟောင်းကို ပြသည်။ampTX ၏ အမှတ်စဉ်လမ်းကြောင်း 10 ခုကို အသုံးပြုသူ ယုတ္တိဗေဒမှ စကားလုံး 10 လုံး၏ TX ဒေတာ ပို့လွှတ်ခြင်း။

ပုံ ၇။

TX Data Transmission Timing Diagram
tx_core_clkout

tx_avs_valid

tx_avs_အဆင်သင့်

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

၀၊၁..၊၁၉ ၁၀၊၁၁…၁၉ …… N-၁၀.။

၀၀၀၊…၊၁၉၉

… N-10..

လမ်းသွယ် ၃၀၀၀

…………

STRT 0 ၁၀

N-10 END STRT 0

လမ်းသွယ် ၃၀၀၀

…………

STRT 1 ၁၀

N-9 END STRT 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

လမ်းသွယ် ၃၀၀၀

…………

STRT 9 ၁၀

N-1 END STRT 9

N-1 END IDLE IDLE

ဇယား ၁။

RX MAC အချက်ပြမှုများ
ဤဇယားတွင် N သည် IP ကန့်သတ်ချက် တည်းဖြတ်မှုတွင် သတ်မှတ်ထားသော လမ်းသွားအရေအတွက်ကို ကိုယ်စားပြုသည်။

နာမည်

အကျယ်

Direction Clock Domain

ဖော်ပြချက်

rx_avs_အဆင်သင့်ဖြစ်ပါပြီ။

rx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်း အချက်ပြမှုကို ထည့်သွင်းပါ။

အခိုင်အမာဆိုသောအခါ၊ သုံးစွဲသူ၏ ယုတ္တိဗေဒသည် ဒေတာလက်ခံရန် အသင့်ဖြစ်နေပြီဟု ညွှန်ပြသည်။

rx_avs_data

(64*N)*2 (PAM4 မုဒ်)
64*N (NRZ မုဒ်)

အထွက်

rx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်း အချက်ပြမှု။ RX ဒေတာ။

rx_avs_channel

rx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်း အချက်ပြမှု အထွက်။

ဒေတာဖြစ်ခြင်းအတွက် ချန်နယ်နံပါတ်

လက်ရှိစက်ဝန်းတွင် လက်ခံရရှိခဲ့သည်။

ဤအချက်ပြမှုကို အခြေခံမုဒ်တွင် မရရှိနိုင်ပါ။

rx_avs_valid

rx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်း အချက်ပြမှု အထွက်။

ဆက်ရန်…

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

နာမည်

အကျယ်

Direction Clock Domain

ဖော်ပြချက်

အခိုင်အမာဆိုသောအခါ၊ RX ဒေတာအချက်ပြမှုသည် တရားဝင်ကြောင်း ညွှန်ပြသည်။

rx_avs_startofpacket

rx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်း အချက်ပြမှု အထွက်။

အခိုင်အမာဆိုသောအခါ၊ RX ဒေတာပက်ကေ့ချ်တစ်ခု၏ စတင်မှုကို ညွှန်ပြသည်။

ပက်ကတ်တစ်ခုစီအတွက် နာရီစက်ဝိုင်းတစ်ခုတည်းအတွက်သာ အတည်ပြုပါ။

ဤအချက်ပြမှုကို အခြေခံမုဒ်တွင် မရရှိနိုင်ပါ။

rx_avs_endofpacket

rx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်း အချက်ပြမှု အထွက်။

အခိုင်အမာဆိုသောအခါ၊ RX ဒေတာပက်ကတ်၏အဆုံးကို ညွှန်ပြသည်။

ပက်ကတ်တစ်ခုစီအတွက် နာရီစက်ဝိုင်းတစ်ခုတည်းအတွက်သာ အတည်ပြုပါ။

ဤအချက်ပြမှုကို အခြေခံမုဒ်တွင် မရရှိနိုင်ပါ။

rx_avs_ဗလာ

rx_core_clkout Avalon တိုက်ရိုက်လွှင့်ခြင်း အချက်ပြမှု အထွက်။

RX ဒေတာ၏ နောက်ဆုံးထွက်ရှိချက်တွင် တရားဝင်မဟုတ်သော စကားလုံးအရေအတွက်ကို ညွှန်ပြသည်။

ဤအချက်ပြမှုကို အခြေခံမုဒ်တွင် မရရှိနိုင်ပါ။

rx_num_valid_bytes_eob

အထွက်

rx_core_clkout သည် နောက်ဆုံးထွက်ပေါက်၏ နောက်ဆုံးစကားလုံးတွင် မှန်ကန်သော ဘိုက်အရေအတွက်ကို ညွှန်ပြသည်။
ဤအချက်ပြမှုကို အခြေခံမုဒ်တွင် မရရှိနိုင်ပါ။

rx_is_usr_cmd

အထွက် rx_core_clkout ဟု အခိုင်အမာ ဆိုသောအခါ၊ ဤအချက်ပြမှုသည် သုံးစွဲသူတစ်ဦးကို အစပြုသည်-

သတ်မှတ်ထားသော သတင်းအချက်အလက်စက်ဝန်း။

tx_startofpacket assertion ကဲ့သို့ နာရီစက်ဝန်းတွင် ဤအချက်ပြမှုကို ထည့်သွင်းပါ။

ဤအချက်ပြမှုကို အခြေခံမုဒ်တွင် မရရှိနိုင်ပါ။

rx_link_up

Output rx_core_clkout ဟုအခိုင်အမာဆိုသောအခါ၊ RX ဒေတာလင့်ခ်ကိုညွှန်ပြသည်။

ဒေတာလက်ခံမှုအတွက် အဆင်သင့်ဖြစ်နေပါပြီ။

rx_link_reinit

ထည့်သွင်းခြင်း rx_core_clkout ဟုအခိုင်အမာဆိုသောအခါ၊ ဤအချက်ပြမှုသည် လမ်းကြောများစတင်သည်။

ပြန်လည်ချိန်ညှိခြင်း။

အလိုအလျောက် ချိန်ညှိခြင်းကို ဖွင့်ခြင်းကို သင်ပိတ်ထားပါက၊ လမ်းသွားများကို ပြန်လည်ချိန်ညှိရန် MAC ကို အစပျိုးရန် နာရီစက်ဝန်းတစ်ခုအတွက် ဤအချက်ပြမှုကို အခိုင်အမာအတည်ပြုပါ။ အလိုအလျောက် ချိန်ညှိခြင်းကို ဖွင့်ထားပါက၊ MAC သည် လမ်းသွားများကို အလိုအလျောက် ချိန်ညှိပေးသည်။

အလိုအလျောက် ချိန်ညှိခြင်းကို ဖွင့်ထားသည့်အခါ ဤအချက်ပြမှုကို အတည်မပြုပါနှင့်။

rx_error

(N*2*2)+3 (PAM4 မုဒ်)
(N*2)*3 (NRZ မုဒ်)

အထွက်

rx_core_clkout

အခိုင်အမာပြောဆိုသောအခါ၊ RX datapath တွင်ဖြစ်ပေါ်နေသောအမှားအယွင်းအခြေအနေများကိုဖော်ပြသည်။
· [(N*2+2):N+3] = သီးခြားလမ်းကြောင်းအတွက် PCS အမှားကို ညွှန်ပြသည်။
· [N+2] = ချိန်ညှိမှု အမှားအယွင်းကို ဖော်ပြသည်။ ဤနည်းနည်းကို အခိုင်အမာဆိုပါက လမ်းကြောချိန်ညှိမှုကို ပြန်လည်စတင်ပါ။
· [N+1]= အသုံးပြုသူ ယုတ္တိဗေဒ အဆင်သင့်မဖြစ်သောအခါတွင် ဒေတာများကို သုံးစွဲသူ၏ ယုတ္တိဗေဒသို့ ထပ်ဆင့်ညွှန်ပြသည်။
· [N] = ချိန်ညှိမှု ဆုံးရှုံးမှုကို ဖော်ပြသည်။
· [(N-1):0] = ဒေတာတွင် CRC အမှားပါရှိသည်ကို ညွှန်ပြသည်။

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

၆.၄။ Transceiver ပြန်လည်ပြင်ဆင်ခြင်း အချက်ပြမှုများ

ဇယား ၁။

PCS ပြန်လည်ပြင်ဆင်ခြင်း အချက်ပြမှုများ
ဤဇယားတွင် N သည် IP ကန့်သတ်ချက် တည်းဖြတ်မှုတွင် သတ်မှတ်ထားသော လမ်းသွားအရေအတွက်ကို ကိုယ်စားပြုသည်။

နာမည်

အကျယ်

Direction Clock Domain

ဖော်ပြချက်

reconfig_sl_read

reconfig_sl_ PCS ပြန်လည်ပြင်ဆင်မှု ဖတ်ရှုရန် အမိန့်ကို ထည့်သွင်းပါ။

clk

အချက်ပြမှုများ။

reconfig_sl_write

input reconfig_sl_ PCS reconfiguration ရေးလိုက်ပါ။

clk

အမိန့်အချက်ပြမှုများ။

reconfig_sl_address

14 bits + clogb2N

ထည့်သွင်းခြင်း။

reconfig_sl_ clk

ရွေးချယ်ထားသောလမ်းကြောရှိ PCS ပြန်လည်ဖွဲ့စည်းခြင်း Avalon မန်မိုရီ-မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်လိပ်စာကို သတ်မှတ်သည်။
လမ်းကြောတစ်ခုစီတွင် 14 bits ရှိပြီး အထက်ဘစ်များသည် လမ်းသွားအော့ဖ်ဆက်ကို ရည်ညွှန်းသည်။
Example, reconfig_sl_address[4:4] လိပ်စာတန်ဖိုးကိုရည်ညွှန်းသော 13 လမ်းသွား NRZ/PAM0 ဒီဇိုင်းအတွက်၊
· reconfig_sl_address[15:1 4] 00 = လမ်းသွား 0 အတွက် လိပ်စာအဖြစ် သတ်မှတ်ထားသည်။
· reconfig_sl_address[15:1 4] 01 = လမ်းသွား 1 အတွက် လိပ်စာအဖြစ် သတ်မှတ်ထားသည်။
· reconfig_sl_address[15:1 4] 10 = လမ်းသွား 2 အတွက် လိပ်စာအဖြစ် သတ်မှတ်ထားသည်။
· reconfig_sl_address[15:1 4] 11 = လမ်းသွား 3 အတွက် လိပ်စာအဖြစ် သတ်မှတ်ထားသည်။

reconfig_sl_readdata

output reconfig_sl_ PCS ပြန်လည်ဖွဲ့စည်းမှုဒေတာကို သတ်မှတ်သည်။

clk

အဆင်သင့် cycle တစ်ခုဖြင့် ဖတ်ရန်

ရွေးချယ်ထားသောလမ်း။

reconfig_sl_waitrequest

output reconfig_sl_ သည် PCS ပြန်လည်ဖွဲ့စည်းခြင်းကို ကိုယ်စားပြုသည်။

clk

Avalon memory-mapped interface

ရွေးချယ်ထားသော လမ်းကြောတွင် ရပ်နေသည့် အချက်ပြမှု။

reconfig_sl_writedata

ထည့်သွင်းခြင်း reconfig_sl_ PCS ပြန်လည်ပြင်ဆင်ခြင်းဒေတာကို သတ်မှတ်သည်။

clk

write cycle တွင် ရေးရန် a

ရွေးချယ်ထားသောလမ်း။

reconfig_sl_readdata_vali

အထွက်

reconfig_sl_ PCS ပြန်လည်ဖွဲ့စည်းခြင်းကို သတ်မှတ်သည်။

clk

လက်ခံရရှိသောဒေတာသည် ရွေးချယ်ထားသည့်တစ်ခုတွင် မှန်ကန်ပါသည်။

လမ်းသွား။

ဇယား ၁။

F-Tile Hard IP ပြန်လည်ပြင်ဆင်ခြင်း အချက်ပြမှုများ
ဤဇယားတွင် N သည် IP ကန့်သတ်ချက် တည်းဖြတ်မှုတွင် သတ်မှတ်ထားသော လမ်းသွားအရေအတွက်ကို ကိုယ်စားပြုသည်။

နာမည်

အကျယ်

Direction Clock Domain

ဖော်ပြချက်

reconfig_read

ထည့်သွင်းရန် reconfig_clk PMA ပြန်လည်ပြင်ဆင်မှုကို ဖတ်ပါ။

အမိန့်အချက်ပြမှုများ။

reconfig_write

reconfig_clk PMA reconfiguration ထည့်သွင်းရေးပါ။

အမိန့်အချက်ပြမှုများ။

reconfig_address

18 bits + clog2bN

ထည့်သွင်းခြင်း။

reconfig_clk

ရွေးချယ်ထားသောလမ်းကြောင်းတစ်ခုရှိ PMA Avalon မှတ်ဉာဏ်ပုံသွင်းထားသည့် အင်တာဖေ့စ်လိပ်စာကို သတ်မှတ်သည်။
ဆက်ရန်…

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

နာမည်
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdata တရားဝင်

အကျယ်
၄ ၆၀၂၈၃၀၆ ၄ ၆၀၂၈၃၅၂

Direction Clock Domain

ဖော်ပြချက်

PAM4 ကြော်ငြာ NRZ မုဒ်နှစ်ခုစလုံးတွင်၊ လမ်းကြောတစ်ခုစီတွင် 18 bits ရှိပြီး ကျန်အထက်ဘစ်များသည် လမ်းသွားအော့ဖ်ဆက်ကို ရည်ညွှန်းသည်။
Example၊ 4 လမ်းသွား ဒီဇိုင်းအတွက်
· reconfig_address[19:18] 00 = လမ်းသွား 0 အတွက် လိပ်စာအဖြစ် သတ်မှတ်ထားသည်။
· reconfig_address[19:18] 01 = လမ်းသွား 1 အတွက် လိပ်စာအဖြစ် သတ်မှတ်ထားသည်။
· reconfig_address[19:18] 10 = လမ်းသွား 2 အတွက် လိပ်စာအဖြစ် သတ်မှတ်ထားသည်။
· reconfig_address[19:18] 11 = လမ်းသွား 3 အတွက် လိပ်စာအဖြစ် သတ်မှတ်ထားသည်။

အထွက်

reconfig_clk သည် ရွေးချယ်ထားသောလမ်းကြောင်းတစ်ခုရှိ အဆင်သင့်စက်ဝန်းတစ်ခုဖြင့် ဖတ်ရန် PMA ဒေတာကို သတ်မှတ်သည်။

အထွက်

reconfig_clk သည် ရွေးချယ်ထားသော လမ်းကြောတစ်ခုရှိ မှတ်ဉာဏ်မြေပုံပြုလုပ်ထားသော အင်တာဖေ့စ်အား ရပ်တန့်နေသည့်အချက်ပြမှု PMA Avalon ကို ကိုယ်စားပြုသည်။

ထည့်သွင်းခြင်း။

reconfig_clk သည် ရွေးချယ်ထားသော လမ်းကြောတစ်ခုရှိ စာရေးစက်ဝန်းတစ်ခုတွင် ရေးသားရန် PMA ဒေတာကို သတ်မှတ်သည်။

အထွက်

reconfig_clk သတ်မှတ်ပေးသည် PMA ပြန်လည်ပြင်ဆင်ခြင်း လက်ခံရရှိသောဒေတာသည် ရွေးချယ်ထားသောလမ်းကြောတစ်ခုအတွင်း တရားဝင်သည်။

၆.၅။ PMA အချက်ပြမှုများ

ဇယား ၁။

PMA အချက်ပြမှုများ
ဤဇယားတွင် N သည် IP ကန့်သတ်ချက် တည်းဖြတ်မှုတွင် သတ်မှတ်ထားသော လမ်းသွားအရေအတွက်ကို ကိုယ်စားပြုသည်။

နာမည်

အကျယ်

Direction Clock Domain

ဖော်ပြချက်

phy_tx_lanes_stable

N*2 (PAM4 မုဒ်)
N (NRZ မုဒ်)

အထွက်

Asynchronous ဟု အခိုင်အမာဆိုသည့်အခါ TX datapath သည် ဒေတာပေးပို့ရန် အသင့်ဖြစ်နေပြီဟု ညွှန်ပြသည်။

tx_pl_ သော့ခတ်ထားသည်။

N*2 (PAM4 မုဒ်)
N (NRZ မုဒ်)

အထွက်

Asynchronous ဟု အခိုင်အမာ ဆိုသောအခါ TX PLL သည် လော့ခ်ချသည့် အခြေအနေကို အောင်မြင်ကြောင်း ညွှန်ပြသည်။

phy_ehip_အဆင်သင့်ဖြစ်ပါပြီ။

N*2 (PAM4 မုဒ်)
N (NRZ မုဒ်)

အထွက်

တပြိုင်နက်တည်း

အခိုင်အမာဆိုသောအခါ၊ စိတ်ကြိုက် PCS သည် အတွင်းပိုင်းအစပြုခြင်း ပြီးမြောက်ပြီး ထုတ်လွှင့်မှုအတွက် အသင့်ဖြစ်နေပြီဟု ညွှန်ပြသည်။
tx_pcs_fec_phy_reset_n နှင့် tx_pcs_fec_phy_reset_nare ဖျက်သိမ်းပြီးနောက် ဤအချက်ပြမှုသည် အခိုင်အမာဖော်ပြသည်။

tx_serial_data

TX အမှတ်စဉ်နာရီ TX အမှတ်စဉ် ပင်နံပါတ်များကို ထုတ်ပေးသည်။

rx_serial_data

RX အမှတ်စဉ်နာရီ RX အမှတ်စဉ် ပင်နံပါတ်များကို ထည့်သွင်းပါ။

phy_rx_block_lock

N*2 (PAM4 မုဒ်)
N (NRZ မုဒ်)

အထွက်

Asynchronous ဟု အခိုင်အမာဆိုသောအခါ၊ 66b ဘလောက် ချိန်ညှိမှုသည် လမ်းကြောများအတွက် ပြီးသွားကြောင်း ဖော်ပြသည်။

rx_cdr_lock

N*2 (PAM4 မုဒ်)

အထွက်

တပြိုင်နက်တည်း

အခိုင်အမာဆိုသောအခါ၊ ပြန်လည်ရယူထားသော နာရီများကို ဒေတာတွင် လော့ခ်ချထားကြောင်း ဖော်ပြသည်။
ဆက်ရန်…

တုံ့ပြန်ချက်ပေးပို့ပါ။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

အမည် phy_rx_pcs_ready phy_rx_hi_ber

အကျယ်

Direction Clock Domain

ဖော်ပြချက်

N (NRZ မုဒ်)

N*2 (PAM4 မုဒ်)
N (NRZ မုဒ်)

အထွက်

တပြိုင်နက်တည်း

အခိုင်အမာဆိုသောအခါ၊ သက်ဆိုင်ရာ Ethernet ချန်နယ်၏ RX လမ်းကြောင်းများသည် အပြည့်အဝ လိုက်လျောညီထွေဖြစ်ပြီး ဒေတာလက်ခံရန် အသင့်ဖြစ်နေပြီဟု ညွှန်ပြသည်။

N*2 (PAM4 မုဒ်)
N (NRZ မုဒ်)

အထွက်

တပြိုင်နက်တည်း

အခိုင်အမာဆိုသောအခါ၊ သက်ဆိုင်ရာ Ethernet ချန်နယ်၏ RX PCS သည် HI BER အခြေအနေတွင် ရှိနေကြောင်း ဖော်ပြသည်။

F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန် ၂

တုံ့ပြန်ချက်ပေးပို့ပါ။

683074 | 2022.04.28 တုံ့ပြန်ချက်ပေးပို့ပါ။

7. F-Tile Serial Lite IV Intel FPGA IP ဖြင့် ဒီဇိုင်းဆွဲခြင်း။

၇.၁။ လမ်းညွှန်ချက်များကို ပြန်လည်သတ်မှတ်ပါ။
သင့်စနစ်အဆင့် ပြန်လည်သတ်မှတ်မှုကို အကောင်အထည်ဖော်ရန် ဤပြန်လည်သတ်မှတ်ခြင်းလမ်းညွှန်ချက်များကို လိုက်နာပါ။
· TX နှင့် RX PCS ကို တစ်ပြိုင်နက် ပြန်လည်သတ်မှတ်ရန်အတွက် စနစ်အဆင့်တွင် tx_pcs_fec_phy_reset_n နှင့် rx_pcs_fec_phy_reset_n တို့ကို ချိတ်ဆက်ပါ။
· tx_pcs_fec_phy_reset_n၊ rx_pcs_fec_phy_reset_n၊ tx_core_rst_n၊ rx_core_rst_n နှင့် reconfig_reset အချက်ပြမှုများကို တစ်ချိန်တည်းတွင် အခိုင်အမာအတည်ပြုပါ။ IP ပြန်လည်သတ်မှတ်ခြင်းနှင့် အစပြုခြင်းအစီအစဉ်များအကြောင်း နောက်ထပ်အချက်အလက်များအတွက် ပြန်လည်သတ်မှတ်ခြင်းနှင့် လင့်ခ်အစပြုခြင်းအား ကိုးကားပါ။
· tx_pcs_fec_phy_reset_n ကို ဖိထားပြီး rx_pcs_fec_phy_reset_n အချက်ပြမှုများ နိမ့်ပြီး reconfig_reset အချက်ပြမှု မြင့်မားပြီး F-tile hard IP နှင့် ပြန်လည်ဖွဲ့စည်းမှု လုပ်ကွက်များကို ကောင်းမွန်စွာ ပြန်လည်သတ်မှတ်ရန် tx_reset_ack နှင့် rx_reset_ack ကို စောင့်ပါ။
· FPGA စက်များအကြား အမြန်ချိတ်ဆက်မှုရရှိရန်၊ ချိတ်ဆက်ထားသော F-Tile Serial Lite IV Intel FPGA IP များကို တစ်ချိန်တည်းတွင် ပြန်လည်သတ်မှတ်ပါ။ F-Tile Serial Lite IV Intel FPGA IP Design Ex ကို ကိုးကားပါ။ampကိရိယာအစုံကို အသုံးပြု၍ IP TX နှင့် RX လင့်ခ်ကို စောင့်ကြည့်ခြင်းဆိုင်ရာ အချက်အလက်များအတွက် အသုံးပြုသူလမ်းညွှန်။
ဆက်စပ်အချက်အလက်
· စာမျက်နှာ 37 တွင် ပြန်လည်သတ်မှတ်ပြီး လင့်ခ်စတင်ခြင်း
· F-Tile Serial Lite IV Intel FPGA IP ဒီဇိုင်းထွample အသုံးပြုသူလမ်းညွှန်

၇.၂။ အမှားအယွင်း လမ်းညွှန်ချက်များ

အောက်ပါဇယားသည် F-Tile Serial Lite IV Intel FPGA IP ဒီဇိုင်းနှင့် ဖြစ်ပေါ်လာနိုင်သည့် အမှားအယွင်းအခြေအနေများအတွက် အမှားအယွင်းဆိုင်ရာ လမ်းညွှန်ချက်များကို ဖော်ပြထားပါသည်။

ဇယား 26။ အမှားအယွင်းအခြေအနေနှင့် ကိုင်တွယ်လမ်းညွှန်ချက်များ

အမှားအခြေအနေ
ပေးထားသည့်အချိန်ဘောင်တစ်ခုပြီးနောက် တစ်ခု သို့မဟုတ် တစ်ခုထက်ပိုသောလမ်းကြောများသည် ဆက်သွယ်ရေးကို မတည်ဆောက်နိုင်ပါ။

လမ်းညွှန်ချက်များ
အပလီကေးရှင်းအဆင့်တွင် လင့်ခ်ကို ပြန်လည်သတ်မှတ်ရန် အချိန်ကုန်သည့်စနစ်ကို အကောင်အထည်ဖော်ပါ။

ဆက်သွယ်ရေးကို ထူထောင်ပြီးနောက် လမ်းကြောတစ်ခုသည် ဆက်သွယ်ရေးပြတ်တောက်သွားသည်။
Deskew လုပ်ငန်းစဉ်အတွင်း လမ်းကြောတစ်ခုသည် ဆက်သွယ်ရေးပြတ်တောက်သွားသည်။

၎င်းသည် ဒေတာလွှဲပြောင်းမှုအဆင့်များပြီးနောက် သို့မဟုတ် အတွင်းတွင် ဖြစ်ပွားနိုင်သည်။ အပလီကေးရှင်းအဆင့်တွင် လင့်ခ်ဆုံးရှုံးမှုသိရှိခြင်းတစ်ခုကို အကောင်အထည်ဖော်ပြီး လင့်ခ်ကို ပြန်လည်သတ်မှတ်ပါ။
မှားယွင်းနေသောလမ်းကြောအတွက် လင့်ခ်ပြန်လည်စတင်ခြင်းလုပ်ငန်းစဉ်ကို အကောင်အထည်ဖော်ပါ။ ဘုတ်လမ်းကြောင်းလမ်းကြောင်းသည် 320 UI ထက်မကျော်လွန်ကြောင်း သေချာစေရမည်။

လမ်းကြောအားလုံးကို ညှိပြီးနောက် ဆုံးရှုံးမှုလမ်းကြော ချိန်ညှိမှု။

၎င်းသည် ဒေတာလွှဲပြောင်းမှုအဆင့်များပြီးနောက် သို့မဟုတ် အတွင်းတွင် ဖြစ်ပွားနိုင်သည်။ လမ်းကြောချိန်ညှိမှု လုပ်ငန်းစဉ်ကို ပြန်လည်စတင်ရန် အပလီကေးရှင်းအဆင့်တွင် လမ်းကြောချိန်ညှိမှု ဆုံးရှုံးမှုကို သိရှိခြင်းအား အကောင်အထည်ဖော်ပါ။

ISO 9001:2015 မှတ်ပုံတင်ထားသည်။

683074 | 2022.04.28 တုံ့ပြန်ချက်ပေးပို့ပါ။

8. F-Tile Serial Lite IV Intel FPGA IP အသုံးပြုသူလမ်းညွှန် မော်ကွန်း

IP ဗားရှင်းများသည် Intel Quartus Prime Design Suite ဆော့ဖ်ဝဲလ်ဗားရှင်း v19.1 အထိ တူညီပါသည်။ Intel Quartus Prime Design Suite ဆော့ဖ်ဝဲလ်ဗားရှင်း 19.2 သို့မဟုတ် နောက်ပိုင်းတွင်၊ IP cores တွင် IP ဗားရှင်းပုံစံအသစ်တစ်ခုရှိသည်။

IP core ဗားရှင်းကို မဖော်ပြထားပါက၊ ယခင် IP core ဗားရှင်းအတွက် အသုံးပြုသူလမ်းညွှန်ကို အကျုံးဝင်ပါသည်။

Intel Quartus Prime ဗားရှင်း
21.3

IP Core ဗားရှင်း 3.0.0

အသုံးပြုသူလမ်းညွှန် F-Tile Serial Lite IV Intel® FPGA IP အသုံးပြုသူလမ်းညွှန်

ISO 9001:2015 မှတ်ပုံတင်ထားသည်။

683074 | 2022.04.28 တုံ့ပြန်ချက်ပေးပို့ပါ။

9. F-Tile Serial Lite IV Intel FPGA IP အသုံးပြုသူလမ်းညွှန်အတွက် စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်း

စာရွက်စာတမ်းဗားရှင်း ၂၁၀၅၁၈
၁၃၀၀ ၇၆၉ ၆၈၈

Intel Quartus Prime ဗားရှင်း
22.1
၁၃၀၀ ၇၆၉ ၆၈၈

IP ဗားရှင်း 5.0.0
၁၃၀၀ ၇၆၉ ၆၈၈

အပြောင်းအလဲများ
· မွမ်းမံထားသောဇယား- F-Tile Serial Lite IV Intel FPGA IP အင်္ဂါရပ်များ — အပိုထပ်ဆောင်း FHT transceiver နှုန်းပံ့ပိုးမှုဖြင့် ဒေတာလွှဲပြောင်းမှုဖော်ပြချက်- 58G NRZ၊ 58G PAM4 နှင့် 116G PAM4
· Updated Table- F-Tile Serial Lite IV Intel FPGA IP Parameter ဖော်ပြချက် — ပါရာမီတာအသစ် ထပ်ထည့်ထားသည် · System PLL ရည်ညွှန်းနာရီကြိမ်နှုန်း · အမှားရှာပြင်သည့်အဆုံးမှတ်ကို ဖွင့်ပါ — PMA ဒေတာနှုန်းအတွက် တန်ဖိုးများကို အပ်ဒိတ်လုပ်ထားသည် — GUI နှင့် ကိုက်ညီသော ပါရာမီတာအမည်ကို အပ်ဒိတ်လုပ်ထားသည်။
· ဇယားရှိ ဒေတာလွှဲပြောင်းခြင်းအတွက် ဖော်ပြချက်ကို အပ်ဒိတ်လုပ်ခဲ့သည်- F-Tile Serial Lite IV Intel FPGA IP အင်္ဂါရပ်များ။
· ဇယားအမည် IP ကို F-Tile Serial Lite IV Intel FPGA IP ပါရာမီတာဖော်ပြချက် ရှင်းလင်းပြတ်သားစေရန်အတွက် ဘောင်များကဏ္ဍတွင် အမည်ပြောင်းပါ။
· မွမ်းမံထားသော ဇယား- IP ကန့်သတ်ချက်များ- — တူညီသော FGT ချန်နယ်(များ) တွင် ချထားသော အခြား Serial Lite IV Simplex IP တွင် ပါရာမီတာအသစ်-RSFEC ကို ဖွင့်ထားသည်။ — Transceiver ရည်ညွှန်းနာရီကြိမ်နှုန်းအတွက် မူရင်းတန်ဖိုးများကို အပ်ဒိတ်လုပ်ခဲ့သည်။
ကနဦး ထုတ်ဝေမှု။

ISO 9001:2015 မှတ်ပုံတင်ထားသည်။

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] အသုံးပြုသူလမ်းညွှန် F Tile Serial Lite IV Intel FPGA IP၊ F Tile Serial Lite IV၊ Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] အသုံးပြုသူလမ်းညွှန် F-Tile Serial Lite IV Intel FPGA IP၊ Serial Lite IV Intel FPGA IP၊ Lite IV Intel FPGA IP၊ IV Intel FPGA IP၊ FPGA IP၊ IP