F Tile Serial Lite IV Intel FPGA IP User Guide

Kontenut ħabi

1 F Tile Serial Lite IV Intel FPGA IP

2 Dokumenti / Riżorsi

2.1 Referenzi

3 Karigi Relatati

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP
Aġġornata għal Intel® Quartus® Prime Design Suite: 22.1 Verżjoni IP: 5.0.0

Verżjoni Online Ibgħat Feedback

UG-20324

ID: 683074 Verżjoni: 2022.04.28

Kontenut
Kontenut
1. Dwar il-F-Tile Serial Lite IV Intel® FPGA IP User Guide……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview…………………………………………………………. 6 2.1. Informazzjoni dwar ir-Rilaxx……………………………………………………………………………………………..7 2.2. Karatteristiċi Appoġġjati…………………………………………………………………………………………….. 7 2.3. Livell ta' Appoġġ tal-Verżjoni IP………………………………………………………………………………..8 2.4. Appoġġ tal-Grad tal-Veloċità tal-Apparat…………………………………………………………………..8 2.5. L-Użu tar-Riżorsi u l-Latency……………………………………………………………………9 2.6. Effiċjenza tal-Bandwidth………………………………………………………………………………. 9
3. Nibdew…………………………………………………………………………………………………………. 11 3.1. Installazzjoni u Liċenzjar tal-Intel FPGA IP Cores…………………………………………………… 11 3.1.1. Mod ta' Evalwazzjoni tal-IP Intel FPGA…………………………………………………………………. 11 3.2. L-ispeċifikazzjoni tal-Parametri u l-Għażliet IP…………………………………………………… 14 3.3. Ġenerat File Struttura…………………………………………………………………………………………… 14 3.4. Is-simulazzjoni tal-Intel FPGA IP Cores………………………………………………………………… 16 3.4.1. Simulazzjoni u Verifika tad-Disinn…………………………………………………………….. 17 3.5. Is-sintetizzazzjoni tal-IP Cores f'Għodod Oħrajn tal-EDA…………………………………………………………………. 17 3.6. Il-kumpilazzjoni tad-Disinn Sħiħ……………………………………………………………………………………..18
4. Deskrizzjoni Funzjonali…………………………………………………………………………………………….. 19 4.1. TX Datapath…………………………………………………………………………………………………..20 4.1.1. TX MAC Adapter……………………………………………………………………………….. 21 4.1.2. Inserzjoni tal-Kelma ta' Kontroll (CW)…………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………28 4.1.4. Encoder TX MII……………………………………………………………………………………….29 4.1.5. TX PCS u PMA…………………………………………………………………………………….. 30 4.2. RX Datapath…………………………………………………………………………………………………………. 30 4.2.1. RX PCS u PMA…………………………………………………………………………………………….. 31 4.2.2. Dekoder RX MII……………………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………………….. 31 4.2.4. Deskew RX…………………………………………………………………………………….32 4.2.5. Tneħħija RX CW………………………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Arloġġ Arkitettura……………………………………………………. 36 4.4. Irrisettja u Inizjalizzazzjoni tal-Link…………………………………………………………………………………..37 4.4.1. TX Irrisettja u Inizjalizzazzjoni Sekwenza……………………………………………………………. 38 4.4.2. Irrisettja RX u Sekwenza ta' Inizjalizzazzjoni……………………………………………………………. 39 4.5. Kalkolu tar-Rata tal-Link u l-Effiċjenza tal-Bandwidth……………………………………………….. 40
5. Parametri………………………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals…………………………………………….. 44 6.1. Sinjali ta' l-Arloġġ………………………………………………………………………………………………….44 6.2. Irrisettja Sinjali………………………………………………………………………………………………… 44 6.3. Sinjali MAC……………………………………………………………………………………….. 45 6.4. Sinjali ta' Rikonfigurazzjoni tat-Transceiver……………………………………………………………… 48 6.5. Sinjali PMA…………………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 2

Ibgħat Feedback

Kontenut
7. Iddisinjar b'F-Tile Serial Lite IV Intel FPGA IP………………………………………………… 51 7.1. Irrisettja Linji Gwida…………………………………………………………………………………………….. 51 7.2. Linji Gwida għall-Immaniġġjar ta' Żbalji…………………………………………………………………………..51
8. Arkivji tal-Gwida għall-Utent IP tal-F-Tile Serial Lite IV Intel FPGA IP…………………………………………. 52 9. Storja tar-Reviżjoni tad-Dokument għall-Gwida għall-Utent tal-IP Intel FPGA Lite IV F-Tile Serial Lite………53

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 3

683074 | 2022.04.28 Ibgħat Feedback

1. Dwar il-F-Tile Serial Lite IV Intel® FPGA IP User Guide

Dan id-dokument jiddeskrivi l-karatteristiċi tal-IP, id-deskrizzjoni tal-arkitettura, il-passi biex tiġġenera, u l-linji gwida biex tiddisinja l-F-Tile Serial Lite IV Intel® FPGA IP bl-użu tat-transceivers F-tile f'apparat Intel AgilexTM.

Udjenza Intenzjonata

Dan id-dokument huwa maħsub għall-utenti li ġejjin:
· Periti tad-disinn biex jagħmlu l-għażla tal-IP matul il-fażi tal-ippjanar tad-disinn fil-livell tas-sistema
· Disinjaturi tal-ħardwer meta jintegraw l-IP fid-disinn tagħhom fil-livell tas-sistema
· Inġiniera tal-validazzjoni matul is-simulazzjoni fil-livell tas-sistema u l-fażijiet tal-validazzjoni tal-ħardwer

Dokumenti Relatati

It-tabella li ġejja telenka dokumenti ta' referenza oħra li huma relatati mal-F-Tile Serial Lite IV Intel FPGA IP.

Tabella 1.

Dokumenti Relatati

Referenza

F-Tile Serial Lite IV Intel FPGA IP Disinn Example Gwida għall-Utent

Folja tad-Data tal-Apparat Intel Agilex

Deskrizzjoni
Dan id-dokument jipprovdi ġenerazzjoni, linji gwida għall-użu, u deskrizzjoni funzjonali tad-disinn F-Tile Serial Lite IV Intel FPGA IP examples f'apparat Intel Agilex.
Dan id-dokument jiddeskrivi l-karatteristiċi elettriċi, il-karatteristiċi tal-bidla, l-ispeċifikazzjonijiet tal-konfigurazzjoni, u l-ħin għall-apparati Intel Agilex.

Tabella 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Akronimi u Glossarju Lista ta' Akronimi
Akronimu

Espansjoni Kontroll Kelma Qasab-Solomon Quddiem Żball Korrezzjoni Medju Fiżiku Twaħħil Trasmettitur Riċevitur Pulse-Amplitudità Modulazzjoni 4-Livell Non-ritorn lejn iż-żero

kompla...

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.

ISO 9001: 2015 Reġistrat

1. Dwar il-F-Tile Serial Lite IV Intel® FPGA IP User Guide 683074 | 2022.04.28

PCS MII XGMII

Akronimu

Espansjoni Fiżika Kodifikazzjoni Sublayer Media Indipendenti Interface 10 Gigabit Media Indipendenti Interface

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 5

683074 | 2022.04.28 Ibgħat Feedback

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Figura 1.

F-Tile Serial Lite IV Intel FPGA IP huwa adattat għal komunikazzjoni ta 'dejta ta' bandwidth għoli għal applikazzjonijiet ta 'ċippa għal ċippa, bord għal bord, u backplane.

L-F-Tile Serial Lite IV Intel FPGA IP jinkorpora kontroll tal-aċċess għall-midja (MAC), sublayer tal-kodifikazzjoni fiżika (PCS), u blokki ta 'twaħħil tal-midja fiżika (PMA). L-IP jappoġġja veloċitajiet ta’ trasferiment tad-dejta sa 56 Gbps għal kull korsija b’massimu ta’ erba’ korsiji PAM4 jew 28 Gbps għal kull korsija b’massimu ta’ 16-il korsija NRZ. Dan l-IP joffri bandwidth għoli, frejms baxxi overhead, għadd baxx ta 'I/O, u jappoġġja skalabbiltà għolja fiż-żewġ numri ta' korsiji u veloċità. Dan l-IP huwa wkoll faċilment konfigurabbli mill-ġdid b'appoġġ ta 'firxa wiesgħa ta' rati ta 'dejta bil-mod Ethernet PCS tat-transceiver F-tile.

Dan l-IP jappoġġja żewġ modi ta 'trażmissjoni:
· Modalità bażika-Dan huwa mod ta 'streaming pur fejn id-dejta tintbagħat mingħajr il-bidu tal-pakkett, iċ-ċiklu vojt u t-tmiem tal-pakkett biex tiżdied il-bandwidth. L-IP jieħu l-ewwel data valida bħala l-bidu ta 'tifqigħ.
· Modalità sħiħa–Dan huwa mod ta 'trasferiment ta' pakkett. F'dan il-mod, l-IP jibgħat fqigħ u ċiklu ta 'sinkronizzazzjoni fil-bidu u fit-tmiem ta' pakkett bħala delimitaturi.

F-Tile Serial Lite IV Dijagramma tal-Blokk ta' Livell Għoli

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64 * n korsiji bits (modalità NRZ)/ 2 * n korsiji bits (mod PAM4)

TX MAC

Adapter Daħħal

MII ENCODE

Custom PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Lanes Bits (mod PAM4)/ n Lanes Bits (mod NRZ)
Interface tas-serje TX

Avalon Streaming Interface RX
64 * n korsiji bits (modalità NRZ)/ 2 * n korsiji bits (mod PAM4)

RX PCS

CW RMV

DESKEW

MII

& ALLINJA ID-DEKODIF

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n Lanes Bits (mod PAM4)/ n Lanes Bits (mod NRZ) RX Serial Interface
Konfigurazzjoni tar-Reġistru tal-Interface Mappjati bil-Memorja Avalon

Leġġenda

Loġika artab

Loġika iebsa

ISO 9001: 2015 Reġistrat

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Tista 'tiġġenera F-Tile Serial Lite IV Intel FPGA IP disinn examples biex titgħallem aktar dwar il-karatteristiċi tal-IP. Irreferi għal F-Tile Serial Lite IV Intel FPGA IP Design Example Gwida għall-Utent.
Informazzjoni Relatata · Deskrizzjoni Funzjonali f’paġna 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Gwida għall-Utent

2.1. Rilaxx Informazzjoni

Verżjonijiet Intel FPGA IP jaqblu mal-verżjonijiet tas-softwer Intel Quartus® Prime Design Suite sa v19.1. Li jibda fil-verżjoni tas-software Intel Quartus Prime Design Suite 19.2, Intel FPGA IP għandha skema ġdida ta 'verżjoni.

In-numru tal-verżjoni Intel FPGA IP (XYZ) jista' jinbidel ma' kull verżjoni tas-softwer Intel Quartus Prime. Bidla fi:

· X jindika reviżjoni kbira tal-PI. Jekk taġġorna s-softwer Intel Quartus Prime, trid tirriġenera l-IP.
· Y jindika li l-IP jinkludi karatteristiċi ġodda. Iġġenera mill-ġdid l-IP tiegħek biex tinkludi dawn il-karatteristiċi ġodda.
· Z jindika li l-IP jinkludi bidliet minuri. Iġġenera l-IP tiegħek biex tinkludi dawn il-bidliet.

Tabella 3.

F-Tile Serial Lite IV Intel FPGA IP Rilaxx Informazzjoni

Oġġett IP Verżjoni Intel Quartus Prime Verżjoni Data Rilaxx Kodiċi tal-Ordni

5.0.0 22.1 2022.04.28 IP-SLITE4F

Deskrizzjoni

2.2. Karatteristiċi appoġġjati
It-tabella li ġejja telenka l-karatteristiċi disponibbli f'F-Tile Serial Lite IV Intel FPGA IP:

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Tabella 4.

F-Tile Serial Lite IV Intel FPGA IP Karatteristiċi

Karatteristika

Deskrizzjoni

Trasferiment tad-Data

· Għall-modalità PAM4:
— FHT jappoġġja biss 56.1, 58, u 116 Gbps għal kull korsija b'massimu ta '4 korsiji.
— FGT jappoġġja sa 58 Gbps għal kull korsija b'massimu ta '12-il korsija.
Irreferi għat-Tabella 18 f'paġna 42 għal aktar dettalji dwar ir-rati tad-dejta tat-transceiver appoġġjati għall-mod PAM4.
· Għall-modalità NRZ:
— FHT jappoġġja biss 28.05 u 58 Gbps għal kull korsija b'massimu ta '4 korsiji.
— FGT qed tappoġġja sa 28.05 Gbps għal kull korsija b'massimu ta' 16-il korsija.
Irreferi għat-Tabella 18 f'paġna 42 għal aktar dettalji dwar ir-rati tad-dejta tat-transceiver appoġġjati għall-modalità NRZ.
· Jappoġġja streaming kontinwu (Bażiku) jew pakkett (Sħiħ).
· Jappoġġja pakketti baxxi ta 'frejm overhead.
· Jappoġġja t-trasferiment tal-granularità tal-byte għal kull daqs tal-fqigħ.
· Jappoġġja l-allinjament tal-korsija mibdija mill-utent jew awtomatiku.
· Jappoġġja perjodu ta 'allinjament programmabbli.

PCS

· Juża loġika IP iebsa li tgħaqqad ma 'transceivers Intel Agilex F-tile għal tnaqqis tar-riżorsi ta' loġika artab.
· Jappoġġja l-mod ta 'modulazzjoni PAM4 għall-ispeċifikazzjoni 100GBASE-KP4. RS-FEC huwa dejjem attivat f'dan il-mod ta 'modulazzjoni.
· Jappoġġja NRZ b'mod ta 'modulazzjoni RS-FEC fakultattiv.
· Jappoġġja 64b/66b kodifikazzjoni dekodifikazzjoni.

Sejbien u Immaniġġjar ta' Żbalji

· Jappoġġja l-iċċekkjar ta 'żbalji CRC fuq mogħdijiet tad-dejta TX u RX. · Jappoġġja l-iċċekkjar tal-iżball tal-link RX. · Jappoġġja l-iskoperta ta 'żball RX PCS.

Interfaces

· Jappoġġja biss it-trasferiment tal-pakketti full duplex b'links indipendenti.
· Juża interkonnessjoni minn punt għal punt għal apparati FPGA multipli b'latenza ta 'trasferiment baxx.
· Jappoġġja kmandi definiti mill-utent.

2.3. Livell ta' Appoġġ tal-Verżjoni IP

Is-softwer Intel Quartus Prime u l-appoġġ għall-apparat Intel FPGA għall-F-Tile Serial Lite IV Intel FPGA IP huwa kif ġej:

Tabella 5.

Verżjoni IP u Livell ta' Appoġġ

Intel Quartus Prime 22.1

Apparat Intel Agilex F-tile transceivers

IP Verżjoni Simulazzjoni Kumpilazzjoni Hardware Disinn

5.0.0

2.4. Appoġġ tal-Grad tal-Veloċità tal-Apparat
L-F-Tile Serial Lite IV Intel FPGA IP jappoġġja l-gradi ta' veloċità li ġejjin għal apparati Intel Agilex F-tile: · Grad tal-veloċità tat-transceiver: -1, -2, u -3 · Grad tal-veloċità tal-qalba: -1, -2, u - 3

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 8

Ibgħat Feedback

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Informazzjoni Relatata
Skeda tad-Dejta tal-Apparat Intel Agilex Aktar informazzjoni dwar ir-rata tad-dejta appoġġjata fit-transceivers Intel Agilex F-tile.

2.5. Użu tar-Riżorsi u Latency

Ir-riżorsi u l-latency għall-F-Tile Serial Lite IV Intel FPGA IP nkisbu mill-verżjoni tas-softwer Intel Quartus Prime Pro Edition 22.1.

Tabella 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Utilizazzjoni tar-Riżorsi
Il-kejl tal-latency huwa bbażat fuq il-latency tal-vjaġġ bir-ritorn mill-input tal-qalba TX għall-output tal-qalba RX.

Tip ta' Transceiver

Varjant

Numru ta' Korsiji tad-Data Modalità RS-FEC ALM

Latency (ċiklu tal-arloġġ tal-qalba TX)

FGT

28.05 Gbps NRZ 16

Diżabbli Bażiku 21,691 65

B’Diżabilità Sħiħa 22,135 65

Bażiku Enabled 21,915 189

Full Enabled 22,452 189

58 Gbps PAM4 12

Bażiku Enabled 28,206 146

Full Enabled 30,360 146

FHT

58 Gbps NRZ

Bażiku Enabled 15,793 146

Full Enabled 16,624 146

58 Gbps PAM4 4

Bażiku Enabled 15,771 154

Full Enabled 16,611 154

116 Gbps PAM4 4

Bażiku Enabled 21,605 128

Full Enabled 23,148 128

2.6. Effiċjenza tal-bandwidth

Tabella 7.

Effiċjenza tal-bandwidth

Varjabbli Modalità Transceiver

PAM4

Modalità Streaming RS-FEC

Sħiħ Ippermettiet

Bażiku Ippermettiet

Rata tal-bits tal-interface tas-serje f'Gbps (RAW_RATE)
Daqs tat-tifqigħ ta' trasferiment f'numru ta' kelmiet (BURST_SIZE) (1)
Perjodu ta' allinjament fiċ-ċiklu tal-arloġġ (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Settings

NRZ

Sħiħ

B'diżabilità

Ippermettiet

28.0

2,048

4,096

Bażiku b'Diżabilità 28.0

Ippermettiet 28.0

4,194,304

4,096

4,096 komplew...

(1) Il-BURST_SIZE għall-mod Bażiku joqrob lejn l-infinit, għalhekk jintuża numru kbir.

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Varjabbli

Settings

64/66b kodifika

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Overhead ta' daqs tal-fqigħ fin-numru ta' kelmiet (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Perjodu tal-markatur tal-allinjament 81,915 fiċ-ċiklu tal-arloġġ (ALIGN_MARKER_PERIOD)

81,915

81,916

Wisa' tal-markatur tal-allinjament f'5

ċiklu tal-arloġġ

(ALIGN_MARKER_WIDTH)

Effiċjenza tal-bandwidth (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Rata effettiva (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Frekwenza massima tal-arloġġ tal-utent (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Informazzjoni Relatata Kalkolu tar-Rata tal-Link u l-Effiċjenza tal-Bandwidth f’paġna 40

(2) Fil-modalità Sħiħa, id-daqs BURST_SIZE_OVHD jinkludi l-Kliem ta' Kontroll START/END imqabbda fi fluss tad-dejta.
(3) Għall-modalità Bażika, BURST_SIZE_OVHD hija 0 minħabba li m'hemm l-ebda START/END waqt l-istreaming.
(4) Irreferi għal Rata tal-Link u Kalkolu tal-Effiċjenza tal-Bandwidth għall-kalkolu tal-effiċjenza tal-bandwidth.
(5) Irreferi għar-Rata tal-Link u l-Kalkolu tal-Effiċjenza tal-Bandwidth għal kalkolu tar-rata effettiva.
(6) Irreferi għar-Rata tal-Link u l-Kalkolu tal-Effiċjenza tal-Bandwidth għall-kalkolu massimu tal-frekwenza tal-arloġġ tal-utent.

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 10

Ibgħat Feedback

683074 | 2022.04.28 Ibgħat Feedback

3. Nibdew

3.1. Installazzjoni u Liċenzjar Intel FPGA IP Cores

L-installazzjoni tas-softwer Intel Quartus Prime tinkludi l-librerija Intel FPGA IP. Din il-librerija tipprovdi ħafna cores IP utli għall-użu tal-produzzjoni tiegħek mingħajr il-ħtieġa għal liċenzja addizzjonali. Xi cores Intel FPGA IP jeħtieġu xiri ta 'liċenzja separata għall-użu tal-produzzjoni. L-Intel FPGA IP Evaluation Mode jippermettilek li tevalwa dawn il-qlub Intel FPGA IP liċenzjati fis-simulazzjoni u l-ħardwer, qabel ma tiddeċiedi li tixtri liċenzja tal-qalba IP tal-produzzjoni sħiħa. Għandek bżonn biss tixtri liċenzja tal-produzzjoni sħiħa għal cores Intel IP liċenzjati wara li tlesti l-ittestjar tal-hardware u tkun lest biex tuża l-IP fil-produzzjoni.

Is-softwer Intel Quartus Prime jinstalla IP cores fil-postijiet li ġejjin b'mod awtomatiku:

Figura 2.

IP Core Installazzjoni Mogħdija
intelFPGA(_pro) quartus – Fih is-software Intel Quartus Prime ip – Fih il-librerija Intel FPGA IP u cores IP ta’ partijiet terzi altera – Fih il-kodiċi tas-sors tal-librerija Intel FPGA IP – Fih is-sors Intel FPGA IP files

Tabella 8.

Postijiet ta' Installazzjoni tal-IP Core

Post

Software

:intelFPGA_proquartusipaltera

Edizzjoni Intel Quartus Prime Pro

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Pjattaforma Windows* Linux*

Nota:

Is-softwer Intel Quartus Prime ma jappoġġjax spazji fil-mogħdija tal-installazzjoni.

3.1.1. Mod ta 'Valutazzjoni tal-IP Intel FPGA
Il-Modalità ta' Evalwazzjoni tal-IP Intel FPGA b'xejn tippermettilek tevalwa cores Intel FPGA IP liċenzjati f'simulazzjoni u hardware qabel ix-xiri. Il-Modalità ta' Evalwazzjoni tal-IP Intel FPGA tappoġġja l-evalwazzjonijiet li ġejjin mingħajr liċenzja addizzjonali:
· Issimula l-imġieba ta 'qalba Intel FPGA IP liċenzjata fis-sistema tiegħek. · Ivverifika l-funzjonalità, id-daqs u l-veloċità tal-qalba tal-IP malajr u faċilment. · Iġġenera programmar ta 'apparat limitat fil-ħin files għal disinji li jinkludu IP cores. · Ipprogramma apparat bil-qalba tal-IP tiegħek u vverifika d-disinn tiegħek fil-ħardwer.

ISO 9001: 2015 Reġistrat

3. Nibdew
683074 | 2022.04.28
Il-Modalità ta' Evalwazzjoni tal-IP Intel FPGA tappoġġja l-modi ta' tħaddim li ġejjin:
· Tethered–Jippermetti t-tħaddim tad-disinn li fih l-Intel FPGA IP liċenzjat b'mod indefinit b'konnessjoni bejn il-bord tiegħek u l-kompjuter ospitanti. Il-modalità marbuta teħtieġ grupp ta' azzjoni ta' test konġunt serjali (JTAG) kejbil konness bejn il-JTAG port fuq il-bord tiegħek u l-kompjuter ospitanti, li qed iħaddem l-Intel Quartus Prime Programmer għat-tul tal-perjodu ta 'evalwazzjoni tal-hardware. Il-Programmatur jeħtieġ biss installazzjoni minima tas-softwer Intel Quartus Prime, u ma jeħtieġ l-ebda liċenzja Intel Quartus Prime. Il-kompjuter ospitanti jikkontrolla l-ħin tal-evalwazzjoni billi jibgħat sinjal perjodiku lill-apparat permezz tal-JTAG port. Jekk il-qlub IP liċenzjati kollha fid-disinn jappoġġjaw il-mod tethered, iż-żmien tal-evalwazzjoni jgħaddi sakemm tiskadi kwalunkwe evalwazzjoni tal-qalba tal-IP. Jekk il-qalba tal-IP kollha jappoġġaw ħin ta 'evalwazzjoni illimitat, l-apparat ma jgħaddix ħin.
· Untethered – Jippermetti t-tħaddim tad-disinn li fih l-IP liċenzjat għal żmien limitat. Il-qalba tal-IP terġa' lura għall-modalità mhux irbit jekk l-apparat jiskonnettja mill-kompjuter ospitanti li jħaddem is-softwer Intel Quartus Prime. Il-qalba tal-IP terġa' lura wkoll għall-modalità mhux irbit jekk xi qalba oħra tal-IP liċenzjata fid-disinn ma tappoġġjax il-modalità marbuta.
Meta jiskadi l-ħin tal-evalwazzjoni għal kwalunkwe Intel FPGA IP liċenzjata fid-disinn, id-disinn jieqaf jaħdem. Il-qlub IP kollha li jużaw il-Modalità ta 'Evalwazzjoni IP Intel FPGA jispiċċaw fl-istess ħin meta xi qalba IP fid-disinn jispiċċa. Meta jiskadi l-ħin tal-evalwazzjoni, trid terġa' tipprogramma l-apparat FPGA qabel ma tkompli l-verifika tal-hardware. Biex testendi l-użu tal-qalba tal-IP għall-produzzjoni, tixtri liċenzja tal-produzzjoni sħiħa għall-qalba tal-IP.
Int trid tixtri l-liċenzja u tiġġenera ċavetta tal-liċenzja tal-produzzjoni sħiħa qabel ma tkun tista 'tiġġenera programmar ta' apparat mhux ristrett file. Matul il-Modalità ta 'Evalwazzjoni tal-IP Intel FPGA, il-Kompilatur jiġġenera biss programmazzjoni ta' apparat limitat fiż-żmien file ( _time_limited.sof) li jiskadi fil-limitu taż-żmien.

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 12

Ibgħat Feedback

3. Nibdew 683074 | 2022.04.28

Figura 3.

Fluss tal-Modalità ta' Evalwazzjoni tal-IP Intel FPGA
Installa l-Intel Quartus Prime Software mal-Librerija IP Intel FPGA

Parametrizza u Instanzja a Intel Licensed FPGA IP Core

Ivverifika l-IP f'Simulatur Appoġġjat

Iġbor id-Disinn fis-Software Intel Quartus Prime

Iġġenera Programmazzjoni ta' Apparat b'Żmien Limitat File

Ipprogramma l-Apparat Intel FPGA u Ivverifika l-Operazzjoni fuq il-Bord
L-ebda IP Lest għall-Użu tal-Produzzjoni?
Iva Ixtri Produzzjoni Sħiħa
Liċenzja IP

Nota:

Inkludi IP Liċenzjat fi Prodotti Kummerċjali
Irreferi għall-gwida għall-utent ta 'kull core IP għal passi ta' parametrizzazzjoni u dettalji ta 'implimentazzjoni.
Intel liċenzji IP cores fuq kull siġġu, bażi perpetwu. Il-ħlas tal-liċenzja jinkludi l-manutenzjoni u l-appoġġ tal-ewwel sena. Int trid ġġedded il-kuntratt ta 'manutenzjoni biex tirċievi aġġornamenti, bug fixes, u appoġġ tekniku lil hinn mill-ewwel sena. Int trid tixtri liċenzja ta 'produzzjoni sħiħa għal cores Intel FPGA IP li jeħtieġu liċenzja ta' produzzjoni, qabel ma tiġġenera l-ipprogrammar files li tista' tuża għal żmien illimitat. Matul il-Modalità ta 'Evalwazzjoni tal-IP Intel FPGA, il-Kompilatur jiġġenera biss programmazzjoni ta' apparat limitat fiż-żmien file ( _time_limited.sof) li jiskadi fil-limitu taż-żmien. Biex tikseb iċ-ċwievet tal-liċenzja tal-produzzjoni tiegħek, żur iċ-Ċentru tal-Liċenzjar Intel FPGA Self-Service.
Il-Ftehim ta' Liċenzja tas-Software Intel FPGA jirregolaw l-installazzjoni u l-użu ta' cores IP liċenzjati, is-softwer tad-disinn Intel Quartus Prime, u l-core IP kollha mhux liċenzjati.

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 13

3. Nibdew 683074 | 2022.04.28
Informazzjoni Relatata · Intel FPGA Licensing Support Center · Introduzzjoni għall-Installazzjoni u l-Liċenzjar tas-Software Intel FPGA
3.2. L-ispeċifikazzjoni tal-Parametri u l-Għażliet IP
L-editur tal-parametri tal-IP jippermettilek tikkonfigura malajr il-varjazzjoni tal-IP tad-dwana tiegħek. Uża l-passi li ġejjin biex tispeċifika l-għażliet u l-parametri IP fis-softwer Intel Quartus Prime Pro Edition.
1. Jekk ma jkollokx diġà proġett Intel Quartus Prime Pro Edition li fih tintegra l-F-Tile Serial Lite IV Intel FPGA IP tiegħek, trid toħloq waħda. a. Fl-Intel Quartus Prime Pro Edition, ikklikkja File Wizard ta' Proġett Ġdid biex jinħoloq proġett ġdid ta' Quartus Prime, jew File Miftuħ Proġett biex tiftaħ proġett Quartus Prime eżistenti. Il-wizard iqanqlek biex tispeċifika apparat. b. Speċifika l-familja ta 'apparat Intel Agilex u agħżel apparat ta' produzzjoni F-tajl li jissodisfa r-rekwiżiti tal-grad tal-veloċità għall-IP. c. Ikklikkja Finish.
2. Fil-Katalgu IP, sib u agħżel F-Tile Serial Lite IV Intel FPGA IP. Tidher it-tieqa New IP Varjazzjoni.
3. Speċifika isem tal-ogħla livell għall-varjazzjoni ġdida tal-IP personalizzat tiegħek. L-editur tal-parametri jiffranka s-settings tal-varjazzjoni tal-IP f'a file jismu .ip.
4. Ikklikkja OK. Jidher l-editur tal-parametri. 5. Speċifika l-parametri għall-varjazzjoni tal-IP tiegħek. Irreferi għat-taqsima tal-Parametru għal
informazzjoni dwar il-parametri IP tal-F-Tile Serial Lite IV Intel FPGA. 6. B'għażla, biex tiġġenera testbench ta' simulazzjoni jew kumpilazzjoni u disinn tal-ħardwer
example, segwi l-istruzzjonijiet fid-Disinn Example Gwida għall-Utent. 7. Ikklikkja Iġġenera HDL. Tidher il-kaxxa tad-djalogu Ġenerazzjoni. 8. Speċifika l-output file għażliet ta 'ġenerazzjoni, u mbagħad ikklikkja Iġġenera. Il-varjazzjoni IP
files jiġġeneraw skond l-ispeċifikazzjonijiet tiegħek. 9. Ikklikkja Finish. L-editur tal-parametri jżid il-.ip tal-ogħla livell file għall-kurrent
proġett awtomatikament. Jekk inti mitlub li żżid manwalment il-.ip file għall-proġett, ikklikkja Proġett Żid/Neħħi Files fil-Proġett biex iżżid il- file. 10. Wara li tiġġenera u tisstanċja l-varjazzjoni tal-IP tiegħek, agħmel assenjazzjonijiet tal-pin xierqa biex tgħaqqad il-portijiet u ssettja kwalunkwe parametru RTL xieraq għal kull istanza.
Parametri ta' Informazzjoni Relatati f'paġna 42
3.3. Ġenerat File Struttura
Is-softwer Intel Quartus Prime Pro Edition jiġġenera l-output IP li ġej file struttura.
Għal informazzjoni dwar il- file struttura tad-disinn example, irreferi għall-F-Tile Serial Lite IV Intel FPGA IP Design Example Gwida għall-Utent.

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 14

Ibgħat Feedback

3. Nibdew 683074 | 2022.04.28

Figura 4. F-Tile Serial Lite IV Intel FPGA IP Ġġenerat Files
.ip – integrazzjoni IP file

varjazzjoni IP files

_ varjazzjoni IP files

example_design

.cmp – Dikjarazzjoni tal-komponent VHDL file _bb.v – Verilog HDL black box EDA sintesi file _inst.v u .vhd – Sampmudelli ta' istanziazzjoni le .xml- Rapport XML file

Example post għad-disinn tal-qalba tal-IP tiegħek example files. Il-post default huwa example_design, iżda inti mitlub li tispeċifika triq differenti.

.qgsimc – Jelenka parametri ta’ simulazzjoni biex jappoġġjaw riġenerazzjoni inkrementali .qgsynthc – Jelenka l-parametri tas-sinteżi biex jappoġġjaw riġenerazzjoni inkrementali

.qip – Jelenka sinteżi IP files

_generation.rpt- Rapport tal-ġenerazzjoni tal-IP

.sopcinfo- Integrazzjoni tal-katina tal-għodda tas-softwer file .html- Konnessjoni u dejta tal-mappa tal-memorja

.csv – Assenjazzjoni tal-pin file

.spd – Jikkombina skripts ta' simulazzjoni individwali

Sim Simulazzjoni files

sinteżi IP synth files

.v Simulazzjoni tal-ogħla livell file

.v Sintesi tal-IP tal-ogħla livell file

Skripts ta' simulatur

Libreriji subcore

sintetizzat
Sintesi tas-subcore files

sim
Simulazzjoni Subcore files

Tabella 9.

F-Tile Serial Lite IV Intel FPGA IP Ġġenerat Files

File Isem

Deskrizzjoni

.ip

Is-sistema tad-Disinjatur tal-Pjattaforma jew il-varjazzjoni tal-IP tal-ogħla livell file. huwa l-isem li tagħti l-varjazzjoni tal-IP tiegħek.

.cmp

Id-Dikjarazzjoni tal-Komponent VHDL (.cmp) file huwa test file li fih definizzjonijiet lokali ġeneriċi u tal-port li tista' tuża fid-disinn VHDL files.

.html

Rapport li fih informazzjoni dwar il-konnessjoni, mappa tal-memorja li turi l-indirizz ta 'kull slave fir-rigward ta' kull kaptan li huwa konness miegħu, u assenjazzjonijiet tal-parametri.

_generation.rpt

Ġurnal tal-ġenerazzjoni tal-IP jew tad-Disinjatur tal-Pjattaforma file. Sommarju tal-messaġġi waqt il-ġenerazzjoni tal-IP.

.qgsimc

Jelenka parametri ta' simulazzjoni biex jappoġġjaw riġenerazzjoni inkrementali.

.qgsynthc

Jelenka parametri ta' sinteżi biex jappoġġjaw riġenerazzjoni inkrementali.

.qip

Fih l-informazzjoni kollha meħtieġa dwar il-komponent IP biex jintegra u jikkompila l-komponent IP fis-softwer Intel Quartus Prime.
kompla...

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 15

3. Nibdew 683074 | 2022.04.28

File Isem .sopcinfo
.csv .spd _bb.v _inst.v jew _inst.vhd .regmap
.svd
.v jew .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submoduli/ /

Deskrizzjoni
Jiddeskrivi l-konnessjonijiet u l-parametrizzazzjonijiet tal-komponenti IP fis-sistema tad-Disinjatur tal-Pjattaforma tiegħek. Tista' teżamina l-kontenut tagħha biex tikseb rekwiżiti meta tiżviluppa sewwieqa tas-softwer għall-komponenti IP. Għodod downstream bħall-katina tal-għodda Nios® II jużaw dan file. Il-.sopcinfo file u s-sistema.h file iġġenerat għall-katina tal-għodda Nios II jinkludu informazzjoni tal-mappa tal-indirizz għal kull skjav relattiv għal kull kaptan li jaċċessa l-iskjav. Kaptani differenti jista 'jkollhom mappa ta' indirizzi differenti biex jaċċessaw komponent slave partikolari.
Fih informazzjoni dwar l-istatus tal-aġġornament tal-komponent tal-IP.
Input meħtieġ file għall-ip-make-simscript biex jiġġenera skripts ta' simulazzjoni għal simulaturi appoġġjati. Il-.spd file fih lista ta files iġġenerat għas-simulazzjoni, flimkien ma 'informazzjoni dwar memorji li inti tista' initialize.
Tista' tuża l-kaxxa s-sewda ta' Verilog (_bb.v) file bħala dikjarazzjoni modulu vojta għall-użu bħala kaxxa sewda.
HDL exampmudell ta' istanziazzjoni le. Tista' tikkopja u tippejstja l-kontenut ta' dan file fl-HDL tiegħek file biex tistjanzja l-varjazzjoni tal-IP.
Jekk l-IP fih informazzjoni dwar ir-reġistru, .regmap file jiġġenera. Il-.regmap file jiddeskrivi l-informazzjoni tal-mappa tar-reġistru tal-interfaces master u slave. Dan file jikkumplimenta l-.sopcinfo file billi tipprovdi informazzjoni tar-reġistru aktar dettaljata dwar is-sistema. Dan jippermetti l-wiri tar-reġistru views u statistika personalizzabbli tal-utent fis-System Console.
Jippermetti l-għodod tad-debug tas-sistema tas-sistema tal-proċessur iebes (HPS). view il-mapep tar-reġistru tal-periferali konnessi mal-HPS f'sistema tad-Disinjatur tal-Pjattaforma. Matul is-sinteżi, il-.svd files għal interfaces slave viżibbli għall-kaptani tal-Console tas-Sistema huma maħżuna fil-.sof file fit-taqsima tad-debug. System Console taqra din it-taqsima, li Platform Designer jista' jfittex għall-informazzjoni tal-mappa tar-reġistru. Għall-iskjavi tas-sistema, Platform Designer jista' jaċċessa r-reġistri bl-isem.
HDL files li instantiate kull submodule jew tifel IP għal sinteżi jew simulazzjoni.
Fih script ModelSim*/QuestaSim* msim_setup.tcl biex twaqqaf u tmexxi simulazzjoni.
Fih script shell vcs_setup.sh biex twaqqaf u tmexxi simulazzjoni VCS*. Fih script shell vcsmx_setup.sh u synopsys_sim.setup file biex twaqqaf u tmexxi simulazzjoni VCS MX.
Fih script shell xcelium_setup.sh u setup ieħor files biex twaqqaf u tħaddem simulazzjoni Xcelium *.
Fih HDL files għas-submoduli IP.
Għal kull direttorju IP tat-tfal iġġenerat, Platform Designer jiġġenera sub-direttorji synth/ u sim/.

3.4. Simulazzjoni Intel FPGA IP Cores
Is-softwer Intel Quartus Prime jappoġġja simulazzjoni RTL tal-qalba tal-IP f'simulaturi EDA speċifiċi. Il-ġenerazzjoni tal-IP b'mod fakultattiv toħloq simulazzjoni files, inkluż il-mudell ta' simulazzjoni funzjonali, kwalunkwe testbench (jew example disinn), u skripts ta' setup ta' simulatur speċifiċi għall-bejjiegħ għal kull qalba IP. Tista 'tuża l-mudell ta' simulazzjoni funzjonali u kwalunkwe testbench jew example disinn għal simulazzjoni. L-output tal-ġenerazzjoni tal-IP jista' jinkludi wkoll skripts biex jikkompilaw u jmexxu kwalunkwe testbench. L-iskripts jelenkaw il-mudelli jew il-libreriji kollha li għandek bżonn biex tissimula l-qalba tal-IP tiegħek.

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 16

Ibgħat Feedback

3. Nibdew 683074 | 2022.04.28

Is-softwer Intel Quartus Prime jipprovdi integrazzjoni ma 'ħafna simulaturi u jappoġġa flussi multipli ta' simulazzjoni, inklużi l-flussi ta' simulazzjoni skritti u personalizzati tiegħek. Tkun xi tkun il-fluss li tagħżel, is-simulazzjoni tal-qalba tal-IP tinvolvi l-passi li ġejjin:
1. Iġġenera IP HDL, testbench (jew example disinn), u skript tas-setup tas-simulatur files.
2. Stabbilixxi l-ambjent tas-simulatur tiegħek u kwalunkwe skripts ta' simulazzjoni.
3. Ikkompila libreriji ta' mudelli ta' simulazzjoni.
4. Mexxi s-simulatur tiegħek.

3.4.1. Simulazzjoni u Verifika tad-Disinn

B'mod awtomatiku, l-editur tal-parametri jiġġenera skripts speċifiċi għas-simulatur li fihom ordnijiet biex jikkompilaw, jelaboraw u jissimulaw mudelli Intel FPGA IP u librerija tal-mudelli ta' simulazzjoni files. Tista' tikkopja l-kmandi fl-iskript tal-bench ta' simulazzjoni tiegħek, jew teditja dawn files biex iżżid kmandi għall-kompilazzjoni, l-elaborazzjoni, u s-simulazzjoni tiegħek disinn u testbench.

Tabella 10. Skripts ta' Simulazzjoni tal-Intel FPGA IP Core

Simulatur

File Direttorju

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Script msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Is-sintetizzazzjoni tal-IP Cores f'Għodod Oħrajn tal-EDA
B'għażla, uża għodda EDA appoġġjata oħra biex tisintetizza disinn li jinkludi cores Intel FPGA IP. Meta tiġġenera s-sinteżi tal-qalba tal-IP files għall-użu ma ' l-għodda ta ' sinteżi EDA ta ' partijiet terzi, inti tista ' toħloq żona u l-istima tal-ħin netlist. Biex tippermetti l-ġenerazzjoni, ixgħel Oħloq stimi ta’ ħin u riżorsi għal għodod ta’ sinteżi EDA ta’ partijiet terzi meta tippersonalizza l-varjazzjoni tal-IP tiegħek.
In-netlist tal-istima taż-żona u tal-ħin tiddeskrivi l-konnettività u l-arkitettura ċentrali tal-IP, iżda ma tinkludix dettalji dwar il-funzjonalità vera. Din l-informazzjoni tippermetti ċerti għodod ta’ sinteżi ta’ partijiet terzi biex jirrappurtaw aħjar l-istimi taż-żona u taż-żmien. Barra minn hekk, għodod ta 'sinteżi jistgħu jużaw l-informazzjoni dwar il-ħin biex jiksbu ottimizzazzjonijiet immexxija mill-ħin u jtejbu l-kwalità tar-riżultati.
Is-softwer Intel Quartus Prime jiġġenera l- _syn.v netlist file fil-format Verilog HDL, irrispettivament mill-output file format li tispeċifika. Jekk tuża din il-netlist għas-sinteżi, trid tinkludi l-IP core wrapper file .v jew .vhd fil-proġett Intel Quartus Prime tiegħek.

(7) Jekk ma waqqaftx l-għażla tal-għodda EDA – li tippermettilek tibda simulaturi EDA ta’ partijiet terzi mis-softwer Intel Quartus Prime – mexxi dan l-iskritt fis-simulatur ModelSim jew QuestaSim Tcl console (mhux fis-softwer Intel Quartus Prime Tcl console) biex tevita kwalunkwe żball.

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 17

3. Nibdew 683074 | 2022.04.28
3.6. Il-kumpilazzjoni tad-Disinn Sħiħ
Tista' tuża l-kmand Start Compilation fuq il-menu Ipproċessar fis-softwer Intel Quartus Prime Pro Edition biex tikkompila d-disinn tiegħek.

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 18

Ibgħat Feedback

683074 | 2022.04.28 Ibgħat Feedback

4. Deskrizzjoni Funzjonali

Figura 5.

F-Tile Serial Lite IV Intel FPGA IP jikkonsisti minn MAC u Ethernet PCS. Il-MAC jikkomunika mal-PCS tad-dwana permezz ta 'interfaces MII.

L-IP jappoġġja żewġ modi ta 'modulazzjoni:
· PAM4–Tipprovdi minn 1 sa 12-il numru ta' korsiji għall-għażla. L-IP dejjem tistanzia żewġ kanali PCS għal kull korsija fil-mod ta 'modulazzjoni PAM4.
· NRZ – Jipprovdi minn 1 sa 16-il numru ta’ korsiji għall-għażla.

Kull mod ta 'modulazzjoni jappoġġja żewġ modi tad-dejta:
· Modalità bażika-Dan huwa mod ta 'streaming pur fejn id-dejta tintbagħat mingħajr il-bidu tal-pakkett, iċ-ċiklu vojt u t-tmiem tal-pakkett biex tiżdied il-bandwidth. L-IP jieħu l-ewwel data valida bħala l-bidu ta 'tifqigħ.

Trasferiment tad-Data tal-Modalità Bażika tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001: 2015 Reġistrat

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Figura 6.

· Modalità sħiħa–Dan huwa t-trasferiment tad-dejta tal-mod tal-pakkett. F'dan il-mod, l-IP jibgħat fqigħ u ċiklu ta 'sinkronizzazzjoni fil-bidu u fit-tmiem ta' pakkett bħala delimitaturi.

Trasferiment tad-Data tal-Modalità Sħiħa tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Informazzjoni Relatata · F-Tile Serial Lite IV Intel FPGA IP Overview f'paġna 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Gwida għall-Utent

4.1. TX Datapath
Il-mogħdija tad-data TX tikkonsisti fil-komponenti li ġejjin: · Adapter MAC · Blokk għall-inserzjoni tal-kelma ta’ kontroll · CRC · Encoder MII · Blokk PCS · Blokk PMA

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 20

Ibgħat Feedback

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28
Figura 7. TX Datapath

Mill-loġika tal-utent

TX MAC

Avalon Streaming Interface

Adapter MAC

Kontroll tal-Inserzjoni tal-Kelma

CRC

MII Encoder

MII Interface Custom PCS
PCS u PMA

TX Serial Interface Għal Apparat FPGA ieħor

4.1.1. Adapter TX MAC
L-adapter TX MAC jikkontrolla t-trażmissjoni tad-dejta għal-loġika tal-utent billi juża l-interface tal-istreaming Avalon®. Din il-blokka tappoġġja trasmissjoni ta 'informazzjoni definita mill-utent u kontroll tal-fluss.

It-trasferiment ta' Informazzjoni definita mill-Utent

Fil-modalità Sħiħa, l-IP jipprovdi s-sinjal tx_is_usr_cmd li tista 'tuża biex tibda ċiklu ta' informazzjoni definit mill-utent bħal trażmissjoni XOFF/XON għal-loġika tal-utent. Tista 'tibda ċ-ċiklu ta' trasmissjoni ta 'informazzjoni definita mill-utent billi tasserixxi dan is-sinjal u tittrasferixxi l-informazzjoni billi tuża tx_avs_data flimkien mal-affermazzjoni tas-sinjali tx_avs_startofpacket u tx_avs_valid. Il-blokk imbagħad ineħħi t-tx_avs_ready għal żewġ ċikli.

Nota:

Il-karatteristika ta' informazzjoni definita mill-utent hija disponibbli biss fil-modalità Sħiħa.

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 21

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Figura 8.

Kontroll tal-Fluss

Hemm kundizzjonijiet fejn it-TX MAC mhux lest li jirċievi dejta mil-loġika tal-utent bħal waqt il-proċess tal-allinjament mill-ġdid tal-link jew meta ma jkunx hemm dejta disponibbli għat-trażmissjoni mil-loġika tal-utent. Biex jiġi evitat it-telf tad-dejta minħabba dawn il-kundizzjonijiet, l-IP juża s-sinjal tx_avs_ready biex jikkontrolla l-fluss tad-dejta mil-loġika tal-utent. L-IP jneħħi s-sinjal meta jseħħu l-kundizzjonijiet li ġejjin:
· Meta tx_avs_startofpacket jiġi affermat, tx_avs_ready jiġi deasserted għal ċiklu ta 'arloġġ wieħed.
· Meta tx_avs_endofpacket jiġi affermat, tx_avs_ready jiġi deasserted għal ċiklu ta 'arloġġ wieħed.
· Meta kwalunkwe CWs paired jiġi affermat, tx_avs_ready jiġi deasserted għal żewġ ċikli tal-arloġġ.
· Meta l-inserzjoni tal-markatur tal-allinjament RS-FEC isseħħ fl-interface tal-PCS tad-dwana, tx_avs_ready jiġi deasserted għal erba 'ċikli tal-arloġġ.
· Kull 17-il ċiklu tal-arloġġ tal-qalba tal-Ethernet fil-mod ta 'modulazzjoni PAM4 u kull 33 ċiklu tal-arloġġ tal-qalba tal-Ethernet fil-mod ta' modulazzjoni NRZ. It-tx_avs_ready huwa deasserted għal ċiklu wieħed tal-arloġġ.
· Meta l-loġika tal-utent tiddesserta tx_avs_valid waqt l-ebda trażmissjoni tad-dejta.

Id-dijagrammi tal-ħin li ġejjin huma examples tal-adapter TX MAC bl-użu ta' tx_avs_ready għall-kontroll tal-fluss tad-dejta.

Kontroll tal-Fluss b'tx_avs_valid Deassertion u START/END Paired CWs

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Desserts tas-sinjali validi

D5 D6

tx_avs_ready tx_avs_startofpacket

Desserts tas-sinjali lesti għal żewġ ċikli biex jiddaħħlu END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 VOJT D4

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 22

Ibgħat Feedback

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Figura 9.

Kontroll tal-Fluss b'Inserzjoni ta' Marker ta' Allinjament
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Figura 10.

Kontroll tal-Fluss b'CWs Paired START/END Jikkoinċidu mal-Inserzjoni tal-Marker tal-Allinjament

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

TMIEM STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Inserzjoni tal-Kelma tal-Kontroll (CW).
L-F-Tile Serial Lite IV Intel FPGA IP jibni CWs ibbażati fuq is-sinjali tal-input mil-loġika tal-utent. Is-CWs jindikaw delimitaturi tal-pakketti, informazzjoni dwar l-istatus tat-trażmissjoni jew data tal-utent lill-blokk PCS u huma derivati minn kodiċijiet ta 'kontroll XGMII.
It-tabella li ġejja turi d-deskrizzjoni tas-CWs appoġġjati:

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 23

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Tabella 11.
BIDU TMIEM ALLINJA

Deskrizzjoni tas-CWs Appoġġjati

Numru ta’ Kliem (kelma waħda

= 64 bit)

Iva

EMPTY_CYC

Iva

IDLE

Nru

DEJTA

Iva

Fil-band

Deskrizzjoni
Bidu tad-delimitatur tad-data. Tmiem tad-delimitatur tad-data. Kelma ta' kontroll (CW) għall-allinjament RX. Ċiklu vojt fi trasferiment tad-dejta. IDLE (barra mill-banda). Tagħbija.

Tabella 12. Deskrizzjoni tal-Qasam tas-CW
Field RSVD num_valid_bytes_eob
VAJT eop sop seop align CRC32 usr

Deskrizzjoni
Qasam riservat. Jistgħu jintużaw għal estensjoni futura. Marbuta ma’ 0.
Numru ta' bytes validi fl-aħħar kelma (64-bit). Dan huwa valur 3bit. · 3'b000: 8 bytes · 3'b001: 1 byte · 3'b010: 2 bytes · 3'b011: 3 bytes · 3'b100: 4 bytes · 3'b101: 5 bytes · 3'b110: 6 bytes · 3'b111: 7 bytes
Numru ta' kliem mhux validu fl-aħħar ta' tifqigħ.
Jindika l-interface tal-istreaming RX Avalon biex jasserixxi sinjal tat-tmiem tal-pakkett.
Jindika l-interface ta' streaming RX Avalon biex jasserixxi sinjal tal-bidu tal-pakkett.
Jindika l-interface tal-istreaming RX Avalon biex jiġi affermat bidu tal-pakkett u tmiem tal-pakkett fl-istess ċiklu.
Iċċekkja l-allinjament RX.
Il-valuri ta' CRC ikkalkulat.
Tindika li l-kelma ta' kontroll (CW) fiha informazzjoni definita mill-utent.

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 24

Ibgħat Feedback

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

4.1.2.1. CW tal-bidu tal-fqigħ

Figura 11. Format CW tal-bidu tal-fqigħ

BIDU

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

kanal

7:0

'hFB(START)

kontroll 7:0

Tabella 13.

Fil-modalità Sħiħa, tista' daħħal is-CW START billi tasserixxi s-sinjal tx_avs_startofpacket. Meta tasserixxi biss is-sinjal tx_avs_startofpacket, il-bit sop huwa ssettjat. Meta tasserixxi kemm is-sinjali tx_avs_startofpacket kif ukoll tx_avs_endofpacket, is-seop bit huwa ssettjat.

START Valuri tal-Qasam CW
Qasam sop/seop
usr (8)
tallinja

Valur

Skont is-sinjal tx_is_usr_cmd:

1: Meta tx_is_usr_cmd = 1

0: Meta tx_is_usr_cmd = 0

Fil-modalità Bażika, il-MAC jibgħat START CW wara li r-reset jitneħħa. Jekk l-ebda dejta ma tkun disponibbli, il-MAC kontinwament jibgħat EMPTY_CYC flimkien ma 'END u START CWs sakemm tibda tibgħat id-dejta.

4.1.2.2. CW tat-tmiem tal-fqigħ

Figura 12. Format CW tat-tmiem tal-fqigħ

TMIEM

63:56

“hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

data 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

VOJT

7:0

RSVD

num_valid_bytes_eob

kontroll

7:0

(8) Dan huwa appoġġjat biss fil-mod Sħiħ.
Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 25

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Tabella 14.

Il-MAC idaħħal il-END CW meta t-tx_avs_endofpacket jiġi affermat. L-END CW fih in-numru ta' bytes validi fl-aħħar kelma tad-dejta u l-informazzjoni CRC.

Il-valur CRC huwa riżultat CRC ta' 32 bit għad-data bejn il-START CW u l-kelma tad-data qabel it-END CW.

It-tabella li ġejja turi l-valuri tal-fields f'END CW.

END CW Field Valuri
Field eop CRC32 num_valid_bytes_eob

Valur 1
Valur ikkalkulat CRC32. Numru ta' bytes validi fl-aħħar kelma tad-dejta.

4.1.2.3. Allinjament Paired CW

Figura 13. Format CW Paired tal-Allinjament

ALLINJA CW Par ma 'START/END

64 + 8bits XGMII Interface

BIDU

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

“hFB

kontroll 7:0

64 + 8bits XGMII Interface

TMIEM

63:56

“hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontroll 7:0

L-ALIGN CW hija CW abbinata ma 'START/END jew END/START CWs. Tista' daħħal is-CW paired ALIGN jew billi tasserixxi s-sinjal tx_link_reinit, issettja l-counter tal-Perjodu ta' Allinjament, jew tibda reset. Meta l-ALLINE paired CW jiddaħħal, il-qasam tal-allinjament huwa ssettjat għal 1 biex jinbeda l-blokk tal-allinjament tar-riċevitur biex jiċċekkja l-allinjament tad-dejta fil-korsiji kollha.

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 26

Ibgħat Feedback

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Tabella 15.

ALLINJA l-Valuri tal-Qasam tas-CW
Qasam tallinja
eop sop usr seop

Valur 1 0 0 0 0

4.1.2.4. Ċiklu vojt CW

Figura 14. Format CW taċ-ċiklu vojt

EMPTY_CYC Par ma' END/START

64 + 8bits XGMII Interface

TMIEM

63:56

“hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontroll 7:0

64 + 8bits XGMII Interface

BIDU

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

“hFB

kontroll 7:0

Tabella 16.

Meta tiddesserta tx_avs_valid għal żewġ ċikli ta' arloġġ waqt tifqigħ, il-MAC idaħħal EMPTY_CYC CW imqabbla ma' END/START CWs. Tista' tuża din is-CW meta ma jkunx hemm dejta disponibbli għat-trażmissjoni momentarjament.

Meta tiddesserta tx_avs_valid għal ċiklu wieħed, l-IP tiddesserta tx_avs_valid għad-doppju tal-perjodu ta' tx_avs_valid deassertion biex tiġġenera par ta' END/START CWs.

EMPTY_CYC Valuri tal-Qasam CW
Qasam tallinja
eop

Valur 0 0

kompla...

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 27

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Field sop usr seop

Valur 0 0 0

4.1.2.5. Idle CW

Figura 15. Format CW Idle

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

data

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

kontroll 7:0

Il-MAC daħħal is-CW IDLE meta ma jkunx hemm trasmissjoni. Matul dan il-perjodu, is-sinjal tx_avs_valid huwa baxx.
Tista 'tuża l-IDLE CW meta trasferiment tat-tifqigħ ikun tlesta jew it-trasmissjoni tkun fi stat inattiv.

4.1.2.6. Kelma tad-Data

Il-kelma tad-data hija t-tagħbija ta' pakkett. Il-bits ta 'kontroll XGMII huma kollha ssettjati għal 0 f'format ta' kelma tad-dejta.

Figura 16. Format tal-Kelma tad-Data

64 + 8 bits XGMII Interface

KELMA DATA

63:56

data tal-utent 7

55:48

data tal-utent 6

47:40

data tal-utent 5

data

39:32 31:24

data tal-utent 4 data tal-utent 3

23:16

data tal-utent 2

15:8

data tal-utent 1

7:0

data tal-utent 0

kontroll 7:0

4.1.3. TX CRC
Tista 'tippermetti l-blokk TX CRC billi tuża l-parametru Enable CRC fl-Editur tal-Parametru IP. Din il-karatteristika hija appoġġjata kemm fil-modi Bażiku kif ukoll Sħiħ.

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 28

Ibgħat Feedback

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Il-MAC iżid il-valur CRC mal-END CW billi jasserixxi s-sinjal tx_avs_endofpacket. Fil-modalità BAŻIKA, ALIGN CW biss imqabbad ma' END CW fih field CRC validu.
Il-blokka TX CRC tgħaqqad mal-Inserzjoni tal-Kelma tal-Kontroll TX u l-blokka TX MII Encode. Il-blokka TX CRC tikkalkula l-valur CRC għal data ta' valur ta' 64 bit għal kull ċiklu li jibda mill-START CW sa END CW.
Tista' tasserixxi s-sinjal crc_error_inject biex tikkorrotti d-dejta intenzjonalment f'korsija speċifika biex toħloq żbalji CRC.

4.1.4. TX MII Encoder

L-encoder TX MII jimmaniġġja t-trażmissjoni tal-pakkett mill-MAC għall-PCS TX.

Il-figura li ġejja turi l-mudell tad-dejta fuq ix-xarabank MII 8-bit fil-mod ta 'modulazzjoni PAM4. Il-START u END CW jidhru darba f'kull żewġ korsiji MII.

Figura 17. Mudell tad-Data MII tal-Modalità ta' Modulazzjoni PAM4

ĊIKLU 1

ĊIKLU 2

ĊIKLU 3

ĊIKLU 4

ĊIKLU 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Il-figura li ġejja turi l-mudell tad-dejta fuq ix-xarabank MII 8-bit fil-mod ta 'modulazzjoni NRZ. Il-BIDU u TMIEM CW jidhru f'kull korsiji MII.

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 29

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Figura 18. Mudell tad-Data MII tal-Modalità ta' Modulazzjoni NRZ

ĊIKLU 1

ĊIKLU 2

ĊIKLU 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

ĊIKLU 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

ĊIKLU 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS u PMA
L-F-Tile Serial Lite IV Intel FPGA IP jikkonfigura t-transceiver F-tile għall-mod Ethernet PCS.

4.2. RX Datapath
Il-mogħdija tad-data RX tikkonsisti fil-komponenti li ġejjin: · Blokk PMA · Blokk PCS · Decoder MII · CRC · Blokk deskew · Blokk għat-tneħħija tal-Kelma tal-Kontroll

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 30

Ibgħat Feedback

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28
Figura 19. RX Datapath

Lil-loġika tal-utent Avalon Streaming Interface
RX MAC
Tneħħija tal-Kelma ta' Kontroll
Deskew

CRC

MII Decoder

MII Interface Custom PCS
PCS u PMA

RX Serial Interface Minn Apparat FPGA ieħor
4.2.1. RX PCS u PMA
L-F-Tile Serial Lite IV Intel FPGA IP tikkonfigura t-transceiver F-tile għall-mod Ethernet PCS.
4.2.2. Decoder RX MII
Din il-blokka tidentifika jekk id-dejta deħlin fihax kliem ta' kontroll u markaturi ta' allinjament. Id-decoder RX MII joħroġ dejta fil-forma ta '1-bit validu, indikatur tal-markatur 1-bit, indikatur ta' kontroll 1bit, u dejta ta '64-bit għal kull korsija.
4.2.3. RX CRC
Tista 'tippermetti l-blokk TX CRC billi tuża l-parametru Enable CRC fl-Editur tal-Parametru IP. Din il-karatteristika hija appoġġjata kemm fil-modi Bażiku kif ukoll Sħiħ. Il-blokka RX CRC tgħaqqad mal-blokki RX Control Word Removal u RX MII Decoder. L-IP jasserixxi sinjal rx_crc_error meta jseħħ żball CRC.

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 31

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28
L-IP jneħħi l-rx_crc_error f'kull tifqigħ ġdid. Huwa output għall-loġika tal-utent għall-immaniġġjar tal-iżbalji tal-loġika tal-utent.
4.2.4. RX Deskew
Il-blokk deskew RX jiskopri l-markaturi tal-allinjament għal kull korsija u tallinja mill-ġdid id-dejta qabel ma tibgħatha lill-blokk tat-tneħħija RX CW.
Tista 'tagħżel li tħalli l-qalba tal-IP tallinja d-dejta għal kull korsija awtomatikament meta jseħħ żball ta' allinjament billi tissettja l-parametru Ippermetti l-Allinjament Awtomatiku fl-Editur tal-parametru IP. Jekk tiddiżattiva l-karatteristika tal-allinjament awtomatiku, il-qalba tal-IP tafferma s-sinjal rx_error biex tindika żball ta 'allinjament. Trid tasserixxi rx_link_reinit biex tibda l-proċess tal-allinjament tal-karreġġjata meta jseħħ żball fl-allinjament tal-karreġġjata.
Id-deskew RX jiskopri l-markaturi tal-allinjament ibbażati fuq magna tal-istat. Id-dijagramma li ġejja turi l-istati fil-blokk deskew RX.

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 32

Ibgħat Feedback

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Figura 20.

Magni tal-Istat tal-Allinjament tal-Kreġġjata RX b'Allinjament Awtomatiku Ippermettiet Flow Chart
Ibda

IDLE

Irrisettja = 1 iva le

Il-PCS kollha

korsiji lesti?

iva

STENNA

Markers tas-sinkronizzazzjoni kollha Nru
misjuba?
iva
ALLINJAMENT

le
iva Timeout?

iva
Tlift l-allinjament?
ebda Tmiem

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 33

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Figura 21.

Magna ta 'l-Istat ta' Allinjament tal-Kreġġjata RX b'Allinjament Awtomatiku Diżattivat Flow Chart
Ibda

IDLE

Irrisettja = 1 iva le

Il-PCS kollha

korsiji lesti?

iva

iva
rx_link_reinit =1
ebda ŻBALL

le iva Timeout?

STENNA
le Markers tas-sinkronizzazzjoni kollha
misjuba?
iva ALLINJA

iva
Tlift l-allinjament?
le
Tmiem
1. Il-proċess ta 'allinjament jibda bl-istat IDLE. Il-blokk jimxi għall-istat WAIT meta l-korsiji tal-PCS kollha jkunu lesti u rx_link_reinit jitneħħa.
2. Fl-istat WAIT, il-blokk jivverifika li l-markaturi kollha misjuba jiġu affermati fl-istess ċiklu. Jekk din il-kundizzjoni hija vera, il-blokka timxi għall-istat ALLINEAT.
3. Meta l-blokka tkun fl-istat ALLINEAT, tindika li l-korsiji huma allinjati. F'dan l-istat, il-blokka tkompli tissorvelja l-allinjament tal-karreġġjata u tivverifika jekk il-markaturi kollha humiex preżenti fl-istess ċiklu. Jekk mill-inqas markatur wieħed ma jkunx preżenti fl-istess ċiklu u l-parametru Enable Auto Alignment huwa ssettjat, il-blokka tmur għall-

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 34

Ibgħat Feedback

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Stat IDLE biex jerġa' jibda l-proċess ta' allinjament. Jekk Ippermetti l-Allinjament Awtomatiku ma tkunx issettjata u mill-inqas markatur wieħed ma jkunx preżenti fl-istess ċiklu, il-blokka tmur għall-istat ŻBALL u tistenna li l-loġika tal-utent tasserixxi s-sinjal rx_link_reinit biex tibda l-proċess tal-allinjament tal-karreġġjata.

Figura 22. Allinjament mill-ġdid tal-karreġġjata b'Enable Auto Alignment Enabled rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew Stat

ALGNED

IDLE

STENNA

ALGNED

AUTO_ALIGN = 1

Figura 23. Allinjament mill-ġdid tal-karreġġjata b'Enable Auto Alignment Disabled rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew Stat

ALGNED

ŻBALL

IDLE

STENNA

ALGNED

AUTO_ALIGN = 0
4.2.5. Tneħħija RX CW
Dan il-blokk jiddekodifika s-CWs u jibgħat data lill-loġika tal-utent billi juża l-interface tal-istreaming Avalon wara t-tneħħija tas-CWs.
Meta ma jkun hemm l-ebda data valida disponibbli, il-blokk tat-tneħħija RX CW jneħħi s-sinjal rx_avs_valid.
Fil-mod SĦIĦA, jekk il-bit tal-utent huwa ssettjat, din il-blokka tafferma s-sinjal rx_is_usr_cmd u d-dejta fl-ewwel ċiklu tal-arloġġ tintuża bħala informazzjoni jew kmand definiti mill-utent.
Meta rx_avs_ready deasserts u rx_avs_valid jasserixxi, il-blokk ta 'tneħħija RX CW jiġġenera kundizzjoni ta' żball għal-loġika tal-utent.
Is-sinjali ta' streaming Avalon relatati ma' dan il-blokk huma kif ġej: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 35

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (disponibbli biss fil-modalità Sħiħa)
4.3. F-Tile Serial Lite IV Intel FPGA IP Arloġġ Arkitettura
L-F-Tile Serial Lite IV Intel FPGA IP għandu erba' inputs ta' arloġġ li jiġġeneraw arloġġi għal blokki differenti: · Arloġġ ta' referenza tat-transceiver (xcvr_ref_clk)–Arloġġ tad-dħul minn arloġġ estern
ċipep jew oxxillaturi li jiġġenera arloġġi għal TX MAC, RX MAC, u TX u RX blokki PCS tad-dwana. Irreferi għal Parametri għal firxa ta' frekwenza appoġġjata. · TX core clock (tx_core_clk)–Dan l-arloġġ huwa derivat minn transceiver PLL jintuża għal TX MAC. Dan l-arloġġ huwa wkoll arloġġ tal-ħruġ mit-transceiver F-tile biex jgħaqqad mal-loġika tal-utent TX. · Arloġġ tal-qalba RX (rx_core_clk)–Dan l-arloġġ huwa derivat mit-transceiver PLL jintuża għal RX deskew FIFO u RX MAC. Dan l-arloġġ huwa wkoll arloġġ tal-ħruġ mit-transceiver F-tile biex jgħaqqad mal-loġika tal-utent RX. · Arloġġ għall-interface ta 'konfigurazzjoni mill-ġdid tat-transceiver (reconfig_clk)–arloġġ tad-dħul minn ċirkwiti ta' arloġġi esterni jew oxxillaturi li jiġġenera arloġġi għall-interface ta 'konfigurazzjoni mill-ġdid tat-transceiver F-tile kemm f'datapaths TX kif ukoll RX. Il-frekwenza tal-arloġġ hija 100 sa 162 MHz.
Id-dijagramma blokk li ġejja turi d-dominji ta 'l-arloġġ F-Tile Serial Lite IV Intel FPGA IP u l-konnessjonijiet fi ħdan l-IP.

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 36

Ibgħat Feedback

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Figura 24.

F-Tile Serial Lite IV Intel FPGA IP Arloġġ Arkitettura

Oxxillatur

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Interface Arloġġ
(reconfig_clk)

tx_core_clkout (qabbad mal-loġika tal-utent)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Arloġġ tal-Interface tar-Rikonfigurazzjoni tat-Transceiver

(reconfig_clk)

Oxxillatur

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (qabbad mal-loġika tal-utent)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

serial_link[n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

Deskew FIFO

rx_core_clkout (qabbad mal-loġika tal-utent)

rx_core_clk= clk_pll_div64[mid_ch]

Custom PCS

serial_link[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (qabbad mal-loġika tal-utent)

Transceiver Ref Arloġġ (xcvr_ref_clk)
Transceiver Ref Arloġġ (xcvr_ref_clk)

Oxxillatur*

Leġġenda

Apparat FPGA
Dominju tal-arloġġ tal-qalba TX
Dominju tal-arloġġ tal-qalba RX
Dominju tal-arloġġ ta' referenza tat-transceiver Apparat estern Sinjali tad-dejta

4.4. Irrisettja u Link Inizjalizzazzjoni
Il-MAC, il-F-tile Hard IP, u l-blokki ta 'konfigurazzjoni mill-ġdid għandhom sinjali ta' reset differenti: · Il-blokki TX u RX MAC jużaw sinjali ta 'reset tx_core_rst_n u rx_core_rst_n. · tx_pcs_fec_phy_reset_n u rx_pcs_fec_phy_reset_n reset sinjali drajv
il-kontrollur ta 'reset artab biex reset l-IP Hard F-tile. · Blokk ta 'konfigurazzjoni mill-ġdid juża s-sinjal ta' reset reconfig_reset.

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 37

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Figura 25. Irrisettja l-Arkitettura
Avalon Streaming Interface TX Data
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-maduma Hard IP

TX Dejta Serjali RX Dejta Serjali

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Irrisettja l-Loġika
Informazzjoni Relatata · Irrisettja Linji Gwida f'paġna 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Gwida għall-Utent
4.4.1. TX Irrisettja u Inizjalizzazzjoni Sekwenza
Is-sekwenza ta' reset TX għal F-Tile Serial Lite IV Intel FPGA IP hija kif ġej: 1. Asserixxi tx_pcs_fec_phy_reset_n, tx_core_rst_n, u reconfig_reset
fl-istess ħin biex tirrisettja l-IP iebes F-tajl, MAC, u blokki ta 'konfigurazzjoni mill-ġdid. Itlaq tx_pcs_fec_phy_reset_n u reset tar-rikonfigurazzjoni wara li tistenna tx_reset_ack biex tiżgura li l-blokki jiġu reset kif suppost. 2. L-IP imbagħad jasserixxi s-sinjali phy_tx_lanes_stable, tx_pll_locked, u phy_ehip_ready wara li tx_pcs_fec_phy_reset_n reset jiġi rilaxxat, biex jindika li t-TX PHY hija lesta għat-trażmissjoni. 3. Is-sinjal tx_core_rst_n jneħħi wara li s-sinjal phy_ehip_ready jmur għoli. 4. L-IP jibda jittrasmetti karattri IDLE fuq l-interface MII ladarba l-MAC ma jkunx reset. M'hemm l-ebda rekwiżit għall-allinjament tal-karreġġjata TX u t-tbandil minħabba li l-korsiji kollha jużaw l-istess arloġġ. 5. Waqt li jittrasmetti karattri IDLE, il-MAC jasserixxi s-sinjal tx_link_up. 6. Il-MAC imbagħad jibda jittrażmetti ALLINE paired ma 'START/END jew END/START CW f'intervall fiss biex jibda l-proċess ta' allinjament tal-karreġġjata tar-riċevitur konness.

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 38

Ibgħat Feedback

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Figura 26.

TX Irrisettja u Inizjalizzazzjoni Dijagramma taż-Żmien
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX Irrisettja u Inizjalizzazzjoni Sekwenza
Is-sekwenza ta' reset RX għal F-Tile Serial Lite IV Intel FPGA IP hija kif ġej:
1. Asserixxi rx_pcs_fec_phy_reset_n, rx_core_rst_n, u reconfig_reset simultanjament biex tirrisettja l-IP iebes F-tile, MAC, u blokki ta 'konfigurazzjoni mill-ġdid. Irrilaxxa rx_pcs_fec_phy_reset_n u reset tar-rikonfigurazzjoni wara li tistenna rx_reset_ack biex tiżgura li l-blokki jiġu reset kif suppost.
2. L-IP imbagħad jasserixxi s-sinjal phy_rx_pcs_ready wara li jiġi rilaxxat ir-reset personalizzat tal-PCS, biex jindika li RX PHY hija lesta għat-trażmissjoni.
3. Is-sinjal rx_core_rst_n jneħħi wara li s-sinjal phy_rx_pcs_ready jmur għoli.
4. L-IP jibda l-proċess ta 'allinjament tal-karreġġjata wara li r-reset RX MAC jiġi rilaxxat u malli jirċievi ALLINE paired ma' START/END jew END/START CW.
5. Il-blokk deskew RX jasserixxi s-sinjal rx_link_up ladarba l-allinjament għall-korsiji kollha jkun lest.
6. L-IP imbagħad jasserixxi s-sinjal rx_link_up lill-loġika tal-utent biex jindika li l-link RX hija lesta biex tibda r-riċeviment tad-dejta.

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 39

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28

Figura 27. Dijagramma ta' Żmien ta' Reset u Inizjalizzazzjoni RX
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Rata tal-Link u Kalkolu tal-Effiċjenza tal-Bandwidth

Il-kalkolu tal-effiċjenza tal-bandwidth tal-F-Tile Serial Lite IV Intel FPGA IP huwa kif ġej:

Effiċjenza tal-bandwidth = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Tabella 17. Varjabbli tal-Effiċjenza tal-Bandwidth Deskrizzjoni

Varjabbli

Deskrizzjoni

raw_rate burst_size

Din hija r-rata tal-bit miksuba mill-interface tas-serje. raw_rate = SERDES wisa * transceiver arloġġ frekwenza Eżample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Valur tad-daqs tat-tifqigħ. Biex tikkalkula l-effiċjenza medja tal-bandwidth, uża valur komuni tad-daqs tat-tifqigħ. Għar-rata massima, uża l-valur massimu tad-daqs tat-tifqigħ.

burst_size_ovhd

Il-valur overhead tad-daqs tat-tifqigħ.
Fil-modalità Sħiħa, il-valur burst_size_ovhd qed jirreferi għas-CWs paired START u END.
Fil-modalità Bażika, m'hemm l-ebda burst_size_ovhd għaliex m'hemm l-ebda CWs paired START u END.

align_marker_period

Il-valur tal-perjodu fejn tiddaħħal markatur tal-allinjament. Il-valur huwa 81920 ċiklu tal-arloġġ għall-kumpilazzjoni u 1280 għal simulazzjoni mgħaġġla. Dan il-valur jinkiseb mill-loġika iebsa tal-PCS.

align_marker_width srl4_align_period

In-numru ta' ċikli tal-arloġġ fejn sinjal validu tal-markatur tal-allinjament jinżamm għoli.
In-numru ta 'ċikli tal-arloġġ bejn żewġ markaturi tal-allinjament. Tista' tissettja dan il-valur billi tuża l-parametru Perjodu ta' Allinjament fl-Editur tal-Parametru IP.

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 40

Ibgħat Feedback

4. Deskrizzjoni Funzjonali 683074 | 2022.04.28
Il-kalkoli tar-rata tal-link huma kif ġej: Rata effettiva = effiċjenza tal-bandwidth * raw_rate Tista 'tikseb il-frekwenza massima tal-arloġġ tal-utent bl-ekwazzjoni li ġejja. Il-kalkolu massimu tal-frekwenza tal-arloġġ tal-utent jassumi streaming kontinwu tad-dejta u ma jseħħ l-ebda ċiklu IDLE fil-loġika tal-utent. Din ir-rata hija importanti meta tiddisinja l-loġika tal-utent FIFO biex tevita l-overflow FIFO. Frekwenza massima tal-arloġġ tal-utent = rata effettiva / 64

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 41

683074 | 2022.04.28 Ibgħat Feedback

5 Parametri

Tabella 18. Deskrizzjoni tal-Parametru IP tal-F-Tile Serial Lite IV Intel FPGA

Parametru

Valur

Default

Deskrizzjoni

Għażliet Ġenerali tad-Disinn

Tip ta 'modulazzjoni PMA

· PAM4 · NRZ

PAM4

Agħżel il-mod ta 'modulazzjoni PCS.

Tip PMA

· FHT · FGT

FGT

Jagħżel it-tip ta' transceiver.

Rata tad-data PMA

· Għall-modalità PAM4:
— Tip ta' transceiver FGT: 20 Gbps 58 Gbps
— Tip ta' transceiver FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Għall-modalità NRZ:
— Tip ta' transceiver FGT: 10 Gbps 28.05 Gbps
— Tip ta' transceiver FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Jispeċifika r-rata tad-dejta effettiva fil-ħruġ tat-transceiver li jinkorpora t-trasmissjoni u spejjeż ġenerali oħra. Il-valur huwa kkalkulat mill-IP billi jiġi arrotondat sa punt deċimali 1 f'unità Gbps.

Modalità PMA

· Duplex · Tx · Rx

Duplex

Għat-tip ta 'transceiver FHT, id-direzzjoni appoġġjata hija duplex biss. Għat-tip ta 'transceiver FGT, id-direzzjoni appoġġjata hija Duplex, Tx, u Rx.

Numru ta' PMA

· Għall-modalità PAM4:

korsiji

— 1 sa 12

· Għall-modalità NRZ:

— 1 sa 16

Agħżel in-numru ta' korsiji. Għal disinn simplex, in-numru appoġġjat ta' korsiji huwa 1.

Frekwenza tal-arloġġ ta' referenza PLL

· Għat-tip ta 'transceiver FHT: 156.25 MHz
· Għat-tip ta 'transceiver FGT: 27.5 MHz 379.84375 MHz, skont ir-rata tad-dejta tat-transceiver magħżula.

· Għat-tip ta 'transceiver FHT: 156.25 MHz
· Għat-tip ta 'transceiver FGT: 165 MHz

Jispeċifika l-frekwenza tal-arloġġ ta' referenza tat-transceiver.

Sistema PLL

—

arloġġ ta' referenza

frekwenza

170 MHz

Disponibbli biss għat-tip ta 'transceiver FHT. Jispeċifika l-arloġġ ta 'referenza PLL tas-Sistema u se jintuża bħala input ta' Referenza F-Tile u Arloġġi PLL tas-Sistema Intel FPGA IP biex jiġġenera l-arloġġ tas-Sistema PLL.

Frekwenza tas-sistema PLL
Perjodu ta' Allinjament

— 128 65536

Ippermetti RS-FEC

Ippermettiet

876.5625 MHz 128 Attiva

Jispeċifika l-frekwenza tal-arloġġ tas-Sistema PLL.
Jispeċifika l-perjodu tal-markatur tal-allinjament. Il-valur għandu jkun x2. Ixgħel biex tattiva l-karatteristika RS-FEC.
kompla...

ISO 9001: 2015 Reġistrat

5. Parametri 683074 | 2022.04.28

Parametru

Valur

Default

Deskrizzjoni

Itfi

Għall-mod ta 'modulazzjoni PAM4 PCS, RS-FEC huwa dejjem attivat.

Interface tal-Utent

Modalità Streaming

· SĦIĦA · BAŻIKU

Sħiħ

Agħżel id-data streaming għall-IP.

Sħiħ: Din il-modalità tibgħat ċiklu tal-bidu tal-pakkett u t-tmiem tal-pakkett fi ħdan qafas.

Bażiku: Dan huwa mod ta 'streaming pur fejn id-dejta tintbagħat mingħajr bidu tal-pakkett, vojta u tmiem tal-pakkett biex tiżdied il-bandwidth.

Ippermetti CRC

Enable Itfi

Itfi

Ixgħel biex tippermetti l-iskoperta u l-korrezzjoni tal-iżbalji CRC.

Ippermetti l-allinjament awtomatiku

Enable Itfi

Itfi

Ixgħel biex tippermetti l-karatteristika tal-allinjament awtomatiku tal-karreġġjata.

Ippermetti l-endpoint tad-debug

Enable Itfi

Itfi

Meta ON, l-F-Tile Serial Lite IV Intel FPGA IP jinkludi Debug Endpoint inkorporat li jgħaqqad internament mal-interface mappjata bil-memorja Avalon. L-IP jista 'jwettaq ċerti testijiet u funzjonijiet debug permezz ta' JTAG billi tuża s-System Console. Il-valur default huwa Mitfi.

Għaqda Simplex (Dan l-issettjar tal-parametru huwa disponibbli biss meta tagħżel disinn FGT dual simplex.)

RSFEC attivat fuq l-IP Simplex Serial Lite IV l-ieħor imqiegħed fl-istess kanal(i) FGT

Enable Itfi

Itfi

Ixgħel din l-għażla jekk teħtieġ taħlita ta' konfigurazzjoni b'RS-FEC attivata u diżattivata għall-F-Tile Serial Lite IV Intel FPGA IP f'disinn simplex doppju għall-modalità transceiver NRZ, fejn kemm TX kif ukoll RX jitqiegħdu fuq l-istess FGT kanal(i).

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 43

683074 | 2022.04.28 Ibgħat Feedback

6. F-Tile Serial Lite IV Intel FPGA IP Interface Sinjali

6.1. Sinjali tal-Arloġġ

Tabella 19. Sinjali tal-Arloġġ

Isem

Direzzjoni tal-Wsagħa

Deskrizzjoni

tx_core_clkout

Arloġġ tal-qalba tal-output TX għall-interface PCS tad-dwana TX, TX MAC u loġika tal-utent fil

id-datapath TX.

Dan l-arloġġ huwa ġġenerat mill-blokk PCS tad-dwana.

rx_core_clkout

Arloġġ tal-qalba tal-ħruġ RX għall-interface PCS tad-dwana RX, RX deskew FIFO, RX MAC

u loġika tal-utent fid-datapath RX.

Dan l-arloġġ huwa ġġenerat mill-blokk PCS tad-dwana.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Arloġġ ta' referenza tat-Transceiver tad-dħul.

Meta t-tip ta 'transceiver ikun issettjat għal FGT, qabbad dan l-arloġġ mas-sinjal tal-ħruġ (out_refclk_fgt_0) tal-F-Tile Reference and System PLL Clocks Intel FPGA IP. Meta t-tip ta 'transceiver ikun issettjat għal FHT, qabbad

dan l-arloġġ għas-sinjal tal-ħruġ (out_fht_cmmpll_clk_0) tal-F-Tile Reference and System PLL Clocks Intel FPGA IP.

Irreferi għal Parametri għal firxa ta' frekwenza appoġġjata.

Input Arloġġ tad-dħul għall-interface ta 'konfigurazzjoni mill-ġdid tat-transceiver.

Il-frekwenza tal-arloġġ hija 100 sa 162 MHz.

Qabbad dan is-sinjal ta 'l-arloġġ tad-dħul ma' ċirkwiti ta 'arloġġ esterni jew oxxillaturi.

Input Arloġġ tad-dħul għall-interface ta 'konfigurazzjoni mill-ġdid tat-transceiver.

Il-frekwenza tal-arloġġ hija 100 sa 162 MHz.

Qabbad dan is-sinjal ta 'l-arloġġ tad-dħul ma' ċirkwiti ta 'arloġġ esterni jew oxxillaturi.

out_systempll_clk_ 1

Input

Arloġġ tas-sistema PLL.
Qabbad dan l-arloġġ mas-sinjal tal-ħruġ (out_systempll_clk_0) tal-F-Tile Reference and System PLL Clocks Intel FPGA IP.

Parametri ta' Informazzjoni Relatati f'paġna 42

6.2. Irrisettja Sinjali

Tabella 20. Irrisettja Sinjali

Isem

Direzzjoni tal-Wsagħa

tx_core_rst_n

Input

Dominju tal-Arloġġ Asinkronu

rx_core_rst_n

Input

Asinkronu

tx_pcs_fec_phy_reset_n 1

Input

Asinkronu

Deskrizzjoni

Sinjal ta 'reset attiv-baxx. Irrisettja l-F-Tile Serial Lite IV TX MAC.

Sinjal ta 'reset attiv-baxx. Irrisettja l-F-Tile Serial Lite IV RX MAC.

Sinjal ta 'reset attiv-baxx.

kompla...

ISO 9001: 2015 Reġistrat

6. F-Tile Serial Lite IV Intel FPGA IP Interface Sinjali 683074 | 2022.04.28

Isem

Wisa' Direzzjoni ta' l-Arloġġ

Deskrizzjoni

Irrisettja l-PCS tad-dwana F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Input

Asinkronu

Sinjal ta 'reset attiv-baxx. Irrisettja l-PCS personalizzati F-Tile Serial Lite IV RX.

reconfig_reset

Input

reconfig_clk Sinjal ta' reset attiv-għoli.

Jissettja mill-ġdid il-blokka tar-rikonfigurazzjoni ta' l-interface mappjata bil-memorja ta' Avalon.

reconfig_sl_reset

Input reconfig_sl_clk Sinjal ta' reset attiv-għoli.

Jissettja mill-ġdid il-blokka tar-rikonfigurazzjoni ta' l-interface mappjata bil-memorja ta' Avalon.

6.3. Sinjali MAC

Tabella 21.

Sinjali TX MAC
F'din it-tabella, N jirrappreżenta n-numru ta' korsiji stabbiliti fl-editur tal-parametri IP.

Isem

Wisa'

Dominju tal-Arloġġ tad-Direzzjoni

Deskrizzjoni

tx_avs_ready

Output tx_core_clkout Avalon streaming sinjal.

Meta affermat, jindika li t-TX MAC huwa lest li jaċċetta data.

tx_avs_data

· (64*N)*2 (mod PAM4)
· 64*N (modalità NRZ)

Input

tx_core_clkout Avalon streaming sinjal. Dejta TX.

tx_avs_channel

Daħħal tx_core_clkout Avalon streaming sinjal.

In-numru tal-kanal għad-dejta li qed tiġi trasferita fuq iċ-ċiklu attwali.

Dan is-sinjal mhuwiex disponibbli fil-modalità Bażika.

tx_avs_valid

Daħħal tx_core_clkout Avalon streaming sinjal.

Meta affermat, jindika li s-sinjal tad-dejta TX huwa validu.

tx_avs_startofpacket

Daħħal tx_core_clkout Avalon streaming sinjal.

Meta affermat, jindika l-bidu ta 'pakkett ta' data TX.

Asserixxi għal ċiklu ta' arloġġ wieħed biss għal kull pakkett.

Dan is-sinjal mhuwiex disponibbli fil-modalità Bażika.

tx_avs_endofpacket

Daħħal tx_core_clkout Avalon streaming sinjal.

Meta affermat, jindika t-tmiem ta 'pakkett ta' data TX.

Asserixxi għal ċiklu ta' arloġġ wieħed biss għal kull pakkett.

Dan is-sinjal mhuwiex disponibbli fil-modalità Bażika.

tx_avs_vojta

Daħħal tx_core_clkout Avalon streaming sinjal.

Jindika n-numru ta' kliem mhux validi fil-fqigħ finali tad-dejta TX.

Dan is-sinjal mhuwiex disponibbli fil-modalità Bażika.

tx_num_valid_bytes_eob

Input

tx_core_clkout

Jindika n-numru ta' bytes validi fl-aħħar kelma tal-fqigħ finali. Dan is-sinjal mhuwiex disponibbli fil-modalità Bażika.
kompla...

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface Sinjali 683074 | 2022.04.28

Isem tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Wisa' 1
1 1
N 5

Dominju tal-Arloġġ tad-Direzzjoni

Deskrizzjoni

Input

tx_core_clkout

Meta jiġi affermat, dan is-sinjal jibda ċiklu ta 'informazzjoni definit mill-utent.
Asserixxi dan is-sinjal fl-istess ċiklu tal-arloġġ bħall-affermazzjoni tx_startofpacket.
Dan is-sinjal mhuwiex disponibbli fil-modalità Bażika.

Output tx_core_clkout Meta jiġi affermat, jindika li l-link tad-dejta TX hija lesta għat-trażmissjoni tad-dejta.

Output

tx_core_clkout

Meta jiġi affermat, dan is-sinjal jibda l-allinjament mill-ġdid tal-korsiji.
Asserixxi dan is-sinjal għal ċiklu ta 'arloġġ wieħed biex iqanqal il-MAC biex jibgħat ALIGN CW.

Input

tx_core_clkout Meta jiġi affermat, il-MAC jinjetta żball CRC32 għal korsiji magħżula.

Output tx_core_clkout Mhux użat.

Id-dijagramma taż-żmien li ġejja turi example ta' trasmissjonijiet ta' data TX ta' 10 kelmiet mil-loġika tal-utent fuq 10 korsiji serjali TX.

Figura 28.

Dijagramma tal-Ħin tat-Trażmissjoni tad-Data TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

Korsija 0

…………

STRT 0 10

N-10 TMIEM STRT 0

Korsija 1

…………

STRT 1 11

N-9 TMIEM STRT 1

N-10 TMIEM IDLE IDLE N-9 TMIEM IDLE IDLE

Korsija 9

…………

STRT 9 19

N-1 TMIEM STRT 9

N-1 TMIEM IDLE IDLE

Tabella 22.

Sinjali RX MAC
F'din it-tabella, N jirrappreżenta n-numru ta' korsiji stabbiliti fl-editur tal-parametri IP.

Isem

Wisa'

Dominju tal-Arloġġ tad-Direzzjoni

Deskrizzjoni

rx_avs_ready

Daħħal rx_core_clkout Avalon streaming sinjal.

Meta affermat, jindika li l-loġika tal-utent hija lesta li taċċetta data.

rx_avs_data

(64*N)*2 (mod PAM4)
64*N (modalità NRZ)

Output

rx_core_clkout Avalon streaming sinjal. Dejta RX.

rx_avs_channel

Output rx_core_clkout Avalon streaming sinjal.

In-numru tal-kanal għad-data tkun

riċevuti fiċ-ċiklu attwali.

Dan is-sinjal mhuwiex disponibbli fil-modalità Bażika.

rx_avs_valid

Output rx_core_clkout Avalon streaming sinjal.

kompla...

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 46

Ibgħat Feedback

6. F-Tile Serial Lite IV Intel FPGA IP Interface Sinjali 683074 | 2022.04.28

Isem

Wisa'

Dominju tal-Arloġġ tad-Direzzjoni

Deskrizzjoni

Meta affermat, jindika li s-sinjal tad-dejta RX huwa validu.

rx_avs_startofpacket

Output rx_core_clkout Avalon streaming sinjal.

Meta affermat, jindika l-bidu ta 'pakkett ta' data RX.

Asserixxi għal ċiklu ta' arloġġ wieħed biss għal kull pakkett.

Dan is-sinjal mhuwiex disponibbli fil-modalità Bażika.

rx_avs_endofpacket

Output rx_core_clkout Avalon streaming sinjal.

Meta affermat, jindika t-tmiem ta 'pakkett ta' data RX.

Asserixxi għal ċiklu ta' arloġġ wieħed biss għal kull pakkett.

Dan is-sinjal mhuwiex disponibbli fil-modalità Bażika.

rx_avs_empty

Output rx_core_clkout Avalon streaming sinjal.

Jindika n-numru ta' kliem mhux validi fil-fqigħ finali tad-dejta RX.

Dan is-sinjal mhuwiex disponibbli fil-modalità Bażika.

rx_num_valid_bytes_eob

Output

rx_core_clkout Tindika n-numru ta' bytes validi fl-aħħar kelma tat-tifqigħ finali.
Dan is-sinjal mhuwiex disponibbli fil-modalità Bażika.

rx_is_usr_cmd

Output rx_core_clkout Meta jiġi affermat, dan is-sinjal jibda utent-

ċiklu ta' informazzjoni definit.

Asserixxi dan is-sinjal fl-istess ċiklu tal-arloġġ bħall-affermazzjoni tx_startofpacket.

Dan is-sinjal mhuwiex disponibbli fil-modalità Bażika.

rx_link_up

Output rx_core_clkout Meta affermat, jindika l-link tad-dejta RX

hija lesta għar-riċeviment tad-data.

rx_link_reinit

Input rx_core_clkout Meta jiġi affermat, dan is-sinjal jibda korsiji

allinjament mill-ġdid.

Jekk tiddiżattiva Ippermetti l-Allinjament Awtomatiku, asserixxi dan is-sinjal għal ċiklu ta' arloġġ wieħed biex tiskatta l-MAC biex jerġa' jallinja l-korsiji. Jekk tiġi ssettjata l-Enable Auto Alignment, il-MAC jerġa' jallinja l-korsiji awtomatikament.

Tasserixxix dan is-sinjal meta Attiva l-Allinjament Awtomatiku tkun issettjata.

rx_error

(N*2*2)+3 (mod PAM4)
(N*2)*3 (modalità NRZ)

Output

rx_core_clkout

Meta affermat, jindika li jseħħu kundizzjonijiet ta' żball fid-datapath RX.
· [(N*2+2):N+3] = Tindika żball tal-PCS għal korsija speċifika.
· [N+2] = Tindika żball ta' allinjament. Inizjalizza mill-ġdid l-allinjament tal-karreġġjata jekk dan il-bit jiġi affermat.
· [N+1]= Tindika li d-dejta tintbagħat lill-loġika tal-utent meta l-loġika tal-utent ma tkunx lesta.
· [N] = Tindika telf ta' allinjament.
· [(N-1):0] = Tindika li d-dejta fiha żball CRC.

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface Sinjali 683074 | 2022.04.28

6.4. Sinjali ta' Rikonfigurazzjoni tat-Transceiver

Tabella 23.

Sinjali ta' Rikonfigurazzjoni tal-PCS
F'din it-tabella, N jirrappreżenta n-numru ta' korsiji stabbiliti fl-editur tal-parametri IP.

Isem

Wisa'

Dominju tal-Arloġġ tad-Direzzjoni

Deskrizzjoni

reconfig_sl_read

Input reconfig_sl_ PCS rekonfigurazzjoni aqra kmand

clk

sinjali.

reconfig_sl_write

Input reconfig_sl_ PCS rikonfigurazzjoni ikteb

clk

sinjali tal-kmand.

reconfig_sl_address

14-il bit + clogb2N

Input

reconfig_sl_ clk

Jispeċifika l-indirizz ta' l-interface ta' l-immappjar tal-memorja ta' Avalon tar-rikonfigurazzjoni tal-PCS f'korsija magħżula.
Kull korsija għandha 14-il bit u l-bits ta 'fuq jirreferu għall-offset tal-karreġġjata.
Example, għal disinn NRZ/PAM4 b'4 korsiji, b'reconfig_sl_address[13:0] li jirreferi għall-valur tal-indirizz:
· reconfig_sl_address[15:1 4] issettjat għal 00 = indirizz għal korsija 0.
· reconfig_sl_address[15:1 4] issettjat għal 01 = indirizz għal korsija 1.
· reconfig_sl_address[15:1 4] issettjat għal 10 = indirizz għal korsija 2.
· reconfig_sl_address[15:1 4] issettjat għal 11 = indirizz għal korsija 3.

reconfig_sl_readdata

Output reconfig_sl_ Jispeċifika d-dejta tar-rikonfigurazzjoni tal-PCS

clk

li jinqara minn ċiklu lest fi a

korsija magħżula.

reconfig_sl_waitrequest

Output reconfig_sl_ Jirrappreżenta rikonfigurazzjoni tal-PCS

clk

Interfaċċja mmappjata bil-memorja Avalon

sinjal ta' waqfien f'korsija magħżula.

reconfig_sl_writedata

Input reconfig_sl_ Jispeċifika d-dejta tar-rikonfigurazzjoni tal-PCS

clk

li jinkiteb fuq ċiklu ta’ kitba f’a

korsija magħżula.

reconfig_sl_readdata_vali

Output

reconfig_sl_ Jispeċifika r-rikonfigurazzjoni tal-PCS

clk

data riċevuta hija valida fi magħżula

korsija.

Tabella 24.

Sinjali ta' Rikonfigurazzjoni tal-IP iebes F-Tile
F'din it-tabella, N jirrappreżenta n-numru ta' korsiji stabbiliti fl-editur tal-parametri IP.

Isem

Wisa'

Dominju tal-Arloġġ tad-Direzzjoni

Deskrizzjoni

reconfig_read

Input reconfig_clk Rikonfigurazzjoni PMA aqra

sinjali tal-kmand.

reconfig_write

Daħħal reconfig_clk ikteb il-konfigurazzjoni mill-ġdid tal-PMA

sinjali tal-kmand.

reconfig_address

18-il bit + clog2bN

Input

reconfig_clk

Jispeċifika l-indirizz tal-interface tal-memorja tal-PMA Avalon f'korsija magħżula.
kompla...

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 48

Ibgħat Feedback

6. F-Tile Serial Lite IV Intel FPGA IP Interface Sinjali 683074 | 2022.04.28

Isem
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Wisa'
32 1 32 1

Dominju tal-Arloġġ tad-Direzzjoni

Deskrizzjoni

Fiż-żewġ modi PAM4 u NRZ, kull korsija għandha 18-il bit u l-bits ta 'fuq li jifdal jirreferu għall-offset tal-karreġġjata.
Example, għal disinn b'4 korsiji:
· reconfig_address[19:18] issettjat għal 00 = indirizz għal korsija 0.
· reconfig_address[19:18] issettjat għal 01 = indirizz għal korsija 1.
· reconfig_address[19:18] issettjat għal 10 = indirizz għal korsija 2.
· reconfig_address[19:18] issettjat għal 11 = indirizz għal korsija 3.

Output

reconfig_clk Jispeċifika d-dejta tal-PMA li għandha tinqara b'ċiklu lest f'korsija magħżula.

Output

reconfig_clk Jirrappreżenta sinjal ta' waqfien tal-interface mapped tal-memorja tal-PMA Avalon f'korsija magħżula.

Input

reconfig_clk Jispeċifika d-dejta tal-PMA li għandha tinkiteb fuq ċiklu ta' kitba f'korsija magħżula.

Output

reconfig_clk Jispeċifika li d-data riċevuta ta' rikonfigurazzjoni PMA hija valida f'korsija magħżula.

6.5. Sinjali PMA

Tabella 25.

Sinjali PMA
F'din it-tabella, N jirrappreżenta n-numru ta' korsiji stabbiliti fl-editur tal-parametri IP.

Isem

Wisa'

Dominju tal-Arloġġ tad-Direzzjoni

Deskrizzjoni

phy_tx_lanes_stable

N*2 (mod PAM4)
N (modalità NRZ)

Output

Asynchronous Meta affermat, jindika TX datapath hija lesta biex tibgħat data.

tx_pll_locked

N*2 (mod PAM4)
N (modalità NRZ)

Output

Asinkronu Meta affermat, jindika li t-TX PLL kiseb status ta' lock.

phy_ehip_ready

N*2 (mod PAM4)
N (modalità NRZ)

Output

Asinkronu

Meta affermat, jindika li l-PCS tad-dwana lesta l-inizjalizzazzjoni interna u lesta għat-trażmissjoni.
Dan is-sinjal jasserixxi wara tx_pcs_fec_phy_reset_n u tx_pcs_fec_phy_reset_nare deasserted.

tx_serial_data

Output TX serial clock TX serial pins.

rx_serial_data

Input RX serial clock RX serial pins.

phy_rx_block_lock

N*2 (mod PAM4)
N (modalità NRZ)

Output

Asinkronu Meta affermat, jindika li l-allinjament tal-blokk 66b tlesta għall-korsiji.

rx_cdr_lock

N*2 (mod PAM4)

Output

Asinkronu

Meta affermat, jindika li l-arloġġi rkuprati huma msakkra għad-data.
kompla...

Ibgħat Feedback

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface Sinjali 683074 | 2022.04.28

Isem phy_rx_pcs_ready phy_rx_hi_ber

Wisa'

Dominju tal-Arloġġ tad-Direzzjoni

Deskrizzjoni

N (modalità NRZ)

N*2 (mod PAM4)
N (modalità NRZ)

Output

Asinkronu

Meta affermat, jindika li l-korsiji RX tal-kanal Ethernet korrispondenti huma allinjati bis-sħiħ u lesti biex jirċievu data.

N*2 (mod PAM4)
N (modalità NRZ)

Output

Asinkronu

Meta affermat, jindika li l-RX PCS tal-kanal Ethernet korrispondenti jinsab fi stat HI BER.

F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP 50

Ibgħat Feedback

683074 | 2022.04.28 Ibgħat Feedback

7. Iddisinjar b'F-Tile Serial Lite IV Intel FPGA IP

7.1. Irrisettja Linji Gwida
Segwi dawn il-linji gwida ta' reset biex timplimenta r-reset fil-livell tas-sistema tiegħek.
· Orbot is-sinjali tx_pcs_fec_phy_reset_n u rx_pcs_fec_phy_reset_n flimkien fuq il-livell tas-sistema sabiex tirrisettja t-TX u RX PCS simultanjament.
· Jasserixxu tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, u reconfig_reset sinjali fl-istess ħin. Irreferi għal Irrisettja u Inizjalizzazzjoni tal-Link għal aktar informazzjoni dwar is-sekwenzi ta' reset u inizjalizzazzjoni tal-IP.
· Żomm tx_pcs_fec_phy_reset_n, u rx_pcs_fec_phy_reset_n sinjali baxxi, u reconfig_reset sinjal għoli u stenna għal tx_reset_ack u rx_reset_ack biex reset sew l-IP iebes F-tile u l-blokki ta 'konfigurazzjoni mill-ġdid.
· Biex tikseb konnessjoni mgħaġġla bejn l-apparati FPGA, reset l-IPs FPGA Intel F-Tile Serial Lite IV konnessi fl-istess ħin. Irreferi għal F-Tile Serial Lite IV Intel FPGA IP Design Example Gwida għall-Utent għal informazzjoni dwar il-monitoraġġ tal-link IP TX u RX billi tuża l-għodda.
Informazzjoni Relatata
· Irrisettja u Inizjalizzazzjoni Link f'paġna 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Gwida għall-Utent

7.2. Linji Gwida dwar l-Immaniġġjar ta' Żbalji

It-tabella li ġejja telenka l-linji gwida għall-immaniġġjar tal-iżbalji għal kundizzjonijiet ta’ żball li jistgħu jseħħu bid-disinn F-Tile Serial Lite IV Intel FPGA IP.

Tabella 26. Kundizzjoni ta' Żball u Linji Gwida għall-Immaniġġjar

Kundizzjoni ta' Żball
Korsija waħda jew aktar ma jistgħux jistabbilixxu komunikazzjoni wara perjodu ta' żmien partikolari.

Linji gwida
Implimenta sistema ta' time-out biex tirrisettja l-link fil-livell tal-applikazzjoni.

Korsija titlef il-komunikazzjoni wara li tiġi stabbilita komunikazzjoni.
Korsija titlef il-komunikazzjoni waqt il-proċess ta' deskew.

Dan jista' jiġri wara jew matul il-fażijiet tat-trasferiment tad-dejta. Implimenta skoperta ta 'telf ta' link fil-livell ta 'applikazzjoni u reset il-link.
Implimenta proċess ta' bidu mill-ġdid tal-link għall-karreġġjata żbaljata. Trid tiżgura li r-routing tal-bord ma jaqbiżx 320 UI.

Telf tal-allinjament tal-karreġġjata wara li l-korsiji kollha jkunu ġew allinjati.

Dan jista' jiġri wara jew matul il-fażijiet tat-trasferiment tad-dejta. Implimenta skoperta tat-telf tal-allinjament tal-karreġġjata fil-livell tal-applikazzjoni biex terġa 'tibda l-proċess tal-allinjament tal-karreġġjata.

ISO 9001: 2015 Reġistrat

683074 | 2022.04.28 Ibgħat Feedback

8. F-Tile Serial Lite IV Arkivji tal-Gwida tal-Utent Intel FPGA IP

Il-verżjonijiet tal-IP huma l-istess bħall-verżjonijiet tas-softwer Intel Quartus Prime Design Suite sa v19.1. Mill-verżjoni tas-software Intel Quartus Prime Design Suite 19.2 jew aktar tard, il-qalba tal-IP għandhom skema ġdida ta 'verżjoni IP.

Jekk verżjoni tal-qalba tal-IP mhix elenkata, tapplika l-gwida tal-utent għall-verżjoni tal-qalba tal-IP preċedenti.

Verżjoni Intel Quartus Prime
21.3

IP Core Verżjoni 3.0.0

Gwida għall-Utent F-Tile Serial Lite IV Gwida għall-Utent Intel® FPGA IP

ISO 9001: 2015 Reġistrat

683074 | 2022.04.28 Ibgħat Feedback

9. Storja ta 'Reviżjoni tad-Dokument għall-Gwida tal-Utent tal-IP Intel FPGA tal-F-Tile Serial Lite IV

Verżjoni tad-Dokument 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Verżjoni Intel Quartus Prime
22.1
21.3 21.3 21.2

Verżjoni IP 5.0.0
3.0.0 3.0.0 2.0.0

Bidliet
· Tabella Aġġornata: F-Tile Serial Lite IV Intel FPGA IP Karatteristiċi — Deskrizzjoni Aġġornata tat-Trasferiment tad-Data b'appoġġ addizzjonali tar-rata tat-transceiver FHT: 58G NRZ, 58G PAM4, u 116G PAM4
· Tabella Aġġornata: F-Tile Serial Lite IV Intel FPGA IP Parametru Deskrizzjoni — Miżjud parametru ġdid · Frekwenza tal-arloġġ ta’ referenza tas-Sistema PLL · Jippermettu l-endpoint tad-debug — Aġġorna l-Valuri għar-rata tad-dejta PMA — Aġġornata l-ismijiet tal-parametri biex jaqblu mal-GUI
· Aġġornat id-deskrizzjoni għat-trasferiment tad-dejta fit-Tabella: F-Tile Serial Lite IV Intel FPGA IP Features.
· Isem tabella isem ġdid IP għal F-Tile Serial Lite IV Intel FPGA IP Parametru Deskrizzjoni fit-taqsima Parametri għaċ-ċarezza.
· Tabella Aġġornata: Parametri IP: — Miżjud parametru ġdid–RSFEC attivat fuq l-IP l-oħra Serial Lite IV Simplex imqiegħed fl-istess kanal(i) FGT. — Aġġorna l-valuri default għall-frekwenza tal-arloġġ ta' referenza tat-Transceiver.
Rilaxx inizjali.

ISO 9001: 2015 Reġistrat

Dokumenti / Riżorsi

	intel F Tile Serial Lite IV Intel FPGA IP [pdfGwida għall-Utent F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdfGwida għall-Utent F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

Referenzi

Manwal għall-Utent

F Tile Serial Lite IV Intel FPGA IP

Dokumenti / Riżorsi

Referenzi

Ħalli kumment

Ikkanċella tweġiba