UG0644 DDR AXI Arbiter
Maklumat Produk
Arbiter DDR AXI ialah komponen perkakasan yang menyediakan a
Antara muka induk AXI 64-bit kepada pengawal pada cip DDR-SDRAM.
Ia biasanya digunakan dalam aplikasi video untuk penimbalan dan
pemprosesan data piksel video. Manual pengguna produk menyediakan
maklumat terperinci dan arahan mengenai pelaksanaan perkakasan,
simulasi, dan penggunaan sumber.
Pelaksanaan Perkakasan
Arbiter DDR AXI direka untuk antara muka dengan DDR-SDRAM
pengawal pada cip. Ia menyediakan antara muka induk AXI 64-bit
yang membolehkan pemprosesan cepat data piksel video. Pengguna produk
manual menyediakan penerangan reka bentuk terperinci DDR AXI
Arbiter dan pelaksanaan perkakasannya.
Simulasi
Manual pengguna produk menyediakan arahan untuk mensimulasikan
Arbiter DDR AXI menggunakan alat MSS SmartDesign dan Testbench. Ini
alatan membolehkan pengguna untuk mengesahkan ketepatan reka bentuk dan
memastikan komponen perkakasan berfungsi dengan baik.
Penggunaan Sumber
Arbiter DDR AXI menggunakan sumber sistem seperti logik
sel, blok memori dan sumber penghalaan. Pengguna produk
manual menyediakan laporan penggunaan sumber terperinci yang
menggariskan keperluan sumber Arbiter DDR AXI. ini
maklumat boleh digunakan untuk memastikan komponen perkakasan boleh
dilaksanakan dalam sumber sistem yang ada.
Arahan Penggunaan Produk
Arahan berikut memberikan panduan tentang cara menggunakan
Penimbangtara DDR AXI:
Langkah 1: Pelaksanaan Perkakasan
Laksanakan komponen perkakasan DDR AXI Arbiter untuk antara muka
dengan pengawal pada cip DDR-SDRAM. Ikut reka bentuk
penerangan disediakan dalam manual pengguna produk untuk memastikan betul
pelaksanaan komponen perkakasan.
Langkah 2: Simulasi
Simulasikan reka bentuk Arbiter DDR AXI menggunakan MSS SmartDesign dan
Alat Testbench. Ikut arahan yang diberikan dalam produk
manual pengguna untuk mengesahkan ketepatan reka bentuk dan memastikan
berfungsi dengan betul komponen perkakasan.
Langkah 3: Penggunaan Sumber
Review laporan penggunaan sumber yang disediakan dalam produk
manual pengguna untuk menentukan keperluan sumber DDR AXI
Arbiter. Pastikan komponen perkakasan dapat dilaksanakan
dalam sumber sistem yang ada.
Dengan mengikut arahan ini, anda boleh menggunakan DDR dengan berkesan
Komponen perkakasan AXI Arbiter untuk penimbal data piksel video dan
pemprosesan dalam aplikasi video.
Panduan Pengguna UG0644
Penimbangtara DDR AXI
Februari 2018
Penimbangtara DDR AXI
kandungan
1 Sejarah Semakan ……………………………………………………………………………………………………………………….. 1
1.1 Semakan 5.0 ………………………………………………………………………………………………………………………. 1 1.2 Semakan 4.0 ………………………………………………………………………………………………………………………. 1 1.3 Semakan 3.0 ………………………………………………………………………………………………………………………. 1 1.4 Semakan 2.0 ………………………………………………………………………………………………………………………. 1 1.5 Semakan 1.0 ………………………………………………………………………………………………………………………. 1
2 Pengenalan ……………………………………………………………………………………………………………………….. 2 3 Perkakasan Perlaksanaan ………………………………………………………………………………………………… 3
3.1 Penerangan Reka Bentuk …………………………………………………………………………………………………………… 3 3.2 Input dan Output …………………………………………………………………………………………………………….. 5 3.3 Parameter Konfigurasi ……… ………………………………………………………………………………………. 13 3.4 Rajah Masa ………………………………………………………………………………………………………………………. 14 3.5 Meja Ujian ……………………………………………………………………………………………………………………….. 16
3.5.1 Mensimulasikan MSS SmartDesign ……………………………………………………………………………………………………………. 25 3.5.2 Simulasi Meja Ujian ……………………………………………………………………………………………………………. 30 3.6 Penggunaan Sumber ……………………………………………………………………………………………………………………….. 31
UG0644 Panduan Pengguna Semakan 5.0
Penimbangtara DDR AXI
1
Sejarah Semakan
Sejarah semakan menerangkan perubahan yang telah dilaksanakan dalam dokumen. Perubahan disenaraikan mengikut semakan, bermula dengan penerbitan terkini.
1.1
Semakan 5.0
Dalam semakan 5.0 dokumen ini, bahagian Penggunaan Sumber dan Laporan Penggunaan Sumber
telah dikemas kini. Untuk maklumat lanjut, lihat Penggunaan Sumber (lihat halaman 31).
1.2
Semakan 4.0
Berikut ialah ringkasan perubahan dalam semakan 4.0 dokumen ini.
Menambahkan parameter konfigurasi testbench dalam jadual. Untuk maklumat lanjut, lihat Parameter Konfigurasi (lihat halaman 16).. Maklumat tambahan untuk mensimulasikan teras menggunakan testbench. Untuk maklumat lanjut, lihat Testbench (lihat halaman 16). Mengemas kini Nilai Penggunaan Sumber untuk DDR AXI Arbiter dalam jadual. Untuk maklumat lanjut, lihat Penggunaan Sumber (lihat halaman 31).
1.3
Semakan 3.0
Berikut ialah ringkasan perubahan dalam semakan 3.0 dokumen ini.
Menambah maklumat 8-bit untuk menulis saluran 1 dan 2. Untuk maklumat lanjut, lihat Penerangan Reka Bentuk (lihat halaman 3). Bahagian Testbench yang dikemas kini. Untuk maklumat lanjut, lihat Testbench (lihat halaman 16).
1.4
Semakan 2.0
Dalam semakan 2.0 dokumen ini, angka dan jadual dalam telah dikemas kini dalam bahagian Testbench.
Untuk maklumat lanjut, lihat Testbench (lihat halaman 16).
1.5
Semakan 1.0
Semakan 1.0 ialah penerbitan pertama dokumen ini
UG0644 Panduan Pengguna Semakan 5.0
1
Penimbangtara DDR AXI
2
pengenalan
Kenangan adalah sebahagian daripada mana-mana aplikasi video dan grafik biasa. Ia digunakan untuk menimbal data piksel video. Satu penimbalan biasa example ialah penimbal bingkai paparan di mana data piksel video lengkap untuk bingkai ditimbal dalam ingatan.
Kadar data dwi (DDR)-DRAM segerak (SDRAM) ialah salah satu kenangan yang biasa digunakan dalam aplikasi video untuk penimbalan. SDRAM digunakan kerana kelajuannya yang diperlukan untuk pemprosesan pantas dalam sistem video.
Gambar berikut menunjukkan bekasampsatu rajah peringkat sistem antara muka memori DDR-SDRAM dengan aplikasi video.
Rajah 1 · Antaramuka Memori DDR-SDRAM
Dalam Microsemi SmartFusion®2 System-on-Chip (SoC), terdapat dua pengawal DDR on-chip dengan antara muka boleh diperluas lanjutan (AXI) 64-bit dan antara muka hamba bas berprestasi tinggi (AHB) termaju 32-bit ke arah medan boleh diprogramkan. fabrik tatasusunan gerbang (FPGA). Antara muka induk AXI atau AHB diperlukan untuk membaca dan menulis memori DDR-SDRAM yang disambungkan kepada pengawal DDR pada cip.
UG0644 Panduan Pengguna Semakan 5.0
2
Penimbangtara DDR AXI
3
Pelaksanaan Perkakasan
3.1
Penerangan Reka Bentuk
Arbiter DDR AXI menyediakan antara muka induk AXI 64-bit kepada pengawal pada cip DDR-SDRAM
Peranti SmartFusion2. Arbiter DDR AXI mempunyai empat saluran baca dan dua saluran tulis ke arah
logik pengguna. Blok menimbang tara antara empat saluran baca untuk menyediakan akses kepada bacaan AXI
saluran secara round-robin. Selagi permintaan baca master saluran 1 adalah tinggi, AXI
saluran baca diperuntukkan kepadanya. Baca saluran 1 mempunyai lebar data output tetap 24-bit. Baca saluran 2, 3,
dan 4 boleh dikonfigurasikan sebagai lebar keluaran data 8-bit, 24-bit atau 32-bit. Ini dipilih oleh global
parameter konfigurasi.
Blok itu juga menimbang tara antara dua saluran tulis untuk menyediakan akses kepada saluran tulis AXI secara round-robin. Kedua-dua saluran tulis mempunyai keutamaan yang sama. Tulis saluran 1 dan 2 boleh dikonfigurasikan sebagai lebar data input 8-bit, 24-bit atau 32-bit.
UG0644 Panduan Pengguna Semakan 5.0
3
Penimbangtara DDR AXI
Rajah berikut menunjukkan rajah pin-keluar peringkat atas bagi Arbiter AXI DDR. Rajah 2 · Rajah Blok Aras Atas Blok Penimbangtara DDR AXI
UG0644 Panduan Pengguna Semakan 5.0
4
Penimbangtara DDR AXI
Rajah berikut menunjukkan rajah blok peringkat atas sistem dengan blok Arbiter DDR AXI yang dialihkan ke dalam peranti SmartFusion2. Rajah 3 · Gambarajah Blok Tahap Sistem DDR AXI Arbiter pada Peranti SmartFusion2
3.2
Input dan Output
Jadual berikut menyenaraikan port input dan output Arbiter DDR AXI.
Jadual 1 · Port Input dan Output Arbiter DDR AXI
Nama Isyarat RESET_N_I
Input Arah
Lebar
SYS_CLOCK_I BUFF_READ_CLOCK_I
Input Input
rd_req_1_i rd_ack_o
Keluaran Input
rd_done_1_o start_read_addr_1_i
Input Hasil
bait_untuk_baca_1_i
Input
video_rdata_1_o
Keluaran
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Penerangan
Isyarat tetapan semula tak segerak rendah yang aktif untuk mereka bentuk
Jam sistem
Jam baca penimbal dalaman saluran tulis, mestilah dua kali ganda kekerapan SYS_CLOCK_I
Baca permintaan daripada Guru 1
Pengakuan penimbang tara untuk membaca permintaan daripada Master 1
Baca selesai hingga Master 1
Alamat DDR dari mana pembacaan perlu dimulakan untuk saluran bacaan 1
Bait untuk dibaca daripada saluran baca 1
Output data video daripada saluran baca 1
UG0644 Panduan Pengguna Semakan 5.0
5
Penimbangtara DDR AXI
Nama Isyarat rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bait_untuk_baca_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bait_untuk_baca_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bait_untuk_baca_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bait_untuk_menulis_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Output Arah Input Output
Input Hasil
Input
Keluaran
Output Input Output
Input Hasil
Input
Keluaran
Output Input Output
Input Hasil
Input
Keluaran
Output Input Output
Input Hasil
Input
Input
Input Input
Lebar
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_AWIDTH_CHANNEL_3):3] [(g_RD_AWIDTH_CHANNEL RD_CHANNEL1_VIDEO_DATA_WIDTH0 ):3] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_AWIDTH + 0) – 4 : 3] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH0):4] [(g_AXI_AWIDTH-1):0_AX] [(g_BUFF_WRIDTH-1):0_AX] ] [(g_WR_CHANNEL1_VIDEO_DATA_WIDTH3):1]
Perihalan Baca data yang sah dari saluran baca 1 Permintaan baca daripada Master 2 Pengakuan Arbiter untuk membaca permintaan daripada Master 2 Penyempurnaan bacaan kepada Master 2 alamat DDR dari mana pembacaan perlu dimulakan untuk membaca saluran 2 Byte untuk dibaca daripada saluran baca 2 Data video output daripada saluran baca 2 Baca data yang sah dari saluran baca 2 Baca permintaan daripada Master 3 Pengakuan arbiter untuk membaca permintaan daripada Master 3 Penyiapan bacaan ke alamat Master 3 DDR dari mana pembacaan harus dimulakan untuk membaca saluran 3 Bait untuk dibaca daripada dibaca saluran 3 Output data video daripada saluran baca 3 Baca data sah dari saluran baca 3 Permintaan baca daripada Master 4 Pengakuan arbiter untuk membaca permintaan daripada Master 4 Penyempurnaan bacaan kepada Master 4 alamat DDR dari mana pembacaan perlu dimulakan untuk membaca saluran 4 Bytes dibacakan daripada saluran baca 4 Output data video daripada saluran baca 4 Baca data sah daripada saluran baca 4 Tulis permintaan daripada Master 1 Pengakuan arbiter untuk menulis permintaan daripada Master 1 Penyelesaian tulis ke alamat Master 1 DDR yang perlu ditulis daripada saluran tulis 1 Bait untuk ditulis daripada saluran tulis 1 Data video Input untuk menulis saluran 1
Tulis data yang sah untuk menulis saluran 1 Tulis permintaan daripada Master 1
UG0644 Panduan Pengguna Semakan 5.0
6
Penimbangtara DDR AXI
Nama Isyarat wr_ack_2_o
Output Arah
wr_done_2_o start_write_addr_2_i
Input Hasil
bait_untuk_menulis_2_i
Input
video_wdata_2_i
Input
wdata_valid_2_i Isyarat AXI I/F Baca Alamat Saluran m_arid_o
Keluaran Input
m_araddr_o
Keluaran
m_arlen_o
Keluaran
m_arsize_o m_arburst_o
Output Output
m_arlock_o
Keluaran
m_arcache_o
Keluaran
m_arprot_o
Keluaran
Lebar
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Perihalan Pengakuan arbiter untuk menulis permintaan daripada Master 2 Penyiapan tulis ke alamat Master 2 DDR yang perlu ditulis daripada saluran tulis 2 Bait untuk ditulis daripada saluran tulis 2 Data video Input untuk menulis saluran 2
Tulis data yang sah untuk menulis saluran 2
Baca ID alamat. Pengenalan tag untuk kumpulan isyarat alamat baca.
Baca alamat. Menyediakan alamat awal transaksi pecah baca. Hanya alamat permulaan pecahan disediakan.
Panjang pecah. Menyediakan bilangan pemindahan yang tepat dalam semburan. Maklumat ini menentukan bilangan pemindahan data yang dikaitkan dengan alamat
Saiz pecah. Saiz setiap pemindahan dalam letusan
Jenis pecah. Ditambah dengan maklumat saiz, butiran cara alamat untuk setiap pemindahan dalam pecahan dikira.
Dibetulkan kepada 2'b01 à Pecah alamat tambahan
Jenis kunci. Menyediakan maklumat tambahan tentang ciri-ciri atom pemindahan.
Dibetulkan kepada 2'b00 à Akses Biasa
Jenis cache. Menyediakan maklumat tambahan tentang ciri-ciri pemindahan yang boleh disimpan dalam cache.
Ditetapkan kepada 4'b0000 à Tidak boleh cache dan tidak boleh buffer
Jenis perlindungan. Menyediakan maklumat unit perlindungan untuk transaksi.
Dibetulkan kepada 3'b000 à Biasa, akses data selamat
UG0644 Panduan Pengguna Semakan 5.0
7
Penimbangtara DDR AXI
Nama Isyarat m_arvalid_o
Output Arah
Lebar
m_sudah_i
Input
Baca Saluran Data
m_rid_i
Input
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Input Input
[(g_AXI_DWIDTH-1):0] [1:0]Input Input
m_ready_o
Keluaran
Tulis Saluran Alamat
m_wid_o
Keluaran
m_awaddr_o
Keluaran
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Panduan Pengguna Semakan 5.0
Keterangan Baca alamat sah.
Apabila HIGH, alamat baca dan maklumat kawalan adalah sah dan kekal tinggi sehingga isyarat mengakui alamat, m_arready, adalah tinggi.
`1′ = Maklumat alamat dan kawalan sah
`0′ = Maklumat alamat dan kawalan tidak sah. Baca alamat sedia. Hamba bersedia untuk menerima alamat dan isyarat kawalan yang berkaitan:
1 = hamba sedia
0 = budak belum bersedia.
Baca ID tag. ID tag daripada kumpulan data baca isyarat. Nilai m_rid dijana oleh Hamba dan mesti sepadan dengan nilai m_arid transaksi baca yang ia bertindak balas. Baca data. Baca respons.
Status pemindahan baca. Jawapan yang dibenarkan ialah OKAY, EXOKAY, SLVERR dan DECERR. Baca terakhir.
Pemindahan terakhir dalam letusan bacaan. Baca sah. Data baca yang diperlukan tersedia dan pemindahan baca boleh selesai:
1 = baca data tersedia
0 = membaca data tidak tersedia. Baca sedia. Master boleh menerima data baca dan maklumat respons:
1= tuan bersedia
0 = tuan belum bersedia.
Tulis ID alamat. Pengenalan tag untuk kumpulan isyarat alamat tulis. Tulis alamat. Menyediakan alamat pemindahan pertama dalam transaksi pecah tulis. Isyarat kawalan yang berkaitan digunakan untuk menentukan alamat pemindahan baki dalam letusan.
8
Penimbangtara DDR AXI
Nama Isyarat m_awlen_o
Output Arah
Lebar [3:0]
m_awsize_o
Keluaran
[2:0]m_awburst_o
Keluaran
[1:0]m_awlock_o
Keluaran
[1:0]m_awcache_o
Keluaran
[3:0]m_awprot_o
Keluaran
[2:0]m_awvalid_o
Keluaran
Penerangan
Panjang pecah. Menyediakan bilangan pemindahan yang tepat dalam semburan. Maklumat ini menentukan bilangan pemindahan data yang dikaitkan dengan alamat.
Saiz pecah. Saiz setiap pemindahan dalam letusan. Strob lorong bait menunjukkan dengan tepat lorong bait yang hendak dikemas kini.
Dibetulkan kepada 3'b011 à 8 bait setiap pemindahan data atau pemindahan 64-bit
Jenis pecah. Ditambah dengan maklumat saiz, butiran cara alamat untuk setiap pemindahan dalam pecahan dikira.
Dibetulkan kepada 2'b01 à Pecah alamat tambahan
Jenis kunci. Menyediakan maklumat tambahan tentang ciri-ciri atom pemindahan.
Dibetulkan kepada 2'b00 à Akses Biasa
Jenis cache. Menunjukkan atribut bufferable, cacheable, write-through, write-back, dan allocate urus niaga.
Ditetapkan kepada 4'b0000 à Tidak boleh cache dan tidak boleh buffer
Jenis perlindungan. Menunjukkan tahap perlindungan biasa, keistimewaan atau selamat bagi transaksi dan sama ada transaksi itu ialah akses data atau akses arahan.
Dibetulkan kepada 3'b000 à Biasa, akses data selamat
Tulis alamat yang sah. Menunjukkan bahawa alamat tulis dan kawalan yang sah
maklumat boleh didapati:
1 = alamat dan maklumat kawalan tersedia
0 = alamat dan maklumat kawalan tidak tersedia. Maklumat alamat dan kawalan kekal stabil sehingga isyarat mengakui alamat, m_awready, menjadi TINGGI.
UG0644 Panduan Pengguna Semakan 5.0
9
Penimbangtara DDR AXI
Nama Isyarat m_awready_i
Input Arah
Lebar
Tulis Saluran Data
m_wid_o
Keluaran
[3:0]m_wdata_o m_wstrb_o
Output Output
[(g_AXI_DWIDTH-1):0]Parameter AXI_DWDITH[7:0]
m_wlast_o m_wvalid_o
Output Output
m_wready_i
Input
Tulis Isyarat Saluran Respons
m_bid_i
Input
[3:0]m_bresp_i m_bvalid_i
Input
[1:0]Input
m_bready_o
Keluaran
Penerangan Tulis alamat sedia. Menunjukkan bahawa hamba bersedia untuk menerima alamat dan isyarat kawalan yang berkaitan:
1 = hamba sedia
0 = budak belum bersedia.
Tulis ID tag. ID tag daripada pemindahan data tulis. Nilai m_wid mesti sepadan dengan nilai m_wid bagi transaksi tulis. Tulis data
Tulis strob. Isyarat ini menunjukkan lorong bait yang perlu dikemas kini dalam ingatan. Terdapat satu strob tulis untuk setiap lapan bit bas data tulis Tulis terakhir. Pemindahan terakhir dalam letusan tulis. Tulis yang sah. Data tulis dan strob yang sah tersedia:
1 = tulis data dan strob tersedia
0 = tulis data dan strob tidak tersedia. Tulis siap. Hamba boleh menerima data tulis: 1 = hamba sedia
0 = budak belum bersedia.
ID respons. Pengenalan tag daripada jawapan tulis. Nilai m_bid mesti sepadan dengan nilai m_awid transaksi tulis yang mana hamba bertindak balas. Tulis jawapan. Status transaksi tulis. Jawapan yang dibenarkan ialah OKAY, EXOKAY, SLVERR dan DECERR. Tulis jawapan yang sah. Respons tulis yang sah tersedia:
1 = tulis respons tersedia
0 = tulis jawapan tidak tersedia. Respons sedia. Guru boleh menerima maklumat respons.
1 = sedia tuan
0 = tuan belum bersedia.
Rajah berikut menunjukkan gambarajah blok dalaman penimbang tara DDR AXI.
UG0644 Panduan Pengguna Semakan 5.0
10
Penimbangtara DDR AXI
Rajah berikut menunjukkan gambarajah blok dalaman penimbang tara DDR AXI. Rajah 4 · Rajah Blok Dalaman Penimbangtara DDR AXI
Setiap saluran baca akan dicetuskan apabila ia mendapat isyarat input tinggi pada input read_req_(x)_i. Kemudian ia
UG0644 Panduan Pengguna Semakan 5.0
11
Penimbangtara DDR AXI
Setiap saluran baca akan dicetuskan apabila ia mendapat isyarat input tinggi pada input read_req_(x)_i. Kemudian ia samples alamat AXI permulaan dan bait untuk membaca input yang merupakan input daripada induk luaran. Saluran mengiktiraf induk luaran dengan menogol read_ack_(x)_o. Saluran memproses input dan menjana transaksi AXI yang diperlukan untuk membaca data daripada DDR-SDRAM. Data yang dibacakan dalam format AXI 64-bit disimpan ke dalam penimbal dalaman. Selepas data yang diperlukan dibaca dan disimpan ke dalam penimbal dalaman, modul un-packer didayakan. Modul un-packer membongkar setiap perkataan 64-bit ke dalam panjang bit data output yang diperlukan untuk saluran tertentu itu untuk ex.ampjika saluran dikonfigurasikan sebagai lebar data keluaran 32-bit, setiap perkataan 64-bit dihantar sebagai dua perkataan data keluaran 32-bit. Untuk saluran 1 yang merupakan saluran 24-bit, un-packer membongkar setiap perkataan 64-bit ke dalam data output 24-bit. Oleh kerana 64 bukan gandaan 24, un-packer untuk saluran baca 1 menggabungkan sekumpulan tiga perkataan 64-bit untuk menghasilkan lapan perkataan data 24-bit. Ini meletakkan kekangan pada saluran baca 1 bahawa bait data yang diminta oleh induk luaran harus dibahagikan dengan 8. Baca saluran 2, 3 dan 4 boleh dikonfigurasikan sebagai lebar data 8-bit, 24bit dan 32-bit, iaitu ditentukan oleh g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH parameter konfigurasi global. Jika ia dikonfigurasikan sebagai 24-bit, kekangan yang disebutkan di atas akan terpakai kepada setiap daripada mereka juga. Tetapi jika ia dikonfigurasikan sebagai 8-bit atau 32-bit, tiada kekangan seperti 64 ialah gandaan 32 dan 8. Dalam kes ini, setiap perkataan 64-bit dibongkar ke dalam sama ada dua perkataan data 32-bit atau lapan 8 -perkataan data bit.
Baca Saluran 1 membongkar perkataan data 64-bit yang dibacakan daripada DDR-SDRAM kepada perkataan data output 24-bit dalam kelompok 48 perkataan 64-bit, iaitu apabila 48 perkataan 64-bit tersedia dalam penimbal dalaman saluran baca 1, un-packer mula membongkarnya untuk memberikan data output 24-bit. Jika bait data yang diminta untuk dibaca adalah kurang daripada 48 perkataan 64-bit, un-packer hanya didayakan selepas data lengkap dibaca daripada DDR-SDRAM. Dalam baki tiga saluran baca, un-packer mula menghantar data baca hanya selepas bilangan bait yang diminta lengkap dibaca daripada DDR-SDRAM.
Apabila saluran baca dikonfigurasikan untuk lebar keluaran 24-bit, alamat bacaan mula mesti diselaraskan dengan sempadan 24-bait. Ini diperlukan untuk memenuhi kekangan bahawa un-packer membongkar sekumpulan tiga perkataan 64-bit untuk menghasilkan lapan perkataan output 24-bit.
Semua saluran baca menjana output baca selesai kepada induk luaran selepas bait yang diminta dihantar kepada induk luaran.
Dalam kes saluran tulis, induk luaran perlu memasukkan data yang diperlukan ke saluran tertentu. Saluran tulis mengambil data input dan membungkusnya ke dalam perkataan 64-bit dan menyimpannya dalam storan dalaman. Selepas data yang diperlukan disimpan, induk luaran perlu menyediakan permintaan tulis bersama-sama dengan alamat permulaan dan bait untuk menulis. Pada sampDengan input ini, saluran tulis mengakui induk luar. Selepas ini, saluran menjana transaksi tulis AXI untuk menulis data yang disimpan ke dalam DDR-SDRAM. Semua saluran tulis menjana output tulis selesai kepada induk luaran sebaik sahaja bait yang diminta ditulis ke dalam DDR-SDRAM. Selepas permintaan tulis diberikan kepada mana-mana saluran tulis, data baharu tidak boleh ditulis ke dalam saluran tulis, sehingga penyelesaian transaksi semasa ditunjukkan dengan penegasan wr_done_(x)_o
Tulis saluran 1 dan 2 boleh dikonfigurasikan sebagai lebar data 8-bit, 24-bit dan 32-bit, yang ditentukan oleh parameter konfigurasi global g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH. Jika ia dikonfigurasikan sebagai 24bit, maka bait yang hendak ditulis mestilah berbilang daripada lapan kerana pembungkus dalaman mengemas lapan perkataan data 24-bit untuk menjana tiga perkataan data 64-bit. Tetapi jika ia dikonfigurasikan sebagai 8-bit atau 32-bit, tiada kekangan sedemikian.
Untuk saluran 32-bit, sekurang-kurangnya dua perkataan 32-bit perlu dibaca. Untuk saluran 8-bit, perkataan minimum 8-bit perlu dibaca, kerana tiada padding yang disediakan oleh modul arbiter. Dalam semua saluran baca dan tulis, kedalaman penimbal dalaman adalah berbilang lebar mendatar paparan. Kedalaman penimbal dalaman dikira seperti berikut:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Di mana, X = Nombor saluran
Lebar penimbal dalaman ditentukan oleh lebar bas data AXI iaitu, parameter konfigurasi
UG0644 Panduan Pengguna Semakan 5.0
12
Penimbangtara DDR AXI
Lebar penimbal dalaman ditentukan oleh lebar bas data AXI iaitu, parameter konfigurasi g_AXI_DWIDTH.
Urus niaga baca dan tulis AXI dilakukan mengikut spesifikasi ARM AMBA AXI. Saiz transaksi untuk setiap pemindahan data ditetapkan kepada 64-bit. Blok menjana urus niaga AXI dengan panjang letusan tetap 16 denyutan. Blok itu juga menyemak sama ada sebarang letusan tunggal melintasi sempadan alamat AXI sebanyak 4 KByte. Jika letusan tunggal melintasi sempadan 4 KByte, letusan akan dipecahkan kepada 2 letusan pada sempadan 4 KByte.
3.3
Parameter Konfigurasi
Jadual berikut menyenaraikan parameter konfigurasi yang digunakan dalam pelaksanaan perkakasan DDR AXI Arbiter. Ini adalah parameter generik dan boleh diubah berdasarkan keperluan aplikasi.
Jadual 2 · Parameter Konfigurasi
Nama g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION g2_HORIZONTAL_RESOLUTION g1HORIZONTAL_RESOLUTION VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_RD_CHANNEL4_VIDEO_DATA_WIDTH g_WR_CHANNEL1_VIDEO_DATA_WIDTH g_WR_LINE_WFFNEL _PENYIMPANAN
Penerangan
Lebar bas alamat AXI
Lebar bas data AXI
Alamat lebar bas untuk penimbal dalaman Saluran 1 yang dibaca, yang menyimpan data bacaan AXI.
Alamat lebar bas untuk penimbal dalaman Saluran 2 yang dibaca, yang menyimpan data bacaan AXI.
Alamat lebar bas untuk penimbal dalaman Saluran 3 yang dibaca, yang menyimpan data bacaan AXI.
Alamat lebar bas untuk penimbal dalaman Saluran 4 yang dibaca, yang menyimpan data bacaan AXI.
Alamat lebar bas untuk penimbal dalaman Saluran 1 tulis, yang menyimpan data tulis AXI.
Alamat lebar bas untuk penimbal dalaman Saluran 2 tulis, yang menyimpan data tulis AXI.
Paparan video resolusi mendatar untuk membaca Saluran 1
Paparan video resolusi mendatar untuk membaca Saluran 2
Paparan video resolusi mendatar untuk membaca Saluran 3
Paparan video resolusi mendatar untuk membaca Saluran 4
Paparan video resolusi mendatar untuk menulis Saluran 1
Paparan video resolusi mendatar untuk menulis Saluran 2
Baca lebar bit output video Saluran 1
Baca lebar bit output video Saluran 2
Baca lebar bit output video Saluran 3
Baca lebar bit output video Saluran 4
Tulis lebar bit Input video Saluran 1.
Tulis lebar bit Input video Saluran 2.
Kedalaman penimbal dalaman untuk bacaan Saluran 1 dari segi bilangan garisan mendatar paparan. Kedalaman penimbal ialah g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Panduan Pengguna Semakan 5.0
13
Penimbangtara DDR AXI
3.4
Nama g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Penerangan
Kedalaman penimbal dalaman untuk bacaan Saluran 2 dari segi bilangan garisan mendatar paparan. Kedalaman penimbal ialah g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Kedalaman penimbal dalaman untuk bacaan Saluran 3 dari segi bilangan garisan mendatar paparan. Kedalaman penimbal ialah g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Kedalaman penimbal dalaman untuk bacaan Saluran 4 dari segi bilangan garisan mendatar paparan. Kedalaman penimbal ialah g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Kedalaman penimbal dalaman untuk menulis Saluran 1 dari segi bilangan garisan mendatar paparan. Kedalaman penimbal ialah g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Kedalaman penimbal dalaman untuk menulis Saluran 2 dari segi bilangan garisan mendatar paparan. Kedalaman penimbal ialah g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Rajah Masa
Rajah berikut menunjukkan sambungan input permintaan baca dan tulis, alamat memori permulaan, bait untuk membaca atau menulis input daripada induk luaran, membaca atau menulis pengakuan, dan membaca atau menulis output pelengkap yang diberikan oleh pengadil.
Rajah 5 · Rajah Masa untuk Isyarat yang Digunakan dalam Menulis/Membaca melalui Antara Muka AXI
UG0644 Panduan Pengguna Semakan 5.0
14
Penimbangtara DDR AXI
Rajah berikut menunjukkan sambungan antara input data tulis daripada induk luaran bersama dengan input data yang sah untuk kedua-dua saluran tulis. Rajah 6 · Rajah Masa untuk Menulis ke dalam Storan Dalaman
Rajah berikut menunjukkan sambungan antara output data baca ke arah induk luaran bersama-sama dengan output data yang sah untuk semua saluran baca 2, 3, dan 4. Rajah 7 · Gambarajah Masa untuk Data Diterima melalui DDR AXI Arbiter untuk Saluran Baca 2, 3 , dan 4
Rajah berikut menunjukkan sambungan antara output data baca untuk Saluran 1 yang dibaca apabila g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION lebih besar daripada 128 (dalam kes ini = 256). Rajah 8 · Diagram Masa untuk Data Diterima melalui DDR AXI Arbiter Read Channel 1 (lebih daripada 128 bait)
UG0644 Panduan Pengguna Semakan 5.0
15
Penimbangtara DDR AXI
Rajah berikut menunjukkan sambungan antara output data baca untuk Saluran 1 yang dibaca apabila g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION adalah kurang daripada atau sama dengan 128 (dalam kes ini = 64). Rajah 9 · Diagram Masa untuk Data Diterima melalui DDR AXI Arbiter Read Channel 1 (kurang daripada atau sama dengan 128 bait)
3.5
Testbench
Meja ujian disediakan untuk menyemak kefungsian teras Arbiter DDR. Jadual berikut menyenaraikan parameter yang boleh dikonfigurasikan mengikut aplikasi.
Jadual 3 · Parameter Konfigurasi Testbench
Namakan IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Input Penerangan file nama untuk imej yang akan ditulis dengan menulis saluran 1 Input file nama untuk imej yang akan ditulis dengan saluran tulis 2 Lebar data video saluran baca atau tulis Resolusi mendatar imej yang akan ditulis dan dibaca oleh saluran tulis dan baca Resolusi menegak imej yang akan ditulis dan dibaca oleh tulis dan baca saluran
UG0644 Panduan Pengguna Semakan 5.0
16
Penimbangtara DDR AXI
Langkah berikut menerangkan cara testbench digunakan untuk mensimulasikan teras melalui Libero SoC. 1. Dalam tetingkap Aliran Reka Bentuk, klik kanan Cipta SmartDesign dan klik Jalankan untuk mencipta SmartDesign.
Rajah 10 · Cipta SmartDesign
2. Masukkan nama reka bentuk baharu sebagai video_dma dalam kotak dialog Cipta SmartDesign Baharu dan klik OK. SmartDesign dicipta dan kanvas dipaparkan di sebelah kanan anak tetingkap Aliran Reka Bentuk.
Rajah 11 · Menamakan SmartDesign
3. Dalam tetingkap Katalog, kembangkan Solutions-Video dan seret dan lepaskan SF2 DDR Memory Arbiter dalam kanvas SmartDesign.
UG0644 Panduan Pengguna Semakan 5.0
17
Penimbangtara DDR AXI
Rajah 12 · Penimbangtara Memori DDR dalam Katalog SoC Libero
Teras Arbiter Memori DDR dipaparkan, seperti yang ditunjukkan dalam rajah berikut. Klik dua kali teras untuk mengkonfigurasi penimbang tara jika diperlukan.
UG0644 Panduan Pengguna Semakan 5.0
18
Penimbangtara DDR AXI
Rajah 13 · Teras Arbiter Memori DDR dalam Kanvas SmartDesign
4. Pilih semua port teras dan klik kanan dan kemudian klik Naikkan ke Tahap Teratas, seperti yang ditunjukkan dalam
UG0644 Panduan Pengguna Semakan 5.0
19
Penimbangtara DDR AXI
4. Pilih semua port teras dan klik kanan dan kemudian klik Naikkan ke Tahap Teratas, seperti yang ditunjukkan dalam rajah berikut. Rajah 14 · Naik Pangkat ke Pilihan Tahap Atas
Pastikan untuk mempromosikan semua port ke peringkat teratas sebelum mengklik ikon jana komponen dalam bar alat.
5. Klik ikon Generate Component dalam bar alat SmartDesign, seperti yang ditunjukkan dalam rajah berikut.
UG0644 Panduan Pengguna Semakan 5.0
20
Penimbangtara DDR AXI
5. Klik ikon Generate Component dalam bar alat SmartDesign, seperti yang ditunjukkan dalam rajah berikut. Komponen SmartDesign dihasilkan. Rajah 15 · Hasilkan Komponen
6. Navigasi ke View > Windows > Files. The Filekotak dialog s dipaparkan. 7. Klik kanan folder simulasi dan klik Import Files, seperti yang ditunjukkan dalam rajah berikut.
Rajah 16 · Import File
8. Untuk Mengimport rangsangan imej file, navigasi dan import salah satu daripada yang berikut files dan klik Buka.
UG0644 Panduan Pengguna Semakan 5.0
21
Penimbangtara DDR AXI
8. Untuk Mengimport rangsangan imej file, navigasi dan import salah satu daripada yang berikut files dan klik Buka. a. A sample RGB_in.txt file disediakan dengan testbench di laluan berikut:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Untuk mengimport sampimej input bangku ujian, semak imbas ke sampimej input le testbench file, dan klik Buka, seperti yang ditunjukkan dalam rajah berikut. Rajah 17 · Imej Input File Pemilihan
b. Untuk mengimport imej lain, semak imbas ke folder yang mengandungi imej yang dikehendaki file, dan klik Buka. Rangsangan imej yang diimport file disenaraikan di bawah direktori simulasi, seperti yang ditunjukkan dalam rajah berikut. Rajah 18 · Imej Input File dalam Direktori Simulasi
9. Import ddr BFM files. dua files yang bersamaan dengan
UG0644 Panduan Pengguna Semakan 5.0
dan
22
Penimbangtara DDR AXI
9. Import ddr BFM files. dua files yang bersamaan dengan DDR BFM — ddr3.v dan ddr3_parameters.v disediakan dengan meja ujian di laluan berikut: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Klik kanan folder rangsangan dan pilih Import Files, dan kemudian pilih BFM yang disebutkan di atas files. DDR BFM yang diimport files disenaraikan di bawah rangsangan, seperti yang ditunjukkan dalam rajah berikut. Rajah 19 · Diimport File
10. Navigasi ke File > Import > Lain-lain. Import Filekotak dialog s dipaparkan. Rajah 20 · Import Testbench File
11. Import meja ujian dan komponen MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf dan mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
UG0644 Panduan Pengguna Semakan 5.0
23
11.
Penimbangtara DDR AXI
Rajah 21 · Import Testbench dan Komponen MSS Files
Rajah 22 · top_tb Dibuat
UG0644 Panduan Pengguna Semakan 5.0
24
Penimbangtara DDR AXI
3.5.1
Mensimulasikan MSS SmartDesign
Arahan berikut menerangkan cara mensimulasikan MSS SmartDesign:
1. Klik tab Hierarki Reka Bentuk dan pilih Komponen daripada senarai lungsur turun. MSS SmartDesign yang diimport dipaparkan.
2. Klik kanan mss_top di bawah Work dan klik Open Component, seperti yang ditunjukkan dalam rajah berikut. Komponen mss_top_sb_0 dipaparkan.
Rajah 23 · Komponen Terbuka
3. Klik kanan komponen mss_top_sb_0 dan klik Konfigurasi, seperti yang ditunjukkan dalam rajah berikut.
UG0644 Panduan Pengguna Semakan 5.0
25
Penimbangtara DDR AXI
3. Klik kanan komponen mss_top_sb_0 dan klik Konfigurasi, seperti yang ditunjukkan dalam rajah berikut. Rajah 24 · Konfigurasi Komponen
Tetingkap Konfigurasi MSS dipaparkan, seperti yang ditunjukkan dalam rajah berikut. Rajah 25 · Tetingkap Konfigurasi MSS
4. Klik Seterusnya melalui semua tab konfigurasi, seperti yang ditunjukkan dalam imej berikut.
UG0644 Panduan Pengguna Semakan 5.0
26
Penimbangtara DDR AXI
4. Klik Seterusnya melalui semua tab konfigurasi, seperti yang ditunjukkan dalam imej berikut. Rajah 26 · Tab Konfigurasi
MSS dikonfigurasikan selepas tab Interrupts dikonfigurasikan. Rajah berikut menunjukkan perkembangan Konfigurasi MSS. Rajah 27 · Tetingkap Konfigurasi MSS Selepas Konfigurasi
5. Klik Seterusnya selepas konfigurasi selesai. Tetingkap Peta Memori dipaparkan, seperti yang ditunjukkan dalam rajah berikut.
Rajah 28 · Peta Ingatan
6. Klik Selesai.
7. Klik Jana Komponen daripada bar alat SmartDesign untuk menjana MSS, seperti yang ditunjukkan dalam
UG0644 Panduan Pengguna Semakan 5.0
27
Penimbangtara DDR AXI
7. Klik Generate Component daripada bar alat SmartDesign untuk menjana MSS, seperti yang ditunjukkan dalam rajah berikut. Rajah 29 · Hasilkan Komponen
8. Dalam tetingkap Hierarki Reka Bentuk, klik kanan mss_top di bawah Kerja dan klik Set As Root, seperti yang ditunjukkan dalam rajah berikut. Rajah 30 · Tetapkan MSS sebagai Root
9. Dalam tetingkap Aliran Reka Bentuk, kembangkan Sahkan Reka Bentuk Pra-sintesis di bawah Cipta Reka Bentuk, klik kanan
UG0644 Panduan Pengguna Semakan 5.0
28
Penimbangtara DDR AXI
9. Dalam tetingkap Aliran Reka Bentuk, kembangkan Sahkan Reka Bentuk Pra-sintesis di bawah Cipta Reka Bentuk, klik kanan Simulate dan klik Buka Secara Interaktif. Ia meniru MSS. Rajah 31 · Simulasikan Reka Bentuk Pra-sintesis
10. Klik Tidak jika mesej amaran dipaparkan untuk mengaitkan rangsangan Testbench dengan MSS. 11. Tutup tetingkap Modelsim selepas simulasi selesai.
Rajah 32 · Tetingkap Simulasi
UG0644 Panduan Pengguna Semakan 5.0
29
Penimbangtara DDR AXI
3.5.2
Mensimulasikan Testbench
Arahan berikut menerangkan cara mensimulasikan testbench:
1. Pilih top_tb SmartDesign Testbench dan klik Generate Component daripada SmartDesign toolbar untuk menjana testbench, seperti yang ditunjukkan dalam rajah berikut.
Rajah 33 · Menghasilkan Komponen
2. Dalam tetingkap Hierarki Rangsangan, klik kanan meja ujian top_tb (top_tb.v) file dan klik Tetapkan sebagai rangsangan aktif. Rangsangan diaktifkan untuk meja ujian top_tb file.
3. Dalam tetingkap Hierarki Rangsangan, klik kanan top_tb (
UG0644 Panduan Pengguna Semakan 5.0
) meja ujian file dan klik Buka
30
Penimbangtara DDR AXI
3. Dalam tetingkap Hierarki Rangsangan, klik kanan meja ujian top_tb (top_tb.v) file dan klik Buka Secara Interaktif daripada Simulate Pre-Synth Design. Ini mensimulasikan teras untuk satu bingkai. Rajah 34 · Mensimulasikan Reka Bentuk Pra-Sintesis
4. Jika simulasi terganggu kerana had masa jalan dalam DO file, gunakan perintah run -all untuk melengkapkan simulasi. Selepas simulasi selesai, navigasi ke View > Files > simulasi ke view imej output bangku ujian file dalam folder simulasi.
Output simulasi teks yang setara dengan satu bingkai imej, disimpan dalam teks Read_out_rd_ch(x).txt file bergantung pada saluran bacaan yang digunakan. Ini boleh ditukar kepada imej dan dibandingkan dengan imej asal.
3.6
Penggunaan Sumber
Blok DDR Arbiter dilaksanakan pada FPGA M2S150T SmartFusion®2 System-on-Chip (SoC) dalam
Pakej FC1152) dan PolarFire FPGA (pakej MPF300TS_ES – 1FCG1152E).
Jadual 4 · Penggunaan Sumber untuk Arbiter DDR AXI
Sumber DFF 4-input LUT MACC RAM1Kx18
Penggunaan 2992 4493 0 20
(Untuk:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Panduan Pengguna Semakan 5.0
31
Penimbangtara DDR AXI
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 USA Within the USA: +1 800-713-4113 Di luar AS: +1 949-380-6100 Faks: +1 949-215-4996 E-mel: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Hak cipta terpelihara. Microsemi dan logo Microsemi ialah tanda dagangan Microsemi Corporation. Semua tanda dagangan dan tanda perkhidmatan lain adalah hak milik pemilik masing-masing.
Microsemi tidak membuat waranti, perwakilan atau jaminan mengenai maklumat yang terkandung di sini atau kesesuaian produk dan perkhidmatannya untuk apa-apa tujuan tertentu, dan Microsemi juga tidak memikul sebarang liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana produk atau litar. Produk yang dijual di bawah ini dan mana-mana produk lain yang dijual oleh Microsemi telah tertakluk kepada ujian terhad dan tidak boleh digunakan bersama dengan peralatan atau aplikasi kritikal misi. Sebarang spesifikasi prestasi dipercayai boleh dipercayai tetapi tidak disahkan, dan Pembeli mesti menjalankan dan melengkapkan semua prestasi dan ujian lain produk, bersendirian dan bersama-sama dengan, atau dipasang dalam, mana-mana produk akhir. Pembeli tidak boleh bergantung pada mana-mana data dan spesifikasi prestasi atau parameter yang disediakan oleh Microsemi. Adalah menjadi tanggungjawab Pembeli untuk menentukan secara bebas kesesuaian mana-mana produk dan untuk menguji dan mengesahkan yang sama. Maklumat yang diberikan oleh Microsemi di bawah ini disediakan "seadanya, di mana ada" dan dengan semua kesilapan, dan keseluruhan risiko yang berkaitan dengan maklumat tersebut adalah sepenuhnya kepada Pembeli. Microsemi tidak memberikan, secara eksplisit atau tersirat, kepada mana-mana pihak apa-apa hak paten, lesen, atau mana-mana hak IP lain, sama ada berkenaan dengan maklumat itu sendiri atau apa-apa yang diterangkan oleh maklumat tersebut. Maklumat yang diberikan dalam dokumen ini adalah hak milik Microsemi, dan Microsemi berhak untuk membuat sebarang perubahan pada maklumat dalam dokumen ini atau kepada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis.
Microsemi Corporation (Nasdaq: MSCC) menawarkan portfolio komprehensif semikonduktor dan penyelesaian sistem untuk aeroangkasa & pertahanan, komunikasi, pusat data dan pasaran perindustrian. Produk termasuk litar bersepadu isyarat campuran analog berprestasi tinggi dan keras sinaran, FPGA, SoC dan ASIC; produk pengurusan kuasa; pemasaan dan peranti penyegerakan serta penyelesaian masa yang tepat, menetapkan piawaian dunia untuk masa; peranti pemprosesan suara; penyelesaian RF; komponen diskret; penyelesaian storan dan komunikasi perusahaan; teknologi keselamatan dan anti-t berskalaamper produk; Penyelesaian Ethernet; IC dan rentang tengah Power-over-Ethernet; serta keupayaan dan perkhidmatan reka bentuk tersuai. Microsemi beribu pejabat di Aliso Viejo, California, dan mempunyai kira-kira 4,800 pekerja di seluruh dunia. Ketahui lebih lanjut di www.microsemi.com.
50200644
UG0644 Panduan Pengguna Semakan 5.0
32
Dokumen / Sumber
 |
Mikrocip UG0644 DDR AXI Arbiter [pdf] Panduan Pengguna UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter |
