F Tile Serial Lite IV Panduan Pengguna IP FPGA Intel

kandungan bersembunyi

F Tile Serial Lite IV Intel FPGA IP

Panduan Pengguna IP Intel® FPGA F-Tile Serial Lite IV
Dikemas kini untuk Intel® Quartus® Prime Design Suite: 22.1 Versi IP: 5.0.0

Versi Dalam Talian Hantar Maklum Balas

UG-20324

ID: 683074 Versi: 2022.04.28

kandungan
kandungan
1. Mengenai Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP…………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview………………………………………………………. 6 2.1. Maklumat Keluaran……………………………………………………………………………………..7 2.2. Ciri-ciri Disokong……………………………………………………………………………….. 7 2.3. Tahap Sokongan Versi IP…………………………………………………………………………..8 2.4. Sokongan Gred Kelajuan Peranti………………………………………………………………………………..8 2.5. Penggunaan Sumber dan Latensi…………………………………………………………………………9 2.6. Kecekapan Jalur Lebar……………………………………………………………………………………. 9
3. Bermula………………………………………………………………………………………………. 11 3.1. Memasang dan Melesenkan Teras IP FPGA Intel…………………………………………………… 11 3.1.1. Mod Penilaian IP FPGA Intel………………………………………………………………. 11 3.2. Menentukan Parameter dan Pilihan IP……………………………………………………………… 14 3.3. Dijana File Struktur………………………………………………………………………… 14 3.4. Mensimulasikan Teras IP FPGA Intel………………………………………………………………………… 16 3.4.1. Mensimulasikan dan Mengesahkan Reka Bentuk………………………………………………….. 17 3.5. Mensintesis Teras IP dalam Alat EDA Lain………………………………………………………. 17 3.6. Menyusun Reka Bentuk Penuh……………………………………………………………………………………..18
4. Penerangan Fungsian…………………………………………………………………………………….. 19 4.1. Laluan Data TX………………………………………………………………………………………………..20 4.1.1. Penyesuai MAC TX………………………………………………………………………….. 21 4.1.2. Sisipan Kata Kawalan (CW)…………………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………………28 4.1.4. Pengekod MII TX………………………………………………………………………………29 4.1.5. TX PCS dan PMA………………………………………………………………………….. 30 4.2. Laluan Data RX………………………………………………………………………………………………. 30 4.2.1. RX PCS dan PMA………………………………………………………………………….. 31 4.2.2. Penyahkod RX MII…………………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………….. 31 4.2.4. RX Deskew……………………………………………………………………………………….32 4.2.5. Penyingkiran RX CW…………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture…………………………………………. 36 4.4. Tetapkan Semula dan Permulaan Pautan……………………………………………………………………………..37 4.4.1. Tetapan Semula TX dan Urutan Permulaan………………………………………………………. 38 4.4.2. Tetapan Semula RX dan Urutan Permulaan………………………………………………………. 39 4.5. Kadar Pautan dan Pengiraan Kecekapan Lebar Jalur…………………………………………………….. 40
5. Parameter…………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP Isyarat Antaramuka…………………………………………….. 44 6.1. Isyarat Jam……………………………………………………………………………………………….44 6.2. Tetapkan Semula Isyarat…………………………………………………………………………………… 44 6.3. Isyarat MAC……………………………………………………………………………………………….. 45 6.4. Isyarat Konfigurasi Semula Transceiver……………………………………………………………… 48 6.5. Isyarat PMA……………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 2

Hantar Maklum Balas

kandungan
7. Mereka bentuk dengan F-Tile Serial Lite IV Intel FPGA IP………………………………………………………… 51 7.1. Tetapkan Semula Garis Panduan…………………………………………………………………………………….. 51 7.2. Garis Panduan Pengendalian Ralat…………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP Panduan Pengguna Arkib…………………………………………. 52 9. Sejarah Semakan Dokumen untuk F-Tile Serial Lite IV Intel FPGA IP Panduan Pengguna………53

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 3

683074 | 2022.04.28 Hantar Maklum Balas

1. Mengenai Panduan Pengguna IP F-Tile Serial Lite IV Intel® FPGA

Dokumen ini menerangkan ciri IP, penerangan seni bina, langkah untuk menjana dan garis panduan untuk mereka bentuk F-Tile Serial Lite IV Intel® FPGA IP menggunakan transceiver F-tile dalam peranti Intel AgilexTM.

Khalayak yang Dimaksudkan

Dokumen ini bertujuan untuk pengguna berikut:
· Reka bentuk arkitek untuk membuat pemilihan IP semasa fasa perancangan reka bentuk peringkat sistem
· Pereka perkakasan apabila menyepadukan IP ke dalam reka bentuk peringkat sistem mereka
· Jurutera pengesahan semasa simulasi peringkat sistem dan fasa pengesahan perkakasan

Dokumen Berkaitan

Jadual berikut menyenaraikan dokumen rujukan lain yang berkaitan dengan F-Tile Serial Lite IV Intel FPGA IP.

Jadual 1.

Dokumen Berkaitan

Rujukan

F-Tile Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna

Helaian Data Peranti Intel Agilex

Penerangan
Dokumen ini menyediakan penjanaan, garis panduan penggunaan dan penerangan berfungsi bagi reka bentuk F-Tile Serial Lite IV Intel FPGA IP examples dalam peranti Intel Agilex.
Dokumen ini menerangkan ciri elektrik, ciri pensuisan, spesifikasi konfigurasi dan pemasaan untuk peranti Intel Agilex.

Jadual 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Akronim dan Senarai Akronim Glosari
Akronim

Kata Kawalan Pengembangan Reed-Solomon Pembetulan Ralat Hadapan Fizikal Lampiran Sederhana Pemancar Nadi Penerima-Amplitude Modulasi 4-Tahap Tidak kembali-ke-sifar

bersambung…

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

ISO 9001:2015 Berdaftar

1. Mengenai F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 683074 | 2022.04.28

PCS MII XGMII

Akronim

Pengekodan Fizikal Pengekodan Sublapisan Antara Muka Bebas Media 10 Gigabit Antara Muka Bebas Media

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 5

683074 | 2022.04.28 Hantar Maklum Balas

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Rajah 1.

F-Tile Serial Lite IV Intel FPGA IP sesuai untuk komunikasi data jalur lebar tinggi untuk aplikasi cip-ke-cip, papan-ke-papan dan satah belakang.

F-Tile Serial Lite IV Intel FPGA IP menggabungkan kawalan capaian media (MAC), sublapisan pengekodan fizikal (PCS) dan blok lampiran media fizikal (PMA). IP menyokong kelajuan pemindahan data sehingga 56 Gbps setiap lorong dengan maksimum empat lorong PAM4 atau 28 Gbps setiap lorong dengan maksimum 16 lorong NRZ. IP ini menawarkan lebar jalur tinggi, bingkai overhed rendah, kiraan I/O rendah dan menyokong kebolehskalaan tinggi dalam kedua-dua bilangan lorong dan kelajuan. IP ini juga mudah dikonfigurasikan semula dengan sokongan pelbagai kadar data dengan mod Ethernet PCS transceiver F-jubin.

IP ini menyokong dua mod penghantaran:
· Mod asas–Ini ialah mod penstriman tulen di mana data dihantar tanpa paket permulaan, kitaran kosong dan akhir paket untuk meningkatkan lebar jalur. IP mengambil data sah pertama sebagai permulaan pecahan.
· Mod penuh–Ini ialah mod pemindahan paket. Dalam mod ini, IP menghantar letusan dan kitaran penyegerakan pada permulaan dan penghujung paket sebagai pembatas.

F-Tile Serial Lite IV Rajah Blok Aras Tinggi

Antara Muka Penstriman Avalon TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n bit lorong (mod NRZ)/ 2*n bit lorong (mod PAM4)

TX MAC

INSERT penyesuai

EKOD MII

PC tersuai

TX PCS

TX MII

EMIB ENCOD SCRAMBLER FEC

TX PMA

n Bit Lorong (mod PAM4)/ n Bit Lorong (mod NRZ)
Antara Muka Bersiri TX

Antara Muka Penstriman Avalon RX
64*n bit lorong (mod NRZ)/ 2*n bit lorong (mod PAM4)

RX PCS

CW RMV

DESKEW

MII

& SENARAKAN DEKOD

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n Bit Lorong (mod PAM4)/ n Bit Lorong (mod NRZ) Antara Muka Bersiri RX
Konfigurasi Daftar Antara Muka Dipetakan Memori Avalon

Lagenda

Logik lembut

Logik keras

ISO 9001:2015 Berdaftar

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Anda boleh menjana reka bentuk F-Tile Serial Lite IV Intel FPGA IP examples untuk mengetahui lebih lanjut tentang ciri IP. Rujuk F-Tile Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna.
Maklumat Berkaitan · Penerangan Fungsian pada halaman 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna

2.1. Maklumat Keluaran

Versi Intel FPGA IP sepadan dengan versi perisian Intel Quartus® Prime Design Suite sehingga v19.1. Bermula dalam perisian Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP mempunyai skema versi baharu.

Nombor Intel FPGA IP version (XYZ) boleh berubah dengan setiap versi perisian Intel Quartus Prime. Perubahan dalam:

· X menunjukkan semakan utama IP. Jika anda mengemas kini perisian Intel Quartus Prime, anda mesti menjana semula IP.
· Y menunjukkan IP termasuk ciri baharu. Jana semula IP anda untuk memasukkan ciri baharu ini.
· Z menunjukkan IP termasuk perubahan kecil. Jana semula IP anda untuk memasukkan perubahan ini.

Jadual 3.

Maklumat Keluaran IP Intel FPGA F-Tile Lite IV

Item Versi IP Versi Intel Quartus Prime Kod Pesanan Tarikh Keluaran

5.0.0 22.1 2022.04.28 IP-SLITE4F

Penerangan

2.2. Ciri yang Disokong
Jadual berikut menyenaraikan ciri yang tersedia dalam F-Tile Serial Lite IV Intel FPGA IP:

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Jadual 4.

Ciri F-Tile Serial Lite IV Intel FPGA IP

Ciri

Penerangan

Pemindahan Data

· Untuk mod PAM4:
— FHT hanya menyokong 56.1, 58 dan 116 Gbps setiap lorong dengan maksimum 4 lorong.
— FGT menyokong sehingga 58 Gbps setiap lorong dengan maksimum 12 lorong.
Rujuk Jadual 18 di halaman 42 untuk butiran lanjut tentang kadar data transceiver yang disokong untuk mod PAM4.
· Untuk mod NRZ:
— FHT menyokong hanya 28.05 dan 58 Gbps setiap lorong dengan maksimum 4 lorong.
— FGT menyokong sehingga 28.05 Gbps setiap lorong dengan maksimum 16 lorong.
Rujuk Jadual 18 di halaman 42 untuk butiran lanjut tentang kadar data transceiver yang disokong untuk mod NRZ.
· Menyokong mod penstriman berterusan (Asas) atau paket (Penuh).
· Menyokong paket bingkai overhed rendah.
· Menyokong pemindahan butiran bait untuk setiap saiz pecah.
· Menyokong penjajaran lorong yang dimulakan pengguna atau automatik.
· Menyokong tempoh penjajaran boleh atur cara.

PCS

· Menggunakan logik IP keras yang antara muka dengan transceiver jubin F Intel Agilex untuk pengurangan sumber logik lembut.
· Menyokong mod modulasi PAM4 untuk spesifikasi 100GBASE-KP4. RS-FEC sentiasa didayakan dalam mod modulasi ini.
· Menyokong NRZ dengan mod modulasi RS-FEC pilihan.
· Menyokong penyahkodan pengekodan 64b/66b.

Pengesanan dan Pengendalian Ralat

· Menyokong semakan ralat CRC pada laluan data TX dan RX. · Menyokong semakan ralat pautan RX. · Menyokong pengesanan ralat RX PCS.

Antara muka

· Menyokong hanya pemindahan paket dupleks penuh dengan pautan bebas.
· Menggunakan sambung antara titik ke titik kepada berbilang peranti FPGA dengan kependaman pemindahan rendah.
· Menyokong arahan yang ditentukan pengguna.

2.3. Tahap Sokongan Versi IP

Perisian Intel Quartus Prime dan sokongan peranti Intel FPGA untuk F-Tile Serial Lite IV Intel FPGA IP adalah seperti berikut:

Jadual 5.

Versi IP dan Tahap Sokongan

Intel Quartus Prime 22.1

Peranti Intel Agilex F-tile transceiver

Reka Bentuk Perkakasan Kompilasi Simulasi Versi IP

5.0.0

2.4. Sokongan Gred Kelajuan Peranti
F-Tile Serial Lite IV Intel FPGA IP menyokong gred kelajuan berikut untuk peranti Intel Agilex F-tile: · Gred kelajuan transceiver: -1, -2, dan -3 · Gred kelajuan teras: -1, -2, dan - 3

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 8

Hantar Maklum Balas

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Maklumat Berkaitan
Helaian Data Peranti Intel Agilex Maklumat lanjut tentang kadar data yang disokong dalam transceiver jubin F Intel Agilex.

2.5. Penggunaan Sumber dan Latensi

Sumber dan kependaman untuk F-Tile Serial Lite IV Intel FPGA IP diperoleh daripada perisian Intel Quartus Prime Pro Edition versi 22.1.

Jadual 6.

Intel Agilex F-Tile Serial Lite IV Penggunaan Sumber IP FPGA Intel
Pengukuran kependaman adalah berdasarkan kependaman perjalanan pergi dan balik daripada input teras TX kepada output teras RX.

Jenis Pemancar

Varian

Bilangan Lorong Data Mod RS-FEC ALM

Latensi (kitaran jam teras TX)

FGT

NRZ 28.05 Gbps 16

Kurang Upaya Asas 21,691 65

Kurang Upaya Penuh 22,135 65

Asas Didayakan 21,915 189

Didayakan Penuh 22,452 189

58 Gbps PAM4 12

Asas Didayakan 28,206 146

Didayakan Penuh 30,360 146

FHT

58 Gbps NRZ

Asas Didayakan 15,793 146

Didayakan Penuh 16,624 146

58 Gbps PAM4 4

Asas Didayakan 15,771 154

Didayakan Penuh 16,611 154

116 Gbps PAM4 4

Asas Didayakan 21,605 128

Didayakan Penuh 23,148 128

2.6. Kecekapan Jalur Lebar

Jadual 7.

Kecekapan Jalur Lebar

Mod Transceiver Pembolehubah

PAM4

Mod penstriman RS-FEC

Penuh Didayakan

Asas Didayakan

Kadar bit antara muka bersiri dalam Gbps (RAW_RATE)
Saiz pecah pemindahan dalam bilangan perkataan (BURST_SIZE) (1)
Tempoh penjajaran dalam kitaran jam (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

tetapan

NRZ

penuh

Dilumpuhkan

Didayakan

28.0

2,048

4,096

Asas Kurang Upaya 28.0

Didayakan 28.0

4,194,304

4,096

4,096 sambungan…

(1) BURST_SIZE untuk mod Asas menghampiri infiniti, oleh itu sejumlah besar digunakan.

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Pembolehubah

tetapan

pengekodan 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Overhed saiz pecah dalam bilangan perkataan (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Tempoh penanda penjajaran 81,915 dalam kitaran jam (ALIGN_MARKER_PERIOD)

81,915

81,916

Lebar penanda penjajaran dalam 5

kitaran jam

(ALIGN_MARKER_WIDTH)

Kecekapan jalur lebar (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Kadar berkesan (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Kekerapan jam pengguna maksimum (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Kadar Pautan Maklumat Berkaitan dan Pengiraan Kecekapan Lebar Jalur pada halaman 40

(2) Dalam mod Penuh, saiz BURST_SIZE_OVHD adalah termasuk START/END Kata Kawalan berpasangan dalam aliran data.
(3) Untuk mod Asas, BURST_SIZE_OVHD ialah 0 kerana tiada START/END semasa penstriman.
(4) Rujuk Kadar Pautan dan Pengiraan Kecekapan Lebar Jalur untuk pengiraan kecekapan jalur lebar.
(5) Rujuk Kadar Pautan dan Pengiraan Kecekapan Lebar Jalur untuk pengiraan kadar yang berkesan.
(6) Rujuk Kadar Pautan dan Pengiraan Kecekapan Lebar Jalur untuk pengiraan kekerapan jam maksimum pengguna.

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 10

Hantar Maklum Balas

683074 | 2022.04.28 Hantar Maklum Balas

3. Bermula

3.1. Memasang dan Melesenkan Teras IP FPGA Intel

Pemasangan perisian Intel Quartus Prime termasuk perpustakaan IP FPGA Intel. Pustaka ini menyediakan banyak teras IP yang berguna untuk kegunaan pengeluaran anda tanpa memerlukan lesen tambahan. Sesetengah teras IP FPGA Intel memerlukan pembelian lesen berasingan untuk kegunaan pengeluaran. Mod Penilaian IP FPGA Intel membolehkan anda menilai teras IP FPGA Intel berlesen ini dalam simulasi dan perkakasan, sebelum membuat keputusan untuk membeli lesen teras IP pengeluaran penuh. Anda hanya perlu membeli lesen pengeluaran penuh untuk teras IP Intel berlesen selepas anda menyelesaikan ujian perkakasan dan bersedia untuk menggunakan IP dalam pengeluaran.

Perisian Intel Quartus Prime memasang teras IP di lokasi berikut secara lalai:

Rajah 2.

Laluan Pemasangan Teras IP
intelFPGA(_pro) quartus – Mengandungi ip perisian Intel Quartus Prime – Mengandungi perpustakaan IP FPGA Intel dan teras IP pihak ketiga altera – Mengandungi kod sumber perpustakaan IP FPGA Intel – Mengandungi sumber IP FPGA Intel files

Jadual 8.

Lokasi Pemasangan Teras IP

Lokasi

Perisian

:intelFPGA_proquarttusipaltera

Intel Quartus Prime Edisi Pro

:/intelFPGA_pro/quartus/ip/altera Edisi Intel Quartus Prime Pro

Platform Windows* Linux*

Nota:

Perisian Intel Quartus Prime tidak menyokong ruang dalam laluan pemasangan.

3.1.1. Mod Penilaian IP FPGA Intel
Mod Penilaian IP FPGA Intel percuma membolehkan anda menilai teras IP FPGA Intel berlesen dalam simulasi dan perkakasan sebelum pembelian. Mod Penilaian IP FPGA Intel menyokong penilaian berikut tanpa lesen tambahan:
· Simulasikan kelakuan teras IP FPGA Intel berlesen dalam sistem anda. · Sahkan kefungsian, saiz dan kelajuan teras IP dengan cepat dan mudah. · Menjana pengaturcaraan peranti terhad masa files untuk reka bentuk yang termasuk teras IP. · Program peranti dengan teras IP anda dan sahkan reka bentuk anda dalam perkakasan.

ISO 9001:2015 Berdaftar

3. Bermula
683074 | 2022.04.28
Mod Penilaian IP FPGA Intel menyokong mod operasi berikut:
· Ditambat–Membenarkan menjalankan reka bentuk yang mengandungi Intel FPGA IP berlesen selama-lamanya dengan sambungan antara papan anda dan komputer hos. Mod tertambat memerlukan kumpulan tindakan ujian bersama bersiri (JTAG) kabel yang disambungkan antara JTAG port pada papan anda dan komputer hos, yang menjalankan Intel Quartus Prime Programmer untuk tempoh tempoh penilaian perkakasan. Pengaturcara hanya memerlukan pemasangan minimum perisian Intel Quartus Prime, dan tidak memerlukan lesen Intel Quartus Prime. Komputer hos mengawal masa penilaian dengan menghantar isyarat berkala kepada peranti melalui JTAG pelabuhan. Jika semua teras IP berlesen dalam reka bentuk menyokong mod tertambat, masa penilaian berjalan sehingga sebarang penilaian teras IP tamat tempoh. Jika semua teras IP menyokong masa penilaian tanpa had, peranti tidak tamat masa.
· Untethered–Membenarkan menjalankan reka bentuk yang mengandungi IP berlesen untuk masa yang terhad. Teras IP kembali kepada mod tidak ditambat jika peranti memutuskan sambungan daripada komputer hos yang menjalankan perisian Intel Quartus Prime. Teras IP juga kembali kepada mod tidak ditambat jika mana-mana teras IP berlesen lain dalam reka bentuk tidak menyokong mod ditambat.
Apabila masa penilaian tamat untuk mana-mana IP Intel FPGA berlesen dalam reka bentuk, reka bentuk berhenti berfungsi. Semua teras IP yang menggunakan Mod Penilaian IP Intel FPGA tamat masa serentak apabila mana-mana teras IP dalam reka bentuk tamat masa. Apabila masa penilaian tamat, anda mesti memprogram semula peranti FPGA sebelum meneruskan pengesahan perkakasan. Untuk melanjutkan penggunaan teras IP untuk pengeluaran, beli lesen pengeluaran penuh untuk teras IP.
Anda mesti membeli lesen dan menjana kunci lesen pengeluaran penuh sebelum anda boleh menjana pengaturcaraan peranti tanpa had file. Semasa Mod Penilaian IP FPGA Intel, Pengkompil hanya menjana pengaturcaraan peranti terhad masa file ( _time_limited.sof) yang tamat pada had masa.

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 12

Hantar Maklum Balas

3. Bermula 683074 | 2022.04.28

Rajah 3.

Aliran Mod Penilaian IP FPGA Intel
Pasang Perisian Intel Quartus Prime dengan Perpustakaan IP FPGA Intel

Parameter dan Instantite Intel FPGA IP Core Berlesen

Sahkan IP dalam Simulator yang Disokong

Susun Reka Bentuk dalam Perisian Intel Quartus Prime

Hasilkan Pengaturcaraan Peranti Terhad Masa File

Program Peranti FPGA Intel dan Sahkan Operasi pada Papan
Tiada IP Sedia untuk Penggunaan Pengeluaran?
Ya Beli Pengeluaran Penuh
Lesen IP

Nota:

Sertakan IP Berlesen dalam Produk Komersial
Rujuk kepada setiap panduan pengguna teras IP untuk langkah parameterisasi dan butiran pelaksanaan.
Intel melesenkan teras IP pada setiap tempat duduk, asas kekal. Yuran lesen termasuk penyelenggaraan dan sokongan tahun pertama. Anda mesti memperbaharui kontrak penyelenggaraan untuk menerima kemas kini, pembetulan pepijat dan sokongan teknikal selepas tahun pertama. Anda mesti membeli lesen pengeluaran penuh untuk teras IP FPGA Intel yang memerlukan lesen pengeluaran, sebelum menjana pengaturcaraan files yang boleh anda gunakan untuk masa yang tidak terhad. Semasa Mod Penilaian IP FPGA Intel, Pengkompil hanya menjana pengaturcaraan peranti terhad masa file ( _time_limited.sof) yang tamat pada had masa. Untuk mendapatkan kunci lesen pengeluaran anda, lawati Pusat Pelesenan Layan Diri Intel FPGA.
Perjanjian Lesen Perisian Intel FPGA mengawal pemasangan dan penggunaan teras IP berlesen, perisian reka bentuk Intel Quartus Prime dan semua teras IP tidak berlesen.

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 13

3. Bermula 683074 | 2022.04.28
Maklumat Berkaitan · Pusat Sokongan Pelesenan Intel FPGA · Pengenalan kepada Pemasangan dan Pelesenan Perisian Intel FPGA
3.2. Menentukan Parameter dan Pilihan IP
Editor parameter IP membolehkan anda mengkonfigurasi variasi IP tersuai anda dengan cepat. Gunakan langkah berikut untuk menentukan pilihan dan parameter IP dalam perisian Intel Quartus Prime Pro Edition.
1. Jika anda belum mempunyai projek Intel Quartus Prime Pro Edition untuk mengintegrasikan F-Tile Serial Lite IV Intel FPGA IP anda, anda mesti menciptanya. a. Dalam Intel Quartus Prime Pro Edition, klik File Wizard Projek Baharu untuk mencipta projek Quartus Prime baharu, atau File Open Project untuk membuka projek Quartus Prime sedia ada. Wizard menggesa anda untuk menentukan peranti. b. Tentukan keluarga peranti Intel Agilex dan pilih peranti jubin F pengeluaran yang memenuhi keperluan gred kelajuan untuk IP. c. Klik Selesai.
2. Dalam Katalog IP, cari dan pilih F-Tile Serial Lite IV Intel FPGA IP. Tetingkap Variasi IP Baharu muncul.
3. Tentukan nama peringkat teratas untuk variasi IP tersuai baharu anda. Editor parameter menyimpan tetapan variasi IP dalam a file bernama .ip.
4. Klik OK. Editor parameter muncul. 5. Tentukan parameter untuk variasi IP anda. Rujuk bahagian Parameter untuk
maklumat tentang parameter F-Tile Serial Lite IV Intel FPGA IP. 6. Secara pilihan, untuk menjana meja ujian simulasi atau reka bentuk kompilasi dan perkakasan
example, ikut arahan dalam Reka Bentuk Example Panduan Pengguna. 7. Klik Jana HDL. Kotak dialog Generasi muncul. 8. Nyatakan output file pilihan penjanaan, dan kemudian klik Jana. Variasi IP
files menjana mengikut spesifikasi anda. 9. Klik Selesai. Editor parameter menambah .ip peringkat atas file kepada arus
projek secara automatik. Jika anda digesa untuk menambah .ip secara manual file ke projek, klik Tambah/Alih Keluar Projek Files dalam Projek untuk menambah file. 10. Selepas menjana dan membuat seketika variasi IP anda, buat penetapan pin yang sesuai untuk menyambungkan port dan tetapkan mana-mana parameter RTL per-contoh yang sesuai.
Parameter Maklumat Berkaitan di halaman 42
3.3. Dijana File Struktur
Perisian Intel Quartus Prime Pro Edition menjana output IP berikut file struktur.
Untuk maklumat mengenai file struktur reka bentuk example, rujuk F-Tile Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna.

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 14

Hantar Maklum Balas

3. Bermula 683074 | 2022.04.28

Rajah 4. F-Tile Serial Lite IV Intel FPGA IP Dijana Files
.ip – penyepaduan IP file

variasi IP files

_ variasi IP files

example_design

.cmp – pengisytiharan komponen VHDL file _bb.v – Verilog HDL kotak hitam sintesis EDA file _inst.v dan .vhd – Samptemplat instantiation .xml- laporan XML file

Examplokasi untuk reka bentuk teras IP anda cthample files. Lokasi lalai ialah example_design, tetapi anda digesa untuk menentukan laluan yang berbeza.

.qgsimc – Menyenaraikan parameter simulasi untuk menyokong penjanaan semula tambahan .qgsynthc – Menyenaraikan parameter sintesis untuk menyokong penjanaan semula tambahan

.qip – Menyenaraikan sintesis IP files

_generation.rpt- laporan penjanaan IP

.sopcinfo- Penyepaduan rangkaian alat perisian file .html- Sambungan dan data peta memori

.csv – Pin tugasan file

.spd – Menggabungkan skrip simulasi individu

Sim Simulasi files

sintesis IP sintetik files

.v simulasi peringkat atas file

.v Sintesis IP peringkat atas file

Skrip simulator

Perpustakaan subteras

synth
Sintesis subteras files

sim
Simulasi Subteras files

Jadual 9.

F-Tile Serial Lite IV Intel FPGA IP Dijana Files

File Nama

Penerangan

.ip

Sistem Pereka Platform atau variasi IP peringkat atas file. ialah nama yang anda berikan variasi IP anda.

.cmp

Pengisytiharan Komponen VHDL (.cmp) file ialah teks file yang mengandungi definisi generik dan port tempatan yang boleh anda gunakan dalam reka bentuk VHDL files.

.html

Laporan yang mengandungi maklumat sambungan, peta memori yang menunjukkan alamat setiap hamba berkenaan dengan setiap induk yang ia disambungkan, dan penetapan parameter.

_generation.rpt

Log penjanaan IP atau Pereka Platform file. Ringkasan mesej semasa penjanaan IP.

.qgsimc

Menyenaraikan parameter simulasi untuk menyokong penjanaan semula tambahan.

.qgsynthc

Menyenaraikan parameter sintesis untuk menyokong penjanaan semula tambahan.

.qip

Mengandungi semua maklumat yang diperlukan tentang komponen IP untuk menyepadukan dan menyusun komponen IP dalam perisian Intel Quartus Prime.
bersambung…

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 15

3. Bermula 683074 | 2022.04.28

File Nama .sopcinfo
.csv .spd _bb.v _inst.v atau _inst.vhd .regmap
.svd
.v atau .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodul/ /

Penerangan
Menghuraikan sambungan dan parameterisasi komponen IP dalam sistem Pereka Platform anda. Anda boleh menghuraikan kandungannya untuk mendapatkan keperluan apabila anda membangunkan pemacu perisian untuk komponen IP. Alat hiliran seperti rantai alat Nios® II menggunakan ini file. The .sopcinfo file dan sistem.h file yang dihasilkan untuk rantai alat Nios II termasuk maklumat peta alamat untuk setiap hamba berbanding setiap tuan yang mengakses hamba. Tuan yang berbeza mungkin mempunyai peta alamat yang berbeza untuk mengakses komponen hamba tertentu.
Mengandungi maklumat tentang status peningkatan komponen IP.
Input yang diperlukan file untuk ip-make-simscript untuk menjana skrip simulasi untuk simulator yang disokong. The .spd file mengandungi senarai files dijana untuk simulasi, bersama-sama dengan maklumat tentang kenangan yang boleh anda mulakan.
Anda boleh menggunakan kotak hitam Verilog (_bb.v) file sebagai pengisytiharan modul kosong untuk digunakan sebagai kotak hitam.
HDL examptemplat instantiation. Anda boleh menyalin dan menampal kandungan ini file ke dalam HDL anda file untuk membuat seketika variasi IP.
Jika IP mengandungi maklumat daftar, .regmap file menjana. .regmap file menerangkan maklumat peta daftar antara muka tuan dan hamba. ini file melengkapkan .sopcinfo file dengan menyediakan maklumat daftar yang lebih terperinci tentang sistem. Ini membolehkan paparan daftar views dan statistik boleh disesuaikan pengguna dalam Konsol Sistem.
Membenarkan alat Nyahpepijat Sistem sistem pemproses keras (HPS) untuk view peta daftar peranti yang disambungkan kepada HPS dalam sistem Pereka Platform. Semasa sintesis, .svd files untuk antara muka hamba yang boleh dilihat oleh induk Konsol Sistem disimpan dalam .sof file dalam bahagian nyahpepijat. Konsol Sistem membaca bahagian ini, yang Pereka Platform boleh bertanya untuk maklumat peta daftar. Untuk hamba sistem, Pereka Platform boleh mengakses daftar mengikut nama.
HDL files yang menjadikan setiap submodul atau IP anak untuk sintesis atau simulasi.
Mengandungi skrip ModelSim*/QuestaSim* msim_setup.tcl untuk menyediakan dan menjalankan simulasi.
Mengandungi skrip shell vcs_setup.sh untuk menyediakan dan menjalankan simulasi VCS*. Mengandungi skrip shell vcsmx_setup.sh dan synopsys_sim.setup file untuk menyediakan dan menjalankan simulasi VCS MX.
Mengandungi skrip shell xcelium_setup.sh dan persediaan lain files untuk menyediakan dan menjalankan simulasi Xcelium*.
Mengandungi HDL files untuk submodul IP.
Untuk setiap direktori IP anak yang dijana, Pereka Platform menjana synth/ dan sim/ sub-direktori.

3.4. Mensimulasikan Teras IP FPGA Intel
Perisian Intel Quartus Prime menyokong simulasi RTL teras IP dalam simulator EDA tertentu. Penjanaan IP secara pilihan mencipta simulasi files, termasuk model simulasi berfungsi, sebarang testbench (atau exampreka bentuk), dan skrip persediaan simulator khusus vendor untuk setiap teras IP. Anda boleh menggunakan model simulasi berfungsi dan mana-mana testbench atau exampreka bentuk untuk simulasi. Output penjanaan IP juga mungkin termasuk skrip untuk menyusun dan menjalankan sebarang testbench. Skrip menyenaraikan semua model atau perpustakaan yang anda perlukan untuk mensimulasikan teras IP anda.

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 16

Hantar Maklum Balas

3. Bermula 683074 | 2022.04.28

Perisian Intel Quartus Prime menyediakan penyepaduan dengan banyak simulator dan menyokong berbilang aliran simulasi, termasuk aliran simulasi skrip dan tersuai anda sendiri. Mana-mana aliran yang anda pilih, simulasi teras IP melibatkan langkah berikut:
1. Hasilkan IP HDL, testbench (atau exampreka bentuk), dan skrip persediaan simulator files.
2. Sediakan persekitaran simulator anda dan sebarang skrip simulasi.
3. Menyusun perpustakaan model simulasi.
4. Jalankan simulator anda.

3.4.1. Mensimulasikan dan Mengesahkan Reka Bentuk

Secara lalai, editor parameter menjana skrip khusus simulator yang mengandungi arahan untuk menyusun, menghuraikan dan mensimulasikan model IP FPGA Intel dan perpustakaan model simulasi files. Anda boleh menyalin arahan ke dalam skrip testbench simulasi anda, atau mengeditnya files untuk menambah arahan untuk menyusun, menghuraikan dan mensimulasikan reka bentuk dan meja ujian anda.

Jadual 10. Skrip Simulasi Teras IP Intel FPGA

Simulator

File Direktori

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Skrip msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Mensintesis Teras IP dalam Alat EDA Lain
Secara pilihan, gunakan alat EDA lain yang disokong untuk mensintesis reka bentuk yang merangkumi teras IP FPGA Intel. Apabila anda menjana sintesis teras IP fileUntuk digunakan dengan alat sintesis EDA pihak ketiga, anda boleh membuat senarai bersih anggaran kawasan dan masa. Untuk mendayakan penjanaan, hidupkan Buat anggaran masa dan sumber untuk alat sintesis EDA pihak ketiga apabila menyesuaikan variasi IP anda.
Senarai bersih anggaran kawasan dan masa menerangkan ketersambungan dan seni bina teras IP, tetapi tidak menyertakan butiran tentang kefungsian sebenar. Maklumat ini membolehkan alat sintesis pihak ketiga tertentu untuk melaporkan anggaran kawasan dan masa dengan lebih baik. Selain itu, alat sintesis boleh menggunakan maklumat pemasaan untuk mencapai pengoptimuman dipacu masa dan meningkatkan kualiti hasil.
Perisian Intel Quartus Prime menjana _syn.v netlist file dalam format Verilog HDL, tanpa mengira output file format yang anda tentukan. Jika anda menggunakan senarai net ini untuk sintesis, anda mesti memasukkan pembungkus teras IP file .v atau .vhd dalam projek Intel Quartus Prime anda.

(7) Jika anda tidak menyediakan pilihan alat EDA– yang membolehkan anda memulakan simulator EDA pihak ketiga daripada perisian Intel Quartus Prime–jalankan skrip ini dalam konsol ModelSim atau QuestaSim simulator Tcl (bukan dalam perisian Intel Quartus Prime Tcl console) untuk mengelakkan sebarang ralat.

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 17

3. Bermula 683074 | 2022.04.28
3.6. Menyusun Reka Bentuk Penuh
Anda boleh menggunakan arahan Mulakan Kompilasi pada menu Pemprosesan dalam perisian Intel Quartus Prime Pro Edition untuk menyusun reka bentuk anda.

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 18

Hantar Maklum Balas

683074 | 2022.04.28 Hantar Maklum Balas

4. Penerangan Fungsian

Rajah 5.

F-Tile Serial Lite IV Intel FPGA IP terdiri daripada MAC dan Ethernet PCS. MAC berkomunikasi dengan PCS tersuai melalui antara muka MII.

IP menyokong dua mod modulasi:
· PAM4–Menyediakan 1 hingga 12 bilangan lorong untuk pemilihan. IP sentiasa membuat seketika dua saluran PCS untuk setiap lorong dalam mod modulasi PAM4.
· NRZ–Menyediakan 1 hingga 16 bilangan lorong untuk pemilihan.

Setiap mod modulasi menyokong dua mod data:
· Mod asas–Ini ialah mod penstriman tulen di mana data dihantar tanpa paket permulaan, kitaran kosong dan akhir paket untuk meningkatkan lebar jalur. IP mengambil data sah pertama sebagai permulaan pecahan.

Pemindahan Data Mod Asas tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Berdaftar

4. Penerangan Fungsian 683074 | 2022.04.28

Rajah 6.

· Mod penuh–Ini ialah pemindahan data mod paket. Dalam mod ini, IP menghantar pecahan dan kitaran penyegerakan pada permulaan dan penghujung paket sebagai pembatas.

Pemindahan Data Mod Penuh tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Maklumat Berkaitan · F-Tile Serial Lite IV Intel FPGA IP Overview pada halaman 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna

4.1. Laluan Data TX
Laluan data TX terdiri daripada komponen berikut: · Penyesuai MAC · Blok pemasukan perkataan kawalan · CRC · Pengekod MII · Blok PCS · Blok PMA

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 20

Hantar Maklum Balas

4. Penerangan Fungsian 683074 | 2022.04.28
Rajah 7. Laluan Data TX

Dari logik pengguna

TX MAC

Antara Muka Penstriman Avalon

Penyesuai MAC

Kawalan Sisipan Perkataan

CRC

Pengekod MII

PC Tersuai Antara Muka MII
PCS dan PMA

Antara Muka Bersiri TX Ke Peranti FPGA Lain

4.1.1. Penyesuai TX MAC
Penyesuai TX MAC mengawal penghantaran data kepada logik pengguna menggunakan antara muka penstriman Avalon®. Blok ini menyokong penghantaran maklumat dan kawalan aliran yang ditentukan pengguna.

Memindahkan Maklumat Ditakrifkan Pengguna

Dalam mod Penuh, IP menyediakan isyarat tx_is_usr_cmd yang boleh anda gunakan untuk memulakan kitaran maklumat yang ditentukan pengguna seperti penghantaran XOFF/XON kepada logik pengguna. Anda boleh memulakan kitaran penghantaran maklumat yang ditentukan pengguna dengan menegaskan isyarat ini dan memindahkan maklumat menggunakan tx_avs_data bersama-sama dengan penegasan tx_avs_startofpacket dan isyarat tx_avs_valid. Blok itu kemudiannya membatalkan tx_avs_ready untuk dua kitaran.

Nota:

Ciri maklumat yang ditakrifkan pengguna hanya tersedia dalam mod Penuh.

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 21

4. Penerangan Fungsian 683074 | 2022.04.28

Rajah 8.

Kawalan Aliran

Terdapat keadaan di mana TX MAC tidak bersedia untuk menerima data daripada logik pengguna seperti semasa proses penjajaran semula pautan atau apabila tiada data tersedia untuk penghantaran daripada logik pengguna. Untuk mengelakkan kehilangan data akibat keadaan ini, IP menggunakan isyarat tx_avs_ready untuk mengawal aliran data daripada logik pengguna. IP membatalkan isyarat apabila keadaan berikut berlaku:
· Apabila tx_avs_startofpacket ditegaskan, tx_avs_ready dinyahtegaskan untuk satu kitaran jam.
· Apabila tx_avs_endofpacket ditegaskan, tx_avs_ready dinyahtegaskan untuk satu kitaran jam.
· Apabila mana-mana CW berpasangan ditegaskan tx_avs_ready dinyahtegaskan untuk dua kitaran jam.
· Apabila pemasukan penanda penjajaran RS-FEC berlaku pada antara muka PCS tersuai, tx_avs_ready dinyahakan untuk empat kitaran jam.
· Setiap 17 kitaran jam teras Ethernet dalam mod modulasi PAM4 dan setiap 33 kitaran jam teras Ethernet dalam mod modulasi NRZ. tx_avs_ready dinyahakan untuk satu kitaran jam.
· Apabila logik pengguna membatalkan tx_avs_valid semasa tiada penghantaran data.

Rajah pemasaan berikut adalah exampsedikit penyesuai TX MAC menggunakan tx_avs_ready untuk kawalan aliran data.

Kawalan Aliran dengan tx_avs_valid Deassertion dan START/END CW Berpasangan

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Pencuci mulut isyarat yang sah

D5 D6

tx_avs_ready tx_avs_startofpacket

Deassert isyarat sedia untuk dua kitaran untuk memasukkan END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN TAMAT STRT D0 D1 D2 D3 KOSONG D4

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 22

Hantar Maklum Balas

4. Penerangan Fungsian 683074 | 2022.04.28

Rajah 9.

Kawalan Aliran dengan Sisipan Penanda Penjajaran
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Rajah 10.

Kawalan Aliran dengan CW Berpasangan MULA/TAMAT Bertepatan dengan Sisipan Penanda Penjajaran

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 TAMAT STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 TAMAT STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 TAMAT STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 TAMAT STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

TAMAT STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Sisipan Kata Kawalan (CW).
F-Tile Serial Lite IV Intel FPGA IP membina CW berdasarkan isyarat input daripada logik pengguna. CW menunjukkan pembatas paket, maklumat status penghantaran atau data pengguna ke blok PCS dan ia diperoleh daripada kod kawalan XGMII.
Jadual berikut menunjukkan perihalan CW yang disokong:

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 23

4. Penerangan Fungsian 683074 | 2022.04.28

Jadual 11.
MULAKAN TAMAT JARINGAN

Perihalan CW yang Disokong

Bilangan Perkataan (1 perkataan

= 64 bit)

EMPTY_CYC

IDLE

Tidak

DATA

Di-band

Penerangan
Permulaan pembatas data. Tamat pembatas data. Kata kawalan (CW) untuk penjajaran RX. Kitaran kosong dalam pemindahan data. IDLE (keluar dari band). Muatan.

Jadual 12. Penerangan Medan CW
Medan RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

Penerangan
Medan simpanan. Boleh digunakan untuk sambungan masa hadapan. Terikat kepada 0.
Bilangan bait yang sah dalam perkataan terakhir (64-bit). Ini adalah nilai 3bit. · 3'b000: 8 bait · 3'b001: 1 bait · 3'b010: 2 bait · 3'b011: 3 bait · 3'b100: 4 bait · 3'b101: 5 bait · 3'b110: 6 bait · 3'b111: 7 bait
Bilangan perkataan tidak sah pada akhir pecahan.
Menunjukkan antara muka penstriman RX Avalon untuk menegaskan isyarat akhir paket.
Menunjukkan antara muka penstriman RX Avalon untuk menegaskan isyarat permulaan paket.
Menunjukkan antara muka penstriman RX Avalon untuk menegaskan paket permulaan dan paket akhir dalam kitaran yang sama.
Periksa penjajaran RX.
Nilai CRC yang dikira.
Menunjukkan bahawa perkataan kawalan (CW) mengandungi maklumat yang ditentukan pengguna.

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 24

Hantar Maklum Balas

4. Penerangan Fungsian 683074 | 2022.04.28

4.1.2.1. CW permulaan pecah

Rajah 11. Format CW Mula-mula

MULAKAN

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

saluran

7:0

'hFB(MULA)

kawalan 7:0

Jadual 13.

Dalam mod Penuh, anda boleh memasukkan START CW dengan menegaskan isyarat tx_avs_startofpacket. Apabila anda hanya menegaskan isyarat tx_avs_startofpacket, bit sop ditetapkan. Apabila anda menegaskan kedua-dua isyarat tx_avs_startofpacket dan tx_avs_endofpacket, bit seop ditetapkan.

MULAKAN Nilai Medan CW
Sop/seop padang
usr (8)
selaraskan

Nilai

Bergantung pada isyarat tx_is_usr_cmd:

1: Apabila tx_is_usr_cmd = 1

0: Apabila tx_is_usr_cmd = 0

Dalam mod Asas, MAC menghantar START CW selepas penetapan semula dibatalkan. Jika tiada data tersedia, MAC akan terus menghantar EMPTY_CYC berpasangan dengan END dan START CW sehingga anda mula menghantar data.

4.1.2.2. CW akhir pecah

Rajah 12. Format CW akhir pecah

TAMAT

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

data 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

KOSONG

7:0

RSVD

num_valid_bait_eob

kawalan

7:0

(8) Ini hanya disokong dalam mod Penuh.
Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 25

4. Penerangan Fungsian 683074 | 2022.04.28

Jadual 14.

MAC memasukkan END CW apabila tx_avs_endofpacket ditegaskan. END CW mengandungi bilangan bait yang sah pada perkataan data terakhir dan maklumat CRC.

Nilai CRC ialah hasil CRC 32-bit untuk data antara START CW dan perkataan data sebelum END CW.

Jadual berikut menunjukkan nilai medan dalam END CW.

TAMAT Nilai Medan CW
Medan eop CRC32 num_valid_bytes_eob

Nilai 1
Nilai dikira CRC32. Bilangan bait yang sah pada perkataan data terakhir.

4.1.2.3. Penjajaran CW Berpasangan

Rajah 13. Format CW Berpasangan Penjajaran

JARINGAN CW Gandingkan dengan MULA/TAMAT

Antara Muka XGMII 64+8bits

MULAKAN

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

kawalan 7:0

Antara Muka XGMII 64+8bits

TAMAT

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kawalan 7:0

ALIGN CW ialah CW berpasangan dengan START/END atau END/START CWs. Anda boleh memasukkan ALIGN berpasangan CW dengan sama ada menegaskan isyarat tx_link_reinit, menetapkan pembilang Tempoh Penjajaran atau memulakan tetapan semula. Apabila CW berpasangan ALIGN dimasukkan, medan penjajaran ditetapkan kepada 1 untuk memulakan blok penjajaran penerima untuk menyemak penjajaran data merentasi semua lorong.

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 26

Hantar Maklum Balas

4. Penerangan Fungsian 683074 | 2022.04.28

Jadual 15.

SElaraskan Nilai Medan CW
Jajaran medan
eop sop usr seop

Nilai 1 0 0 0 0

4.1.2.4. CW kitaran kosong

Rajah 14. Format CW kitaran kosong

EMPTY_CYC Gandingkan dengan END/START

Antara Muka XGMII 64+8bits

TAMAT

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kawalan 7:0

Antara Muka XGMII 64+8bits

MULAKAN

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kawalan 7:0

Jadual 16.

Apabila anda membatalkan tx_avs_valid untuk dua kitaran jam semasa pecah, MAC memasukkan EMPTY_CYC CW yang digandingkan dengan END/START CW. Anda boleh menggunakan CW ini apabila tiada data tersedia untuk penghantaran seketika.

Apabila anda membatalkan tx_avs_valid untuk satu kitaran, IP membatalkan tx_avs_valid untuk dua kali tempoh tx_avs_valid deassertion untuk menjana sepasang END/START CW.

Nilai Medan EMPTY_CYC CW
Jajaran medan
eop

Nilai 0 0

bersambung…

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 27

4. Penerangan Fungsian 683074 | 2022.04.28

Padang sop usr seop

Nilai 0 0 0

4.1.2.5. CW terbiar

Rajah 15. Format CW Terbiar

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

data

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

kawalan 7:0

MAC memasukkan IDLE CW apabila tiada penghantaran. Dalam tempoh ini, isyarat tx_avs_valid adalah rendah.
Anda boleh menggunakan IDLE CW apabila pemindahan pecah telah selesai atau penghantaran berada dalam keadaan melahu.

4.1.2.6. Kata Data

Kata data ialah muatan suatu paket. Bit kawalan XGMII semuanya ditetapkan kepada 0 dalam format perkataan data.

Rajah 16. Format Kata Data

64+8 bit Antara Muka XGMII

PERKATAAN DATA

63:56

data pengguna 7

55:48

data pengguna 6

47:40

data pengguna 5

data

39:32 31:24

data pengguna 4 data pengguna 3

23:16

data pengguna 2

15:8

data pengguna 1

7:0

data pengguna 0

kawalan 7:0

4.1.3. TX CRC
Anda boleh mendayakan blok TX CRC menggunakan parameter Dayakan CRC dalam Editor Parameter IP. Ciri ini disokong dalam kedua-dua mod Asas dan Penuh.

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 28

Hantar Maklum Balas

4. Penerangan Fungsian 683074 | 2022.04.28

MAC menambah nilai CRC pada END CW dengan menegaskan isyarat tx_avs_endofpacket. Dalam mod BASIC, hanya ALIGN CW yang dipasangkan dengan END CW mengandungi medan CRC yang sah.
Blok TX CRC antara muka dengan TX Control Word Insertion dan blok TX MII Encode. Blok TX CRC mengira nilai CRC untuk data setiap kitaran nilai 64-bit bermula dari START CW hingga END CW.
Anda boleh menegaskan isyarat crc_error_inject untuk merosakkan data dengan sengaja dalam lorong tertentu untuk mencipta ralat CRC.

4.1.4. Pengekod MII TX

Pengekod TX MII mengendalikan penghantaran paket dari MAC ke TX PCS.

Rajah berikut menunjukkan corak data pada bas MII 8-bit dalam mod modulasi PAM4. CW MULA dan TAMAT muncul sekali dalam setiap dua lorong MII.

Rajah 17. Mod Modulasi PAM4 Corak Data MII

KITARAN 1

KITARAN 2

KITARAN 3

KITARAN 4

KITARAN 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Rajah berikut menunjukkan corak data pada bas MII 8-bit dalam mod modulasi NRZ. CW MULA dan TAMAT muncul di setiap lorong MII.

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 29

4. Penerangan Fungsian 683074 | 2022.04.28

Rajah 18. Mod Modulasi NRZ Corak Data MII

KITARAN 1

KITARAN 2

KITARAN 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

KITARAN 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

KITARAN 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS dan PMA
F-Tile Serial Lite IV Intel FPGA IP mengkonfigurasi transceiver F-tile ke mod Ethernet PCS.

4.2. Laluan Data RX
Laluan data RX terdiri daripada komponen berikut: · Blok PMA · Blok PCS · Penyahkod MII · CRC · Blok Deskew · Blok penyingkiran Kata Kawalan

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 30

Hantar Maklum Balas

4. Penerangan Fungsian 683074 | 2022.04.28
Rajah 19. Laluan Data RX

Kepada logik pengguna Antara Muka Penstriman Avalon
RX MAC
Kawalan Pembuangan Perkataan
Deskew

CRC

Penyahkod MII

PC Tersuai Antara Muka MII
PCS dan PMA

Antara Muka Bersiri RX Daripada Peranti FPGA Lain
4.2.1. RX PCS dan PMA
F-Tile Serial Lite IV Intel FPGA IP mengkonfigurasi transceiver F-tile ke mod Ethernet PCS.
4.2.2. Penyahkod RX MII
Blok ini mengenal pasti jika data masuk mengandungi kata kawalan dan penanda penjajaran. Penyahkod RX MII mengeluarkan data dalam bentuk sah 1-bit, penunjuk penanda 1-bit, penunjuk kawalan 1bit dan data 64-bit setiap lorong.
4.2.3. RX CRC
Anda boleh mendayakan blok TX CRC menggunakan parameter Dayakan CRC dalam Editor Parameter IP. Ciri ini disokong dalam kedua-dua mod Asas dan Penuh. Blok RX CRC antara muka dengan blok RX Control Word Removal dan RX MII Decoder. IP menegaskan isyarat rx_crc_error apabila ralat CRC berlaku.

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 31

4. Penerangan Fungsian 683074 | 2022.04.28
IP membatalkan rx_crc_error pada setiap letusan baharu. Ia adalah output kepada logik pengguna untuk pengendalian ralat logik pengguna.
4.2.4. RX Deskew
Blok deskew RX mengesan penanda penjajaran untuk setiap lorong dan menjajarkan semula data sebelum menghantarnya ke blok penyingkiran RX CW.
Anda boleh memilih untuk membiarkan teras IP menjajarkan data bagi setiap lorong secara automatik apabila ralat penjajaran berlaku dengan menetapkan parameter Dayakan Penjajaran Auto dalam Editor parameter IP. Jika anda melumpuhkan ciri penjajaran automatik, teras IP menegaskan isyarat rx_error untuk menunjukkan ralat penjajaran. Anda mesti menegaskan rx_link_reinit untuk memulakan proses penjajaran lorong apabila ralat penjajaran lorong berlaku.
RX deskew mengesan penanda penjajaran berdasarkan mesin keadaan. Rajah berikut menunjukkan keadaan dalam blok deskew RX.

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 32

Hantar Maklum Balas

4. Penerangan Fungsian 683074 | 2022.04.28

Rajah 20.

Mesin Keadaan Penjajaran Lorong RX Deskew dengan Carta Aliran Didayakan Penjajaran Auto
Mulakan

IDLE

Set semula = 1 ya tidak

Semua PCS

tidak

lorong sedia?

TUNGGU

Semua penanda penyegerakan no
dikesan?
ya
ALIGN

tidak
ya tamat masa?

ya
Hilang penjajaran?
tiada penghujung

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 33

4. Penerangan Fungsian 683074 | 2022.04.28

Rajah 21.

Mesin Keadaan Penjajaran Lorong RX Deskew dengan Carta Aliran Dilumpuhkan Penjajaran Auto
Mulakan

IDLE

Set semula = 1 ya tidak

Semua PCS

tidak

lorong sedia?

ya
rx_link_reinit =1
tiada RALAT

tidak ya Tamat masa?

TUNGGU
tiada Semua penanda penyegerakan
dikesan?
ya SElaraskan

ya
Hilang penjajaran?
tidak
tamat
1. Proses penjajaran bermula dengan keadaan IDLE. Blok bergerak ke keadaan WAIT apabila semua lorong PCS sedia dan rx_link_reinit dinyahtegaskan.
2. Dalam keadaan WAIT, blok menyemak semua penanda yang dikesan ditegaskan dalam kitaran yang sama. Jika keadaan ini benar, blok bergerak ke keadaan JURUSAN.
3. Apabila blok berada dalam keadaan JURUSAN, ia menunjukkan lorong dijajarkan. Dalam keadaan ini, blok terus memantau penjajaran lorong dan menyemak sama ada semua penanda hadir dalam kitaran yang sama. Jika sekurang-kurangnya satu penanda tidak terdapat dalam kitaran yang sama dan parameter Dayakan Penjajaran Auto ditetapkan, blok itu pergi ke

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 34

Hantar Maklum Balas

4. Penerangan Fungsian 683074 | 2022.04.28

Keadaan IDLE untuk memulakan semula proses penjajaran. Jika Dayakan Penjajaran Auto tidak ditetapkan dan sekurang-kurangnya satu penanda tidak hadir dalam kitaran yang sama, blok tersebut pergi ke keadaan ERROR dan menunggu logik pengguna untuk menegaskan isyarat rx_link_reinit untuk memulakan proses penjajaran lorong.

Rajah 22. Penjajaran Semula Lorong dengan Dayakan Penjajaran Auto Didayakan rx_core_clk

rx_link_up

rx_link_reinit

dan_semua_penanda

Negeri Deskew

BERSERI

IDLE

TUNGGU

BERSERI

AUTO_ALIGN = 1

Rajah 23. Penjajaran Semula Lorong dengan Dayakan Penjajaran Auto Dilumpuhkan rx_core_clk

rx_link_up

rx_link_reinit

dan_semua_penanda

Negeri Deskew

BERSERI

RALAT

IDLE

TUNGGU

BERSERI

AUTO_ALIGN = 0
4.2.5. Penyingkiran RX CW
Blok ini menyahkod CW dan menghantar data kepada logik pengguna menggunakan antara muka penstriman Avalon selepas penyingkiran CW.
Apabila tiada data yang sah tersedia, blok penyingkiran RX CW membatalkan isyarat rx_avs_valid.
Dalam mod PENUH, jika bit pengguna ditetapkan, blok ini menegaskan isyarat rx_is_usr_cmd dan data dalam kitaran jam pertama digunakan sebagai maklumat atau arahan yang ditentukan pengguna.
Apabila rx_avs_ready deasserts dan rx_avs_valid asserts, blok penyingkiran RX CW menjana keadaan ralat kepada logik pengguna.
Isyarat penstriman Avalon yang berkaitan dengan blok ini adalah seperti berikut: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 35

4. Penerangan Fungsian 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (hanya tersedia dalam mod Penuh)
4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture
F-Tile Serial Lite IV Intel FPGA IP mempunyai empat input jam yang menjana jam ke blok berbeza: · Jam rujukan pemancar (xcvr_ref_clk)–Input jam daripada jam luaran
cip atau pengayun yang menjana jam untuk blok PCS tersuai TX MAC, RX MAC dan TX dan RX. Rujuk Parameter untuk julat frekuensi yang disokong. · Jam teras TX (tx_core_clk)–Jam ini berasal daripada transceiver PLL digunakan untuk TX MAC. Jam ini juga merupakan jam keluaran daripada transceiver jubin F untuk menyambung kepada logik pengguna TX. · Jam teras RX (rx_core_clk)–Jam ini berasal daripada transceiver PLL digunakan untuk RX deskew FIFO dan RX MAC. Jam ini juga merupakan jam keluaran daripada transceiver jubin F untuk menyambung kepada logik pengguna RX. · Jam untuk antara muka konfigurasi semula transceiver (reconfig_clk)–input jam daripada litar jam luaran atau pengayun yang menjana jam untuk antara muka konfigurasi semula transceiver F-jubin dalam kedua-dua laluan data TX dan RX. Kekerapan jam ialah 100 hingga 162 MHz.
Rajah blok berikut menunjukkan domain jam IP FPGA F-Tile Serial Lite IV Intel dan sambungan dalam IP.

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 36

Hantar Maklum Balas

4. Penerangan Fungsian 683074 | 2022.04.28

Rajah 24.

F-Tile Serial Lite IV Intel FPGA IP Clock Architecture

Pengayun

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Clock Interface Clock
(reconfig_clk)

tx_core_clkout (sambung ke logik pengguna)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Jam Antara Muka Konfigurasi Semula Transceiver

(reconfig_clk)

Pengayun

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (sambung ke logik pengguna)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Data TX Antara Muka Penstriman Avalon
TX MAC

pautan_siri[n-1:0]

Deskew

FIFO

Antara Muka Penstriman Avalon RX Data RX MAC

Data RX Antara Muka Penstriman Avalon
RX MAC

Deskew FIFO

rx_core_clkout (sambung ke logik pengguna)

rx_core_clk= clk_pll_div64[mid_ch]

PC tersuai

pautan_siri[n-1:0]

TX MAC

Data TX Antara Muka Penstriman Avalon

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (sambung ke logik pengguna)

Jam Ref Transceiver (xcvr_ref_clk)
Jam Ref Transceiver (xcvr_ref_clk)

Pengayun*

Lagenda

peranti FPGA
Domain jam teras TX
Domain jam teras RX
Domain jam rujukan transceiver Peranti luaran Isyarat data

4.4. Tetapkan Semula dan Permulaan Pautan
MAC, F-tile Hard IP, dan blok konfigurasi semula mempunyai isyarat set semula yang berbeza: · Blok TX dan RX MAC menggunakan isyarat set semula tx_core_rst_n dan rx_core_rst_n. · pemacu isyarat set semula tx_pcs_fec_phy_reset_n dan rx_pcs_fec_phy_reset_n
pengawal tetapan semula lembut untuk menetapkan semula IP Keras jubin F. · Blok konfigurasi semula menggunakan isyarat set semula reconfig_reset.

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 37

4. Penerangan Fungsian 683074 | 2022.04.28

Rajah 25. Tetapkan Semula Seni Bina
Data TX Antara Muka Penstriman Avalon
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-jubin Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

IP Keras jubin F

Data Bersiri TX Data Bersiri RX

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Tetapkan semula Logik
Maklumat Berkaitan · Tetapkan Semula Garis Panduan pada halaman 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna
4.4.1. Tetapan Semula TX dan Urutan Permulaan
Urutan tetapan semula TX untuk F-Tile Serial Lite IV Intel FPGA IP adalah seperti berikut: 1. Tegaskan tx_pcs_fec_phy_reset_n, tx_core_rst_n dan reconfig_reset
serentak untuk menetapkan semula IP keras jubin F, MAC dan blok konfigurasi semula. Lepaskan tx_pcs_fec_phy_reset_n dan tetapan semula konfigurasi selepas menunggu tx_reset_ack untuk memastikan blok ditetapkan semula dengan betul. 2. IP kemudian menegaskan isyarat phy_tx_lanes_stable, tx_pll_locked, dan phy_ehip_ready selepas tetapan semula tx_pcs_fec_phy_reset_n dilepaskan, untuk menunjukkan TX PHY sedia untuk penghantaran. 3. Isyarat tx_core_rst_n hilang selepas isyarat phy_ehip_ready menjadi tinggi. 4. IP mula menghantar aksara IDLE pada antara muka MII sebaik sahaja MAC tidak ditetapkan semula. Tiada keperluan untuk penjajaran lorong TX dan condong kerana semua lorong menggunakan jam yang sama. 5. Semasa menghantar aksara IDLE, MAC menegaskan isyarat tx_link_up. 6. MAC kemudian mula menghantar ALIGN berpasangan dengan START/END atau END/START CW pada selang masa tetap untuk memulakan proses penjajaran lorong penerima yang disambungkan.

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 38

Hantar Maklum Balas

4. Penerangan Fungsian 683074 | 2022.04.28

Rajah 26.

Set Semula TX dan Rajah Masa Permulaan
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _dikunci

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. Tetapan Semula RX dan Urutan Permulaan
Urutan tetapan semula RX untuk F-Tile Serial Lite IV Intel FPGA IP adalah seperti berikut:
1. Tegaskan rx_pcs_fec_phy_reset_n, rx_core_rst_n, dan reconfig_reset secara serentak untuk menetapkan semula F-tile hard IP, MAC, dan blok konfigurasi semula. Lepaskan rx_pcs_fec_phy_reset_n dan tetapan semula konfigurasi selepas menunggu rx_reset_ack untuk memastikan blok ditetapkan semula dengan betul.
2. IP kemudian menegaskan isyarat phy_rx_pcs_ready selepas tetapan semula PCS tersuai dikeluarkan, untuk menunjukkan RX PHY sedia untuk penghantaran.
3. Isyarat rx_core_rst_n deasserts selepas isyarat phy_rx_pcs_ready menjadi tinggi.
4. IP memulakan proses penjajaran lorong selepas tetapan semula RX MAC dilepaskan dan apabila menerima ALIGN dipasangkan dengan START/END atau END/START CW.
5. Blok deskew RX menegaskan isyarat rx_link_up setelah penjajaran untuk semua lorong selesai.
6. IP kemudian menegaskan isyarat rx_link_up kepada logik pengguna untuk menunjukkan bahawa pautan RX sedia untuk memulakan penerimaan data.

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 39

4. Penerangan Fungsian 683074 | 2022.04.28

Rajah 27. RX Reset dan Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Kadar Pautan dan Pengiraan Kecekapan Lebar Jalur

Pengiraan kecekapan jalur lebar F-Tile Serial Lite IV Intel FPGA IP adalah seperti di bawah:

Kecekapan lebar jalur = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Jadual 17. Penerangan Pembolehubah Kecekapan Lebar Jalur

Pembolehubah

Penerangan

mentah_kadar pecah_saiz

Ini ialah kadar bit yang dicapai oleh antara muka bersiri. raw_rate = lebar SERDES * frekuensi jam transceiver Cthample: kadar_ mentah = 64 * 402.812500 Gbps = 25.78 Gbps
Nilai saiz pecah. Untuk mengira kecekapan lebar jalur purata, gunakan nilai saiz pecah biasa. Untuk kadar maksimum, gunakan nilai saiz pecah maksimum.

pecah_saiz_ovhd

Nilai overhed saiz pecah.
Dalam mod Penuh, nilai burst_size_ovhd merujuk kepada CW berpasangan START dan END.
Dalam mod Asas, tiada burst_size_ovhd kerana tiada CW berpasangan START dan END.

align_marker_tempoh

Nilai tempoh di mana penanda penjajaran dimasukkan. Nilainya ialah 81920 kitaran jam untuk penyusunan dan 1280 untuk simulasi pantas. Nilai ini diperoleh daripada logik keras PCS.

align_marker_width srl4_align_period

Bilangan kitaran jam di mana isyarat penanda penjajaran yang sah dipegang tinggi.
Bilangan kitaran jam antara dua penanda penjajaran. Anda boleh menetapkan nilai ini menggunakan parameter Tempoh Penjajaran dalam Editor Parameter IP.

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 40

Hantar Maklum Balas

4. Penerangan Fungsian 683074 | 2022.04.28
Pengiraan kadar pautan adalah seperti di bawah: Kadar berkesan = kecekapan lebar jalur * kadar_raw Anda boleh mendapatkan kekerapan jam pengguna maksimum dengan persamaan berikut. Pengiraan kekerapan jam maksimum pengguna menganggap penstriman data berterusan dan tiada kitaran IDLE berlaku pada logik pengguna. Kadar ini penting semasa mereka bentuk logik pengguna FIFO untuk mengelakkan limpahan FIFO. Kekerapan jam pengguna maksimum = kadar berkesan / 64

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 41

683074 | 2022.04.28 Hantar Maklum Balas

5. Parameter

Jadual 18. F-Tile Serial Lite IV Intel FPGA IP Parameter Penerangan

Parameter

Nilai

Lalai

Penerangan

Pilihan Reka Bentuk Umum

Jenis modulasi PMA

· PAM4 · NRZ

PAM4

Pilih mod modulasi PCS.

Jenis PMA

· FHT · FGT

FGT

Memilih jenis transceiver.

Kadar data PMA

· Untuk mod PAM4:
— Jenis transceiver FGT: 20 Gbps 58 Gbps
— Jenis transceiver FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Untuk mod NRZ:
— Jenis transceiver FGT: 10 Gbps 28.05 Gbps
— Jenis transceiver FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Menentukan kadar data berkesan pada output transceiver yang menggabungkan penghantaran dan overhed lain. Nilai dikira oleh IP dengan membundarkan kepada 1 tempat perpuluhan dalam unit Gbps.

Mod PMA

· Dupleks · Tx · Rx

Dupleks

Untuk jenis transceiver FHT, arah yang disokong ialah dupleks sahaja. Untuk jenis transceiver FGT, arah yang disokong ialah Dupleks, Tx dan Rx.

Bilangan PMA

· Untuk mod PAM4:

lorong

— 1 hingga 12

· Untuk mod NRZ:

— 1 hingga 16

Pilih bilangan lorong. Untuk reka bentuk simplex, bilangan lorong yang disokong ialah 1.

kekerapan jam rujukan PLL

· Untuk jenis transceiver FHT: 156.25 MHz
· Untuk jenis transceiver FGT: 27.5 MHz 379.84375 MHz, bergantung pada kadar data transceiver yang dipilih.

· Untuk jenis transceiver FHT: 156.25 MHz
· Untuk jenis transceiver FGT: 165 MHz

Menentukan kekerapan jam rujukan transceiver.

Sistem PLL

—

jam rujukan

kekerapan

170 MHz

Hanya tersedia untuk jenis transceiver FHT. Menentukan jam rujukan PLL Sistem dan akan digunakan sebagai input Rujukan F-Tile dan Jam PLL Sistem Intel FPGA IP untuk menjana jam PLL Sistem.

Kekerapan PLL sistem
Tempoh Penjajaran

— 128 65536

Dayakan RS-FEC

Dayakan

876.5625 MHz 128 Dayakan

Menentukan kekerapan jam PLL Sistem.
Menentukan tempoh penanda penjajaran. Nilai mestilah x2. Hidupkan untuk mendayakan ciri RS-FEC.
bersambung…

ISO 9001:2015 Berdaftar

5. Parameter 683074 | 2022.04.28

Parameter

Nilai

Lalai

Penerangan

Lumpuhkan

Untuk mod modulasi PAM4 PCS, RS-FEC sentiasa didayakan.

Antara Muka Pengguna

Mod penstriman

· PENUH · ASAS

penuh

Pilih penstriman data untuk IP.

Penuh: Mod ini menghantar kitaran permulaan paket dan akhir paket dalam bingkai.

Asas: Ini ialah mod penstriman tulen yang mana data dihantar tanpa permulaan paket, kosong dan akhir paket untuk meningkatkan lebar jalur.

Dayakan CRC

Membolehkan melumpuhkan

Lumpuhkan

Hidupkan untuk mendayakan pengesanan dan pembetulan ralat CRC.

Dayakan penjajaran automatik

Membolehkan melumpuhkan

Lumpuhkan

Hidupkan untuk mendayakan ciri penjajaran lorong automatik.

Dayakan titik akhir nyahpepijat

Membolehkan melumpuhkan

Lumpuhkan

Apabila HIDUP, F-Tile Serial Lite IV Intel FPGA IP menyertakan Titik Akhir Nyahpepijat terbenam yang bersambung secara dalaman kepada antara muka dipetakan memori Avalon. IP boleh melakukan ujian dan fungsi nyahpepijat tertentu melalui JTAG menggunakan Konsol Sistem. Nilai lalai adalah Mati.

Penggabungan Simplex (Tetapan parameter ini hanya tersedia apabila anda memilih reka bentuk dwi simpleks FGT.)

RSFEC didayakan pada IP Simplex Serial Lite IV yang lain diletakkan pada saluran FGT yang sama

Membolehkan melumpuhkan

Lumpuhkan

Hidupkan pilihan ini jika anda memerlukan gabungan konfigurasi dengan RS-FEC didayakan dan dilumpuhkan untuk F-Tile Serial Lite IV Intel FPGA IP dalam reka bentuk dwi simplex untuk mod transceiver NRZ, di mana kedua-dua TX dan RX diletakkan pada FGT yang sama saluran.

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 43

683074 | 2022.04.28 Hantar Maklum Balas

6. F-Tile Serial Lite IV Intel FPGA IP Isyarat Antara Muka

6.1. Isyarat Jam

Jadual 19. Isyarat Jam

Nama

Arah Lebar

Penerangan

tx_core_clkout

Keluarkan jam teras TX untuk antara muka PCS tersuai TX, TX MAC dan logik pengguna masuk

laluan data TX.

Jam ini dijana daripada blok PCS tersuai.

rx_core_clkout

Keluarkan jam teras RX untuk antara muka PCS tersuai RX, RX deskew FIFO, RX MAC

dan logik pengguna dalam laluan data RX.

Jam ini dijana daripada blok PCS tersuai.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Jam rujukan Input Transceiver.

Apabila jenis transceiver ditetapkan kepada FGT, sambungkan jam ini kepada isyarat output (out_refclk_fgt_0) Rujukan F-Tile dan Jam PLL Intel FPGA IP. Apabila jenis transceiver ditetapkan kepada FHT, sambungkan

jam ini kepada isyarat keluaran (out_fht_cmmpll_clk_0) Rujukan F-Jubin dan Jam PLL Sistem IP FPGA Intel.

Rujuk Parameter untuk julat frekuensi yang disokong.

Input Jam input untuk antara muka konfigurasi semula transceiver.

Kekerapan jam ialah 100 hingga 162 MHz.

Sambungkan isyarat jam input ini kepada litar jam luaran atau pengayun.

Input Jam input untuk antara muka konfigurasi semula transceiver.

Kekerapan jam ialah 100 hingga 162 MHz.

Sambungkan isyarat jam input ini kepada litar jam luaran atau pengayun.

out_systempll_clk_ 1

Input

Jam PLL sistem.
Sambungkan jam ini kepada isyarat output (out_systempll_clk_0) Rujukan F-Tile dan Jam PLL Sistem Intel FPGA IP.

Parameter Maklumat Berkaitan di halaman 42

6.2. Tetapkan Semula Isyarat

Jadual 20. Tetapkan Semula Isyarat

Nama

Arah Lebar

tx_core_rst_n

Input

Domain Jam Asynchronous

rx_core_rst_n

Input

Tak segerak

tx_pcs_fec_phy_reset_n 1

Input

Tak segerak

Penerangan

Isyarat tetapan semula aktif-rendah. Menetapkan semula F-Tile Serial Lite IV TX MAC.

Isyarat tetapan semula aktif-rendah. Menetapkan semula F-Tile Serial Lite IV RX MAC.

Isyarat tetapan semula aktif-rendah.

bersambung…

ISO 9001:2015 Berdaftar

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Nama

Domain Jam Arah Lebar

Penerangan

Menetapkan semula PC tersuai F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Input

Tak segerak

Isyarat tetapan semula aktif-rendah. Menetapkan semula PC tersuai F-Tile Serial Lite IV RX.

reconfig_reset

Input

reconfig_clk Isyarat tetapan semula tinggi-aktif.

Menetapkan semula blok konfigurasi semula antara muka dipetakan memori Avalon.

reconfig_sl_reset

Input reconfig_sl_clk Isyarat tetapan semula tinggi-aktif.

Menetapkan semula blok konfigurasi semula antara muka dipetakan memori Avalon.

6.3. Isyarat MAC

Jadual 21.

Isyarat MAC TX
Dalam jadual ini, N mewakili bilangan lorong yang ditetapkan dalam editor parameter IP.

Nama

Lebar

Domain Jam Arah

Penerangan

tx_avs_ready

Output tx_core_clkout isyarat penstriman Avalon.

Apabila ditegaskan, menunjukkan bahawa MAC TX bersedia untuk menerima data.

tx_avs_data

· (64*N)*2 (mod PAM4)
· 64*N (mod NRZ)

Input

tx_core_clkout isyarat penstriman Avalon. data TX.

tx_avs_channel

Input tx_core_clkout isyarat penstriman Avalon.

Nombor saluran untuk data yang dipindahkan pada kitaran semasa.

Isyarat ini tidak tersedia dalam mod Asas.

tx_avs_valid

Input tx_core_clkout isyarat penstriman Avalon.

Apabila ditegaskan, menunjukkan isyarat data TX adalah sah.

tx_avs_startofpacket

Input tx_core_clkout isyarat penstriman Avalon.

Apabila ditegaskan, menunjukkan permulaan paket data TX.

Tegaskan hanya satu kitaran jam untuk setiap paket.

Isyarat ini tidak tersedia dalam mod Asas.

tx_avs_endofpacket

Input tx_core_clkout isyarat penstriman Avalon.

Apabila ditegaskan, menunjukkan penghujung paket data TX.

Tegaskan hanya satu kitaran jam untuk setiap paket.

Isyarat ini tidak tersedia dalam mod Asas.

tx_avs_kosong

Input tx_core_clkout isyarat penstriman Avalon.

Menunjukkan bilangan perkataan tidak sah dalam pecahan akhir data TX.

Isyarat ini tidak tersedia dalam mod Asas.

tx_num_valid_bait_eob

Input

tx_core_clkout

Menunjukkan bilangan bait yang sah dalam perkataan terakhir pecahan akhir. Isyarat ini tidak tersedia dalam mod Asas.
bersambung…

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Nama tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Lebar 1
1 1
N 5

Domain Jam Arah

Penerangan

Input

tx_core_clkout

Apabila ditegaskan, isyarat ini memulakan kitaran maklumat yang ditentukan pengguna.
Tegaskan isyarat ini pada kitaran jam yang sama seperti pernyataan tx_startofpacket.
Isyarat ini tidak tersedia dalam mod Asas.

Output tx_core_clkout Apabila ditegaskan, menunjukkan pautan data TX sedia untuk penghantaran data.

Keluaran

tx_core_clkout

Apabila ditegaskan, isyarat ini memulakan penjajaran semula lorong.
Tegaskan isyarat ini untuk satu kitaran jam untuk mencetuskan MAC menghantar SELAR CW.

Input

tx_core_clkout Apabila ditegaskan, MAC menyuntik ralat CRC32 ke lorong terpilih.

Output tx_core_clkout Tidak digunakan.

Rajah pemasaan berikut menunjukkan bekasamppenghantaran data TX sebanyak 10 perkataan daripada logik pengguna merentasi 10 lorong bersiri TX.

Rajah 28.

Rajah Masa Penghantaran Data TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

Lorong 0

…………

STRT 0 10

N-10 TAMAT STRT 0

Lorong 1

…………

STRT 1 11

N-9 TAMAT STRT 1

N-10 TAMAT IDLE N-9 TAMAT IDLE

Lorong 9

…………

STRT 9 19

N-1 TAMAT STRT 9

N-1 TAMAT IDLE IDLE

Jadual 22.

Isyarat RX MAC
Dalam jadual ini, N mewakili bilangan lorong yang ditetapkan dalam editor parameter IP.

Nama

Lebar

Domain Jam Arah

Penerangan

rx_avs_ready

Input rx_core_clkout isyarat penstriman Avalon.

Apabila ditegaskan, menunjukkan bahawa logik pengguna sedia untuk menerima data.

rx_avs_data

(64*N)*2 (mod PAM4)
64*N (mod NRZ)

Keluaran

rx_core_clkout isyarat penstriman Avalon. data RX.

rx_avs_channel

Keluaran rx_core_clkout isyarat penstriman Avalon.

Nombor saluran untuk data sedang

diterima pada kitaran semasa.

Isyarat ini tidak tersedia dalam mod Asas.

rx_avs_valid

Keluaran rx_core_clkout isyarat penstriman Avalon.

bersambung…

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 46

Hantar Maklum Balas

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Nama

Lebar

Domain Jam Arah

Penerangan

Apabila ditegaskan, menunjukkan isyarat data RX adalah sah.

rx_avs_startofpacket

Keluaran rx_core_clkout isyarat penstriman Avalon.

Apabila ditegaskan, menunjukkan permulaan paket data RX.

Tegaskan hanya satu kitaran jam untuk setiap paket.

Isyarat ini tidak tersedia dalam mod Asas.

rx_avs_endofpacket

Keluaran rx_core_clkout isyarat penstriman Avalon.

Apabila ditegaskan, menunjukkan penghujung paket data RX.

Tegaskan hanya satu kitaran jam untuk setiap paket.

Isyarat ini tidak tersedia dalam mod Asas.

rx_avs_kosong

Keluaran rx_core_clkout isyarat penstriman Avalon.

Menunjukkan bilangan perkataan tidak sah dalam pecahan akhir data RX.

Isyarat ini tidak tersedia dalam mod Asas.

rx_num_valid_bait_eob

Keluaran

rx_core_clkout Menunjukkan bilangan bait yang sah dalam perkataan terakhir pecahan akhir.
Isyarat ini tidak tersedia dalam mod Asas.

rx_is_usr_cmd

Output rx_core_clkout Apabila ditegaskan, isyarat ini memulakan pengguna-

kitaran maklumat yang ditentukan.

Tegaskan isyarat ini pada kitaran jam yang sama seperti pernyataan tx_startofpacket.

Isyarat ini tidak tersedia dalam mod Asas.

rx_link_up

Output rx_core_clkout Apabila ditegaskan, menunjukkan pautan data RX

sedia untuk penerimaan data.

rx_link_reinit

Input rx_core_clkout Apabila ditegaskan, isyarat ini memulakan lorong

penjajaran semula.

Jika anda melumpuhkan Dayakan Penjajaran Auto, tegaskan isyarat ini untuk satu kitaran jam untuk mencetuskan MAC untuk menjajarkan semula lorong. Jika Dayakan Penjajaran Auto ditetapkan, MAC menjajarkan semula lorong secara automatik.

Jangan tegaskan isyarat ini apabila Dayakan Penjajaran Auto ditetapkan.

rx_error

(N*2*2)+3 (mod PAM4)
(N*2)*3 (mod NRZ)

Keluaran

rx_core_clkout

Apabila ditegaskan, menunjukkan keadaan ralat berlaku dalam laluan data RX.
· [(N*2+2):N+3] = Menunjukkan ralat PCS untuk lorong tertentu.
· [N+2] = Menunjukkan ralat penjajaran. Mulakan semula penjajaran lorong jika bit ini ditegaskan.
· [N+1]= Menunjukkan data dimajukan kepada logik pengguna apabila logik pengguna tidak bersedia.
· [N] = Menunjukkan kehilangan penjajaran.
· [(N-1):0] = Menunjukkan data mengandungi ralat CRC.

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

6.4. Isyarat Konfigurasi Semula Transceiver

Jadual 23.

Isyarat Konfigurasi Semula PCS
Dalam jadual ini, N mewakili bilangan lorong yang ditetapkan dalam editor parameter IP.

Nama

Lebar

Domain Jam Arah

Penerangan

reconfig_sl_read

Masukkan perintah baca konfigurasi semula_sl_ PCS konfigurasi semula

clk

isyarat.

reconfig_sl_write

Masukkan reconfig_sl_ tulis konfigurasi semula PCS

clk

isyarat arahan.

reconfig_sl_address

14 bit + clogb2N

Input

reconfig_sl_ clk

Menentukan konfigurasi semula PCS alamat antara muka dipetakan memori Avalon dalam lorong yang dipilih.
Setiap lorong mempunyai 14 bit dan bit atas merujuk kepada offset lorong.
Example, untuk reka bentuk NRZ/PAM4 4 lorong, dengan reconfig_sl_address[13:0] merujuk kepada nilai alamat:
· reconfig_sl_address[15:1 4] set kepada 00 = alamat untuk lorong 0.
· reconfig_sl_address[15:1 4] set kepada 01 = alamat untuk lorong 1.
· reconfig_sl_address[15:1 4] set kepada 10 = alamat untuk lorong 2.
· reconfig_sl_address[15:1 4] set kepada 11 = alamat untuk lorong 3.

reconfig_sl_readdata

Output reconfig_sl_ Menentukan data konfigurasi semula PCS

clk

untuk dibaca dengan kitaran sedia dalam a

lorong yang dipilih.

reconfig_sl_waitrequest

Output reconfig_sl_ Mewakili konfigurasi semula PCS

clk

Antara muka dipetakan memori Avalon

isyarat berhenti di lorong yang dipilih.

reconfig_sl_writedata

Input reconfig_sl_ Menentukan data konfigurasi semula PCS

clk

untuk ditulis pada kitaran tulis dalam a

lorong yang dipilih.

reconfig_sl_readdata_vali

Keluaran

reconfig_sl_ Menentukan konfigurasi semula PCS

clk

data yang diterima adalah sah dalam pilihan

lorong.

Jadual 24.

Isyarat Konfigurasi Semula IP Keras F-Tile
Dalam jadual ini, N mewakili bilangan lorong yang ditetapkan dalam editor parameter IP.

Nama

Lebar

Domain Jam Arah

Penerangan

reconfig_read

Input reconfig_clk PMA konfigurasi semula dibaca

isyarat arahan.

reconfig_write

Input reconfig_clk PMA tulis konfigurasi semula

isyarat arahan.

reconfig_address

18 bit + clog2bN

Input

reconfig_clk

Menentukan alamat antara muka dipetakan memori PMA Avalon dalam lorong yang dipilih.
bersambung…

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 48

Hantar Maklum Balas

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Nama
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Lebar
32 1 32 1

Domain Jam Arah

Penerangan

Dalam kedua-dua mod NRZ iklan PAM4, setiap lorong mempunyai 18 bit dan baki bit atas merujuk kepada offset lorong.
Example, untuk reka bentuk 4 lorong:
· reconfig_address[19:18] set kepada 00 = alamat untuk lorong 0.
· reconfig_address[19:18] set kepada 01 = alamat untuk lorong 1.
· reconfig_address[19:18] set kepada 10 = alamat untuk lorong 2.
· reconfig_address[19:18] set kepada 11 = alamat untuk lorong 3.

Keluaran

reconfig_clk Menentukan data PMA untuk dibaca oleh kitaran sedia dalam lorong yang dipilih.

Keluaran

reconfig_clk Mewakili isyarat terhenti antara muka peta memori PMA Avalon di lorong yang dipilih.

Input

reconfig_clk Menentukan data PMA untuk ditulis pada kitaran tulis dalam lorong yang dipilih.

Keluaran

reconfig_clk Menentukan konfigurasi semula PMA yang diterima data adalah sah dalam lorong yang dipilih.

6.5. Isyarat PMA

Jadual 25.

Isyarat PMA
Dalam jadual ini, N mewakili bilangan lorong yang ditetapkan dalam editor parameter IP.

Nama

Lebar

Domain Jam Arah

Penerangan

phy_tx_lanes_stable

N*2 (mod PAM4)
N (mod NRZ)

Keluaran

Asynchronous Apabila ditegaskan, menunjukkan laluan data TX sedia untuk menghantar data.

tx_pll_locked

N*2 (mod PAM4)
N (mod NRZ)

Keluaran

Asynchronous Apabila ditegaskan, menunjukkan TX PLL telah mencapai status kunci.

phy_ehip_ready

N*2 (mod PAM4)
N (mod NRZ)

Keluaran

Tak segerak

Apabila ditegaskan, menunjukkan bahawa PCS tersuai telah melengkapkan pemulaan dalaman dan bersedia untuk penghantaran.
Isyarat ini menegaskan selepas tx_pcs_fec_phy_reset_n dan tx_pcs_fec_phy_reset_nare dibatalkan.

tx_serial_data

Output jam bersiri TX pin bersiri TX.

rx_serial_data

Masukkan pin bersiri RX jam bersiri RX.

phy_rx_block_lock

N*2 (mod PAM4)
N (mod NRZ)

Keluaran

Asynchronous Apabila ditegaskan, menunjukkan bahawa penjajaran blok 66b telah selesai untuk lorong.

rx_cdr_lock

N*2 (mod PAM4)

Keluaran

Tak segerak

Apabila ditegaskan, menunjukkan bahawa jam yang dipulihkan dikunci kepada data.
bersambung…

Hantar Maklum Balas

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Namakan phy_rx_pcs_ready phy_rx_hi_ber

Lebar

Domain Jam Arah

Penerangan

N (mod NRZ)

N*2 (mod PAM4)
N (mod NRZ)

Keluaran

Tak segerak

Apabila ditegaskan, menunjukkan bahawa lorong RX saluran Ethernet yang sepadan adalah sejajar sepenuhnya dan bersedia untuk menerima data.

N*2 (mod PAM4)
N (mod NRZ)

Keluaran

Tak segerak

Apabila ditegaskan, menunjukkan bahawa RX PCS saluran Ethernet yang sepadan berada dalam keadaan HI BER.

F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna 50

Hantar Maklum Balas

683074 | 2022.04.28 Hantar Maklum Balas

7. Mereka bentuk dengan F-Tile Serial Lite IV Intel FPGA IP

7.1. Tetapkan Semula Garis Panduan
Ikuti garis panduan tetapan semula ini untuk melaksanakan tetapan semula peringkat sistem anda.
· Ikat isyarat tx_pcs_fec_phy_reset_n dan rx_pcs_fec_phy_reset_n bersama-sama pada tahap sistem untuk menetapkan semula TX dan RX PCS secara serentak.
· Tegaskan isyarat tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n dan reconfig_reset pada masa yang sama. Rujuk Tetapan Semula dan Permulaan Pautan untuk mendapatkan maklumat lanjut tentang tetapan semula IP dan urutan permulaan.
· Tahan tx_pcs_fec_phy_reset_n, dan rx_pcs_fec_phy_reset_n isyarat rendah, dan reconfig_reset isyarat tinggi dan tunggu tx_reset_ack dan rx_reset_ack untuk menetapkan semula F-tile hard IP dan blok konfigurasi semula dengan betul.
· Untuk mencapai pautan pantas antara peranti FPGA, tetapkan semula F-Tile Serial Lite IV Intel FPGA IP yang disambungkan pada masa yang sama. Rujuk F-Tile Serial Lite IV Intel FPGA IP Design ExampPanduan Pengguna untuk maklumat tentang memantau pautan IP TX dan RX menggunakan kit alat.
Maklumat Berkaitan
· Tetapkan Semula dan Permulaan Pautan pada halaman 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna

7.2. Garis Panduan Pengendalian Ralat

Jadual berikut menyenaraikan garis panduan pengendalian ralat untuk keadaan ralat yang mungkin berlaku dengan reka bentuk F-Tile Serial Lite IV Intel FPGA IP.

Jadual 26. Keadaan Ralat dan Garis Panduan Pengendalian

Keadaan Ralat
Satu atau lebih lorong tidak boleh mewujudkan komunikasi selepas jangka masa tertentu.

Garis panduan
Laksanakan sistem tamat masa untuk menetapkan semula pautan pada peringkat aplikasi.

Lorong kehilangan komunikasi selepas komunikasi diwujudkan.
Sebuah lorong kehilangan komunikasi semasa proses deskew.

Ini mungkin berlaku selepas atau semasa fasa pemindahan data. Laksanakan pengesanan kehilangan pautan pada peringkat aplikasi dan tetapkan semula pautan.
Laksanakan proses pemulaan semula pautan untuk lorong yang salah. Anda mesti memastikan bahawa penghalaan papan tidak melebihi 320 UI.

Penjajaran lorong hilang selepas semua lorong dijajarkan.

Ini mungkin berlaku selepas atau semasa fasa pemindahan data. Laksanakan pengesanan kehilangan penjajaran lorong di peringkat aplikasi untuk memulakan semula proses penjajaran lorong.

ISO 9001:2015 Berdaftar

683074 | 2022.04.28 Hantar Maklum Balas

8. F-Tile Serial Lite IV Intel FPGA IP Arkib Panduan Pengguna

Versi IP adalah sama dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Daripada perisian Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, teras IP mempunyai skema versi IP baharu.

Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.

Versi Intel Quartus Prime
21.3

IP Core Versi 3.0.0

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP Panduan Pengguna

ISO 9001:2015 Berdaftar

683074 | 2022.04.28 Hantar Maklum Balas

9. Sejarah Semakan Dokumen untuk Panduan Pengguna IP Intel FPGA F-Tile Serial Lite IV

Versi Dokumen 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Versi Intel Quartus Prime
22.1
21.3 21.3 21.2

IP Versi 5.0.0
3.0.0 3.0.0 2.0.0

Perubahan
· Jadual Dikemaskini: F-Tile Serial Lite IV Intel FPGA IP Ciri — Perihalan Pemindahan Data yang dikemas kini dengan sokongan kadar transceiver FHT tambahan: 58G NRZ, 58G PAM4 dan 116G PAM4
· Jadual Dikemaskini: F-Tile Serial Lite IV Perihalan Parameter IP FPGA Intel — Menambah parameter baharu · Kekerapan jam rujukan PLL Sistem · Dayakan titik akhir nyahpepijat — Mengemas kini Nilai untuk kadar data PMA — Penamaan parameter dikemas kini agar sepadan dengan GUI
· Mengemas kini perihalan untuk pemindahan data dalam Jadual: F-Tile Serial Lite IV Intel FPGA IP Features.
· Menamakan semula nama jadual IP kepada F-Tile Serial Lite IV Perihalan Parameter IP FPGA Intel dalam bahagian Parameter untuk kejelasan.
· Jadual Dikemaskini: Parameter IP: — Menambah parameter baharu–RSFEC didayakan pada IP Simplex Serial Lite IV yang lain diletakkan pada saluran FGT yang sama. — Mengemas kini nilai lalai untuk kekerapan jam rujukan Transceiver.
Keluaran awal.

ISO 9001:2015 Berdaftar

Dokumen / Sumber

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] Panduan Pengguna F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Panduan Pengguna F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP