इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक

सामग्री लपवा

1 FPGA पूर्णांक अंकगणित IP कोर

2 कागदपत्रे / संसाधने

2.1 संदर्भ

3 संबंधित पोस्ट

FPGA पूर्णांक अंकगणित IP कोर

View Fullscreen

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक
Intel® Quartus® Prime Design Suite साठी अपडेट केलेले: 20.3

ऑनलाइन आवृत्ती अभिप्राय पाठवा

UG-01063

ID: 683490 आवृत्ती: 2020.10.05

सामग्री
सामग्री
1. इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर……………………………………………………………….. 5
2. LPM_COUNTER (काउंटर) IP कोअर……………………………………………………………………………….. 7 2.1. वैशिष्ट्ये ……………………………………………………………………………………………… 7 2.2. व्हेरिलॉग एचडीएल प्रोटोटाइप……………………………………………………………………….. 8 2.3. VHDL घटक घोषणा……………………………………………………………………….8 2.4. VHDL लायब्ररी_वापर घोषणा……………………………………………………………………………… 9 2.5. बंदरे………………………………………………………………………………………………………..९ २.६. पॅरामीटर्स……………………………………………………………………………………………… 9
3. LPM_DIVIDE (विभाजक) Intel FPGA IP Core………………………………………………………….. 12 3.1. वैशिष्ट्ये………………………………………………………………………………………………. १२ ३.२. व्हेरिलॉग एचडीएल प्रोटोटाइप……………………………………………………………………… 12 3.2. VHDL घटक घोषणा……………………………………………………………………….. 12 3.3. VHDL लायब्ररी_वापर घोषणा…………………………………………………………………. 13 3.4. बंदरे……………………………………………………………………………………………… 13 3.5. पॅरामीटर्स……………………………………………………………………………………………… 13
4. LPM_MULT (गुणक) IP कोअर…………………………………………………………………………. १६ ४.१. वैशिष्ट्ये………………………………………………………………………………………………. १६ ४.२. व्हेरिलॉग HDL प्रोटोटाइप……………………………………………………………………………… 16 4.1. VHDL घटक घोषणा……………………………………………………………………….. 16 4.2. VHDL लायब्ररी_वापर घोषणा…………………………………………………………………. १७ ४.५. सिग्नल ……………………………………………………………………………………………… 17 4.3. Stratix V, Arria V, Cyclone V, आणि Intel Cyclone 17 LP उपकरणांसाठी पॅरामीटर्स…………… 4.4 17. सामान्य टॅब……………………………………………………………………………….१८ ४.६.२. सामान्य 4.5 टॅब……………………………………………………………………………… 18 4.6. पाइपलाइनिंग टॅब……………………………………………………………………………… 10 18. Intel Stratix 4.6.1, Intel Arria 18, आणि Intel Cyclone 4.6.2 GX उपकरणांसाठी पॅरामीटर्स……….. 2 19. सामान्य टॅब………………………………………………………………………….२० 4.6.3. सामान्य 19 टॅब……………………………………………………………………………… 4.7 10. पाइपलाइनिंग ………………………………………………………………………………………२१
5. LPM_ADD_SUB (ॲडर/वजाबाकी)……………………………………………………………………………… 22 5.1. वैशिष्ट्ये………………………………………………………………………………………………. २२ ५.२. व्हेरिलॉग एचडीएल प्रोटोटाइप……………………………………………………………………… 22 5.2. VHDL घटक घोषणा……………………………………………………………………….. 23 5.3. VHDL लायब्ररी_वापर घोषणा…………………………………………………………………. २३ ५.५. बंदरे……………………………………………………………………………………………… 23 5.4. पॅरामीटर्स……………………………………………………………………………………… 23
6. LPM_COMPARE (तुलनाकर्ता)……………………………………………………………………………………… 26 6.1. वैशिष्ट्ये………………………………………………………………………………………………. 26 6.2. व्हेरिलॉग एचडीएल प्रोटोटाइप……………………………………………………………………… 27 6.3. VHDL घटक घोषणा……………………………………………………………………….. 27 6.4. VHDL लायब्ररी_वापर घोषणा…………………………………………………………………. 27 6.5. बंदरे……………………………………………………………………………………………… 27 6.6. पॅरामीटर्स……………………………………………………………………………………………… 28

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 2

अभिप्राय पाठवा

सामग्री

7. ALTECC (त्रुटी सुधारणे कोड: एन्कोडर/डीकोडर) आयपी कोर…………………………………… ३०
७.१. ALTECC एन्कोडर वैशिष्ट्ये…………………………………………………………………………..7.1 31. व्हेरिलॉग एचडीएल प्रोटोटाइप (ALTECC_ENCODER)………………………………………………. ३२ ७.३. व्हेरिलॉग एचडीएल प्रोटोटाइप (ALTECC_DECODER)………………………………………………. ३२ ७.४. VHDL घटक घोषणा (ALTECC_ENCODER)……………………………………………… 7.2 32. VHDL घटक घोषणा (ALTECC_DECODER)……………………………………………… 7.3 32. VHDL लायब्ररी_वापर घोषणा…………………………………………………………………. ३३ ७.७. एन्कोडर पोर्ट्स……………………………………………………………………………………………… 7.4 33. डिकोडर पोर्ट्स ……………………………………………………………………………………………… 7.5 33. एन्कोडर पॅरामीटर्स……………………………………………………………………………………… 7.6 33. डिकोडर पॅरामीटर्स ……………………………………………………………………………… 7.7
8. इंटेल एफपीजीए गुणाकार ॲडर आयपी कोर………………………………………………………………. ३६
८.१. वैशिष्ट्ये………………………………………………………………………………………………. ३७ ८.१.१. प्री-ॲडर………………………………………………………………………………….. ३८ ८.१.२. सिस्टोलिक विलंब नोंदणी………………………………………………………………….. 8.1 37. प्री-लोड कॉन्स्टंट……………………………………………………………………… 8.1.1 38. दुहेरी संचयक ……………………………………………………………………… 8.1.2
८.२. व्हेरिलॉग HDL प्रोटोटाइप……………………………………………………………………………… 8.2 44. VHDL घटक घोषणा……………………………………………………………………….. 8.3 44. VHDL लायब्ररी_वापर घोषणा…………………………………………………………………. ४४ ८.५. सिग्नल……………………………………………………………………………………………… 8.4 44. पॅरामीटर्स……………………………………………………………………………………………… 8.5
८.६.१. सामान्य टॅब……………………………………………………………………………… 8.6.1 47. एक्स्ट्रा मोड टॅब………………………………………………………………….. 8.6.2 47. गुणक टॅब……………………………………………………………………………….. ४९ ८.६.४. प्रीडर टॅब………………………………………………………………………. ५१ ८.६.५. संचयक टॅब………………………………………………………………….. 8.6.3 49. सिस्टोलिक/चेनआउट टॅब………………………………………………………………. ५५ ८.६.७. पाइपलाइनिंग टॅब……………………………………………………………………………… 8.6.4
9. ALTMEMMULT (मेमरी-आधारित स्थिर गुणांक गुणक) IP कोर ……………………… 57
९.१. वैशिष्ट्ये………………………………………………………………………………………………. ५७ ९.२. व्हेरिलॉग एचडीएल प्रोटोटाइप……………………………………………………………………………… ५८ ९.३. VHDL घटक घोषणा……………………………………………………………………….. 9.1 57. बंदरे……………………………………………………………………………………………………… 9.2 58. पॅरामीटर्स……………………………………………………………………………………………… 9.3
10. ALTMULT_ACCUM (गुणाकार-संचय) IP कोर……………………………………………… 61
१०.१. वैशिष्ट्ये ……………………………………………………………………………………………….. 10.1 62. व्हेरिलॉग एचडीएल प्रोटोटाइप……………………………………………………………………………..10.2 62. VHDL घटक घोषणा……………………………………………………………………… 10.3 63. VHDL लायब्ररी_वापर घोषणा………………………………………………………………………….10.4 63. बंदरे …………………………………………………………………………………………………. ६३ १०.६. पॅरामीटर्स…………………………………………………………………………………………. ६४
11. ALTMULT_ADD (मल्टी-ॲडर) IP कोअर…………………………………………………………..69
11.1. वैशिष्ट्ये……………………………………………………………………………………………….. 71 11.2. व्हेरिलॉग एचडीएल प्रोटोटाइप……………………………………………………………………………..७२ ११.३. VHDL घटक घोषणा……………………………………………………………………… 72 11.3. VHDL लायब्ररी_वापर घोषणा………………………………………………………………………72

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 3

सामग्री
11.5. बंदरे …………………………………………………………………………………………………. ७२ ११.६. पॅरामीटर्स…………………………………………………………………………………………. ७३
12. ALTMULT_COMPLEX (कॉम्प्लेक्स गुणक) IP कोअर……………………………………………… 86 12.1. जटिल गुणाकार ………………………………………………………………………. ८६ १२.२. विहित प्रतिनिधित्व ……………………………………………………………………… 86 12.2. पारंपारिक प्रतिनिधित्व ………………………………………………………………. ८७ १२.४. वैशिष्ट्ये……………………………………………………………………………………………….. ८८ १२.५. व्हेरिलॉग एचडीएल प्रोटोटाइप ……………………………………………………………………………….. ८८ १२.६. VHDL घटक घोषणा……………………………………………………………………… 87 12.3. VHDL लायब्ररी_वापर घोषणा ……………………………………………………………………………… 87 12.4. सिग्नल ………………………………………………………………………………………. ८९ १२.९. पॅरामीटर्स…………………………………………………………………………………………. 88
13. ALTSQRT (पूर्णांक स्क्वेअर रूट) IP कोअर………………………………………………………………92 13.1. वैशिष्ट्ये……………………………………………………………………………………………….. ९२ १३.२. व्हेरिलॉग एचडीएल प्रोटोटाइप…………………………………………………………………………….. ९२ १३.३. VHDL घटक घोषणा……………………………………………………………………… 92 13.2. VHDL लायब्ररी_वापर घोषणा………………………………………………………………………………92 13.3. बंदरे …………………………………………………………………………………………………. 93 13.4. पॅरामीटर्स…………………………………………………………………………………………. ९४
14. PARALLEL_ADD (समांतर जोडणारा) IP कोअर………………………………………………………….. 95 14.1. वैशिष्ट्य……………………………………………………………………………………………….95 14.2. व्हेरिलॉग एचडीएल प्रोटोटाइप…………………………………………………………………………………….. ९५ १४.३. VHDL घटक घोषणा……………………………………………………………………… 95 14.3. VHDL लायब्ररी_वापर घोषणा………………………………………………………………………………96 14.4. बंदरे …………………………………………………………………………………………………. 96 14.5. पॅरामीटर्स…………………………………………………………………………………………. ९७
१५. पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक दस्तऐवज संग्रहण……………………………… ९८
16. इंटेल FPGA पूर्णांक अंकगणित IP कोर वापरकर्ता मार्गदर्शक साठी दस्तऐवज पुनरावृत्ती इतिहास…. ९९

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 4

अभिप्राय पाठवा

683490 | 2020.10.05 फीडबॅक पाठवा

1. इंटेल FPGA पूर्णांक अंकगणित IP कोर

तुम्ही तुमच्या डिझाइनमध्ये गणिती क्रिया करण्यासाठी Intel® FPGA पूर्णांक IP कोर वापरू शकता.

ही फंक्शन्स तुमची स्वतःची फंक्शन्स कोडिंग करण्यापेक्षा अधिक कार्यक्षम लॉजिक सिंथेसिस आणि डिव्हाइस अंमलबजावणी देतात. तुमच्या डिझाईन आवश्यकता पूर्ण करण्यासाठी तुम्ही IP कोर सानुकूलित करू शकता.

इंटेल पूर्णांक अंकगणित आयपी कोर खालील दोन श्रेणींमध्ये विभागले गेले आहेत: · पॅरामीटराइज्ड मॉड्यूल्सची लायब्ररी (LPM) IP कोर · इंटेल-विशिष्ट (ALT) IP कोर

खालील सारणी पूर्णांक अंकगणित IP कोर सूचीबद्ध करते.

तक्ता 1.

आयपी कोरची यादी

आयपी कोर

LPM IP कोर

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
इंटेल-विशिष्ट (ALT) IP कोर ALTECC

कार्य संपलेview काउंटर विभाजक गुणक
बेरीज किंवा वजाबाकी तुलनाकर्ता
ECC एन्कोडर/डीकोडर

समर्थित डिव्हाइस
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, चक्रीवादळ IV GX, चक्रीवादळ V, इंटेल चक्रीवादळ 10 LP,
इंटेल चक्रीवादळ 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, चक्रीवादळ IV E, चक्रीवादळ IV GX,
चक्रीवादळ V, इंटेल चक्रीवादळ 10 LP, इंटेल चक्रीवादळ 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, चक्रीवादळ IV E, चक्रीवादळ IV GX,
चक्रीवादळ V, इंटेल चक्रीवादळ 10 LP, इंटेल चक्रीवादळ 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, चक्रीवादळ IV E, चक्रीवादळ IV GX, चक्रीवादळ V, इंटेल चक्रीवादळ 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, चक्रीवादळ IV E, चक्रीवादळ IV GX, चक्रीवादळ V, इंटेल चक्रीवादळ 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, चक्रीवादळ IV E, चक्रीवादळ IV GX,
चक्रीवादळ V, इंटेल चक्रीवादळ 10 LP, इंटेल चक्रीवादळ 10 GX, MAX II, MAX V, MAX
10, स्ट्रॅटिक्स IV, स्ट्रॅटिक्स V चालू ठेवले...

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

ISO 9001:2015 नोंदणीकृत

1. इंटेल FPGA पूर्णांक अंकगणित IP कोर 683490 | 2020.10.05

आयपी कोअर इंटेल एफपीजीए मल्टीप्लाय ॲडर किंवा ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

कार्य संपलेview गुणक-ॲडर
मेमरी-आधारित स्थिर गुणांक गुणक
गुणक-संचयकर्ता गुणक-ॲडर
जटिल गुणक
पूर्णांक स्क्वेअर-रूट
समांतर जोडणारा

समर्थित डिव्हाइस
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), चक्रीवादळ IV E, चक्रीवादळ IV GX, चक्रीवादळ V, इंटेल
चक्रीवादळ 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, चक्रीवादळ IV E, चक्रीवादळ IV GX, इंटेल चक्रीवादळ 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, चक्रीवादळ IV E, चक्रीवादळ IV GX, इंटेल चक्रीवादळ 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, चक्रीवादळ IV E, चक्रीवादळ IV GX, चक्रीवादळ V, इंटेल
चक्रीवादळ 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, चक्रीवादळ IV E, चक्रीवादळ IV GX,
चक्रीवादळ V, इंटेल चक्रीवादळ 10 LP, इंटेल चक्रीवादळ 10 GX, MAX II, MAX V, MAX
10, स्ट्रॅटिक्स IV, स्ट्रॅटिक्स V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, चक्रीवादळ IV E, चक्रीवादळ IV GX,
चक्रीवादळ V, इंटेल चक्रीवादळ 10 LP, इंटेल चक्रीवादळ 10 GX, MAX II, MAX V, MAX
10, स्ट्रॅटिक्स IV, स्ट्रॅटिक्स V

संबंधित माहिती
· इंटेल एफपीजीए आणि प्रोग्राम करण्यायोग्य उपकरणे रिलीझ नोट्स
· इंटेल एफपीजीए आयपी कोरचा परिचय इंटेल एफपीजीए आयपी कोर बद्दल अधिक माहिती प्रदान करते.
· फ्लोटिंग-पॉइंट आयपी कोर वापरकर्ता मार्गदर्शक इंटेल एफपीजीए फ्लोटिंग-पॉइंट आयपी कोर बद्दल अधिक माहिती प्रदान करते.
· इंटेल एफपीजीए आयपी कोरचा परिचय सर्व इंटेल एफपीजीए आयपी कोर बद्दल सामान्य माहिती प्रदान करते, ज्यामध्ये पॅरामीटरायझिंग, जनरेटिंग, अपग्रेडिंग आणि आयपी कोर सिम्युलेटिंग समाविष्ट आहे.
· आवृत्ती-स्वतंत्र IP आणि Qsys सिम्युलेशन स्क्रिप्ट्स तयार करणे सिम्युलेशन स्क्रिप्ट तयार करा ज्यांना सॉफ्टवेअर किंवा IP आवृत्ती अपग्रेडसाठी मॅन्युअल अद्यतनांची आवश्यकता नाही.
· तुमचा प्रकल्प आणि आयपी कार्यक्षम व्यवस्थापन आणि पोर्टेबिलिटीसाठी प्रकल्प व्यवस्थापन सर्वोत्तम पद्धती मार्गदर्शक तत्त्वे files.
· पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक दस्तऐवज संग्रहण पृष्ठ 98 वर पूर्णांक अंकगणित आयपी कोरच्या मागील आवृत्त्यांसाठी वापरकर्ता मार्गदर्शकांची सूची प्रदान करते.

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 6

अभिप्राय पाठवा

683490 | 2020.10.05 फीडबॅक पाठवा

2. LPM_COUNTER (काउंटर) IP कोर

आकृती 1.

LPM_COUNTER IP कोर हा एक बायनरी काउंटर आहे जो 256 बिट रुंद पर्यंत आउटपुटसह अप काउंटर, डाउन काउंटर आणि वर किंवा खाली काउंटर तयार करतो.

खालील आकृती LPM_COUNTER IP कोरसाठी पोर्ट दर्शवते.

LPM_COUNTER पोर्ट

LPM_COUNTER

ssclr स्लोड sset डेटा[]

q[]

वर खाली

cout

aclr aload मालमत्ता

clk_en cnt_en cin
inst

2.1. वैशिष्ट्ये
LPM_COUNTER IP कोर खालील वैशिष्ट्ये ऑफर करतो: · वर, खाली आणि वर/खाली काउंटर निर्माण करतो · खालील काउंटर प्रकार व्युत्पन्न करतो:
— साधा बायनरी- शून्यापासून सुरू होणारी काउंटर वाढ किंवा 255 पासून सुरू होणारी घट
— मॉड्युलस – वापरकर्त्याद्वारे निर्दिष्ट केलेल्या मॉड्यूलस मूल्यामध्ये काउंटरची वाढ किंवा घट आणि पुनरावृत्ती
· पर्यायी सिंक्रोनस क्लिअर, लोड आणि सेट इनपुट पोर्टचे समर्थन करते · पर्यायी असिंक्रोनस क्लिअर, लोड आणि सेट इनपुट पोर्टचे समर्थन करते · पर्यायी गणना सक्षम आणि घड्याळ सक्षम इनपुट पोर्टचे समर्थन करते · पर्यायी कॅरी-इन आणि कॅरी-आउट पोर्टला समर्थन देते

ISO 9001:2015 नोंदणीकृत

2. LPM_COUNTER (काउंटर) IP कोर
683490 | 2020.10.05
२.२. व्हेरिलॉग एचडीएल प्रोटोटाइप
खालील वेरिलॉग एचडीएल प्रोटोटाइप वेरिलॉग डिझाइनमध्ये स्थित आहे File (.v) lpm.v मध्ये edasynthesis निर्देशिका.
मॉड्यूल lpm_counter ( q, डेटा, घड्याळ, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq); पॅरामीटर lpm_type = “lpm_counter”; पॅरामीटर lpm_width = 1; पॅरामीटर lpm_modulus = 0; पॅरामीटर lpm_direction = “न वापरलेले”; पॅरामीटर lpm_value = “न वापरलेले”; पॅरामीटर lpm_svalue = “न वापरलेले”; पॅरामीटर lpm_pvalue = “न वापरलेले”; पॅरामीटर lpm_port_updown = “PORT_CONNECTIVITY”; पॅरामीटर lpm_hint = “न वापरलेले”; आउटपुट [lpm_width-1:0] q; आउटपुट काउट; आउटपुट [१५:०] eq; इनपुट cin; इनपुट [lpm_width-15:0] डेटा; इनपुट घड्याळ, clk_en, cnt_en, updown; इनपुट मालमत्ता, aclr, aload; इनपुट sset, sclr, sload; एंडमॉड्यूल
२.३. VHDL घटक घोषणा
VHDL घटक घोषणा VHDL डिझाइनमध्ये स्थित आहे File (.vhd) मध्ये LPM_PACK.vhd librariesvhdllpm निर्देशिका.
घटक LPM_COUNTER जेनेरिक ( LPM_WIDTH : नैसर्गिक; LPM_MODULUS : नैसर्गिक := 0; LPM_DIRECTION : स्ट्रिंग := "न वापरलेले"; LPM_AVALUE : स्ट्रिंग := "न वापरलेले"; LPM_SVALUE : स्ट्रिंग := "न वापरलेले"; LPM_SVALUE : स्ट्रिंग := "न वापरलेले"; LPDMORTPORT" : UPDM_PORTNIV ": UPDMORTNIV" ; LPM_PVALUE : स्ट्रिंग := “UNUSED”; पोर्ट (डेटा : std_logic_vector मध्ये(LPM_WIDTH-1 डाउन 0):= (इतर =>
'0'); घड्याळ : std_logic मध्ये; CLK_EN : std_logic मध्ये := '1'; CNT_EN : std_logic मध्ये := '1'; UPDOWN : std_logic मध्ये := '1'; स्लोड : std_logic मध्ये := '0'; SSET : std_logic मध्ये := '0'; SCLR : std_logic मध्ये := '0'; ALOAD : std_logic मध्ये := '0'; ASET : std_logic मध्ये := '0'; ACLR : std_logic मध्ये := '0'; CIN : std_logic मध्ये := '1'; COUT : out std_logic := '0'; प्रश्न : std_logic_vector (LPM_WIDTH-1 down to 0); EQ : std_logic_vector out(15 down to 0));
शेवटचा घटक;

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 8

अभिप्राय पाठवा

2. LPM_COUNTER (काउंटर) IP Core 683490 | 2020.10.05

२.४. VHDL LIBRARY_USE घोषणा
तुम्ही VHDL घटक घोषणा वापरत असल्यास VHDL लायब्ररी-वापर घोषणा आवश्यक नाही.
लायब्ररी एलपीएम; lpm.lpm_components.all वापरा;

2.5. बंदरे

खालील सारण्या LPM_COUNTER IP कोरसाठी इनपुट आणि आउटपुट पोर्ट सूचीबद्ध करतात.

तक्ता 2.

LPM_COUNTER इनपुट पोर्ट

पोर्ट नाव

आवश्यक आहे

वर्णन

डेटा[]

नाही

काउंटरला समांतर डेटा इनपुट. इनपुट पोर्टचा आकार LPM_WIDTH पॅरामीटर मूल्यावर अवलंबून असतो.

घड्याळ

होय

पॉझिटिव्ह-एज-ट्रिगर केलेले घड्याळ इनपुट.

clk_en

नाही

घड्याळ सर्व समकालिक क्रियाकलाप सक्षम करण्यासाठी इनपुट सक्षम करते. वगळल्यास, डीफॉल्ट मूल्य 1 आहे.

cnt_en

नाही

जेव्हा स्लोड, sset किंवा sclr वर परिणाम न करता कमी दाबले जाते तेव्हा गणना अक्षम करण्यासाठी इनपुट सक्षम करा. वगळल्यास, डीफॉल्ट मूल्य 1 आहे.

वर खाली

नाही

मोजणीची दिशा नियंत्रित करते. जेव्हा उच्च (1) प्रतिपादन केले जाते, तेव्हा मोजणी दिशा वर असते आणि जेव्हा कमी (0) प्रतिज्ञा केली जाते तेव्हा, गणना दिशा खाली असते. LPM_DIRECTION पॅरामीटर वापरले असल्यास, अपडाउन पोर्ट कनेक्ट केले जाऊ शकत नाही. LPM_DIRECTION वापरले नसल्यास, अपडाउन पोर्ट पर्यायी आहे. वगळल्यास, डीफॉल्ट मूल्य वाढेल (1).

cin

नाही

लो-ऑर्डर बिटमध्ये कॅरी-इन करा. अप काउंटरसाठी, सिन इनपुटचे वर्तन आहे

cnt_en इनपुटच्या वर्तनाशी एकसारखे. वगळल्यास, डीफॉल्ट मूल्य 1 आहे

(VCC).

aclr

नाही

असिंक्रोनस स्पष्ट इनपुट. मालमत्ता आणि aclr दोन्ही वापरले आणि प्रतिपादन केले असल्यास, aclr मालमत्ता ओव्हरराइड करते. वगळल्यास, डीफॉल्ट मूल्य 0 (अक्षम) आहे.

मालमत्ता

नाही

असिंक्रोनस सेट इनपुट. सर्व 1s म्हणून q[] आउटपुट निर्दिष्ट करते, किंवा LPM_AVALUE पॅरामीटरने निर्दिष्ट केलेल्या मूल्यासाठी. मालमत्ता आणि aclr पोर्ट दोन्ही वापरले आणि ठामपणे सांगितले असल्यास, aclr पोर्टचे मूल्य मालमत्ता पोर्टचे मूल्य ओव्हरराइड करते. वगळल्यास, डीफॉल्ट मूल्य 0 आहे, अक्षम केले आहे.

लोड

नाही

असिंक्रोनस लोड इनपुट जे डेटा इनपुटवरील मूल्यासह असिंक्रोनसपणे काउंटर लोड करते. जेव्हा अलोड पोर्ट वापरला जातो, तेव्हा डेटा[] पोर्ट कनेक्ट केलेला असणे आवश्यक आहे. वगळल्यास, डीफॉल्ट मूल्य 0 आहे, अक्षम केले आहे.

sclr

नाही

सिंक्रोनस स्पष्ट इनपुट जे पुढील सक्रिय घड्याळाच्या काठावर काउंटर साफ करते. sset आणि sclr पोर्ट दोन्ही वापरले आणि ठामपणे सांगितले असल्यास, sclr पोर्टचे मूल्य sset पोर्टचे मूल्य ओव्हरराइड करते. वगळल्यास, डीफॉल्ट मूल्य 0 आहे, अक्षम केले आहे.

sset

नाही

सिंक्रोनस सेट इनपुट जे पुढील सक्रिय घड्याळाच्या काठावर काउंटर सेट करते. सर्व 1s म्हणून q आउटपुटचे मूल्य किंवा LPM_SVALUE पॅरामीटरने निर्दिष्ट केलेल्या मूल्यास निर्दिष्ट करते. जर sset आणि sclr दोन्ही पोर्ट वापरले आणि ठामपणे सांगितले तर,
sclr पोर्टचे मूल्य sset पोर्टचे मूल्य ओव्हरराइड करते. वगळल्यास, डीफॉल्ट मूल्य 0 (अक्षम) आहे.

स्लोड

नाही

सिंक्रोनस लोड इनपुट जे पुढील सक्रिय घड्याळाच्या काठावर डेटा[] सह काउंटर लोड करते. जेव्हा स्लोड पोर्ट वापरला जातो, तेव्हा डेटा[] पोर्ट कनेक्ट केलेला असणे आवश्यक आहे. वगळल्यास, डीफॉल्ट मूल्य 0 (अक्षम) आहे.

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 9

2. LPM_COUNTER (काउंटर) IP Core 683490 | 2020.10.05

तक्ता 3.

LPM_COUNTER आउटपुट पोर्ट

पोर्ट नाव

आवश्यक आहे

वर्णन

q[]

नाही

काउंटरवरून डेटा आउटपुट. आउटपुट पोर्टचा आकार यावर अवलंबून असतो

LPM_WIDTH पॅरामीटर मूल्य. एकतर q[] किंवा eq[15..0] पोर्टपैकी किमान एक

जोडलेले असणे आवश्यक आहे.

eq[15..0]

नाही

काउंटर डीकोड आउटपुट. eq[15..0] पोर्ट पॅरामीटर एडिटरमध्ये प्रवेश करण्यायोग्य नाही कारण पॅरामीटर फक्त AHDL ला समर्थन देते.
एकतर q[] पोर्ट किंवा eq[] पोर्ट कनेक्ट केलेले असणे आवश्यक आहे. c eq पोर्ट्स वापरता येतात (0 <= c <= 15). फक्त 16 सर्वात कमी गणना मूल्ये डीकोड केली आहेत. जेव्हा काउंट व्हॅल्यू c असते, तेव्हा eqc आउटपुट उच्च (1) धरले जाते. उदाample, जेव्हा गणना 0 असेल, eq0 = 1, जेव्हा गणना 1 असेल, eq1 = 1, आणि जेव्हा संख्या 15 असेल, तेव्हा eq 15 = 1. 16 किंवा त्याहून अधिक गणना मूल्यांसाठी डीकोड केलेले आउटपुट बाह्य डीकोडिंग आवश्यक आहे. eq[15..0] आउटपुट हे q[] आउटपुटसाठी असिंक्रोनस असतात.

cout

नाही

काउंटरच्या MSB बिटचे कॅरी-आउट पोर्ट. मोठा काउंटर तयार करण्यासाठी दुसऱ्या काउंटरशी जोडण्यासाठी याचा वापर केला जाऊ शकतो.

2.6. पॅरामीटर्स

खालील सारणी LPM_COUNTER IP कोरसाठी पॅरामीटर्स सूचीबद्ध करते.

तक्ता 4.

LPM_COUNTER पॅरामीटर्स

पॅरामीटरचे नाव

प्रकार

LPM_WIDTH

पूर्णांक

LPM_DIRECTION

स्ट्रिंग

LPM_MODULUS LPM_AVALUE

पूर्णांक
पूर्णांक/ स्ट्रिंग

LPM_SVALUE LPM_HINT

पूर्णांक/ स्ट्रिंग
स्ट्रिंग

LPM_TYPE

स्ट्रिंग

आवश्यक होय नाही नाही नाही
नाही नाही
नाही

वर्णन
डेटा[] आणि q[] पोर्ट वापरत असल्यास त्यांची रुंदी निर्दिष्ट करते.
मूल्ये वर, खाली आणि न वापरलेली आहेत. LPM_DIRECTION पॅरामीटर वापरले असल्यास, अपडाउन पोर्ट कनेक्ट केले जाऊ शकत नाही. जेव्हा अपडाउन पोर्ट कनेक्ट केलेले नसते, तेव्हा LPM_DIRECTION पॅरामीटर डीफॉल्ट मूल्य UP असते.
कमाल संख्या, अधिक एक. काउंटरच्या चक्रातील अद्वितीय अवस्थांची संख्या. लोड मूल्य LPM_MODULUS पॅरामीटरपेक्षा मोठे असल्यास, काउंटरचे वर्तन निर्दिष्ट केलेले नाही.
स्थिर मूल्य जे मालमत्तेला उच्च प्रतिपादन केले जाते तेव्हा लोड केले जाते. निर्दिष्ट केलेले मूल्य पेक्षा मोठे किंवा समान असल्यास , काउंटरचे वर्तन एक अपरिभाषित (X) तर्क पातळी आहे, जेथे LPM_MODULUS आहे, असल्यास, किंवा 2 ^ LPM_WIDTH. इंटेल शिफारस करतो की तुम्ही हे मूल्य AHDL डिझाइनसाठी दशांश संख्या म्हणून निर्दिष्ट करा.
स्थिर मूल्य जे घड्याळ पोर्टच्या वाढत्या काठावर लोड केले जाते जेव्हा sset पोर्ट उच्च आहे. इंटेल शिफारस करतो की तुम्ही हे मूल्य AHDL डिझाइनसाठी दशांश संख्या म्हणून निर्दिष्ट करा.
जेव्हा तुम्ही VHDL डिझाइनमध्ये पॅरामीटराइज्ड मॉड्यूल्स (LPM) फंक्शनची लायब्ररी इन्स्टंट करता तेव्हा File (.vhd), इंटेल-विशिष्ट पॅरामीटर निर्दिष्ट करण्यासाठी तुम्ही LPM_HINT पॅरामीटर वापरणे आवश्यक आहे. उदाample: LPM_HINT = “CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = होय”
डीफॉल्ट मूल्य न वापरलेले आहे.
VHDL डिझाइनमधील पॅरामीटराइज्ड मॉड्यूल्स (LPM) घटक नावाची लायब्ररी ओळखते files.
चालू ठेवले…

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 10

अभिप्राय पाठवा

2. LPM_COUNTER (काउंटर) IP Core 683490 | 2020.10.05

पॅरामीटर नाव INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

स्ट्रिंग स्ट्रिंग टाइप करा
स्ट्रिंग
स्ट्रिंग

आवश्यक नाही नाही
नाही
नाही

वर्णन
हे पॅरामीटर मॉडेलिंग आणि वर्तणूक अनुकरण हेतूंसाठी वापरले जाते. हे पॅरामीटर मॉडेलिंग आणि वर्तणूक अनुकरण हेतूंसाठी वापरले जाते. पॅरामीटर एडिटर या पॅरामीटरसाठी मूल्य मोजतो.
इंटेल-विशिष्ट पॅरामीटर. VHDL डिझाइनमध्ये CARRY_CNT_EN पॅरामीटर निर्दिष्ट करण्यासाठी तुम्ही LPM_HINT पॅरामीटर वापरणे आवश्यक आहे files मूल्ये स्मार्ट, चालू, बंद आणि न वापरलेली आहेत. कॅरी चेनद्वारे cnt_en सिग्नल प्रसारित करण्यासाठी LPM_COUNTER कार्य सक्षम करते. काही प्रकरणांमध्ये, CARRY_CNT_EN पॅरामीटर सेटिंगचा वेगावर थोडासा प्रभाव पडू शकतो, म्हणून तुम्ही ते बंद करू शकता. डीफॉल्ट मूल्य SMART आहे, जे आकार आणि गती दरम्यान सर्वोत्तम ट्रेड-ऑफ प्रदान करते.
इंटेल-विशिष्ट पॅरामीटर. VHDL डिझाइनमध्ये LABWIDE_SCLR पॅरामीटर निर्दिष्ट करण्यासाठी तुम्ही LPM_HINT पॅरामीटर वापरणे आवश्यक आहे files मूल्ये चालू, बंद किंवा न वापरलेली आहेत. डीफॉल्ट मूल्य चालू आहे. तुम्हाला अप्रचलित डिव्हाइस कुटुंबांमध्ये आढळलेल्या LABwide sclr वैशिष्ट्याचा वापर अक्षम करण्याची अनुमती देते. हा पर्याय बंद केल्याने अर्धवट भरलेल्या LABs पूर्णपणे वापरण्याची शक्यता वाढते आणि अशा प्रकारे SCLR संपूर्ण LAB ला लागू होत नसताना उच्च तर्क घनतेला अनुमती देऊ शकते. हे पॅरामीटर बॅकवर्ड कंपॅटिबिलिटीसाठी उपलब्ध आहे आणि इंटेल तुम्हाला हे पॅरामीटर न वापरण्याची शिफारस करते.
अपडाउन इनपुट पोर्टचा वापर निर्दिष्ट करते. वगळल्यास डीफॉल्ट मूल्य PORT_CONNECTIVITY आहे. जेव्हा पोर्ट मूल्य PORT_USED वर सेट केले जाते, तेव्हा पोर्ट वापरल्याप्रमाणे मानले जाते. जेव्हा पोर्ट मूल्य PORT_UNUSED वर सेट केले जाते, तेव्हा पोर्ट न वापरलेले मानले जाते. जेव्हा पोर्ट मूल्य PORT_CONNECTIVITY वर सेट केले जाते, तेव्हा पोर्ट कनेक्टिव्हिटी तपासून पोर्ट वापर निर्धारित केला जातो.

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 11

683490 | 2020.10.05 फीडबॅक पाठवा

3. LPM_DIVIDE (विभाजक) इंटेल FPGA IP कोर

आकृती 2.

LPM_DIVIDE Intel FPGA IP कोर भागांक आणि उर्वरित उत्पन्न करण्यासाठी अंश इनपुट मूल्याला भाजक इनपुट मूल्याने विभाजित करण्यासाठी एक विभाजक लागू करतो.

खालील आकृती LPM_DIVIDE IP कोरसाठी पोर्ट दर्शवते.

LPM_DIVIDE पोर्ट

LPM_DIVIDE

numer[] denom[] घड्याळ

भागफल[] शिल्लक[]

clken aclr

inst

3.1. वैशिष्ट्ये
LPM_DIVIDE IP कोर खालील वैशिष्ट्ये ऑफर करतो: · एक विभाजक व्युत्पन्न करतो जो अंश इनपुट मूल्याला भाजक इनपुटद्वारे विभाजित करतो
एक भागफल आणि एक शेष तयार करण्यासाठी मूल्य. · १२५६ बिट्सच्या डेटा रुंदीला सपोर्ट करते. · दोन्ही अंशांसाठी स्वाक्षरी केलेले आणि स्वाक्षरी न केलेले डेटा प्रतिनिधित्व स्वरूपाचे समर्थन करते
आणि भाजक मूल्ये. क्षेत्र किंवा गती ऑप्टिमायझेशनला समर्थन देते. सकारात्मक उर्वरित आउटपुट निर्दिष्ट करण्यासाठी एक पर्याय प्रदान करते. · पाइपलाइनिंग कॉन्फिगर करण्यायोग्य आउटपुट लेटन्सीला समर्थन देते. · पर्यायी असिंक्रोनस क्लिअर आणि घड्याळ सक्षम पोर्टला समर्थन देते.

२.२. व्हेरिलॉग एचडीएल प्रोटोटाइप
खालील वेरिलॉग एचडीएल प्रोटोटाइप वेरिलॉग डिझाइनमध्ये स्थित आहे File (.v) lpm.v मध्ये edasynthesis निर्देशिका.
मॉड्यूल lpm_divide ( भागफल, शेष, संख्या, denom, घड्याळ, clken, aclr); पॅरामीटर lpm_type = “lpm_divide”; पॅरामीटर lpm_widthn = 1; पॅरामीटर lpm_widthd = 1; पॅरामीटर lpm_nrepresentation = "असाइन केलेले"; पॅरामीटर lpm_drepresentation = "असाइन केलेले"; पॅरामीटर lpm_remainderpositive = “TRUE”; पॅरामीटर lpm_pipeline = 0;

ISO 9001:2015 नोंदणीकृत

3. LPM_DIVIDE (विभाजक) Intel FPGA IP Core 683490 | 2020.10.05

पॅरामीटर lpm_hint = “न वापरलेले”; इनपुट घड्याळ; इनपुट clken; इनपुट aclr; इनपुट [lpm_widthn-1:0] संख्या; इनपुट [lpm_widthd-1:0] denom; आउटपुट [lpm_widthn-1:0] भागफल; आउटपुट [lpm_widthd-1:0] शिल्लक आहे; एंडमॉड्यूल

२.३. VHDL घटक घोषणा
VHDL घटक घोषणा VHDL डिझाइनमध्ये स्थित आहे File (.vhd) मध्ये LPM_PACK.vhd librariesvhdllpm निर्देशिका.
घटक LPM_DIVIDE जेनेरिक (LPM_WIDTHN : नैसर्गिक; LPM_WIDTHD : नैसर्गिक;
LPM_NREPRESENTATION : स्ट्रिंग := "असाइन केलेले"; LPM_DREPRESENTATION : स्ट्रिंग := "असाइन केलेले"; LPM_PIPELINE : नैसर्गिक := 0; LPM_TYPE : स्ट्रिंग := L_DIVIDE; LPM_HINT : स्ट्रिंग := "न वापरलेले"); पोर्ट (संख्या: std_logic_vector मध्ये(LPM_WIDTHN-1 down to 0); DENOM : std_logic_vector मध्ये(LPM_WIDTHD-1 downto 0); ACLR : std_logic मध्ये := '0'; CLOCK : std_logic मध्ये := '0'; CLKEN : std_logic मध्ये := '1'; QUOTIENT : आउट std_logic_vector(LPM_WIDTHN-1 down to 0); आउट std_logic_vector(LPM_WIDTHD-1 down to 0); शेवटचा घटक;

3.5. बंदरे

खालील तक्त्या LPM_DIVIDE IP कोरसाठी इनपुट आणि आउटपुट पोर्ट सूचीबद्ध करतात.

तक्ता 5.

LPM_DIVIDE इनपुट पोर्ट

पोर्ट नाव

आवश्यक आहे

संख्या[]

होय

संप्रदाय[]

होय

वर्णन
अंश डेटा इनपुट. इनपुट पोर्टचा आकार LPM_WIDTHN पॅरामीटर मूल्यावर अवलंबून असतो.
भाजक डेटा इनपुट. इनपुट पोर्टचा आकार LPM_WIDTHD पॅरामीटर मूल्यावर अवलंबून असतो.
चालू ठेवले…

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 13

3. LPM_DIVIDE (विभाजक) Intel FPGA IP Core 683490 | 2020.10.05

पोर्ट नेम घड्याळ clken
aclr

आवश्यक नाही नाही
नाही

वर्णन
पाइपलाइन केलेल्या वापरासाठी घड्याळ इनपुट. 0 (डीफॉल्ट) व्यतिरिक्त LPM_PIPELINE मूल्यांसाठी, घड्याळ पोर्ट सक्षम करणे आवश्यक आहे.
घड्याळ पाइपलाइन केलेला वापर सक्षम करते. जेव्हा क्लकेन पोर्ट उच्च असल्याचे सांगितले जाते, तेव्हा विभागणी ऑपरेशन होते. जेव्हा सिग्नल कमी असतो तेव्हा कोणतेही ऑपरेशन होत नाही. वगळल्यास, डीफॉल्ट मूल्य 1 आहे.
घड्याळाच्या इनपुटवर असिंक्रोनसपणे सर्व '0' वर पाइपलाइन रीसेट करण्यासाठी कधीही वापरलेले असिंक्रोनस क्लिअर पोर्ट.

तक्ता 6.

LPM_DIVIDE आउटपुट पोर्ट

पोर्ट नाव

आवश्यक आहे

वर्णन

भागफल[]

होय

डेटा आउटपुट. आउटपुट पोर्टचा आकार LPM_WIDTHN वर अवलंबून असतो

पॅरामीटर मूल्य.

राहतील[]

होय

डेटा आउटपुट. आउटपुट पोर्टचा आकार LPM_WIDTHD वर अवलंबून असतो

पॅरामीटर मूल्य.

3.6. पॅरामीटर्स

खालील तक्त्यामध्ये LPM_DIVIDE Intel FPGA IP कोर साठी पॅरामीटर्स सूचीबद्ध आहेत.

पॅरामीटरचे नाव

प्रकार

आवश्यक आहे

वर्णन

LPM_WIDTHN

पूर्णांक

होय

अंकाची रुंदी निर्दिष्ट करते[] आणि

भागफल[] पोर्ट. मूल्ये 1 ते 64 आहेत.

LPM_WIDTHD

पूर्णांक

होय

डेनमची रुंदी निर्दिष्ट करते[] आणि

राहतील[] पोर्ट. मूल्ये 1 ते 64 आहेत.

LPM_NREPRESENTATION LPM_DREPRESENTATION

स्ट्रिंग स्ट्रिंग

नाही

अंश इनपुटचे स्वाक्षरी प्रतिनिधित्व.

मूल्ये स्वाक्षरी केलेली आणि स्वाक्षरी रद्द केलेली आहेत. जेव्हा हे

पॅरामीटर SIGNED वर सेट केले आहे, विभाजक

अंक[] इनपुटचा स्वाक्षरी केलेल्या दोन म्हणून अर्थ लावतो

पूरक

नाही

भाजक इनपुटचे चिन्ह प्रतिनिधित्व.

मूल्ये स्वाक्षरी केलेली आणि स्वाक्षरी रद्द केलेली आहेत. जेव्हा हे

पॅरामीटर SIGNED वर सेट केले आहे, विभाजक

डीनोम[] इनपुटचा स्वाक्षरी केलेल्या दोन म्हणून अर्थ लावतो

पूरक

LPM_TYPE

स्ट्रिंग

नाही

पॅरामीटराइज्ड लायब्ररी ओळखते

VHDL डिझाइनमधील मॉड्यूल्स (LPM) घटकाचे नाव

files (.vhd).

LPM_HINT

स्ट्रिंग

नाही

जेव्हा तुम्ही लायब्ररी इन्स्टंट करता

पॅरामीटराइज्ड मॉड्यूल्स (LPM) फंक्शन a

व्हीएचडीएल डिझाइन File (.vhd), तुम्ही वापरणे आवश्यक आहे

इंटेल निर्दिष्ट करण्यासाठी LPM_HINT पॅरामीटर-

विशिष्ट पॅरामीटर. उदाample: LPM_HINT

= “CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = होय” द

डीफॉल्ट मूल्य न वापरलेले आहे.

LPM_REMAINDERPOSITIVE

स्ट्रिंग

नाही

इंटेल-विशिष्ट पॅरामीटर. आपण वापरणे आवश्यक आहे

निर्दिष्ट करण्यासाठी LPM_HINT पॅरामीटर

मध्ये LPM_REMAINDERPOSITIVE पॅरामीटर

व्हीएचडीएल डिझाइन files मूल्ये सत्य किंवा असत्य आहेत.

जर हे पॅरामीटर TRUE वर सेट केले असेल, तर

बाकी[] पोर्टचे मूल्य मोठे असणे आवश्यक आहे

चालू ठेवले…

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 14

अभिप्राय पाठवा

3. LPM_DIVIDE (विभाजक) Intel FPGA IP Core 683490 | 2020.10.05

पॅरामीटरचे नाव

प्रकार

MAXIMIZE_SPEED

पूर्णांक

LPM_PIPELINE

पूर्णांक

INTENDED_DEVICE_FAMILY SKIP_BITS

स्ट्रिंग पूर्णांक

आवश्यक क्र
नाही नाही नाही

वर्णन
शून्यापेक्षा किंवा समान. जर हे पॅरामीटर TRUE वर सेट केले असेल, तर बाकी[] पोर्टचे मूल्य एकतर शून्य असेल किंवा मूल्य समान चिन्ह असेल, एकतर धनात्मक किंवा ऋण, अंक पोर्टच्या मूल्याप्रमाणे. क्षेत्रफळ कमी करण्यासाठी आणि वेग सुधारण्यासाठी, इंटेल हे पॅरामीटर ट्रू वर सेट करण्याची शिफारस करते ऑपरेशन्समध्ये जेथे उर्वरित पॉझिटिव्ह असणे आवश्यक आहे किंवा जेथे उर्वरित बिनमहत्त्वाचे आहे.
इंटेल-विशिष्ट पॅरामीटर. VHDL डिझाइनमध्ये MAXIMIZE_SPEED पॅरामीटर निर्दिष्ट करण्यासाठी तुम्ही LPM_HINT पॅरामीटर वापरणे आवश्यक आहे files मूल्ये [०..९] आहेत. वापरले असल्यास, इंटेल क्वार्टस प्राइम सॉफ्टवेअर LPM_DIVIDE फंक्शनचे विशिष्ट उदाहरण राउटेबिलिटी ऐवजी गतीसाठी ऑप्टिमाइझ करण्याचा प्रयत्न करते आणि ऑप्टिमायझेशन तंत्र लॉजिक पर्यायाची सेटिंग ओव्हरराइड करते. MAXIMIZE_SPEED न वापरलेले असल्यास, त्याऐवजी ऑप्टिमायझेशन तंत्र पर्यायाचे मूल्य वापरले जाते. MAXIMIZE_SPEED चे मूल्य 0 किंवा त्याहून अधिक असल्यास, कंपाइलर कॅरी चेन वापरून उच्च गतीसाठी LPM_DIVIDE IP कोर ऑप्टिमाइझ करतो; मूल्य 9 किंवा त्यापेक्षा कमी असल्यास, कंपाइलर कॅरी चेनशिवाय डिझाइन लागू करतो.
भागफल[] आणि राहतील[] आउटपुटशी संबंधित विलंबतेच्या घड्याळ चक्रांची संख्या निर्दिष्ट करते. शून्य (0) चे मूल्य सूचित करते की कोणतीही विलंबता अस्तित्वात नाही आणि पूर्णपणे संयुक्त कार्य त्वरित केले जाते. वगळल्यास, डीफॉल्ट मूल्य 0 आहे (नॉनपाइपलाइन केलेले). तुम्ही LPM_PIPELINE पॅरामीटरसाठी LPM_WIDTHN पेक्षा जास्त असलेले मूल्य निर्दिष्ट करू शकत नाही.
हे पॅरामीटर मॉडेलिंग आणि वर्तणूक अनुकरण हेतूंसाठी वापरले जाते. पॅरामीटर एडिटर या पॅरामीटरसाठी मूल्य मोजतो.
LPM_DIVIDE IP कोरला अग्रगण्य GND ची संख्या प्रदान करून अग्रगण्य बिट्सवर तर्कशास्त्र ऑप्टिमाइझ करण्यासाठी अधिक कार्यक्षम फ्रॅक्शनल बिट डिव्हिजनला अनुमती देते. या पॅरामीटरच्या भागफलक आउटपुटवर अग्रगण्य GND ची संख्या निर्दिष्ट करा.

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 15

683490 | 2020.10.05 फीडबॅक पाठवा

4. LPM_MULT (गुणक) IP कोर

आकृती 3.

LPM_MULT IP कोर दोन इनपुट डेटा मूल्यांचा गुणाकार करण्यासाठी एक गुणक लागू करते जे उत्पादन आउटपुट म्हणून तयार करते.

खालील आकृती LPM_MULT IP कोरसाठी पोर्ट दर्शविते.

LPM_Mult पोर्ट

LPM_MULT घड्याळ डेटा[] परिणाम[] डाटाब[] aclr/sclr clken
inst

पृष्ठ 71 वर संबंधित माहिती वैशिष्ट्ये

4.1. वैशिष्ट्ये
LPM_MULT IP कोर खालील वैशिष्ट्ये ऑफर करतो: · दोन इनपुट डेटा मूल्यांचा गुणाकार करणारा गुणक व्युत्पन्न करतो · 1 बिट्सच्या डेटा रुंदीला समर्थन देतो · स्वाक्षरी केलेल्या आणि स्वाक्षरी नसलेल्या डेटा प्रतिनिधित्व स्वरूपनाला समर्थन देतो · क्षेत्र किंवा गती ऑप्टिमायझेशनला समर्थन देतो · कॉन्फिगर करण्यायोग्य आउटपुटसह पाइपलाइनिंगला समर्थन देतो. समर्पित डिजिटल सिग्नल प्रोसेसिंग (DSP) मध्ये अंमलबजावणीसाठी पर्याय
ब्लॉक सर्किटरी किंवा लॉजिक एलिमेंट्स (एलईएस) टीप: नेटिव्हली सपोर्ट केलेल्या आकारापेक्षा मोठे मल्टीप्लायर बनवताना/
डीएसपी ब्लॉक्सच्या कॅस्केडिंगमुळे होणारा कार्यप्रदर्शन प्रभाव असेल. · पर्यायी असिंक्रोनस क्लिअरला सपोर्ट करते आणि क्लॉक इनपुट पोर्ट सक्षम करते · Intel Stratix 10, Intel Arria 10 आणि Intel Cyclone 10 GX उपकरणांसाठी पर्यायी सिंक्रोनस क्लिअरला सपोर्ट करते

ISO 9001:2015 नोंदणीकृत

4. LPM_MULT (गुणक) IP कोर 683490 | 2020.10.05
२.२. व्हेरिलॉग एचडीएल प्रोटोटाइप
खालील वेरिलॉग एचडीएल प्रोटोटाइप वेरिलॉग डिझाइनमध्ये स्थित आहे File (.v) lpm.v मध्ये edasynthesis निर्देशिका.
मॉड्यूल lpm_mult (परिणाम, dataa, datab, sum, clock, clken, aclr ) पॅरामीटर lpm_type = "lpm_mult"; पॅरामीटर lpm_widtha = 1; पॅरामीटर lpm_widthb = 1; पॅरामीटर lpm_widths = 1; पॅरामीटर lpm_widthp = 1; पॅरामीटर lpm_representation = "असाइन केलेले"; पॅरामीटर lpm_pipeline = 0; पॅरामीटर lpm_hint = “न वापरलेले”; इनपुट घड्याळ; इनपुट clken; इनपुट aclr; इनपुट [lpm_widtha-1:0] डेटा; इनपुट [lpm_widthb-1:0] datab; इनपुट [lpm_widths-1:0] बेरीज; आउटपुट [lpm_widthp-1:0] परिणाम; एंडमॉड्यूल
२.३. VHDL घटक घोषणा
VHDL घटक घोषणा VHDL डिझाइनमध्ये स्थित आहे File (.vhd) मध्ये LPM_PACK.vhd librariesvhdllpm निर्देशिका.
घटक LPM_MULT जेनेरिक ( LPM_WIDTHA : नैसर्गिक; LPM_WIDTHB : नैसर्गिक; LPM_WIDTHS : नैसर्गिक := 1; LPM_WIDTHP : नैसर्गिक;
LPM_REPRESENTATION : स्ट्रिंग := "असाइन केलेले"; LPM_PIPELINE : नैसर्गिक := 0; LPM_TYPE: स्ट्रिंग := L_MULT; LPM_HINT : स्ट्रिंग := "न वापरलेले"); पोर्ट ( DATAA : std_logic_vector मध्ये(LPM_WIDTHA-1 down to 0); DATAB : std_logic_vector मध्ये(LPM_WIDTHB-1 downto 0); ACLR : std_logic मध्ये := '0'; CLOCK : std_logic मध्ये := '0'; CLKEN : std_logic मध्ये := '1'; SUM : std_logic_vector (LPM_WIDTHS-1 down to 0) := (OTHERS => '0' : आउट std_logic_vector(LPM_WIDTHP-1 डाउन 0)); शेवटचा घटक;
२.४. VHDL LIBRARY_USE घोषणा
तुम्ही VHDL घटक घोषणा वापरत असल्यास VHDL लायब्ररी-वापर घोषणा आवश्यक नाही.
लायब्ररी एलपीएम; lpm.lpm_components.all वापरा;

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 17

4. LPM_MULT (गुणक) IP कोर 683490 | 2020.10.05

४.५. सिग्नल

तक्ता 7.

LPM_MULT इनपुट सिग्नल

सिग्नलचे नाव

आवश्यक आहे

वर्णन

डेटा[]

होय

डेटा इनपुट.

Intel Stratix 10, Intel Arria 10, आणि Intel Cyclone 10 GX उपकरणांसाठी, इनपुट सिग्नलचा आकार डेटा रुंदी पॅरामीटर मूल्यावर अवलंबून असतो.

जुन्या आणि Intel Cyclone 10 LP उपकरणांसाठी, इनपुट सिग्नलचा आकार LPM_WIDTHA पॅरामीटर मूल्यावर अवलंबून असतो.

डाटाब[]

होय

डेटा इनपुट.

Intel Stratix 10, Intel Arria 10, आणि Intel Cyclone 10 GX डिव्हाइसेससाठी, इनपुट सिग्नलचा आकार डेटा रुंदी पॅरामीटर मूल्यावर अवलंबून असतो.

जुन्या आणि Intel Cyclone 10 LP उपकरणांसाठी, इनपुट सिग्नलचा आकार अवलंबून असतो

LPM_WIDTHB पॅरामीटर मूल्यावर.

घड्याळ

नाही

पाइपलाइन केलेल्या वापरासाठी घड्याळ इनपुट.

जुन्या आणि Intel Cyclone 10 LP डिव्हाइसेससाठी, 0 (डीफॉल्ट) व्यतिरिक्त LPM_PIPELINE मूल्यांसाठी घड्याळ सिग्नल सक्षम करणे आवश्यक आहे.

Intel Stratix 10, Intel Arria 10, आणि Intel Cyclone 10 GX उपकरणांसाठी, जर लेटन्सी मूल्य 1 (डीफॉल्ट) पेक्षा वेगळे असेल तर घड्याळ सिग्नल सक्षम करणे आवश्यक आहे.

clken

नाही

पाइपलाइन केलेल्या वापरासाठी घड्याळ सक्षम. जेव्हा clken सिग्नल उच्च असल्याचे प्रतिपादन केले जाते, तेव्हा

बेरीज/वजाबाकीचे ऑपरेशन होते. सिग्नल कमी असताना ऑपरेशन होत नाही

उद्भवते. वगळल्यास, डीफॉल्ट मूल्य 1 आहे.

aclr sclr

नाही

सर्व 0s वर पाइपलाइन रीसेट करण्यासाठी कधीही वापरलेला असिंक्रोनस स्पष्ट सिग्नल,

घड्याळ सिग्नलला असिंक्रोनसपणे. पाइपलाइन अपरिभाषित (X) वर सुरू होते

तर्क पातळी. आउटपुट एक सुसंगत, परंतु शून्य नसलेले मूल्य आहेत.

नाही

सर्व 0s वर पाइपलाइन रीसेट करण्यासाठी कोणत्याही वेळी सिंक्रोनस स्पष्ट सिग्नल वापरले जाते,

घड्याळ सिग्नलशी समक्रमितपणे. पाइपलाइन अपरिभाषित (X) वर सुरू होते

तर्क पातळी. आउटपुट एक सुसंगत, परंतु शून्य नसलेले मूल्य आहेत.

तक्ता 8.

LPM_MULT आउटपुट सिग्नल

सिग्नलचे नाव

आवश्यक आहे

वर्णन

परिणाम[]

होय

डेटा आउटपुट.

जुन्या आणि Intel Cyclone 10 LP उपकरणांसाठी, आउटपुट सिग्नलचा आकार LPM_WIDTHP पॅरामीटर मूल्यावर अवलंबून असतो. LPM_WIDTHP < कमाल (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) किंवा (LPM_WIDTHA + LPM_WIDTHS) असल्यास, फक्त LPM_WIDTHP MSB आहेत.

Intel Stratix 10, Intel Arria 10 आणि Intel Cyclone 10 GX साठी, आउटपुट सिग्नलचा आकार परिणाम रुंदीच्या पॅरामीटरवर अवलंबून असतो.

४.६. Stratix V, Arria V, Cyclone V, आणि Intel Cyclone 4.6 LP उपकरणांसाठी पॅरामीटर्स

४.६.१. सामान्य टॅब

तक्ता 9.

सामान्य टॅब

पॅरामीटर

मूल्य

गुणक कॉन्फिगरेशन

'डेटा' इनपुटचा 'डेटाब' इनपुटने गुणाकार करा

डीफॉल्ट मूल्य

वर्णन

'डेटा' इनपुटचा 'डेटाब' इनपुटने गुणाकार करा

गुणकासाठी इच्छित कॉन्फिगरेशन निवडा.
चालू ठेवले…

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 18

अभिप्राय पाठवा

4. LPM_MULT (गुणक) IP कोर 683490 | 2020.10.05

पॅरामीटर
'डेटा' इनपुट किती रुंद असावे? 'डेटाब' इनपुट किती रुंद असावे? 'परिणाम' आउटपुटची रुंदी कशी ठरवावी? रुंदी मर्यादित करा

मूल्य
'डेटा' इनपुट स्वतःच गुणाकार करा (स्क्वेअरिंग ऑपरेशन)
1 - 256 बिट

डीफॉल्ट मूल्य

वर्णन

8 बिट

डेटा[] पोर्टची रुंदी निर्दिष्ट करा.

1 - 256 बिट

8 बिट

डेटाबेस[] पोर्टची रुंदी निर्दिष्ट करा.

स्वयंचलितपणे रुंदीची गणना करा रुंदी मर्यादित करा
1 - 512 बिट

स्वयंचलितपणे y रुंदीची गणना करा

परिणाम[] पोर्टची रुंदी निश्चित करण्यासाठी इच्छित पद्धत निवडा.

16 बिट

परिणाम[] पोर्टची रुंदी निर्दिष्ट करा.
जर तुम्ही प्रकार पॅरामीटरमध्ये रुंदी प्रतिबंधित करा निवडले तरच हे मूल्य प्रभावी होईल.

४.६.२. सामान्य 4.6.2 टॅब

तक्ता 10. सामान्य 2 टॅब

पॅरामीटर

मूल्य

डेटा इनपुट

'डेटाब' इनपुट बसला स्थिर मूल्य असते का?

नाही होय

गुणाकार प्रकार

कोणत्या प्रकारचे

स्वाक्षरी नाही

तुम्हाला गुणाकार हवा आहे का? स्वाक्षरी केली

अंमलबजावणी

कोणत्या गुणक अंमलबजावणीचा वापर करावा?

डीफॉल्ट अंमलबजावणी वापरा
समर्पित मल्टीप्लायर सर्किटरी वापरा (सर्व कुटुंबांसाठी उपलब्ध नाही)
तर्कशास्त्र घटक वापरा

डीफॉल्ट मूल्य

वर्णन

नाही

चे स्थिर मूल्य निर्दिष्ट करण्यासाठी होय निवडा

`डेटाब' इनपुट बस, जर असेल.

स्वाक्षरी नाही

दोन्ही डेटा[] आणि डाटाब[] इनपुटसाठी प्रतिनिधित्व स्वरूप निर्दिष्ट करा.

डीफॉल्ट अंमलबजावणी आयन वापरा

परिणाम[] पोर्टची रुंदी निश्चित करण्यासाठी इच्छित पद्धत निवडा.

४.६.३. पाइपलाइनिंग टॅब

तक्ता 11. पाइपलाइनिंग टॅब

पॅरामीटर

तुम्हाला नं. पाइपलाइन करायची आहे का?

कार्य?

होय

मूल्य

एक 'aclr' तयार करा

—

असिंक्रोनस स्पष्ट पोर्ट

डीफॉल्ट मूल्य

वर्णन

नाही

वर पाइपलाइन रजिस्टर सक्षम करण्यासाठी होय निवडा

गुणक आउटपुट आणि इच्छित निर्दिष्ट करा

घड्याळ चक्रात आउटपुट विलंब. सक्षम करत आहे

पाइपलाइन रजिस्टर मध्ये अतिरिक्त विलंब जोडते

आउटपुट

अनचेक

पाइपलाइन रजिस्टरसाठी एसिंक्रोनस क्लिअर वापरण्यासाठी aclr पोर्ट सक्षम करण्यासाठी हा पर्याय निवडा.
चालू ठेवले…

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 19

4. LPM_MULT (गुणक) IP कोर 683490 | 2020.10.05

पॅरामीटर
एक 'clken' घड्याळ सक्षम घड्याळ तयार करा
ऑप्टिमायझेशन
तुम्हाला कोणत्या प्रकारचे ऑप्टिमायझेशन हवे आहे?

मूल्य -
डीफॉल्ट गती क्षेत्र

डीफॉल्ट मूल्य

वर्णन

अनचेक

पाइपलाइन रजिस्टरच्या घड्याळ पोर्टसाठी सक्रिय उच्च घड्याळ सक्षम निर्दिष्ट करते

डीफॉल्ट

आयपी कोरसाठी इच्छित ऑप्टिमायझेशन निर्दिष्ट करा.
आयपी कोरसाठी सर्वोत्तम ऑप्टिमायझेशन निर्धारित करण्यासाठी इंटेल क्वार्टस प्राइम सॉफ्टवेअरला डीफॉल्ट निवडा.

४.७. Intel Stratix 4.7, Intel Arria 10, आणि Intel Cyclone 10 GX उपकरणांसाठी पॅरामीटर्स

४.६.१. सामान्य टॅब

तक्ता 12. सामान्य टॅब

पॅरामीटर

मूल्य

डीफॉल्ट मूल्य

वर्णन

गुणक कॉन्फिगरेशन प्रकार
डेटा पोर्ट रुंदी

'डेटा' इनपुटचा 'डेटाब' इनपुटने गुणाकार करा
'डेटा' इनपुट स्वतःच गुणाकार करा (स्क्वेअरिंग ऑपरेशन)

'डेटा' इनपुटचा 'डेटाब' इनपुटने गुणाकार करा

गुणकासाठी इच्छित कॉन्फिगरेशन निवडा.

डेटा रुंदी

1 - 256 बिट

8 बिट

डेटा[] पोर्टची रुंदी निर्दिष्ट करा.

डेटा रुंदी

1 - 256 बिट

8 बिट

डेटाबेस[] पोर्टची रुंदी निर्दिष्ट करा.

'परिणाम' आउटपुटची रुंदी कशी ठरवायची?

प्रकार

स्वयंचलितपणे रुंदीची गणना करा
रुंदी मर्यादित करा

स्वयंचलितपणे y रुंदीची गणना करा

परिणाम[] पोर्टची रुंदी निश्चित करण्यासाठी इच्छित पद्धत निवडा.

मूल्य

1 - 512 बिट

16 बिट

परिणाम रुंदी

1 - 512 बिट

—

परिणाम[] पोर्टची प्रभावी रुंदी प्रदर्शित करते.

४.६.२. सामान्य 4.7.2 टॅब

तक्ता 13. सामान्य 2 टॅब

पॅरामीटर

डेटा इनपुट

'डेटाब' इनपुट बसला स्थिर मूल्य असते का?

नाही होय

मूल्य

डीफॉल्ट मूल्य

वर्णन

नाही

चे स्थिर मूल्य निर्दिष्ट करण्यासाठी होय निवडा

`डेटाब' इनपुट बस, जर असेल.

चालू ठेवले…

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 20

अभिप्राय पाठवा

4. LPM_MULT (गुणक) IP कोर 683490 | 2020.10.05

पॅरामीटर

मूल्य

० पेक्षा मोठे कोणतेही मूल्य

गुणाकार प्रकार

कोणत्या प्रकारचे

स्वाक्षरी नाही

तुम्हाला गुणाकार हवा आहे का? स्वाक्षरी केली

अंमलबजावणी शैली

कोणत्या गुणक अंमलबजावणीचा वापर करावा?

डीफॉल्ट अंमलबजावणी वापरा
समर्पित गुणक सर्किटरी वापरा
तर्कशास्त्र घटक वापरा

डीफॉल्ट मूल्य

वर्णन

datab[] पोर्टचे स्थिर मूल्य निर्दिष्ट करा.

स्वाक्षरी नाही

दोन्ही डेटा[] आणि डाटाब[] इनपुटसाठी प्रतिनिधित्व स्वरूप निर्दिष्ट करा.

डीफॉल्ट अंमलबजावणी आयन वापरा

परिणाम[] पोर्टची रुंदी निश्चित करण्यासाठी इच्छित पद्धत निवडा.

४.७.३. पाइपलाइनिंग

तक्ता 14. पाइपलाइनिंग टॅब

पॅरामीटर

मूल्य

तुम्हाला फंक्शन पाइपलाइन करायचे आहे का?

पाइपलाइन

नाही होय

लेटन्सी क्लिअर सिग्नल प्रकार

० पेक्षा मोठे कोणतेही मूल्य.
ACLR SCLR नाही

एक 'clken' घड्याळ तयार करा

—

घड्याळ सक्षम करा

तुम्हाला कोणत्या प्रकारचे ऑप्टिमायझेशन हवे आहे?

प्रकार

डीफॉल्ट गती क्षेत्र

डीफॉल्ट मूल्य

वर्णन

नाही 1 नाही
—

गुणकांच्या आउटपुटवर पाइपलाइन रजिस्टर सक्षम करण्यासाठी होय निवडा. पाइपलाइन रजिस्टर सक्षम केल्याने आउटपुटमध्ये अतिरिक्त विलंब होतो.
घड्याळ चक्रात इच्छित आउटपुट विलंब निर्दिष्ट करा.
पाइपलाइन रजिस्टरसाठी रीसेटचा प्रकार निर्दिष्ट करा. तुम्ही कोणतेही पाइपलाइन रजिस्टर वापरत नसल्यास NONE निवडा. पाइपलाइन रजिस्टरसाठी एसिंक्रोनस क्लिअर वापरण्यासाठी ACLR निवडा. हे ACLR पोर्ट तयार करेल. पाइपलाइन रजिस्टरसाठी सिंक्रोनस क्लिअर वापरण्यासाठी SCLR निवडा. हे SCLR पोर्ट तयार करेल.
पाइपलाइन रजिस्टरच्या घड्याळ पोर्टसाठी सक्रिय उच्च घड्याळ सक्षम निर्दिष्ट करते

डीफॉल्ट

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 21

683490 | 2020.10.05 फीडबॅक पाठवा

5. LPM_ADD_SUB (ॲडर/वजाबाकी)

आकृती 4.

LPM_ADD_SUB IP कोर तुम्हाला इनपुट व्हॅल्यूजची बेरीज किंवा फरक असलेले आउटपुट तयार करण्यासाठी डेटाचे सेट जोडण्यासाठी किंवा वजा करण्यासाठी ॲडर किंवा वजाबाकी लागू करू देते.

खालील आकृती LPM_ADD_SUB IP कोरसाठी पोर्ट दर्शवते.

LPM_ADD_SUB पोर्ट्स

LPM_ADD_SUB add_sub cin

डेटा[]

clock clken datab[] aclr

परिणाम[] ओव्हरफ्लो काउट

inst

5.1. वैशिष्ट्ये
LPM_ADD_SUB IP कोर खालील वैशिष्ट्ये ऑफर करतो: · ॲडर, वजाबाकी आणि डायनॅमिकली कॉन्फिगर करता येण्याजोगा ॲडर/सबट्रॅक्टर व्युत्पन्न करतो
कार्ये · १२५६ बिट्सच्या डेटा रुंदीला सपोर्ट करते. · स्वाक्षरी केलेले आणि स्वाक्षरी न केलेले डेटा प्रतिनिधित्व स्वरूपाचे समर्थन करते. · पर्यायी कॅरी-इन (कर्ज-आउट), असिंक्रोनस क्लिअर आणि घड्याळ सक्षम करण्यास समर्थन देते
इनपुट पोर्ट्स. · पर्यायी कॅरी-आउट (कर्ज-इन) आणि ओव्हरफ्लो आउटपुट पोर्टला समर्थन देते. · इनपुट डेटा बसपैकी एकाला एका स्थिरांकासाठी नियुक्त करते. · कॉन्फिगर करण्यायोग्य आउटपुट लेटन्सीसह पाइपलाइनिंगला समर्थन देते.

ISO 9001:2015 नोंदणीकृत

5. LPM_ADD_SUB (ॲडर/वजाबाकी) 683490 | 2020.10.05
२.२. व्हेरिलॉग एचडीएल प्रोटोटाइप
खालील वेरिलॉग एचडीएल प्रोटोटाइप वेरिलॉग डिझाइनमध्ये स्थित आहे File (.v) lpm.v मध्ये edasynthesis निर्देशिका.
मॉड्यूल lpm_add_sub (परिणाम, cout, overflow,add_sub, cin, dataa, datab, clock, clken, aclr); पॅरामीटर lpm_type = “lpm_add_sub”; पॅरामीटर lpm_width = 1; पॅरामीटर lpm_direction = “न वापरलेले”; पॅरामीटर lpm_representation = “साइन केलेले”; पॅरामीटर lpm_pipeline = 0; पॅरामीटर lpm_hint = “न वापरलेले”; इनपुट [lpm_width-1:0] dataa, datab; इनपुट add_sub, cin; इनपुट घड्याळ; इनपुट clken; इनपुट aclr; आउटपुट [lpm_width-1:0] परिणाम; आउटपुट काउट, ओव्हरफ्लो; एंडमॉड्यूल
२.३. VHDL घटक घोषणा
VHDL घटक घोषणा VHDL डिझाइनमध्ये स्थित आहे File (.vhd) मध्ये LPM_PACK.vhd librariesvhdllpm निर्देशिका.
घटक LPM_ADD_SUB जेनेरिक (LPM_WIDTH : नैसर्गिक;
LPM_DIRECTION : स्ट्रिंग := “न वापरलेले”; LPM_REPRESENTATION: string := “Signed”; LPM_PIPELINE : नैसर्गिक := 0; LPM_TYPE : स्ट्रिंग := L_ADD_SUB; LPM_HINT : स्ट्रिंग := "न वापरलेले"); पोर्ट (डेटा: std_logic_vector मध्ये(LPM_WIDTH-1 downto 0); डेटा : std_logic_vector मध्ये(LPM_WIDTH-1 downto 0); ACLR : std_logic मध्ये := '0'; CLOCK : std_logic मध्ये := '0'; CLKEN : std_logic मध्ये := '1'; शेवटचा घटक;
२.४. VHDL LIBRARY_USE घोषणा
तुम्ही VHDL घटक घोषणा वापरत असल्यास VHDL लायब्ररी-वापर घोषणा आवश्यक नाही.
लायब्ररी एलपीएम; lpm.lpm_components.all वापरा;
5.5. बंदरे
खालील तक्त्या LPM_ADD_SUB IP कोरसाठी इनपुट आणि आउटपुट पोर्ट सूचीबद्ध करतात.

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 23

5. LPM_ADD_SUB (ॲडर/वजाबाकी) 683490 | 2020.10.05

तक्ता 15. LPM_ADD_SUB IP कोर इनपुट पोर्ट्स

पोर्ट नाव

आवश्यक आहे

वर्णन

cin

नाही

लो-ऑर्डर बिटमध्ये कॅरी-इन करा. अतिरिक्त ऑपरेशन्ससाठी, डीफॉल्ट मूल्य 0. साठी आहे

वजाबाकी ऑपरेशन्स, डीफॉल्ट मूल्य 1 आहे.

डेटा[]

होय

डेटा इनपुट. इनपुट पोर्टचा आकार LPM_WIDTH पॅरामीटर मूल्यावर अवलंबून असतो.

डाटाब[]

होय

डेटा इनपुट. इनपुट पोर्टचा आकार LPM_WIDTH पॅरामीटर मूल्यावर अवलंबून असतो.

add_sub

नाही

ॲडर आणि वजाबाकी दरम्यान डायनॅमिक स्विचिंग सक्षम करण्यासाठी पर्यायी इनपुट पोर्ट

कार्ये LPM_DIRECTION पॅरामीटर वापरले असल्यास, add_sub वापरले जाऊ शकत नाही. तर

वगळलेले, डीफॉल्ट मूल्य ADD आहे. इंटेल शिफारस करतो की तुम्ही वापरा

LPM_ADD_SUB फंक्शनचे ऑपरेशन निर्दिष्ट करण्यासाठी LPM_DIRECTION पॅरामीटर,

add_sub पोर्टला स्थिरांक नियुक्त करण्याऐवजी.

घड्याळ

नाही

पाइपलाइन केलेल्या वापरासाठी इनपुट. घड्याळ पोर्ट पाइपलाइनसाठी घड्याळ इनपुट प्रदान करते

ऑपरेशन LPM_PIPELINE मूल्यांसाठी 0 (डीफॉल्ट) व्यतिरिक्त, घड्याळ पोर्ट असणे आवश्यक आहे

सक्षम

clken

नाही

पाइपलाइन केलेल्या वापरासाठी घड्याळ सक्षम. जेव्हा क्लकेन पोर्ट उच्च असल्याचे प्रतिपादन केले जाते, तेव्हा ॲडर/

वजाबाकी ऑपरेशन होते. जेव्हा सिग्नल कमी असतो तेव्हा कोणतेही ऑपरेशन होत नाही. तर

वगळलेले, डीफॉल्ट मूल्य 1 आहे.

aclr

नाही

पाइपलाइन केलेल्या वापरासाठी असिंक्रोनस क्लिअर. पाइपलाइन अपरिभाषित (X) वर सुरू होते

तर्क पातळी. सर्व 0s वर पाइपलाइन रीसेट करण्यासाठी aclr पोर्ट कधीही वापरला जाऊ शकतो,

घड्याळ सिग्नलला असिंक्रोनसपणे.

तक्ता 16. LPM_ADD_SUB IP कोर आउटपुट पोर्ट्स

पोर्ट नाव

आवश्यक आहे

वर्णन

परिणाम[]

होय

डेटा आउटपुट. आउटपुट पोर्टचा आकार LPM_WIDTH पॅरामीटरवर अवलंबून असतो

मूल्य

cout

नाही

सर्वात लक्षणीय बिट (MSB) चे कॅरी-आउट (कर्ज-इन). काउट पोर्टमध्ये भौतिक आहे

MSB चे कॅरी-आउट (कर्ज-इन) म्हणून व्याख्या. cout पोर्ट ओळखतो

Unsigned ऑपरेशन्समध्ये ओव्हरफ्लो. साठी cout पोर्ट त्याच पद्धतीने कार्य करते

स्वाक्षरी केलेले आणि स्वाक्षरी न केलेले ऑपरेशन्स.

ओव्हरफ्लो

नाही

पर्यायी ओव्हरफ्लो अपवाद आउटपुट. ओव्हरफ्लो पोर्टचा भौतिक अर्थ आहे

MSB च्या कॅरी-आउटसह MSB मध्ये कॅरी-इनचा XOR. ओव्हरफ्लो पोर्ट

जेव्हा परिणाम उपलब्ध अचूकता ओलांडतात तेव्हा दावा करतात आणि तेव्हाच वापरले जातात जेव्हा

LPM_REPRESENTATION पॅरामीटर मूल्य साइन इन केले आहे.

5.6. पॅरामीटर्स

खालील सारणी LPM_ADD_SUB IP कोर पॅरामीटर्स सूचीबद्ध करते.

तक्ता 17. LPM_ADD_SUB IP कोर पॅरामीटर्स

पॅरामीटर नाव LPM_WIDTH

पूर्णांक टाइप करा

आवश्यक होय

वर्णन
डेटा[], डाटाब[] आणि परिणाम[] पोर्ट्सची रुंदी निर्दिष्ट करते.

LPM_DIRECTION

स्ट्रिंग

नाही

मूल्ये ADD, SUB, आणि UNUSED आहेत. वगळल्यास, डीफॉल्ट मूल्य DEFAULT असते, जे पॅरामीटरला त्याचे मूल्य add_sub पोर्टवरून घेण्यास निर्देशित करते. LPM_DIRECTION वापरले असल्यास add_sub पोर्ट वापरले जाऊ शकत नाही. Intel शिफारस करतो की तुम्ही add_sub पोर्टला स्थिरांक नियुक्त करण्याऐवजी LPM_ADD_SUB फंक्शनचे ऑपरेशन निर्दिष्ट करण्यासाठी LPM_DIRECTION पॅरामीटर वापरा.
चालू ठेवले…

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 24

अभिप्राय पाठवा

5. LPM_ADD_SUB (ॲडर/वजाबाकी) 683490 | 2020.10.05

पॅरामीटर नाव LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

स्ट्रिंग पूर्णांक स्ट्रिंग स्ट्रिंग पूर्णांक टाइप करा
स्ट्रिंग

आवश्यक नाही नाही नाही नाही नाही नाही नाही
नाही

वर्णन
केलेल्या जोडणीचा प्रकार निर्दिष्ट करते. मूल्ये स्वाक्षरी केलेली आणि स्वाक्षरी रद्द केलेली आहेत. वगळल्यास, डीफॉल्ट मूल्य साइन इन केले जाते. जेव्हा हे पॅरामीटर SIGNED वर सेट केले जाते, तेव्हा जोडणारा/वजाकर्ता डेटा इनपुटचा स्वाक्षरी केलेल्या दोनच्या पूरक म्हणून अर्थ लावतो.
परिणाम[] आउटपुटशी संबंधित विलंब घड्याळ चक्रांची संख्या निर्दिष्ट करते. शून्य (0) चे मूल्य सूचित करते की कोणतीही विलंबता अस्तित्वात नाही आणि एक पूर्णपणे संयुक्त कार्य त्वरित केले जाईल. वगळल्यास, डीफॉल्ट मूल्य 0 (नॉन-पाइपलाइन) आहे.
तुम्हाला VHDL डिझाइनमध्ये इंटेल-विशिष्ट पॅरामीटर्स निर्दिष्ट करण्याची अनुमती देते files (.vhd). डीफॉल्ट मूल्य न वापरलेले आहे.
VHDL डिझाइनमधील पॅरामीटराइज्ड मॉड्यूल्स (LPM) घटक नावाची लायब्ररी ओळखते files.
इंटेल-विशिष्ट पॅरामीटर. VHDL डिझाइनमध्ये ONE_INPUT_IS_CONSTANT पॅरामीटर निर्दिष्ट करण्यासाठी तुम्ही LPM_HINT पॅरामीटर वापरणे आवश्यक आहे files मूल्ये होय, नाही आणि न वापरलेली आहेत. एक इनपुट स्थिर असल्यास अधिक ऑप्टिमायझेशन प्रदान करते. वगळल्यास, डीफॉल्ट मूल्य NO आहे.
इंटेल-विशिष्ट पॅरामीटर. VHDL डिझाइनमध्ये MAXIMIZE_SPEED पॅरामीटर निर्दिष्ट करण्यासाठी तुम्ही LPM_HINT पॅरामीटर वापरणे आवश्यक आहे files तुम्ही 0 आणि 10 मधील मूल्य निर्दिष्ट करू शकता. वापरल्यास, इंटेल क्वार्टस प्राइम सॉफ्टवेअर LPM_ADD_SUB फंक्शनचे विशिष्ट उदाहरण राउटेबिलिटीऐवजी गतीसाठी ऑप्टिमाइझ करण्याचा प्रयत्न करते आणि ऑप्टिमायझेशन तंत्र लॉजिक पर्यायाची सेटिंग ओव्हरराइड करते. MAXIMIZE_SPEED न वापरलेले असल्यास, त्याऐवजी ऑप्टिमायझेशन तंत्र पर्यायाचे मूल्य वापरले जाते. MAXIMIZE_SPEED साठी सेटिंग 6 किंवा उच्च असल्यास, कंपाइलर कॅरी चेन वापरून उच्च गतीसाठी LPM_ADD_SUB IP कोर ऑप्टिमाइझ करतो; सेटिंग 5 किंवा त्यापेक्षा कमी असल्यास, कंपाइलर कॅरी चेनशिवाय डिझाइन लागू करतो. जेव्हा add_sub पोर्ट वापरले जात नाही तेव्हाच चक्रीवादळ, स्ट्रॅटिक्स आणि स्ट्रॅटिक्स GX डिव्हाइसेससाठी हे पॅरामीटर निर्दिष्ट करणे आवश्यक आहे.
हे पॅरामीटर मॉडेलिंग आणि वर्तणूक अनुकरण हेतूंसाठी वापरले जाते. पॅरामीटर एडिटर या पॅरामीटरसाठी मूल्य मोजतो.

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 25

683490 | 2020.10.05 फीडबॅक पाठवा

6. LPM_COMPARE (तुलनाकर्ता)

आकृती 5.

LPM_COMPARE IP कोर डेटाच्या दोन संचांच्या मूल्याची तुलना त्यांच्यामधील संबंध निर्धारित करण्यासाठी करतो. त्याच्या सर्वात सोप्या स्वरूपात, डेटाचे दोन बिट समान आहेत की नाही हे निर्धारित करण्यासाठी तुम्ही एक अनन्य-OR गेट वापरू शकता.

खालील आकृती LPM_COMPARE IP कोरसाठी पोर्ट दर्शवते.

LPM_COMPARE पोर्ट

LPM_COMPARE

clken

alb

aeb

डेटा[]

एजीबी

डाटाब[]

वय

घड्याळ

aneb

aclr

अलेब

inst

6.1. वैशिष्ट्ये
LPM_COMPARE IP कोर खालील वैशिष्ट्ये ऑफर करतो: · डेटाच्या दोन संचांची तुलना करण्यासाठी तुलनात्मक कार्य व्युत्पन्न करते · 1 बिटच्या डेटा रुंदीचे समर्थन करते · स्वाक्षरी केलेले आणि स्वाक्षरी न केलेले डेटा प्रतिनिधित्व स्वरूपनाचे समर्थन करते · खालील आउटपुट प्रकार तयार करते:
— alb (इनपुट A हे इनपुट B पेक्षा कमी आहे) — aeb (इनपुट A हे इनपुट B च्या बरोबरीचे आहे) — agb (इनपुट A इनपुट B पेक्षा मोठे आहे) — ageb (इनपुट A इनपुट B पेक्षा मोठे किंवा समान आहे) — aneb ( इनपुट A हे इनपुट B च्या बरोबरीचे नाही) — aleb (इनपुट A इनपुट B पेक्षा कमी किंवा समान आहे) · पर्यायी असिंक्रोनस क्लिअर आणि घड्याळ सक्षम इनपुट पोर्टला समर्थन देते · डेटाब[] इनपुट एका स्थिरतेवर नियुक्त करते · कॉन्फिगर करण्यायोग्य आउटपुट लेटन्सीसह पाइपलाइनिंगला समर्थन देते

ISO 9001:2015 नोंदणीकृत

6. LPM_COMPARE (तुलनाकर्ता) 683490 | 2020.10.05
२.२. व्हेरिलॉग एचडीएल प्रोटोटाइप
खालील वेरिलॉग एचडीएल प्रोटोटाइप वेरिलॉग डिझाइनमध्ये स्थित आहे File (.v) lpm.v मध्ये edasynthesis निर्देशिका.
मॉड्यूल lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr); पॅरामीटर lpm_type = “lpm_compare”; पॅरामीटर lpm_width = 1; पॅरामीटर lpm_representation = "असाइन केलेले"; पॅरामीटर lpm_pipeline = 0; पॅरामीटर lpm_hint = “न वापरलेले”; इनपुट [lpm_width-1:0] dataa, datab; इनपुट घड्याळ; इनपुट clken; इनपुट aclr; आउटपुट alb, aeb, agb, aleb, aneb, ageb; एंडमॉड्यूल
२.३. VHDL घटक घोषणा
VHDL घटक घोषणा VHDL डिझाइनमध्ये स्थित आहे File (.vhd) मध्ये LPM_PACK.vhd librariesvhdllpm निर्देशिका.
घटक LPM_COMPARE जेनेरिक (LPM_WIDTH : नैसर्गिक;
LPM_REPRESENTATION : स्ट्रिंग := "असाइन केलेले"; LPM_PIPELINE : नैसर्गिक := 0; LPM_TYPE: स्ट्रिंग := L_COMPARE; LPM_HINT : स्ट्रिंग := "न वापरलेले"); पोर्ट (डेटा: std_logic_vector मध्ये(LPM_WIDTH-1 down to 0); DATAB : std_logic_vector मध्ये(LPM_WIDTH-1 downto 0); ACLR : std_logic मध्ये := '0'; CLOCK : std_logic मध्ये := '0'; CLKEN : std_logic मध्ये := '1'; AGEB : आउट std_logic : out std_logic; शेवटचा घटक;
२.४. VHDL LIBRARY_USE घोषणा
तुम्ही VHDL घटक घोषणा वापरत असल्यास VHDL लायब्ररी-वापर घोषणा आवश्यक नाही.
लायब्ररी एलपीएम; lpm.lpm_components.all वापरा;
6.5. बंदरे
खालील तक्त्या LMP_COMPARE IP कोरसाठी इनपुट आणि आउटपुट पोर्ट सूचीबद्ध करतात.

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 27

6. LPM_COMPARE (तुलनाकर्ता) 683490 | 2020.10.05

तक्ता 18. LPM_COMPARE IP कोर इनपुट पोर्ट्स

पोर्ट नाव

आवश्यक आहे

वर्णन

डेटा[]

होय

डेटा इनपुट. इनपुट पोर्टचा आकार LPM_WIDTH पॅरामीटर मूल्यावर अवलंबून असतो.

डाटाब[]

होय

डेटा इनपुट. इनपुट पोर्टचा आकार LPM_WIDTH पॅरामीटर मूल्यावर अवलंबून असतो.

घड्याळ

नाही

पाइपलाइन केलेल्या वापरासाठी घड्याळ इनपुट. घड्याळ पोर्ट पाइपलाइनसाठी घड्याळ इनपुट प्रदान करते

ऑपरेशन LPM_PIPELINE मूल्यांसाठी 0 (डीफॉल्ट) व्यतिरिक्त, घड्याळ पोर्ट असणे आवश्यक आहे

सक्षम

clken

नाही

पाइपलाइन केलेल्या वापरासाठी घड्याळ सक्षम. जेव्हा clken पोर्ट उच्च असल्याचे प्रतिपादन केले जाते, तेव्हा

तुलना ऑपरेशन होते. जेव्हा सिग्नल कमी असतो तेव्हा कोणतेही ऑपरेशन होत नाही. तर

वगळलेले, डीफॉल्ट मूल्य 1 आहे.

aclr

नाही

पाइपलाइन केलेल्या वापरासाठी असिंक्रोनस क्लिअर. पाइपलाइन अपरिभाषित (X) लॉजिकला आरंभ करते

पातळी सर्व 0s वर पाइपलाइन रीसेट करण्यासाठी aclr पोर्ट कधीही वापरला जाऊ शकतो,

घड्याळ सिग्नलला असिंक्रोनसपणे.

तक्ता 19. LPM_COMPARE IP कोर आउटपुट पोर्ट

पोर्ट नाव

आवश्यक आहे

वर्णन

alb

नाही

तुलनाकर्त्यासाठी आउटपुट पोर्ट. इनपुट A इनपुट B पेक्षा कमी असल्यास प्रतिपादन केले जाते.

aeb

नाही

तुलनाकर्त्यासाठी आउटपुट पोर्ट. इनपुट A हे इनपुट B च्या बरोबरीचे असल्यास प्रतिपादन केले.

एजीबी

नाही

तुलनाकर्त्यासाठी आउटपुट पोर्ट. इनपुट A इनपुट B पेक्षा मोठे असल्यास प्रतिपादन केले.

वय

नाही

तुलनाकर्त्यासाठी आउटपुट पोर्ट. इनपुट A इनपुटपेक्षा मोठे किंवा समान असल्यास प्रतिपादन केले जाते

aneb

नाही

तुलनाकर्त्यासाठी आउटपुट पोर्ट. इनपुट A हे इनपुट B च्या बरोबरीचे नसल्यास प्रतिपादन केले जाते.

अलेब

नाही

तुलनाकर्त्यासाठी आउटपुट पोर्ट. इनपुट A इनपुट B पेक्षा कमी किंवा समान असल्यास प्रतिपादन केले जाते.

6.6. पॅरामीटर्स

खालील सारणी LPM_COMPARE IP कोरसाठी पॅरामीटर्स सूचीबद्ध करते.

तक्ता 20. LPM_COMPARE IP कोर पॅरामीटर्स

पॅरामीटरचे नाव

प्रकार

आवश्यक आहे

LPM_WIDTH

पूर्णांक होय

LPM_REPRESENTATION

स्ट्रिंग

नाही

LPM_PIPELINE

पूर्णांक क्र

LPM_HINT

स्ट्रिंग

नाही

वर्णन
डेटा[] आणि डेटाबेस[] पोर्ट्सची रुंदी निर्दिष्ट करते.
केलेल्या तुलनेचा प्रकार निर्दिष्ट करते. मूल्ये स्वाक्षरी केलेली आणि स्वाक्षरी रद्द केलेली आहेत. वगळल्यास, डीफॉल्ट मूल्य रद्द केले जाते. जेव्हा हे पॅरामीटर मूल्य SIGNED वर सेट केले जाते, तेव्हा तुलनाकर्ता डेटा इनपुटचा स्वाक्षरी केलेल्या दोनच्या पूरक म्हणून अर्थ लावतो.
alb, aeb, agb, ageb, aleb, किंवा aneb आउटपुटशी संबंधित लेटन्सीच्या घड्याळ चक्रांची संख्या निर्दिष्ट करते. शून्य (0) चे मूल्य सूचित करते की कोणतीही विलंबता अस्तित्वात नाही आणि एक पूर्णपणे संयुक्त कार्य त्वरित केले जाईल. वगळल्यास, डीफॉल्ट मूल्य 0 आहे (नॉनपाइपलाइन केलेले).
तुम्हाला VHDL डिझाइनमध्ये इंटेल-विशिष्ट पॅरामीटर्स निर्दिष्ट करण्याची अनुमती देते files (.vhd). डीफॉल्ट मूल्य न वापरलेले आहे.
चालू ठेवले…

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 28

अभिप्राय पाठवा

6. LPM_COMPARE (तुलनाकर्ता) 683490 | 2020.10.05
पॅरामीटर नाव LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

स्ट्रिंग स्ट्रिंग टाइप करा
स्ट्रिंग

आवश्यक नाही नाही
नाही

वर्णन
VHDL डिझाइनमधील पॅरामीटराइज्ड मॉड्यूल्स (LPM) घटक नावाची लायब्ररी ओळखते files.
हे पॅरामीटर मॉडेलिंग आणि वर्तणूक अनुकरण हेतूंसाठी वापरले जाते. पॅरामीटर एडिटर या पॅरामीटरसाठी मूल्य मोजतो.
इंटेल-विशिष्ट पॅरामीटर. VHDL डिझाइनमध्ये ONE_INPUT_IS_CONSTANT पॅरामीटर निर्दिष्ट करण्यासाठी तुम्ही LPM_HINT पॅरामीटर वापरणे आवश्यक आहे files मूल्ये होय, नाही किंवा न वापरलेली आहेत. इनपुट स्थिर असल्यास अधिक ऑप्टिमायझेशन प्रदान करते. वगळल्यास, डीफॉल्ट मूल्य NO आहे.

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 29

683490 | 2020.10.05 फीडबॅक पाठवा

7. ALTECC (त्रुटी सुधारणे कोड: एन्कोडर/डीकोडर) IP कोर

आकृती 6.

इंटेल ECC कार्यक्षमतेची अंमलबजावणी करण्यासाठी ALTECC IP कोर प्रदान करते. ECC डेटा ट्रान्समिशन दरम्यान प्राप्तकर्त्याच्या बाजूला आढळणारा दूषित डेटा शोधतो. ही त्रुटी सुधारण्याची पद्धत अशा परिस्थितींसाठी सर्वात योग्य आहे जिथे त्रुटी फुटण्याऐवजी यादृच्छिकपणे उद्भवतात.

ECC डेटा एन्कोडिंग आणि डीकोडिंग प्रक्रियेद्वारे त्रुटी शोधते. उदाample, जेव्हा ECC ट्रान्समिशन ऍप्लिकेशनमध्ये लागू केले जाते, तेव्हा स्त्रोताकडून वाचलेला डेटा रिसीव्हरला पाठवण्यापूर्वी एन्कोड केला जातो. एन्कोडरमधील आउटपुट (कोड शब्द) मध्ये पॅरिटी बिट्सच्या संख्येसह जोडलेला कच्चा डेटा असतो. जोडलेल्या पॅरिटी बिट्सची अचूक संख्या इनपुट डेटामधील बिट्सच्या संख्येवर अवलंबून असते. व्युत्पन्न केलेला कोड शब्द नंतर गंतव्यस्थानावर प्रसारित केला जातो.

प्राप्तकर्त्याला कोड शब्द प्राप्त होतो आणि तो डीकोड करतो. डीकोडरद्वारे प्राप्त केलेली माहिती त्रुटी आढळली की नाही हे निर्धारित करते. डीकोडर सिंगल-बिट आणि डबल-बिट एरर शोधतो, परंतु दूषित डेटामध्ये फक्त सिंगल-बिट त्रुटींचे निराकरण करू शकतो. या प्रकारचा ECC म्हणजे सिंगल एरर करेक्शन डबल एरर डिटेक्शन (SECDED).

तुम्ही ALTECC IP कोरचे एन्कोडर आणि डीकोडर फंक्शन्स कॉन्फिगर करू शकता. एन्कोडरला डेटा इनपुट कोड शब्द व्युत्पन्न करण्यासाठी एन्कोड केला जातो जो डेटा इनपुट आणि व्युत्पन्न केलेल्या पॅरिटी बिट्सचे संयोजन आहे. व्युत्पन्न केलेला कोड शब्द त्याच्या गंतव्य ब्लॉकवर पोहोचण्यापूर्वी डीकोडिंगसाठी डीकोडर मॉड्यूलमध्ये प्रसारित केला जातो. प्राप्त कोड शब्दात काही त्रुटी आहे का हे निर्धारित करण्यासाठी डीकोडर सिंड्रोम वेक्टर तयार करतो. डेटा बिट्समधून सिंगल-बिट त्रुटी असल्यासच डीकोडर डेटा दुरुस्त करतो. एकल-बिट त्रुटी पॅरिटी बिट्समधून असल्यास कोणताही सिग्नल ध्वजांकित केला जात नाही. डीकोडरमध्ये प्राप्त झालेल्या डेटाची स्थिती आणि डीकोडरने केलेली कारवाई, जर असेल तर दर्शविण्यासाठी ध्वज सिग्नल देखील आहेत.

खालील आकडे ALTECC IP कोरसाठी पोर्ट दर्शवितात.

ALTECC एन्कोडर पोर्ट्स

ALTECC_ENCODER

डेटा[]

q[]

घड्याळ

aclr

inst

ISO 9001:2015 नोंदणीकृत

7. ALTECC (त्रुटी सुधारणे कोड: एन्कोडर/डीकोडर) IP Core 683490 | 2020.10.05

आकृती 7. ALTECC डीकोडर पोर्ट्स

ALTECC_DECODER

डेटा[] घड्याळाचे घड्याळ

q[] err_detected err_corrected
चूक_घातक

aclr

inst

७.१. ALTECC एन्कोडर वैशिष्ट्ये

ALTECC एन्कोडर IP कोर खालील वैशिष्ट्ये ऑफर करतो: · हॅमिंग कोडिंग योजना वापरून डेटा एन्कोडिंग करते · 2 बिट्सच्या डेटा रुंदीचे समर्थन करते · स्वाक्षरी केलेले आणि स्वाक्षरी न केलेले डेटा प्रतिनिधित्व स्वरूपाचे समर्थन करते · एक किंवा दोन घड्याळ चक्रांच्या आउटपुट लेटन्सीसह पाइपलाइनिंगला समर्थन देते · पर्यायी समर्थन करते असिंक्रोनस क्लिअर आणि क्लॉक सक्षम पोर्ट

ALTECC एन्कोडर IP कोर हॅमिंग कोडिंग योजना वापरून डेटा घेतो आणि एन्कोड करतो. हॅमिंग कोडिंग स्कीम पॅरिटी बिट्स मिळवते आणि आउटपुट कोड शब्द तयार करण्यासाठी त्यांना मूळ डेटामध्ये जोडते. जोडलेल्या पॅरिटी बिट्सची संख्या डेटाच्या रुंदीवर अवलंबून असते.

खालील सारणी डेटा रुंदीच्या विविध श्रेणींसाठी जोडलेल्या पॅरिटी बिट्सची संख्या सूचीबद्ध करते. एकूण बिट्स स्तंभ इनपुट डेटा बिट्स आणि जोडलेल्या पॅरिटी बिट्सची एकूण संख्या दर्शवतो.

तक्ता 21.

डेटा रुंदीनुसार पॅरिटी बिट्स आणि कोड वर्डची संख्या

डेटा रुंदी

पॅरिटी बिट्सची संख्या

एकूण बिट्स (कोड वर्ड)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

पॅरिटी बिट डेरिव्हेशन सम-पॅरिटी तपासणी वापरते. अतिरिक्त 1 बिट (टेबलमध्ये +1 म्हणून दाखवले आहे) कोड शब्दाच्या MSB म्हणून पॅरिटी बिट्समध्ये जोडले आहे. हे सुनिश्चित करते की कोड शब्दामध्ये 1 च्या सम संख्या आहे. उदाample, डेटा रुंदी 4 बिट असल्यास, एकूण 4 बिट्ससह कोड शब्द बनण्यासाठी डेटामध्ये 8 पॅरिटी बिट्स जोडले जातात. जर 7-बिट कोड शब्दाच्या LSB मधील 8 बिट्सची विषम संख्या 1 असेल, तर कोड शब्दाचा 8वा बिट (MSB) 1 असेल तर कोड वर्डमधील एकूण 1 च्या सम संख्या बनते.
खालील आकृती 8-बिट डेटा इनपुटमध्ये जनरेट केलेला कोड शब्द आणि पॅरिटी बिट्स आणि डेटा बिट्सची व्यवस्था दर्शवते.

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 31

7. ALTECC (त्रुटी सुधारणे कोड: एन्कोडर/डीकोडर) IP Core 683490 | 2020.10.05

आकृती 8.

8-बिट जनरेट केलेल्या कोड वर्डमध्ये पॅरिटी बिट्स आणि डेटा बिट्सची व्यवस्था

एमएसबी

LSB

4 पॅरिटी बिट्स

4 डेटा बिट

ALTECC एन्कोडर IP कोर एका वेळी फक्त 2 ते 64 बिट्सची इनपुट रुंदी स्वीकारतो. 12 बिट, 29 बिट आणि 64 बिट्सची इनपुट रुंदी, जे इंटेल उपकरणांसाठी आदर्शपणे अनुकूल आहेत, अनुक्रमे 18 बिट, 36 बिट आणि 72 बिट्सचे आउटपुट तयार करतात. तुम्ही पॅरामीटर एडिटरमध्ये बिटसेलेक्शन मर्यादा नियंत्रित करू शकता.

७.२. व्हेरिलॉग एचडीएल प्रोटोटाइप (ALTECC_ENCODER)
खालील वेरिलॉग एचडीएल प्रोटोटाइप वेरिलॉग डिझाइनमध्ये स्थित आहे File (.v) lpm.v मध्ये edasynthesis निर्देशिका.
module altecc_encoder #( parameter intended_device_family = “unused”, parameter lpm_pipeline = 0, parameter width_codeword = 8, parameter width_dataword = 8, parameter lpm_type = “altecc_encoder”, पॅरामीटर lpm_type = “wpum_hint in”, wpm_hint in lock, वायर क्लॉकन, इनपुट वायर [width_dataword-1:0] डेटा, आउटपुट वायर [width_codeword-1:0] q); एंडमॉड्यूल

७.३. व्हेरिलॉग एचडीएल प्रोटोटाइप (ALTECC_DECODER)
खालील वेरिलॉग एचडीएल प्रोटोटाइप वेरिलॉग डिझाइनमध्ये स्थित आहे File (.v) lpm.v मध्ये edasynthesis निर्देशिका.
module altecc_decoder #( parameter intended_device_family = “unused”, parameter lpm_pipeline = 0, parameter width_codeword = 8, parameter width_dataword = 8, parameter lpm_type = “altecc_decoder”, पॅरामीटर lpm_type = “wputus_hint in”, wputus_hint in lock. wire clocken, इनपुट वायर [width_codeword-1:0] डेटा, आउटपुट वायर err_corrected, output wire err_detected, outut wire err_fatal, आउटपुट वायर [width_dataword-1:0] q); एंडमॉड्यूल

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 32

अभिप्राय पाठवा

7. ALTECC (त्रुटी सुधारणे कोड: एन्कोडर/डीकोडर) IP Core 683490 | 2020.10.05
७.४. VHDL घटक घोषणा (ALTECC_ENCODER)
VHDL घटक घोषणा VHDL डिझाइनमध्ये स्थित आहे File (.vhd) altera_mf_components.vhd मध्ये librariesvhdlaltera_mf निर्देशिका.
घटक altecc_encoder generic ( intended_device_family:string := "unused"; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string":= "UN_cc_PM_Team ”); पोर्ट( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; डेटा: std_logic_vector मध्ये(width_dataword-1 down to 0); q:out std_logic_vector(width_codeword) -1 ते 0)); शेवटचा घटक;
७.५. VHDL घटक घोषणा (ALTECC_DECODER)
VHDL घटक घोषणा VHDL डिझाइनमध्ये स्थित आहे File (.vhd) altera_mf_components.vhd मध्ये librariesvhdlaltera_mf निर्देशिका.
घटक altecc_decoder generic ( intended_device_family:string := “unused”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string":= "UN_CDPM_CDUS ”); पोर्ट( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken: std_logic मध्ये := '1'; डेटा: std_logic_vector मध्ये(width_codeword-1 down to 0); err_corrected : out std_logic; edr_det : out std_logic; q:out std_logic_vector(width_dataword-1 down to syn_e : out std_logic); शेवटचा घटक;
२.४. VHDL LIBRARY_USE घोषणा
तुम्ही VHDL घटक घोषणा वापरत असल्यास VHDL लायब्ररी-वापर घोषणा आवश्यक नाही.
लायब्ररी altera_mf; altera_mf.altera_mf_components.all वापरा;
७.७. एन्कोडर पोर्ट्स
खालील सारण्यांमध्ये ALTECC एन्कोडर IP कोरसाठी इनपुट आणि आउटपुट पोर्टची सूची आहे.

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 33

7. ALTECC (त्रुटी सुधारणे कोड: एन्कोडर/डीकोडर) IP Core 683490 | 2020.10.05

तक्ता 22. ALTECC एन्कोडर इनपुट पोर्ट्स

पोर्ट नाव

आवश्यक आहे

वर्णन

डेटा[]

होय

डेटा इनपुट पोर्ट. इनपुट पोर्टचा आकार WIDTH_DATAWORD वर अवलंबून असतो

पॅरामीटर मूल्य. डेटा[] पोर्टमध्ये एन्कोड करण्यासाठी कच्चा डेटा असतो.

घड्याळ

होय

घड्याळ इनपुट पोर्ट जे एन्कोडिंग ऑपरेशन समक्रमित करण्यासाठी घड्याळ सिग्नल प्रदान करते.

जेव्हा LPM_PIPELINE मूल्य 0 पेक्षा जास्त असेल तेव्हा घड्याळ पोर्ट आवश्यक आहे.

घड्याळ

नाही

घड्याळ सक्षम. वगळल्यास, डीफॉल्ट मूल्य 1 आहे.

aclr

नाही

असिंक्रोनस स्पष्ट इनपुट. सक्रिय उच्च aclr सिग्नल कोणत्याही वेळी वापरले जाऊ शकते

असिंक्रोनसपणे रजिस्टर्स साफ करा.

तक्ता 23. ALTECC एन्कोडर आउटपुट पोर्ट्स

बंदराचे नाव q[]

आवश्यक होय

वर्णन
एन्कोड केलेला डेटा आउटपुट पोर्ट. आउटपुट पोर्टचा आकार WIDTH_CODEWORD पॅरामीटर मूल्यावर अवलंबून असतो.

७.८. डिकोडर पोर्ट्स

खालील सारण्यांमध्ये ALTECC डीकोडर IP कोरसाठी इनपुट आणि आउटपुट पोर्ट आहेत.

तक्ता 24. ALTECC डीकोडर इनपुट पोर्ट्स

पोर्ट नाव

आवश्यक आहे

वर्णन

डेटा[]

होय

डेटा इनपुट पोर्ट. इनपुट पोर्टचा आकार WIDTH_CODEWORD पॅरामीटर मूल्यावर अवलंबून असतो.

घड्याळ

होय

घड्याळ इनपुट पोर्ट जे एन्कोडिंग ऑपरेशन समक्रमित करण्यासाठी घड्याळ सिग्नल प्रदान करते. जेव्हा LPM_PIPELINE मूल्य 0 पेक्षा जास्त असेल तेव्हा घड्याळ पोर्ट आवश्यक आहे.

घड्याळ

नाही

घड्याळ सक्षम. वगळल्यास, डीफॉल्ट मूल्य 1 आहे.

aclr

नाही

असिंक्रोनस स्पष्ट इनपुट. ॲक्टिव्ह हाय एसीएलआर सिग्नलचा वापर रजिस्टर्स असिंक्रोनसपणे साफ करण्यासाठी केव्हाही केला जाऊ शकतो.

तक्ता 25. ALTECC डीकोडर आउटपुट पोर्ट्स

बंदराचे नाव q[]

आवश्यक होय

वर्णन
डीकोड केलेला डेटा आउटपुट पोर्ट. आउटपुट पोर्टचा आकार WIDTH_DATAWORD पॅरामीटर मूल्यावर अवलंबून असतो.

err_detected होय

प्राप्त झालेल्या डेटाची स्थिती प्रतिबिंबित करण्यासाठी आणि आढळलेल्या कोणत्याही त्रुटी निर्दिष्ट करण्यासाठी ध्वजांकित सिग्नल.

err_correcte होय d

प्राप्त डेटाची स्थिती प्रतिबिंबित करण्यासाठी ध्वजांकित सिग्नल. आढळलेली आणि दुरुस्त केलेली एकल-बिट त्रुटी दर्शवते. तुम्ही डेटा वापरू शकता कारण ते आधीच दुरुस्त केले गेले आहे.

चूक_घातक

होय

प्राप्त डेटाची स्थिती प्रतिबिंबित करण्यासाठी ध्वजांकित सिग्नल. आढळलेली दुहेरी-बिट त्रुटी दर्शवते, परंतु दुरुस्त केलेली नाही. जर हा सिग्नल ठाम असेल तर तुम्ही डेटा वापरू नये.

syn_e

नाही

एक आउटपुट सिग्नल जे जेव्हा पॅरिटीवर एकल-बिट त्रुटी आढळते तेव्हा उच्च पातळीवर जाईल

बिट्स

७.९. एन्कोडर पॅरामीटर्स
खालील तक्त्यामध्ये ALTECC एन्कोडर IP कोरसाठी पॅरामीटर्स सूचीबद्ध आहेत.

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 34

अभिप्राय पाठवा

7. ALTECC (त्रुटी सुधारणे कोड: एन्कोडर/डीकोडर) IP Core 683490 | 2020.10.05

तक्ता 26. ALTECC एन्कोडर पॅरामीटर्स

पॅरामीटरचे नाव

प्रकार

आवश्यक आहे

वर्णन

WIDTH_DATAWORD

पूर्णांक होय

कच्च्या डेटाची रुंदी निर्दिष्ट करते. मूल्ये 2 ते 64 पर्यंत आहेत. वगळल्यास, डीफॉल्ट मूल्य 8 आहे.

WIDTH_CODEWORD

पूर्णांक होय

संबंधित कोड शब्दाची रुंदी निर्दिष्ट करते. वैध मूल्ये 6 ते 72 पर्यंत आहेत, 9, 17, 33 आणि 65 वगळून. वगळल्यास, डीफॉल्ट मूल्य 13 आहे.

LPM_PIPELINE

पूर्णांक क्र

सर्किटसाठी पाइपलाइन निर्दिष्ट करते. मूल्ये 0 ते 2 पर्यंत आहेत. मूल्य 0 असल्यास, पोर्ट नोंदणीकृत नाहीत. मूल्य 1 असल्यास, आउटपुट पोर्ट नोंदणीकृत आहेत. मूल्य 2 असल्यास, इनपुट आणि आउटपुट पोर्ट नोंदणीकृत आहेत. वगळल्यास, डीफॉल्ट मूल्य 0 आहे.

७.१०. डीकोडर पॅरामीटर्स

खालील तक्त्यामध्ये ALTECC डीकोडर IP कोर पॅरामीटर्स सूचीबद्ध आहेत.

तक्ता 27. ALTECC डीकोडर पॅरामीटर्स

पॅरामीटर नाव WIDTH_DATAWORD

पूर्णांक टाइप करा

आवश्यक आहे

वर्णन

होय

कच्च्या डेटाची रुंदी निर्दिष्ट करते. मूल्ये 2 ते 64 आहेत. द

डीफॉल्ट मूल्य 8 आहे.

WIDTH_CODEWORD

पूर्णांक

होय

संबंधित कोड शब्दाची रुंदी निर्दिष्ट करते. मूल्ये 6 आहेत

72 वर, 9, 17, 33 आणि 65 वगळून. वगळल्यास, डीफॉल्ट मूल्य

13 आहे.

LPM_PIPELINE

पूर्णांक

नाही

सर्किटचे रजिस्टर निर्दिष्ट करते. मूल्ये 0 ते 2 पर्यंत आहेत. जर

मूल्य 0 आहे, कोणतेही रजिस्टर लागू केलेले नाही. मूल्य 1 असल्यास, द

आउटपुट नोंदणीकृत आहे. मूल्य 2 असल्यास, इनपुट आणि दोन्ही

आउटपुट नोंदणीकृत आहेत. मूल्य 2 पेक्षा जास्त असल्यास, अतिरिक्त

अतिरिक्तसाठी आउटपुटवर रजिस्टर्स लागू केले जातात

विलंब वगळल्यास, डीफॉल्ट मूल्य 0 आहे.

एक 'syn_e' पोर्ट तयार करा

पूर्णांक

नाही

syn_e पोर्ट तयार करण्यासाठी हे पॅरामीटर चालू करा.

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 35

683490 | 2020.10.05 फीडबॅक पाठवा

8. इंटेल एफपीजीए मल्टीप्लाय ॲडर आयपी कोर

आकृती 9.

Intel FPGA मल्टीप्लाय ॲडर (Intel Stratix 10, Intel Arria 10, and Intel Cyclone 10 GX डिव्हाइसेस) किंवा ALTERA_MULT_ADD (Arria V, Stratix V, आणि Cyclone V डिव्हाइसेस) IP कोर तुम्हाला मल्टीप्लायर-ॲडर लागू करण्याची परवानगी देतो.

खालील आकृती इंटेल एफपीजीए मल्टीप्लाय ॲडर किंवा ALTERA_MULT_ADD IP कोरसाठी पोर्ट दर्शवते.

इंटेल एफपीजीए मल्टीप्लाय ॲडर किंवा ALTERA_MULT_ADD पोर्ट्स

इंटेल FPGA गुणाकार ॲडर किंवा ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] परिणाम[]

aclr0 aclr1

inst
गुणक-ॲडर इनपुटच्या जोड्या स्वीकारतो, मूल्यांचा एकत्रितपणे गुणाकार करतो आणि नंतर इतर सर्व जोड्यांच्या उत्पादनांमध्ये जोडतो किंवा वजा करतो.
सर्व इनपुट डेटा रुंदी 9-बिट रुंद किंवा लहान असल्यास, फंक्शन 9 x 9 कॉन्फिगरेशनला समर्थन देणाऱ्या उपकरणांसाठी DSP ब्लॉकमधील 9 x 9 बिट इनपुट मल्टीप्लायर कॉन्फिगरेशन वापरते. तसे नसल्यास, DSP ब्लॉक 18 × 18-बिट इनपुट गुणकांचा वापर 10 बिट्स आणि 18 बिट्समधील रुंदीसह डेटावर प्रक्रिया करण्यासाठी करते. एकाधिक इंटेल FPGA मल्टीप्लाय ॲडर किंवा ALTERA_MULT_ADD IP कोर एखाद्या डिझाइनमध्ये आढळल्यास, फंक्शन्स खालीलप्रमाणे वितरीत केली जातात

ISO 9001:2015 नोंदणीकृत

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05
शक्य तितक्या भिन्न DSP ब्लॉक्स जेणेकरुन या ब्लॉक्ससाठी राउटिंग अधिक लवचिक होईल. प्रति DSP ब्लॉक कमी मल्टीप्लायर्स उर्वरित डिव्हाइसचे मार्ग कमी करून ब्लॉकमध्ये अधिक राउटिंग निवडींना अनुमती देतात.
खालील सिग्नलसाठी रजिस्टर्स आणि अतिरिक्त पाइपलाइन रजिस्टर्स देखील डीएसपी ब्लॉकमध्ये ठेवल्या जातात: · डेटा इनपुट · स्वाक्षरी केलेले किंवा स्वाक्षरी न केलेले निवडा · जोडा किंवा वजा करा · मल्टीप्लायर्सची उत्पादने
आउटपुट निकालाच्या बाबतीत, पहिले रजिस्टर डीएसपी ब्लॉकमध्ये ठेवले जाते. तथापि अतिरिक्त लेटन्सी रजिस्टर ब्लॉकच्या बाहेर लॉजिक घटकांमध्ये ठेवल्या जातात. डीएसपी ब्लॉकचे परिधीय, गुणकातील डेटा इनपुट, कंट्रोल सिग्नल इनपुट आणि ॲडरचे आउटपुट यासह, उर्वरित डिव्हाइससह संप्रेषण करण्यासाठी नियमित राउटिंग वापरतात. फंक्शनमधील सर्व कनेक्शन डीएसपी ब्लॉकमध्ये समर्पित रूटिंग वापरतात. जेव्हा तुम्ही गुणकांचा नोंदणीकृत इनपुट डेटा एका गुणकातून समीपच्या गुणकावर शिफ्ट करण्याचा पर्याय निवडता तेव्हा या समर्पित राउटिंगमध्ये शिफ्ट रजिस्टर चेन समाविष्ट असतात.
कोणत्याही Stratix V, आणि Arria V डिव्हाइस मालिकेतील DSP ब्लॉक्सबद्दल अधिक माहितीसाठी, साहित्य आणि तांत्रिक दस्तऐवजीकरण पृष्ठावरील संबंधित हँडबुक्सच्या DSP ब्लॉक्सचा अध्याय पहा.
संबंधित माहिती AN 306: FPGA उपकरणांमध्ये गुणक लागू करणे
Intel FPGA उपकरणांमध्ये DSP आणि मेमरी ब्लॉक्स वापरून गुणक लागू करण्याबद्दल अधिक माहिती प्रदान करते.
8.1. वैशिष्ट्ये
Intel FPGA मल्टिप्लाय ॲडर किंवा ALTERA_MULT_ADD IP कोर खालील वैशिष्ट्ये ऑफर करतो: · दोन कॉम्प्लेक्सच्या गुणाकार ऑपरेशन्स करण्यासाठी गुणक व्युत्पन्न करते
संख्या टीप: नेटिव्हली सपोर्ट केलेल्या आकारापेक्षा मोठे मल्टीप्लायर बनवताना/
डीएसपी ब्लॉक्सच्या कॅस्केडिंगमुळे होणारा कार्यप्रदर्शन प्रभाव असेल. · 1 256 बिट्सच्या डेटा रुंदीचे समर्थन करते · स्वाक्षरी केलेले आणि स्वाक्षरी न केलेले डेटा प्रतिनिधित्व स्वरूपाचे समर्थन करते · कॉन्फिगर करण्यायोग्य इनपुट लेटन्सीसह पाइपलाइनिंगचे समर्थन करते · स्वाक्षरी केलेल्या आणि स्वाक्षरी न केलेल्या डेटा समर्थन दरम्यान डायनॅमिकपणे स्विच करण्यासाठी पर्याय प्रदान करते · ऑपरेशन ॲड आणि ऍडअप दरम्यान डायनॅमिकपणे स्विच करण्यासाठी पर्याय प्रदान करते पर्यायी असिंक्रोनस आणि समकालिक स्पष्ट आणि घड्याळ इनपुट पोर्ट सक्षम करते · सिस्टोलिक विलंब नोंदणी मोडचे समर्थन करते · प्रति गुणक 8 प्री-लोड गुणांकांसह प्री-ॲडरला समर्थन देते · संचयक अभिप्राय पूरक करण्यासाठी प्री-लोड स्थिरतेला समर्थन देते

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 37

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

८.१.१. पूर्व जोडणारा
प्री-ॲडरसह, गुणक फीड करण्यापूर्वी बेरीज किंवा वजाबाकी केली जातात.
पाच प्री-ॲडर मोड आहेत: · साधा मोड · गुणांक मोड · इनपुट मोड · स्क्वेअर मोड · स्थिर मोड

टीप:

जेव्हा प्री-ॲडर वापरला जातो (प्री-ॲडर गुणांक/इनपुट/स्क्वेअर मोड), गुणकासाठी सर्व डेटा इनपुटमध्ये समान घड्याळ सेटिंग असणे आवश्यक आहे.

8.1.1.1. प्री-ॲडर सिंपल मोड

या मोडमध्ये, दोन्ही ऑपरेंड इनपुट पोर्ट्समधून प्राप्त होतात आणि प्री-ॲडर वापरला जात नाही किंवा बायपास केला जात नाही. हा डीफॉल्ट मोड आहे.

आकृती 10. प्री-ॲडर सिंपल मोड
a0 b0

Mult0

परिणाम

८.१.१.२. प्री-ॲडर गुणांक मोड
या मोडमध्ये, एक गुणक ऑपरेंड प्री-ॲडरमधून प्राप्त होतो आणि दुसरा ऑपरेंड अंतर्गत गुणांक संचयनातून प्राप्त होतो. गुणांक संचयन 8 प्रीसेट स्थिरांकांपर्यंत अनुमती देते. गुणांक निवड सिग्नल coefsel आहेत[0..3].
हा मोड खालील समीकरणात व्यक्त केला आहे.

खालील गुणकांचा प्री-ॲडर गुणांक मोड दर्शविते.

आकृती 11. प्री-ॲडर गुणांक मोड

प्रीडर

Mult0

+/-

परिणाम

coefsel0 coef

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 38

अभिप्राय पाठवा

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05
८.१.१.३. प्री-ॲडर इनपुट मोड या मोडमध्ये, एक गुणक ऑपरेंड प्री-ॲडरपासून प्राप्त होतो आणि दुसरा ऑपरेंड डेटाक[] इनपुट पोर्टमधून प्राप्त होतो. हा मोड खालील समीकरणात व्यक्त केला आहे.

खालील गुणकांचा प्री-ॲडर इनपुट मोड दर्शविते.

आकृती 12. प्री-ॲडर इनपुट मोड
a0 b0

Mult0

+/-

परिणाम

८.१.१.४. प्री-ॲडर स्क्वेअर मोड हा मोड खालील समीकरणात व्यक्त केला आहे.

खालील दोन गुणकांचा प्री-ॲडर स्क्वेअर मोड दर्शविते.

आकृती 13. प्री-ॲडर स्क्वेअर मोड
a0 b0

Mult0

+/-

परिणाम

८.१.१.५. प्री-ॲडर कॉन्स्टंट मोड
या मोडमध्ये, एक गुणक ऑपरेंड इनपुट पोर्टमधून प्राप्त होतो आणि दुसरा ऑपरेंड अंतर्गत गुणांक संचयनातून प्राप्त होतो. गुणांक संचयन 8 प्रीसेट स्थिरांकांपर्यंत अनुमती देते. गुणांक निवड सिग्नल coefsel आहेत[0..3].
हा मोड खालील समीकरणात व्यक्त केला आहे.

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 39

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

खालील आकृती गुणकाचा प्री-ॲडर स्थिर मोड दर्शविते.

आकृती 14. प्री-ॲडर कॉन्स्टंट मोड
a0

Mult0

परिणाम

coefsel0
coef
८.१.२. सिस्टोलिक विलंब नोंदणी
सिस्टॉलिक आर्किटेक्चरमध्ये, इनपुट डेटा डेटा बफर म्हणून काम करणाऱ्या रजिस्टर्सच्या कॅस्केडमध्ये दिला जातो. प्रत्येक रजिस्टर एक इनपुट देतेample गुणक कडे जेथे तो संबंधित गुणांकाने गुणाकार केला जातो. चेन ॲडर अंतिम परिणाम तयार करण्यासाठी गुणकातून हळूहळू एकत्रित परिणाम आणि चेनिन[] इनपुट पोर्ट वरून पूर्वी नोंदणीकृत परिणाम संग्रहित करतो. प्रत्येक गुणाकार-जोड घटकास एकाच चक्राने विलंब करणे आवश्यक आहे जेणेकरून एकत्र जोडल्यावर परिणाम योग्यरित्या समक्रमित केले जातील. प्रत्येक सलग विलंब गुणांक मेमरी आणि त्यांच्या संबंधित गुणाकार-जोड घटकांच्या डेटा बफरला संबोधित करण्यासाठी वापरला जातो. उदाample, दुसऱ्या गुणाकार जोडा घटकासाठी एक विलंब, तिसऱ्या गुणाकार-जोड घटकासाठी दोन विलंब, आणि असेच.
आकृती 15. सिस्टोलिक रजिस्टर्स
सिस्टोलिक रजिस्टर्स

x(t) c(0)

एस -1

c(1)

एस -1

c(2)

एस -1

c(N-1)

एस -1

S -1 y(t)

x(t) इनपुट s च्या सतत प्रवाहातील परिणामांचे प्रतिनिधित्व करतोamples आणि y(t)
इनपुट s च्या संचाच्या बेरीजचे प्रतिनिधित्व करतेamples, आणि कालांतराने, त्यांच्या द्वारे गुणाकार
संबंधित गुणांक. इनपुट आणि आउटपुट दोन्ही परिणाम डावीकडून उजवीकडे वाहतात. c(0) ते c(N-1) हे गुणांक दर्शवतात. सिस्टोलिक विलंब नोंदणी S-1 द्वारे दर्शविली जाते, तर 1 एकल घड्याळ विलंब दर्शवते. सिस्टोलिक विलंब रजिस्टर येथे जोडले जातात
पाईपलाईनिंगसाठी इनपुट आणि आउटपुट अशा प्रकारे ज्यामुळे परिणामांची खात्री होते
मल्टीप्लायर ऑपरेंड आणि जमा झालेल्या रकमा एकसमान राहतात. हे प्रक्रिया घटक
फिल्टरिंग फंक्शनची गणना करणारे सर्किट तयार करण्यासाठी प्रतिकृती तयार केली जाते. हे कार्य आहे
खालील समीकरणात व्यक्त केले आहे.

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 40

अभिप्राय पाठवा

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

N हे संचयकामध्ये प्रवेश केलेल्या डेटाच्या चक्रांची संख्या दर्शवते, y(t) हे t वेळी आउटपुटचे प्रतिनिधित्व करते, A(t) t वेळी इनपुटचे प्रतिनिधित्व करते आणि B(i) हे गुणांक आहेत. समीकरणातील t आणि i वेळेतील एका विशिष्ट क्षणाशी सुसंगत आहेत, म्हणून आउटपुट s ची गणना करण्यासाठीample y(t) वेळी t, इनपुट s चा एक गटampवेळेत N वेगवेगळ्या बिंदूंवर les, किंवा A(n), A(n-1), A(n-2), … A(n-N+1) आवश्यक आहे. N इनपुट s चा गटamples चा N गुणांकाने गुणाकार केला जातो आणि अंतिम परिणाम y तयार करण्यासाठी एकत्र बेरीज केला जातो.
सिस्टोलिक रजिस्टर आर्किटेक्चर फक्त बेरीज-ऑफ-2 आणि बेरीज-ऑफ-4 मोडसाठी उपलब्ध आहे. दोन्ही सिस्टोलिक रजिस्टर आर्किटेक्चर मोडसाठी, प्रथम चेनिन सिग्नल 0 वर बांधला जाणे आवश्यक आहे.
खालील आकृती 2 गुणकांची सिस्टोलिक विलंब नोंदणीची अंमलबजावणी दर्शवते.
आकृती 16. सिस्टोलिक विलंब नोंदणी 2 गुणकांची अंमलबजावणी
चेनिन

Mult0

+/-

Mult1

+/-

परिणाम
दोन गुणकांची बेरीज खालील समीकरणात व्यक्त केली आहे.
खालील आकृती 4 गुणकांची सिस्टोलिक विलंब नोंदणीची अंमलबजावणी दर्शवते.

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 41

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

आकृती 17. सिस्टोलिक विलंब नोंदणी 4 गुणकांची अंमलबजावणी
चेनिन

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

परिणाम
चार गुणकांची बेरीज खालील समीकरणात व्यक्त केली आहे. आकृती 18. 4 गुणकांची बेरीज
ॲडव्हानची यादी खालीलप्रमाणे आहेtagसिस्टोलिक रजिस्टर अंमलबजावणीचे es: · डीएसपी संसाधन वापर कमी करते · चेन ॲडर संरचना वापरून डीएसपी ब्लॉकमध्ये कार्यक्षम मॅपिंग सक्षम करते

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 42

अभिप्राय पाठवा

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

८.१.३. प्री-लोड कॉन्स्टंट
प्री-लोड स्थिरांक संचयक ऑपरेंड नियंत्रित करतो आणि संचयक अभिप्रायाला पूरक असतो. वैध LOADCONST_VALUE 0 पासून आहे. स्थिर मूल्य 64N च्या बरोबरीचे आहे, जेथे N = LOADCONST_VALUE. जेव्हा LOADCONST_VALUE 2 वर सेट केले जाते, तेव्हा स्थिर मूल्य 64 च्या बरोबरीचे असते. हे कार्य पक्षपाती राउंडिंग म्हणून वापरले जाऊ शकते.
खालील आकृती प्री-लोड स्थिर अंमलबजावणी दर्शवते.
आकृती 19. प्री-लोड कॉन्स्टंट

संचयक अभिप्राय

स्थिर

Mult0

+/-

Mult1

+/b1

परिणाम

accum_sload sload_accum

इतर गुणक अंमलबजावणीसाठी खालील IP कोर पहा: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
८.१.४. दुहेरी संचयक
दुहेरी संचयक वैशिष्ट्य संचयक फीडबॅक मार्गामध्ये अतिरिक्त रजिस्टर जोडते. दुहेरी संचयक रजिस्टर आउटपुट रजिस्टरचे अनुसरण करते, ज्यामध्ये घड्याळ, घड्याळ सक्षम आणि aclr समाविष्ट आहे. अतिरिक्त संचयक नोंदणी एक-चक्र विलंबाने परिणाम देते. हे वैशिष्ट्य तुम्हाला समान संसाधन संख्येसह दोन संचयक चॅनेल सक्षम करते.
खालील आकृती दुहेरी संचयक अंमलबजावणी दर्शवते.

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 43

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

आकृती 20. दुहेरी संचयक

Dou ble Accu muulator रजिस्टर

Accu म्युलेटर फीडबा ck

Mult0

+/-

Mult1

+/b1

आउटपुट परिणाम आउटपुट रजिस्टर

२.२. व्हेरिलॉग एचडीएल प्रोटोटाइप
तुम्हाला Intel FPGA मल्टीप्लाय ॲडर किंवा ALTERA_MULT_ADD Verilog HDL प्रोटोटाइप सापडेल file (altera_mult_add_rtl.v) मध्ये लायब्ररीमेगाफंक्शन निर्देशिका.
२.३. VHDL घटक घोषणा
VHDL घटक घोषणा altera_lnsim_components.vhd मध्ये स्थित आहे librariesvhdl altera_lnsim निर्देशिका.
२.४. VHDL LIBRARY_USE घोषणा
तुम्ही VHDL घटक घोषणा वापरत असल्यास VHDL लायब्ररी-वापर घोषणा आवश्यक नाही.
लायब्ररी altera_mf; altera_mf.altera_mf_components.all वापरा;

४.५. सिग्नल

खालील सारण्या मल्टीप्लाय ॲडर इंटेल FPGA IPor ALTERA_MULT_ADD IP कोरचे इनपुट आणि आउटपुट सिग्नल सूचीबद्ध करतात.

तक्ता 28. ॲडर इंटेल FPGA IPor ALTERA_MULT_ADD इनपुट सिग्नल गुणाकार करा

सिग्नल

आवश्यक आहे

वर्णन

dataa_0[]/dataa_1[]/

होय

dataa_2[]/dataa_3[]

गुणकासाठी डेटा इनपुट. इनपुट पोर्ट [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] रुंद
चालू ठेवले…

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 44

अभिप्राय पाठवा

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

सिग्नल datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] घड्याळ[1:0] aclr[1:0] sclr[1:0] ena [१:०] संकेत
चिन्ह
स्कॅनिना[] accum_sload

आवश्यक होय नाही
नाही नाही नाही नाही नाही
नाही
नाही नाही

वर्णन
या IP चे सिम्युलेशन मॉडेल या सिग्नल्सना अनिर्धारित इनपुट मूल्य (X) चे समर्थन करते. जेव्हा तुम्ही या सिग्नलला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
गुणकासाठी डेटा इनपुट. इनपुट सिग्नल [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] रुंद या IP चे सिम्युलेशन मॉडेल या सिग्नल्सना अनिर्धारित इनपुट मूल्य (X) ला समर्थन देते. जेव्हा तुम्ही या सिग्नलला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
गुणकासाठी डेटा इनपुट. इनपुट सिग्नल [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] रुंद हे सिग्नल सक्षम करण्यासाठी सिलेक्ट प्रीडर मोड पॅरामीटरसाठी INPUT निवडा. या IP चे सिम्युलेशन मॉडेल या सिग्नल्सना अनिर्धारित इनपुट मूल्य (X) चे समर्थन करते. जेव्हा तुम्ही या सिग्नलला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
संबंधित रजिस्टरला घड्याळ इनपुट पोर्ट. हा सिग्नल आयपी कोरमधील कोणत्याही रजिस्टरद्वारे वापरला जाऊ शकतो. या IP चे सिम्युलेशन मॉडेल या सिग्नल्सना अनिर्धारित इनपुट मूल्य (X) चे समर्थन करते. जेव्हा तुम्ही या सिग्नलला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
संबंधित रजिस्टरला असिंक्रोनस स्पष्ट इनपुट. या IP चे सिम्युलेशन मॉडेल या सिग्नल्सना अनिर्धारित इनपुट मूल्य (X) चे समर्थन करते. जेव्हा तुम्ही या सिग्नलला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
संबंधित रजिस्टरला सिंक्रोनस स्पष्ट इनपुट. या IP चे सिम्युलेशन मॉडेल या सिग्नल्सना अनिर्धारित इनपुट मूल्य X चे समर्थन करते. जेव्हा तुम्ही या सिग्नलला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते
संबंधित रजिस्टरला सिग्नल इनपुट सक्षम करा. या IP चे सिम्युलेशन मॉडेल या सिग्नल्सना अनिर्धारित इनपुट मूल्य (X) चे समर्थन करते. जेव्हा तुम्ही या सिग्नलला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
गुणक इनपुट A चे संख्यात्मक प्रतिनिधित्व निर्दिष्ट करते. जर सिग्नल जास्त असेल, तर गुणक गुणक इनपुट A सिग्नलला स्वाक्षरी केलेली संख्या मानतो. सिग्नल सिग्नल कमी असल्यास, गुणक गुणक इनपुट A सिग्नलला स्वाक्षरी नसलेली संख्या मानतो. हा सिग्नल सक्षम करण्यासाठी गुणक A इनपुट पॅरामीटरसाठी प्रतिनिधित्व स्वरूप काय आहे यासाठी व्हेरिएबल निवडा. या IP चे सिम्युलेशन मॉडेल या सिग्नलला अनिर्धारित इनपुट मूल्य (X) ला समर्थन देते. जेव्हा तुम्ही या इनपुटला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
गुणक इनपुट B सिग्नलचे संख्यात्मक प्रतिनिधित्व निर्दिष्ट करते. जर साइनब सिग्नल जास्त असेल, तर गुणक गुणक इनपुट B सिग्नलला स्वाक्षरी केलेल्या दोनची पूरक संख्या मानतो. साइनब सिग्नल कमी असल्यास, गुणक गुणक इनपुट B सिग्नलला स्वाक्षरी नसलेली संख्या मानतो. या IP चे सिम्युलेशन मॉडेल या सिग्नलला अनिर्धारित इनपुट मूल्य (X) ला समर्थन देते. जेव्हा तुम्ही या इनपुटला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
स्कॅन चेन A साठी इनपुट. इनपुट सिग्नल [WIDTH_A – 1, … 0] रुंद. जेव्हा INPUT_SOURCE_A पॅरामीटरमध्ये SCANA चे मूल्य असते, तेव्हा स्कॅनिना[] सिग्नल आवश्यक असतो.
संचयक मूल्य स्थिर आहे की नाही हे डायनॅमिकपणे निर्दिष्ट करते. accum_sload सिग्नल कमी असल्यास, गुणक आउटपुट संचयकामध्ये लोड केले जाते. accum_sload आणि sload_accum एकाच वेळी वापरू नका.
चालू ठेवले…

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 45

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

सिग्नल sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

आवश्यक क्र
नाही नाही
नाही
नाही नाही नाही नाही

वर्णन
या IP चे सिम्युलेशन मॉडेल या सिग्नलला अनिर्धारित इनपुट मूल्य (X) ला समर्थन देते. जेव्हा तुम्ही या इनपुटला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
संचयक मूल्य स्थिर आहे की नाही हे डायनॅमिकपणे निर्दिष्ट करते. जर sload_accum सिग्नल जास्त असेल, तर गुणक आउटपुट संचयकामध्ये लोड केले जाते. accum_sload आणि sload_accum एकाच वेळी वापरू नका. या IP चे सिम्युलेशन मॉडेल या सिग्नलला अनिर्धारित इनपुट मूल्य (X) ला समर्थन देते. जेव्हा तुम्ही या इनपुटला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
मागील s पासून adder परिणाम इनपुट बसtage इनपुट सिग्नल [WIDTH_CHAININ – 1, … 0] रुंद.
गुणकांच्या पहिल्या जोडीमधून आउटपुटमध्ये बेरीज किंवा वजाबाकी करा. गुणकांच्या पहिल्या जोडीमधून आउटपुट जोडण्यासाठी addnsub1 सिग्नलमध्ये 1 इनपुट करा. गुणकांच्या पहिल्या जोडीमधून आउटपुट वजा करण्यासाठी addnsub0 सिग्नलवर 1 इनपुट करा. या IP चे सिम्युलेशन मॉडेल या सिग्नलला अनिर्धारित इनपुट मूल्य (X) ला समर्थन देते. जेव्हा तुम्ही या इनपुटला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
गुणकांच्या पहिल्या जोडीमधून आउटपुटमध्ये बेरीज किंवा वजाबाकी करा. गुणकांच्या दुसऱ्या जोडीमधून आउटपुट जोडण्यासाठी addnsub1 सिग्नलमध्ये 3 इनपुट करा. गुणकांच्या पहिल्या जोडीमधून आउटपुट वजा करण्यासाठी addnsub0 सिग्नलवर 3 इनपुट करा. या IP चे सिम्युलेशन मॉडेल या सिग्नलला अनिर्धारित इनपुट मूल्य (X) ला समर्थन देते. जेव्हा तुम्ही या इनपुटला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
गुणांक इनपुट सिग्नल[0:3] पहिल्या गुणकासाठी. या IP चे सिम्युलेशन मॉडेल या सिग्नलला अनिर्धारित इनपुट मूल्य (X) ला समर्थन देते. जेव्हा तुम्ही या इनपुटला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
गुणांक इनपुट सिग्नल[0:3] दुसऱ्या गुणकासाठी. या IP चे सिम्युलेशन मॉडेल या सिग्नलला अनिर्धारित इनपुट मूल्य (X) ला समर्थन देते. जेव्हा तुम्ही या इनपुटला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
गुणांक इनपुट सिग्नल[0:3] तिसऱ्या गुणकासाठी. या IP चे सिम्युलेशन मॉडेल या सिग्नलला अनिर्धारित इनपुट मूल्य (X) ला समर्थन देते. जेव्हा तुम्ही या इनपुटला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.
गुणांक इनपुट सिग्नल [०:३] चौथ्या गुणकासाठी. या IP चे सिम्युलेशन मॉडेल या सिग्नलला अनिर्धारित इनपुट मूल्य (X) ला समर्थन देते. जेव्हा तुम्ही या इनपुटला X मूल्य प्रदान करता, तेव्हा X मूल्य आउटपुट सिग्नलवर प्रसारित केले जाते.

तक्ता 29. गुणाकार Adder Intel FPGA IP आउटपुट सिग्नल

सिग्नल

आवश्यक आहे

वर्णन

परिणाम []

होय

गुणक आउटपुट सिग्नल. आउटपुट सिग्नल [WIDTH_RESULT – 1 … 0] रुंद

या IP साठी सिम्युलेशन मॉडेल अनिर्धारित आउटपुट मूल्य (X) चे समर्थन करते. जेव्हा तुम्ही इनपुट म्हणून X मूल्य प्रदान करता, तेव्हा X मूल्य या सिग्नलवर प्रसारित केले जाते.

स्कॅनाउटा []

नाही

स्कॅन चेन A. आउटपुट सिग्नल [WIDTH_A – 1..0] रुंद.

गुणकांच्या संख्येसाठी 2 पेक्षा जास्त निवडा आणि हा सिग्नल सक्षम करण्यासाठी पॅरामीटरशी कनेक्ट केलेल्या गुणकांचे इनपुट A काय आहे यासाठी स्कॅन चेन इनपुट निवडा.

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 46

अभिप्राय पाठवा

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

8.6. पॅरामीटर्स

४.६.१. सामान्य टॅब

तक्ता 30. सामान्य टॅब

पॅरामीटर

आयपी व्युत्पन्न पॅरामीटर

मूल्य

गुणकांची संख्या किती आहे?

संख्या_of_m 1 – 4 ultipliers

A width_a इनपुट बसेसची रुंदी किती असावी?

८७८ - १०७४

B width_b इनपुट बसेसची रुंदी किती असावी?

८७८ - १०७४

'परिणाम' आउटपुट बसची रुंदी किती असावी?

रुंदी_परिणाम

८७८ - १०७४

प्रत्येक घड्याळासाठी एक संबंधित घड्याळ सक्षम करा

gui_associate On d_clock_enbl Off e

८.६.२. अतिरिक्त मोड टॅब

तक्ता 31. अतिरिक्त मोड टॅब

पॅरामीटर

आयपी व्युत्पन्न पॅरामीटर

मूल्य

आउटपुट कॉन्फिगरेशन

ॲडर युनिटचे आउटपुट नोंदवा

gui_output_re चालू आहे

नोंद

बंद

घड्याळ इनपुटसाठी स्त्रोत काय आहे?

gui_output_re gister_clock

घड्याळ0 घड्याळ1 घड्याळ2

अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_output_re gister_aclr

ACLR0 ACLR1 नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_output_re gister_sclr

SCLR0 SCLR1 नाही

ॲडर ऑपरेशन

गुणकांच्या पहिल्या जोडीच्या आउटपुटवर कोणते ऑपरेशन केले पाहिजे?

gui_multiplier 1_direction

जोडा, उप, चल

डीफॉल्ट मूल्य 1
16

वर्णन
एकत्र जोडण्यासाठी गुणकांची संख्या. मूल्ये 1 ते 4 पर्यंत आहेत. डेटा[] पोर्टची रुंदी निर्दिष्ट करा.

डेटाबेस[] पोर्टची रुंदी निर्दिष्ट करा.

परिणाम[] पोर्टची रुंदी निर्दिष्ट करा.

बंद

घड्याळ सक्षम करण्यासाठी हा पर्याय निवडा

प्रत्येक घड्याळासाठी.

डीफॉल्ट मूल्य

वर्णन

बंद घड्याळ0
काहीही नाही

ॲडर मॉड्यूलचे आउटपुट रजिस्टर सक्षम करण्यासाठी हा पर्याय निवडा.
आउटपुट नोंदणीसाठी घड्याळ स्त्रोत सक्षम आणि निर्दिष्ट करण्यासाठी Clock0 , Clock1 किंवा Clock2 निवडा. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही ॲडर युनिटचे रजिस्टर आउटपुट निवडणे आवश्यक आहे.
ॲडर आउटपुट रजिस्टरसाठी असिंक्रोनस स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही ॲडर युनिटचे रजिस्टर आउटपुट निवडणे आवश्यक आहे.
ॲडर आउटपुट रजिस्टरसाठी समकालिक स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही ॲडर युनिटचे रजिस्टर आउटपुट निवडणे आवश्यक आहे.

जोडा

प्रथम आणि द्वितीय गुणक दरम्यान आउटपुट करण्यासाठी बेरीज किंवा वजाबाकी ऑपरेशन निवडा.
· अतिरिक्त ऑपरेशन करण्यासाठी ADD निवडा.
वजाबाकी ऑपरेशन करण्यासाठी SUB निवडा.
· डायनॅमिक बेरीज/वजाबाकी नियंत्रणासाठी addnsub1 पोर्ट वापरण्यासाठी व्हेरिएबल निवडा.
चालू ठेवले…

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 47

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

पॅरामीटर

आयपी व्युत्पन्न पॅरामीटर

मूल्य

'addnsub1' इनपुट नोंदणी करा

gui_addnsub_ वर multiplier_reg ऑफ ister1

घड्याळ इनपुटसाठी स्त्रोत काय आहे?

gui_addnsub_ multiplier_reg ister1_clock

घड्याळ0 घड्याळ1 घड्याळ2

अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_addnsub_ multiplier_aclr 1

ACLR0 ACLR1 नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_addnsub_ multiplier_sclr 1

SCLR0 SCLR1 नाही

गुणकांच्या दुसऱ्या जोडीच्या आउटपुटवर कोणते ऑपरेशन केले पाहिजे?

gui_multiplier 3_direction

जोडा, उप, चल

'addnsub3' इनपुट नोंदणी करा

gui_addnsub_ वर multiplier_reg ऑफ ister3

घड्याळ इनपुटसाठी स्त्रोत काय आहे?

gui_addnsub_ multiplier_reg ister3_clock

घड्याळ0 घड्याळ1 घड्याळ2

डीफॉल्ट मूल्य
बंद घड्याळ0 NONE NONE ADD
बंद घड्याळ0

वर्णन
जेव्हा व्हेरिएबल मूल्य निवडले जाते: · addnsub1 सिग्नल साठी उच्च वर चालवा
अतिरिक्त ऑपरेशन. · साठी addnsub1 सिग्नल कमी करा
वजाबाकी ऑपरेशन. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही दोनपेक्षा जास्त गुणक निवडणे आवश्यक आहे.
addnsub1 पोर्टसाठी इनपुट रजिस्टर सक्षम करण्यासाठी हा पर्याय निवडा. हे पॅरामीटर सक्षम करण्यासाठी गुणकांच्या पहिल्या जोडीच्या आउटपुटवर कोणते ऑपरेशन केले जावे यासाठी तुम्ही व्हेरिएबल निवडणे आवश्यक आहे.
addnsub0 रजिस्टरसाठी इनपुट क्लॉक सिग्नल निर्दिष्ट करण्यासाठी Clock1 , Clock2 किंवा Clock1 निवडा. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी 'addnsub1' इनपुट निवडणे आवश्यक आहे.
addnsub1 रजिस्टरसाठी असिंक्रोनस स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी 'addnsub1' इनपुट निवडणे आवश्यक आहे.
addnsub1 रजिस्टरसाठी समकालिक स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी 'addnsub1' इनपुट निवडणे आवश्यक आहे.
तिसऱ्या आणि चौथ्या गुणकांमधील आउटपुटसाठी बेरीज किंवा वजाबाकीची क्रिया निवडा. · जोडण्यासाठी ADD निवडा
ऑपरेशन · वजाबाकी करण्यासाठी SUB निवडा
ऑपरेशन addnsub1 वापरण्यासाठी व्हेरिएबल निवडा
डायनॅमिक बेरीज/वजाबाकी नियंत्रणासाठी पोर्ट. जेव्हा व्हेरिएबल मूल्य निवडले जाते: · अतिरिक्त ऑपरेशनसाठी addnsub1 सिग्नल उच्च वर चालवा. वजाबाकी ऑपरेशनसाठी addnsub1 सिग्नल कमी करा. गुणकांची संख्या काय आहे यासाठी तुम्ही मूल्य 4 निवडणे आवश्यक आहे? हे पॅरामीटर सक्षम करण्यासाठी.
addnsub3 सिग्नलसाठी इनपुट रजिस्टर सक्षम करण्यासाठी हा पर्याय निवडा. हे पॅरामीटर सक्षम करण्यासाठी गुणकांच्या दुसऱ्या जोडीच्या आउटपुटवर कोणते ऑपरेशन केले जावे यासाठी तुम्ही व्हेरिएबल निवडणे आवश्यक आहे.
addnsub0 रजिस्टरसाठी इनपुट क्लॉक सिग्नल निर्दिष्ट करण्यासाठी Clock1 , Clock2 किंवा Clock3 निवडा. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी 'addnsub3′ इनपुट निवडणे आवश्यक आहे.
चालू ठेवले…

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 48

अभिप्राय पाठवा

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

पॅरामीटर
अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

आयपी व्युत्पन्न पॅरामीटर

मूल्य

gui_addnsub_ multiplier_aclr 3

ACLR0 ACLR1 नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_addnsub_ multiplier_sclr 3

SCLR0 SCLR1 नाही

पोलॅरिटी सक्षम `उपयोग_सबॅड'

gui_use_subn चालू

जोडा

बंद

८.६.३. गुणक टॅब

तक्ता 32. गुणक टॅब

पॅरामीटर

आयपी व्युत्पन्न पॅरामीटर

मूल्य

काय आहे

gui_प्रतिनिधी

प्रतिनिधित्व स्वरूप ation_a

गुणक A इनपुटसाठी?

स्वाक्षरी केलेले, स्वाक्षरी न केलेले, परिवर्तनीय

नोंदणी `सिग्ना' इनपुट

gui_register_s चालू

इग्ना

बंद

घड्याळ इनपुटसाठी स्त्रोत काय आहे?

gui_register_s igna_clock

घड्याळ0 घड्याळ1 घड्याळ2

अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_register_s igna_aclr

ACLR0 ACLR1 नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_register_s igna_sclr

SCLR0 SCLR1 नाही

काय आहे

gui_प्रतिनिधी

प्रतिनिधित्व स्वरूप ation_b

मल्टीप्लायर्स बी इनपुटसाठी?

स्वाक्षरी केलेले, स्वाक्षरी न केलेले, परिवर्तनीय

नोंदणी `signb' इनपुट

gui_register_s चालू

ignb

बंद

डीफॉल्ट मूल्य नाही
काहीही नाही

वर्णन
addnsub3 रजिस्टरसाठी असिंक्रोनस स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी 'addnsub3' इनपुट निवडणे आवश्यक आहे.
addnsub3 रजिस्टरसाठी समकालिक स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी 'addnsub3′ इनपुट निवडणे आवश्यक आहे.

बंद

फंक्शन रिव्हर्स करण्यासाठी हा पर्याय निवडा

addnsub इनपुट पोर्टचे.

वजाबाकी ऑपरेशनसाठी addnsub उच्च वर चालवा.

अतिरिक्त ऑपरेशनसाठी addnsub कमी करा.

डीफॉल्ट मूल्य

वर्णन

Unsigned गुणक A इनपुटसाठी प्रतिनिधित्व स्वरूप निर्दिष्ट करा.

बंद

सिग्नल सक्षम करण्यासाठी हा पर्याय निवडा

नोंदणी करा.

तुम्ही व्हेरिएबल व्हॅल्यू निवडणे आवश्यक आहे गुणक A इनपुटसाठी प्रतिनिधित्व स्वरूप काय आहे? हा पर्याय सक्षम करण्यासाठी पॅरामीटर.

घड्याळ ३

सिग्नल रजिस्टरसाठी इनपुट क्लॉक सिग्नल सक्षम आणि निर्दिष्ट करण्यासाठी Clock0 , Clock1 किंवा Clock2 निवडा.
हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी `सिग्ना' इनपुट निवडणे आवश्यक आहे.

काहीही नाही

सिग्नल रजिस्टरसाठी असिंक्रोनस स्पष्ट स्त्रोत निर्दिष्ट करते.
हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी `सिग्ना' इनपुट निवडणे आवश्यक आहे.

काहीही नाही

सिग्नल रजिस्टरसाठी समकालिक स्पष्ट स्रोत निर्दिष्ट करते.
हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी `सिग्ना' इनपुट निवडणे आवश्यक आहे.

Unsigned गुणक B इनपुटसाठी प्रतिनिधित्व स्वरूप निर्दिष्ट करा.

बंद

साइनब सक्षम करण्यासाठी हा पर्याय निवडा

नोंदणी करा.

चालू ठेवले…

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 49

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

पॅरामीटर

आयपी व्युत्पन्न पॅरामीटर

मूल्य

डीफॉल्ट मूल्य

घड्याळ इनपुटसाठी स्त्रोत काय आहे?

gui_register_s ignb_clock

घड्याळ0 घड्याळ1 घड्याळ2

घड्याळ ३

अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_register_s ignb_aclr

ACLR0 ACLR1 नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_register_s ignb_sclr

SCLR0 SCLR1 नाही

इनपुट कॉन्फिगरेशन
गुणकांचे इनपुट A नोंदणी करा
घड्याळ इनपुटसाठी स्त्रोत काय आहे?

gui_input_reg चालू

ister_a

बंद

gui_input_reg ister_a_clock

घड्याळ0 घड्याळ1 घड्याळ2

काहीही नाही
बंद घड्याळ0

अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_input_reg ister_a_aclr

ACLR0 ACLR1 नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_input_reg ister_a_sclr

SCLR0 SCLR1 नाही

गुणकांचे इनपुट B नोंदणी करा
घड्याळ इनपुटसाठी स्त्रोत काय आहे?

gui_input_reg चालू

ister_b

बंद

gui_input_reg ister_b_clock

घड्याळ0 घड्याळ1 घड्याळ2

NONE NONE बंद घड्याळ0

अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_input_reg ister_b_aclr

ACLR0 ACLR1 नाही

काहीही नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_input_reg ister_b_sclr

SCLR0 SCLR1 नाही

काहीही नाही

गुणकांचे इनपुट A कशाशी जोडलेले आहे?

gui_multiplier गुणक इनपुट गुणक

_a_input

चेन इनपुट इनपुट स्कॅन करा

वर्णन
मल्टीप्लायर्स बी इनपुटसाठी प्रतिनिधित्व स्वरूप काय आहे यासाठी तुम्ही व्हेरिएबल मूल्य निवडणे आवश्यक आहे? हा पर्याय सक्षम करण्यासाठी पॅरामीटर.
साइनब रजिस्टरसाठी इनपुट क्लॉक सिग्नल सक्षम आणि निर्दिष्ट करण्यासाठी Clock0 , Clock1 किंवा Clock2 निवडा. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी `signb' इनपुट निवडणे आवश्यक आहे.
साइनब रजिस्टरसाठी असिंक्रोनस स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी `signb' इनपुट निवडणे आवश्यक आहे.
साइनब रजिस्टरसाठी समकालिक स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी `signb' इनपुट निवडणे आवश्यक आहे.
डेटा इनपुट बससाठी इनपुट रजिस्टर सक्षम करण्यासाठी हा पर्याय निवडा.
डेटा इनपुट बससाठी रजिस्टर इनपुट क्लॉक सिग्नल सक्षम आणि निर्दिष्ट करण्यासाठी Clock0 , Clock1 किंवा Clock2 निवडा. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही गुणकातील नोंदणी इनपुट A निवडणे आवश्यक आहे.
डेटा इनपुट बससाठी रजिस्टर असिंक्रोनस स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही गुणकातील नोंदणी इनपुट A निवडणे आवश्यक आहे.
डेटा इनपुट बससाठी रजिस्टर सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही गुणकातील नोंदणी इनपुट A निवडणे आवश्यक आहे.
डाटाब इनपुट बससाठी इनपुट रजिस्टर सक्षम करण्यासाठी हा पर्याय निवडा.
डेटाब इनपुट बससाठी रजिस्टर इनपुट क्लॉक सिग्नल सक्षम आणि निर्दिष्ट करण्यासाठी Clock0 , Clock1 किंवा Clock2 निवडा. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही गुणकातील नोंदणी इनपुट B निवडणे आवश्यक आहे.
डाटाब इनपुट बससाठी रजिस्टर असिंक्रोनस क्लिअर सोर्स निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही गुणकातील नोंदणी इनपुट B निवडणे आवश्यक आहे.
डाटाब इनपुट बससाठी रजिस्टर सिंक्रोनस क्लिअर सोर्स निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही गुणकातील नोंदणी इनपुट B निवडणे आवश्यक आहे.
गुणक च्या इनपुट A साठी इनपुट स्त्रोत निवडा.
चालू ठेवले…

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 50

अभिप्राय पाठवा

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

पॅरामीटर

आयपी व्युत्पन्न पॅरामीटर

मूल्य

स्कॅनआउट ए रजिस्टर कॉन्फिगरेशन

स्कॅन साखळीचे आउटपुट नोंदवा

gui_scanouta चालू

_नोंदणी करा

बंद

घड्याळ इनपुटसाठी स्त्रोत काय आहे?

gui_scanouta _register_clock k

घड्याळ0 घड्याळ1 घड्याळ2

अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_scanouta _register_aclr

ACLR0 ACLR1 नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_scanouta _register_sclr

SCLR0 SCLR1 नाही

८.६.४. प्रीडर टॅब

तक्ता 33. प्रीडर टॅब

पॅरामीटर

आयपी व्युत्पन्न पॅरामीटर

मूल्य

प्रीडर मोड निवडा

preadder_mo de

सिंपल, COEF, इनपुट, स्क्वेअर, कॉन्स्टंट

डीफॉल्ट मूल्य

वर्णन
गुणकासाठी स्त्रोत म्हणून डेटा इनपुट बस वापरण्यासाठी गुणक इनपुट निवडा. स्कॅनिन इनपुट बस गुणकासाठी स्त्रोत म्हणून वापरण्यासाठी स्कॅन चेन इनपुट निवडा आणि स्कॅनआउट आउटपुट बस सक्षम करा. जेव्हा तुम्ही गुणकांची संख्या किती आहे यासाठी 2, 3 किंवा 4 निवडता तेव्हा हे पॅरामीटर उपलब्ध होते? पॅरामीटर

बंद घड्याळ0 NONE NONE

स्कॅनाउटा आउटपुट बससाठी आउटपुट रजिस्टर सक्षम करण्यासाठी हा पर्याय निवडा.
तुम्ही स्कॅन चेन इनपुट निवडणे आवश्यक आहे, ज्याला मल्टीप्लायरचे इनपुट A कशाशी जोडलेले आहे? हा पर्याय सक्षम करण्यासाठी पॅरामीटर.
स्कॅनाउटा आउटपुट बससाठी रजिस्टर इनपुट क्लॉक सिग्नल सक्षम आणि निर्दिष्ट करण्यासाठी Clock0 , Clock1 किंवा Clock2 निवडा.
हा पर्याय सक्षम करण्यासाठी तुम्ही स्कॅन चेन पॅरामीटरचे रजिस्टर आउटपुट चालू केले पाहिजे.
स्कॅनाउटा आउटपुट बससाठी रजिस्टर असिंक्रोनस स्पष्ट स्त्रोत निर्दिष्ट करते.
हा पर्याय सक्षम करण्यासाठी तुम्ही स्कॅन चेन पॅरामीटरचे रजिस्टर आउटपुट चालू केले पाहिजे.
स्कॅनाउटा आउटपुट बससाठी रजिस्टर सिंक्रोनस क्लिअर सोर्स निर्दिष्ट करते.
हा पर्याय सक्षम करण्यासाठी तुम्ही स्कॅन चेन पॅरामीटरचे नोंदणी आउटपुट निवडणे आवश्यक आहे.

डीफॉल्ट मूल्य
साधे

वर्णन
प्रीडर मॉड्यूलसाठी ऑपरेशन मोड निर्दिष्ट करते. साधे: हा मोड प्रीडरला बायपास करतो. हा डीफॉल्ट मोड आहे. COEF: हा मोड प्रीडर आणि coefsel इनपुट बसचे आउटपुट गुणकांना इनपुट म्हणून वापरतो. इनपुट: हा मोड प्रीडर आणि डेटाक इनपुट बसचे आउटपुट गुणकांना इनपुट म्हणून वापरतो. स्क्वेअर: हा मोड प्रीडरचे आउटपुट गुणकासाठी दोन्ही इनपुट म्हणून वापरतो.
चालू ठेवले…

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 51

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

पॅरामीटर

आयपी व्युत्पन्न पॅरामीटर

मूल्य

प्रीडर दिशा निवडा

gui_preadder ADD,

_दिशा

SUB

C width_c इनपुट बसेसची रुंदी किती असावी?

८७८ - १०७४

डेटा सी इनपुट रजिस्टर कॉन्फिगरेशन

डेटाक इनपुटची नोंदणी करा

gui_datac_inp चालू

ut_register

बंद

घड्याळ इनपुटसाठी स्त्रोत काय आहे?

gui_datac_inp ut_register_cl ock

घड्याळ0 घड्याळ1 घड्याळ2

अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_datac_inp ut_register_a clr

ACLR0 ACLR1 नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_datac_inp ut_register_sc lr

SCLR0 SCLR1 नाही

गुणांक
कोफची रुंदी किती असावी?

width_coef

८७८ - १०७४

Coef नोंदणी कॉन्फिगरेशन

coefsel इनपुटची नोंदणी करा

gui_coef_regi चालू

ster

बंद

घड्याळ इनपुटसाठी स्त्रोत काय आहे?

gui_coef_regi ster_clock

घड्याळ0 घड्याळ1 घड्याळ2

डीफॉल्ट मूल्य
जोडा
16

वर्णन
CONSTANT: हा मोड प्रीडर बायपास केलेली डेटा इनपुट बस आणि गुणकासाठी इनपुट म्हणून coefsel इनपुट बस वापरतो.
प्रीडरचे ऑपरेशन निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी, सिलेक्ट प्रीडर मोडसाठी खालील निवडा: · COEF · इनपुट · SQUARE किंवा · CONSTANT
C इनपुट बससाठी बिट्सची संख्या निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही सिलेक्ट प्रीडर मोडसाठी INPUT निवडणे आवश्यक आहे.

घड्याळावर0 NONE NONE

डेटाक इनपुट बससाठी इनपुट रजिस्टर सक्षम करण्यासाठी हा पर्याय निवडा. हा पर्याय सक्षम करण्यासाठी तुम्ही प्रीडर मोड पॅरामीटर निवडण्यासाठी INPUT सेट करणे आवश्यक आहे.
डेटाक इनपुट रजिस्टरसाठी इनपुट क्लॉक सिग्नल निर्दिष्ट करण्यासाठी Clock0 , Clock1 किंवा Clock2 निवडा. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही Register datac इनपुट निवडणे आवश्यक आहे.
डेटाक इनपुट रजिस्टरसाठी असिंक्रोनस स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही Register datac इनपुट निवडणे आवश्यक आहे.
डेटाक इनपुट रजिस्टरसाठी समकालिक स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही Register datac इनपुट निवडणे आवश्यक आहे.

साठी बिट्सची संख्या निर्दिष्ट करते

coefsel इनपुट बस.

हे पॅरामीटर सक्षम करण्यासाठी तुम्ही प्रीडर मोडसाठी COEF किंवा CONSTANT निवडणे आवश्यक आहे.

घड्याळ 0 वर

coefsel इनपुट बससाठी इनपुट रजिस्टर सक्षम करण्यासाठी हा पर्याय निवडा. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही प्रीडर मोडसाठी COEF किंवा CONSTANT निवडणे आवश्यक आहे.
coefsel इनपुट रजिस्टरसाठी इनपुट क्लॉक सिग्नल निर्दिष्ट करण्यासाठी Clock0 , Clock1 किंवा Clock2 निवडा. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी करा coefsel इनपुट निवडणे आवश्यक आहे.
चालू ठेवले…

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 52

अभिप्राय पाठवा

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

पॅरामीटर
अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

आयपी व्युत्पन्न पॅरामीटर

मूल्य

gui_coef_regi ster_aclr

ACLR0 ACLR1 नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे

gui_coef_regi ster_sclr

SCLR0 SCLR1 नाही

गुणांक_0 कॉन्फिगरेशन

coef0_0 ते coef0_7

0x00000 0xFFFFFFF

गुणांक_1 कॉन्फिगरेशन

coef1_0 ते coef1_7

0x00000 0xFFFFFFF

गुणांक_2 कॉन्फिगरेशन

coef2_0 ते coef2_7

0x00000 0xFFFFFFF

गुणांक_3 कॉन्फिगरेशन

coef3_0 ते coef3_7

0x00000 0xFFFFFFF

८.६.५. संचयक टॅब

तक्ता 34. संचयक टॅब

पॅरामीटर

आयपी व्युत्पन्न पॅरामीटर

मूल्य

संचयक सक्षम करायचे?

संचयक

होय नाही

संचयक ऑपरेशन प्रकार काय आहे?

accum_directi ADD,

SUB

डीफॉल्ट मूल्य नाही
काहीही नाही
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

वर्णन
coefsel इनपुट रजिस्टरसाठी असिंक्रोनस स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी करा coefsel इनपुट निवडणे आवश्यक आहे.
coefsel इनपुट रजिस्टरसाठी समकालिक स्पष्ट स्रोत निर्दिष्ट करते. हे पॅरामीटर सक्षम करण्यासाठी तुम्ही नोंदणी करा coefsel इनपुट निवडणे आवश्यक आहे.
या पहिल्या गुणकासाठी गुणांक मूल्ये निर्दिष्ट करते. बिट्सची संख्या कोफची रुंदी किती असावी? पॅरामीटर हे पॅरामीटर सक्षम करण्यासाठी तुम्ही प्रीडर मोडसाठी COEF किंवा CONSTANT निवडणे आवश्यक आहे.
या दुसऱ्या गुणकासाठी गुणांक मूल्ये निर्दिष्ट करते. बिट्सची संख्या कोफची रुंदी किती असावी? पॅरामीटर हे पॅरामीटर सक्षम करण्यासाठी तुम्ही प्रीडर मोडसाठी COEF किंवा CONSTANT निवडणे आवश्यक आहे.
या तिसऱ्या गुणकासाठी गुणांक मूल्ये निर्दिष्ट करते. बिट्सची संख्या कोफची रुंदी किती असावी? पॅरामीटर हे पॅरामीटर सक्षम करण्यासाठी तुम्ही प्रीडर मोडसाठी COEF किंवा CONSTANT निवडणे आवश्यक आहे.
या चौथ्या गुणकासाठी गुणांक मूल्ये निर्दिष्ट करते. बिट्सची संख्या कोफची रुंदी किती असावी? पॅरामीटर हे पॅरामीटर सक्षम करण्यासाठी तुम्ही प्रीडर मोडसाठी COEF किंवा CONSTANT निवडणे आवश्यक आहे.

डीफॉल्ट मूल्य नं
जोडा

वर्णन
संचयक सक्षम करण्यासाठी होय निवडा. संचयक वैशिष्ट्य वापरताना तुम्ही ॲडर युनिटचे नोंदणी आउटपुट निवडणे आवश्यक आहे.
संचयकाचे ऑपरेशन निर्दिष्ट करते: · बेरीज ऑपरेशनसाठी ADD · वजाबाकी ऑपरेशनसाठी SUB. संचयक सक्षम करण्यासाठी तुम्ही होय निवडणे आवश्यक आहे? हा पर्याय सक्षम करण्यासाठी पॅरामीटर.
चालू ठेवले…

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 53

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

पॅरामीटर
प्रीलोड कॉन्स्टंट प्रीलोड कॉन्स्टंट सक्षम करा

आयपी व्युत्पन्न पॅरामीटर

मूल्य

gui_ena_prelo चालू

ad_const

बंद

जमा पोर्टचे इनपुट कशाशी जोडलेले आहे?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

प्रीलोड loadconst_val 0 - 64 साठी मूल्य निवडा

स्थिर

घड्याळ इनपुटसाठी स्त्रोत काय आहे?

gui_accum_sl oad_register_ घड्याळ

घड्याळ0 घड्याळ1 घड्याळ2

अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_accum_sl oad_register_aclr

ACLR0 ACLR1 नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_accum_sl oad_register_sclr

SCLR0 SCLR1 नाही

दुहेरी संचयक सक्षम करा

gui_double_a चालू

cum

बंद

डीफॉल्ट मूल्य

वर्णन

बंद

accum_sload सक्षम करा किंवा

sload_accum सिग्नल आणि नोंदणी इनपुट

साठी इनपुट डायनॅमिकपणे निवडण्यासाठी

संचयक

जेव्हा accum_sload कमी किंवा sload_accum असते, तेव्हा गुणक आउटपुट संचयकामध्ये फीड केले जाते.

जेव्हा accum_sload जास्त असते किंवा sload_accum असते, वापरकर्त्याने निर्दिष्ट केलेला प्रीलोड स्थिरांक संचयकामध्ये फीड केला जातो.

संचयक सक्षम करण्यासाठी तुम्ही होय निवडणे आवश्यक आहे? हा पर्याय सक्षम करण्यासाठी पॅरामीटर.

ACCUM_SL OAD

accum_sload/ sload_accum सिग्नलचे वर्तन निर्दिष्ट करते.
ACCUM_SLOAD: गुणक आउटपुट संचयकावर लोड करण्यासाठी accum_sload कमी करा.
SLOAD_ACCUM: गुणक आउटपुट संचयकावर लोड करण्यासाठी sload_accum उच्च चालवा.
हे पॅरामीटर सक्षम करण्यासाठी तुम्ही प्रीलोड स्थिर पर्याय सक्षम करा निवडणे आवश्यक आहे.

प्रीसेट स्थिर मूल्य निर्दिष्ट करा.

हे मूल्य 2N असू शकते जेथे N हे प्रीसेट स्थिर मूल्य आहे.

जेव्हा N=64, तेव्हा ते स्थिर शून्य दर्शवते.

हे पॅरामीटर सक्षम करण्यासाठी तुम्ही प्रीलोड स्थिर पर्याय सक्षम करा निवडणे आवश्यक आहे.

घड्याळ ३

accum_sload/sload_accum रजिस्टर साठी इनपुट क्लॉक सिग्नल निर्दिष्ट करण्यासाठी Clock0 , Clock1 किंवा Clock2 निवडा.
हे पॅरामीटर सक्षम करण्यासाठी तुम्ही प्रीलोड स्थिर पर्याय सक्षम करा निवडणे आवश्यक आहे.

काहीही नाही

accum_sload/sload_accum रजिस्टर साठी असिंक्रोनस स्पष्ट स्रोत निर्दिष्ट करते.
हे पॅरामीटर सक्षम करण्यासाठी तुम्ही प्रीलोड स्थिर पर्याय सक्षम करा निवडणे आवश्यक आहे.

काहीही नाही

accum_sload/sload_accum रजिस्टर साठी समकालिक स्पष्ट स्रोत निर्दिष्ट करते.
हे पॅरामीटर सक्षम करण्यासाठी तुम्ही प्रीलोड स्थिर पर्याय सक्षम करा निवडणे आवश्यक आहे.

बंद

दुहेरी संचयक नोंदणी सक्षम करते.

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 54

अभिप्राय पाठवा

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

८.६.६. सिस्टोलिक/चेनआउट टॅब

तक्ता 35. सिस्टोलिक/चेनआउट ॲडर टॅब

पॅरामीटर चेनआउट ॲडर सक्षम करा

आयपी व्युत्पन्न पॅरामीटर

मूल्य

chainout_add होय,

नाही

चेनआउट ॲडर ऑपरेशन प्रकार काय आहे?

chainout_add ADD,

er_दिशा

SUB

चेनआउट ॲडरसाठी 'नकार' इनपुट सक्षम करायचे?

Port_negate

PORT_USED, PORT_UNUSED

'नकार' इनपुट नोंदवायचे? negate_regist er

नोंदणी न केलेले, CLOCK0, CLOCK1, CLOCK2, CLOCK3

अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

negate_aclr

ACLR0 ACLR1 नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

negate_sclr

SCLR0 SCLR1 नाही

सिस्टोलिक विलंब
सिस्टोलिक विलंब नोंदणी सक्षम करा

gui_systolic_d चालू

संपवणे

बंद

घड्याळ इनपुटसाठी स्त्रोत काय आहे?

gui_systolic_d CLOCK0,

elay_clock

घड्याळ १,

डीफॉल्ट मूल्य
नाही

वर्णन
चेनआउट ॲडर मॉड्यूल सक्षम करण्यासाठी होय निवडा.

जोडा

चेनआउट ॲडर ऑपरेशन निर्दिष्ट करते.
वजाबाकी ऑपरेशनसाठी, गुणक A इनपुटसाठी प्रतिनिधित्व स्वरूप काय आहे यासाठी SIGNED निवडणे आवश्यक आहे? आणि मल्टीप्लायर्स बी इनपुटसाठी प्रतिनिधित्व स्वरूप काय आहे? गुणक टॅबमध्ये.

PORT_UN वापरले

नकारात्मक इनपुट सिग्नल सक्षम करण्यासाठी PORT_USED निवडा.
चेनआउट ॲडर अक्षम असताना हे पॅरामीटर अवैध आहे.

ERED नोंदणी रद्द करा

नेगेट इनपुट सिग्नलसाठी इनपुट रजिस्टर सक्षम करण्यासाठी आणि नकारात्मक नोंदणीसाठी इनपुट घड्याळ सिग्नल निर्दिष्ट करते.
निगेट इनपुट रजिस्टरची आवश्यकता नसल्यास नोंदणीकृत निवडा
तुम्ही निवडता तेव्हा हे पॅरामीटर अवैध आहे:
चेनआउट ॲडर सक्षम करण्यासाठी NO किंवा
चेनआउट ॲडरसाठी 'नकार' इनपुट सक्षम करण्यासाठी PORT_UNUSED? पॅरामीटर किंवा

काहीही नाही

नकार नोंदणीसाठी असिंक्रोनस स्पष्ट स्त्रोत निर्दिष्ट करते.
तुम्ही निवडता तेव्हा हे पॅरामीटर अवैध आहे:
चेनआउट ॲडर सक्षम करण्यासाठी NO किंवा
चेनआउट ॲडरसाठी 'नकार' इनपुट सक्षम करण्यासाठी PORT_UNUSED? पॅरामीटर किंवा

काहीही नाही

नेगेट रजिस्टरसाठी समकालिक स्पष्ट स्रोत निर्दिष्ट करते.
तुम्ही निवडता तेव्हा हे पॅरामीटर अवैध आहे:
चेनआउट ॲडर सक्षम करण्यासाठी NO किंवा
चेनआउट ॲडरसाठी 'नकार' इनपुट सक्षम करण्यासाठी PORT_UNUSED? पॅरामीटर किंवा

CLOCK0 बंद

सिस्टोलिक मोड सक्षम करण्यासाठी हा पर्याय निवडा. गुणकांची संख्या किती आहे यासाठी तुम्ही 2, किंवा 4 निवडता तेव्हा हे पॅरामीटर उपलब्ध होते? पॅरामीटर सिस्टोलिक विलंब रजिस्टर्स वापरण्यासाठी तुम्ही ॲडर युनिटचे रजिस्टर आउटपुट सक्षम केले पाहिजे.
सिस्टोलिक विलंब नोंदणीसाठी इनपुट क्लॉक सिग्नल निर्दिष्ट करते.
चालू ठेवले…

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 55

8. इंटेल FPGA गुणाकार ॲडर IP कोर 683490 | 2020.10.05

पॅरामीटर

आयपी व्युत्पन्न पॅरामीटर

मूल्य

घड्याळ १,

अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_systolic_d elay_aclr

ACLR0 ACLR1 नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_systolic_d elay_sclr

SCLR0 SCLR1 नाही

डीफॉल्ट मूल्य
काहीही नाही
काहीही नाही

वर्णन
हा पर्याय सक्षम करण्यासाठी तुम्ही सिस्टोलिक विलंब नोंदणी सक्षम करा निवडणे आवश्यक आहे.
सिस्टोलिक विलंब नोंदणीसाठी असिंक्रोनस स्पष्ट स्त्रोत निर्दिष्ट करते. हा पर्याय सक्षम करण्यासाठी तुम्ही सिस्टोलिक विलंब नोंदणी सक्षम करा निवडणे आवश्यक आहे.
सिस्टोलिक विलंब नोंदणीसाठी समकालिक स्पष्ट स्त्रोत निर्दिष्ट करते. हा पर्याय सक्षम करण्यासाठी तुम्ही सिस्टोलिक विलंब नोंदणी सक्षम करा निवडणे आवश्यक आहे.

४.६.३. पाइपलाइनिंग टॅब

तक्ता 36. पाइपलाइनिंग टॅब

पॅरामीटर पाइपलाइनिंग कॉन्फिगरेशन

आयपी व्युत्पन्न पॅरामीटर

मूल्य

तुम्हाला इनपुटमध्ये पाइपलाइन रजिस्टर जोडायचे आहे का?

gui_pipelining नाही, होय

डीफॉल्ट मूल्य
नाही

कृपया निर्दिष्ट करा

विलंब

विलंब घड्याळाची संख्या

सायकल

० पेक्षा ० मोठे कोणतेही मूल्य

घड्याळ इनपुटसाठी स्त्रोत काय आहे?

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

अतुल्यकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_input_late ncy_aclr

ACLR0 ACLR1 नाही

समकालिक स्पष्ट इनपुटसाठी स्त्रोत काय आहे?

gui_input_late ncy_sclr

SCLR0 SCLR1 नाही

CLOCK0 काहीही नाही

वर्णन
इनपुट सिग्नलवर पाइपलाइन नोंदणीचे अतिरिक्त स्तर सक्षम करण्यासाठी होय निवडा. कृपया लेटन्सी क्लॉक सायकल पॅरामीटरची संख्या निर्दिष्ट करण्यासाठी तुम्ही 0 पेक्षा मोठे मूल्य निर्दिष्ट करणे आवश्यक आहे.
घड्याळ चक्रांमध्ये इच्छित विलंबता निर्दिष्ट करते. पाइपलाइन रजिस्टरचा एक स्तर = घड्याळाच्या चक्रात 1 विलंब. तुम्हाला इनपुटमध्ये पाइपलाइन रजिस्टर जोडायचे आहे का यासाठी तुम्ही होय निवडणे आवश्यक आहे? हा पर्याय सक्षम करण्यासाठी.
पाइपलाइन रजिस्टर इनपुट क्लॉक सिग्नल सक्षम आणि निर्दिष्ट करण्यासाठी Clock0 , Clock1 किंवा Clock2 निवडा. तुम्हाला इनपुटमध्ये पाइपलाइन रजिस्टर जोडायचे आहे का यासाठी तुम्ही होय निवडणे आवश्यक आहे? हा पर्याय सक्षम करण्यासाठी.
अतिरिक्त पाइपलाइन रजिस्टरसाठी रजिस्टर असिंक्रोनस क्लिअर सोर्स निर्दिष्ट करते. तुम्हाला इनपुटमध्ये पाइपलाइन रजिस्टर जोडायचे आहे का यासाठी तुम्ही होय निवडणे आवश्यक आहे? हा पर्याय सक्षम करण्यासाठी.
अतिरिक्त पाइपलाइन रजिस्टरसाठी रजिस्टर सिंक्रोनस स्पष्ट स्रोत निर्दिष्ट करते. तुम्हाला इनपुटमध्ये पाइपलाइन रजिस्टर जोडायचे आहे का यासाठी तुम्ही होय निवडणे आवश्यक आहे? हा पर्याय सक्षम करण्यासाठी.

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 56

अभिप्राय पाठवा

683490 | 2020.10.05 फीडबॅक पाठवा

9. ALTMEMMULT (मेमरी-आधारित स्थिर गुणांक गुणक) IP कोर

लक्ष द्या:

इंटेल ने इंटेल क्वार्टस प्राइम प्रो एडिशन 20.3 मधील या आयपीचा सपोर्ट काढून टाकला आहे. तुमच्या डिझाइनमधील आयपी कोर इंटेल क्वार्टस प्राइम प्रो एडिशनमधील डिव्हाइसेसना लक्ष्य करत असल्यास, तुम्ही LPM_MULT Intel FPGA IP सह IP बदलू शकता किंवा IP पुन्हा जनरेट करू शकता आणि इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन सॉफ्टवेअर वापरून तुमचे डिझाइन संकलित करू शकता.

ALTMEMMULT IP कोरचा वापर Intel FPGAs (M512, M4K, M9K, आणि MLAB मेमरी ब्लॉक्ससह) ऑनचिप मेमरी ब्लॉक्सचा वापर करून मेमरी-आधारित गुणक तयार करण्यासाठी केला जातो. तुमच्याकडे लॉजिक एलिमेंट्स (LEs) किंवा समर्पित गुणक संसाधनांमध्ये गुणक लागू करण्यासाठी पुरेशी संसाधने नसल्यास हा IP कोर उपयुक्त आहे.
ALTMEMMULT IP कोर हे एक सिंक्रोनस फंक्शन आहे ज्यासाठी घड्याळ आवश्यक आहे. ALTMEMMULT IP कोर दिलेल्या पॅरामीटर्स आणि स्पेसिफिकेशन्ससाठी सर्वात लहान थ्रूपुट आणि लेटन्सीसह गुणक लागू करतो.
खालील आकृती ALTMEMMULT IP कोरसाठी पोर्ट दर्शवते.

आकृती 21. ALTMEMMULT पोर्ट्स

ALTMEMMULT

data_in[] sload_data coeff_in[]

परिणाम[] result_valid load_done

sload_coeff

sclr घड्याळ
inst

पृष्ठ 71 वर संबंधित माहिती वैशिष्ट्ये

9.1. वैशिष्ट्ये
ALTMEMMULT IP कोर खालील वैशिष्ट्ये ऑफर करतो: · ऑन-चिप मेमरी ब्लॉक्स वापरून केवळ मेमरी-आधारित मल्टीप्लायर तयार करतो.
Intel FPGAs · 1 बिट्सच्या डेटा रुंदीचे समर्थन करते · स्वाक्षरी केलेल्या आणि अस्वाक्षरित डेटा प्रतिनिधित्व स्वरूपाचे समर्थन करते · निश्चित आउटपुट लेटन्सीसह पाइपलाइनिंगला समर्थन देते

ISO 9001:2015 नोंदणीकृत

9. ALTMEMMULT (मेमरी-आधारित स्थिर गुणांक गुणक) IP Core 683490 | 2020.10.05
· रँडम-ऍक्सेस मेमरी (RAM) मध्ये गुणक स्थिरांक संचयित करते
· रॅम ब्लॉक प्रकार निवडण्यासाठी पर्याय प्रदान करते
· पर्यायी समकालिक स्पष्ट आणि लोड-नियंत्रण इनपुट पोर्टचे समर्थन करते
२.२. व्हेरिलॉग एचडीएल प्रोटोटाइप
खालील वेरिलॉग एचडीएल प्रोटोटाइप वेरिलॉग डिझाइनमध्ये स्थित आहे File (.v) altera_mf.v मध्ये eda संश्लेषण निर्देशिका.
मॉड्यूल altmemmult #( पॅरामीटर coeff_representation = “SIGNED”, parameter coefficient0 = “UNUSED”, parameter data_representation = “SIGNED”, parameter intended_device_family = “unused”, parameter max_clock_cycles_per_result = 1_coefcents = AUB_FICES_Parameter = 1 TO", पॅरामीटर total_latency = 1, पॅरामीटर रुंदी_c = 1, पॅरामीटर width_d = 1, पॅरामीटर width_r = 1, पॅरामीटर width_s = 1, पॅरामीटर lpm_type = “altmemmult”, पॅरामीटर lpm_hint = “unused”) ( इनपुट वायर घड्याळ, इनपुट वायर: 1]coeff_in, इनपुट वायर [width_d-0:1] data_in, output wire load_done, आउटपुट वायर [width_r-0:1] परिणाम, आउटपुट वायर result_valid, इनपुट वायर sclr, इनपुट वायर [width_s-0:1] sel, इनपुट वायर sload_coeff, इनपुट वायर sload_data)/* संश्लेषण syn_black_box=0 */; एंडमॉड्यूल
२.३. VHDL घटक घोषणा
VHDL घटक घोषणा VHDL डिझाइनमध्ये स्थित आहे File (.vhd) altera_mf_components.vhd मध्ये librariesvhdlaltera_mf निर्देशिका.
घटक altmemmult जेनेरिक ( coeff_representation:string := “SIGNED”; coefficient0:string := “UNUSED”; data_representation:string := “SIGNED”; intended_device_family:string := “unused”; max_clock_resentation:=1_cycles_cycles: max_clock_cycles; := 1; RAM_block_type: = "ऑटो" "altmemmult"); पोर्ट( घड्याळ: std_logic मध्ये; coeff_in: std_logic_vector मध्ये(width_c-1 down to 1) := (इतर => '0'); data_in: std_logic_vector मध्ये(width_d-0 down to 1);

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 58

अभिप्राय पाठवा

9. ALTMEMMULT (मेमरी-आधारित स्थिर गुणांक गुणक) IP Core 683490 | 2020.10.05

load_done:out std_logic; परिणाम: std_logic_vector out(width_r-1 down to 0); result_valid: out std_logic; sclr: std_logic मध्ये := '0'; sel:std_logic_vector मध्ये(width_s-1 down to 0):= (इतर => '0'); sload_coeff: std_logic मध्ये := '0'; sload_data: std_logic मध्ये := '0'); शेवटचा घटक;

9.4. बंदरे

खालील सारण्यांमध्ये ALTMEMMULT IP कोरसाठी इनपुट आणि आउटपुट पोर्टची सूची आहे.

तक्ता 37. ALTMEMMULT इनपुट पोर्ट्स

पोर्ट नाव

आवश्यक आहे

वर्णन

घड्याळ

होय

गुणक करण्यासाठी घड्याळ इनपुट.

coeff_in[]

नाही

गुणकासाठी गुणांक इनपुट पोर्ट. इनपुट पोर्टचा आकार WIDTH_C पॅरामीटर मूल्यावर अवलंबून असतो.

डेटा_इन[]

होय

गुणकासाठी डेटा इनपुट पोर्ट. इनपुट पोर्टचा आकार WIDTH_D पॅरामीटर मूल्यावर अवलंबून असतो.

sclr

नाही

समकालिक स्पष्ट इनपुट. न वापरलेले असल्यास, डीफॉल्ट मूल्य सक्रिय उच्च आहे.

सेल []

नाही

निश्चित गुणांक निवड. इनपुट पोर्टचा आकार WIDTH_S वर अवलंबून असतो

पॅरामीटर मूल्य.

sload_coeff

नाही

सिंक्रोनस लोड गुणांक इनपुट पोर्ट. वर्तमान निवडलेले गुणांक मूल्य coeff_in इनपुटमध्ये निर्दिष्ट केलेल्या मूल्यासह पुनर्स्थित करते.

sload_data

नाही

सिंक्रोनस लोड डेटा इनपुट पोर्ट. सिग्नल जे नवीन गुणाकार ऑपरेशन निर्दिष्ट करते आणि विद्यमान गुणाकार ऑपरेशन रद्द करते. MAX_CLOCK_CYCLES_PER_RESULT पॅरामीटरचे मूल्य 1 असल्यास, sload_data इनपुट पोर्टकडे दुर्लक्ष केले जाते.

तक्ता 38. ALTMEMMULT आउटपुट पोर्ट्स

पोर्ट नाव

आवश्यक आहे

वर्णन

परिणाम[]

होय

गुणक आउटपुट पोर्ट. इनपुट पोर्टचा आकार WIDTH_R पॅरामीटर मूल्यावर अवलंबून असतो.

परिणाम_वैध

होय

जेव्हा आउटपुट पूर्ण गुणाकाराचा वैध परिणाम असतो तेव्हा सूचित करते. MAX_CLOCK_CYCLES_PER_RESULT पॅरामीटरचे मूल्य 1 असल्यास, result_valid आउटपुट पोर्ट वापरला जात नाही.

load_done

नाही

नवीन गुणांक लोड करणे पूर्ण झाल्यावर सूचित करते. load_done सिग्नल नवीन गुणांकाने लोडिंग पूर्ण केल्यावर खात्री देतो. लोड_डॉन सिग्नल जास्त असल्याशिवाय, मेमरीमध्ये इतर कोणतेही गुणांक मूल्य लोड केले जाऊ शकत नाही.

9.5. पॅरामीटर्स

खालील तक्त्यामध्ये ALTMEMMULT IP कोरसाठी पॅरामीटर्स सूचीबद्ध आहेत.

तक्ता 39.
WIDTH_D WIDTH_C

ALTMEMMULT पॅरामीटर्स
पॅरामीटरचे नाव

प्रकार आवश्यक

वर्णन

पूर्णांक होय

डेटा_इन[] पोर्टची रुंदी निर्दिष्ट करते.

पूर्णांक होय

coeff_in[] पोर्टची रुंदी निर्दिष्ट करते. चालू ठेवले…

अभिप्राय पाठवा

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर वापरकर्ता मार्गदर्शक 59

9. ALTMEMMULT (मेमरी-आधारित स्थिर गुणांक गुणक) IP Core 683490 | 2020.10.05

पॅरामीटर नाव WIDTH_R WIDTH

कागदपत्रे / संसाधने

इंटेल एफपीजीए पूर्णांक अंकगणित आयपी कोर [pdf] वापरकर्ता मार्गदर्शक
FPGA पूर्णांक अंकगणित आयपी कोर, पूर्णांक अंकगणित आयपी कोर, अंकगणित आयपी कोर, आयपी कोर