Intel FPGA Integer Arithmetic IP Cores User Guide

Hevitra ato Anatiny afeno ny

1 FPGA Integer Arithmetic IP Cores

2 Documents / Loharano

2.1 References

3 Lahatsoratra mifandraika

FPGA Integer Arithmetic IP Cores

View Fullscreen

Intel FPGA Integer Arithmetic IP Cores Guide User
Nohavaozina ho an'ny Intel® Quartus® Prime Design Suite: 20.3

Dika an-tserasera Alefaso hevitra

UG-01063

ID: 683490 Dikan-teny: 2020.10.05

Hevitra ato Anatiny
Hevitra ato Anatiny
1. Intel FPGA Integer Arithmetic IP Cores……………………………………………………………….. 5
2. LPM_COUNTER (Counter) IP Core………………………………………………………………………….. 7 2.1. Lafin-javatra ………………………………………………………………………………………7 2.2. Verilog HDL Prototype………………………………………………………………………….. 8 2.3. Fanambarana ny singa VHDL…………………………………………………………………….8 2.4. VHDL LIBRARY_USE Fanambarana………………………………………………………………………… 9 2.5. Seranana………………………………………………………………………………………………..9 2.6. Paramètre………………………………………………………………………………………… 10
3. LPM_DIVIDE (Divider) Intel FPGA IP Core……………………………………………………………….. 12 3.1. Toetoetra………………………………………………………………………………………………. 12 3.2. Verilog HDL Prototype………………………………………………………………………… 12 3.3. Fanambarana singa VHDL………………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE Fanambarana………………………………………………………………. 13 3.5. Seranana……………………………………………………………………………………………… 13 3.6. Paramètre………………………………………………………………………………………… 14
4. LPM_MULT (Mpizara) IP Core………………………………………………………………. 16 4.1. Toetoetra………………………………………………………………………………………………. 16 4.2. Verilog HDL Prototype………………………………………………………………………… 17 4.3. Fanambarana singa VHDL………………………………………………………………………….. 17 4.4. VHDL LIBRARY_USE Fanambarana………………………………………………………………. 17 4.5. Famantarana……………………………………………………………………………………………… 18 4.6. Parameter ho an'ny Stratix V, Arria V, Cyclone V, ary Intel Cyclone 10 LP Devices……………… 18 4.6.1. Tabilao Ankapobeny………………………………………………………………………………18 4.6.2. General 2 Tab…………………………………………………………………… 19 4.6.3. Tabilaon'ny fantsona …………………………………………………………………………… 19 4.7. Parameter ho an'ny Intel Stratix 10, Intel Arria 10, ary Intel Cyclone 10 GX Devices……….. 20 4.7.1. Tabilao Ankapobeny……………………………………………………………………………………20 4.7.2. General 2 Tab……………………………………………………………………………… 20 4.7.3. Fanamboarana fantsona ……………………………………………………………………………21
5. LPM_ADD_SUB (Adder/Subtractor)………………………………………………………………………… 22 5.1. Toetoetra………………………………………………………………………………………………. 22 5.2. Verilog HDL Prototype………………………………………………………………………… 23 5.3. Fanambarana singa VHDL………………………………………………………………………….. 23 5.4. VHDL LIBRARY_USE Fanambarana………………………………………………………………. 23 5.5. Seranana……………………………………………………………………………………………… 23 5.6. Parametera………………………………………………………………………………………… 24
6. LPM_COMPARE (mpampitaha)………………………………………………………………………… 26 6.1. Toetoetra………………………………………………………………………………………………. 26 6.2. Verilog HDL Prototype………………………………………………………………………… 27 6.3. Fanambarana singa VHDL………………………………………………………………………….. 27 6.4. VHDL LIBRARY_USE Fanambarana………………………………………………………………. 27 6.5. Seranana……………………………………………………………………………………………… 27 6.6. Parametera………………………………………………………………………………………… 28

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 2

Alefaso ny valiny

Hevitra ato Anatiny

7. ALTECC (Kaody fanitsiana diso: Encoder/Decoder) IP Core………………………………………… 30
7.1. Toetran'ny ALTECC Encoder…………………………………………………………………………..31 7.2. Verilog HDL Prototype (ALTECC_ENCODER)……………………………………………………. 32 7.3. Verilog HDL Prototype (ALTECC_DECODER)……………………………………………………. 32 7.4. VHDL Component Declaration (ALTECC_ENCODER)…………………………………………33 7.5. Fanambarana singa VHDL (ALTECC_DECODER)…………………………………………33 7.6. VHDL LIBRARY_USE Fanambarana………………………………………………………………. 33 7.7. Seranana Encoder…………………………………………………………………………………… 33 7.8. Port decoder…………………………………………………………………………………………34 7.9. Paramètre encoder…………………………………………………………………………………… 34 7.10. Paramètre decoder …………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core………………………………………………………………. 36
8.1. Toetoetra………………………………………………………………………………………………. 37 8.1.1. Fanampiny mialoha……………………………………………………………………………….. 38 8.1.2. Rejistra fahatarana systolika……………………………………………………………… 40 8.1.3. Constant mialoha ny enta-mavesatra………………………………………………………………………… 43 8.1.4. Mpanampy indroa…………………………………………………………………… 43
8.2. Verilog HDL Prototype………………………………………………………………………… 44 8.3. Fanambarana singa VHDL………………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE Fanambarana………………………………………………………………. 44 8.5. Famantarana……………………………………………………………………………………………… 44 8.6. Paramètre………………………………………………………………………………………… 47
8.6.1. Tabilao ankapobeny………………………………………………………………………………47 8.6.2. Tab Fomba fanampiny………………………………………………………………………….. 47 8.6.3. Tabilao fampitomboana………………………………………………………………………… 49 8.6.4. Tab Preadder…………………………………………………………………………. 51 8.6.5. Tabilao mpanangom-bokatra………………………………………………………………………….. 53 8.6.6. Systolic/Chainout Tab…………………………………………………………. 55 8.6.7. Tabilaon'ny fantsona …………………………………………………………………………… 56
9. ALTMEMMULT (Fanabeazan'ny Coefficient Fahatsiarovana miorina amin'ny fahatsiarovana) IP Core…………………… 57
9.1. Toetoetra………………………………………………………………………………………………. 57 9.2. Verilog HDL Prototype………………………………………………………………………… 58 9.3. Fanambarana singa VHDL………………………………………………………………………….. 58 9.4. Seranana………………………………………………………………………………………… 59 9.5. Parametera…………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Multiply-Accumulate) IP Core…………………………………………………… 61
10.1. Lafin-javatra ……………………………………………………………………………………….. 62 10.2. Verilog HDL Prototype…………………………………………………………………………..62 10.3. Fanambarana singa VHDL……………………………………………………………… 63 10.4. VHDL LIBRARY_USE Fanambarana………………………………………………………………63 10.5. Seranana………………………………………………………………………………………………. 63 10.6. Paramètre ………………………………………………………………………………………. 64
11. ALTMULT_ADD (Multiply-Adder) IP Core………………………………………………………………..69
11.1. Lafin-javatra ……………………………………………………………………………………….. 71 11.2. Verilog HDL Prototype…………………………………………………………………………..72 11.3. Fanambarana singa VHDL……………………………………………………………… 72 11.4. VHDL LIBRARY_USE Fanambarana………………………………………………………………72

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 3

Hevitra ato Anatiny
11.5. Seranana………………………………………………………………………………………………. 72 11.6. Paramètre ………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Fampitomboana sarotra) IP Core…………………………………………………… 86 12.1. Fampitomboana complexe …………………………………………………………………. 86 12.2. Fanambarana kanônika……………………………………………………………… 87 12.3. Fanehoan-kevitra mahazatra………………………………………………………………. 87 12.4. Endri-javatra…………………………………………………………………………………….. 88 12.5. Verilog HDL Prototype…………………………………………………………………………..88 12.6. Fanambarana singa VHDL……………………………………………………………… 89 12.7. VHDL LIBRARY_USE Fanambarana………………………………………………………………89 12.8. Famantarana ………………………………………………………………………………………. 89 12.9. Parametera………………………………………………………………………………. 90
13. ALTSQRT (fakan'ny efamira integer) IP Core………………………………………………………………92 13.1. Endri-javatra…………………………………………………………………………………….. 92 13.2. Verilog HDL Prototype…………………………………………………………………………..92 13.3. Fanambarana singa VHDL……………………………………………………………… 93 13.4. VHDL LIBRARY_USE Fanambarana………………………………………………………………93 13.5. Seranana………………………………………………………………………………………………. 93 13.6. Paramètre ………………………………………………………………………………………. 94
14. PARALLEL_ADD (Parallel Adder) IP Core……………………………………………………………….. 95 14.1. Lafiny…………………………………………………………………………………….95 14.2. Verilog HDL Prototype…………………………………………………………………………..95 14.3. Fanambarana singa VHDL……………………………………………………………… 96 14.4. VHDL LIBRARY_USE Fanambarana………………………………………………………………96 14.5. Seranana………………………………………………………………………………………………. 96 14.6. Paramètre ………………………………………………………………………………………. 97
15. Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa Document Archives…………………………………… 98
16. Tantara fanavaozana antontan-taratasy ho an'ny Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa…. 99

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 4

Alefaso ny valiny

683490 | 2020.10.05 Mandefasa valiny

1. Intel FPGA Integer Arithmetic IP Cores

Azonao atao ny mampiasa ny Intel® FPGA integer IP cores mba hanaovana asa matematika amin'ny endrikao.

Ireo fiasa ireo dia manolotra synthesis lojika mahomby kokoa sy fampiharana ny fitaovana noho ny fametahana ny asanao manokana. Azonao atao ny manamboatra ny cores IP mba hifanaraka amin'ny fepetra takian'ny famolavolanao.

Intel integer arithmetic IP cores dia mizara ho sokajy roa manaraka ireto: · Library of parameterized modules (LPM) IP cores · Intel-specific (ALT) IP cores

Ity tabilao manaraka ity dia mitanisa ireo cores IP arithmetika integer.

Tabilao 1.

Lisitry ny IP Cores

IP Cores

LPM IP cores

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel-specific (ALT) IP cores ALTECC

Function Overview Counter Divider Multiplier
Mpampifanampitra na mpanodina
ECC Encoder/Decoder

Fitaovana tohana
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Rivo-doza V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Rivo-doza V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Rivo-doza V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V nitohy…

Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra, na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'izay vaovao navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy. * Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.

ISO 9001:2015 voasoratra anarana

1. Intel FPGA Integer Arithmetic IP Cores 683490 | 2020.10.05

IP Cores Intel FPGA Multiply Adder na ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

Function Overview Multiplier-Adder
Mpanelanelana Constant Coefficient miorina amin'ny fitadidiana
Multiplier-Accumulator Multiplier-Adder
Complex Multiplier
Integer Square-Root
Parallel Adder

Fitaovana tohana
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Rivo-doza 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Rivo-doza V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Rivo-doza V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Fampahafantarana mifandraika
· Intel FPGAs sy ny fitaovana azo zahana naoty naoty
· Fampidirana ny Intel FPGA IP Cores Manome fampahalalana bebe kokoa momba ny Intel FPGA IP Cores.
· Torolàlana momba ny mpampiasa Floating-Point IP Cores Manome fampahalalana bebe kokoa momba ny Intel FPGA Floating-Point IP cores.
· Fampidirana ny Intel FPGA IP Cores Manome fampahalalana ankapobeny momba ny Intel FPGA IP cores rehetra, ao anatin'izany ny famaritana, ny famoronana, ny fanavaozana ary ny simulation ny cores IP.
· Famoronana Version-Independent IP sy Qsys Simulation Scripts Mamorona script simulation izay tsy mila fanavaozam-baovao amin'ny rindrankajy na fanavaozana ny dikan-teny IP.
· Torolàlana momba ny fomba fanao tsara indrindra amin'ny fitantanana ny tetikasa ho an'ny fitantanana mahomby sy ny fampitana ny tetikasanao sy ny IP files.
· Integer Arithmetic IP Cores User Guide Document Archives amin'ny pejy 98 Manome lisitr'ireo torolalana ho an'ny dikan-teny teo aloha amin'ny Integer Arithmetic IP cores.

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 6

Alefaso ny valiny

683490 | 2020.10.05 Mandefasa valiny

2. LPM_COUNTER (Counter) IP Core

Sary 1.

Ny fototra LPM_COUNTER IP dia kaontera mimari-droa mamorona kaontera, kaontera midina ary kaontera miakatra na midina miaraka amin'ny vokatra hatramin'ny 256 bit ny sakany.

Ity sary manaraka ity dia mampiseho ny seranan-tsambo ho an'ny fototra IP LPM_COUNTER.

LPM_COUNTER Seranana

LPM_COUNTER

ssclr sload sset data []

q[]

ambony ambany

cout

aclr aload aset

clk_en cnt_en cin
inst

2.1. endri-javatra
Ny fototry ny IP LPM_COUNTER dia manolotra ireto endri-javatra manaraka ireto: · Mamorona kaontera miakatra, midina ary miakatra/midina · Mamorona karazana kaontera manaraka ireto:
- Binary tsotra - ny fitomboana mifanohitra manomboka amin'ny aotra na fihenam-bidy manomboka amin'ny 255
- Modulus-ny contre increment na mampihena ny sanda modulus nofaritan'ny mpampiasa ary miverimberina
· Manohana seranan-tsambo mazava, enta-mavesatra ary apetraka azo atao · Manohana seranan-tseranana asynchronous mazava, enta-mavesatra ary apetraka · Manohana ny fanisana azo atao sy ny famantaranandro mamela ny seranana fidirana · Manohana ny seranan-tsambo enti-miditra sy mivoaka.

ISO 9001:2015 voasoratra anarana

2. LPM_COUNTER (Counter) IP Core
683490 | 2020.10.05
2.2. Verilog HDL Prototype
Ity prototype Verilog HDL manaraka ity dia hita ao amin'ny Verilog Design File (.v) lpm.v ao amin'ny lahatahiry edasynthesis.
module lpm_counter (q, data, famantaranandro, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq ); parameter lpm_type = “lpm_counter”; paramètre lpm_width = 1; parameter lpm_modulus = 0; paramètre lpm_direction = “TSY AMINAO”; paramètre lpm_value = “TSY AMINAO”; paramètre lpm_svalue = “TSY AMINAO”; paramètre lpm_pvalue = “TSY AMINAO”; parameter lpm_port_updown = “PORT_CONNECTIVITY”; paramètre lpm_hint = “TSY AMINAO”; famoahana [lpm_width-1:0] q; Output cout; vokatra [15:0] eq; fampidirana cin; ampidiro angona [lpm_width-1:0]; famantaranandro fampidirana, clk_en, cnt_en, miakatra; input aset, aclr, aload; fampidirana sset, sclr, sload; endmodule
2.3. VHDL Component Declaration
Ny fanambarana singa VHDL dia hita ao amin'ny VHDL Design File (.vhd) LPM_PACK.vhd ao amin'ny librariesvhdllpm directory.
singa LPM_COUNTER generic ( LPM_WIDTH: voajanahary; LPM_MODULUS: voajanahary: = 0; LPM_DIRECTION: string: = "TSY MISY"; LPM_AVALUE: string: = "TSY MISY"; LPM_SVALUE: string: = "TSY MISY"; LPM_PORT_UPDOWN: string: = "PORT_CONNED" ; seranan-tsambo (DATA: amin'ny std_logic_vector(LPM_WIDTH-1 midina hatramin'ny 0):= (HAFA =>
'0'); CLOCK : in std_logic ; CLK_EN : in std_logic := '1'; CNT_EN : in std_logic := '1'; UPDOWN : in std_logic := '1'; SLOAD : in std_logic := '0'; SSET : in std_logic := '0'; SCLR : in std_logic := '0'; ALOAD : in std_logic := '0'; ASET : in std_logic := '0'; ACLR : in std_logic := '0'; CIN : in std_logic := '1'; COUT : mivoaka std_logic := '0'; F : mivoaka std_logic_vector(LPM_WIDTH-1 midina hatramin'ny 0); EQ: mivoaka std_logic_vector(15 midina hatramin'ny 0));
singa farany;

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 8

Alefaso ny valiny

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE Fanambarana
Ny fanambarana VHDL LIBRARY-USE dia tsy ilaina raha mampiasa ny VHDL Component Declaration ianao.
LIBRARY lpm; USE lpm.lpm_components.all;

2.5. Seranana

Ireto tabilao manaraka ireto dia mitanisa ny seranana fidirana sy fivoahana ho an'ny fototra IP LPM_COUNTER.

Tabilao 2.

LPM_COUNTER Seranana fidirana

Anaran'ny seranan-tsambo

ilaina

Description

data []

tsy misy

Fampidirana data parallèle amin'ny kaontera. Miankina amin'ny sandan'ny parameter LPM_WIDTH ny haben'ny seranan-tsambo.

famantaranandro

ENY

Fampidirana famantaranandro misy sisiny tsara.

clk_en

tsy misy

Ampidiro ny famantaranandro mba ahafahan'ny hetsika synchronous rehetra. Raha tsy nesorina dia 1 ny sanda default.

cnt_en

tsy misy

Ny fanisana dia ahafahan'ny fampidirana manafoana ny isa rehefa voalaza fa ambany nefa tsy misy fiantraikany amin'ny sload, sset, na sclr. Raha tsy nesorina dia 1 ny sanda default.

ambony ambany

tsy misy

Mifehy ny lalan'ny fanisana. Rehefa ambara fa avo (1) dia miakatra ny lalana fanisana, ary rehefa lazaina fa ambany (0) dia midina ny lalana fanisana. Raha ampiasaina ny mari-pamantarana LPM_DIRECTION dia tsy afaka mifandray ny seranana miakatra. Raha tsy ampiasaina ny LPM_DIRECTION dia tsy voatery ny seranan-tsambo miakatra. Raha tsy nesorina dia miakatra (1) ny sanda mahazatra.

cin

tsy misy

Hiverina any amin'ny low-order bit. Ho an'ny kaontera ambony, ny fihetsiky ny fampidirana cin dia

mitovy amin'ny fihetsiky ny fampidirana cnt_en. Raha nesorina dia 1 ny sanda default

(VCC).

aclr

tsy misy

Fampidirana mazava asynchronous. Raha toa ka samy ampiasaina sy apetraka ny aset sy ny aclr, dia manafoana ny aset ny aclr. Raha nesorina dia 0 (kilemaina) ny sanda mahazatra.

aset

tsy misy

Fampidirana napetraka asynchronous. Mamaritra ny vokatra q[] ho 1s rehetra, na amin'ny sanda voatondron'ny parameter LPM_AVALUE. Raha samy ampiasaina sy ambara ny seranan-tsambo aseta sy aclr, ny sandan'ny seranan-tsambo aclr dia manafoana ny sandan'ny seranan-tsambo aset. Raha tsy nesorina dia 0 ny sanda voafantina, kilemaina.

aload

tsy misy

Fampidirana entana asynchronous izay mameno ny kaontera miaraka amin'ny sanda amin'ny fampidirana angona. Rehefa ampiasaina ny seranan-tsambo aload dia tsy maintsy mifandray ny seranan-tsambo data[]. Raha tsy nesorina dia 0 ny sanda voafantina, kilemaina.

sclr

tsy misy

Fampidirana mazava synchronous izay manala ny kaontera amin'ny sisin'ny famantaranandro mavitrika manaraka. Raha samy ampiasaina sy ambara ny seranan-tsambo sset sy sclr, ny sandan'ny seranan-tsambo sclr dia manafoana ny sandan'ny seranan-tsambo sset. Raha tsy nesorina dia 0 ny sanda voafantina, kilemaina.

sset

tsy misy

Fampidirana apetraka synchronous izay mametraka ny kaontera eo amin'ny sisin'ny famantaranandro mavitrika manaraka. Mamaritra ny sandan'ny q vokatra ho toy ny 1s rehetra, na amin'ny sanda voatondron'ny mari-pamantarana LPM_SVALUE. Raha toa ka samy ampiasaina ny port sset sy sclr,
ny sandan'ny seranan-tsambo sclr dia manafoana ny sandan'ny seranan-tsambo sset. Raha nesorina dia 0 (kilemaina) ny sanda mahazatra.

sload

tsy misy

Fampidirana entana synchronous izay mameno ny kaontera miaraka amin'ny data[] amin'ny sisin'ny famantaranandro mavitrika manaraka. Rehefa ampiasaina ny seranan-tsambo sload dia tsy maintsy mifandray ny seranana data[]. Raha nesorina dia 0 (kilemaina) ny sanda mahazatra.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 9

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

Tabilao 3.

LPM_COUNTER seranan-tsambo Output

Anaran'ny seranan-tsambo

ilaina

Description

q[]

tsy misy

Output data avy amin'ny kaontera. Ny haben'ny port output dia miankina amin'ny

LPM_WIDTH sanda parameter. Na q[] na farafaharatsiny iray amin'ireo seranana eq[15..0].

tsy maintsy mifandray.

eq[15..0]

tsy misy

Counter decode vokatra. Ny seranan-tsambo eq[15..0] dia tsy azo idirana amin'ny tonian-dahatsoratry ny parameter satria ny AHDL ihany no manohana ny parameter.
Na ny seranana q[] na ny seranana eq[] dia tsy maintsy mifandray. Azo ampiasaina hatramin'ny seranana c eq (0 <= c <= 15). Ny sanda 16 isa ambany indrindra ihany no voadika. Rehefa c ny sandan'ny fanisana dia avoitra ny vokatra eqc (1). Ho an'ny example, rehefa 0 ny isa, eq0 = 1, raha 1 ny isa, eq1 = 1, ary rehefa 15 ny isa, eq 15 = 1. Ny vokatra eq[16..15] dia asynchronous amin'ny vokatra q[].

cout

tsy misy

Seranan-tseranana mitondra ny bitan'ny MSB. Azo ampiasaina hampifandray amin'ny kaontera hafa izy io mba hamoronana kaontera lehibe kokoa.

2.6. Paramèter

Ity tabilao manaraka ity dia mitanisa ny mari-pamantarana ho an'ny fototra IP LPM_COUNTER.

Tabilao 4.

LPM_COUNTER paramètre

Anaran'ny paramètre

Type

LPM_WIDTH

integer

LPM_DIRECTION

tady

LPM_MODULUS LPM_AVALUE

integer
Integer/ String

LPM_SVALUE LPM_HINT

Integer/ String
tady

LPM_TYPE

tady

Ilaina Eny Tsia Tsia Tsia
Tsia Tsia
tsy misy

Description
Mamaritra ny sakan'ny seranan-tsambo [] sy q[], raha ampiasaina.
Ny sanda dia ambony, midina ary tsy ampiasaina. Raha ampiasaina ny mari-pamantarana LPM_DIRECTION dia tsy afaka mifandray ny seranana miakatra. Rehefa tsy mifandray ny seranan-tsambo miakatra, ny sandan'ny mari-pamantarana LPM_DIRECTION dia UP.
Ny isa ambony indrindra, miampy iray. Isan'ny fanjakana tsy manam-paharoa amin'ny tsingerin'ny kaontera. Raha lehibe kokoa noho ny LPM_MODULUS ny sandan'ny entana dia tsy voafaritra ny fihetsiky ny kaontera.
Sanda tsy miova izay entina rehefa ambara fa ambony ny aset. Raha lehibe kokoa na mitovy ny sanda voalaza , ny fihetsiky ny kaontera dia ambaratonga lojika tsy voafaritra (X), izay dia LPM_MODULUS, raha misy, na 2 ^ LPM_WIDTH. Manoro hevitra ny Intel mba hamaritana io sanda io ho isa isa ho an'ny endrika AHDL.
Sanda tsy miova izay apetraka eo amin'ny sisiny miakatra amin'ny seranan-tsambo famantaranandro rehefa ambara ho avo ny seranan-tsambo sset. Manoro hevitra ny Intel mba hamaritana io sanda io ho isa isa ho an'ny endrika AHDL.
Rehefa manamboatra tranombokin'ny modules parameterized (LPM) ianao amin'ny endrika VHDL File (.vhd), tsy maintsy mampiasa ny mari-pamantarana LPM_HINT ianao mba hamaritana mari-pamantarana manokana Intel. Ho an'ny example: LPM_HINT = “HABE_TODY = 8, ONE_INPUT_IS_CONSTANT = ENY”
Ny sanda mahazatra dia UNUSED.
Mamantatra ny famakiam-bokin'ny maodely paramètre (LPM) anarana enti-manana amin'ny endrika VHDL files.
nitohy…

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 10

Alefaso ny valiny

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

Anaran'ny paramètre INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LAWIDE_SCLR
LPM_PORT_UPDOWN

Type String String
tady
tady

No takiana No
tsy misy
tsy misy

Description
Ity mari-pamantarana ity dia ampiasaina amin'ny tanjona modely sy simulation amin'ny fitondran-tena. Ity mari-pamantarana ity dia ampiasaina amin'ny tanjona modely sy simulation amin'ny fitondran-tena. Ny tonian-dahatsoratry ny parameter dia manisa ny sanda ho an'ity mari-pamantarana ity.
Parameter manokana Intel. Tsy maintsy mampiasa ny mari-pamantarana LPM_HINT ianao mba hamaritana ny mari-pamantarana CARRY_CNT_EN amin'ny endrika VHDL files. Ny sanda dia SMART, ON, OFF, ary TSY MISY. Mamela ny fiasa LPM_COUNTER hampiely ny famantarana cnt_en amin'ny alàlan'ny rojo entana. Amin'ny toe-javatra sasany, mety hisy fiatraikany kely amin'ny hafainganam-pandehan'ny santionany CARRY_CNT_EN, ka mety ho tianao ny hamono azy. Ny sandan'ny default dia SMART, izay manome fifanakalozana tsara indrindra eo amin'ny habe sy ny hafainganam-pandeha.
Parameter manokana Intel. Tsy maintsy mampiasa ny mari-pamantarana LPM_HINT ianao mba hamaritana ny mari-pamantarana LAWIDE_SCLR amin'ny endrika VHDL files. Ny sanda dia ON, OFF, na TSY AMINAO. Ny sanda mahazatra dia ON. Mamela anao hanaisotra ny fampiasana ny endri-javatra LABwide sclr hita ao amin'ny fianakaviana fitaovana efa lany andro. Ny famonoana an'io safidy io dia mampitombo ny fahafahana mampiasa tanteraka ny ampahany feno LAB, ary noho izany dia mety hamela ny hakitroky ny lojika kokoa rehefa tsy mihatra amin'ny LAB feno ny SCLR. Ity mari-pamantarana ity dia azo ampiasaina amin'ny fampifanarahana mihemotra, ary i Intel dia manoro hevitra anao tsy hampiasa an'io mari-pamantarana io.
Manondro ny fampiasana ny seranan-tsambo fampidiran-dresaka miakatra. Raha nesorina ny sanda mahazatra dia PORT_CONNECTIVITY. Rehefa apetraka amin'ny PORT_USED ny sandan'ny seranana, dia raisina ho toy ny nampiasaina ny seranana. Rehefa apetraka amin'ny PORT_UNUSED ny sandan'ny seranana, dia raisina ho toy ny tsy ampiasaina ny seranana. Rehefa apetraka amin'ny PORT_CONNECTIVITY ny sandan'ny seranan-tsambo, dia faritana amin'ny alalan'ny fanamarinana ny fifandraisan'ny seranan-tsambo ny fampiasana seranan-tsambo.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 11

683490 | 2020.10.05 Mandefasa valiny

3. LPM_DIVIDE (Divider) Intel FPGA IP Core

Sary 2.

Ny fototra LPM_DIVIDE Intel FPGA IP dia mametraka mpanelanelana mba hizara ny sandan'ny fampidirana numerator amin'ny sanda fidirana denominator hamokatra quotient sy ambiny.

Ity sary manaraka ity dia mampiseho ny seranan-tsambo ho an'ny fototra IP LPM_DIVIDE.

LPM_DIVIDE seranana

LPM_DIVIDE

numer[] denom[] famantaranandro

quotient [] mijanona []

clken aclr

inst

3.1. endri-javatra
Ny fototra IP LPM_DIVIDE dia manolotra ireto endri-javatra manaraka ireto: · Mamorona mpizara izay mizara ny sandan'ny fampidirana numerator amin'ny fampidirana denominator.
sanda hamokatra quotient sy ambiny. · Manohana ny sakan'ny angona 1 bit. · Manohana ny endrika fanehoana angon-drakitra voasonia sy tsy misy sonia ho an'ny numerator
ary ny soatoavina denominator. · Manohana ny fanatsarana ny faritra na ny hafainganam-pandeha. · Manome safidy hamaritana ny vokatra sisa tavela. · Manohana pipelining configurable output latency. · Manohana asynchronous mazava sy famantaranandro mamela seranana.

3.2. Verilog HDL Prototype
Ity prototype Verilog HDL manaraka ity dia hita ao amin'ny Verilog Design File (.v) lpm.v ao amin'ny lahatahiry edasynthesis.
module lpm_divide ( quotient, remain, numer, denom, clock, clken, aclr); parameter lpm_type = "lpm_divide"; parameter lpm_widthn = 1; parameter lpm_widthd = 1; paramètre lpm_nrepresentation = “TSY MISY SAINA”; paramètre lpm_drepresentation = “TSY MISY SAINA”; parameter lpm_remainderpositive = “MARINA”; paramètre lpm_pipeline = 0;

ISO 9001:2015 voasoratra anarana

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

paramètre lpm_hint = “TSY AMINAO”; famantaranandro fampidirana; fampidirana clken; fampidirana aclr; ampidiro [lpm_widthn-1:0] isa; ampidiro [lpm_widthd-1:0] denom; vokatra [lpm_widthn-1:0] quotient; Output [lpm_widthd-1:0] sisa; endmodule

3.3. VHDL Component Declaration
Ny fanambarana singa VHDL dia hita ao amin'ny VHDL Design File (.vhd) LPM_PACK.vhd ao amin'ny librariesvhdllpm directory.
singa LPM_DIVIDE generic (LPM_WIDTHN : voajanahary; LPM_WIDTHD : voajanahary;
LPM_NREPRESENTATION : string := “TSY MISY SAINA”; LPM_DREPRESENTATION : string := “TSY MISY SAINA”; LPM_PIPELINE : voajanahary := 0; LPM_TYPE : string := L_DIVIDE; LPM_HINT : string := “TSY MISY”); seranan-tsambo (NUMER: in std_logic_vector(LPM_WIDTHN-1 downto 0); DENOM: in std_logic_vector(LPM_WIDTHD-1 downto 0); ACLR: in std_logic:= '0'; CLOCK: in std_logic:= '0'; CLKEN: in std_logic := '1'; singa farany;

3.4. VHDL LIBRARY_USE Fanambarana
Ny fanambarana VHDL LIBRARY-USE dia tsy ilaina raha mampiasa ny VHDL Component Declaration ianao.
LIBRARY lpm; USE lpm.lpm_components.all;

3.5. Seranana

Ireto tabilao manaraka ireto dia mitanisa ny seranana fidirana sy fivoahana ho an'ny fototra IP LPM_DIVIDE.

Tabilao 5.

LPM_DIVIDE Ports fampidirana

Anaran'ny seranan-tsambo

ilaina

isa []

ENY

denom []

ENY

Description
Fampidirana angona nomerika. Ny haben'ny seranan-tsambo dia miankina amin'ny sanda parameter LPM_WIDTHN.
Fampidirana data denominator. Ny haben'ny seranan-tsambo dia miankina amin'ny sandan'ny parameter LPM_WIDTHD.
nitohy…

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 13

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

Port Anaran'ny famantaranandro clken
aclr

No takiana No
tsy misy

Description
Fampidirana famantaranandro ho an'ny fampiasana pipelined. Ho an'ny sanda LPM_PIPELINE ankoatry ny 0 (default), dia tsy maintsy alefa ny seranana famantaranandro.
Ny famantaranandro dia mamela ny fampiasana pipelined. Rehefa nohamafisina ho ambony ny seranan-tsambo clken dia atao ny fizarazarana. Rehefa ambany ny famantarana dia tsy misy fandidiana mitranga. Raha nesorina dia 1 ny sanda default.
Seranan-tseranana mazava asynchronous ampiasaina amin'ny fotoana rehetra hamerenana ny fantsona amin'ny '0 rehetra tsy mifanaraka amin'ny fampidirana famantaranandro.

Tabilao 6.

LPM_DIVIDE Ports Output

Anaran'ny seranan-tsambo

ilaina

Description

quotient []

ENY

Output data. Ny haben'ny seranan-tsambo dia miankina amin'ny LPM_WIDTHN

sanda parameter.

mijanona []

ENY

Output data. Ny haben'ny seranan-tsambo dia miankina amin'ny LPM_WIDTHD

sanda parameter.

3.6. Paramèter

Ity tabilao manaraka ity dia mitanisa ny masontsivana ho an'ny LPM_DIVIDE Intel FPGA IP core.

Anaran'ny paramètre

Type

ilaina

Description

LPM_WIDTHN

integer

ENY

Manondro ny sakan'ny isa [] ary

quotient [] ports. Ny sanda dia 1 hatramin'ny 64.

LPM_WIDTHD

integer

ENY

Manondro ny sakan'ny denom [] ary

mijanona [] seranana. Ny sanda dia 1 hatramin'ny 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

tsy misy

Sonia fanehoana ny fampidirana numerator.

Ny soatoavina dia SONIA ary TSY MISY. Rehefa ity

Parameter dia napetraka amin'ny SIGNED, ilay mpizara

mandika ny laharana [] ho toy ny roa voasonia

mifameno.

tsy misy

Fanehoana sonia ny fampidirana denominator.

Ny soatoavina dia SONIA ary TSY MISY. Rehefa ity

Parameter dia napetraka amin'ny SIGNED, ilay mpizara

mandika ny fidirana denom[] ho toy ny an'ny roa voasonia

mifameno.

LPM_TYPE

tady

tsy misy

Mamantatra ny tranombokin'ny parameterized

modules (LPM) anarana enti-mody amin'ny endrika VHDL

files (.vhd).

LPM_HINT

tady

tsy misy

Rehefa manao famakiam-boky iray ianao

Modules parameterized (LPM) miasa amin'ny a

VHDL Design File (.vhd), tsy maintsy mampiasa ny

LPM_HINT paramètre hamaritana ny Intel-

paramètre manokana. Ho an'ny example: LPM_HINT

= “HABE_TODY = 8,

ONE_INPUT_IS_CONSTANT = ENY” Ny

ny sanda default dia TSY MISY.

LPM_REMAINDERPOSITIVE

tady

tsy misy

Parameter manokana Intel. Tsy maintsy mampiasa ny

LPM_HINT paramètre hamaritana ny

LPM_REMAINDERPOSITIVE paramètre in

VHDL famolavolana files. MARINA na DISO ny soatoavina.

Raha apetraka amin'ny TRUE ity parameter ity dia ny

ny sandan'ny seranan-tsambo sisa [] dia tsy maintsy lehibe kokoa

nitohy…

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 14

Alefaso ny valiny

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

Anaran'ny paramètre

Type

MAXIMIZE_SPEED

integer

LPM_PIPELINE

integer

INTENDED_DEVICE_FAMILY SKIP_BITS

String Integer

Takina No
Tsia Tsia Tsia

Description
mihoatra na mitovy amin'ny aotra. Raha apetraka amin'ny TRUE ity mari-pamantarana ity, dia aotra ny sandan'ny seranan-tsambo sisa [], na ny sanda dia mitovy famantarana, na tsara na ratsy, amin'ny sandan'ny seranan-tsambo isa. Mba hampihenana ny faritra sy hanatsara ny hafainganam-pandeha, Intel dia manoro hevitra ny hametraka an'io mari-pamantarana io ho TRUE amin'ny asa izay tsy maintsy tsara ny ambiny na tsy misy dikany ny ambiny.
Parameter manokana Intel. Tsy maintsy mampiasa ny mari-pamantarana LPM_HINT ianao mba hamaritana ny mari-pamantarana MAXIMIZE_SPEED amin'ny endrika VHDL files. Ny sanda dia [0..9]. Raha ampiasaina, ny rindrankajy Intel Quartus Prime dia manandrana manatsara ohatra manokana amin'ny fiasan'ny LPM_DIVIDE ho an'ny hafainganam-pandeha fa tsy ny fampandehanana, ary manafoana ny fametrahana ny safidy lojika Optimization Technique. Raha tsy ampiasaina ny MAXIMIZE_SPEED dia ny sandan'ny safidy Technique Optimization no ampiasaina. Raha toa ka 6 na mihoatra ny sandan'ny MAXIMIZE_SPEED, ny Compiler dia manatsara ny fototra IP LPM_DIVIDE ho an'ny hafainganam-pandeha ambony kokoa amin'ny fampiasana rojo vy; raha 5 na latsaka ny sandany, ny compiler dia mampihatra ny famolavolana tsy misy rojo vy.
Mamaritra ny isan'ny tsingerin'ny famantaran'ny fahatarana mifandray amin'ny quotient[] ary mijanona[] vokatra. Ny sandan'ny aotra (0) dia manondro fa tsy misy ny fahatarana, ary ny fiasa mitambatra dia mipoitra avy hatrany. Raha nesorina dia 0 (tsy misy fantsona). Tsy azonao atao ny mamaritra sanda ho an'ny mari-pamantarana LPM_PIPELINE izay ambony noho ny LPM_WIDTHN.
Ity mari-pamantarana ity dia ampiasaina amin'ny tanjona modely sy simulation amin'ny fitondran-tena. Ny tonian-dahatsoratry ny parameter dia manisa ny sanda ho an'ity mari-pamantarana ity.
Mamela ny fizarana bit fractional mahomby kokoa hanatsara ny lojika amin'ny bitika mitarika amin'ny fanomezana ny isan'ny GND mitarika mankany amin'ny fototra IP LPM_DIVIDE. Lazao ny isan'ny GND mitarika amin'ny vokatra quotient amin'ity parameter ity.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 15

683490 | 2020.10.05 Mandefasa valiny

4. LPM_MULT (Fampitomboana) IP Core

Sary 3.

Ny fototra LPM_MULT IP dia mametraka multiplier mba hampitomboana ny soatoavin'ny angona fampidirana roa hamokatra vokatra ho vokatra.

Ity sary manaraka ity dia mampiseho ny seranan-tsambo ho an'ny fototra LPM_MULT IP.

LPM_Mult Ports

LPM_MULT famantaranandro dataa[] valiny[] datab[] aclr/sclr clken
inst

Fampahalalana mifandraika amin'ny pejy 71

4.1. endri-javatra
Ny LPM_MULT IP core dia manolotra ireto endri-javatra manaraka ireto: · Mamorona multiplier izay mampitombo ny soatoavina data fampidirana roa · Manohana ny sakan'ny angon-drakitra 1 bits · Manohana ny endrika fanehoana angon-drakitra voasonia sy tsy misy sonia · Manohana ny fanatsarana ny faritra na ny hafainganam-pandeha · Manohana ny pipelining miaraka amin'ny latency output azo amboarina · Manome safidy ho fampiharana amin'ny fanodinana famantarana nomerika manokana (DSP)
block circuitry or logic elements (LEs) Fanamarihana: Rehefa manangana multiplier lehibe kokoa noho ny habe tohanan'ny teratany dia mety hisy/
dia hisy fiantraikany amin'ny fampisehoana vokatry ny fikorianan'ny bloc DSP. · Manohana mazava asynchronous mazava sy famantaranandro ahafahan'ny seranana fidirana · Manohana mazava synchronous azo atao ho an'ny fitaovana Intel Stratix 10, Intel Arria 10 ary Intel Cyclone 10 GX

ISO 9001:2015 voasoratra anarana

4. LPM_MULT (Fampitomboana) IP Core 683490 | 2020.10.05
4.2. Verilog HDL Prototype
Ity prototype Verilog HDL manaraka ity dia hita ao amin'ny Verilog Design File (.v) lpm.v ao amin'ny lahatahiry edasynthesis.
module lpm_mult (valiny, dataa, datab, sum, famantaranandro, clken, aclr ) parameter lpm_type = “lpm_mult”; paramètre lpm_widtha = 1; paramètre lpm_widthb = 1; paramètre lpm_widths = 1; parameter lpm_widthp = 1; paramètre lpm_representation = “TSY MISY SAINA”; paramètre lpm_pipeline = 0; paramètre lpm_hint = “TSY AMINAO”; famantaranandro fidirana; fampidirana clken; fampidirana aclr; ampidiro [lpm_widtha-1:0] dataa; ampidiro [lpm_widthb-1:0] datab; ampidiro [lpm_widths-1:0] isa; vokatra [lpm_widthp-1:0]; endmodule
4.3. VHDL Component Declaration
Ny fanambarana singa VHDL dia hita ao amin'ny VHDL Design File (.vhd) LPM_PACK.vhd ao amin'ny librariesvhdllpm directory.
singa LPM_MULT generic ( LPM_WIDTHA : voajanahary; LPM_WIDTHB : voajanahary; LPM_WIDTHS : voajanahary := 1; LPM_WIDTHP : voajanahary;
LPM_REPRESENTATION : string := “TSY MISY SAINA”; LPM_PIPELINE : voajanahary := 0; LPM_TYPE: string : = L_MULT; LPM_HINT : string := “TSY MISY”); port (DATAA: in std_logic_vector(LPM_WIDTHA-1 downto 0); DATAB: in std_logic_vector(LPM_WIDTHB-1 downto 0); ACLR: in std_logic:= '0'; CLOCK: in std_logic:= '0'; CLKEN: in std_logic := '1'; SUM : in std_logic_vector(LPM_WIDTHS-1 midina hatramin'ny 0) := (HAFA => '0'); singa farany;
4.4. VHDL LIBRARY_USE Fanambarana
Ny fanambarana VHDL LIBRARY-USE dia tsy ilaina raha mampiasa ny VHDL Component Declaration ianao.
LIBRARY lpm; USE lpm.lpm_components.all;

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 17

4. LPM_MULT (Fampitomboana) IP Core 683490 | 2020.10.05

4.5. famantarana

Tabilao 7.

LPM_MULT famantarana fampidirana

Anarana famantarana

ilaina

Description

dataa []

ENY

Fampidirana data.

Ho an'ny fitaovana Intel Stratix 10, Intel Arria 10, ary Intel Cyclone 10 GX, ny haben'ny famantarana fampidirana dia miankina amin'ny sandan'ny sakan'ny Dataa.

Ho an'ny fitaovana taloha sy Intel Cyclone 10 LP, ny haben'ny famantarana fampidirana dia miankina amin'ny sandan'ny parameter LPM_WIDTHA.

datab []

ENY

Fampidirana data.

Ho an'ny fitaovana Intel Stratix 10, Intel Arria 10, ary Intel Cyclone 10 GX, ny haben'ny famantarana fampidirana dia miankina amin'ny sandan'ny sakan'ny Datab.

Ho an'ny fitaovana taloha sy Intel Cyclone 10 LP, miankina amin'ny haben'ny famantarana fampidirana

amin'ny sandan'ny parameter LPM_WIDTHB.

famantaranandro

tsy misy

Fampidirana famantaranandro ho an'ny fampiasana pipelined.

Ho an'ny fitaovana efa antitra kokoa sy Intel Cyclone 10 LP, ny famantarana famantaranandro dia tsy maintsy alefa amin'ny sanda LPM_PIPELINE ankoatra ny 0 (default).

Ho an'ny fitaovana Intel Stratix 10, Intel Arria 10, ary Intel Cyclone 10 GX, dia tsy maintsy alefa ny famantarana famantaranandro raha tsy 1 ny sandan'ny Latency (default).

clken

tsy misy

Ny famantaranandro dia mamela ny fampiasana pipelined. Rehefa nohamafisina ambony ny famantarana clken dia ny

Misy asa fanampiny / subtractor. Rehefa ambany ny famantarana dia tsy misy fandidiana

mitranga. Raha tsy nesorina dia 1 ny sanda default.

aclr sclr

tsy misy

Famantarana mazava asynchronous ampiasaina amin'ny fotoana rehetra hamerenana ny fantsona amin'ny 0s rehetra,

asynchronously amin'ny famantarana famantaranandro. Ny fantsona dia manomboka amin'ny tsy voafaritra (X)

ambaratonga lojika. Ny vokatra dia tsy miovaova, fa tsy zero.

tsy misy

Famantarana mazava synchronous ampiasaina amin'ny fotoana rehetra hamerenana ny fantsona amin'ny 0s rehetra,

miaraka amin'ny famantarana famantaranandro. Ny fantsona dia manomboka amin'ny tsy voafaritra (X)

ambaratonga lojika. Ny vokatra dia tsy miovaova, fa tsy zero.

Tabilao 8.

LPM_MULT famantarana Output

Anarana famantarana

ilaina

Description

vokatra []

ENY

Output data.

Ho an'ny fitaovana efa antitra sy Intel Cyclone 10 LP, ny haben'ny famantarana mivoaka dia miankina amin'ny sanda LPM_WIDTHP. Raha LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) na (LPM_WIDTHA + LPM_WIDTHS), ny LPM_WIDTHP MSBs ihany no misy.

Ho an'ny Intel Stratix 10, Intel Arria 10 ary Intel Cyclone 10 GX, ny haben'ny famantarana mivoaka dia miankina amin'ny mari-pamantarana sakan'ny vokatra.

4.6. Parameter ho an'ny fitaovana Stratix V, Arria V, Cyclone V, ary Intel Cyclone 10 LP

4.6.1. General Tab

Tabilao 9.

General Tab

fikirana

sarobidy

Fanampiana maromaro

Ampitomboy ny fampidirana 'dataa' amin'ny fampidirana 'datab'

Sanda Default

Description

Ampitomboy ny fampidirana 'dataa' amin'ny fampidirana 'datab'

Safidio ny fanovana tiana ho an'ny multiplier.
nitohy…

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 18

Alefaso ny valiny

4. LPM_MULT (Fampitomboana) IP Core 683490 | 2020.10.05

fikirana
Tokony ho hatraiza ny haben'ny 'dataa'? Tokony ho ohatrinona ny haben'ny 'datab'? Ahoana no tokony hamaritana ny sakan'ny vokatra 'vokatra'? Fepetra ny sakany

sarobidy
Ampitomboy ho azy ny fampidirana 'dataa'
1-256 bits

Sanda Default

Description

8 bit

Lazao ny sakan'ny seranan-tsambo dataa[].

1-256 bits

8 bit

Lazao ny sakan'ny seranan-tsambo datab[].

Kajy ho azy ny sakany Fehezo ny sakany
1-512 bits

Automatic y kajy ny sakany

Safidio ny fomba tiana hamaritana ny sakan'ny port[] vokatra.

16 bit

Lazao ny sakan'ny port [] vokatra.
Ity sanda ity dia hahomby raha toa ka misafidy Fepetra ny sakany ao amin'ny mari-pamantarana Type.

4.6.2. General 2 Tab

Tabilao 10. General 2 Tab

fikirana

sarobidy

Datab Input

Manana sanda tsy miova ve ny fiara fitaterana 'datab'?

Tsia Eny

Karazana fampitomboana

Karazana inona

Tsy voasonia

fampitomboana no tadiavinao? sonia

fanatanterahana

Inona no fampiharana multiplier tokony hampiasaina?

Ampiasao ny fampiharana default
Ampiasao ny circuit multiplier natokana (Tsy misy ho an'ny fianakaviana rehetra)
Mampiasà singa lojika

Sanda Default

Description

tsy misy

Safidio ny Eny mba hamaritana ny sanda tsy miova amin'ny

bisy fampidirana `datab', raha misy.

Tsy voasonia

Lazao ny endrika fanehoana ho an'ny fidirana dataa[] sy datab[].

Ampiasao ny default implementat ion

Safidio ny fomba tiana hamaritana ny sakan'ny port[] vokatra.

4.6.3. Pipelining Tab

Tabilao 11. Tabilaon'ny fantsona

fikirana

Te-hanao pipeline ny No

fiasa?

ENY

sarobidy

Mamorona 'aclr'

—

seranana mazava asynchronous

Sanda Default

Description

tsy misy

Safidio ny Eny mba ahafahana misoratra anarana amin'ny pipeline amin'ny

multiplier ny vokatra ary mamaritra ny tiana

Output latency amin'ny tsingerin'ny famantaranandro. Fampandehanana ny

Ny rejisitra pipeline dia manampy latency fanampiny amin'ny

vokatra.

voafehy

Safidio ity safidy ity mba ahafahan'ny seranana aclr mampiasa mazava asynchronous ho an'ny rejisitra fantsona.
nitohy…

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 19

4. LPM_MULT (Fampitomboana) IP Core 683490 | 2020.10.05

fikirana
Mamorona famantaranandro 'clken' ahafahana famantaranandro
Optimization
Karazana fanatsarana inona no tadiavinao?

Sanda —
Faritra Haingana Default

Sanda Default

Description

voafehy

Mamaritra famantaranandro avo mavitrika ahafahan'ny seranana famantaranandro amin'ny rejisitra fantsona

toerana misy anao

Lazao ny fanatsarana tiana ho an'ny fototra IP.
Safidio ny Default mba hamela ny rindrambaiko Intel Quartus Prime hamaritana ny fanatsarana tsara indrindra ho an'ny core IP.

4.7. Parameter ho an'ny Intel Stratix 10, Intel Arria 10, ary Intel Cyclone 10 GX Devices

4.7.1. General Tab

Tabilao 12. Tab ankapobeny

fikirana

sarobidy

Sanda Default

Description

Karazana Configuration Multiplier
Data Port Widths

Ampitomboy ny fampidirana 'dataa' amin'ny fampidirana 'datab'
Ampitomboy ho azy ny fampidirana 'dataa'

Ampitomboy ny fampidirana 'dataa' amin'ny fampidirana 'datab'

Safidio ny fanovana tiana ho an'ny multiplier.

Dataa sakany

1-256 bits

8 bit

Lazao ny sakan'ny seranan-tsambo dataa[].

Datab sakany

1-256 bits

8 bit

Lazao ny sakan'ny seranan-tsambo datab[].

Ahoana no tokony hamaritana ny sakan'ny vokatra 'vokatra'?

Type

Kajy ho azy ny sakany
Fepetra ny sakany

Automatic y kajy ny sakany

Safidio ny fomba tiana hamaritana ny sakan'ny port[] vokatra.

sarobidy

1-512 bits

16 bit

Lazao ny sakan'ny port [] vokatra.
Ity sanda ity dia hahomby raha toa ka misafidy Fepetra ny sakany ao amin'ny mari-pamantarana Type.

Sakan'ny vokatra

1-512 bits

—

Mampiseho ny sakan'ny vokatra [] port.

4.7.2. General 2 Tab

Tabilao 13. General 2 Tab

fikirana

Datab Input

Manana sanda tsy miova ve ny fiara fitaterana 'datab'?

Tsia Eny

sarobidy

Sanda Default

Description

tsy misy

Safidio ny Eny mba hamaritana ny sanda tsy miova amin'ny

bisy fampidirana `datab', raha misy.

nitohy…

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 20

Alefaso ny valiny

4. LPM_MULT (Fampitomboana) IP Core 683490 | 2020.10.05

fikirana

sarobidy

Ny sanda rehetra mihoatra ny 0

Karazana fampitomboana

Karazana inona

Tsy voasonia

fampitomboana no tadiavinao? sonia

Fomba fampiharana

Inona no fampiharana multiplier tokony hampiasaina?

Ampiasao ny fampiharana default
Ampiasao ny circuitry multiplier voatokana
Mampiasà singa lojika

Sanda Default

Description

Lazao ny sandan'ny port datab[].

Tsy voasonia

Lazao ny endrika fanehoana ho an'ny fidirana dataa[] sy datab[].

Ampiasao ny default implementat ion

Safidio ny fomba tiana hamaritana ny sakan'ny port[] vokatra.

4.7.3. Fanamboarana fantsona

Tabilao 14. Tabilaon'ny fantsona

fikirana

sarobidy

Te-hampifandrindra ny asa ve ianao?

fantsona

Tsia Eny

Karazana famantarana famantarana mazava latency

Ny sanda rehetra mihoatra ny 0.
TSY MISY ACLR SCLR

Mamorona famantaranandro 'clken'

—

avelao ny famantaranandro

Karazana fanatsarana inona no tadiavinao?

Type

Faritra Haingana Default

Sanda Default

Description

No 1 TSY MISY
—

Safidio ny Eny mba ahafahan'ny rejisitry ny fantsona mankany amin'ny fivoahan'ny multiplier. Ny fampandehanana ny rejisitry ny fantsona dia manampy fahatarana fanampiny amin'ny vokatra.
Lazao ny fahatarana mivoaka amin'ny tsingerin'ny famantaranandro.
Lazao ny karazana famerenana ho an'ny rejisitra fantsona. Safidio ny TSIA raha tsy mampiasa rejisitra fantsona ianao. Safidio ny ACLR raha hampiasa mazava asynchronous ho an'ny rejisitra fantsona. Izany dia hiteraka ACLR port. Safidio ny SCLR raha hampiasa synchronous clear ho an'ny rejisitra fantsona. Hiteraka seranan-tsambo SCLR izany.
Mamaritra famantaranandro avo mavitrika ahafahan'ny seranana famantaranandro amin'ny rejisitra fantsona

toerana misy anao

Lazao ny fanatsarana tiana ho an'ny fototra IP.
Safidio ny Default mba hamela ny rindrambaiko Intel Quartus Prime hamaritana ny optimization tsara indrindra ho an'ny core IP.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 21

683490 | 2020.10.05 Mandefasa valiny

5. LPM_ADD_SUB (Adder/Subtractor)

Sary 4.

Ny LPM_ADD_SUB IP core dia mamela anao hametraka adder na subtractor mba hanampiana na hanesorana ny angon-drakitra mba hamokarana vokatra misy ny totalin'ny sanda fidirana.

Ity sary manaraka ity dia mampiseho ny seranan-tsambo ho an'ny fototra IP LPM_ADD_SUB.

LPM_ADD_SUB seranana

LPM_ADD_SUB add_sub cin

dataa []

famantaranandro clken datab [] aclr

vokatra [] overflow cout

inst

5.1. endri-javatra
Ny fototry ny IP LPM_ADD_SUB dia manolotra ireto endri-javatra manaraka ireto: · Mamorona adder, subtractor, ary dynamically configurable adder/subtractor
asa. · Manohana ny sakan'ny angona 1 bit. · Manohana endrika fanehoana angon-drakitra toy ny sonia sy tsy misy sonia. · Manohana ny entana azo atao (mindram-bola), mazava asynchronous, ary mamela ny famantaranandro
seranana fidirana. · Manohana ireo seranan-tsambo mivoaka (mindram-bola) ary mihoa-pampana. · Omeo ny iray amin'ireo fiara fitateram-baovaon'ny angon-drakitra ho tsy miova. · Manohana pipelining miaraka amin'ny latency output azo amboarina.

ISO 9001:2015 voasoratra anarana

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | 2020.10.05
5.2. Verilog HDL Prototype
Ity prototype Verilog HDL manaraka ity dia hita ao amin'ny Verilog Design File (.v) lpm.v ao amin'ny lahatahiry edasynthesis.
module lpm_add_sub (valiny, cout, overflow,add_sub, cin, dataa, datab, famantaranandro, clken, aclr ); parameter lpm_type = "lpm_add_sub"; paramètre lpm_width = 1; paramètre lpm_direction = “TSY AMINAO”; paramètre lpm_representation = “SIGNED”; paramètre lpm_pipeline = 0; paramètre lpm_hint = “TSY AMINAO”; ampidiro [lpm_width-1:0] dataa, datab; ampidiro add_sub, cin; famantaranandro fampidirana; fampidirana clken; fampidirana aclr; vokatra [lpm_width-1:0]; Output cout, tondraka; endmodule
5.3. VHDL Component Declaration
Ny fanambarana singa VHDL dia hita ao amin'ny VHDL Design File (.vhd) LPM_PACK.vhd ao amin'ny librariesvhdllpm directory.
singa LPM_ADD_SUB generic (LPM_WIDTH : voajanahary;
LPM_DIRECTION : string := “TSY MISY”; LPM_REPRESENTATION: string := “SIGNED”; LPM_PIPELINE : voajanahary := 0; LPM_TYPE : string := L_ADD_SUB; LPM_HINT : string := “TSY MISY”); seranan-tsambo (DATAA: amin'ny std_logic_vector (LPM_WIDTH-1 midina amin'ny 0); DATAB: ao amin'ny std_logic_vector (LPM_WIDTH-1 midina amin'ny 0); ACLR: ao amin'ny std_logic: = '0'; CLOCK: ao amin'ny std_logic: = '0'; CLKEN: in std_logic: := '1'; CIN : in std_logic := 'Z'; singa farany;
5.4. VHDL LIBRARY_USE Fanambarana
Ny fanambarana VHDL LIBRARY-USE dia tsy ilaina raha mampiasa ny VHDL Component Declaration ianao.
LIBRARY lpm; USE lpm.lpm_components.all;
5.5. Seranana
Ireto tabilao manaraka ireto dia mitanisa ny seranana fidirana sy fivoahana ho an'ny fototra IP LPM_ADD_SUB.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 23

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | 2020.10.05

Tabilao 15. LPM_ADD_SUB IP Core Input Ports

Anaran'ny seranan-tsambo

ilaina

Description

cin

tsy misy

Hiverina any amin'ny low-order bit. Ho an'ny asa fanampiny, ny sanda mahazatra dia 0. Ho an'ny

asa fanalana, ny sandan'ny default dia 1.

dataa []

ENY

Fampidirana data. Miankina amin'ny sandan'ny parameter LPM_WIDTH ny haben'ny seranan-tsambo.

datab []

ENY

Fampidirana data. Miankina amin'ny sandan'ny parameter LPM_WIDTH ny haben'ny seranan-tsambo.

add_sub

tsy misy

Seranan-tseranana fampidirana azo atao ahafahana mifamadika mavitrika eo amin'ny mpanampina sy ny fanalana

asa. Raha ampiasaina ny mari-pamantarana LPM_DIRECTION dia tsy azo ampiasaina ny add_sub. RAHA

nesorina, ny sanda default dia ADD. Intel dia manoro hevitra anao hampiasa ny

LPM_DIRECTION masontsivana hamaritana ny fiasan'ny asa LPM_ADD_SUB,

fa tsy manendry tsy tapaka amin'ny seranana add_sub.

famantaranandro

tsy misy

Fampidirana ho an'ny fampiasana pipelined. Ny seranana famantaranandro dia manome ny fampidirana famantaranandro ho an'ny pipelined

fandidiana. Ho an'ny sanda LPM_PIPELINE ankoatry ny 0 (default), dia tsy maintsy misy ny seranana famantaranandro

afaka.

clken

tsy misy

Ny famantaranandro dia mamela ny fampiasana pipelined. Rehefa nohamafisina ho ambony ny seranan-tsambo clken, ny adder/

Misy ny hetsika subtractor. Rehefa ambany ny famantarana dia tsy misy hetsika mitranga. RAHA

nesorina, ny sanda default dia 1.

aclr

tsy misy

Asynchronous mazava ho an'ny fampiasana pipelined. Ny fantsona dia manomboka amin'ny tsy voafaritra (X)

ambaratonga lojika. Ny seranana aclr dia azo ampiasaina amin'ny fotoana rehetra hamerenana ny fantsona amin'ny 0s rehetra,

asynchronously amin'ny famantarana famantaranandro.

Tabilao 16. LPM_ADD_SUB IP Core Output Ports

Anaran'ny seranan-tsambo

ilaina

Description

vokatra []

ENY

Output data. Ny haben'ny seranan-tsambo dia miankina amin'ny mari-pamantarana LPM_WIDTH

sanda.

cout

tsy misy

Famoahana (mindram-bola) ny bit manan-danja indrindra (MSB). Ny seranan-tsambo cout dia manana ara-batana

fandikana ho toy ny fanatontosana (mindram-bola) an'ny MSB. Ny port cout dia mahita

mitohoka amin'ny asa UNSIGNED. Ny seranan-tsambo cout dia miasa amin'ny fomba mitovy amin'ny

asa SONIA sy UNSIGNED.

hanafotra

tsy misy

Output fanavahana mihoa-pampana azo atao. Ny seranan-tsambo overflow dia manana fandikana ara-batana toy ny

ny XOR amin'ny entana entina mankany amin'ny MSB miaraka amin'ny famoahana ny MSB. Ny port overflow

dia manamafy rehefa mihoatra ny fepetra misy ny vokatra, ary ampiasaina raha tsy rehefa ny

LPM_REPRESENTATION ny sandan'ny paramètre dia SIRAMA.

5.6. Paramèter

Ity tabilao manaraka ity dia mitanisa ny mari-pamantarana fototra LPM_ADD_SUB IP.

Tabilao 17. LPM_ADD_SUB IP Parametera fototra

Anaran'ny paramètre LPM_WIDTH

Karazana Integer

Takina Eny

Description
Mamaritra ny sakan'ny seranana dataa[], datab[] ary valiny[].

LPM_DIRECTION

tady

tsy misy

Ny sanda dia ADD, SUB, ary TSY MISY. Raha tsy nesorina dia DEFAULT ny sanda default, izay mitarika ny mari-pamantarana haka ny sandany amin'ny seranana add_sub. Tsy azo ampiasaina ny seranana add_sub raha LPM_DIRECTION no ampiasaina. Intel dia manoro hevitra ny hampiasa ny mari-pamantarana LPM_DIRECTION mba hamaritana ny fiasan'ny asa LPM_ADD_SUB, fa tsy ny fametrahana tsy tapaka amin'ny seranana add_sub.
nitohy…

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 24

Alefaso ny valiny

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | 2020.10.05

Anaran'ny paramètre LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Type String Integer String String String Integer
tady

Ilaina Tsia Tsia Tsia Tsia Tsia Tsia
tsy misy

Description
Mamaritra ny karazana fanampiana natao. Ny soatoavina dia SONIA ary TSY MISY. Raha tsy nesorina, ny sanda voafantina dia SIGNED. Rehefa apetraka amin'ny SIGNED ity mari-pamantarana ity, dia adikan'ny mpanampina/mpanakantsakana ho toy ny famenon'ny roa voasonia ny fampidirana angona.
Mamaritra ny isan'ny tsingerin'ny famantaranandro fahatarana mifandray amin'ny vokatra[] vokatra. Ny sandan'ny aotra (0) dia manondro fa tsy misy ny fahatarana, ary ny fiasa mitambatra fotsiny no hapetraka. Raha nesorina dia 0 (tsy misy fantsona).
Mamela anao hamaritra masontsivana manokana Intel amin'ny endrika VHDL files (.vhd). Ny sanda mahazatra dia UNUSED.
Mamantatra ny famakiam-bokin'ny maodely paramètre (LPM) anarana enti-manana amin'ny endrika VHDL files.
Parameter manokana Intel. Tsy maintsy mampiasa ny mari-pamantarana LPM_HINT ianao mba hamaritana ny mari-pamantarana ONE_INPUT_IS_CONSTANT amin'ny endrika VHDL files. Ny sanda dia ENY, TSIA, ary TSY MISY. Manome fanatsarana bebe kokoa raha tsy miova ny fampidirana iray. Raha esorina dia TSIA ny sanda default.
Parameter manokana Intel. Tsy maintsy mampiasa ny mari-pamantarana LPM_HINT ianao mba hamaritana ny mari-pamantarana MAXIMIZE_SPEED amin'ny endrika VHDL files. Azonao atao ny mamaritra ny sanda eo anelanelan'ny 0 sy 10. Raha ampiasaina, ny rindrambaiko Intel Quartus Prime dia manandrana manatsara ohatra iray manokana amin'ny asa LPM_ADD_SUB ho an'ny hafainganam-pandeha fa tsy ny fihodinana, ary manafoana ny fametrahana ny safidy lojika Optimization Technique. Raha tsy ampiasaina ny MAXIMIZE_SPEED dia ny sandan'ny safidy Technique Optimization no ampiasaina. Raha toa ka 6 na ambony ny fametrahana MAXIMIZE_SPEED, ny Compiler dia manatsara ny fototry ny IP LPM_ADD_SUB ho an'ny hafainganam-pandeha ambony kokoa amin'ny fampiasana rojo vy; raha toa ka 5 na latsaka ny toerana, ny Compiler dia mampihatra ny famolavolana tsy misy rojo vy. Ity mari-pamantarana ity dia tsy maintsy voafaritra ho an'ny fitaovana Cyclone, Stratix, ary Stratix GX raha tsy ampiasaina ny seranana add_sub.
Ity mari-pamantarana ity dia ampiasaina amin'ny tanjona modely sy simulation amin'ny fitondran-tena. Ny tonian-dahatsoratry ny parameter dia manisa ny sanda ho an'ity mari-pamantarana ity.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 25

683490 | 2020.10.05 Mandefasa valiny

6. LPM_COMPARE (mpampitaha)

Sary 5.

Ny fototra LPM_COMPARE IP dia mampitaha ny sandan'ny angon-drakitra roa mba hamaritana ny fifandraisana misy eo amin'izy ireo. Amin'ny endriny tsotra indrindra, azonao atao ny mampiasa vavahady manokana-OR mba hamaritana raha mitovy ny angona roa.

Ity sary manaraka ity dia mampiseho ny seranan-tsambo ho an'ny fototra IP LPM_COMPARE.

LPM_COMPARE Seranana

LPM_COMPARE

clken

alb

aeb

dataa []

agb

datab []

taonab

famantaranandro

aneb

aclr

aleb

inst

6.1. endri-javatra
Ny LPM_COMPARE IP core dia manolotra ireto endri-javatra manaraka ireto: · Mamorona asa fampitahana mba hampitahana andian-dahatsary roa · Manohana ny sakan'ny angona 1 bits · Manohana ny endrika fanehoana angon-drakitra toy ny sonia sy tsy misy sonia · Mamokatra ireto karazana vokatra manaraka ireto:
— alb (latsaky ny fidirana A noho ny fidirana B) — aeb (mitovitovy amin’ny fidirana B) — agb (lehibe kokoa noho ny fidirana B) — ageb (lehibe na mitovy amin’ny fidirana B) — aneb ( ny fidirana A dia tsy mitovy amin'ny fidirana B) — aleb (ny fidirana A dia latsaka na mitovy amin'ny fidirana B) · Manohana mazava asynchronous mazava ary ny famantaranandro mamela ny seranan-tsambo fidirana · Mametraka ny fidirana datab[] amin'ny tsy miova · Manohana ny pipelining miaraka amin'ny latency output azo amboarina

ISO 9001:2015 voasoratra anarana

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05
6.2. Verilog HDL Prototype
Ity prototype Verilog HDL manaraka ity dia hita ao amin'ny Verilog Design File (.v) lpm.v ao amin'ny lahatahiry edasynthesis.
module lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, famantaranandro, clken, aclr ); parameter lpm_type = "lpm_compare"; paramètre lpm_width = 1; paramètre lpm_representation = “TSY MISY SAINA”; paramètre lpm_pipeline = 0; parameter lpm_hint = “TSY AMINAO”; ampidiro [lpm_width-1:0] dataa, datab; famantaranandro fidirana; fampidirana clken; fampidirana aclr; vokatra alb, aeb, agb, aleb, aneb, ageb; endmodule
6.3. VHDL Component Declaration
Ny fanambarana singa VHDL dia hita ao amin'ny VHDL Design File (.vhd) LPM_PACK.vhd ao amin'ny librariesvhdllpm directory.
singa LPM_COMPARE generic (LPM_WIDTH : voajanahary;
LPM_REPRESENTATION : string := “TSY MISY SAINA”; LPM_PIPELINE : voajanahary := 0; LPM_TYPE: string : = L_COMPARE; LPM_HINT : string := “TSY MISY”); seranan-tsambo (DATAA: amin'ny std_logic_vector (LPM_WIDTH-1 midina amin'ny 0); DATAB: ao amin'ny std_logic_vector (LPM_WIDTH-1 midina amin'ny 0); ACLR: ao amin'ny std_logic: = '0'; CLOCK: ao amin'ny std_logic: = '0'; CLKEN: in std_logic: := '1'; AGB : out std_logic ; singa farany;
6.4. VHDL LIBRARY_USE Fanambarana
Ny fanambarana VHDL LIBRARY-USE dia tsy ilaina raha mampiasa ny VHDL Component Declaration ianao.
LIBRARY lpm; USE lpm.lpm_components.all;
6.5. Seranana
Ireto tabilao manaraka ireto dia mitanisa ny seranana fidirana sy fivoahana ho an'ny fototra IP LMP_COMPARE.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 27

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05

Tabilao 18. LPM_COMPARE seranan-tsambo fidirana IP fototra

Anaran'ny seranan-tsambo

ilaina

Description

dataa []

ENY

Fampidirana data. Miankina amin'ny sandan'ny parameter LPM_WIDTH ny haben'ny seranan-tsambo.

datab []

ENY

Fampidirana data. Miankina amin'ny sandan'ny parameter LPM_WIDTH ny haben'ny seranan-tsambo.

famantaranandro

tsy misy

Fampidirana famantaranandro ho an'ny fampiasana pipelined. Ny seranana famantaranandro dia manome ny fampidirana famantaranandro ho an'ny pipelined

fandidiana. Ho an'ny sanda LPM_PIPELINE ankoatry ny 0 (default), dia tsy maintsy misy ny seranana famantaranandro

afaka.

clken

tsy misy

Ny famantaranandro dia mamela ny fampiasana pipelined. Rehefa nohamafisina ambony ny seranan-tsambo clken dia ny

atao ny fampitahana. Rehefa ambany ny famantarana dia tsy misy fandidiana mitranga. RAHA

nesorina, ny sanda default dia 1.

aclr

tsy misy

Asynchronous mazava ho an'ny fampiasana pipelined. Ny fantsona dia manomboka amin'ny lojika tsy voafaritra (X).

ambaratonga. Ny seranana aclr dia azo ampiasaina amin'ny fotoana rehetra hamerenana ny fantsona amin'ny 0s rehetra,

asynchronously amin'ny famantarana famantaranandro.

Tabilao 19. LPM_COMPARE IP fototra Output Ports

Anaran'ny seranan-tsambo

ilaina

Description

alb

tsy misy

Port Output ho an'ny comparator. Nohamafisina raha ambany noho ny fidirana B ny fidirana A.

aeb

tsy misy

Port Output ho an'ny comparator. Nohamafisina raha mitovy amin'ny fidirana B ny fidirana A.

agb

tsy misy

Port Output ho an'ny comparator. Nohamafisina raha lehibe kokoa noho ny fidirana B ny fidirana A.

taonab

tsy misy

Port Output ho an'ny comparator. Nohamafisina raha lehibe kokoa na mitovy amin'ny fidirana ny fidirana A

aneb

tsy misy

Port Output ho an'ny comparator. Nohamafisina raha tsy mitovy amin'ny fidirana B ny fidirana A.

aleb

tsy misy

Port Output ho an'ny comparator. Nohamafisina raha latsaka na mitovy amin'ny fidirana B ny fidirana A.

6.6. Paramèter

Ity tabilao manaraka ity dia mitanisa ny masontsivana ho an'ny fototra IP LPM_COMPARE.

Tabilao 20. LPM_COMPARE Parameter fototra IP

Anaran'ny paramètre

Type

ilaina

LPM_WIDTH

Integer Eny

LPM_REPRESENTATION

tady

tsy misy

LPM_PIPELINE

Integer No

LPM_HINT

tady

tsy misy

Description
Manondro ny sakan'ny seranana dataa[] sy datab[].
Mamaritra ny karazana fampitahana natao. Ny soatoavina dia SONIA ary TSY MISY. Raha nesorina dia UNSIGNED ny sanda default. Rehefa apetraka amin'ny SIGNED ity sandan'ny mari-pamantarana ity, dia adikan'ny comparator ho toy ny famenon'ny roa voasonia ny fampidirana angona.
Mamaritra ny isan'ny tsingerin'ny famantaran'ny fahatarana mifandray amin'ny famoahana alb, aeb, agb, ageb, aleb, na aneb. Ny sandan'ny aotra (0) dia manondro fa tsy misy ny fahatarana, ary ny fiasana mitambatra fotsiny no hapetraka. Raha nesorina dia 0 (tsy misy fantsona).
Mamela anao hamaritra masontsivana manokana Intel amin'ny endrika VHDL files (.vhd). Ny sanda mahazatra dia UNUSED.
nitohy…

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 28

Alefaso ny valiny

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05
Anaran'ny paramètre LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Type String String
tady

No takiana No
tsy misy

Description
Mamantatra ny famakiam-bokin'ny maodely paramètre (LPM) anarana enti-manana amin'ny endrika VHDL files.
Ity mari-pamantarana ity dia ampiasaina amin'ny tanjona modely sy simulation amin'ny fitondran-tena. Ny tonian-dahatsoratry ny parameter dia manisa ny sanda ho an'ity mari-pamantarana ity.
Parameter manokana Intel. Tsy maintsy mampiasa ny mari-pamantarana LPM_HINT ianao mba hamaritana ny mari-pamantarana ONE_INPUT_IS_CONSTANT amin'ny endrika VHDL files. Ny sanda dia ENY, TSIA, na TSY AMINAO. Manome fanatsarana bebe kokoa raha tsy miova ny fampidirana. Raha esorina dia TSIA ny sanda default.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 29

683490 | 2020.10.05 Mandefasa valiny

7. ALTECC (Kaody fanitsiana diso: Encoder/Decoder) IP Core

Sary 6.

Intel dia manome ny fototra IP ALTECC hampihatra ny fiasa ECC. Ny ECC dia mahita ny angona simba izay mitranga eo amin'ny lafiny mpandray mandritra ny fampitana angona. Ity fomba fanitsiana lesoka ity dia mety indrindra amin'ny toe-javatra misy hadisoana mitranga tampoka fa tsy amin'ny fipoahana.

Ny ECC dia mahita lesoka amin'ny alàlan'ny dingan'ny fanodinana angon-drakitra sy fanodinana. Ho an'ny example, rehefa ampiharina amin'ny fampiharana fampitana ny ECC, ny angon-drakitra vakiana avy amin'ny loharano dia voakodia alohan'ny handefasana azy any amin'ny mpandray. Ny vokatra (teny kaody) avy amin'ny encoder dia ahitana ny angona manta ampiana amin'ny isan'ny bits parity. Ny isan'ny bits parity ampiana dia miankina amin'ny isan'ny bits amin'ny angona fampidirana. Ny teny kaody vokarina dia ampitaina any amin'ny toerana haleha.

Ny mpandray dia mandray ny teny kaody ary mamadika azy. Ny fampahalalana azon'ny decoder dia mamaritra raha misy lesoka hita. Ny decoder dia mahita ny lesoka tokana sy roa-bit, saingy tsy afaka manamboatra lesoka tokana amin'ny angona simba ihany. Ity karazana ECC ity dia fanitsiana lesoka tokana famahana fahadisoana indroa (SECDED).

Azonao atao ny manitsy ny fiasan'ny encoder sy ny decoder amin'ny fototry ny IP ALTECC. Ny fampidirana angon-drakitra amin'ny encoder dia asiana kaody mba hamoronana teny kaody izay fitambaran'ny fampidirana data sy ny bitika parity novokarina. Ny teny kaody novokarina dia ampitaina amin'ny maody decoder mba hamadika kaody alohan'ny hahatongavana any amin'ny sakana alehany. Ny decoder dia mamorona vector syndrome mba hamaritana raha misy lesoka amin'ny teny kaody voaray. Ny decoder dia manitsy ny angon-drakitra raha tsy avy amin'ny bits data ny fahadisoana tokana. Tsy misy mari-pamantarana voamarika raha avy amin'ny bits parity ny fahadisoana tokana. Ny decoder koa dia manana mari-pamantarana saina hanehoana ny satan'ny angona voaray sy ny hetsika ataon'ny decoder, raha misy.

Ireto tarehimarika manaraka ireto dia mampiseho ny seranan-tsambo ho an'ny fototra ALTECC IP.

ALTECC Encoder Ports

ALTECC_ENCODER

data []

q[]

famantaranandro

aclr

inst

ISO 9001:2015 voasoratra anarana

7. ALTECC (Kaody fanitsiana diso: Encoder/Decoder) IP Core 683490 | 2020.10.05

Sary 7. ALTECC Decoder Ports

ALTECC_DECODER

data[] famantaranandro

q [] err_detected err_corrected
err_fatal

aclr

inst

7.1. ALTECC Encoder Features

Ny fototry ny IP encoder ALTECC dia manolotra ireto endri-javatra manaraka ireto: · Manatanteraka fanovàna angon-drakitra amin'ny alàlan'ny rafitra Hamming Coding · Manohana ny sakan'ny angon-drakitra 2 bits · Manohana ny endrika fanehoana angon-drakitra voasonia sy tsy misy sonia · Fanohanana pipelining miaraka amin'ny fahatarana mivoaka amin'ny tsingerin'ny famantaranandro iray na roa · Manohana safidy. asynchronous mazava sy famantaranandro mamela seranan-tsambo

Ny fototry ny IP encoder ALTECC dia mandray sy mamadika ny angon-drakitra amin'ny alàlan'ny rafitra Hamming Coding. Ny rafitra Hamming Coding dia maka ny bits parity ary ampidirina amin'ny angon-drakitra tany am-boalohany mba hamokarana ny teny fehezan-dalàna. Miankina amin'ny sakan'ny angona ny isan'ny bits parity ampiana.

Ity tabilao manaraka ity dia mitanisa ny isan'ny bitika parity ampiana ho an'ny sakan'ny angona samihafa. Ny tsanganana Total Bits dia maneho ny fitambaran'ny isan'ny bitika angon-drakitra ampidirina sy ny bitika parity ampiana.

Tabilao 21.

Isan'ny bits parity sy teny kaody araka ny sakan'ny angona

Data Width

Isan'ny Bits Parity

Bits manontolo (Teny kaody)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Ny derivation bit parity dia mampiasa fanamarinana mitovy. Ny bit 1 fanampiny (aseho amin'ny tabilao hoe +1) dia ampiarahina amin'ny bits parity ho MSB amin'ny teny kaody. Izany dia miantoka fa ny teny kaody dia manana isa mitovy amin'ny 1. Ho an'ny example, raha 4 bit ny sakan'ny data, 4 bit parity no ampiana amin'ny data mba ho lasa teny kaody miaraka amin'ny totalin'ny 8 bit. Raha 7 bit avy amin'ny LSB amin'ny teny kaody 8-bit dia manana isa hafahafa amin'ny 1, ny 8th bit (MSB) amin'ny teny code dia 1 izay mahatonga ny totalin'ny 1 amin'ny teny code even.
Ity sary manaraka ity dia mampiseho ny teny kaody novokarina sy ny fandaminana ny bits parity sy ny data bits amin'ny fampidirana data 8-bit.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 31

7. ALTECC (Kaody fanitsiana diso: Encoder/Decoder) IP Core 683490 | 2020.10.05

Sary 8.

Fandrindrana Bits Parity sy Data Bits amin'ny Teny Kaody 8-Bit

MSB

LSB

4 parity bit

4 data bit

Ny ALTECC encoder IP core dia tsy manaiky afa-tsy ny sakan'ny 2 ka hatramin'ny 64 bit amin'ny fotoana iray. Ny sakan'ny 12 bitika, 29 bitika ary 64 bitika, izay mifanaraka tsara amin'ny fitaovana Intel, dia miteraka vokatra 18 bitika, 36 bitika ary 72 bitika. Azonao atao ny mifehy ny fetran'ny bitselection ao amin'ny editor parameter.

7.2. Verilog HDL Prototype (ALTECC_ENCODER)
Ity prototype Verilog HDL manaraka ity dia hita ao amin'ny Verilog Design File (.v) lpm.v ao amin'ny lahatahiry edasynthesis.
module altecc_encoder #( parameter intended_device_family = "tsy ampiasaina", parameter lpm_pipeline = 0, parameter width_codeword = 8, parameter width_dataword = 8, parameter lpm_type = "altecc_encoder", parameter lpm_hint = "tsy ampiasaina") famantaranandro tariby, tariby fampidirana [width_dataword-1:0] data, tariby mivoaka [width_codeword-1:0] q); endmodule

7.3. Verilog HDL Prototype (ALTECC_DECODER)
Ity prototype Verilog HDL manaraka ity dia hita ao amin'ny Verilog Design File (.v) lpm.v ao amin'ny lahatahiry edasynthesis.
module altecc_decoder #( parameter intended_device_family = "tsy ampiasaina", parameter lpm_pipeline = 0, parameter width_codeword = 8, parameter width_dataword = 8, parameter lpm_type = "altecc_decoder", parameter lpm_hint = "tsy ampiasaina") ( tariby fidirana aclr, famantaranandro tariby fidirana tariby famantaranandro, tariby fampidirana [width_codeword-1:0] angona, tariby mivoaka err_corrected, tariby mivoaka err_detected, tariby mivoaka err_fatal, tariby mivoaka [width_dataword-1:0] q); endmodule

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 32

Alefaso ny valiny

7. ALTECC (Kaody fanitsiana diso: Encoder/Decoder) IP Core 683490 | 2020.10.05
7.4. Fanambarana singa VHDL (ALTECC_ENCODER)
Ny fanambarana singa VHDL dia hita ao amin'ny VHDL Design File (.vhd) altera_mf_components.vhd ao amin'ny librariesvhdlaltera_mf directory.
singa altecc_encoder generic ( intended_device_family: string: = "tsy ampiasaina"; lpm_pipeline: voajanahary: = 0; width_codeword: voajanahary: = 8; width_dataword: voajanahary: = 8; lpm_hint: string: = "Tsy ampiasaina"; lpm_type: string: = "altecc_encoder" ”); port (aclr: in std_logic: = '0'; famantaranandro: in std_logic: = '0'; clocken: in std_logic: = '1'; data: in std_logic_vector (width_dataword-1 downto 0); q: out std_logic_vector (width_codeword -1 hatramin'ny 0)); singa farany;
7.5. Fanambarana singa VHDL (ALTECC_DECODER)
Ny fanambarana singa VHDL dia hita ao amin'ny VHDL Design File (.vhd) altera_mf_components.vhd ao amin'ny librariesvhdlaltera_mf directory.
singa altecc_decoder generic ( intended_device_family: string: = "tsy ampiasaina"; lpm_pipeline: voajanahary: = 0; width_codeword: voajanahary: = 8; width_dataword: voajanahary: = 8; lpm_hint: string: = "tsy ampiasaina"; lpm_type: string: = "altecc_decoder" ”); port (aclr: in std_logic: = '0'; famantaranandro: in std_logic: = '0'; clocken: in std_logic: = '1'; data: in std_logic_vector (width_codeword-1 downto 0); err_corrected: out std_logic; err_detected : out std_logic q: out std_logic_vector(width_dataword-1 downto 0); singa farany;
7.6. VHDL LIBRARY_USE Fanambarana
Ny fanambarana VHDL LIBRARY-USE dia tsy ilaina raha mampiasa ny VHDL Component Declaration ianao.
LIBRARY altera_mf; USE altera_mf.altera_mf_components.all;
7.7. Encoder Ports
Ireto tabilao manaraka ireto dia mitanisa ny seranan-tsambo fidirana sy fivoahana ho an'ny fototra IP encoder ALTECC.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 33

7. ALTECC (Kaody fanitsiana diso: Encoder/Decoder) IP Core 683490 | 2020.10.05

Tabilao 22. ALTECC Encoder Input Ports

Anaran'ny seranan-tsambo

ilaina

Description

data []

ENY

Seranana fidirana data. Ny haben'ny seranana fidirana dia miankina amin'ny WIDTH_DATAWORD

sanda parameter. Ny seranan-tsambo data[] dia ahitana ny angona manta hosokajiana.

famantaranandro

ENY

seranan-tsambo fampidirana famantaranandro izay manome ny famantarana famantaranandro mba hampifanaraka ny fiasan'ny encoding.

Ilaina ny seranana famantaranandro rehefa mihoatra ny 0 ny sanda LPM_PIPELINE.

famantaranandro

tsy misy

Alefaso ny famantaranandro. Raha tsy nesorina dia 1 ny sanda default.

aclr

tsy misy

Fampidirana mazava asynchronous. Ny famantarana aclr avo mavitrika dia azo ampiasaina amin'ny fotoana rehetra

asynchronously mamafa ny rejistra.

Tabilao 23. ALTECC Encoder Output Ports

Anaran'ny seranan-tsambo q[]

Takina Eny

Description
seranana famoahana angona voakodia. Ny haben'ny seranan-tsambo dia miankina amin'ny sanda parameter WIDTH_CODEWORD.

7.8. Port decoder

Ireto tabilao manaraka ireto dia mitanisa ny seranan-tsambo fidirana sy fivoahana ho an'ny fototra IP decoder ALTECC.

Tabilao 24. ALTECC Decoder Input Ports

Anaran'ny seranan-tsambo

ilaina

Description

data []

ENY

Seranana fidirana data. Ny haben'ny seranan-tsambo dia miankina amin'ny sanda parameter WIDTH_CODEWORD.

famantaranandro

ENY

seranan-tsambo fampidirana famantaranandro izay manome ny famantarana famantaranandro mba hampifanaraka ny fiasan'ny encoding. Ilaina ny seranana famantaranandro rehefa mihoatra ny 0 ny sanda LPM_PIPELINE.

famantaranandro

tsy misy

Alefaso ny famantaranandro. Raha tsy nesorina dia 1 ny sanda default.

aclr

tsy misy

Fampidirana mazava asynchronous. Ny mari-pamantarana aclr avo mavitrika dia azo ampiasaina amin'ny fotoana rehetra mba hanadio ny rejisitra.

Tabilao 25. ALTECC Decoder Output Ports

Anaran'ny seranan-tsambo q[]

Takina Eny

Description
Ny seranana famoahana angon-drakitra decoded. Ny haben'ny seranan-tsambo dia miankina amin'ny sanda parameter WIDTH_DATAWORD.

err_detected Eny

Famantarana saina mba hanehoana ny satan'ny angona voaray sy hamaritra izay lesoka hita.

err_correcte Eny d

Famantarana saina hanehoana ny satan'ny angona voaray. Enti-milaza hadisoana kely tokana hita sy voahitsy. Afaka mampiasa ny angona ianao satria efa voahitsy.

err_fatal

ENY

Famantarana saina hanehoana ny satan'ny angona voaray. Enti-milaza hadisoana bitika roa hita, fa tsy voahitsy. Tsy tokony hampiasa ny angon-drakitra ianao raha voamarina io famantarana io.

syn_e

tsy misy

Famantarana mivoaka izay hiakatra avo isaky ny misy hadisoana tokana hita eo amin'ny parity

bits.

7.9. Encoder Parameter
Ity tabilao manaraka ity dia mitanisa ny mari-pamantarana ho an'ny fototra IP encoder ALTECC.

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 34

Alefaso ny valiny

7. ALTECC (Kaody fanitsiana diso: Encoder/Decoder) IP Core 683490 | 2020.10.05

Tabilao 26. ALTECC Encoder Parameter

Anaran'ny paramètre

Type

ilaina

Description

WIDTH_DATAWORD

Integer Eny

Manondro ny sakan'ny angona manta. Avy amin'ny 2 ka hatramin'ny 64 ny sanda. Raha esorina dia 8 ny sanda mahazatra.

WIDTH_CODEWORD

Integer Eny

Manondro ny sakan'ny teny kaody mifanaraka aminy. Ny sanda manan-kery dia manomboka amin'ny 6 ka hatramin'ny 72, tsy anisan'izany ny 9, 17, 33, ary 65. Raha esorina dia 13 ny sanda mahazatra.

LPM_PIPELINE

Integer No

Manondro ny pipeline ho an'ny circuit. Ny sanda dia avy amin'ny 0 ka hatramin'ny 2. Raha 0 ny sandany, dia tsy misoratra anarana ny seranana. Raha 1 ny sandany, dia misoratra anarana ny seranan-tsambo mivoaka. Raha 2 ny sandany, dia misoratra anarana ny seranana fidirana sy fivoahana. Raha esorina dia 0 ny sandan'ny default.

7.10. Parameter decoder

Ity tabilao manaraka ity dia mitanisa ny mari-pamantarana fototra IP decoder ALTECC.

Tabilao 27. Paramètre decoder ALTECC

Anaran'ny paramètre WIDTH_DATAWORD

Karazana Integer

ilaina

Description

ENY

Manondro ny sakan'ny angona manta. Ny sanda dia 2 hatramin'ny 64. Ny

ny sanda default dia 8.

WIDTH_CODEWORD

integer

ENY

Manondro ny sakan'ny teny kaody mifanaraka aminy. Ny sanda dia 6

hatramin'ny 72, tsy misy 9, 17, 33, ary 65.

dia 13.

LPM_PIPELINE

integer

tsy misy

Manondro ny rejisitra ny faritra. Ny sanda dia 0 hatramin'ny 2. Raha ny

sanda dia 0, tsy misy rejisitra ampiharina. Raha 1 ny sandany, ny

misoratra anarana ny vokatra. Raha 2 ny sandany, dia ny fampidirana sy ny

voasoratra anarana ny vokatra. Raha mihoatra ny 2 ny sandany dia fanampiny

Ny rejistra dia ampiharina amin'ny famoahana ho an'ny fanampiny

latencies. Raha esorina dia 0 ny sandan'ny default.

Mamorona seranan-tsambo 'syn_e'

integer

tsy misy

Alefaso ity paramètre ity mba hamoronana seranan-tsambo syn_e.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 35

683490 | 2020.10.05 Mandefasa valiny

8. Intel FPGA Multiply Adder IP Core

Sary 9.

Ny Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10, ary Intel Cyclone 10 GX fitaovana) na ALTERA_MULT_ADD (Arria V, Stratix V, ary Cyclone V fitaovana) IP core dia ahafahanao mampihatra multiplier-adder.

Ity sary manaraka ity dia mampiseho ny seranan-tsambo ho an'ny Intel FPGA Multiply Adder na ALTERA_MULT_ADD IP core.

Intel FPGA Multiply Adder na ALTERA_MULT_ADD Ports

Intel FPGA Multiply Adder na ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta [] vokatra []

aclr0 aclr1

inst
Manaiky ampidirana tsiroaroa ny mpanampi-mampitombo, ampiarahana ny soatoavina ary avy eo manampy na manala ny vokatry ny tsiroaroa hafa rehetra.
Raha toa ka 9-bits ny sakany na kely kokoa ny sakan'ny angon-drakitra rehetra, dia mampiasa ny 9 x 9 bit input multiplier configuration ao amin'ny DSP block ho an'ny fitaovana izay manohana ny 9 x 9 configuration. Raha tsy izany, ny sakana DSP dia mampiasa 18 × 18-bit multipliers mba hanodinana angona miaraka amin'ny sakany eo anelanelan'ny 10 bits sy 18 bits. Raha misy Intel FPGA Multiply Adder na ALTERA_MULT_ADD IP cores miseho amin'ny endrika iray, dia zaraina amin'ny

ISO 9001:2015 voasoratra anarana

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
sakana DSP maro samihafa araka izay azo atao mba ho mora kokoa ny fandehanana mankany amin'ireo sakana ireo. Vitsy kokoa ny multiplier isaky ny sakana DSP mamela safidy lalana mankany amin'ny sakana amin'ny alàlan'ny fampihenana ny lalana mankany amin'ny fitaovana hafa.
Ny rejisitra sy ny rejisitry ny fantsona fanampiny ho an'ireto famantarana manaraka ireto dia apetraka ao anatin'ny bloc DSP: · Fampidirana data · Fifantenana voasonia na tsy voasonia · Fanampiana na fanalana fifantenana · Vokatra avy amin'ny multiplier
Raha ny vokatra vokarina, ny rejisitra voalohany dia napetraka ao amin'ny bloc DSP. Na izany aza, ny rejistra latency fanampiny dia apetraka amin'ny singa lojika ivelan'ny sakana. Ny periferika amin'ny sakana DSP, ao anatin'izany ny fampidirana angon-drakitra mankany amin'ny multiplier, ny fampidirana famantarana famantarana, ary ny fivoahan'ny adder, dia mampiasa zotra tsy tapaka hifandraisana amin'ny fitaovana sisa. Ny fifandraisana rehetra ao amin'ny asa dia mampiasa lalana voatokana ao anatin'ny sakana DSP. Ity zotra voatokana ity dia ahitana ny rojom-pamindrana fifindra-monina rehefa misafidy ny safidy hanovana ny angon-drakitra voarakitra an-tsoratra avy amin'ny multiplier iray mankany amin'ny multiplier mifanakaiky ianao.
Raha mila fanazavana fanampiny momba ny sakana DSP amin'ny andiam-pitaovana Stratix V sy Arria V dia jereo ny toko DSP Blocks ao amin'ny boky torolalana ao amin'ny pejin'ny Literatiora sy Fanadihadiana Teknika.
Fampahalalana mifandraika amin'izany AN 306: Fampiharana ny multiplier amin'ny fitaovana FPGA
Manome fampahalalana bebe kokoa momba ny fampiharana multiplier amin'ny fampiasana DSP sy sakana fahatsiarovana amin'ny fitaovana Intel FPGA.
8.1. endri-javatra
Ny Intel FPGA Multiply Adder na ALTERA_MULT_ADD IP core dia manolotra ireto endri-javatra manaraka ireto: · Mamorona multiplier hanaovana asa fampitomboana ny complexe roa.
isa Fanamarihana: Rehefa manangana multiplier lehibe kokoa noho ny habe tohanan'ny teratany dia mety/
dia hisy fiantraikany amin'ny fampisehoana vokatry ny fikorianan'ny bloc DSP. · Manohana ny sakan'ny angon-drakitra 1 256 bits · Manohana ny endrika fanehoana angon-drakitra voasonia sy tsy misy sonia · Manohana ny pipelining miaraka amin'ny fahatarana fampidirana azo fehezina · Manome safidy hifindra dynamic eo amin'ny fanohanana data voasonia sy tsy misy sonia · Manome safidy hanovana dynamique eo anelanelan'ny asa fanampiny sy fanalana · Manohana azo atao ny asynchronous sy synchronous mazava ary ny famantaranandro dia ahafahan'ny seranana fidirana · Manohana ny fomba fisoratana anarana amin'ny fahatarana systolika · Manohana pre-adder miaraka amin'ny coefficient 8 mialoha ny entana isaky ny multiplier · Manohana ny tsy tapaka mialoha ny entana mba hamenoana ny valin'ny accumulator

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. Pre-adder
Miaraka amin'ny pre-adder, ny fanampiana na fanalana dia atao alohan'ny hanomezana sakafo ny multiplier.
Misy fomba dimy mialohan'ny adder: · Fomba tsotra · Fomba coefficient · Fomba fampidirana · Fomba efajoro · Fomba tsy miova

Fanamarihana:

Rehefa ampiasaina ny pre-adder (coefficient pre-adder/input/square mode), ny fampidiran-dresaka rehetra amin'ny multiplier dia tsy maintsy manana famantaranandro mitovy.

8.1.1.1. Fomba tsotra mialoha ny adder

Amin'ity fomba ity, ny operand roa dia avy amin'ny seranana fidirana ary tsy ampiasaina na tsy avela intsony ny pre-adder. Ity no fomba fanao mahazatra.

Sary 10. Fomba tsotra mialoha-adder
ny a0 b0

Mult0

vokany

8.1.1.2. Modôn'ny Coefficient mialoha ny adder
Amin'ity fomba ity, ny operand multiplier iray dia avy amin'ny pre-adder, ary ny operand hafa dia avy amin'ny fitahirizana coefficient anatiny. Ny fitahirizana coefficient dia mamela hatramin'ny 8 preset constants. Ny mari-pamantarana fifantenana coefficient dia coefsel [0..3].
Ity fomba ity dia aseho amin'ny equation manaraka.

Ity manaraka ity dia mampiseho ny maodely coefficient pre-adder amin'ny multiplier.

Sary 11. Mode Coefficient mialoha-adder

Preadder

Mult0

+/-

vokany

coefsel0 coef

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 38

Alefaso ny valiny

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. Fomba fampidirana pre-adder Amin'ity fomba ity, ny operand multiplier iray dia avy amin'ny pre-adder, ary ny operand iray hafa dia avy amin'ny port datac[]. Ity fomba ity dia aseho amin'ny equation manaraka.

Ity manaraka ity dia mampiseho ny fomba fampidirana mialoha ny adder amin'ny multiplier.

Sary 12. Fomba fampidirana mialoha ny adder
ny a0 b0

Mult0

+/-

vokany

8.1.1.4. Pre-adder Square Mode Ity fomba ity dia aseho amin'ity fika manaraka ity.

Ity manaraka ity dia mampiseho ny maodely efamira mialoha ny adder amin'ny multiplier roa.

Sary 13. Fomba Kianjan'ny Pre-adder
ny a0 b0

Mult0

+/-

vokany

8.1.1.5. Pre-adder Constant Mode
Amin'ity fomba ity, ny operand multiplier iray dia avy amin'ny seranan-tsambo fidirana, ary ny operand hafa dia avy amin'ny fitahirizana coefficient anatiny. Ny fitahirizana coefficient dia mamela hatramin'ny 8 preset constants. Ny mari-pamantarana fifantenana coefficient dia coefsel [0..3].
Ity fomba ity dia aseho amin'ny equation manaraka.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Ity sary manaraka ity dia mampiseho ny fomba tsy miovaova mialoha ny adder amin'ny multiplier.

Figure 14. Pre-adder Constant Mode
a0

Mult0

vokany

coefsel0
coef
8.1.2. Systolic Delay Register
Ao amin'ny maritrano systolika, ny angon-drakitra fampidirana dia alefa ao anaty cascade misy rejisitra miasa ho toy ny buffer data. Ny rejistra tsirairay dia manome fidirana sample amin'ny multiplier izay ampitomboina amin'ny coefficient tsirairay avy. Ny adder rojo dia mitahiry ny vokatra mitambatra tsikelikely avy amin'ny multiplier sy ny vokatra voarakitra teo aloha avy amin'ny seranan-tsambo fidirana chainin[] mba hamoronana ny vokatra farany. Ny singa multiply-add tsirairay dia tsy maintsy tara amin'ny tsingerina tokana mba hifanaraka tsara ny valiny rehefa ampiarahina. Isaky ny fahatarana misesy dia ampiasaina mba hamahana ny fahatsiarovana coefficient sy ny buffer data an'ny singa multiply-add tsirairay avy. Ho an'ny example, fahatarana tokana ho an'ny singa faharoa multiply add, fahatarana roa ho an'ny singa fahatelo multiply-add, sy ny sisa.
Sary 15. Rejistra systolika
Rejistra systolika

x(t) c(0)

S -1

c (1)

S -1

c (2)

S -1

c(N-1)

S -1

S -1 y(t)

x(t) dia maneho ny vokatra avy amin'ny fikorianan'ny fidirana samples sy y(t)
maneho ny famintinana ny fitambaran'ny fampidirana samples, ary rehefa mandeha ny fotoana, dia nitombo ny azy
coefficients tsirairay avy. Samy mikoriana avy any ankavia miankavanana ny vokatra miditra sy mivoaka. Ny c(0) mankany c(N-1) dia manondro ny coefficients. Ny rejisitry ny fahatarana systolika dia asehon'ny S-1, fa ny 1 kosa dia mampiseho fahatarana famantaranandro tokana. Ny rejistra fahatarana systolika dia ampiana amin'ny
ny fampidirana sy ny vokatra ho an'ny pipelining amin'ny fomba izay miantoka ny vokatra avy amin'ny
operand multiplier sy ny vola voaangona dia mijanona ao anaty synch. Ity singa fanodinana ity
dia averina amboarina mba hamoronana fizaran-tany izay manisa ny asan'ny sivana. Ity asa ity dia
voalaza ao amin'ny equation manaraka.

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 40

Alefaso ny valiny

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Ny N dia maneho ny isan'ny tsingerin'ny angon-drakitra niditra tao amin'ny accumulator, ny y(t) dia maneho ny vokatra amin'ny fotoana t, ny A(t) dia maneho ny fidirana amin'ny fotoana t, ary ny B(i) dia ny coefficients. Ny t sy i ao amin'ny equation dia mifanitsy amin'ny fotoana iray manokana, mba hanisa ny vokatra sample y(t) amin'ny fotoana t, vondrona fampidirana samples amin'ny N teboka samy hafa amin'ny fotoana, na A(n), A(n-1), A(n-2), … A(n-N+1) no ilaina. Ny vondrona N input samples dia ampitomboina amin'ny N coefficients ary atambatra mba hamoronana ny vokatra farany y.
Ny maritrano rejistra systolika dia tsy misy afa-tsy amin'ny fomba sum-of-2 sy sum-of-4. Ho an'ny maodely maritrano rejistra systolic roa, ny famantarana chainin voalohany dia mila mifamatotra amin'ny 0.
Ity sary manaraka ity dia mampiseho ny fampiharana ny rejistra fahatarana systolika amin'ny multipliers 2.
Sary 16. Fampiharana ny rejisitry ny fahatarana systolika amin'ny multipliers 2
chainin

Mult0

+/-

Mult1

+/-

vokany
Ny fitambaran'ny fampitomboana roa dia aseho amin'ity fampitoviana manaraka ity.
Ity sary manaraka ity dia mampiseho ny fampiharana ny rejistra fahatarana systolika amin'ny multipliers 4.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Sary 17. Fampiharana ny rejisitry ny fahatarana systolika amin'ny multipliers 4
chainin

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

vokany
Ny fitambaran'ny fampitomboana efatra dia aseho amin'ity fampitoviana manaraka ity. Sary 18. Ny fitambaran'ny multipliers 4
Ireto manaraka ireto ny lisitry ny advantagny fampiharana ny rejisitra systolika: · Mampihena ny fampiasana loharanon-karena DSP · Mahatonga ny fanaovana sari-tany mahomby amin'ny sakana DSP amin'ny fampiasana ny rafitry ny adder rojo

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 42

Alefaso ny valiny

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. Pre-load Constant
Ny tsy tapaka mialoha ny entana dia mifehy ny operand accumulator ary mameno ny feedback accumulator. Ny LOADCONST_VALUE manankery dia manomboka amin'ny 0. Ny sanda tsy miova dia mitovy amin'ny 64N, izay N = LOADCONST_VALUE. Rehefa apetraka amin'ny 2 ny LOADCONST_VALUE, dia mitovy amin'ny 64 ny sanda tsy miova. Ity fiasa ity dia azo ampiasaina ho fihodinana mitanila.
Ity sary manaraka ity dia mampiseho ny fampiharana tsy tapaka mialoha ny entana.
Sary 19. Pre-load Constant

Tamberin'ny accumulator

foana

Mult0

+/-

Mult1

+/b1

vokany

accum_sload sload_accum

Jereo ireto cores IP manaraka ireto ho an'ny fampiharana multiplier hafa: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Double Accumulator
Manampy rejisitra fanampiny ao amin'ny lalan'ny fanehoan-kevitra accumulator ny endri-javatra fanangonam-bola roa. Ny rejisitry ny accumulator roa dia manaraka ny rejisitra famoahana, izay ahitana ny famantaranandro, ny famantaranandro, ary ny aclr. Ny rejisitry ny accumulator fanampiny dia mamerina ny vokatra miaraka amin'ny fahatarana indray mandeha. Ity endri-javatra ity dia ahafahanao manana fantsona accumulator roa miaraka amin'ny isa loharano mitovy.
Ity sary manaraka ity dia mampiseho ny fampiharana double accumulator.

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Sary 20. Double Accumulator

Double Accu mulator Register

Accu mulator feedback ck

Mult0

+/-

Mult1

+/b1

Rejistra Output Output

8.2. Verilog HDL Prototype
Azonao atao ny mahita ny Intel FPGA Multiply Adder na ALTERA_MULT_ADD Verilog HDL prototype file (altera_mult_add_rtl.v) ao amin'ny librariesmegafunctions directory.
8.3. VHDL Component Declaration
Ny fanambarana singa VHDL dia hita ao amin'ny altera_lnsim_components.vhd ao amin'ny librariesvhdl altera_lnsim lahatahiry.
8.4. VHDL LIBRARY_USE Fanambarana
Ny fanambarana VHDL LIBRARY-USE dia tsy ilaina raha mampiasa ny VHDL Component Declaration ianao.
LIBRARY altera_mf; USE altera_mf.altera_mf_components.all;

8.5. famantarana

Ireto tabilao manaraka ireto dia mitanisa ny famantarana fampidirana sy fivoahana an'ny Intel FPGA Intel FPGA Multiply Adder IPor ALTERA_MULT_ADD IP core.

Tabilao 28. Ampitomboy ny Intel FPGA IP na ALTERA_MULT_ADD famantarana fampidirana

famantarana

ilaina

Description

dataa_0[]/dataa_1[]/

ENY

dataa_2[]/dataa_3[]

Fampidirana data amin'ny multiplier. Seranana fidirana [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] sakany
nitohy…

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 44

Alefaso ny valiny

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Signal datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] famantaranandro[1:0] aclr[1:0] sclr[1:0] ena [1:0] signa
famantaranab
scanina[] accum_sload

Takina Eny Tsia
Tsia Tsia Tsia Tsia Tsia
tsy misy
Tsia Tsia

Description
Ny modely simulation ho an'ity IP ity dia manohana ny sanda tsy voafaritra (X) amin'ireo famantarana ireo. Rehefa manome sanda X amin'ireo famantarana ireo ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Fampidirana data amin'ny multiplier. Famantarana fampidirana [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] sakany Ny maodelin'ny simulation ho an'ity IP ity dia manohana ny sanda fidirana tsy voafaritra (X) amin'ireo famantarana ireo. Rehefa manome sanda X amin'ireo famantarana ireo ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Fampidirana data amin'ny multiplier. Famantarana fampidirana [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] sakany Safidio ny INPUT ho an'ny mari-pamantarana maodely preadder mba ahafahan'ireo famantarana ireo. Ny modely simulation ho an'ity IP ity dia manohana ny sanda tsy voafaritra (X) amin'ireo famantarana ireo. Rehefa manome sanda X amin'ireo famantarana ireo ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
seranan-tsambo fampidirana famantaranandro mankany amin'ny rejisitra mifanaraka amin'izany. Ity famantarana ity dia azo ampiasaina amin'ny rejisitra rehetra ao amin'ny core IP. Ny modely simulation ho an'ity IP ity dia manohana ny sanda tsy voafaritra (X) amin'ireo famantarana ireo. Rehefa manome sanda X amin'ireo famantarana ireo ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Fampidirana mazava asynchronous amin'ny rejisitra mifandraika amin'izany. Ny modely simulation ho an'ity IP ity dia manohana ny sanda tsy voafaritra (X) amin'ireo famantarana ireo. Rehefa manome sanda X amin'ireo famantarana ireo ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Fampidirana mazava synchronous amin'ny rejisitra mifandraika amin'izany. Ny maodely simulation ho an'ity IP ity dia manohana ny sanda tsy voafaritra X amin'ireo famantarana ireo. Rehefa manome sanda X amin'ireo famantarana ireo ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X
Alefaso ny fampidirana famantarana amin'ny rejisitra mifandraika amin'izany. Ny modely simulation ho an'ity IP ity dia manohana ny sanda tsy voafaritra (X) amin'ireo famantarana ireo. Rehefa manome sanda X amin'ireo famantarana ireo ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Mamaritra ny fanehoana isa amin'ny fampidiran-dresaka A. Raha ambony ny mari-pamantarana, dia raisina ho isa voasonia ny fanindroany. Raha ambany ny mari-pamantarana famantarana, dia raisin'ny multiplier ho toy ny isa tsy misy sonia ny famantarana A input multiplier. Safidio ny VARIABLE ho an'ny inona ny endrika fanehoana ho an'ny mari-pamantarana fampidirana Multipliers A mba ahafahan'ity famantarana ity. Ny maodely simulation ho an'ity IP ity dia manohana ny sanda fidirana tsy voafaritra (X) amin'ity famantarana ity. Rehefa manome sanda X amin'ity fampidirana ity ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Mamaritra ny fanehoana isa amin'ny famantarana B fampidirana multiplier. Raha avo ny mari-pamantarana signb, dia raisin'ny multiplier ho laharana famenon'ny roa nosoniavina ny famantarana B fampidirana multiplier. Raha ambany ny mari-pamantarana signb, dia raisin'ny multiplier ho toy ny isa tsy misy sonia ny famantarana B fampidirana multiplier. Ny maodely simulation ho an'ity IP ity dia manohana ny sanda fidirana tsy voafaritra (X) amin'ity famantarana ity. Rehefa manome sanda X amin'ity fampidirana ity ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Fampidirana ho an'ny rojo scan A. Famantarana fidirana [WIDTH_A – 1, … 0] sakany. Rehefa manana sanda SCANA ny mari-pamantarana INPUT_SOURCE_A dia ilaina ny famantarana scanina[].
Mamaritra amin'ny fomba dinamika raha tsy miova ny sandan'ny accumulator. Raha ambany ny mari-pamantarana accum_sload, dia ampidirina ao amin'ny accumulator ny famoahana multiplier. Aza mampiasa accum_sload sy sload_accum miaraka.
nitohy…

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Signal sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

Takina No
Tsia Tsia
tsy misy
Tsia Tsia Tsia Tsia

Description
Ny maodely simulation ho an'ity IP ity dia manohana ny sanda fidirana tsy voafaritra (X) amin'ity famantarana ity. Rehefa manome sanda X amin'ity fampidirana ity ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Mamaritra amin'ny fomba dinamika raha tsy miova ny sandan'ny accumulator. Raha ambony ny mari-pamantarana sload_accum, dia ampidirina ao amin'ny accumulator ny famoahana multiplier. Aza mampiasa accum_sload sy sload_accum miaraka. Ny maodely simulation ho an'ity IP ity dia manohana ny sanda fidirana tsy voafaritra (X) amin'ity famantarana ity. Rehefa manome sanda X amin'ity fampidirana ity ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Ampidiro ny vokatra adder avy amin'ny s teo alohatage. Famantarana fampidirana [WIDTH_CHAININ – 1, … 0] sakany.
Manaova fanampina na fanalana ny vokatra avy amin'ny mpivady voalohany. Ampidiro 1 mankany addnsub1 famantarana mba hanampiana ny vokatra avy amin'ny mpivady voalohany. Ampidiro 0 ny addnsub1 famantarana hanesorana ny vokatra avy amin'ny mpivady voalohany. Ny maodely simulation ho an'ity IP ity dia manohana ny sanda fidirana tsy voafaritra (X) amin'ity famantarana ity. Rehefa manome sanda X amin'ity fampidirana ity ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Manaova fanampina na fanalana ny vokatra avy amin'ny mpivady voalohany. Ampidiro 1 mankany addnsub3 famantarana mba hanampiana ny vokatra avy amin'ny mpivady faharoa. Ampidiro ny 0 mankany addnsub3 famantarana hanesorana ny vokatra avy amin'ny mpivady voalohany. Ny maodely simulation ho an'ity IP ity dia manohana ny sanda fidirana tsy voafaritra (X) amin'ity famantarana ity. Rehefa manome sanda X amin'ity fampidirana ity ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Famantarana fampidirana coefficient [0:3] mankany amin'ny multiplier voalohany. Ny maodely simulation ho an'ity IP ity dia manohana ny sanda fidirana tsy voafaritra (X) amin'ity famantarana ity. Rehefa manome sanda X amin'ity fampidirana ity ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Famantarana fampidirana coefficient [0:3] mankany amin'ny multiplier faharoa. Ny maodely simulation ho an'ity IP ity dia manohana ny sanda fidirana tsy voafaritra (X) amin'ity famantarana ity. Rehefa manome sanda X amin'ity fampidirana ity ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Famantarana fampidirana coefficient [0:3] mankany amin'ny multiplier fahatelo. Ny maodely simulation ho an'ity IP ity dia manohana ny sanda fidirana tsy voafaritra (X) amin'ity famantarana ity. Rehefa manome sanda X amin'ity fampidirana ity ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.
Famantarana fampidirana coefficient [0:3] mankany amin'ny multiplier fahefatra. Ny maodely simulation ho an'ity IP ity dia manohana ny sanda fidirana tsy voafaritra (X) amin'ity famantarana ity. Rehefa manome sanda X amin'ity fampidirana ity ianao, dia aparitaka amin'ny famantarana mivoaka ny sanda X.

Tabilao 29. Ampitomboy ny Intel FPGA IP Output Signals

famantarana

ilaina

Description

vokatra []

ENY

Famantarana famoahana multiplier. Famantarana mivoaka [WIDTH_RESULT – 1 … 0] sakany

Ny maodely simulation ho an'ity IP ity dia manohana ny sandan'ny vokatra tsy voafaritra (X). Rehefa manome sanda X ho fampidirana ianao, dia aparitaka amin'io famantarana io ny sanda X.

scanouta []

tsy misy

Ny fivoahan'ny rojo scan A. Famantarana mivoaka [WIDTH_A – 1..0] ny sakany.

Mifidiana mihoatra ny 2 ho an'ny isan'ny multiplier ary safidio Scan rojo input ho an'ny Inona ny fidirana A amin'ny multiplier mifandray amin'ny mari-pamantarana ahafahan'ity famantarana ity.

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 46

Alefaso ny valiny

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. Paramèter

8.6.1. General Tab

Tabilao 30. Tab ankapobeny

fikirana

Parametera vokarina IP

sarobidy

Inona no isan'ny multipliers?

isan'ny_m 1 – 4 ultipliers

Tokony ho ohatrinona ny sakan'ny fiara fitateram-bahoaka fidirana A width_a?

1 – 256

Ohatrinona ny sakan'ny fiara fitateram-bahoaka B width_b?

1 – 256

Tokony ho ohatrinona ny haben'ny fiara fitateram-bahoaka 'vokatra'?

width_hasil

1 – 256

Mamorona famantaranandro mifandraika amin'ny famantaranandro tsirairay

gui_associate On d_clock_enabl Off e

8.6.2. Extra Modes Tab

Tabilao 31. Tab Fomba fanampiny

fikirana

Parametera vokarina IP

sarobidy

Output Configuration

Soraty ny vokatra avy amin'ny vondrona adder

gui_output_re On

gister

NIALA

Inona no loharanon'ny fampidirana famantaranandro?

gui_output_re gister_clock

Clock0 Clock1 Clock2

Inona no loharanon'ny fampidirana mazava asynchronous?

gui_output_re gister_aclr

TSY MISY ACLR0 ACLR1

Inona no loharanon'ny fampidirana mazava synchronous?

gui_output_re gister_sclr

TSY MISY SCLR0 SCLR1

Fampiasana Adder

Inona no asa tokony hatao amin'ny vokatra avy amin'ny mpivady voalohany?

gui_multiplier 1_direction

ADD, SUB, VARIABLE

Sanda Default 1
16

Description
Isan'ny multipliers ampiarahina. 1 hatramin'ny 4 ny sandany. Farito ny sakan'ny seranan-tsambo dataa[].

Lazao ny sakan'ny seranan-tsambo datab[].

Lazao ny sakan'ny port [] vokatra.

NIALA

Safidio ity safidy ity hamoronana famantaranandro

isaky ny famantaranandro.

Sanda Default

Description

Off Clock0
TSY MISY

Safidio ity safidy ity mba ahafahan'ny rejisitra mivoaka amin'ny maodely adder.
Safidio ny Clock0 , Clock1 na Clock2 mba ahafahana manome sy mamaritra ny loharanon'ny famantaranandro ho an'ny rejisitra mivoaka. Tsy maintsy misafidy ny Output Register an'ny vondrona adder ianao mba hahafahanao ity parameter ity.
Manondro ny loharano mazava asynchronous ho an'ny rejisitra famoahana adder. Tsy maintsy misafidy ny Output Register an'ny vondrona adder ianao mba hahafahanao ity parameter ity.
Mamaritra ny loharano mazava synchronous ho an'ny rejisitra famoahana adder. Tsy maintsy misafidy ny Output Register an'ny vondrona adder ianao mba hahafahanao ity parameter ity.

hametraka

Safidio ny asa fanampina na fanalana hatao ho an'ny vokatra eo anelanelan'ny fampitomboana voalohany sy faharoa.
· Mifidiana ADD hanaovana asa fanampiny.
· Safidio ny SUB hanaovana asa fanalana.
· Safidio ny VARIABLE hampiasa seranan-tsambo addnsub1 ho an'ny fanaraha-maso fanampiny / fanalana mavitrika.
nitohy…

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

fikirana

Parametera vokarina IP

sarobidy

Soraty ny fampidirana 'addnsub1'

gui_addnsub_ On multiplier_reg Off ister1

Inona no loharanon'ny fampidirana famantaranandro?

gui_addnsub_ multiplier_reg ister1_clock

Clock0 Clock1 Clock2

Inona no loharanon'ny fampidirana mazava asynchronous?

gui_addnsub_ multiplier_aclr 1

TSY MISY ACLR0 ACLR1

Inona no loharanon'ny fampidirana mazava synchronous?

gui_addnsub_ multiplier_sclr 1

TSY MISY SCLR0 SCLR1

Inona no fandidiana tokony hatao amin'ny vokatra avy amin'ny fampitomboana tsiroaroa?

gui_multiplier 3_direction

ADD, SUB, VARIABLE

Soraty ny fampidirana 'addnsub3'

gui_addnsub_ On multiplier_reg Off ister3

Inona no loharanon'ny fampidirana famantaranandro?

gui_addnsub_ multiplier_reg ister3_clock

Clock0 Clock1 Clock2

Sanda Default
Tsy misy famantaranandro0 TSY MISY ATAO
Off Clock0

Description
Rehefa voafantina ny sanda VARIABLE: · Ampitahao amin'ny avo ny famantarana addnsub1
asa fanampiny. · Alefaso ny famantarana addnsub1 mankany ambany
asa fanalana. Tsy maintsy misafidy multiplier mihoatra ny roa ianao raha te hanamora an'io mari-pamantarana io.
Safidio ity safidy ity mba ahafahan'ny rejisitra fampidirana ho an'ny seranana addnsub1. Tsy maintsy misafidy VARIABLE ianao amin'ny fampandehanana inona no tokony hatao amin'ny vokatra avy amin'ny fampitomboana tsiroaroa voalohany mba hahafahan'ity mari-pamantarana ity.
Safidio ny Clock0 , Clock1 na Clock2 mba hamaritana ny famantarana famantaranandro fampidirana ho an'ny rejisitra addnsub1. Tsy maintsy misafidy ny fisoratana anarana 'addnsub1' ianao raha te hampiditra an'io mari-pamantarana io.
Manondro ny loharano mazava asynchronous ho an'ny rejisitra addnsub1. Tsy maintsy misafidy ny fisoratana anarana 'addnsub1' ianao raha te hampiditra an'io mari-pamantarana io.
Mamaritra ny loharano mazava synchronous ho an'ny rejisitra addnsub1. Tsy maintsy misafidy ny fisoratana anarana 'addnsub1' ianao raha te hampiditra an'io mari-pamantarana io.
Safidio ny asa fanampiny na fanalana hatao amin'ny vokatra eo anelanelan'ny fampitomboana fahatelo sy fahefatra. · Safidio ny ADD hanaovana fanampina
fandidiana. · Fidio ny SUB hanaovana fanalana
fandidiana. · Mifidiana VARIABLE hampiasa addnsub1
seranan-tsambo ho an'ny fanaraha-maso fanampiny / fanalana mavitrika. Rehefa voafantina ny sanda VARIABLE: · Ampitahao amin'ny avo ny famantarana addnsub1 mba hanaovana asa fanampiny. · Alefaso any ambany ny famantarana addnsub1 ho an'ny asa fanalana. Tsy maintsy misafidy ny sanda 4 ianao amin'ny Firy ny isan'ny multiplier? mba hahafahan'ity paramètre ity.
Safidio ity safidy ity mba ahafahan'ny rejisitra fampidirana ho an'ny signal addnsub3. Tsy maintsy misafidy VARIABLE ianao amin'ny Fampandehanana inona no tokony hatao amin'ny vokatra avy amin'ny fampitomboana tsiroaroa mba hahafahan'ity mari-pamantarana ity.
Safidio ny Clock0 , Clock1 na Clock2 mba hamaritana ny famantarana famantaranandro fampidirana ho an'ny rejisitra addnsub3. Tsy maintsy misafidy ny Register 'addnsub3′ input ianao raha te hampiditra an'io mari-pamantarana io.
nitohy…

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 48

Alefaso ny valiny

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

fikirana
Inona no loharanon'ny fampidirana mazava asynchronous?

Parametera vokarina IP

sarobidy

gui_addnsub_ multiplier_aclr 3

TSY MISY ACLR0 ACLR1

Inona no loharanon'ny fampidirana mazava synchronous?

gui_addnsub_ multiplier_sclr 3

TSY MISY SCLR0 SCLR1

Polarity Enable `use_subadd'

gui_use_subn On

hametraka

NIALA

8.6.3. Multipliers Tab

Tabilao 32. Tab multipliers

fikirana

Parametera vokarina IP

sarobidy

Inona ny

gui_represent

endrika fanehoana ation_a

ho an'ny fampidirana Multipliers A?

SONIA, TSY MISY, VARIABLE

Soraty ny fidirana `signa'

gui_register_s On

igna

NIALA

Inona no loharanon'ny fampidirana famantaranandro?

gui_register_s igna_clock

Clock0 Clock1 Clock2

Inona no loharanon'ny fampidirana mazava asynchronous?

gui_register_s igna_aclr

TSY MISY ACLR0 ACLR1

Inona no loharanon'ny fampidirana mazava synchronous?

gui_register_s igna_sclr

TSY MISY SCLR0 SCLR1

Inona ny

gui_represent

endrika fanehoana ation_b

ho an'ny fampidirana Multipliers B?

SONIA, TSY MISY, VARIABLE

Soraty ny fidirana `signb'

gui_register_s On

igb

NIALA

Sanda Default TSY MISY
tsy misy

Description
Manondro ny loharano mazava asynchronous ho an'ny rejisitra addnsub3. Tsy maintsy misafidy ny fisoratana anarana 'addnsub3' ianao raha te hampiditra an'io mari-pamantarana io.
Mamaritra ny loharano mazava synchronous ho an'ny rejisitra addnsub3. Tsy maintsy misafidy Register 'addnsub3′ input ianao raha te hanamora an'io paramètre io.

NIALA

Safidio ity safidy ity hanovana ny fiasa

amin'ny port input addnsub.

Alefaso ny addnsub mankany amin'ny avo ho an'ny asa fanalana.

Alefaso any ambany ny addnsub ho an'ny asa fanampiny.

Sanda Default

Description

UNSIGNED Farito ny endrika fanehoana ho an'ny fampidirana A multiplier.

NIALA

Safidio ity safidy ity mba ahafahan'ny signa

misoratra anarana.

Tsy maintsy misafidy sanda VARIABLE ianao amin'ny Inona ny endrika fanehoana ho an'ny fampidirana Multipliers A? Parameter ahafahana manao an'io safidy io.

Famantaranandro0

Safidio ny Clock0 , Clock1 na Clock2 mba ahafahana sy mamaritra ny famantarana famantaranandro fampidirana ho an'ny rejisitra famantarana.
Tsy maintsy misafidy ny fisoratana anarana `signa' ianao raha te hampiditra an'io mari-pamantarana io.

tsy misy

Manondro ny loharano mazava asynchronous ho an'ny rejistra signa.
Tsy maintsy misafidy ny fisoratana anarana `signa' ianao raha te hampiditra an'io mari-pamantarana io.

tsy misy

Manondro ny loharano mazava synchronous ho an'ny rejistra signa.
Tsy maintsy misafidy ny fisoratana anarana `signa' ianao raha te hampiditra an'io mari-pamantarana io.

UNSIGNED Farito ny endrika fanehoana ho an'ny fampidirana B multiplier.

NIALA

Safidio ity safidy ity mba ahafahan'ny signb

misoratra anarana.

nitohy…

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

fikirana

Parametera vokarina IP

sarobidy

Sanda Default

Inona no loharanon'ny fampidirana famantaranandro?

gui_register_s ignb_clock

Clock0 Clock1 Clock2

Famantaranandro0

Inona no loharanon'ny fampidirana mazava asynchronous?

gui_register_s ignb_aclr

TSY MISY ACLR0 ACLR1

Inona no loharanon'ny fampidirana mazava synchronous?

gui_register_s ignb_sclr

TSY MISY SCLR0 SCLR1

Input Configuration
Soraty ny fidirana A amin'ny multiplier
Inona no loharanon'ny fampidirana famantaranandro?

gui_input_reg On

ister_a

NIALA

gui_input_reg ister_a_clock

Clock0 Clock1 Clock2

TSY MISY
Off Clock0

Inona no loharanon'ny fampidirana mazava asynchronous?

gui_input_reg ister_a_aclr

TSY MISY ACLR0 ACLR1

Inona no loharanon'ny fampidirana mazava synchronous?

gui_input_reg ister_a_sclr

TSY MISY SCLR0 SCLR1

Soraty ny fidirana B amin'ny multiplier
Inona no loharanon'ny fampidirana famantaranandro?

gui_input_reg On

ister_b

NIALA

gui_input_reg ister_b_clock

Clock0 Clock1 Clock2

TSY MISY TSY MAINTSY 0

Inona no loharanon'ny fampidirana mazava asynchronous?

gui_input_reg ister_b_aclr

TSY MISY ACLR0 ACLR1

tsy misy

Inona no loharanon'ny fampidirana mazava synchronous?

gui_input_reg ister_b_sclr

TSY MISY SCLR0 SCLR1

tsy misy

Inona ny fidirana A amin'ny multiplier mifandray?

gui_multiplier Multiplier fampidirana Multiplier

_a_input

Scan rojo fidirana fidirana

Description
Tsy maintsy misafidy sanda VARIABLE ianao amin'ny Inona ny endrika fanehoana ny fampidirana Multipliers B? Parameter ahafahana manao an'io safidy io.
Safidio ny Clock0 , Clock1 na Clock2 mba ahafahana mamela sy mamaritra ny famantarana famantarana famantarana famantarana famantarana signb. Tsy maintsy misafidy ny fisoratana anarana `signb' ianao raha te hampiditra an'io mari-pamantarana io.
Mamaritra ny loharano mazava asynchronous ho an'ny rejistra signb. Tsy maintsy misafidy ny fisoratana anarana `signb' ianao raha te hampiditra an'io mari-pamantarana io.
Mamaritra ny loharano mazava synchronous ho an'ny rejistra signb. Tsy maintsy misafidy ny fisoratana anarana `signb' ianao raha te hampiditra an'io mari-pamantarana io.
Safidio ity safidy ity mba ahafahan'ny rejisitry ny fidirana ho an'ny fiara fitaterana data.
Safidio ny Clock0 , Clock1 na Clock2 mba ahafahana sy mamaritra ny famantarana famantarana famantaranandro fidirana ho an'ny fiara fitaterana data. Tsy maintsy misafidy Register input A amin'ny multiplier ianao raha te-hahazo an'io mari-pamantarana io.
Mamaritra ny rejistra ny loharano mazava asynchronous ho an'ny fiara fitateram-pidirana dataa. Tsy maintsy misafidy Register input A amin'ny multiplier ianao mba hahafahanao ity parameter ity.
Manondro ny rejisitra loharano mazava synchronous ho an'ny fiara fitaterana dataa. Tsy maintsy misafidy Register input A amin'ny multiplier ianao mba hahafahanao ity parameter ity.
Safidio ity safidy ity mba ahafahan'ny rejisitry ny fidirana ho an'ny fiara fitaterana datab.
Safidio ny Clock0 , Clock1 na Clock2 mba ahafahana sy mamaritra ny famantarana famantarana famantarana famantarana ho an'ny bus datab input. Tsy maintsy misafidy Register input B amin'ny multiplier ianao mba hahafahanao ity parameter ity.
Manondro ny rejisitra loharano mazava asynchronous ho an'ny fiara fitaterana datab. Tsy maintsy misafidy Register input B amin'ny multiplier ianao mba hahafahanao ity parameter ity.
Mamaritra ny rejisitra loharano mazava synchronous ho an'ny fiara fitaterana datab. Tsy maintsy misafidy Register input B amin'ny multiplier ianao mba hahafahanao ity parameter ity.
Safidio ny loharano fampidirana ho an'ny fampidirana A amin'ny multiplier.
nitohy…

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 50

Alefaso ny valiny

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

fikirana

Parametera vokarina IP

sarobidy

Scanout A Register Configuration

Soraty ny fivoahan'ny rojo scan

gui_scanouta On

_misoratra anarana

NIALA

Inona no loharanon'ny fampidirana famantaranandro?

gui_scanouta _register_cloc k

Clock0 Clock1 Clock2

Inona no loharanon'ny fampidirana mazava asynchronous?

gui_scanouta _register_aclr

TSY MISY ACLR0 ACLR1

Inona no loharanon'ny fampidirana mazava synchronous?

gui_scanouta _register_sclr

TSY MISY SCLR0 SCLR1

8.6.4. Preadder Tab

Tabilao 33. Tab Preadder

fikirana

Parametera vokarina IP

sarobidy

Safidio ny maody preadder

preadder_mo de

Tsotra, COEF, INPUT, SQUARE, CONSTANT

Sanda Default

Description
Safidio ny fampidirana Multiplier raha hampiasa fiara fitateram-baovao ho loharanon'ny multiplier. Safidio Scan chain input raha hampiasa ny scanin input bus ho loharanon'ny multiplier ary avelao ny scanout output bus. Ity paramètre ity dia misy rehefa misafidy 2, 3 na 4 ianao amin'ny Firy ny isan'ny multiplier? parameter.

Tsy misy famantaranandro0 TSY MISY

Safidio ity safidy ity mba ahafahan'ny rejisitry ny famoahana ho an'ny fiara fitaterana scanouta.
Tsy maintsy misafidy Ampidiro rojo scan ianao amin'ny Inona ny fidirana A amin'ny multiplier mifandray amin'izany? Parameter ahafahana manao an'io safidy io.
Safidio ny Clock0 , Clock1 na Clock2 mba ahafahana sy mamaritra ny famantarana famantarana famantarana famantarana ho an'ny fiara fitaterana scanouta.
Tsy maintsy velominao ny Rejistra ny vokatra avy amin'ny mari-pamantarana rojo scan mba ahafahana manao an'io safidy io.
Mamaritra ny rejisitra loharano mazava asynchronous ho an'ny fiara fitaterana scanouta.
Tsy maintsy velominao ny Rejistra ny vokatra avy amin'ny mari-pamantarana rojo scan mba ahafahana manao an'io safidy io.
Mamaritra ny rejisitra loharano mazava synchronous ho an'ny fiara fitaterana scanouta.
Tsy maintsy misafidy Register Output amin'ny mari-pamantarana rojo scan ianao mba hahafahanao ity safidy ity.

Sanda Default
TSOTRA

Description
Mamaritra ny fomba fiasa ho an'ny maodely preadder. Tsotra: Ity fomba ity dia mandalo ny preadder. Ity no fomba fanao mahazatra. COEF: Ity fomba ity dia mampiasa ny fivoahan'ny fiara fitateram-bahoaka mialoha sy ny coefsel ho fampidirana amin'ny multiplier. INPUT: Ity fomba ity dia mampiasa ny famoahana ny preadder sy ny datac input bus ho fampidirana amin'ny multiplier. SQUARE: Ity fomba ity dia mampiasa ny fivoahan'ny preadder ho toy ny fampidiran-dresaka amin'ny multiplier.
nitohy…

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

fikirana

Parametera vokarina IP

sarobidy

Safidio ny toromarika mialoha

gui_preadder ADD,

_direction

zana

Ohatrinona ny sakan'ny fiara fitateram-bahoaka C width_c?

1 – 256

Data C Input Register Configuration

Misoratra anarana datac input

gui_datac_inp On

ut_register

NIALA

Inona no loharanon'ny fampidirana famantaranandro?

gui_datac_inp ut_register_cl ock

Clock0 Clock1 Clock2

Inona no loharanon'ny fampidirana mazava asynchronous?

gui_datac_inp ut_register_a clr

TSY MISY ACLR0 ACLR1

Inona no loharanon'ny fampidirana mazava synchronous?

gui_datac_inp ut_register_sc lr

TSY MISY SCLR0 SCLR1

Coefficients
Tokony ho ohatrinona ny sakan'ny coef?

width_coef

1 – 27

Coef Register Configuration

Soraty ny fampidirana coefsel

gui_coef_regi On

ster

NIALA

Inona no loharanon'ny fampidirana famantaranandro?

gui_coef_regi ster_clock

Clock0 Clock1 Clock2

Sanda Default
hametraka
16

Description
CONSTANT: Ity fomba ity dia mampiasa bus dataa input miaraka amin'ny preadder bypassed ary coefsel input bus ho fampidirana amin'ny multiplier.
Mamaritra ny fiasan'ny preadder. Mba hahafahan'ity mari-pamantarana ity dia fidio ireto manaraka ireto ho an'ny Safidio ny maody preadder: · COEF · INPUT · SQUARE na · CONSTANT
Mamaritra ny isan'ny bits ho an'ny fiara fitateram-bahoaka C. Tsy maintsy misafidy INPUT ianao amin'ny safidio ny maodely preadder raha te-hahazo an'io mari-pamantarana io.

Amin'ny famantaranandro0 TSY MISY

Safidio ity safidy ity mba ahafahan'ny rejisitry ny fidirana ho an'ny fiara fitaterana datac. Tsy maintsy mametraka ny INPUT ianao amin'ny Select preadder mode paramater mba ahafahan'ity safidy ity.
Safidio ny Clock0 , Clock1 na Clock2 mba hamaritana ny famantarana famantaranandro fampidirana ho an'ny rejisitra fampidirana datac. Tsy maintsy misafidy Register datac input ianao raha te hampiditra an'io parameter io.
Manondro ny loharano mazava asynchronous ho an'ny rejisitra fampidirana datac. Tsy maintsy misafidy Register datac input ianao raha te hampiditra an'io parameter io.
Mamaritra ny loharano mazava synchronous ho an'ny rejisitra fampidirana datac. Tsy maintsy misafidy Register datac input ianao raha te hampiditra an'io parameter io.

Manondro ny isan'ny bits ho an'ny

fiara fitaterana coefsel.

Tsy maintsy misafidy COEF na CONSTANT ho an'ny maodely preadder ianao raha te hanamora an'io mari-pamantarana io.

Amin'ny famantaranandro0

Safidio ity safidy ity mba ahafahan'ny rejisitra fampidirana ho an'ny fiara fitateram-pidirana coefsel. Tsy maintsy misafidy COEF na CONSTANT ho an'ny maodely preadder ianao raha te hanamora an'io mari-pamantarana io.
Safidio ny Clock0 , Clock1 na Clock2 mba hamaritana ny famantarana famantaranandro fidirana ho an'ny rejisitra fampidirana coefsel. Tsy maintsy misafidy Register the coefsel input ianao mba hahafahanao ity parameter ity.
nitohy…

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 52

Alefaso ny valiny

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

fikirana
Inona no loharanon'ny fampidirana mazava asynchronous?

Parametera vokarina IP

sarobidy

gui_coef_regi ster_aclr

TSY MISY ACLR0 ACLR1

Inona no loharanon'ny fampidirana mazava synchronous

gui_coef_regi ster_sclr

TSY MISY SCLR0 SCLR1

Coefficient_0 Configuration

coef0_0 to coef0_7

0x00000 0xFFFFFFFF

Coefficient_1 Configuration

coef1_0 to coef1_7

0x00000 0xFFFFFFFF

Coefficient_2 Configuration

coef2_0 to coef2_7

0x00000 0xFFFFFFFF

Coefficient_3 Configuration

coef3_0 to coef3_7

0x00000 0xFFFFFFFF

8.6.5. Accumulator Tab

Tabilao 34. Accumulator Tab

fikirana

Parametera vokarina IP

sarobidy

Alefaso ny accumulator?

accumulator

ENY TSIA

Inona no karazana fandidiana accumulator?

accum_directi ADD,

zana

Sanda Default TSY MISY
tsy misy
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Description
Mamaritra ny loharano mazava asynchronous ho an'ny rejisitra fampidirana coefsel. Tsy maintsy misafidy Register the coefsel input ianao mba hahafahanao ity parameter ity.
Mamaritra ny loharano mazava synchronous ho an'ny rejisitra fampidirana coefsel. Tsy maintsy misafidy Register the coefsel input ianao mba hahafahanao ity parameter ity.
Mamaritra ny sanda coefficient ho an'ity multiplier voalohany ity. Ny isan'ny bitika dia tsy maintsy mitovy amin'ny voalaza ao amin'ny Ahoana ny sakan'ny coef? parameter. Tsy maintsy misafidy COEF na CONSTANT ho an'ny maodely preadder ianao raha te hanamora an'io mari-pamantarana io.
Mamaritra ny sanda coefficient ho an'ity multiplier faharoa ity. Ny isan'ny bitika dia tsy maintsy mitovy amin'ny voalaza ao amin'ny Ahoana ny sakan'ny coef? parameter. Tsy maintsy misafidy COEF na CONSTANT ho an'ny maodely preadder ianao raha te hanamora an'io mari-pamantarana io.
Mamaritra ny sanda coefficient ho an'ity multiplier fahatelo ity. Ny isan'ny bitika dia tsy maintsy mitovy amin'ny voalaza ao amin'ny Ahoana ny sakan'ny coef? parameter. Tsy maintsy misafidy COEF na CONSTANT ho an'ny maodely preadder ianao raha te hanamora an'io mari-pamantarana io.
Mamaritra ny sanda coefficient ho an'ity multiplier fahefatra ity. Ny isan'ny bitika dia tsy maintsy mitovy amin'ny voalaza ao amin'ny Ahoana ny sakan'ny coef? parameter. Tsy maintsy misafidy COEF na CONSTANT ho an'ny maodely preadder ianao raha te hanamora an'io mari-pamantarana io.

Sanda Default NO
hametraka

Description
Safidio ny YES mba ahafahan'ny accumulator. Tsy maintsy misafidy Register output amin'ny vondrona adder ianao rehefa mampiasa endri-javatra accumulator.
Mamaritra ny fiasan'ny mpanangom-bokatra: · ADD ho an'ny asa fanampiny · SUB ho an'ny asa fanalana. Tsy maintsy misafidy YES ianao amin'ny Enable accumulator? Parameter ahafahana manao an'io safidy io.
nitohy…

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

fikirana
Preload Constant Alefaso ny preload constant

Parametera vokarina IP

sarobidy

gui_ena_prelo On

ad_const

NIALA

Inona ny fidirana amin'ny port accumulate mifandray amin'ny?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Misafidiana sanda ho an'ny loadconst_val 0 – 64 mialoha

foana

Inona no loharanon'ny fampidirana famantaranandro?

gui_accum_sl oad_register_ clock

Clock0 Clock1 Clock2

Inona no loharanon'ny fampidirana mazava asynchronous?

gui_accum_sl oad_register_ aclr

TSY MISY ACLR0 ACLR1

Inona no loharanon'ny fampidirana mazava synchronous?

gui_accum_sl oad_register_ sclr

TSY MISY SCLR0 SCLR1

Alefaso ny double accumulator

gui_double_a On

ccum

NIALA

Sanda Default

Description

NIALA

Alefaso ny accum_sload or

sload_accum famantarana sy fisoratana anarana

hisafidianana amin'ny fomba mavitrika ny fidirana amin'ny

mpiorina.

Rehefa ambany ny accum_sload na sload_accum, dia alefa ao amin'ny accumulator ny vokatra multiplier.

Rehefa ambony na sload_accum ny accum_sload, dia alefa ao amin'ny accumulator ny tsy miova mialohan'ny entana voatondro ho an'ny mpampiasa.

Tsy maintsy misafidy YES ianao amin'ny Enable accumulator? Parameter ahafahana manao an'io safidy io.

ACCUM_SL OAD

Mamaritra ny fihetsiky ny famantarana accum_sload/ sload_accum.
ACCUM_SLOAD: Ampidiro ambany ny accum_sload mba hampidirana ny vokatra fampitomboana mankany amin'ny mpanangom-bokatra.
SLOAD_ACCUM: Mandehana sload_accum avo mba hampidirana ny vokatra multiplier mankany amin'ny accumulator.
Tsy maintsy misafidy safidy Enable preload constant ianao raha te hanamora an'io paramètre io.

Lazao ny sanda tsy miova efa voatendry.

Ity sanda ity dia mety ho 2N izay N dia ny sanda tsy miova efa napetraka.

Rehefa N=64 dia maneho aotra tsy miova izany.

Tsy maintsy misafidy safidy Enable preload constant ianao raha te hanamora an'io paramètre io.

Famantaranandro0

Safidio ny Clock0 , Clock1 na Clock2 mba hamaritana ny famantarana famantaranandro fampidirana ho an'ny rejisitra accum_sload/sload_accum.
Tsy maintsy misafidy safidy Enable preload constant ianao raha te hanamora an'io paramètre io.

tsy misy

Manondro ny loharano mazava asynchronous ho an'ny rejisitra accum_sload/sload_accum.
Tsy maintsy misafidy safidy Enable preload constant ianao raha te hanamora an'io paramètre io.

tsy misy

Mamaritra ny loharano mazava synchronous ho an'ny rejisitra accum_sload/sload_accum.
Tsy maintsy misafidy safidy Enable preload constant ianao raha te hanamora an'io paramètre io.

NIALA

Mandeha ny rejisitra mpiangona roa.

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 54

Alefaso ny valiny

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. Systolic/Chainout Tab

Tabilao 35. Systolic/Chainout Adder Tab

Parameter Enable chainout adder

Parametera vokarina IP

sarobidy

chainout_add ENY,

tsy misy

Inona no karazana fiasan'ny chainout adder?

chainout_add ADD,

er_direction

zana

Alefaso ny fampidirana `negate' ho an'ny adder chainout?

Port_negate

PORT_USED, PORT_UNUSED

Soraty ny fampidirana `negate'? negate_regist er

TSY MISY RESOTRA, CLOCK0, CLOCK1, CLOCK2, CLOCK3

Inona no loharanon'ny fampidirana mazava asynchronous?

negate_aclr

TSY MISY ACLR0 ACLR1

Inona no loharanon'ny fampidirana mazava synchronous?

negate_sclr

TSY MISY SCLR0 SCLR1

Fahatarana systolika
Alefaso ny rejistra fahatarana systolika

gui_systolic_d On

elay

NIALA

Inona no loharanon'ny fampidirana famantaranandro?

gui_systolic_d CLOCK0,

elay_clock

FOTOANA 1,

Sanda Default
tsy misy

Description
Safidio ny ENY mba hahafahan'ny module adder chainout.

hametraka

Manondro ny fiasan'ny adder chainout.
Ho an'ny asa fanalana, ny SIRAMA dia tsy maintsy hofantenana amin'ny Inona ny endrika fanehoana ny fampidirana Multipliers A? ary Inona no endrika fanehoana ho an'ny fampidirana Multipliers B? ao amin'ny tabilao Multipliers.

PORT_UN Ampiasaina

Safidio ny PORT_USED mba ahafahana manafoana famantarana fampidirana.
Tsy manan-kery ity mari-pamantarana ity rehefa tsy mandeha ny adder chainout.

TSY MISY REGIST ERED

Mba hahafahan'ny rejisitra fampidirana ho an'ny fanevan'ny fanindroany ary mamaritra ny famantarana famantaranandro fanindroany ho an'ny rejisitra tsy negate.
Safidio ny TSY MISY REGISTERED raha tsy ilaina ny rejisitra fampidirana
Tsy mety ity paramètre ity rehefa misafidy:
· TSIA ho an'ny Enable chainout adder na
· PORT_UNUSED ho an'ny Enable 'negate' fampidirana ho an'ny chainout adder? Parameter or

tsy misy

Manondro ny loharano mazava asynchronous ho an'ny rejisitra negate.
Tsy mety ity paramètre ity rehefa misafidy:
· TSIA ho an'ny Enable chainout adder na
· PORT_UNUSED ho an'ny Enable 'negate' fampidirana ho an'ny chainout adder? Parameter or

tsy misy

Manondro ny loharano mazava synchronous ho an'ny rejistra negate.
Tsy mety ity paramètre ity rehefa misafidy:
· TSIA ho an'ny Enable chainout adder na
· PORT_UNUSED ho an'ny Enable 'negate' fampidirana ho an'ny chainout adder? Parameter or

Miala CLOCK0

Safidio ity safidy ity mba ahafahan'ny fomba systolic. Ity paramètre ity dia misy rehefa misafidy 2 na 4 ianao amin'ny Firy ny isan'ny multiplier? parameter. Tsy maintsy avelanao hampiasa ny rejisitra fanemorana systolika ny famoahana ny rejisitra an'ny vondrona adder.
Mamaritra ny famantarana famantaranandro fampidirana ho an'ny rejisitra fahatarana systolika.
nitohy…

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

fikirana

Parametera vokarina IP

sarobidy

FOTOANA 2,

Inona no loharanon'ny fampidirana mazava asynchronous?

gui_systolic_d elay_aclr

TSY MISY ACLR0 ACLR1

Inona no loharanon'ny fampidirana mazava synchronous?

gui_systolic_d elay_sclr

TSY MISY SCLR0 SCLR1

Sanda Default
tsy misy
tsy misy

Description
Tsy maintsy misafidy ny rejisitry ny fahatarana systolika ianao mba ahafahana manao an'io safidy io.
Mamaritra ny loharano mazava asynchronous ho an'ny rejisitra fahatarana systolika. Tsy maintsy misafidy ny rejisitry ny fahatarana systolika ianao mba ahafahana manao an'io safidy io.
Mamaritra ny loharano mazava synchronous ho an'ny rejisitra fahatarana systolika. Tsy maintsy misafidy ny rejisitry ny fahatarana systolika ianao mba ahafahana manao an'io safidy io.

8.6.7. Pipelining Tab

Tabilao 36. Tabilaon'ny fantsona

Parameter Pipelining Configuration

Parametera vokarina IP

sarobidy

Te-hanampy rejisitry ny fantsona amin'ny fidirana ve ianao?

gui_pipelining Tsia, Eny

Sanda Default
tsy misy

Anontanio azafady ny

latency

isan'ny famantaranandro

BISIKLETA

Izay sanda lehibe 0 noho ny 0

Inona no loharanon'ny fampidirana famantaranandro?

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

Inona no loharanon'ny fampidirana mazava asynchronous?

gui_input_late ncy_aclr

TSY MISY ACLR0 ACLR1

Inona no loharanon'ny fampidirana mazava synchronous?

gui_input_late ncy_sclr

TSY MISY SCLR0 SCLR1

CLOCK0 TSY MISY

Description
Safidio ny Eny raha te hampiditra ambaratonga fanampiny amin'ny rejisitra fantsona amin'ny famantarana fampidirana. Tsy maintsy mamaritra sanda mihoatra ny 0 ianao raha teneno azafady ny isan'ny mari-pamantarana tsingerin'ny famantaranandro.
Manondro ny fahatarana irina amin'ny tsingerin'ny famantaranandro. Ambaratonga iray amin'ny rejisitra fantsona = 1 latency amin'ny tsingerin'ny famantaranandro. Tsy maintsy misafidy ENY ianao raha te hampiditra rejisitra fantsona fantsona amin'ny fidirana? mba hahafahan'ity safidy ity.
Safidio ny Clock0 , Clock1 na Clock2 mba ahafahana manome sy mamaritra ny famantarana famantarana famantarana famantarana famantaranandro. Tsy maintsy misafidy ENY ianao raha te hampiditra rejisitra fantsona fantsona amin'ny fidirana? mba hahafahan'ity safidy ity.
Mamaritra ny rejisitra loharano mazava asynchronous ho an'ny rejisitra fantsona fantsona fanampiny. Tsy maintsy misafidy ENY ianao raha te hampiditra rejisitra fantsona fantsona amin'ny fidirana? mba hahafahan'ity safidy ity.
Manondro ny rejisitra loharano mazava synchronous ho an'ny rejisitra fantsona fantsona fanampiny. Tsy maintsy misafidy ENY ianao raha te hampiditra rejisitra fantsona fantsona amin'ny fidirana? mba hahafahan'ity safidy ity.

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 56

Alefaso ny valiny

683490 | 2020.10.05 Mandefasa valiny

9. ALTMEMMULT (Fampitandremana Constant Coefficient miorina amin'ny fahatsiarovana) IP Core

Attention:

Intel dia nanaisotra ny fanohanan'ity IP ity amin'ny Intel Quartus Prime Pro Edition version 20.3. Raha mikendry fitaovana ao amin'ny Intel Quartus Prime Pro Edition ny fototry ny IP ao amin'ny famolavolanao, dia azonao atao ny manolo ny IP amin'ny LPM_MULT Intel FPGA IP na mamorona indray ny IP ary manangona ny endrikao amin'ny alàlan'ny rindrambaiko Intel Quartus Prime Standard Edition.

Ny fototra IP ALTMEMMULT dia ampiasaina hamoronana multiplier mifototra amin'ny fitadidiana amin'ny alàlan'ny sakana fitadidiana onchip hita ao amin'ny Intel FPGAs (miaraka amin'ny sakana fitadidiana M512, M4K, M9K, ary MLAB). Ity IP core ity dia ilaina raha tsy manana loharanon-karena ampy hampiharana ny multipliers amin'ny singa lojika (LEs) na loharanon-karena natokana ho an'ny multiplier.
Ny fototra IP ALTMEMMULT dia fiasa synchronous izay mitaky famantaranandro. Ny fototry ny IP ALTMEMMULT dia mametraka multiplier miaraka amin'ny fampandehanana kely indrindra sy ny latency azo atao ho an'ny marika sy ny fepetra voafaritra.
Ity sary manaraka ity dia mampiseho ny seranan-tsambo ho an'ny fototra IP ALTMEMMULT.

Sary 21. ALTMEMMULT Ports

ALTMEMMULT

data_in[] sload_data coeff_in[]

vokatra [] vokatra_valiny_valiny_vita

sload_coeff

sclr famantaranandro
inst

Fampahalalana mifandraika amin'ny pejy 71

9.1. endri-javatra
Ny fototra IP ALTMEMMULT dia manolotra ireto endri-javatra manaraka ireto: · Mamorona fampitomboana mifototra amin'ny fitadidiana fotsiny amin'ny fampiasana sakana fitadidiana on-chip hita ao amin'ny
Intel FPGAs · Manohana ny sakan'ny data amin'ny 1 bits · Manohana ny endrika fanehoana angon-drakitra voasonia sy tsy misy sonia · Manohana ny pipelining miaraka amin'ny latency output raikitra

ISO 9001:2015 voasoratra anarana

9. ALTMEMMULT (Fampitaovana Constant Coefficient miorina amin'ny fahatsiarovana) IP Core 683490 | 2020.10.05
· Mitahiry tsy miova maromaro ao anaty fitadidiana kisendrasendra (RAM)
· Manome safidy hisafidianana ny karazana sakana RAM
· Manohana seranan-tsambo fampidirana mazava sy fanaraha-maso entana azo atao
9.2. Verilog HDL Prototype
Ity prototype Verilog HDL manaraka ity dia hita ao amin'ny Verilog Design File (.v) altera_mf.v ao amin'ny lahatahiry synthesis eda.
module altmemmult #( parameter coeff_representation = "SIGNED", parameter coefficient0 = "TSY MISY", parameter data_representation = "SIGNED", parameter intended_device_family = "tsy ampiasaina", parameter max_clock_cycles_per_result = 1, parameter number_of_coefficients = 1, parameter ram_block_type = "AU_block_type" total_latency = 1, parameter width_c = 1, parameter width_d = 1, parameter width_r = 1, parameter width_s = 1, parameter lpm_type = “altmemmult”, parameter lpm_hint = “tsy ampiasaina”) (famantaranandro tariby fidirana, tariby fidirana [width_c-1: 0] coeff_in, tariby fampidirana [width_d-1: 0] data_in, tariby famoahana entana_vita, tariby mivoaka [width_r-1: 0] valiny, valin'ny tariby mivoaka, tariby fidirana sclr, tariby fampidirana [width_s-1: 0] sel, fampidirana tariby sload_coeff, fampidirana tariby sload_data)/* synthesis syn_black_box=1 */; endmodule
9.3. VHDL Component Declaration
Ny fanambarana singa VHDL dia hita ao amin'ny VHDL Design File (.vhd) altera_mf_components.vhd ao amin'ny librariesvhdlaltera_mf directory.
singa altmemmult generic ( coeff_representation: string: = "SIGNED"; coefficient0: string: = "TSY MISY"; data_representation: string: = "SIGNED"; intended_device_family: string: = "tsy ampiasaina"; max_clock_cycles_per_result: natural:= 1; number_of_coefficient := 1 ; "altmemult"); port (famantaranandro: in std_logic; coeff_in: in std_logic_vector(width_c-1 downto 1):= (others => '0'); data_in: in std_logic_vector(width_d-0 downto 1);

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 58

Alefaso ny valiny

9. ALTMEMMULT (Fampitaovana Constant Coefficient miorina amin'ny fahatsiarovana) IP Core 683490 | 2020.10.05

load_done: out std_logic; vokatra: mivoaka std_logic_vector (width_r-1 midina hatramin'ny 0); result_valid: out std_logic; sclr:in std_logic := '0'; sel: in std_logic_vector(width_s-1 downto 0):= (hafa => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); singa farany;

9.4. Seranana

Ireto tabilao manaraka ireto dia mitanisa ny seranana fidirana sy fivoahana ho an'ny fototra IP ALTMEMMULT.

Tabilao 37. ALTMEMMULT Ports fampidirana

Anaran'ny seranan-tsambo

ilaina

Description

famantaranandro

ENY

Fampidirana famantaranandro mankany amin'ny multiplier.

coeff_in[]

tsy misy

Seranana fidirana coefficient ho an'ny multiplier. Ny haben'ny seranan-tsambo dia miankina amin'ny sanda parameter WIDTH_C.

data_in[]

ENY

Ny seranan-tsambo fampidirana data mankany amin'ny multiplier. Ny haben'ny seranana fidirana dia miankina amin'ny sanda parameter WIDTH_D.

sclr

tsy misy

Fampidirana mazava synchronous. Raha tsy ampiasaina dia avo lenta ny sanda default.

sel []

tsy misy

Fifantenana coefficient raikitra. Ny haben'ny seranana fidirana dia miankina amin'ny WIDTH_S

sanda parameter.

sload_coeff

tsy misy

Seranan-tseranana fampidirana coefficient load synchronous. Manolo ny sanda coefficient voafantina ankehitriny amin'ny sanda voatondro ao amin'ny fampidirana coeff_in.

sload_data

tsy misy

Seranan-tseranana fampidirana angona entana synchronous. Famantarana izay mamaritra ny asa fampitomboana vaovao ary manafoana izay asa fampitomboana efa misy. Raha manana sanda 1 ny mari-pamantarana MAX_CLOCK_CYCLES_PER_RESULT dia tsinontsinoavina ny seranan-tsambo sload_data.

Tabilao 38. ALTMEMMULT Output Ports

Anaran'ny seranan-tsambo

ilaina

Description

vokatra []

ENY

Multiplier seranan-tsambo output. Ny haben'ny seranana fidirana dia miankina amin'ny sandan'ny parameter WIDTH_R.

valiny_valiny

ENY

Manondro raha ny vokatra dia vokatry ny fampitomboana tanteraka. Raha manana sanda 1 ny mari-pamantarana MAX_CLOCK_CYCLES_PER_RESULT dia tsy ampiasaina ny seranan-tsambo vokarina result_valid.

load_vita

tsy misy

Manondro rehefa vita ny fametrahana ny coefficient vaovao. Ny mari-pamantarana load_done dia manamafy rehefa vita ny fametrahana ny coefficient vaovao. Raha tsy avo ny mari-pamantarana load_done dia tsy misy sanda coefficient hafa azo ampidirina ao amin'ny fitadidiana.

9.5. Paramèter

Ity tabilao manaraka ity dia mitanisa ny mari-pamantarana ho an'ny fototra IP ALTMEMMULT.

Tabilao 39.
WIDTH_D WIDTH_C

ALTMEMMULT Parameter
Anaran'ny paramètre

Karazana ilaina

Description

Integer Eny

Manondro ny sakan'ny port data_in[].

Integer Eny

Manondro ny sakan'ny seranan-tsambo coeff_in[]. nitohy…

Alefaso ny valiny

Intel FPGA Integer Arithmetic IP Cores Torolàlana ho an'ny mpampiasa 59

9. ALTMEMMULT (Fampitaovana Constant Coefficient miorina amin'ny fahatsiarovana) IP Core 683490 | 2020.10.05

Anaran'ny paramètre WIDTH_R WIDTH

Documents / Loharano

Intel FPGA Integer Arithmetic IP Cores [pdf] Torolàlana ho an'ny mpampiasa
FPGA Integer Arithmetic IP Cores, Integer Arithmetic IP Cores, Arithmetic IP Cores, IP Cores

References

User Manual

FPGA Integer Arithmetic IP Cores

Documents / Loharano

References

Mametraha hevitra

Foana ny valiny