F Tile Serial Lite IV Intel FPGA IP lietotāja rokasgrāmata

Saturs paslēpties

F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata
Atjaunināts Intel® Quartus® Prime Design Suite: 22.1 IP versija: 5.0.0

Tiešsaistes versija Sūtīt atsauksmes

UG-20324

ID: 683074 Versija: 2022.04.28

Saturs
Saturs
1. Par F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmatu………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………………. 6 2.1. Informācija par izdošanu……………………………………………………………………………………..7 2.2. Atbalstītās funkcijas…………………………………………………………………………………….. 7 2.3. IP versijas atbalsta līmenis………………………………………………………………………………..8 2.4. Ierīces ātruma pakāpes atbalsts…………………………………………………………………………..8 2.5. Resursu izmantošana un latentums……………………………………………………………………9 2.6. Joslas platuma efektivitāte………………………………………………………………………………. 9
3. Darba sākšana……………………………………………………………………………………………. 11 3.1. Intel FPGA IP kodolu instalēšana un licencēšana…………………………………………………… 11 3.1.1. Intel FPGA IP novērtēšanas režīms…………………………………………………………. 11 3.2. IP parametru un opciju norādīšana………………………………………………………… 14 3.3. Ģenerēts File Struktūra…………………………………………………………………………… 14 3.4. Intel FPGA IP kodolu simulācija…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 16 3.4.1. Projekta imitācija un pārbaude……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… IP kodolu sintezēšana citos EDA rīkos………………………………………………………. 17 3.5. Pilna dizaina sastādīšana…………………………………………………………………………..17
4. Funkcionālais apraksts……………………………………………………………………………………….. 19 4.1. TX datu ceļš……………………………………………………………………………………………..20 4.1.1. TX MAC adapteris…………………………………………………………………………….. 21 4.1.2. Vadības vārda (CW) ievietošana…………………………………………………………… 23 4.1.3. TX CRC…………………………………………………………………………………………28 4.1.4. TX MII kodētājs……………………………………………………………………………….29 4.1.5. TX PCS un PMA………………………………………………………………………….. 30 4.2. RX datu ceļš…………………………………………………………………………………………. 30 4.2.1. RX PCS un PMA………………………………………………………………………….. 31 4.2.2. RX MII dekodētājs……………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………………….. 31 4.2.4. RX Deskew…………………………………………………………………………………….32 4.2.5. RX CW noņemšana……………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP pulksteņa arhitektūra……………………………………………. 36 4.4. Atiestatīšana un saites inicializācija………………………………………………………………………..37 4.4.1. TX atiestatīšanas un inicializācijas secība…………………………………………………. 38 4.4.2. RX atiestatīšanas un inicializācijas secība…………………………………………………. 39 4.5. Saites ātruma un joslas platuma efektivitātes aprēķins………………………………………………….. 40
5. Parametri……………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP interfeisa signāli……………………………………………….. 44 6.1. Pulksteņa signāli…………………………………………………………………………………………….44 6.2. Signālu atiestatīšana…………………………………………………………………………………………… 44 6.3. MAC signāli…………………………………………………………………………………………….. 45 6.4. Raiduztvērēja pārkonfigurācijas signāli………………………………………………………………… 48 6.5. PMA signāli…………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 2

Sūtīt atsauksmes

Saturs
7. Projektēšana ar F-Tile Serial Lite IV Intel FPGA IP…………………………………………………… 51 7.1. Atiestatīšanas vadlīnijas……………………………………………………………………………………….. 51 7.2. Kļūdu apstrādes vadlīnijas……………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP lietotāja rokasgrāmatas arhīvi……………………………………………. 52 9. F-Tile Serial Lite IV Intel FPGA IP lietotāja rokasgrāmatas dokumentu pārskatīšanas vēsture………53

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 3

683074 | 2022.04.28 Sūtīt atsauksmes

1. Par F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmatu

Šajā dokumentā ir aprakstīti IP līdzekļi, arhitektūras apraksts, ģenerēšanas darbības un vadlīnijas, lai izstrādātu F-Tile Serial Lite IV Intel® FPGA IP, izmantojot F-tile raiduztvērējus Intel AgilexTM ierīcēs.

Paredzētā auditorija

Šis dokuments ir paredzēts šādiem lietotājiem:
· Projektēšanas arhitektiem veikt IP atlasi sistēmas līmeņa projektēšanas plānošanas posmā
· Aparatūras dizaineri, integrējot IP savā sistēmas līmeņa dizainā
· Validācijas inženieri sistēmas līmeņa simulācijas un aparatūras validācijas fāzēs

Saistītie dokumenti

Šajā tabulā ir uzskaitīti citi atsauces dokumenti, kas saistīti ar F-Tile Serial Lite IV Intel FPGA IP.

1. tabula.

Saistītie dokumenti

Atsauce

F-Tile Serial Lite IV Intel FPGA IP dizains Example Lietotāja rokasgrāmata

Intel Agilex ierīces datu lapa

Apraksts
Šis dokuments sniedz F-Tile Serial Lite IV Intel FPGA IP dizaina ģenerēšanu, lietošanas vadlīnijas un funkcionālo aprakstu, piemēram,amples Intel Agilex ierīcēs.
Šajā dokumentā ir aprakstīti Intel Agilex ierīču elektriskie parametri, komutācijas raksturlielumi, konfigurācijas specifikācijas un laiks.

2. tabula.
CW RS-FEC PMA TX RX PAM4 NRZ

Akronīmi un glosārijs Akronīmu saraksts
Akronīms

Izplešanās vadības vārds Reed-Solomon uz priekšu kļūdu labošana Fiziskā vidēja pielikums raidītāja uztvērēja impulss-Amplitude Modulācija 4 līmeņu Neatgriežas līdz nullei

turpinājums…

Intel korporācija. Visas tiesības aizsargātas. Intel, Intel logotips un citas Intel preču zīmes ir Intel Corporation vai tās meitasuzņēmumu preču zīmes. Intel garantē savu FPGA un pusvadītāju produktu veiktspēju atbilstoši pašreizējām specifikācijām saskaņā ar Intel standarta garantiju, taču patur tiesības jebkurā laikā bez brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Intel neuzņemas nekādu atbildību vai saistības, kas izriet no jebkādas šeit aprakstītās informācijas, produkta vai pakalpojuma lietojuma vai izmantošanas, izņemot gadījumus, kad Intel ir nepārprotami rakstiski piekritis. Intel klientiem ir ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļauties uz jebkādu publicētu informāciju un pirms preču vai pakalpojumu pasūtījumu veikšanas. *Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.

ISO 9001: 2015 reģistrēts

1. Par F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 683074 | 2022.04.28

PCS MII XGMII

Akronīms

Paplašināšanas fiziskā kodēšanas apakšslāņa multivides neatkarīgais interfeiss 10 gigabitu multivides neatkarīgais interfeiss

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 5

683074 | 2022.04.28 Sūtīt atsauksmes

2. F-Tile Serial Lite IV Intel FPGA IP Overview

1. attēls.

F-Tile Serial Lite IV Intel FPGA IP ir piemērots liela joslas platuma datu saziņai starp mikroshēmām, platēm un aizmugurējām lietojumprogrammām.

F-Tile Serial Lite IV Intel FPGA IP ietver multivides piekļuves kontroli (MAC), fiziskā kodēšanas apakšslāni (PCS) un fizisko multivides pielikumu (PMA) blokus. IP atbalsta datu pārraides ātrumu līdz 56 Gbps vienā joslā ar ne vairāk kā četrām PAM4 joslām vai 28 Gbps vienā joslā ar ne vairāk kā 16 NRZ joslām. Šis IP piedāvā lielu joslas platumu, zemu kadru skaitu, zemu I/O skaitu un atbalsta augstu mērogojamību gan joslu skaitā, gan ātrumā. Šis IP ir arī viegli pārkonfigurējams, atbalstot plašu datu pārraides ātrumu diapazonu ar F-tile raiduztvērēja Ethernet PCS režīmu.

Šis IP atbalsta divus pārraides režīmus:
· Pamatrežīms — tas ir tīrs straumēšanas režīms, kurā dati tiek sūtīti bez paketes sākuma, tukša cikla un paketes beigu, lai palielinātu joslas platumu. IP izmanto pirmos derīgos datus kā sērijas sākumu.
· Pilns režīms — tas ir pakešu pārsūtīšanas režīms. Šajā režīmā IP nosūta sēriju un sinhronizācijas ciklu paketes sākumā un beigās kā norobežotājus.

F-Tile Serial Lite IV augsta līmeņa blokshēma

Avalon straumēšanas interfeiss TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n joslu biti (NRZ režīms)/ 2*n joslu biti (PAM4 režīms)

TX MAC

Adapteri INSERT

MII ENCODE

Pielāgoti PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n joslu biti (PAM4 režīms)/ n joslu biti (NRZ režīms)
TX seriālais interfeiss

Avalon straumēšanas interfeiss RX
64*n joslu biti (NRZ režīms)/ 2*n joslu biti (PAM4 režīms)

RX PCS

CW RMV

DESKEW

MII

& LĪDZINĀT DECODE

RX MII

EMIB

DECODE BLOKA SYNC UN FEC DESCRAMBLER

RX PMA

KSA

2n joslu biti (PAM4 režīms)/ n joslu biti (NRZ režīms) RX seriālais interfeiss
Avalon Memory-Mapped Interface Register Config

Leģenda

Mīksta loģika

Stingra loģika

ISO 9001: 2015 reģistrēts

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Varat ģenerēt F-Tile Serial Lite IV Intel FPGA IP dizainu, piemēramamples, lai uzzinātu vairāk par IP funkcijām. Skatiet sadaļu F-Tile Serial Lite IV Intel FPGA IP Design Example Lietotāja rokasgrāmata.
Saistītā informācija · Funkcionālais apraksts 19. lpp. · F-Tile Serial Lite IV Intel FPGA IP Design Example Lietotāja rokasgrāmata

2.1. Izlaiduma informācija

Intel FPGA IP versijas atbilst Intel Quartus® Prime Design Suite programmatūras versijām līdz v19.1. Sākot ar Intel Quartus Prime Design Suite programmatūras versiju 19.2, Intel FPGA IP ir jauna versiju izveides shēma.

Intel FPGA IP versijas (XYZ) numurs var mainīties ar katru Intel Quartus Prime programmatūras versiju. Izmaiņas:

· X norāda uz būtisku IP pārskatīšanu. Ja atjaunināt Intel Quartus Prime programmatūru, jums ir jāatjauno IP.
· Y norāda, ka IP ietver jaunas funkcijas. Atjaunojiet savu IP, lai iekļautu šīs jaunās funkcijas.
· Z norāda, ka IP ietver nelielas izmaiņas. Atjaunojiet savu IP, lai iekļautu šīs izmaiņas.

3. tabula.

F-Tile Serial Lite IV Intel FPGA IP izlaišanas informācija

Preces IP versija Intel Quartus Prime versijas izlaišanas datums Pasūtījuma kods

5.0.0 22.1 2022.04.28 IP-SLITE4F

Apraksts

2.2. Atbalstītās funkcijas
Šajā tabulā ir uzskaitīti F-Tile Serial Lite IV Intel FPGA IP pieejamie līdzekļi:

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

4. tabula.

F-Tile Serial Lite IV Intel FPGA IP funkcijas

Funkcija

Apraksts

Datu pārsūtīšana

· PAM4 režīmam:
— FHT atbalsta tikai 56.1, 58 un 116 Gb/s katrā joslā ar ne vairāk kā 4 joslām.
— FGT atbalsta līdz 58 Gb/s katrā joslā ar ne vairāk kā 12 joslām.
Plašāku informāciju par atbalstītajiem raiduztvērēja datu pārraides ātrumiem PAM18 režīmā skatiet 42. tabulā 4. lpp.
· NRZ režīmam:
— FHT atbalsta tikai 28.05 un 58 Gb/s katrā joslā ar ne vairāk kā 4 joslām.
— FGT atbalsta līdz 28.05 Gb/s vienā joslā ar ne vairāk kā 16 joslām.
Papildinformāciju par atbalstītajiem raiduztvērēja datu pārraides ātrumiem NRZ režīmā skatiet 18. tabulā 42. lpp.
· Atbalsta nepārtrauktas straumēšanas (pamata) vai pakešu (pilna) režīmus.
· Atbalsta zemas augšējās rāmja paketes.
· Atbalsta baitu precizitātes pārsūtīšanu katram sērijveida izmēram.
· Atbalsta lietotāja iniciētu vai automātisku joslu izlīdzināšanu.
· Atbalsta programmējamu saskaņošanas periodu.

PCS

· Izmanto cieto IP loģiku, kas saskaras ar Intel Agilex F-tile raiduztvērējiem, lai samazinātu mīkstās loģikas resursus.
· Atbalsta PAM4 modulācijas režīmu 100GBASE-KP4 specifikācijai. RS-FEC vienmēr ir iespējots šajā modulācijas režīmā.
· Atbalsta NRZ ar izvēles RS-FEC modulācijas režīmu.
· Atbalsta 64b/66b kodēšanas dekodēšanu.

Kļūdu noteikšana un apstrāde

· Atbalsta CRC kļūdu pārbaudi TX un RX datu ceļos. · Atbalsta RX saites kļūdu pārbaudi. · Atbalsta RX PCS kļūdu noteikšanu.

Saskarnes

· Atbalsta tikai pilnu duplekso pakešu pārsūtīšanu ar neatkarīgām saitēm.
· Izmanto punktu-punktu starpsavienojumu ar vairākām FPGA ierīcēm ar zemu pārsūtīšanas latentumu.
· Atbalsta lietotāja definētas komandas.

2.3. IP versijas atbalsta līmenis

Intel Quartus Prime programmatūra un Intel FPGA ierīces atbalsts F-Tile Serial Lite IV Intel FPGA IP ir šāds:

5. tabula.

IP versija un atbalsta līmenis

Intel Quartus Prime 22.1

Ierīce Intel Agilex F-tile raiduztvērēji

IP versijas simulācijas kompilācijas aparatūras dizains

5.0.0

2.4. Ierīces ātruma pakāpes atbalsts
F-Tile Serial Lite IV Intel FPGA IP atbalsta šādas ātruma pakāpes Intel Agilex F-tile ierīcēm: · Raiduztvērēja ātruma pakāpe: -1, -2 un -3 · Galvenā ātruma pakāpe: -1, -2 un - 3

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 8

Sūtīt atsauksmes

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Saistītā informācija
Intel Agilex ierīces datu lapa Plašāka informācija par atbalstīto datu pārraides ātrumu Intel Agilex F-tile raiduztvērējos.

2.5. Resursu izmantošana un latentums

Resursi un latentums F-Tile Serial Lite IV Intel FPGA IP tika iegūti no Intel Quartus Prime Pro Edition programmatūras versijas 22.1.

6. tabula.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP resursu izmantošana
Latenta mērījums ir balstīts uz turp un atpakaļ latentumu no TX kodola ievades līdz RX kodola izvadei.

Raiduztvērēja tips

Variants

Datu joslu skaits režīms RS-FEC ALM

Latentums (TX kodola pulksteņa cikls)

FGT

28.05 Gb/s NRZ 16

Pamata invalīds 21,691 65 XNUMX

Pilnībā invalīds 22,135 65 XNUMX

Pamata iespējots 21,915 189 XNUMX

Pilnībā iespējots 22,452 189 XNUMX

58 Gb/s PAM4 12

Pamata iespējots 28,206 146 XNUMX

Pilnībā iespējots 30,360 146 XNUMX

FHT

58 Gbps NRZ

Pamata iespējots 15,793 146 XNUMX

Pilnībā iespējots 16,624 146 XNUMX

58 Gb/s PAM4 4

Pamata iespējots 15,771 154 XNUMX

Pilnībā iespējots 16,611 154 XNUMX

116 Gb/s PAM4 4

Pamata iespējots 21,605 128 XNUMX

Pilnībā iespējots 23,148 128 XNUMX

2.6. Joslas platuma efektivitāte

7. tabula.

Joslas platuma efektivitāte

Mainīgie Raiduztvērēja režīms

PAM4

Straumēšanas režīms RS-FEC

Pilnībā iespējots

Pamata iespējots

Seriālās saskarnes bitu pārraides ātrums Gb/s (RAW_RATE)
Pārsūtīšanas sērijas lielums vārdu skaitā (BURST_SIZE) (1)
Izlīdzināšanas periods pulksteņa ciklā (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Iestatījumi

NRZ

Pilns

Atspējots

Iespējots

28.0

2,048

4,096

Pamata atspējots 28.0

Iespējots 28.0

4,194,304

4,096

4,096 turpinājās…

(1) BURST_SIZE pamata režīmam tuvojas bezgalībai, tāpēc tiek izmantots liels skaits.

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Mainīgie lielumi

Iestatījumi

64/66b kodējums

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Sērijveida ieraksta lielums vārdu skaitā (BURST_SIZE_OVHD)

2 2 (XNUMX)

0 3 (XNUMX)

2 2 (XNUMX)

0 3 (XNUMX)

Izlīdzināšanas marķiera periods 81,915 XNUMX pulksteņa ciklā (ALIGN_MARKER_PERIOD)

81,915

81,916

Izlīdzināšanas marķiera platums 5

pulksteņa cikls

(ALIGN_MARKER_WIDTH)

Joslas platuma efektivitāte (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Faktiskais ātrums (Gb/s) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Maksimālā lietotāja pulksteņa frekvence (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Saistītā informācija Saites ātruma un joslas platuma efektivitātes aprēķins 40. lpp

(2) Pilnajā režīmā BURST_SIZE_OVHD lielums ietver datu straumē pārī savienotos vadības vārdus START/END.
(3) Pamatrežīmā BURST_SIZE_OVHD ir 0, jo straumēšanas laikā nav START/END.
(4) Joslas platuma efektivitātes aprēķinu skatiet sadaļā Saites ātruma un joslas platuma efektivitātes aprēķins.
(5) Skatiet sadaļu Saites ātruma un joslas platuma efektivitātes aprēķins, lai uzzinātu, kā aprēķināt faktisko ātrumu.
(6) Skatiet sadaļu Saites ātruma un joslas platuma efektivitātes aprēķins, lai aprēķinātu maksimālo lietotāja pulksteņa frekvenci.

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 10

Sūtīt atsauksmes

683074 | 2022.04.28 Sūtīt atsauksmes

3. Darba sākšana

3.1. Intel FPGA IP kodolu instalēšana un licencēšana

Intel Quartus Prime programmatūras instalācijā ir iekļauta Intel FPGA IP bibliotēka. Šī bibliotēka nodrošina daudzus noderīgus IP kodolus jūsu ražošanas vajadzībām bez papildu licences. Dažiem Intel FPGA IP kodoliem ražošanas lietošanai ir jāiegādājas atsevišķa licence. Intel FPGA IP novērtēšanas režīms ļauj novērtēt šos licencētos Intel FPGA IP kodolus simulācijā un aparatūrā, pirms tiek pieņemts lēmums par pilnas ražošanas IP kodola licences iegādi. Pilna ražošanas licence licencētiem Intel IP kodoliem jāiegādājas tikai pēc aparatūras testēšanas un esat gatavs izmantot IP ražošanā.

Programmatūra Intel Quartus Prime pēc noklusējuma instalē IP kodolus šādās vietās:

2. attēls.

IP Core instalācijas ceļš
intelFPGA(_pro) quartus — satur Intel Quartus Prime programmatūras IP — satur Intel FPGA IP bibliotēku un trešās puses IP kodolus altera — satur Intel FPGA IP bibliotēkas avota kodu. – Satur Intel FPGA IP avotu files

8. tabula.

IP Core uzstādīšanas vietas

Atrašanās vieta

Programmatūra

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro izdevums

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platforma Windows* Linux*

Piezīme:

Intel Quartus Prime programmatūra neatbalsta atstarpes instalācijas ceļā.

3.1.1. Intel FPGA IP novērtēšanas režīms
Bezmaksas Intel FPGA IP novērtēšanas režīms ļauj pirms iegādes novērtēt licencētos Intel FPGA IP kodolus simulācijā un aparatūrā. Intel FPGA IP novērtēšanas režīms atbalsta šādus novērtējumus bez papildu licences:
· Simulēt licencēta Intel FPGA IP kodola darbību savā sistēmā. · Ātri un vienkārši pārbaudiet IP kodola funkcionalitāti, izmēru un ātrumu. · Ģenerēt ierobežota laika ierīču programmēšanu files dizainiem, kas ietver IP kodolus. · Ieprogrammējiet ierīci ar savu IP kodolu un pārbaudiet savu dizainu aparatūrā.

ISO 9001: 2015 reģistrēts

3. Darba sākšana
683074 | 2022.04.28
Intel FPGA IP novērtēšanas režīms atbalsta šādus darbības režīmus:
· Piesiets — ļauj neierobežotu laiku darbināt dizainu, kas satur licencētu Intel FPGA IP, ar savienojumu starp jūsu plati un resursdatoru. Piesaistītajam režīmam ir nepieciešama sērijveida kopīga testa darbības grupa (JTAG) kabelis, kas savienots starp JTAG portu uz jūsu plates un resursdatora, kurā darbojas Intel Quartus Prime Programmer aparatūras novērtēšanas perioda laikā. Programmētājam ir nepieciešama tikai minimāla Intel Quartus Prime programmatūras instalēšana, un tai nav nepieciešama Intel Quartus Prime licence. Resursdators kontrolē novērtēšanas laiku, periodiski nosūtot uz ierīci signālu, izmantojot JTAG osta. Ja visi licencētie IP kodoli projektēšanā atbalsta piesaistīto režīmu, novērtēšanas laiks ilgst līdz jebkura IP kodola novērtēšanas termiņa beigām. Ja visi IP kodoli atbalsta neierobežotu novērtēšanas laiku, ierīcei neieslēdzas taimauts.
· Nepiesiets — ļauj ierobežotu laiku palaist dizainu, kas satur licencētu IP. IP kodols atgriežas nepiesaistītā režīmā, ja ierīce atvienojas no resursdatora, kurā darbojas Intel Quartus Prime programmatūra. IP kodols atgriežas arī nepiesaistītā režīmā, ja kāds cits licencētais IP kodols dizainā neatbalsta piesaistīto režīmu.
Kad beidzas jebkura licencētā Intel FPGA IP novērtēšanas laiks dizainā, dizains pārstāj darboties. Visi IP kodoli, kas izmanto Intel FPGA IP novērtēšanas režīmu, tiek noildzis vienlaikus, kad jebkuram IP kodolam projektēšanā iestājas noildze. Kad novērtēšanas laiks beidzas, pirms aparatūras pārbaudes turpināšanas pārprogrammējiet FPGA ierīci. Lai paplašinātu IP kodola izmantošanu ražošanā, iegādājieties pilnu IP kodola ražošanas licenci.
Lai varētu ģenerēt neierobežotu ierīces programmēšanu, jums ir jāiegādājas licence un jāģenerē pilna ražošanas licences atslēga file. Intel FPGA IP novērtēšanas režīma laikā kompilators ģenerē tikai ierobežota laika ierīces programmēšanu file ( _time_limited.sof), kura derīguma termiņš beidzas noteiktajā termiņā.

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 12

Sūtīt atsauksmes

3. Darba sākšana 683074 | 2022.04.28

3. attēls.

Intel FPGA IP novērtēšanas režīma plūsma
Instalējiet Intel Quartus Prime programmatūru ar Intel FPGA IP bibliotēku

Parametrējiet un izveidojiet licencētu Intel FPGA IP kodolu

Pārbaudiet IP atbalstītajā simulatorā

Kompilējiet dizainu Intel Quartus Prime programmatūrā

Ģenerējiet ierobežota laika ierīču programmēšanu File

Programmējiet Intel FPGA ierīci un pārbaudiet tā darbību
Nav IP, kas ir gatavs lietošanai ražošanā?
Jā, iegādājieties pilnu produkciju
IP licence

Piezīme:

Iekļaujiet licencēto IP komerciālajos produktos
Skatiet katra IP kodola lietotāja rokasgrāmatu, lai uzzinātu parametru noteikšanas darbības un ieviešanas informāciju.
Intel pastāvīgi licencē IP kodolus uz vienu vietu. Licences maksā ietilpst pirmā gada uzturēšana un atbalsts. Jums ir jāatjauno apkopes līgums, lai saņemtu atjauninājumus, kļūdu labojumus un tehnisko atbalstu pēc pirmā gada. Pirms programmēšanas ir jāiegādājas pilna ražošanas licence Intel FPGA IP kodoliem, kuriem nepieciešama ražošanas licence files, ko varat izmantot neierobežotu laiku. Intel FPGA IP novērtēšanas režīma laikā kompilators ģenerē tikai ierobežota laika ierīces programmēšanu file ( _time_limited.sof), kura derīguma termiņš beidzas noteiktajā termiņā. Lai iegūtu ražošanas licences atslēgas, apmeklējiet Intel FPGA pašapkalpošanās licencēšanas centru.
Intel FPGA programmatūras licences līgumi regulē licencēto IP kodolu, Intel Quartus Prime projektēšanas programmatūras un visu nelicencēto IP kodolu instalēšanu un izmantošanu.

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 13

3. Darba sākšana 683074 | 2022.04.28
Saistītā informācija · Intel FPGA licencēšanas atbalsta centrs · Ievads par Intel FPGA programmatūras instalēšanu un licencēšanu
3.2. IP parametru un opciju norādīšana
IP parametru redaktors ļauj ātri konfigurēt savu pielāgoto IP variantu. Veiciet tālāk norādītās darbības, lai norādītu IP opcijas un parametrus programmatūrā Intel Quartus Prime Pro Edition.
1. Ja jums vēl nav Intel Quartus Prime Pro Edition projekta, kurā integrēt savu F-Tile Serial Lite IV Intel FPGA IP, jums tas ir jāizveido. a. Intel Quartus Prime Pro izdevumā noklikšķiniet uz File Jauna projekta vednis, lai izveidotu jaunu Quartus Prime projektu, vai File Atvērt projektu, lai atvērtu esošu Quartus Prime projektu. Vednis piedāvā norādīt ierīci. b. Norādiet ierīču saimi Intel Agilex un atlasiet ražošanas F-tile ierīci, kas atbilst IP ātruma pakāpes prasībām. c. Noklikšķiniet uz Pabeigt.
2. IP katalogā atrodiet un atlasiet F-Tile Serial Lite IV Intel FPGA IP. Parādās logs New IP Variation.
3. Norādiet sava jaunā pielāgotā IP varianta augstākā līmeņa nosaukumu. Parametru redaktors saglabā IP variantu iestatījumus a file nosaukts .ip.
4. Noklikšķiniet uz Labi. Parādās parametru redaktors. 5. Norādiet IP variācijas parametrus. Skatiet sadaļu Parametrs
informācija par F-Tile Serial Lite IV Intel FPGA IP parametriem. 6. Pēc izvēles, lai ģenerētu simulācijas testa stendu vai kompilāciju un aparatūras dizainu
example, izpildiet norādījumus Design Example Lietotāja rokasgrāmata. 7. Noklikšķiniet uz Ģenerēt HDL. Parādās dialoglodziņš Generation. 8. Norādiet izvadi file ģenerēšanas opcijas un pēc tam noklikšķiniet uz Ģenerēt. IP variācija
files rada saskaņā ar jūsu specifikācijām. 9. Noklikšķiniet uz Pabeigt. Parametru redaktors pievieno augstākā līmeņa .ip file uz straumi
projekts automātiski. Ja tiek prasīts manuāli pievienot .ip file uz projektu, noklikšķiniet uz Projekta pievienošana/noņemšana Files in Project, lai pievienotu file. 10. Pēc IP variācijas ģenerēšanas un ģenerēšanas veiciet atbilstošu kontaktu piešķiršanu, lai savienotu portus, un iestatiet atbilstošus RTL parametrus katram gadījumam.
Saistītās informācijas parametri 42. lpp
3.3. Ģenerēts File Struktūra
Intel Quartus Prime Pro Edition programmatūra ģenerē šādu IP izvadi file struktūra.
Lai iegūtu informāciju par file dizaina struktūra example, skatiet F-Tile Serial Lite IV Intel FPGA IP Design Example Lietotāja rokasgrāmata.

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 14

Sūtīt atsauksmes

3. Darba sākšana 683074 | 2022.04.28

4. attēls. Izveidots F-Tile Serial Lite IV Intel FPGA IP Files
.ip – IP integrācija file

IP variācija files

_ IP variācija files

example_design

.cmp — VHDL komponenta deklarācija file _bb.v – Verilog HDL melnās kastes EDA sintēze file _inst.v un .vhd — Sampinstantiation templates .xml — XML pārskats file

Exampvieta jūsu IP pamata dizainam, piemample files. Noklusējuma atrašanās vieta ir piemample_design, bet jums tiek piedāvāts norādīt citu ceļu.

.qgsimc — uzskaita simulācijas parametrus, lai atbalstītu pakāpenisku reģenerāciju .qgsynthc — uzskaita sintēzes parametrus, lai atbalstītu pakāpenisku reģenerāciju

.qip — uzskaita IP sintēzi files

_generation.rpt — IP ģenerēšanas ziņojums

.sopcinfo — programmatūras rīku ķēdes integrācija file .html — savienojuma un atmiņas kartes dati

.csv — piespraudes piešķiršana file

.spd — apvieno atsevišķus simulācijas skriptus

Simulācija files

sintēzes IP sintēze files

.v Augstākā līmeņa simulācija file

.v Augstākā līmeņa IP sintēze file

Simulatora skripti

Apakšbāzes bibliotēkas

sintēt
Apakškodolu sintēze files

sim
Apakškodolu simulācija files

9. tabula.

Izveidots F-Tile Serial Lite IV Intel FPGA IP Files

File Vārds

Apraksts

.ip

Platform Designer sistēma vai augstākā līmeņa IP variants file. ir nosaukums, ko piešķirat savam IP variantam.

.cmp

VHDL komponentu deklarācija (.cmp) file ir teksts file kas satur vietējās vispārīgās un portu definīcijas, kuras varat izmantot VHDL dizainā files.

.html

Pārskats, kurā ir informācija par savienojumu, atmiņas karte, kurā parādīta katra pakārtotā ierīces adrese attiecībā pret katru galveno, kuram tas ir pievienots, un parametru piešķiršana.

_generation.rpt

IP vai platformas dizainera paaudzes žurnāls file. Ziņojumu kopsavilkums IP ģenerēšanas laikā.

.qgsimc

Uzskaita simulācijas parametrus, lai atbalstītu pakāpenisku reģenerāciju.

.qgsynthc

Uzskaita sintēzes parametrus, lai atbalstītu pakāpenisku reģenerāciju.

.qip

Satur visu nepieciešamo informāciju par IP komponentu, lai integrētu un apkopotu IP komponentu Intel Quartus Prime programmatūrā.
turpinājums…

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 15

3. Darba sākšana 683074 | 2022.04.28

File Vārds .sopcinfo
.csv .spd _bb.v _inst.v vai _inst.vhd .regmap
.svd
.v vai .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Apraksts
Apraksti savienojumus un IP komponentu parametrus jūsu Platform Designer sistēmā. Varat parsēt tā saturu, lai iegūtu prasības, izstrādājot programmatūras draiverus IP komponentiem. To izmanto pakārtotajos instrumentos, piemēram, Nios® II instrumentu ķēdē file. .sopcinfo file un sistēma.h file ģenerēti Nios II rīku ķēdei, ietver adreses kartes informāciju par katru pakārtotu attiecībā pret katru galveno, kas piekļūst vergu. Dažādiem saimniekiem var būt atšķirīga adrešu karte, lai piekļūtu konkrētam palīgkomponentam.
Satur informāciju par IP komponenta jaunināšanas statusu.
Nepieciešamā ievade file ip-make-simscript, lai ģenerētu simulācijas skriptus atbalstītiem simulatoriem. .spd file satur sarakstu ar files tiek ģenerēti simulācijai, kā arī informācija par atmiņām, kuras varat inicializēt.
Varat izmantot Verilog melno kasti (_bb.v) file kā tukša moduļa deklarācija lietošanai kā melnā kaste.
ABL, piemampinstantiācijas veidne. Varat kopēt un ielīmēt šī satura saturu file jūsu ABL file lai izveidotu IP variantu.
Ja IP satur reģistra informāciju, .regmap file rada. .regmap file apraksta galveno un pakārtoto saskarņu reģistra kartes informāciju. Šis file papildina .sopcinfo file sniedzot detalizētāku reģistra informāciju par sistēmu. Tas ļauj parādīt reģistru views un lietotāja pielāgojamu statistiku sistēmas konsolē.
Ļauj cietā procesora sistēmas (HPS) sistēmas atkļūdošanas rīkiem view ar HPS savienoto perifērijas ierīču reģistru kartes Platform Designer sistēmā. Sintēzes laikā .svd fileSistēmas konsoles galvenajām ierīcēm redzamās vergu saskarnes tiek saglabātas failā .sof file atkļūdošanas sadaļā. Sistēmas konsole lasa šo sadaļu, kurā Platform Designer var pieprasīt reģistra kartes informāciju. Sistēmas palīgierīcēm Platform Designer var piekļūt reģistriem pēc nosaukuma.
ABL files, kas veido katru apakšmoduli vai bērna IP sintēzei vai simulācijai.
Ietver ModelSim*/QuestaSim* skriptu msim_setup.tcl, lai iestatītu un palaistu simulāciju.
Satur čaulas skriptu vcs_setup.sh, lai iestatītu un palaistu VCS* simulāciju. Satur čaulas skriptu vcsmx_setup.sh un synopsys_sim.setup file lai iestatītu un palaistu VCS MX simulāciju.
Satur čaulas skriptu xcelium_setup.sh un citus iestatījumus files, lai iestatītu un palaistu Xcelium* simulāciju.
Satur ABL files IP apakšmoduļiem.
Katram ģenerētajam pakārtotajam IP direktorijam Platform Designer ģenerē synth/ un sim/ apakšdirektorijus.

3.4. Simulējot Intel FPGA IP kodolus
Intel Quartus Prime programmatūra atbalsta IP kodola RTL simulāciju konkrētos EDA simulatoros. IP ģenerēšana pēc izvēles rada simulāciju files, ieskaitot funkcionālās simulācijas modeli, jebkuru testēšanas stendu (vai piemample design) un pārdevējam raksturīgus simulatora iestatīšanas skriptus katram IP kodolam. Varat izmantot funkcionālās simulācijas modeli un jebkuru testa stendu vai piemample dizains simulācijai. IP ģenerēšanas izvadē var būt iekļauti arī skripti jebkura testbend kompilēšanai un palaišanai. Skriptos ir uzskaitīti visi modeļi vai bibliotēkas, kas jums nepieciešamas, lai simulētu jūsu IP kodolu.

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 16

Sūtīt atsauksmes

3. Darba sākšana 683074 | 2022.04.28

Intel Quartus Prime programmatūra nodrošina integrāciju ar daudziem simulatoriem un atbalsta vairākas simulācijas plūsmas, tostarp jūsu skriptu un pielāgotu simulācijas plūsmas. Neatkarīgi no jūsu izvēlētās plūsmas IP kodola simulācija ietver šādas darbības:
1. Ģenerējiet IP HDL, testbench (vai piemample design) un simulatora iestatīšanas skriptu files.
2. Iestatiet simulatora vidi un visus simulācijas skriptus.
3. Sastādīt simulācijas modeļu bibliotēkas.
4. Palaidiet simulatoru.

3.4.1. Dizaina simulēšana un pārbaude

Pēc noklusējuma parametru redaktors ģenerē simulatoram specifiskus skriptus, kas satur komandas, lai apkopotu, izstrādātu un simulētu Intel FPGA IP modeļus un simulācijas modeļu bibliotēku. files. Varat kopēt komandas savā simulācijas testa stenda skriptā vai rediģēt tās files, lai pievienotu komandas dizaina un testa stenda apkopošanai, izstrādei un simulēšanai.

10. tabula. Intel FPGA IP kodola simulācijas skripti

Simulators

File Katalogs

ModelSim

_sim/mentors

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Skripts msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. IP kodolu sintezēšana citos EDA rīkos
Pēc izvēles izmantojiet citu atbalstītu EDA rīku, lai sintezētu dizainu, kas ietver Intel FPGA IP kodolus. Kad ģenerējat IP kodola sintēzi files izmantošanai ar trešās puses EDA sintēzes rīkiem, varat izveidot apgabalu un laika novērtējuma tīklu sarakstu. Lai iespējotu ģenerēšanu, pielāgojot savu IP variantu, ieslēdziet Izveidot laika un resursu aprēķinus trešās puses EDA sintēzes rīkiem.
Apgabala un laika novērtējuma tīkla saraksts apraksta IP kodola savienojumu un arhitektūru, bet neietver informāciju par patieso funkcionalitāti. Šī informācija ļauj noteiktiem trešo pušu sintēzes rīkiem labāk ziņot par apgabalu un laika aprēķiniem. Turklāt sintēzes rīki var izmantot laika informāciju, lai panāktu uz laiku balstītu optimizāciju un uzlabotu rezultātu kvalitāti.
Intel Quartus Prime programmatūra ģenerē _syn.v tīklu saraksts file Verilog HDL formātā neatkarīgi no izvades file jūsu norādītais formāts. Ja izmantojat šo tīklu sarakstu sintēzei, jums jāiekļauj IP kodola iesaiņojums file .v vai .vhd savā Intel Quartus Prime projektā.

(7) Ja neesat iestatījis EDA rīka opciju, kas ļauj startēt trešās puses EDA simulatorus no Intel Quartus Prime programmatūras, palaidiet šo skriptu ModelSim vai QuestaSim simulatora Tcl konsolē (nevis Intel Quartus Prime programmatūrā). Tcl konsole), lai izvairītos no kļūdām.

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 17

3. Darba sākšana 683074 | 2022.04.28
3.6. Pilna dizaina sastādīšana
Lai apkopotu savu dizainu, varat izmantot Intel Quartus Prime Pro Edition programmatūras izvēlnes Apstrāde komandu Sākt kompilāciju.

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 18

Sūtīt atsauksmes

683074 | 2022.04.28 Sūtīt atsauksmes

4. Funkcionālais apraksts

5. attēls.

F-Tile Serial Lite IV Intel FPGA IP sastāv no MAC un Ethernet PCS. MAC sazinās ar pielāgotajiem PCS, izmantojot MII saskarnes.

IP atbalsta divus modulācijas režīmus:
· PAM4 – nodrošina atlasei no 1 līdz 12 joslu skaitu. IP vienmēr izveido divus PCS kanālus katrai joslai PAM4 modulācijas režīmā.
· NRZ – nodrošina atlasei no 1 līdz 16 joslu skaitu.

Katrs modulācijas režīms atbalsta divus datu režīmus:
· Pamatrežīms — tas ir tīrs straumēšanas režīms, kurā dati tiek sūtīti bez paketes sākuma, tukša cikla un paketes beigu, lai palielinātu joslas platumu. IP izmanto pirmos derīgos datus kā sērijas sākumu.

Pamata režīma datu pārsūtīšana tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001: 2015 reģistrēts

4. Funkcionālais apraksts 683074 | 2022.04.28

6. attēls.

· Pilns režīms — datu pārsūtīšana pakešu režīmā. Šajā režīmā IP nosūta sēriju un sinhronizācijas ciklu paketes sākumā un beigās kā norobežotājus.

Pilna režīma datu pārsūtīšana tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Saistītā informācija · F-Tile Serial Lite IV Intel FPGA IP Overview 6. lappusē · F-Tile Serial Lite IV Intel FPGA IP Design Example Lietotāja rokasgrāmata

4.1. TX datu ceļš
TX datu ceļš sastāv no šādiem komponentiem: · MAC adapteris · Vadības vārdu ievietošanas bloks · CRC · MII kodētājs · PCS bloks · PMA bloks

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 20

Sūtīt atsauksmes

4. Funkcionālais apraksts 683074 | 2022.04.28
7. attēls. TX datu ceļš

No lietotāja loģikas

TX MAC

Avalon straumēšanas interfeiss

MAC adapteris

Kontrolējiet vārda ievietošanu

CRC

MII kodētājs

MII interfeisa pielāgotie datori
PCS un PMA

TX seriālais interfeiss ar citu FPGA ierīci

4.1.1. TX MAC adapteris
TX MAC adapteris kontrolē datu pārraidi uz lietotāja loģiku, izmantojot Avalon® straumēšanas interfeisu. Šis bloks atbalsta lietotāja definētu informācijas pārraidi un plūsmas kontroli.

Lietotāja definētas informācijas pārsūtīšana

Pilnajā režīmā IP nodrošina tx_is_usr_cmd signālu, ko varat izmantot, lai uzsāktu lietotāja definētu informācijas ciklu, piemēram, XOFF/XON pārraidi uz lietotāja loģiku. Varat uzsākt lietotāja definētu informācijas pārraides ciklu, apstiprinot šo signālu, un pārsūtīt informāciju, izmantojot tx_avs_data kopā ar tx_avs_startofpacket un tx_avs_valid signālu apgalvojumu. Pēc tam bloks diviem cikliem dezertē tx_avs_ready.

Piezīme:

Lietotāja definētā informācijas funkcija ir pieejama tikai pilnajā režīmā.

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 21

4. Funkcionālais apraksts 683074 | 2022.04.28

8. attēls.

Plūsmas kontrole

Pastāv apstākļi, kad TX MAC nav gatavs saņemt datus no lietotāja loģikas, piemēram, saites pārkārtošanas procesā vai ja nav pieejami dati no lietotāja loģikas pārsūtīšanai. Lai izvairītos no datu zuduma šo apstākļu dēļ, IP izmanto signālu tx_avs_ready, lai kontrolētu datu plūsmu no lietotāja loģikas. IP pārtrauc signālu, ja rodas šādi apstākļi:
· Kad tiek apstiprināts tx_avs_startofpacket, tx_avs_ready tiek atcelts uz vienu pulksteņa ciklu.
· Kad tiek apstiprināts tx_avs_endofpacket, tx_avs_ready tiek atcelts vienam pulksteņa ciklam.
· Ja tiek apstiprināts kāds pārī savienots CW, tx_avs_ready tiek atcelts diviem pulksteņa cikliem.
· Ja pielāgotajā PCS saskarnē tiek ievietots RS-FEC izlīdzināšanas marķieris, tx_avs_ready tiek atcelts četriem pulksteņa cikliem.
· Ik pēc 17 Ethernet kodola pulksteņa cikliem PAM4 modulācijas režīmā un ik pēc 33 Ethernet kodola pulksteņa cikliem NRZ modulācijas režīmā. Tx_avs_ready ir atcelts uz vienu pulksteņa ciklu.
· Kad lietotāja loģika atceļ tx_avs_valid datu pārraides neesamības laikā.

Tālāk norādītās laika diagrammas ir piemampTX MAC adapteri, izmantojot tx_avs_ready datu plūsmas kontrolei.

Plūsmas kontrole ar tx_avs_valid Deassertion un START/END pārī savienotajiem CW

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Derīga signāla deserti

D5 D6

tx_avs_ready tx_avs_startofpacket

Gatavs signāls desertē diviem cikliem, lai ievietotu END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN BEIGAS STRT D0 D1 D2 D3 TUKŠS D4

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 22

Sūtīt atsauksmes

4. Funkcionālais apraksts 683074 | 2022.04.28

9. attēls.

Plūsmas kontrole ar izlīdzināšanas marķiera ievietošanu
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

10. attēls.

Plūsmas kontrole ar START/END pārī savienotajiem CW sakrīt ar izlīdzināšanas marķiera ievietošanu

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_dati

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_dati

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

BEIGAS STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Vadības vārda (CW) ievietošana
F-Tile Serial Lite IV Intel FPGA IP konstruē CW, pamatojoties uz ievades signāliem no lietotāja loģikas. CW norāda pakešu norobežotājus, pārraides statusa informāciju vai lietotāja datus PCS blokam, un tie ir atvasināti no XGMII vadības kodiem.
Šajā tabulā parādīts atbalstīto CW apraksts:

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 23

4. Funkcionālais apraksts 683074 | 2022.04.28

11. tabula.
START END ALIGN

Atbalstīto CW apraksts

Vārdu skaits (1 vārds

= 64 biti)

Jā

EMPTY_CYC

Jā

DĪKŠGAITĀ

Nē

DATI

Jā

In-band

Apraksts
Datu norobežotāja sākums. Datu norobežotāja beigas. Vadības vārds (CW) RX izlīdzināšanai. Tukšs cikls datu pārsūtīšanā. IDLE (ārpus joslas). Lietderīgā slodze.

12. tabula. CW lauka apraksts
Lauks RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

Apraksts
Rezervēts lauks. Var izmantot turpmākai pagarināšanai. Saistīts ar 0.
Derīgo baitu skaits pēdējā vārdā (64 biti). Šī ir 3 bitu vērtība. · 3'b000: 8 baiti · 3'b001: 1 baiti · 3'b010: 2 baiti · 3'b011: 3 baiti · 3'b100: 4 baiti · 3'b101: 5 baiti · 3'b110: 6 baiti · 3'b111: 7 baiti
Nederīgo vārdu skaits sērijas beigās.
Norāda RX Avalon straumēšanas interfeisu, lai nodrošinātu paketes beigu signālu.
Norāda RX Avalon straumēšanas interfeisu, lai nodrošinātu paketes sākuma signālu.
Norāda RX Avalon straumēšanas interfeisu, lai vienā ciklā apstiprinātu paketes sākumu un beigas.
Pārbaudiet RX izlīdzināšanu.
Aprēķinātās CRC vērtības.
Norāda, ka kontroles vārds (CW) satur lietotāja definētu informāciju.

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 24

Sūtīt atsauksmes

4. Funkcionālais apraksts 683074 | 2022.04.28

4.1.2.1. Pārraides sākums CW

11. attēls. Sērija sākuma CW formāts

SĀKT

63:56

RSVD

55:48

RSVD

47:40

RSVD

datus

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

kanālu

7:0

'hFB(START)

kontrole 7:0

13. tabula.

Pilnajā režīmā varat ievietot START CW, apstiprinot tx_avs_startofpacket signālu. Apstiprinot tikai tx_avs_startofpacket signālu, tiek iestatīts sop bits. Apstiprinot gan signālus tx_avs_startofpacket, gan tx_avs_endofpacket, tiek iestatīts seop bits.

START CW Lauku vērtības
Lauka sop/seop
usr (8)
izlīdzināt

Vērtība

Atkarībā no tx_is_usr_cmd signāla:

1: kad tx_is_usr_cmd = 1

0: kad tx_is_usr_cmd = 0

Pamata režīmā MAC nosūta START CW pēc tam, kad atiestatīšana ir atcelta. Ja dati nav pieejami, MAC nepārtraukti sūta EMPTY_CYC, kas savienots pārī ar END un START CW, līdz sākat sūtīt datus.

4.1.2.2. CW sērija beigas

12. attēls. Sērija beigu CW formāts

BEIGAS

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

dati 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

TUKŠS

7:0

RSVD

num_valid_bytes_eob

kontrole

7:0

(8) Tas tiek atbalstīts tikai Full režīmā.
Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 25

4. Funkcionālais apraksts 683074 | 2022.04.28

14. tabula.

MAC ievieto END CW, kad tiek apgalvots tx_avs_endofpacket. END CW satur derīgo baitu skaitu pie pēdējā datu vārda un CRC informāciju.

CRC vērtība ir 32 bitu CRC rezultāts datiem starp START CW un datu vārdu pirms END CW.

Nākamajā tabulā parādītas lauku vērtības END CW.

END CW lauka vērtības
Lauks eop CRC32 num_valid_bytes_eob

1. vērtība
CRC32 aprēķinātā vērtība. Derīgo baitu skaits pie pēdējā datu vārda.

4.1.2.3. Izlīdzināšana pārī CW

13. attēls. Alignment Paired CW Format

ALIGN CW Savienojiet pārī ar START/END

64+8 bitu XGMII interfeiss

SĀKT

63:56

RSVD

55:48

RSVD

47:40

RSVD

datus

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

kontrole 7:0

64+8 bitu XGMII interfeiss

BEIGAS

63:56

'hFD

55:48

RSVD

47:40

RSVD

datus

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrole 7:0

ALIGN CW ir pārī CW ar START/END vai END/START CW. Varat ievietot ALIGN pārī savienoto CW, nostiprinot signālu tx_link_reinit, iestatot līdzināšanas perioda skaitītāju vai uzsākot atiestatīšanu. Kad ir ievietots ALIGN pārī savienotais CW, līdzināšanas lauks ir iestatīts uz 1, lai sāktu uztvērēja izlīdzināšanas bloku, lai pārbaudītu datu izlīdzināšanu visās joslās.

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 26

Sūtīt atsauksmes

4. Funkcionālais apraksts 683074 | 2022.04.28

15. tabula.

LĪDZINĀT CW lauku vērtības
Lauka izlīdzināšana
eop sop usr seop

Vērtība 1 0 0 0 0

4.1.2.4. Tukša cikla CW

14. attēls. Tukša cikla CW formāts

EMPTY_CYC Savienot pārī ar END/START

64+8 bitu XGMII interfeiss

BEIGAS

63:56

'hFD

55:48

RSVD

47:40

RSVD

datus

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrole 7:0

64+8 bitu XGMII interfeiss

SĀKT

63:56

RSVD

55:48

RSVD

47:40

RSVD

datus

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kontrole 7:0

16. tabula.

Kad sērijveidā atceļat tx_avs_derīgu diviem pulksteņa cikliem, MAC ievieto EMPTY_CYC CW, kas savienots pārī ar END/START CW. Varat izmantot šo CW, ja īslaicīgi nav pieejami pārsūtīšanai pieejami dati.

Atceļot tx_avs_valid vienam ciklam, IP deasserts tx_avs_valid divreiz pārsniedz tx_avs_valid deassertion periodu, lai ģenerētu END/START CW pāri.

EMPTY_CYC CW lauku vērtības
Lauka izlīdzināšana
eop

Vērtība 0 0

turpinājums…

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 27

4. Funkcionālais apraksts 683074 | 2022.04.28

Lauks sop usr seop

Vērtība 0 0 0

4.1.2.5. CW tukšgaitā

15. attēls. Dīkstāves CW formāts

DĪKŠGAITA CW

63:56

'h07

55:48

'h07

47:40

'h07

datus

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

kontrole 7:0

MAC ievieto IDLE CW, ja nav pārraides. Šajā periodā signāls tx_avs_valid ir zems.
Varat izmantot IDLE CW, kad sērijveida pārsūtīšana ir pabeigta vai pārraide ir dīkstāves stāvoklī.

4.1.2.6. Datu Word

Datu vārds ir paketes lietderīgā slodze. Visi XGMII vadības biti ir iestatīti uz 0 datu vārda formātā.

16. attēls. Datu Word formāts

64+8 bitu XGMII interfeiss

DATU VĀRDS

63:56

lietotāja dati 7

55:48

lietotāja dati 6

47:40

lietotāja dati 5

datus

39:32 31:24

lietotāja dati 4 lietotāja dati 3

23:16

lietotāja dati 2

15:8

lietotāja dati 1

7:0

lietotāja dati 0

kontrole 7:0

4.1.3. TX CRC
Varat iespējot TX CRC bloku, izmantojot IP parametru redaktora parametru Iespējot CRC. Šī funkcija tiek atbalstīta gan pamata, gan pilnajos režīmos.

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 28

Sūtīt atsauksmes

4. Funkcionālais apraksts 683074 | 2022.04.28

MAC pievieno CRC vērtību END CW, apstiprinot tx_avs_endofpacket signālu. BASIC režīmā tikai ALIGN CW, kas savienots pārī ar END CW, satur derīgu CRC lauku.
TX CRC bloks saskaras ar TX Control Word Insertion un TX MII kodēšanas bloku. TX CRC bloks aprēķina CRC vērtību 64 bitu vērtības viena cikla datiem, sākot no START CW līdz END CW.
Varat apgalvot, ka signāls crc_error_inject apzināti sabojā datus noteiktā joslā, lai radītu CRC kļūdas.

4.1.4. TX MII kodētājs

TX MII kodētājs apstrādā pakešu pārsūtīšanu no MAC uz TX PCS.

Nākamajā attēlā parādīts datu modelis 8 bitu MII kopnē PAM4 modulācijas režīmā. START un END CW parādās reizi divās MII joslās.

17. attēls. PAM4 modulācijas režīma MII datu modelis

1. CIKLS

2. CIKLS

3. CIKLS

4. CIKLS

5. CIKLS

SOP_CW

DATA_1

DATA_9 DATA_17

DĪKŠGAITĀ

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

DĪKŠGAITĀ

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Nākamajā attēlā parādīts datu modelis 8 bitu MII kopnē NRZ modulācijas režīmā. START un END CW parādās katrā MII joslā.

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 29

4. Funkcionālais apraksts 683074 | 2022.04.28

18. attēls. NRZ modulācijas režīma MII datu modelis

1. CIKLS

2. CIKLS

3. CIKLS

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

4. CIKLS DATI_17 DATI_18 DATI_19 DATI_20 DATI_21 DATI_22 DATI_23 DATI_24

CIKLS 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS un PMA
F-Tile Serial Lite IV Intel FPGA IP konfigurē F-tile raiduztvērēju Ethernet PCS režīmā.

4.2. RX datu ceļš
RX datu ceļš sastāv no šādiem komponentiem: · PMA bloks · PCS bloks · MII dekodētājs · CRC · Deskew bloks · Control Word noņemšanas bloks

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 30

Sūtīt atsauksmes

4. Funkcionālais apraksts 683074 | 2022.04.28
19. attēls. RX datu ceļš

Lietotāja loģikai Avalon straumēšanas interfeiss
RX MAC
Kontrolējiet vārdu noņemšanu
Deskew

CRC

MII dekodētājs

MII interfeisa pielāgotie datori
PCS un PMA

RX seriālais interfeiss no citas FPGA ierīces
4.2.1. RX PCS un PMA
F-Tile Serial Lite IV Intel FPGA IP konfigurē F-tile raiduztvērēju Ethernet PCS režīmā.
4.2.2. RX MII dekoderis
Šis bloks identificē, vai ienākošajos datos ir vadības vārds un līdzinājuma marķieri. RX MII dekodētājs izvada datus 1 bita derīga, 1 bita marķiera indikatora, 1 bita vadības indikatora un 64 bitu datu veidā katrā joslā.
4.2.3. RX CRC
Varat iespējot TX CRC bloku, izmantojot IP parametru redaktora parametru Iespējot CRC. Šī funkcija tiek atbalstīta gan pamata, gan pilnajos režīmos. RX CRC bloks saskaras ar RX Control Word Removal un RX MII dekodētāja blokiem. IP apstiprina rx_crc_error signālu, kad rodas CRC kļūda.

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 31

4. Funkcionālais apraksts 683074 | 2022.04.28
IP atceļ rx_crc_error katrā jaunā sērijā. Tā ir lietotāja loģikas izvade lietotāja loģikas kļūdu apstrādei.
4.2.4. RX Deskew
RX deskew bloks nosaka katras joslas izlīdzināšanas marķierus un atkārtoti izlīdzina datus pirms to nosūtīšanas uz RX CW noņemšanas bloku.
Varat izvēlēties ļaut IP kodolam automātiski izlīdzināt katras joslas datus, ja rodas izlīdzināšanas kļūda, iestatot parametru Iespējot automātisko izlīdzināšanu IP parametru redaktorā. Ja atspējojat automātiskās izlīdzināšanas līdzekli, IP kodols apstiprina rx_error signālu, lai norādītu uz izlīdzināšanas kļūdu. Jums ir jāapliecina rx_link_reinit, lai sāktu joslu izlīdzināšanas procesu, kad rodas joslu izlīdzināšanas kļūda.
RX deskew nosaka izlīdzināšanas marķierus, pamatojoties uz stāvokļa mašīnu. Nākamajā diagrammā parādīti stāvokļi RX novirzes blokā.

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 32

Sūtīt atsauksmes

4. Funkcionālais apraksts 683074 | 2022.04.28

20. attēls.

RX Deskew Lane Alignment State Machine ar automātiskās izlīdzināšanas iespējotu blokshēmu
Sākt

DĪKŠGAITĀ

Atiestatīt = 1 jā nē

Visi datori

nē

joslas gatavas?

jā

GAIDIET

Visi sinhronizācijas marķieri Nr
konstatēts?
jā
ALIGN

nē
jā Taimauts?

jā
Vai esat pazaudējis saskaņošanu?
nav beigas

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 33

4. Funkcionālais apraksts 683074 | 2022.04.28

21. attēls.

RX Deskew Lane Alignment State Machine ar automātiskās izlīdzināšanas atspējošanas blokshēmu
Sākt

DĪKŠGAITĀ

Atiestatīt = 1 jā nē

Visi datori

nē

joslas gatavas?

jā

jā
rx_link_reinit =1
nav KĻŪDAS

nē jā Taimauts?

GAIDIET
nē Visi sinhronizācijas marķieri
konstatēts?
jā LĪDZINĀT

jā
Vai esat pazaudējis saskaņošanu?
nē
Beigas
1. Izlīdzināšanas process sākas ar IDLE stāvokli. Bloks pāriet uz WAIT stāvokli, kad visas PCS joslas ir gatavas un rx_link_reinit ir atcelts.
2. Stāvoklī WAIT bloks pārbauda, vai visi konstatētie marķieri ir apstiprināti tajā pašā ciklā. Ja šis nosacījums ir patiess, bloks pāriet uz stāvokli ALIGNED.
3. Kad bloks atrodas ALIGNED stāvoklī, tas norāda, ka joslas ir izlīdzinātas. Šajā stāvoklī bloks turpina uzraudzīt joslu izlīdzināšanu un pārbaudīt, vai tajā pašā ciklā ir visi marķieri. Ja tajā pašā ciklā nav vismaz viena marķiera un ir iestatīts parametrs Iespējot automātisko izlīdzināšanu, bloks pāriet uz

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 34

Sūtīt atsauksmes

4. Funkcionālais apraksts 683074 | 2022.04.28

IDLE stāvoklis, lai atkārtoti inicializētu līdzināšanas procesu. Ja nav iestatīta opcija Iespējot automātisko izlīdzināšanu un tajā pašā ciklā nav vismaz viena marķiera, bloks pāriet uz KĻŪDAS stāvokli un gaida, līdz lietotāja loģika apstiprinās rx_link_reinit signālu, lai sāktu joslu izlīdzināšanas procesu.

22. attēls. Joslu pārkārtošana ar iespējotu automātisko izlīdzināšanu iespējotu rx_core_clk

rx_link_up

rx_link_reinit

un_visi_marķieri

Deskjū valsts

ALGNED

DĪKŠGAITĀ

GAIDIET

ALGNED

AUTO_ALIGN = 1

23. attēls. Joslu pārkārtošana ar iespējotu automātisko izlīdzināšanu atspējota rx_core_clk

rx_link_up

rx_link_reinit

un_visi_marķieri

Deskjū valsts

ALGNED

KĻŪDA

DĪKŠGAITĀ

GAIDIET

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW noņemšana
Šis bloks atšifrē CW un nosūta datus lietotāja loģikai, izmantojot Avalon straumēšanas saskarni pēc CW noņemšanas.
Ja nav pieejami derīgi dati, RX CW noņemšanas bloks dezertē rx_avs_valid signālu.
FULL režīmā, ja lietotāja bits ir iestatīts, šis bloks apstiprina signālu rx_is_usr_cmd, un dati pirmajā pulksteņa ciklā tiek izmantoti kā lietotāja definēta informācija vai komanda.
Kad rx_avs_ready deasserts un rx_avs_valid asserts, RX CW noņemšanas bloks ģenerē kļūdas nosacījumu lietotāja loģikai.
Ar šo bloku saistītie Avalon straumēšanas signāli ir šādi: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 35

4. Funkcionālais apraksts 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (pieejams tikai pilnajā režīmā)
4.3. F-Tile Serial Lite IV Intel FPGA IP pulksteņa arhitektūra
F-Tile Serial Lite IV Intel FPGA IP ir četras pulksteņa ieejas, kas ģenerē pulksteņus dažādiem blokiem: · Raiduztvērēja atsauces pulkstenis (xcvr_ref_clk) – ieejas pulkstenis no ārējā pulksteņa.
mikroshēmas vai oscilatori, kas ģenerē pulksteņus TX MAC, RX MAC un TX un RX pielāgotajiem PCS blokiem. Atbalstīto frekvenču diapazonu skatiet sadaļā Parametri. · TX kodola pulkstenis (tx_core_clk) — šis pulkstenis ir iegūts no raiduztvērēja PLL, ko izmanto TX MAC. Šis pulkstenis ir arī izejas pulkstenis no F-tile raiduztvērēja, lai izveidotu savienojumu ar TX lietotāja loģiku. · RX kodola pulkstenis (rx_core_clk) — šis pulkstenis ir iegūts no raiduztvērēja PLL, ko izmanto RX novirzīšanai FIFO un RX MAC. Šis pulkstenis ir arī izejas pulkstenis no F-tile raiduztvērēja, lai izveidotu savienojumu ar RX lietotāja loģiku. · Pulkstenis raiduztvērēja pārkonfigurācijas saskarnei (reconfig_clk) – ieejas pulkstenis no ārējām pulksteņa shēmām vai oscilatoriem, kas ģenerē pulksteņus F-tile raiduztvērēja pārkonfigurācijas saskarnei gan TX, gan RX datu ceļos. Pulksteņa frekvence ir no 100 līdz 162 MHz.
Nākamajā blokshēmā ir parādīti F-Tile Serial Lite IV Intel FPGA IP pulksteņa domēni un savienojumi IP ietvaros.

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 36

Sūtīt atsauksmes

4. Funkcionālais apraksts 683074 | 2022.04.28

24. attēls.

F-Tile Serial Lite IV Intel FPGA IP pulksteņa arhitektūra

Oscilators

FPGA1
F-Tile Serial Lite IV Intel FPGA IP raiduztvērēja pārkonfigurācijas interfeisa pulkstenis
(reconfig_clk)

tx_core_clkout (savienojuma izveide ar lietotāja loģiku)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Raiduztvērēja pārkonfigurācijas interfeisa pulkstenis

(reconfig_clk)

Oscilators

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (savienojums ar lietotāja loģiku)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon straumēšanas interfeisa TX dati
TX MAC

sērijas_saite[n-1:0]

Deskew

FIFO

Avalon straumēšanas interfeiss RX Data RX MAC

Avalon straumēšanas interfeisa RX dati
RX MAC

Deskew FIFO

rx_core_clkout (savienojums ar lietotāja loģiku)

rx_core_clk= clk_pll_div64[mid_ch]

Pielāgoti PCS

sērijas_saite[n-1:0]

TX MAC

Avalon straumēšanas interfeisa TX dati

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (savienojuma izveide ar lietotāja loģiku)

Raiduztvērēja atsauces pulkstenis (xcvr_ref_clk)
Raiduztvērēja atsauces pulkstenis (xcvr_ref_clk)

Oscilators*

Leģenda

FPGA ierīce
TX kodola pulksteņa domēns
RX pamata pulksteņa domēns
Raiduztvērēja atsauces pulksteņa domēns Ārējā ierīce Datu signāli

4.4. Atiestatīšana un saites inicializācija
MAC, F-tile Hard IP un pārkonfigurācijas blokiem ir dažādi atiestatīšanas signāli: · TX un RX MAC bloki izmanto tx_core_rst_n un rx_core_rst_n atiestatīšanas signālus. · tx_pcs_fec_phy_reset_n un rx_pcs_fec_phy_reset_n atiestatīt signālu disku
mīkstās atiestatīšanas kontrolieris, lai atiestatītu F-tile cieto IP. · Pārkonfigurācijas blokā tiek izmantots reconfig_reset atiestatīšanas signāls.

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 37

4. Funkcionālais apraksts 683074 | 2022.04.28

25. attēls. Atiestatīt arhitektūru
Avalon straumēšanas interfeisa TX dati
MAC
Avalon straumēšanas SYNC interfeisa RX dati

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile cietā IP

TX sērijas dati RX sērijas dati

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Atiestatīt loģiku
Saistītā informācija · Atiestatīšanas vadlīnijas 51. lpp. · F-Tile Serial Lite IV Intel FPGA IP Design Example Lietotāja rokasgrāmata
4.4.1. TX atiestatīšanas un inicializācijas secība
TX atiestatīšanas secība F-Tile Serial Lite IV Intel FPGA IP ir šāda: 1. Apstipriniet tx_pcs_fec_phy_reset_n, tx_core_rst_n un reconfig_reset.
vienlaikus, lai atiestatītu F-tile cieto IP, MAC un pārkonfigurācijas blokus. Atlaidiet tx_pcs_fec_phy_reset_n un atiestatiet atkārtotu konfigurāciju pēc tx_reset_ack gaidīšanas, lai nodrošinātu bloku pareizu atiestatīšanu. 2. Pēc tam IP apstiprina signālus phy_tx_lanes_stable, tx_pll_locked un phy_ehip_ready pēc tx_pcs_fec_phy_reset_n atiestatīšanas, lai norādītu, ka TX PHY ir gatavs pārraidei. 3. Tx_core_rst_n signāls tiek pārtraukts pēc tam, kad signāls phy_ehip_ready kļūst augsts. 4. IP sāk pārsūtīt IDLE rakstzīmes MII interfeisā, tiklīdz MAC nav atiestatīts. Nav prasību par TX joslu izlīdzināšanu un sašķiebšanos, jo visas joslas izmanto vienu un to pašu pulksteni. 5. Pārraidot IDLE rakstzīmes, MAC apstiprina tx_link_up signālu. 6. Pēc tam MAC sāk pārraidīt ALIGN, kas savienots pārī ar START/END vai END/START CW ar fiksētu intervālu, lai sāktu pievienotā uztvērēja joslu izlīdzināšanas procesu.

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 38

Sūtīt atsauksmes

4. Funkcionālais apraksts 683074 | 2022.04.28

26. attēls.

TX atiestatīšanas un inicializācijas laika diagramma
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_hip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX atiestatīšana un inicializācijas secība
RX atiestatīšanas secība F-Tile Serial Lite IV Intel FPGA IP ir šāda:
1. Vienlaicīgi apstipriniet rx_pcs_fec_phy_reset_n, rx_core_rst_n un reconfig_reset, lai atiestatītu F-tile cieto IP, MAC un pārkonfigurācijas blokus. Pēc rx_reset_ack gaidīšanas atlaidiet rx_pcs_fec_phy_reset_n un atiestatiet atkārtotu konfigurāciju, lai nodrošinātu bloku pareizu atiestatīšanu.
2. Pēc tam IP apstiprina phy_rx_pcs_ready signālu pēc pielāgotās PCS atiestatīšanas, lai norādītu, ka RX PHY ir gatavs pārraidei.
3. Rx_core_rst_n signāls tiek pārtraukts pēc tam, kad signāls phy_rx_pcs_ready kļūst augsts.
4. IP sāk joslu izlīdzināšanas procesu pēc RX MAC atiestatīšanas atlaišanas un pēc ALIGN saņemšanas, kas savienots pārī ar START/END vai END/START CW.
5. RX deskew bloks apstiprina rx_link_up signālu, kad ir pabeigta visu joslu izlīdzināšana.
6. Pēc tam IP apstiprina rx_link_up signālu lietotāja loģikai, lai norādītu, ka RX saite ir gatava datu saņemšanas sākšanai.

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 39

4. Funkcionālais apraksts 683074 | 2022.04.28

27. attēls. RX atiestatīšanas un inicializācijas laika diagramma
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Saites ātruma un joslas platuma efektivitātes aprēķins

F-Tile Serial Lite IV Intel FPGA IP joslas platuma efektivitātes aprēķins ir šāds:

Joslas platuma efektivitāte = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

17. tabula. Joslas platuma efektivitātes mainīgie Apraksts

Mainīgs

Apraksts

raw_rate burst_size

Tas ir bitu pārraides ātrums, ko nodrošina seriālais interfeiss. raw_rate = SERDES platums * raiduztvērēja pulksteņa frekvence Piemample: raw_rate = 64 * 402.812500 Gb/s = 25.78 Gb/s
Sērija lieluma vērtība. Lai aprēķinātu vidējo joslas platuma efektivitāti, izmantojiet parasto sērijas lieluma vērtību. Lai iegūtu maksimālo ātrumu, izmantojiet maksimālā sērijveida attēla lieluma vērtību.

burst_size_ovhd

Sērija lieluma pieskaitāmā vērtība.
Pilnajā režīmā burst_size_ovhd vērtība attiecas uz START un END pārī savienotajiem CW.
Pamatrežīmā nav burst_size_ovhd, jo nav START un END pārī savienotu CW.

align_marker_period

Perioda vērtība, kurā ir ievietots izlīdzināšanas marķieris. Vērtība ir 81920 pulksteņa cikls apkopošanai un 1280 ātrai simulācijai. Šī vērtība tiek iegūta no PCS cietās loģikas.

align_marker_width srl4_align_period

Pulksteņa ciklu skaits, kad tiek uzturēts augsts derīgs izlīdzināšanas marķiera signāls.
Pulksteņa ciklu skaits starp diviem izlīdzināšanas marķieriem. Šo vērtību var iestatīt, izmantojot IP parametru redaktora parametru Alignment Period.

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 40

Sūtīt atsauksmes

4. Funkcionālais apraksts 683074 | 2022.04.28
Saites ātruma aprēķini ir šādi: Efektīvais ātrums = joslas platuma efektivitāte * raw_rate Maksimālo lietotāja pulksteņa frekvenci varat iegūt ar šādu vienādojumu. Maksimālās lietotāja pulksteņa frekvences aprēķins paredz nepārtrauktu datu straumēšanu, un lietotāja loģikā nenotiek IDLE cikls. Šis rādītājs ir svarīgs, veidojot lietotāja loģiku FIFO, lai izvairītos no FIFO pārplūdes. Maksimālā lietotāja pulksteņa frekvence = efektīvais ātrums / 64

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 41

683074 | 2022.04.28 Sūtīt atsauksmes

5. Parametri

18. tabula. F-Tile Serial Lite IV Intel FPGA IP parametru apraksts

Parametrs

Vērtība

Noklusējums

Apraksts

Vispārīgās dizaina iespējas

PMA modulācijas veids

· PAM4 · NRZ

PAM4

Izvēlieties PCS modulācijas režīmu.

PMA tips

· FHT · FGT

FGT

Atlasa raiduztvērēja veidu.

PMA datu pārraides ātrums

· PAM4 režīmam:
— FGT raiduztvērēja tips: 20 Gbps 58 Gbps
— FHT raiduztvērēja tips: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ režīmam:
— FGT raiduztvērēja tips: 10 Gbps 28.05 Gbps
— FHT raiduztvērēja tips: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gb/s (FGT/FHT NRZ)

Norāda faktisko datu pārraides ātrumu raiduztvērēja izejā, iekļaujot pārraides un citas pieskaitāmās izmaksas. Vērtība tiek aprēķināta pēc IP, noapaļojot līdz 1 zīmei aiz komata Gbps vienībā.

PMA režīms

· Duplekss · Tx · Rx

Duplekss

FHT raiduztvērēja tipam atbalstītais virziens ir tikai dupleksais. FGT raiduztvērēja tipam atbalstītais virziens ir Duplekss, Tx un Rx.

PMA skaits

· PAM4 režīmam:

joslas

— no 1 līdz 12

· NRZ režīmam:

— no 1 līdz 16

Izvēlieties joslu skaitu. Simpleksā dizainā atbalstītais joslu skaits ir 1.

PLL atsauces pulksteņa frekvence

· FHT raiduztvērēja tipam: 156.25 MHz
· FGT raiduztvērēja tipam: 27.5 MHz 379.84375 MHz, atkarībā no izvēlētā raiduztvērēja datu pārraides ātruma.

· FHT raiduztvērēja tipam: 156.25 MHz
· FGT raiduztvērēja tipam: 165 MHz

Norāda raiduztvērēja atsauces pulksteņa frekvenci.

Sistēma PLL

—

atskaites pulkstenis

frekvence

170 MHz

Pieejams tikai FHT raiduztvērēja tipam. Norāda sistēmas PLL atsauces pulksteni un tiks izmantots kā F-Tile atsauces un sistēmas PLL pulksteņu Intel FPGA IP ievade, lai ģenerētu sistēmas PLL pulksteni.

Sistēmas PLL frekvence
Izlīdzināšanas periods

— 128 65536

Iespējot RS-FEC

Iespējot

876.5625 MHz 128 Iespējot

Norāda sistēmas PLL pulksteņa frekvenci.
Norāda izlīdzināšanas marķiera periodu. Vērtībai jābūt x2. Ieslēdziet, lai iespējotu RS-FEC funkciju.
turpinājums…

ISO 9001: 2015 reģistrēts

5. Parametri 683074 | 2022.04.28

Parametrs

Vērtība

Noklusējums

Apraksts

Atspējot

PAM4 PCS modulācijas režīmā RS-FEC vienmēr ir iespējots.

Lietotāja interfeiss

Straumēšanas režīms

· FULL · BASIC

Pilns

Atlasiet datu straumēšanu IP.

Pilns: šis režīms nosūta paketes sākuma un beigu ciklu kadrā.

Pamata: šis ir tīrs straumēšanas režīms, kurā dati tiek sūtīti bez paketes sākuma, tukša un paketes beigu datu, lai palielinātu joslas platumu.

Iespējot CRC

Atļaut liegt

Atspējot

Ieslēdziet, lai iespējotu CRC kļūdu noteikšanu un labošanu.

Iespējot automātisko izlīdzināšanu

Atļaut liegt

Atspējot

Ieslēdziet, lai iespējotu automātiskās joslu izlīdzināšanas funkciju.

Iespējot atkļūdošanas galapunktu

Atļaut liegt

Atspējot

Kad IESLĒGTS, F-Tile Serial Lite IV Intel FPGA IP ietver iegultu atkļūdošanas galapunktu, kas iekšēji savienojas ar Avalon atmiņas kartēto interfeisu. IP var veikt noteiktas pārbaudes un atkļūdošanas funkcijas, izmantojot JTAG izmantojot sistēmas konsoli. Noklusējuma vērtība ir Off.

Simplex sapludināšana (šis parametra iestatījums ir pieejams tikai tad, ja atlasāt FGT dual simplex dizainu.)

RSFEC iespējots citā Serial Lite IV Simplex IP, kas atrodas tajā pašā FGT kanālā(-os)

Atļaut liegt

Atspējot

Ieslēdziet šo opciju, ja ir nepieciešama konfigurācijas kombinācija ar iespējotu un atspējotu RS-FEC F-Tile Serial Lite IV Intel FPGA IP divkāršā vienkāršā dizainā NRZ raiduztvērēja režīmam, kur gan TX, gan RX ir novietoti vienā un tajā pašā FGT. kanāls(-i).

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 43

683074 | 2022.04.28 Sūtīt atsauksmes

6. F-Tile Serial Lite IV Intel FPGA IP interfeisa signāli

6.1. Pulksteņa signāli

19. tabula. Pulksteņa signāli

Vārds

Platuma virziens

Apraksts

tx_core_clkout

Izvada TX kodola pulksteni TX pielāgotajam PCS interfeisam, TX MAC un lietotāja loģikai

TX datu ceļš.

Šis pulkstenis tiek ģenerēts no pielāgota PCS bloka.

rx_core_clkout

Izejas RX kodola pulkstenis RX pielāgotajam PCS interfeisam, RX novirzes FIFO, RX MAC

un lietotāja loģikas RX datu ceļā.

Šis pulkstenis tiek ģenerēts no pielāgota PCS bloka.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Ievades raiduztvērēja atsauces pulkstenis.

Ja raiduztvērēja veids ir iestatīts uz FGT, pievienojiet šo pulksteni izejas signālam (out_refclk_fgt_0) F-Tile Reference un System PLL Clocks Intel FPGA IP. Kad raiduztvērēja veids ir iestatīts uz FHT, izveidojiet savienojumu

šo pulksteni uz izejas signālu (out_fht_cmmpll_clk_0) no F-Tile Reference un System PLL Clocks Intel FPGA IP.

Atbalstīto frekvenču diapazonu skatiet sadaļā Parametri.

Ievade Ievades pulkstenis raiduztvērēja pārkonfigurācijas interfeisam.

Pulksteņa frekvence ir no 100 līdz 162 MHz.

Pievienojiet šo ieejas pulksteņa signālu ārējām pulksteņa shēmām vai oscilatoriem.

Ievade Ievades pulkstenis raiduztvērēja pārkonfigurācijas interfeisam.

Pulksteņa frekvence ir no 100 līdz 162 MHz.

Pievienojiet šo ieejas pulksteņa signālu ārējām pulksteņa shēmām vai oscilatoriem.

out_systempll_clk_ 1

Ievade

Sistēmas PLL pulkstenis.
Savienojiet šo pulksteni ar F-Tile Reference un System PLL Clocks Intel FPGA IP izejas signālu (out_systempll_clk_0).

Saistītās informācijas parametri 42. lpp

6.2. Atiestatīt signālus

20. tabula. Signālu atiestatīšana

Vārds

Platuma virziens

tx_core_rst_n

Ievade

Pulksteņa domēns asinhrons

rx_core_rst_n

Ievade

Asinhrons

tx_pcs_fec_phy_reset_n 1

Ievade

Asinhrons

Apraksts

Aktīvs-zems atiestatīšanas signāls. Atiestata F-Tile Serial Lite IV TX MAC.

Aktīvs-zems atiestatīšanas signāls. Atiestata F-Tile Serial Lite IV RX MAC.

Aktīvs-zems atiestatīšanas signāls.

turpinājums…

ISO 9001: 2015 reģistrēts

6. F-Tile Serial Lite IV Intel FPGA IP interfeisa signāli 683074 | 2022.04.28

Vārds

Platuma virziena pulksteņa domēns

Apraksts

Atiestata F-Tile Serial Lite IV TX pielāgotos PCS.

rx_pcs_fec_phy_reset_n 1

Ievade

Asinhrons

Aktīvs-zems atiestatīšanas signāls. Atiestata F-Tile Serial Lite IV RX pielāgotos PCS.

reconfig_reset

Ievade

reconfig_clk Aktīvs-augsts atiestatīšanas signāls.

Atiestata Avalon atmiņas kartētās saskarnes pārkonfigurācijas bloku.

reconfig_sl_reset

Ievadiet reconfig_sl_clk Aktīvs-augsts atiestatīšanas signāls.

Atiestata Avalon atmiņas kartētās saskarnes pārkonfigurācijas bloku.

6.3. MAC signāli

21. tabula.

TX MAC signāli
Šajā tabulā N apzīmē IP parametru redaktorā iestatīto joslu skaitu.

Vārds

Platums

Virziena pulksteņa domēns

Apraksts

tx_avs_ready

Izejas tx_core_clkout Avalon straumēšanas signāls.

Ja tiek apgalvots, norāda, ka TX MAC ir gatavs pieņemt datus.

tx_avs_data

· (64*N)*2 (PAM4 režīms)
· 64*N (NRZ režīms)

Ievade

tx_core_clkout Avalon straumēšanas signāls. TX dati.

tx_avs_channel

Ievadiet tx_core_clkout Avalon straumēšanas signālu.

Kanāla numurs datiem, kas tiek pārsūtīti pašreizējā ciklā.

Šis signāls nav pieejams pamata režīmā.

tx_avs_valid

Ievadiet tx_core_clkout Avalon straumēšanas signālu.

Ja tiek apgalvots, tas norāda, ka TX datu signāls ir derīgs.

tx_avs_startofpacket

Ievadiet tx_core_clkout Avalon straumēšanas signālu.

Ja tiek apgalvots, norāda TX datu paketes sākumu.

Apgalvojiet tikai vienu pulksteņa ciklu katrai paketei.

Šis signāls nav pieejams pamata režīmā.

tx_avs_endofpacket

Ievadiet tx_core_clkout Avalon straumēšanas signālu.

Ja tiek apgalvots, norāda TX datu paketes beigas.

Apgalvojiet tikai vienu pulksteņa ciklu katrai paketei.

Šis signāls nav pieejams pamata režīmā.

tx_avs_empty

Ievadiet tx_core_clkout Avalon straumēšanas signālu.

Norāda nederīgo vārdu skaitu pēdējā TX datu sērijā.

Šis signāls nav pieejams pamata režīmā.

tx_num_valid_bytes_eob

Ievade

tx_core_clkout

Norāda derīgo baitu skaitu pēdējā sērijas pēdējā vārdā. Šis signāls nav pieejams pamata režīmā.
turpinājums…

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 45

6. F-Tile Serial Lite IV Intel FPGA IP interfeisa signāli 683074 | 2022.04.28

Nosaukums tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Platums 1
1 1
N 5

Virziena pulksteņa domēns

Apraksts

Ievade

tx_core_clkout

Ja tiek apgalvots, šis signāls sāk lietotāja definētu informācijas ciklu.
Apstipriniet šo signālu tajā pašā pulksteņa ciklā kā tx_startofpacket apgalvojums.
Šis signāls nav pieejams pamata režīmā.

Izvade tx_core_clkout Ja tiek apgalvots, tas norāda, ka TX datu saite ir gatava datu pārraidei.

Izvade

tx_core_clkout

Kad tiek apgalvots, šis signāls ierosina joslu maiņu.
Nostipriniet šo signālu uz vienu pulksteņa ciklu, lai aktivizētu MAC, lai nosūtītu ALIGN CW.

Ievade

tx_core_clkout Ja tiek apgalvots, MAC ievada CRC32 kļūdu atlasītajās joslās.

Izvade tx_core_clkout Neizmanto.

Sekojošā laika diagramma parāda examp10 vārdu TX datu pārraides no lietotāja loģikas pa 10 TX seriālajām joslām.

28. attēls.

TX datu pārraides laika diagramma
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

0. josla

…………

STRT 0 10

N-10 END STRT 0

1. josla

…………

STRT 1 11

N-9 END STRT 1

N-10 BEIGAS TUKSŠGAITĀ N-9 END TUŠGAITA

9. josla

…………

STRT 9 19

N-1 END STRT 9

N-1 BEIGAS TUŠGAITĀ

22. tabula.

RX MAC signāli
Šajā tabulā N apzīmē IP parametru redaktorā iestatīto joslu skaitu.

Vārds

Platums

Virziena pulksteņa domēns

Apraksts

rx_avs_ready

Ievadiet rx_core_clkout Avalon straumēšanas signālu.

Ja tiek apgalvots, norāda, ka lietotāja loģika ir gatava datu pieņemšanai.

rx_avs_data

(64*N)*2 (PAM4 režīms)
64*N (NRZ režīms)

Izvade

rx_core_clkout Avalon straumēšanas signāls. RX dati.

rx_avs_channel

Izvada rx_core_clkout Avalon straumēšanas signālu.

Datu kanāla numurs

saņemts pašreizējā ciklā.

Šis signāls nav pieejams pamata režīmā.

rx_avs_valid

Izvada rx_core_clkout Avalon straumēšanas signālu.

turpinājums…

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 46

Sūtīt atsauksmes

6. F-Tile Serial Lite IV Intel FPGA IP interfeisa signāli 683074 | 2022.04.28

Vārds

Platums

Virziena pulksteņa domēns

Apraksts

Ja tiek apgalvots, tas norāda, ka RX datu signāls ir derīgs.

rx_avs_startofpacket

Izvada rx_core_clkout Avalon straumēšanas signālu.

Ja tiek apgalvots, norāda RX datu paketes sākumu.

Apgalvojiet tikai vienu pulksteņa ciklu katrai paketei.

Šis signāls nav pieejams pamata režīmā.

rx_avs_endofpacket

Izvada rx_core_clkout Avalon straumēšanas signālu.

Ja tiek apgalvots, norāda RX datu paketes beigas.

Apgalvojiet tikai vienu pulksteņa ciklu katrai paketei.

Šis signāls nav pieejams pamata režīmā.

rx_avs_empty

Izvada rx_core_clkout Avalon straumēšanas signālu.

Norāda nederīgo vārdu skaitu pēdējā RX datu sērijā.

Šis signāls nav pieejams pamata režīmā.

rx_num_valid_bytes_eob

Izvade

rx_core_clkout Norāda derīgo baitu skaitu pēdējā sērijas pēdējā vārdā.
Šis signāls nav pieejams pamata režīmā.

rx_is_usr_cmd

Izvade rx_core_clkout Ja tiek apgalvots, šis signāls ierosina lietotāja

noteikts informācijas cikls.

Apstipriniet šo signālu tajā pašā pulksteņa ciklā kā tx_startofpacket apgalvojums.

Šis signāls nav pieejams pamata režīmā.

rx_link_up

Izvade rx_core_clkout Ja tiek apgalvots, norāda RX datu saiti

ir gatavs datu saņemšanai.

rx_link_reinit

Ievade rx_core_clkout Ja tiek apgalvots, šis signāls iniciē joslas

pārkārtošana.

Ja atspējojat Iespējot automātisko izlīdzināšanu, aktivizējiet šo signālu uz vienu pulksteņa ciklu, lai MAC aktivizētu joslu izlīdzināšanu. Ja ir iestatīta opcija Enable Auto Alignment, MAC automātiski pārkārto joslas.

Neapstipriniet šo signālu, ja ir iestatīta opcija Enable Auto Alignment.

rx_error

(N*2*2)+3 (PAM4 režīms)
(N*2)*3 (NRZ režīms)

Izvade

rx_core_clkout

Ja tiek apgalvots, tas norāda, ka RX datu ceļā rodas kļūdas apstākļi.
· [(N*2+2):N+3] = norāda PCS kļūdu konkrētai joslai.
· [N+2] = Norāda izlīdzināšanas kļūdu. Atkārtoti inicializējiet joslu izlīdzināšanu, ja šis bits tiek apgalvots.
· [N+1]= Norāda, ka dati tiek pārsūtīti uz lietotāja loģiku, kad lietotāja loģika nav gatava.
· [N] = Norāda izlīdzināšanas zudumu.
· [(N-1):0] = norāda, ka datos ir CRC kļūda.

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 47

6. F-Tile Serial Lite IV Intel FPGA IP interfeisa signāli 683074 | 2022.04.28

6.4. Raiduztvērēja pārkonfigurācijas signāli

23. tabula.

PCS pārkonfigurācijas signāli
Šajā tabulā N apzīmē IP parametru redaktorā iestatīto joslu skaitu.

Vārds

Platums

Virziena pulksteņa domēns

Apraksts

reconfig_sl_read

Ievadiet reconfig_sl_ PCS pārkonfigurācijas lasīšanas komandu

klk

signāliem.

reconfig_sl_write

Ievadiet reconfig_sl_ PCS pārkonfigurācijas rakstiet

klk

komandu signāli.

reconfig_sl_address

14 biti + clogb2N

Ievade

reconfig_sl_ clk

Norāda PCS pārkonfigurācijas Avalon atmiņas kartētas interfeisa adresi atlasītajā joslā.
Katrai joslai ir 14 biti, un augšējie biti attiecas uz joslu nobīdi.
Example, 4 joslu NRZ/PAM4 dizainam ar reconfig_sl_address[13:0], kas attiecas uz adreses vērtību:
· reconfig_sl_address[15:1 4] iestatīts uz 00 = adrese joslai 0.
· reconfig_sl_address[15:1 4] iestatīts uz 01 = adrese joslai 1.
· reconfig_sl_address[15:1 4] iestatīts uz 10 = adrese joslai 2.
· reconfig_sl_address[15:1 4] iestatīts uz 11 = adrese joslai 3.

reconfig_sl_readdata

Output reconfig_sl_ Norāda PCS pārkonfigurācijas datus

klk

jālasa ar gatavu ciklu a

izvēlētā josla.

reconfig_sl_waitrequest

Izvade reconfig_sl_ Apzīmē PCS pārkonfigurāciju

klk

Avalon atmiņas kartēts interfeiss

apstāšanās signāls izvēlētajā joslā.

reconfig_sl_writedata

Ievade reconfig_sl_ Norāda PCS pārkonfigurācijas datus

klk

jāraksta rakstīšanas ciklā a

izvēlētā josla.

reconfig_sl_readdata_vali

Izvade

reconfig_sl_ Norāda PCS pārkonfigurāciju

klk

saņemtie dati ir derīgi atlasītajā

josla.

24. tabula.

F-Tile cietā IP pārkonfigurācijas signāli
Šajā tabulā N apzīmē IP parametru redaktorā iestatīto joslu skaitu.

Vārds

Platums

Virziena pulksteņa domēns

Apraksts

reconfig_read

Ievadiet reconfig_clk PMA pārkonfigurācijas lasīšanu

komandu signāli.

reconfig_write

Ievadiet reconfig_clk PMA pārkonfigurācijas rakstīšanu

komandu signāli.

reconfig_address

18 biti + clog2bN

Ievade

reconfig_clk

Norāda PMA Avalon atmiņas kartējuma interfeisa adresi atlasītajā joslā.
turpinājums…

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 48

Sūtīt atsauksmes

6. F-Tile Serial Lite IV Intel FPGA IP interfeisa signāli 683074 | 2022.04.28

Vārds
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Platums
32 1 32 1

Virziena pulksteņa domēns

Apraksts

Abos PAM4 reklāmas NRZ režīmos katrai joslai ir 18 biti, un atlikušie augšējie biti attiecas uz joslu nobīdi.
Example, 4 joslu konstrukcijai:
· reconfig_address[19:18] iestatīts uz 00 = adrese joslai 0.
· reconfig_address[19:18] iestatīts uz 01 = adrese joslai 1.
· reconfig_address[19:18] iestatīts uz 10 = adrese joslai 2.
· reconfig_address[19:18] iestatīts uz 11 = adrese joslai 3.

Izvade

reconfig_clk Norāda PMA datus, kas nolasāmi gatavā cikla laikā atlasītajā joslā.

Izvade

reconfig_clk Apzīmē PMA Avalon memorymapped interfeisa apstāšanās signālu atlasītajā joslā.

Ievade

reconfig_clk Norāda PMA datus, kas jāieraksta rakstīšanas ciklā atlasītajā joslā.

Izvade

reconfig_clk Norāda, ka PMA pārkonfigurācijas saņemtie dati ir derīgi atlasītajā joslā.

6.5. PMA signāli

25. tabula.

PMA signāli
Šajā tabulā N apzīmē IP parametru redaktorā iestatīto joslu skaitu.

Vārds

Platums

Virziena pulksteņa domēns

Apraksts

phy_tx_lanes_stable

N*2 (PAM4 režīms)
N (NRZ režīms)

Izvade

Asinhrons Kad tiek apgalvots, norāda, ka TX datu ceļš ir gatavs datu nosūtīšanai.

tx_pll_locked

N*2 (PAM4 režīms)
N (NRZ režīms)

Izvade

Asinhrons Ja tiek apgalvots, norāda, ka TX PLL ir sasniedzis bloķēšanas statusu.

phy_hip_ready

N*2 (PAM4 režīms)
N (NRZ režīms)

Izvade

Asinhrons

Ja tiek apgalvots, norāda, ka pielāgotais PCS ir pabeidzis iekšējo inicializāciju un gatavs pārraidei.
Šis signāls tiek apstiprināts pēc tx_pcs_fec_phy_reset_n un tx_pcs_fec_phy_reset_nare deasserted.

tx_serial_data

Izvades TX seriālā pulksteņa TX sērijas tapas.

rx_serial_data

Ievades RX seriālā pulksteņa RX sērijas tapas.

phy_rx_block_lock

N*2 (PAM4 režīms)
N (NRZ režīms)

Izvade

Asinhrons Ja tiek apgalvots, norāda, ka joslām ir pabeigta 66b bloka izlīdzināšana.

rx_cdr_lock

N*2 (PAM4 režīms)

Izvade

Asinhrons

Ja tiek apgalvots, norāda, ka atgūtie pulksteņi ir bloķēti datiem.
turpinājums…

Sūtīt atsauksmes

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 49

6. F-Tile Serial Lite IV Intel FPGA IP interfeisa signāli 683074 | 2022.04.28

Nosaukums phy_rx_pcs_ready phy_rx_hi_ber

Platums

Virziena pulksteņa domēns

Apraksts

N (NRZ režīms)

N*2 (PAM4 režīms)
N (NRZ režīms)

Izvade

Asinhrons

Ja tiek apgalvots, norāda, ka atbilstošā Ethernet kanāla RX joslas ir pilnībā izlīdzinātas un gatavas datu saņemšanai.

N*2 (PAM4 režīms)
N (NRZ režīms)

Izvade

Asinhrons

Ja tiek apgalvots, norāda, ka atbilstošā Ethernet kanāla RX PCS ir HI BER stāvoklī.

F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata 50

Sūtīt atsauksmes

683074 | 2022.04.28 Sūtīt atsauksmes

7. Projektēšana ar F-Tile Serial Lite IV Intel FPGA IP

7.1. Atiestatīšanas vadlīnijas
Izpildiet šīs atiestatīšanas vadlīnijas, lai ieviestu sistēmas līmeņa atiestatīšanu.
· Saistiet tx_pcs_fec_phy_reset_n un rx_pcs_fec_phy_reset_n signālus kopā sistēmas līmenī, lai vienlaicīgi atiestatītu TX un RX PCS.
· Vienlaicīgi apstipriniet signālus tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n un reconfig_reset. Plašāku informāciju par IP atiestatīšanas un inicializācijas secībām skatiet sadaļā Atiestatīšana un saites inicializācija.
· Turiet zemu tx_pcs_fec_phy_reset_n un rx_pcs_fec_phy_reset_n signālu un augstu reconfig_reset signālu un gaidiet, līdz tx_reset_ack un rx_reset_ack pareizi atiestatīs F-tile cieto IP un pārkonfigurācijas blokus.
· Lai panāktu ātru savienojumu starp FPGA ierīcēm, vienlaikus atiestatiet pievienotos F-Tile Serial Lite IV Intel FPGA IP. Skatiet sadaļu F-Tile Serial Lite IV Intel FPGA IP Design Example Lietotāja rokasgrāmata, lai iegūtu informāciju par IP TX un RX saites uzraudzību, izmantojot rīku komplektu.
Saistītā informācija
· Atiestatīšana un saites inicializācija 37. lpp
· F-Tile Serial Lite IV Intel FPGA IP Design Example Lietotāja rokasgrāmata

7.2. Kļūdu apstrādes vadlīnijas

Šajā tabulā ir norādītas kļūdu apstrādes vadlīnijas kļūdu apstākļiem, kas var rasties, izmantojot F-Tile Serial Lite IV Intel FPGA IP dizainu.

26. tabula. Kļūdu stāvoklis un apstrādes vadlīnijas

Kļūdas stāvoklis
Viena vai vairākas joslas nevar izveidot saziņu pēc noteikta laika.

Vadlīnijas
Ieviesiet taimauta sistēmu, lai atiestatītu saiti lietojumprogrammas līmenī.

Pēc sakaru nodibināšanas josla zaudē saziņu.
Izvirzīšanas procesa laikā josla zaudē saziņu.

Tas var notikt pēc datu pārsūtīšanas fāzēm vai tās laikā. Ieviesiet saites zuduma noteikšanu lietojumprogrammas līmenī un atiestatiet saiti.
Ieviesiet saites atkārtotas inicializācijas procesu kļūdainajai joslai. Jums jānodrošina, lai dēļa maršrutēšana nepārsniegtu 320 UI.

Zaudējumu joslu izlīdzināšana pēc visu joslu izlīdzināšanas.

Tas var notikt pēc datu pārsūtīšanas fāzēm vai to laikā. Ieviesiet joslu izlīdzināšanas zuduma noteikšanu lietojumprogrammas līmenī, lai atsāktu joslu izlīdzināšanas procesu.

ISO 9001: 2015 reģistrēts

683074 | 2022.04.28 Sūtīt atsauksmes

8. F-Tile Serial Lite IV Intel FPGA IP lietotāja rokasgrāmatas arhīvi

IP versijas ir tādas pašas kā Intel Quartus Prime Design Suite programmatūras versijas līdz pat v19.1. No Intel Quartus Prime Design Suite programmatūras versijas 19.2 vai jaunākas versijas IP kodoliem ir jauna IP versiju noteikšanas shēma.

Ja IP kodola versija nav norādīta sarakstā, ir spēkā iepriekšējās IP pamata versijas lietotāja rokasgrāmata.

Intel Quartus Prime versija
21.3

IP Core versija 3.0.0

Lietotāja rokasgrāmata F-Tile Serial Lite IV Intel® FPGA IP lietotāja rokasgrāmata

ISO 9001: 2015 reģistrēts

683074 | 2022.04.28 Sūtīt atsauksmes

9. F-Tile Serial Lite IV Intel FPGA IP lietotāja rokasgrāmatas dokumentu pārskatīšanas vēsture

Dokumenta versija 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime versija
22.1
21.3 21.3 21.2

IP versija 5.0.0
3.0.0 3.0.0 2.0.0

Izmaiņas
· Atjaunināta tabula: F-Tile Serial Lite IV Intel FPGA IP līdzekļi — atjaunināts datu pārsūtīšanas apraksts ar papildu FHT raiduztvērēja ātruma atbalstu: 58G NRZ, 58G PAM4 un 116G PAM4
· Atjaunināta tabula: F-Tile Serial Lite IV Intel FPGA IP parametra apraksts — Pievienots jauns parametrs · Sistēmas PLL atsauces pulksteņa frekvence · Iespējot atkļūdošanas galapunktu — Atjauninātas PMA datu pārraides ātruma vērtības — Atjaunināts parametru nosaukums, lai tas atbilstu GUI.
· Atjaunināts datu pārsūtīšanas apraksts tabulā: F-Tile Serial Lite IV Intel FPGA IP līdzekļi.
· Skaidrības labad tabulas nosaukums IP ir pārdēvēts par F-Tile Serial Lite IV Intel FPGA IP parametra aprakstu sadaļā Parametri.
· Atjaunināta tabula: IP parametri: — pievienots jauns parametrs — RSFEC ir iespējots citā Serial Lite IV Simplex IP, kas atrodas tajā pašā FGT kanālā(-os). — Atjauninātas uztvērēja atsauces pulksteņa frekvences noklusējuma vērtības.
Sākotnējā izlaišana.

ISO 9001: 2015 reģistrēts

Dokumenti / Resursi

	intel F Tile Serial Lite IV Intel FPGA IP [pdfLietotāja rokasgrāmata F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdfLietotāja rokasgrāmata F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP