F Tile Serial Lite IV Intel FPGA IP vartotojo vadovas

Turinys paslėpti

F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas
Atnaujinta Intel® Quartus® Prime Design Suite: 22.1 IP versija: 5.0.0

Internetinė versija Siųsti atsiliepimą

UG-20324

ID: 683074 Versija: 2022.04.28

Turinys
Turinys
1. Apie F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovą…………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………………. 6 2.1. Informacija apie išleidimą……………………………………………………………………………………..7 2.2. Palaikomos funkcijos…………………………………………………………………………………….. 7 2.3. IP versijos palaikymo lygis……………………………………………………………………………..8 2.4. Įrenginio greičio lygio palaikymas………………………………………………………………………..8 2.5. Išteklių panaudojimas ir delsa……………………………………………………………………9 2.6. Pralaidumo efektyvumas………………………………………………………………………………. 9
3. Darbo pradžia……………………………………………………………………………………………. 11 3.1. Intel FPGA IP šerdžių diegimas ir licencijavimas ……………………………………………………… 11 3.1.1. Intel FPGA IP įvertinimo režimas………………………………………………………. 11 3.2. IP parametrų ir parinkčių nurodymas………………………………………………………… 14 3.3. Sukurta File Struktūra…………………………………………………………………………… 14 3.4. „Intel“ FPGA IP branduolių modeliavimas…………………………………………………………………… 16 3.4.1. Projekto modeliavimas ir tikrinimas………………………………………………………….. 17 3.5. IP branduolių sintezė kituose EDA įrankiuose………………………………………………………. 17 3.6. Viso dizaino sudarymas…………………………………………………………………………..18
4. Funkcinis aprašymas……………………………………………………………………………………….. 19 4.1. TX duomenų kelias……………………………………………………………………………………………..20 4.1.1. TX MAC adapteris…………………………………………………………………………….. 21 4.1.2. Kontrolinio žodžio (CW) įterpimas……………………………………………………………… 23 4.1.3. TX CRC……………………………………………………………………………………………28 4.1.4. TX MII kodavimo įrenginys……………………………………………………………………………….29 4.1.5. TX PCS ir PMA………………………………………………………………………….. 30 4.2. RX duomenų kelias…………………………………………………………………………………………. 30 4.2.1. RX PCS ir PMA………………………………………………………………………….. 31 4.2.2. RX MII dekoderis…………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………………….. 31 4.2.4. RX Deskew…………………………………………………………………………………….32 4.2.5. RX CW pašalinimas………………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP laikrodžio architektūra……………………………………………. 36 4.4. Iš naujo nustatyti ir nuorodos inicijavimas………………………………………………………………………..37 4.4.1. TX nustatymo iš naujo ir inicijavimo seka…………………………………………………. 38 4.4.2. RX atstatymo ir inicijavimo seka…………………………………………………. 39 4.5. Ryšio spartos ir pralaidumo efektyvumo apskaičiavimas………………………………………………….. 40
5. Parametrai…………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP sąsajos signalai……………………………………………….. 44 6.1. Laikrodžio signalai…………………………………………………………………………………………….44 6.2. Iš naujo nustatyti signalus………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… MAC signalai…………………………………………………………………………………………….. 44 6.3. Siųstuvo-imtuvo perkonfigūravimo signalai……………………………………………………………… 45 6.4. PMA signalai…………………………………………………………………………………………….. 48

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 2

Siųsti Atsiliepimus

Turinys
7. Projektavimas naudojant F-Tile Serial Lite IV Intel FPGA IP………………………………………………… 51 7.1. Nustatyti iš naujo gairės……………………………………………………………………………………….. 51 7.2. Klaidų valdymo gairės……………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP vartotojo vadovo archyvai……………………………………………. 52 9. F-Tile Serial Lite IV Intel FPGA IP vartotojo vadovo dokumento taisymo istorija………53

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 3

683074 | 2022.04.28 Siųsti atsiliepimą

1. Apie F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovą

Šiame dokumente aprašomos IP funkcijos, architektūros aprašymas, generavimo veiksmai ir gairės, kaip sukurti F-Tile Serial Lite IV Intel® FPGA IP naudojant F-tile siųstuvus-imtuvus Intel AgilexTM įrenginiuose.

Numatyta auditorija

Šis dokumentas skirtas šiems vartotojams:
· Projektavimo architektai atlieka IP pasirinkimą sistemos lygio projektavimo planavimo etape
· Techninės įrangos projektuotojai integruojant IP į savo sistemos lygio dizainą
· Patvirtinimo inžinieriai sistemos lygmens modeliavimo ir aparatinės įrangos patvirtinimo etapuose

Susiję dokumentai

Šioje lentelėje išvardyti kiti informaciniai dokumentai, susiję su F-Tile Serial Lite IV Intel FPGA IP.

1 lentelė.

Susiję dokumentai

Nuoroda

F-Tile Serial Lite IV Intel FPGA IP Design Example Vartotojo vadovas

„Intel Agilex“ įrenginio duomenų lapas

Aprašymas
Šiame dokumente pateikiamos F-Tile Serial Lite IV Intel FPGA IP dizaino kūrimo, naudojimo gairės ir funkcinis aprašymas.amples Intel Agilex įrenginiuose.
Šiame dokumente aprašomos „Intel Agilex“ įrenginių elektrinės charakteristikos, perjungimo charakteristikos, konfigūracijos specifikacijos ir laikas.

2 lentelė.
CW RS-FEC PMA TX RX PAM4 NRZ

Akronimai ir žodynas Akronimų sąrašas
Akronimas

Išplėtimo valdymo žodis Reed-Solomon Persiųsti klaidų taisymas Fizinės terpės priedas siųstuvo imtuvo impulsas-Amplitude Moduliacija 4 lygiai Negrįžta į nulį

tęsėsi…

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas. *Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.

Užregistruotas ISO 9001: 2015

1. Apie F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 683074 | 2022.04.28

PCS MII XGMII

Akronimas

Išplėtimo fizinio kodavimo posluoksnio laikmenos nepriklausoma sąsaja 10 gigabitų medijos nepriklausoma sąsaja

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 5

683074 | 2022.04.28 Siųsti atsiliepimą

2. F-Tile Serial Lite IV Intel FPGA IP Overview

1 pav.

„F-Tile Serial Lite IV Intel FPGA IP“ tinka didelio pralaidumo duomenų ryšiui tarp lustų, plokščių ir plokščių bei užpakalinės plokštės programoms.

F-Tile Serial Lite IV Intel FPGA IP apima medijos prieigos kontrolę (MAC), fizinio kodavimo posluoksnį (PCS) ir fizinės medijos priedų (PMA) blokus. IP palaiko duomenų perdavimo greitį iki 56 Gbps vienoje juostoje su ne daugiau kaip keturiomis PAM4 juostomis arba 28 Gbps vienoje juostoje su ne daugiau kaip 16 NRZ juostų. Šis IP siūlo didelį pralaidumą, mažus pridėtinius kadrus, mažą įvesties / išvesties skaičių ir palaiko didelį mastelio keitimą tiek juostų skaičiumi, tiek greičiu. Šis IP taip pat lengvai perkonfigūruojamas, palaikant platų duomenų perdavimo spartų diapazoną naudojant F-tile siųstuvo-imtuvo Ethernet PCS režimą.

Šis IP palaiko du perdavimo režimus:
· Pagrindinis režimas – tai grynas srautinio perdavimo režimas, kai duomenys siunčiami be paketo pradžios, tuščio ciklo ir paketo pabaigos, siekiant padidinti pralaidumą. IP laiko pirmuosius galiojančius duomenis kaip serijos pradžią.
· Visas režimas – tai paketų perdavimo režimas. Šiuo režimu IP siunčia seriją ir sinchronizavimo ciklą paketo pradžioje ir pabaigoje kaip skirtukus.

F-Tile Serial Lite IV aukšto lygio blokinė diagrama

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n juostų bitų (NRZ režimas) / 2*n juostų bitų (PAM4 režimas)

TX MAC

Adapteris INSERT

MII ENCODE

Individualūs PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n juostų bitai (PAM4 režimas) / n juostų bitai (NRZ režimas)
TX nuoseklioji sąsaja

Avalon Streaming Interface RX
64*n juostų bitų (NRZ režimas) / 2*n juostų bitų (PAM4 režimas)

RX PCS

CW RMV

DESKEW

MII

IR LYGINTI DEKODĄ

RX MII

EMIB

DEKODO BLOKŲ SYNC. IR FEC DESCRAMBLER

RX PMA

ĮSA

2n juostų bitai (PAM4 režimas) / n juostų bitai (NRZ režimas) RX nuoseklioji sąsaja
Avalon Memory Mapped Interface Registro konfig

Legenda

Minkšta logika

Sunki logika

Užregistruotas ISO 9001: 2015

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Galite sugeneruoti F-Tile Serial Lite IV Intel FPGA IP dizainą, pvzampNorėdami sužinoti daugiau apie IP funkcijas. Žr. F-Tile Serial Lite IV Intel FPGA IP Design Example Vartotojo vadovas.
Susijusi informacija · Funkcinis aprašymas 19 puslapyje · F-Tile Serial Lite IV Intel FPGA IP Design Example Vartotojo vadovas

2.1. Išleidimo informacija

Intel FPGA IP versijos atitinka Intel Quartus® Prime Design Suite programinės įrangos versijas iki v19.1. Pradedant nuo „Intel Quartus Prime Design Suite“ programinės įrangos versijos 19.2, „Intel FPGA IP“ turi naują versijų kūrimo schemą.

Intel FPGA IP versijos (XYZ) numeris gali keistis naudojant kiekvieną Intel Quartus Prime programinės įrangos versiją. Pakeitimas:

· X reiškia esminį TL pataisymą. Jei atnaujinate „Intel Quartus Prime“ programinę įrangą, turite atkurti IP.
· Y reiškia, kad IP yra naujų funkcijų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šias naujas funkcijas.
· Z reiškia, kad IP yra nedidelių pakeitimų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šiuos pakeitimus.

3 lentelė.

F-Tile Serial Lite IV Intel FPGA IP išleidimo informacija

Prekės IP versija Intel Quartus Prime versija Išleidimo data Užsakymo kodas

5.0.0 22.1 2022.04.28 IP-SLITE4F

Aprašymas

2.2. Palaikomos funkcijos
Toliau pateiktoje lentelėje išvardytos F-Tile Serial Lite IV Intel FPGA IP funkcijos:

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

4 lentelė.

F-Tile Serial Lite IV Intel FPGA IP funkcijos

Funkcija

Aprašymas

Duomenų perdavimas

· PAM4 režimui:
- FHT palaiko tik 56.1, 58 ir 116 Gbps vienoje juostoje, daugiausia 4 juostų.
- FGT palaiko iki 58 Gbps vienoje juostoje, daugiausia 12 juostų.
Daugiau informacijos apie palaikomą siųstuvo-imtuvo duomenų perdavimo spartą PAM18 režimu rasite 42 lentelėje 4 puslapyje.
· NRZ režimui:
- FHT palaiko tik 28.05 ir 58 Gbps vienoje juostoje, daugiausia 4 juostų.
— FGT palaiko iki 28.05 Gbps vienoje juostoje, ne daugiau kaip 16 juostų.
Daugiau informacijos apie palaikomą siųstuvo-imtuvo duomenų perdavimo spartą NRZ režimu rasite 18 lentelėje 42 puslapyje.
· Palaiko nuolatinio srautinio (pagrindinio) arba paketinio (viso) režimus.
· Palaiko žemų viršutinių rėmelių paketus.
· Palaiko baitų detalumo perdavimą kiekvienam serijos dydžiui.
· Palaiko vartotojo inicijuotą arba automatinį eismo juostų sureguliavimą.
· Palaiko programuojamą derinimo laikotarpį.

PCS

· Naudoja standžiąją IP logiką, kuri yra sąsaja su „Intel Agilex F-tile“ siųstuvais-imtuvais, kad sumažintų minkštosios logikos išteklius.
· Palaiko PAM4 moduliavimo režimą pagal 100GBASE-KP4 specifikaciją. Šiame moduliavimo režime RS-FEC visada įjungtas.
· Palaiko NRZ su pasirenkamu RS-FEC moduliacijos režimu.
· Palaiko 64b/66b kodavimo dekodavimą.

Klaidų aptikimas ir tvarkymas

· Palaiko CRC klaidų tikrinimą TX ir RX duomenų keliuose. · Palaiko RX nuorodos klaidų tikrinimą. · Palaiko RX PCS klaidų aptikimą.

Sąsajos

· Palaiko tik visišką dvipusį paketų perdavimą su nepriklausomomis nuorodomis.
· Naudoja tiesioginį ryšį su keliais FPGA įrenginiais su maža perdavimo delsa.
· Palaiko vartotojo nustatytas komandas.

2.3. IP versijos palaikymo lygis

„Intel Quartus Prime“ programinė įranga ir „Intel FPGA“ įrenginio palaikymas „F-Tile Serial Lite IV Intel FPGA IP“ yra toks:

5 lentelė.

IP versija ir palaikymo lygis

Intel Quartus Prime 22.1

Įrenginys Intel Agilex F-tile siųstuvai-imtuvai

IP versijos modeliavimo kompiliavimo aparatinės įrangos projektavimas

5.0.0

2.4. Įrenginio greičio lygio palaikymas
„F-Tile Serial Lite IV Intel FPGA IP“ palaiko šiuos „Intel Agilex F-tile“ įrenginių greičio laipsnius: · Siųstuvo-imtuvo greičio klasė: -1, -2 ir -3 · Pagrindinio greičio klasė: -1, -2 ir - 3

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 8

Siųsti Atsiliepimus

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Susijusi informacija
„Intel Agilex“ įrenginio duomenų lapas Daugiau informacijos apie palaikomą duomenų perdavimo spartą „Intel Agilex F-tile“ siųstuvuose-imtuvuose.

2.5. Išteklių panaudojimas ir delsa

F-Tile Serial Lite IV Intel FPGA IP ištekliai ir delsa buvo gauti iš Intel Quartus Prime Pro Edition programinės įrangos versijos 22.1.

6 lentelė.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP išteklių naudojimas
Delsos matavimas pagrįstas delsa pirmyn ir atgal nuo TX šerdies įvesties iki RX šerdies išvesties.

Siųstuvo-imtuvo tipas

Variantas

Duomenų juostų skaičius režimas RS-FEC ALM

Vėlavimas (TX šerdies laikrodžio ciklas)

FGT

28.05 Gbps NRZ 16

Pagrindinis neįgalus 21,691 65 XNUMX

Visiškai neįgalus 22,135 65 XNUMX

Pagrindinis įjungtas 21,915 189 XNUMX

Visiškai įjungta 22,452 189 XNUMX

58 Gbps PAM4 12

Pagrindinis įjungtas 28,206 146 XNUMX

Visiškai įjungta 30,360 146 XNUMX

FHT

58 Gbps NRZ

Pagrindinis įjungtas 15,793 146 XNUMX

Visiškai įjungta 16,624 146 XNUMX

58 Gbps PAM4 4

Pagrindinis įjungtas 15,771 154 XNUMX

Visiškai įjungta 16,611 154 XNUMX

116 Gbps PAM4 4

Pagrindinis įjungtas 21,605 128 XNUMX

Visiškai įjungta 23,148 128 XNUMX

2.6. Pralaidumo efektyvumas

7 lentelė.

Pralaidumo efektyvumas

Kintamieji Siųstuvo-imtuvo režimas

PAM4

Srautinio perdavimo režimas RS-FEC

Visiškai įjungta

Pagrindinis Įjungtas

Nuosekliosios sąsajos bitų sparta Gbps (RAW_RATE)
Perkėlimo serijos dydis žodžių skaičiumi (BURST_SIZE) (1)
Lygiavimo laikotarpis laikrodžio cikle (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Nustatymai

NRZ

Pilnas

Išjungta

Įjungta

28.0

2,048

4,096

Pagrindinis išjungtas 28.0

Įjungta 28.0

4,194,304

4,096

4,096 tęsėsi…

(1) Pagrindinio režimo BURST_SIZE artėja prie begalybės, todėl naudojamas didelis skaičius.

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Kintamieji

Nustatymai

64/66b kodavimas

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Viršutinė serijos apimtis žodžių skaičiumi (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Lygiavimo žymeklio laikotarpis 81,915 XNUMX laikrodžio cikle (ALIGN_MARKER_PERIOD)

81,915

81,916

Lygiavimo žymeklio plotis 5

laikrodžio ciklas

(ALIGN_MARKER_WIDTH)

Pralaidumo efektyvumas (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Efektyvus greitis (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Maksimalus vartotojo laikrodžio dažnis (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Susijusios informacijos Ryšio spartos ir pralaidumo efektyvumo skaičiavimas 40 puslapyje

(2) Viso režimo BURST_SIZE_OVHD dydis apima START/END suporuotus valdymo žodžius duomenų sraute.
(3) Pagrindiniame režime BURST_SIZE_OVHD yra 0, nes srautinio perdavimo metu nėra START/END.
(4) Norėdami apskaičiuoti pralaidumo efektyvumą, žr. Ryšio spartos ir pralaidumo efektyvumo skaičiavimas.
(5) Norėdami apskaičiuoti efektyvią spartą, žr. „Ryšio spartos ir pralaidumo efektyvumo skaičiavimas“.
(6) Norėdami apskaičiuoti maksimalų vartotojo laikrodžio dažnį, žr. ryšio spartos ir pralaidumo efektyvumo skaičiavimą.

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 10

Siųsti Atsiliepimus

683074 | 2022.04.28 Siųsti atsiliepimą

3. Darbo pradžia

3.1. Intel FPGA IP branduolių diegimas ir licencijavimas

„Intel Quartus Prime“ programinės įrangos diegimas apima „Intel“ FPGA IP biblioteką. Ši biblioteka suteikia daug naudingų IP branduolių jūsų gamybiniam naudojimui be papildomos licencijos. Kai kuriems Intel FPGA IP branduoliams gamybiniam naudojimui reikia įsigyti atskirą licenciją. „Intel FPGA IP Evaluation Mode“ leidžia įvertinti šiuos licencijuotus „Intel FPGA IP“ branduolius modeliavimo ir aparatinės įrangos srityse, prieš nusprendžiant įsigyti pilną gamybos IP branduolio licenciją. Jums tereikia įsigyti visą licencijuotų Intel IP branduolių gamybos licenciją, kai baigsite aparatinės įrangos testavimą ir būsite pasirengę naudoti IP gamyboje.

„Intel Quartus Prime“ programinė įranga pagal numatytuosius nustatymus įdiegia IP branduolius šiose vietose:

2 pav.

IP pagrindinio diegimo kelias
intelFPGA(_pro) quartus – yra „Intel Quartus Prime“ programinės įrangos IP – yra „Intel FPGA IP“ biblioteka ir trečiosios šalies IP branduoliai altera – yra „Intel FPGA IP“ bibliotekos šaltinio kodas – Yra Intel FPGA IP šaltinis files

8 lentelė.

IP pagrindinio diegimo vietos

Vieta

Programinė įranga

:intelFPGA_proquartusipaltera

„Intel Quartus Prime Pro Edition“.

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platforma Windows* Linux*

Pastaba:

„Intel Quartus Prime“ programinė įranga nepalaiko tarpų diegimo kelyje.

3.1.1. Intel FPGA IP vertinimo režimas
Nemokamas Intel FPGA IP įvertinimo režimas leidžia prieš perkant įvertinti licencijuotus Intel FPGA IP branduolius modeliuojant ir aparatinėje įrangoje. „Intel FPGA IP Evaluation Mode“ palaiko šiuos vertinimus be papildomos licencijos:
· Imituoti licencijuoto Intel FPGA IP branduolio elgseną jūsų sistemoje. · Greitai ir lengvai patikrinkite IP branduolio funkcionalumą, dydį ir greitį. · Generuoti riboto laiko įrenginių programavimą files projektams, kuriuose yra IP branduolių. · Užprogramuokite įrenginį su savo IP branduoliu ir patikrinkite savo dizainą aparatinėje įrangoje.

Užregistruotas ISO 9001: 2015

3. Darbo pradžia
683074 | 2022.04.28
„Intel FPGA IP Evaluation Mode“ palaiko šiuos veikimo režimus:
· Pririštas – leidžia neribotą laiką paleisti dizainą, kuriame yra licencijuotas Intel FPGA IP, su ryšiu tarp jūsų plokštės ir pagrindinio kompiuterio. Pririštam režimui reikalinga nuosekli jungtinio bandymo veiksmų grupė (JTAG) laidą, prijungtą tarp JTAG plokštės prievadą ir pagrindinį kompiuterį, kuriame aparatinės įrangos įvertinimo laikotarpiu veikia „Intel Quartus Prime Programmer“. Programuotojui reikia tik minimalaus „Intel Quartus Prime“ programinės įrangos įdiegimo ir nereikia „Intel Quartus Prime“ licencijos. Pagrindinis kompiuteris kontroliuoja vertinimo laiką, periodiškai siųsdamas signalą į įrenginį per JTAG uostas. Jei visi licencijuoti IP branduoliai projekte palaiko susietą režimą, vertinimo laikas tęsiasi tol, kol baigiasi bet kurio IP branduolio įvertinimo galiojimo laikas. Jei visi IP branduoliai palaiko neribotą vertinimo laiką, įrenginys nesibaigia.
· Nepririštas – leidžia ribotą laiką paleisti dizainą, kuriame yra licencijuotas IP. IP branduolys grįžta į nepririšimo režimą, jei įrenginys atsijungia nuo pagrindinio kompiuterio, kuriame veikia „Intel Quartus Prime“ programinė įranga. IP šerdis taip pat grįžta į nepririšimo režimą, jei bet kuris kitas licencijuotas IP branduolys nepalaiko susieto režimo.
Kai baigiasi bet kurio dizaino licencijuoto Intel FPGA IP įvertinimo laikas, dizainas nustoja veikti. Visi IP branduoliai, kuriuose naudojamas Intel FPGA IP vertinimo režimas, pasibaigia vienu metu, kai baigiasi bet kurio IP branduolio laikas. Pasibaigus vertinimo laikui, prieš tęsdami aparatinės įrangos tikrinimą, turite iš naujo suprogramuoti FPGA įrenginį. Norėdami išplėsti IP branduolio naudojimą gamybai, įsigykite visą IP branduolio gamybos licenciją.
Prieš generuodami neribotą įrenginio programavimą, turite įsigyti licenciją ir sugeneruoti visą gamybos licencijos raktą file. „Intel FPGA IP Evaluation Mode“ metu kompiliatorius generuoja tik riboto laiko įrenginio programavimą file ( _time_limited.sof), kurios galiojimo laikas baigiasi.

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 12

Siųsti Atsiliepimus

3. Darbo pradžia 683074 | 2022.04.28

3 pav.

Intel FPGA IP vertinimo režimo srautas
Įdiekite „Intel Quartus Prime“ programinę įrangą su „Intel FPGA IP Library“.

Nustatykite ir pakartokite licencijuotą Intel FPGA IP branduolį

Patikrinkite IP palaikomame simuliatoriuje

Sukompiliuokite dizainą „Intel Quartus Prime“ programinėje įrangoje

Sukurkite riboto laiko įrenginio programavimą File

Užprogramuokite „Intel FPGA“ įrenginį ir patikrinkite jo veikimą plokštėje
Nėra IP paruošto gamybiniam naudojimui?
Taip Pirkite visą produkciją
IP licencija

Pastaba:

Į komercinius produktus įtraukite licencijuotą IP
Parametrų nustatymo žingsnius ir įgyvendinimo detales rasite kiekvieno IP branduolio vartotojo vadove.
„Intel“ licencijuoja IP branduolius nuolatos kiekvienai vietai. Į licencijos mokestį įeina pirmųjų metų priežiūra ir palaikymas. Turite atnaujinti priežiūros sutartį, kad gautumėte naujinimus, klaidų pataisymus ir techninę pagalbą po pirmųjų metų. Prieš kurdami programavimą, turite įsigyti visą gamybos licenciją Intel FPGA IP branduoliams, kuriems reikalinga gamybos licencija files, kurias galite naudoti neribotą laiką. „Intel FPGA IP Evaluation Mode“ metu kompiliatorius generuoja tik riboto laiko įrenginio programavimą file ( _time_limited.sof), kurios galiojimo laikas baigiasi. Norėdami gauti gamybos licencijos raktus, apsilankykite Intel FPGA savitarnos licencijavimo centre.
„Intel“ FPGA programinės įrangos licencijos sutartys reglamentuoja licencijuotų IP branduolių, „Intel Quartus Prime“ projektavimo programinės įrangos ir visų nelicencijuotų IP branduolių diegimą ir naudojimą.

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 13

3. Darbo pradžia 683074 | 2022.04.28
Susijusi informacija · Intel FPGA licencijavimo palaikymo centras · Intel FPGA programinės įrangos diegimo ir licencijavimo įvadas
3.2. Nurodykite IP parametrus ir parinktis
IP parametrų rengyklė leidžia greitai sukonfigūruoti pasirinktinį IP variantą. Atlikite šiuos veiksmus, norėdami nurodyti IP parinktis ir parametrus „Intel Quartus Prime Pro Edition“ programinėje įrangoje.
1. Jei dar neturite „Intel Quartus Prime Pro Edition“ projekto, į kurį būtų galima integruoti F-Tile Serial Lite IV Intel FPGA IP, turite jį sukurti. a. „Intel Quartus Prime Pro Edition“ spustelėkite File Naujo projekto vedlys, kad sukurtumėte naują Quartus Prime projektą, arba File Atidarykite projektą, kad atidarytumėte esamą Quartus Prime projektą. Vedlys paragins nurodyti įrenginį. b. Nurodykite įrenginių šeimą „Intel Agilex“ ir pasirinkite gamybos F-tile įrenginį, atitinkantį IP greičio klasės reikalavimus. c. Spustelėkite Baigti.
2. IP kataloge suraskite ir pasirinkite F-Tile Serial Lite IV Intel FPGA IP. Pasirodo langas Naujas IP variantas.
3. Nurodykite naujojo tinkinto IP varianto aukščiausio lygio pavadinimą. Parametrų rengyklė išsaugo IP varianto nustatymus a file pavadintas .ip.
4. Spustelėkite Gerai. Pasirodo parametrų rengyklė. 5. Nurodykite savo IP varianto parametrus. Žr. skyrių Parametrai
informacija apie F-Tile Serial Lite IV Intel FPGA IP parametrus. 6. Pasirinktinai, sukurti modeliavimo bandomąjį stendą arba kompiliaciją ir techninės įrangos dizainą
example, vadovaukitės instrukcijomis, pateiktomis „Design Example Vartotojo vadovas. 7. Spustelėkite Generuoti HDL. Pasirodo dialogo langas Generation. 8. Nurodykite išvestį file generavimo parinktis, tada spustelėkite Generuoti. IP variantas
files generuoti pagal jūsų specifikacijas. 9. Spustelėkite Baigti. Parametrų rengyklė prideda aukščiausio lygio .ip file prie srovės
projektas automatiškai. Jei būsite paraginti rankiniu būdu pridėti .ip file prie projekto, spustelėkite Project Add/Remove Files projekte, kad pridėtumėte file. 10. Sugeneravę ir sukūrę IP variantą, priskirkite atitinkamus kaiščius, kad prijungtumėte prievadus, ir nustatykite visus atitinkamus egzemplioriaus RTL parametrus.
Susijusios informacijos parametrai 42 puslapyje
3.3. Sukurta File Struktūra
„Intel Quartus Prime Pro Edition“ programinė įranga generuoja šią IP išvestį file struktūra.
Norėdami gauti informacijos apie file dizaino struktūra example, žr. F-Tile Serial Lite IV Intel FPGA IP Design Example Vartotojo vadovas.

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 14

Siųsti Atsiliepimus

3. Darbo pradžia 683074 | 2022.04.28

4 pav. Sukurtas F-Tile Serial Lite IV Intel FPGA IP Files
.ip – IP integracija file

IP variacija files

_ IP variacija files

example_design

.cmp – VHDL komponento deklaracija file _bb.v – Verilog HDL juodosios dėžės EDA sintezė file _inst.v ir .vhd – Sample instantiation šablonai .xml – XML ataskaita file

Example vieta jūsų IP pagrindiniam dizainui, pvzample files. Numatytoji vieta yra pvzample_design, bet būsite paraginti nurodyti kitą kelią.

.qgsimc – pateikia modeliavimo parametrų sąrašą, kad būtų palaikomas laipsniškas regeneravimas .qgsynthc – pateikia sintezės parametrų sąrašą, kad būtų palaikomas laipsniškas regeneravimas

.qip – išvardija IP sintezę files

_generation.rpt – IP generavimo ataskaita

.sopcinfo – programinės įrangos įrankių grandinės integravimas file .html – Ryšio ir atminties žemėlapio duomenys

.csv – PIN priskyrimas file

.spd – sujungia atskirus modeliavimo scenarijus

Simuliacija files

sintetinė IP sintezė files

.v Aukščiausio lygio modeliavimas file

.v Aukščiausio lygio IP sintezė file

Simuliatoriaus scenarijai

Subcore bibliotekos

sintezatorius
Subcore sintezė files

sim
Subcore modeliavimas files

9 lentelė.

Sukurtas F-Tile Serial Lite IV Intel FPGA IP Files

File Vardas

Aprašymas

.ip

Platform Designer sistema arba aukščiausio lygio IP variantas file. yra pavadinimas, kurį suteikiate savo IP variantui.

.cmp

VHDL komponento deklaracija (.cmp) file yra tekstas file kuriame yra vietiniai bendrieji ir prievadų apibrėžimai, kuriuos galite naudoti kurdami VHDL files.

.html

Ataskaita, kurioje yra ryšio informacija, atminties žemėlapis, kuriame rodomas kiekvieno valdovo adresas, atsižvelgiant į kiekvieną pagrindinį įrenginį, prie kurio jis prijungtas, ir parametrų priskyrimai.

_generation.rpt

IP arba platformos dizainerio generavimo žurnalas file. Pranešimų santrauka generuojant IP.

.qgsimc

Išvardija modeliavimo parametrus, kad būtų palaikomas laipsniškas regeneravimas.

.qgsynthc

Išvardija sintezės parametrus, kad palaikytų laipsnišką regeneraciją.

.qip

Yra visa reikalinga informacija apie IP komponentą, kad būtų galima integruoti ir kompiliuoti IP komponentą Intel Quartus Prime programinėje įrangoje.
tęsėsi…

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 15

3. Darbo pradžia 683074 | 2022.04.28

File Vardas .sopcinfo
.csv .spd _bb.v _inst.v arba _inst.vhd .regmap
.svd
.v arba .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Aprašymas
Apibūdinami ryšiai ir IP komponentų parametrai jūsų platformos dizainerio sistemoje. Kurdami IP komponentų programinės įrangos tvarkykles, galite išanalizuoti jo turinį, kad gautumėte reikalavimus. Tai naudoja tolesniems įrankiams, tokiems kaip Nios® II įrankių grandinė file. .sopcinfo file o sistema.h file sugeneruota Nios II įrankių grandinei, apima kiekvieno pavaldinio adreso žemėlapio informaciją, susijusią su kiekvienu valdikliu, kuris pasiekia vergą. Skirtingi pagrindiniai kompiuteriai gali turėti skirtingą adresų žemėlapį, kad galėtų pasiekti tam tikrą pagalbinį komponentą.
Pateikiama informacija apie IP komponento atnaujinimo būseną.
Būtina įvestis file ip-make-simscript, kad sukurtų palaikomų simuliatorių modeliavimo scenarijus. .spd file yra sąrašas files generuojami modeliavimui, kartu su informacija apie prisiminimus, kuriuos galite inicijuoti.
Galite naudoti „Verilog“ juodąją dėžę (_bb.v) file kaip tuščią modulio deklaraciją, skirtą naudoti kaip juodąją dėžę.
HDL, pvzample instantiation šabloną. Galite nukopijuoti ir įklijuoti šio turinio turinį file į savo DTL file kad būtų galima nustatyti IP variantą.
Jei IP yra registro informacija, .regmap file generuoja. .regmap file aprašoma pagrindinio ir pavaldinio sąsajų registro žemėlapio informacija. Tai file papildo .sopcinfo file pateikiant detalesnę registro informaciją apie sistemą. Tai leidžia rodyti registrą views ir vartotojo pritaikomą statistiką sistemos konsolėje.
Leidžia kietojo procesoriaus sistemos (HPS) sistemos derinimo įrankiams view prie HPS prijungtų periferinių įrenginių registrų žemėlapiai Platform Designer sistemoje. Sintezės metu .svd files, skirtos pagalbinėms sąsajoms, matomoms sistemos konsolės pagrindiniams įrenginiams, yra saugomos .sof file derinimo skiltyje. „System Console“ skaito šį skyrių, kuriame „Platform Designer“ gali pateikti registro žemėlapio informacijos užklausą. Sistemos pavaldiniams „Platform Designer“ gali pasiekti registrus pagal pavadinimą.
DTL files, kurios sukuria kiekvieno submodulio arba antrinio IP egzempliorius sintezei ar modeliavimui.
Yra ModelSim*/QuestaSim* scenarijus msim_setup.tcl, skirtas modeliavimui nustatyti ir vykdyti.
Sudėtyje yra apvalkalo scenarijus vcs_setup.sh, skirtas nustatyti ir paleisti VCS* modeliavimą. Sudėtyje yra apvalkalo scenarijus vcsmx_setup.sh ir synopsys_sim.setup file nustatyti ir paleisti VCS MX modeliavimą.
Yra apvalkalo scenarijus xcelium_setup.sh ir kitos sąrankos files nustatyti ir paleisti Xcelium* modeliavimą.
Sudėtyje yra DTL files IP submoduliams.
Kiekvienam sugeneruotam antriniam IP katalogui Platform Designer generuoja synth/ ir sim/ pakatalogius.

3.4. Imituoja Intel FPGA IP branduolius
„Intel Quartus Prime“ programinė įranga palaiko IP branduolio RTL modeliavimą tam tikruose EDA simuliatoriuose. IP generavimas pasirinktinai sukuria modeliavimą files, įskaitant funkcinį modeliavimo modelį, bet kurį bandymų stendą (arba pvzample design) ir konkretaus tiekėjo simuliatoriaus sąrankos scenarijus kiekvienam IP branduoliui. Galite naudoti funkcinį modeliavimo modelį ir bet kurį bandymų stendą arba pvzample dizainas modeliavimui. IP generavimo išvestyje taip pat gali būti scenarijų, skirtų kompiliuoti ir paleisti bet kurį bandymų stendą. Skriptuose pateikiami visi modeliai arba bibliotekos, kurių reikia IP branduoliui imituoti.

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 16

Siųsti Atsiliepimus

3. Darbo pradžia 683074 | 2022.04.28

„Intel Quartus Prime“ programinė įranga suteikia integraciją su daugeliu simuliatorių ir palaiko kelis modeliavimo srautus, įskaitant jūsų sukurtus scenarijus ir pasirinktinius modeliavimo srautus. Kad ir kurį srautą pasirinktumėte, IP branduolio modeliavimas apima šiuos veiksmus:
1. Sukurkite IP HDL, testbench (arba pvzample design) ir simuliatoriaus sąrankos scenarijų files.
2. Nustatykite simuliatoriaus aplinką ir visus modeliavimo scenarijus.
3. Sudaryti modeliavimo modelių bibliotekas.
4. Paleiskite simuliatorių.

3.4.1. Dizaino modeliavimas ir tikrinimas

Pagal numatytuosius nustatymus parametrų rengyklė generuoja specifinius modeliuoklio scenarijus su komandomis kompiliuoti, tobulinti ir imituoti Intel FPGA IP modelius ir modeliavimo modelių biblioteką. files. Galite nukopijuoti komandas į savo modeliavimo testo scenarijų arba jas redaguoti files pridėti komandas, skirtas kompiliuoti, tobulinti ir imituoti jūsų dizainą ir bandymų stendą.

10 lentelė. Intel FPGA IP Core Simulation Scripts

Simuliatorius

File Katalogas

ModelSim

_sim/mentorius

„QuestaSim“

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Scenarijus msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. IP branduolių sintezė kituose EDA įrankiuose
Pasirinktinai naudokite kitą palaikomą EDA įrankį, kad sintezuotumėte dizainą, kuriame yra Intel FPGA IP branduoliai. Kai generuojate IP branduolio sintezę fileJei norite naudoti su trečiųjų šalių EDA sintezės įrankiais, galite sukurti ploto ir laiko įvertinimo tinklo sąrašą. Jei norite įgalinti generavimą, tinkindami IP variantą, įjunkite Trečiųjų šalių EDA sintezės įrankių laiko ir išteklių įvertinimų kūrimą.
Ploto ir laiko įvertinimo tinklo sąrašas aprašo IP pagrindinį ryšį ir architektūrą, bet neapima informacijos apie tikrąjį funkcionalumą. Ši informacija įgalina tam tikrus trečiųjų šalių sintezės įrankius geriau pranešti apie plotą ir laiką. Be to, sintezės įrankiai gali naudoti laiko informaciją, kad optimizuotų laiką ir pagerintų rezultatų kokybę.
„Intel Quartus Prime“ programinė įranga sukuria _syn.v tinklo sąrašas file Verilog HDL formatu, nepriklausomai nuo išvesties file jūsų nurodytas formatas. Jei naudojate šį tinklų sąrašą sintezei, turite įtraukti IP branduolio paketą file .v arba .vhd savo Intel Quartus Prime projekte.

(7) Jei nenustatėte EDA įrankio parinkties, kuri leidžia paleisti trečiųjų šalių EDA simuliatorius iš Intel Quartus Prime programinės įrangos, paleiskite šį scenarijų ModelSim arba QuestaSim simuliatoriaus Tcl konsolėje (ne Intel Quartus Prime programinėje įrangoje). Tcl konsolę), kad išvengtumėte klaidų.

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 17

3. Darbo pradžia 683074 | 2022.04.28
3.6. Viso dizaino sudarymas
Norėdami sudaryti savo dizainą, galite naudoti „Intel Quartus Prime Pro Edition“ programinės įrangos meniu Apdorojimas esančią komandą Pradėti kompiliavimą.

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 18

Siųsti Atsiliepimus

683074 | 2022.04.28 Siųsti atsiliepimą

4. Funkcinis aprašymas

5 pav.

F-Tile Serial Lite IV Intel FPGA IP sudaro MAC ir Ethernet PCS. MAC bendrauja su pasirinktiniais PCS per MII sąsajas.

IP palaiko du moduliavimo režimus:
· PAM4 – suteikia galimybę pasirinkti nuo 1 iki 12 juostų. IP visada sukuria du PCS kanalus kiekvienai juostai PAM4 moduliacijos režimu.
· NRZ – suteikia galimybę pasirinkti nuo 1 iki 16 juostų.

Kiekvienas moduliavimo režimas palaiko du duomenų režimus:
· Pagrindinis režimas – tai grynas srautinio perdavimo režimas, kai duomenys siunčiami be paketo pradžios, tuščio ciklo ir paketo pabaigos, siekiant padidinti pralaidumą. IP laiko pirmuosius galiojančius duomenis kaip serijos pradžią.

Pagrindinio režimo duomenų perdavimas tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Užregistruotas ISO 9001: 2015

4. Funkcinis aprašymas 683074 | 2022.04.28

6 pav.

· Visas režimas – duomenų perdavimas paketiniu režimu. Šiuo režimu IP siunčia seriją ir sinchronizavimo ciklą paketo pradžioje ir pabaigoje kaip skirtukus.

Viso režimo duomenų perdavimas tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Susijusi informacija · F-Tile Serial Lite IV Intel FPGA IP Overview 6 puslapyje · F-Tile Serial Lite IV Intel FPGA IP Design Example Vartotojo vadovas

4.1. TX duomenų kelias
TX duomenų kelias susideda iš šių komponentų: · MAC adapteris · Valdymo žodžio įterpimo blokas · CRC · MII kodavimo įrenginys · PCS blokas · PMA blokas

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 20

Siųsti Atsiliepimus

4. Funkcinis aprašymas 683074 | 2022.04.28
7 pav. TX duomenų kelias

Iš vartotojo logikos

TX MAC

„Avalon“ srautinio perdavimo sąsaja

MAC adapteris

Valdykite žodžio įterpimą

CRC

MII kodavimo įrenginys

MII sąsajos pasirinktiniai PCS
PCS ir PMA

TX nuoseklioji sąsaja su kitu FPGA įrenginiu

4.1.1. TX MAC adapteris
TX MAC adapteris valdo duomenų perdavimą į vartotojo logiką naudodamas Avalon® srautinio perdavimo sąsają. Šis blokas palaiko vartotojo apibrėžtą informacijos perdavimą ir srauto valdymą.

Vartotojo nustatytos informacijos perkėlimas

Pilnu režimu IP suteikia tx_is_usr_cmd signalą, kurį galite naudoti norėdami inicijuoti vartotojo apibrėžtą informacijos ciklą, pvz., XOFF/XON perdavimą į vartotojo logiką. Galite inicijuoti vartotojo apibrėžtą informacijos perdavimo ciklą patvirtindami šį signalą ir perduoti informaciją naudodami tx_avs_data kartu su tx_avs_startofpacket ir tx_avs_valid signalais. Tada blokas panaikina tx_avs_ready du ciklus.

Pastaba:

Vartotojo nustatytos informacijos funkcija pasiekiama tik visu režimu.

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 21

4. Funkcinis aprašymas 683074 | 2022.04.28

8 pav.

Srauto valdymas

Yra sąlygų, kai TX MAC nėra pasirengęs priimti duomenų iš vartotojo logikos, pvz., per nuorodos derinimo procesą arba kai nėra duomenų, kuriuos būtų galima perduoti iš vartotojo logikos. Siekiant išvengti duomenų praradimo dėl šių sąlygų, IP naudoja signalą tx_avs_ready, kad valdytų duomenų srautą iš vartotojo logikos. IP panaikina signalą, kai atsiranda šios sąlygos:
· Kai patvirtinamas tx_avs_startofpacket, tx_avs_ready panaikinamas vienam laikrodžio ciklui.
· Kai patvirtinamas tx_avs_endofpacket, tx_avs_ready panaikinamas vienam laikrodžio ciklui.
· Kai patvirtinamas bet kuris suporuotas CW, tx_avs_ready panaikinamas dviem laikrodžio ciklais.
· Kai RS-FEC lygiavimo žymeklis įterpiamas tinkintoje PCS sąsajoje, tx_avs_ready panaikinamas keturiems laikrodžio ciklams.
· Kas 17 eterneto šerdies laikrodžio ciklų veikia PAM4 moduliacijos režimu ir kas 33 eterneto šerdies laikrodžio ciklus NRZ moduliavimo režimu. tx_avs_ready yra panaikintas vienam laikrodžio ciklui.
· Kai neperduodant duomenų, vartotojo logika panaikina tx_avs_valid.

Šios laiko diagramos yra pvzampTX MAC adapteris, naudojant tx_avs_ready duomenų srautui valdyti.

Srauto valdymas su tx_avs_valid Deassertion ir START/END suporuotais CW

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Galiojantys signalo desertai

D5 D6

tx_avs_ready tx_avs_startofpacket

Paruoštas signalas, skirtas dviem ciklams įterpti END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 TUŠČIA D4

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 22

Siųsti Atsiliepimus

4. Funkcinis aprašymas 683074 | 2022.04.28

9 pav.

Srauto valdymas su lygiavimo žymeklio įdėjimu
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

10 pav.

Srauto valdymas su START/END suporuotais CW sutampa su lygiavimo žymeklio įterpimu

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_duomenys

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_duomenys

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

END STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Kontrolinio žodžio (CW) įterpimas
F-Tile Serial Lite IV Intel FPGA IP konstruoja CW pagal įvesties signalus iš vartotojo logikos. CW nurodo paketų skyriklius, perdavimo būsenos informaciją arba vartotojo duomenis į PCS bloką ir yra gaunami iš XGMII valdymo kodų.
Šioje lentelėje parodytas palaikomų CW aprašymas:

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 23

4. Funkcinis aprašymas 683074 | 2022.04.28

11 lentelė.
PRADĖTI PABAIGA LYGIUOTI

Palaikomų CW aprašymas

Žodžių skaičius (1 žodis

= 64 bitai)

Taip

EMPTY_CYC

Taip

TUŠTINGA

DUOMENYS

Taip

Be juostos

Aprašymas
Duomenų skyriklio pradžia. Duomenų skyriklio pabaiga. Kontrolinis žodis (CW) RX lygiavimui. Tuščias duomenų perdavimo ciklas. IDLE (ne juostos). Naudinga apkrova.

12 lentelė. CW lauko aprašymas
Laukas RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

Aprašymas
Rezervuotas laukas. Gali būti naudojamas būsimam pratęsimui. Pririštas prie 0.
Galiojančių baitų skaičius paskutiniame žodyje (64 bitų). Tai yra 3 bitų vertė. · 3'b000: 8 baitai · 3'b001: 1 baitai · 3'b010: 2 baitai · 3'b011: 3 baitai · 3'b100: 4 baitai · 3'b101: 5 baitai · 3'b110: 6 baitai 3'b111: 7 baitai
Netinkamų žodžių skaičius serijos pabaigoje.
Nurodo RX Avalon srautinio perdavimo sąsają, kad patvirtintų paketo pabaigos signalą.
Nurodo RX Avalon srautinio perdavimo sąsają, kad patvirtintų paketo pradžios signalą.
Nurodo RX Avalon srautinio perdavimo sąsają, kad patvirtintų paketo pradžią ir paketo pabaigą tame pačiame cikle.
Patikrinkite RX išlygiavimą.
Apskaičiuotos CRC reikšmės.
Nurodo, kad valdymo žodyje (CW) yra vartotojo apibrėžtos informacijos.

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 24

Siųsti Atsiliepimus

4. Funkcinis aprašymas 683074 | 2022.04.28

4.1.2.1. CW serijos pradžia

11 pav. CW formato serijos pradžia

PRADĖTI

63:56

RSVD

55:48

RSVD

47:40

RSVD

duomenis

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

kanalas

7:0

„hFB (START)

kontrolė 7:0

13 lentelė.

Pilnu režimu galite įterpti START CW, patvirtindami tx_avs_startofpacket signalą. Kai tvirtinate tik tx_avs_startofpacket signalą, nustatomas sop bitas. Kai patvirtinate ir tx_avs_startofpacket, ir tx_avs_endofpacket signalus, nustatomas seop bitas.

START CW Lauko reikšmės
Lauko sop/seop
usr (8)
lygiuotis

Vertė

Priklausomai nuo tx_is_usr_cmd signalo:

1: kai tx_is_usr_cmd = 1

0: kai tx_is_usr_cmd = 0

Baziniame režime MAC siunčia START CW po to, kai atstatymas panaikinamas. Jei duomenų nėra, MAC nuolat siunčia EMPTY_CYC, susietą su END ir START CW, kol pradėsite siųsti duomenis.

4.1.2.2. CW serijos pabaiga

12 pav. Sekcijos pabaigos CW formatas

PABAIGA

63:56

„hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

duomenys 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

TUŠČIA

7:0

RSVD

num_valid_bytes_eob

kontroliuoti

7:0

(8) Tai palaikoma tik visu režimu.
Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 25

4. Funkcinis aprašymas 683074 | 2022.04.28

14 lentelė.

MAC įterpia END CW, kai tvirtinamas tx_avs_endofpacket. END CW yra paskutinio duomenų žodžio galiojančių baitų skaičius ir CRC informacija.

CRC reikšmė yra 32 bitų CRC rezultatas duomenims tarp START CW ir duomenų žodžio prieš END CW.

Šioje lentelėje parodytos laukų reikšmės END CW.

END CW lauko reikšmės
Laukas eop CRC32 num_valid_bytes_eob

1 vertė
CRC32 apskaičiuota vertė. Galiojančių baitų skaičius prie paskutinio duomenų žodžio.

4.1.2.3. Lygiavimas Suporuotas CW

13 pav. Lygiavimo suporuotas CW formatas

SULYGINTI CW Suporuokite su START/END

64+8 bitų XGMII sąsaja

PRADĖTI

63:56

RSVD

55:48

RSVD

47:40

RSVD

duomenis

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 lygiuoti=1 seop=0

15:8

RSVD

7:0

„hFB

kontrolė 7:0

64+8 bitų XGMII sąsaja

PABAIGA

63:56

„hFD

55:48

RSVD

47:40

RSVD

duomenis

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrolė 7:0

ALIGN CW yra suporuotas CW su START/END arba END/START CW. Galite įterpti ALIGN suporuotą CW patvirtindami signalą tx_link_reinit, nustatydami lygiavimo laikotarpio skaitiklį arba inicijuodami atstatymą. Kai įterpiamas ALIGN suporuotas CW, lygiavimo laukas nustatomas į 1, kad būtų pradėtas imtuvo derinimo blokas, kad būtų galima patikrinti duomenų išlygiavimą visose juostose.

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 26

Siųsti Atsiliepimus

4. Funkcinis aprašymas 683074 | 2022.04.28

15 lentelė.

SULYGINTI CW lauko vertes
Lauko lygiavimas
eop sop usr seop

Vertė 1 0 0 0 0

4.1.2.4. Tuščio ciklo CW

14 pav. Tuščio ciklo CW formatas

EMPTY_CYC Suporuoti su END/START

64+8 bitų XGMII sąsaja

PABAIGA

63:56

„hFD

55:48

RSVD

47:40

RSVD

duomenis

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrolė 7:0

64+8 bitų XGMII sąsaja

PRADĖTI

63:56

RSVD

55:48

RSVD

47:40

RSVD

duomenis

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

„hFB

kontrolė 7:0

16 lentelė.

Kai serijos metu panaikinate tx_avs_valid dviem laikrodžio ciklais, MAC įterpia EMPTY_CYC CW, suporuotą su END/START CW. Galite naudoti šį CW, kai šiuo metu nėra duomenų, kuriuos būtų galima perduoti.

Kai panaikinate tx_avs_valid vienam ciklui, IP deasserts tx_avs_valid du kartus ilgesnį nei tx_avs_valid deassercijos laikotarpį, kad būtų sukurta END/START CW pora.

EMPTY_CYC CW lauko reikšmės
Lauko lygiavimas
eop

Reikšmė 0 0

tęsėsi…

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 27

4. Funkcinis aprašymas 683074 | 2022.04.28

Field sop usr seop

Vertė 0 0 0

4.1.2.5. CW tuščiąja eiga

15 pav. Tuščiosios eigos CW formatas

„IDLE CW“.

63:56

„h07

55:48

„h07

47:40

„h07

duomenis

39:32 31:24

"h07" h07

23:16

„h07

15:8

„h07

7:0

„h07

kontrolė 7:0

MAC įterpia IDLE CW, kai nėra perdavimo. Šiuo laikotarpiu tx_avs_valid signalas yra žemas.
Galite naudoti IDLE CW, kai perdavimas serijomis baigtas arba perdavimas yra tuščiosios eigos būsenoje.

4.1.2.6. Duomenų žodis

Duomenų žodis yra paketo naudingoji apkrova. Visi XGMII valdymo bitai yra nustatyti į 0 duomenų žodžio formatu.

16 pav. Duomenų Word formatas

64+8 bitų XGMII sąsaja

DUOMENŲ ŽODŽIS

63:56

vartotojo duomenys 7

55:48

vartotojo duomenys 6

47:40

vartotojo duomenys 5

duomenis

39:32 31:24

vartotojo duomenys 4 vartotojo duomenys 3

23:16

vartotojo duomenys 2

15:8

vartotojo duomenys 1

7:0

vartotojo duomenys 0

kontrolė 7:0

4.1.3. TX CRC
Galite įjungti TX CRC bloką naudodami IP parametrų rengyklės parametrą Įjungti CRC. Ši funkcija palaikoma pagrindiniu ir visu režimu.

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 28

Siųsti Atsiliepimus

4. Funkcinis aprašymas 683074 | 2022.04.28

MAC prideda CRC reikšmę prie END CW, patvirtindamas tx_avs_endofpacket signalą. BASIC režimu tik ALIGN CW, suporuotas su END CW, turi galiojantį CRC lauką.
TX CRC blokas siejasi su TX Control Word Insertion ir TX MII Encode bloku. TX CRC blokas apskaičiuoja CRC reikšmę 64 bitų vertės per ciklą duomenims, pradedant nuo START CW iki END CW.
Galite patvirtinti crc_error_inject signalą, kad tyčia sugadintumėte duomenis konkrečioje juostoje ir sukurtumėte CRC klaidas.

4.1.4. TX MII kodavimo įrenginys

TX MII kodavimo įrenginys tvarko paketų perdavimą iš MAC į TX PCS.

Toliau pateiktame paveikslėlyje parodytas 8 bitų MII magistralės duomenų modelis PAM4 moduliavimo režimu. START ir END CW rodomi kartą per dvi MII juostas.

17 pav. PAM4 moduliavimo režimo MII duomenų šablonas

1 CIKLAS

2 CIKLAS

3 CIKLAS

4 CIKLAS

5 CIKLAS

SOP_CW

DATA_1

DUOMENYS_9 DUOMENYS_17

TUŠTINGA

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

TUŠTINGA

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DUOMENYS_7 DUOMENYS_8

DUOMENYS_15 DUOMENYS_16

DUOMENYS_23 DUOMENYS_24

IDLE EOP_CW

Toliau pateiktame paveikslėlyje parodytas 8 bitų MII magistralės duomenų modelis NRZ moduliavimo režimu. START ir END CW rodomi kiekvienoje MII juostoje.

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 29

4. Funkcinis aprašymas 683074 | 2022.04.28

18 pav. NRZ moduliavimo režimo MII duomenų šablonas

1 CIKLAS

2 CIKLAS

3 CIKLAS

SOP_CW

DATA_1

DATA_9

SOP_CW

DUOMENYS_2 DUOMENYS_10

SOP_CW SOP_CW

DUOMENYS_3 DUOMENYS_4

DUOMENYS_11 DUOMENYS_12

SOP_CW

DUOMENYS_5 DUOMENYS_13

SOP_CW

DUOMENYS_6 DUOMENYS_14

SOP_CW

DUOMENYS_7 DUOMENYS_15

SOP_CW

DUOMENYS_8 DUOMENYS_16

4 CIKLAS DUOMENYS_17 DUOMENYS_18 DUOMENYS_19 DUOMENYS_20 DUOMENYS_21 DUOMENYS_22 DUOMENYS_23 DUOMENYS_24

5 CIKLAS EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS ir PMA
F-Tile Serial Lite IV Intel FPGA IP sukonfigūruoja F-tile siųstuvą-imtuvą į Ethernet PCS režimą.

4.2. RX duomenų kelias
RX duomenų kelias susideda iš šių komponentų: · PMA blokas · PCS blokas · MII dekoderis · CRC · Deskew blokas · Valdymo žodžių pašalinimo blokas

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 30

Siųsti Atsiliepimus

4. Funkcinis aprašymas 683074 | 2022.04.28
19 pav. RX duomenų kelias

Vartotojo logika Avalon Streaming Interface
RX MAC
Valdykite žodžių pašalinimą
Deskew

CRC

MII dekoderis

MII sąsajos pasirinktiniai PCS
PCS ir PMA

RX nuoseklioji sąsaja iš kito FPGA įrenginio
4.2.1. RX PCS ir PMA
F-Tile Serial Lite IV Intel FPGA IP sukonfigūruoja F-tile siųstuvą-imtuvą į Ethernet PCS režimą.
4.2.2. RX MII dekoderis
Šis blokas identifikuoja, ar gaunamuose duomenyse yra kontrolinis žodis ir lygiavimo žymekliai. RX MII dekoderis išveda duomenis kaip 1 bito galiojantį, 1 bito žymeklio indikatorių, 1 bito valdymo indikatorių ir 64 bitų duomenis vienoje juostoje.
4.2.3. RX CRC
Galite įjungti TX CRC bloką naudodami IP parametrų rengyklės parametrą Įjungti CRC. Ši funkcija palaikoma pagrindiniu ir visu režimu. RX CRC blokas jungiasi su RX Control Word Removal ir RX MII dekoderio blokais. IP patvirtina rx_crc_error signalą, kai įvyksta CRC klaida.

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 31

4. Funkcinis aprašymas 683074 | 2022.04.28
IP panaikina rx_crc_error kiekvieną naują seriją. Tai vartotojo logikos išvestis, skirta vartotojo logikos klaidoms tvarkyti.
4.2.4. RX Deskew
RX deskew blokas aptinka kiekvienos juostos išlygiavimo žymeklius ir iš naujo sulygiuoja duomenis prieš siųsdamas juos į RX CW pašalinimo bloką.
Galite pasirinkti leisti IP branduoliui automatiškai sulygiuoti kiekvienos juostos duomenis, kai įvyksta lygiavimo klaida, nustatydami parametrą Įgalinti automatinį lygiavimą IP parametrų rengyklėje. Jei išjungsite automatinio lygiavimo funkciją, IP šerdis patvirtins rx_error signalą, nurodydamas lygiavimo klaidą. Turite patvirtinti rx_link_reinit, kad pradėtumėte juostų išlygiavimo procesą, kai įvyksta juostos išlygiavimo klaida.
RX deskew aptinka lygiavimo žymeklius pagal būsenos mašiną. Šioje diagramoje parodytos būsenos RX iškrypimo bloke.

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 32

Siųsti Atsiliepimus

4. Funkcinis aprašymas 683074 | 2022.04.28

20 pav.

RX Deskew Lane Alignment State Machine su automatinio išlygiavimo įjungta srautine diagrama
Pradėti

TUŠTINGA

Atstatyti = 1 taip ne

Visi PCS

juostos paruoštos?

taip

PALAUKITE

Visi sinchronizavimo žymekliai Nr
aptikta?
taip
ALIGN

ne
taip Laikas?

taip
Praradote derinimą?
be pabaigos

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 33

4. Funkcinis aprašymas 683074 | 2022.04.28

21 pav.

RX Deskew Lane Alignment State Machine su automatinio lygiavimo išjungta srautine diagrama
Pradėti

TUŠTINGA

Atstatyti = 1 taip ne

Visi PCS

juostos paruoštos?

taip

taip
rx_link_reinit =1
jokios KLAIDOS

ne taip Baigėsi laikas?

PALAUKITE
ne Visi sinchronizavimo žymekliai
aptikta?
taip sulygiuoti

taip
Praradote derinimą?
ne
Pabaiga
1. Lygiavimo procesas prasideda nuo IDLE būsenos. Blokas pereina į WAIT būseną, kai visos PCS juostos yra paruoštos ir rx_link_reinit panaikinamas.
2. WAIT būsenoje blokas patikrina, ar visi aptikti žymekliai yra patvirtinti per tą patį ciklą. Jei ši sąlyga yra teisinga, blokas pereina į ALIGNED būseną.
3. Kai blokas yra ALIGNED būsenoje, tai rodo, kad juostos yra sulygiuotos. Šioje būsenoje blokas toliau stebi juostų išlygiavimą ir tikrina, ar tame pačiame cikle yra visi žymekliai. Jei tame pačiame cikle nėra bent vieno žymeklio ir nustatytas parametras Įjungti automatinį lygiavimą, blokas pereina į

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 34

Siųsti Atsiliepimus

4. Funkcinis aprašymas 683074 | 2022.04.28

IDLE būsena, kad iš naujo inicijuotų lygiavimo procesą. Jei Įgalinti automatinį lygiavimą nenustatyta ir tame pačiame cikle nėra bent vieno žymeklio, blokas pereina į KLAIDOS būseną ir laukia, kol vartotojo logika patvirtins rx_link_reinit signalą, kad būtų pradėtas juostos lygiavimo procesas.

22 pav. Juostos keitimas įjungus automatinį lygiavimą įjungtas rx_core_clk

rx_link_up

rx_link_reinit

ir_visi_žymekliai

Deskew valstija

ALGNED

TUŠTINGA

PALAUKITE

ALGNED

AUTO_ALIGNĖ = 1

23 pav. Juostos keitimas su įgalinti automatinį lygiavimą išjungta rx_core_clk

rx_link_up

rx_link_reinit

ir_visi_žymekliai

Deskew valstija

ALGNED

KLAIDA

TUŠTINGA

PALAUKITE

ALGNED

AUTO_ALIGNĖ = 0
4.2.5. RX CW pašalinimas
Šis blokas iššifruoja CW ir siunčia duomenis į vartotojo logiką, naudodamas „Avalon“ srautinio perdavimo sąsają, pašalinus CW.
Kai nėra galiojančių duomenų, RX CW pašalinimo blokas panaikina rx_avs_valid signalą.
FULL režimu, jei nustatytas vartotojo bitas, šis blokas patvirtina rx_is_usr_cmd signalą, o pirmojo laikrodžio ciklo duomenys naudojami kaip vartotojo apibrėžta informacija arba komanda.
Kai rx_avs_ready deasserts ir rx_avs_valid asserts, RX CW pašalinimo blokas sukuria klaidos sąlygą vartotojo logikai.
Su šiuo bloku susiję „Avalon“ srautinio perdavimo signalai yra tokie: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 35

4. Funkcinis aprašymas 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (galima tik visu režimu)
4.3. F-Tile Serial Lite IV Intel FPGA IP laikrodžio architektūra
F-Tile Serial Lite IV Intel FPGA IP turi keturias laikrodžio įvestis, kurios generuoja laikrodžius skirtingiems blokams: · Siųstuvo-imtuvo atskaitos laikrodis (xcvr_ref_clk) – išorinio laikrodžio įvesties laikrodis.
lustai arba generatoriai, generuojantys laikrodžius TX MAC, RX MAC ir TX bei RX pasirinktiniams PCS blokams. Palaikomą dažnių diapazoną žr. Parametrai. · TX šerdies laikrodis (tx_core_clk) – šis laikrodis gaunamas iš siųstuvo-imtuvo PLL, naudojamas TX MAC. Šis laikrodis taip pat yra F-tile siųstuvo-imtuvo išvesties laikrodis, skirtas prisijungti prie TX vartotojo logikos. · RX šerdies laikrodis (rx_core_clk) – šis laikrodis gaunamas iš siųstuvo-imtuvo PLL, kuris naudojamas RX nukreipimui FIFO ir RX MAC. Šis laikrodis taip pat yra F-tile siųstuvo-imtuvo išvesties laikrodis, skirtas prisijungti prie RX vartotojo logikos. · Siųstuvo-imtuvo perkonfigūravimo sąsajos laikrodis (reconfig_clk) – įvesties laikrodis iš išorinių laikrodžio grandinių arba generatorių, kuris generuoja laikrodžius F-tile siųstuvo-imtuvo perkonfigūravimo sąsajai tiek TX, tiek RX duomenų keliuose. Laikrodžio dažnis yra nuo 100 iki 162 MHz.
Toliau pateiktoje blokinėje diagramoje rodomi „F-Tile Serial Lite IV Intel FPGA“ IP laikrodžio domenai ir ryšiai IP viduje.

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 36

Siųsti Atsiliepimus

4. Funkcinis aprašymas 683074 | 2022.04.28

24 pav.

F-Tile Serial Lite IV Intel FPGA IP laikrodžio architektūra

Osciliatorius

FPGA1
F-Tile Serial Lite IV Intel FPGA IP siųstuvo-imtuvo perkonfigūravimo sąsajos laikrodis
(reconfig_clk)

tx_core_clkout (prisijungti prie vartotojo logikos)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Siųstuvo-imtuvo perkonfigūravimo sąsajos laikrodis

(reconfig_clk)

Osciliatorius

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (prisijungti prie vartotojo logikos)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

„Avalon“ srautinio perdavimo sąsajos TX duomenys
TX MAC

serial_link [n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Data RX MAC

„Avalon“ srautinio perdavimo sąsajos RX duomenys
RX MAC

Deskew FIFO

rx_core_clkout (prisijungti prie vartotojo logikos)

rx_core_clk= clk_pll_div64[mid_ch]

Individualūs PCS

serial_link [n-1:0]

TX MAC

„Avalon“ srautinio perdavimo sąsajos TX duomenys

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (prisijungti prie vartotojo logikos)

Siųstuvo-imtuvo nuorodos laikrodis (xcvr_ref_clk)
Siųstuvo-imtuvo nuorodos laikrodis (xcvr_ref_clk)

Osciliatorius*

Legenda

FPGA įrenginys
TX pagrindinio laikrodžio domenas
RX pagrindinio laikrodžio domenas
Siųstuvo-imtuvo atskaitos laikrodžio domenas Išorinis įrenginys Duomenų signalai

4.4. Atstatyti ir nuorodos inicijavimas
MAC, F-tile Hard IP ir perkonfigūravimo blokai turi skirtingus atstatymo signalus: · TX ir RX MAC blokai naudoja tx_core_rst_n ir rx_core_rst_n atstatymo signalus. · tx_pcs_fec_phy_reset_n ir rx_pcs_fec_phy_reset_n atstatyti signalų diską
minkšto nustatymo iš naujo valdiklį, kad iš naujo nustatytumėte F-tile Hard IP. · Perkonfigūravimo blokas naudoja reconfig_reset atstatymo signalą.

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 37

4. Funkcinis aprašymas 683074 | 2022.04.28

25 pav. Atstatyti architektūrą
„Avalon“ srautinio perdavimo sąsajos TX duomenys
MAC
Avalon Streaming SYNC sąsajos RX duomenys

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile kietasis IP

TX serijos duomenys RX serijos duomenys

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Iš naujo nustatyti logiką
Susijusi informacija · Atkūrimo gairės 51 puslapyje · F-Tile Serial Lite IV Intel FPGA IP Design Example Vartotojo vadovas
4.4.1. TX atstatymo ir inicijavimo seka
F-Tile Serial Lite IV Intel FPGA IP TX nustatymo iš naujo seka yra tokia: 1. Patvirtinkite tx_pcs_fec_phy_reset_n, tx_core_rst_n ir reconfig_reset.
vienu metu iš naujo nustatyti F-tile standųjį IP, MAC ir perkonfigūravimo blokus. Išleiskite tx_pcs_fec_phy_reset_n ir iš naujo nustatykite konfigūraciją, palaukę tx_reset_ack, kad įsitikintumėte, jog blokai yra tinkamai nustatyti iš naujo. 2. Tada IP patvirtina phy_tx_lanes_stable, tx_pll_locked ir phy_ehip_ready signalus po to, kai atleidžiamas tx_pcs_fec_phy_reset_n reset, nurodydamas, kad TX PHY yra paruoštas perduoti. 3. Padidėjus phy_ehip_ready signalui, signalas tx_core_rst_n nutrūksta. 4. IP pradeda siųsti IDLE simbolius MII sąsajoje, kai MAC yra iš naujo nustatytas. Nereikalaujama TX juostų išlyginimo ir iškreipimo, nes visose juostose naudojamas tas pats laikrodis. 5. Perduodamas IDLE simbolius, MAC patvirtina tx_link_up signalą. 6. Tada MAC fiksuotu intervalu pradeda siųsti ALIGN, suporuotą su START/END arba END/START CW, kad būtų pradėtas prijungto imtuvo eismo juostų derinimo procesas.

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 38

Siųsti Atsiliepimus

4. Funkcinis aprašymas 683074 | 2022.04.28

26 pav.

TX atstatymo ir inicijavimo laiko diagrama
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_hip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX atstatymas ir inicijavimo seka
F-Tile Serial Lite IV Intel FPGA IP RX nustatymo iš naujo seka yra tokia:
1. Vienu metu patvirtinkite rx_pcs_fec_phy_reset_n, rx_core_rst_n ir reconfig_reset, kad iš naujo nustatytumėte F-tile standųjį IP, MAC ir perkonfigūravimo blokus. Atleiskite rx_pcs_fec_phy_reset_n ir iš naujo nustatykite konfigūraciją, palaukę rx_reset_ack, kad užtikrintumėte, jog blokai tinkamai nustatyti iš naujo.
2. Tada IP patvirtina phy_rx_pcs_ready signalą, kai atleidžiamas pasirinktinis PCS nustatymas iš naujo, nurodydamas, kad RX PHY yra paruoštas perduoti.
3. Signalas rx_core_rst_n nutrūksta po to, kai phy_rx_pcs_ready signalas pasiekia aukštą lygį.
4. IP pradeda juostos išlyginimo procesą, kai atleidžiamas RX MAC nustatymas iš naujo ir gavus ALIGN, susietą su START/END arba END/START CW.
5. RX deskew blokas patvirtina rx_link_up signalą, kai baigiamas visų juostų lygiavimas.
6. Tada IP patvirtina rx_link_up signalą vartotojo logikai, nurodydamas, kad RX nuoroda yra paruošta pradėti duomenų priėmimą.

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 39

4. Funkcinis aprašymas 683074 | 2022.04.28

27 pav. RX atstatymo ir inicijavimo laiko diagrama
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Ryšio spartos ir pralaidumo efektyvumo skaičiavimas

F-Tile Serial Lite IV Intel FPGA IP pralaidumo efektyvumo skaičiavimas yra toks:

Pralaidumo efektyvumas = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

17 lentelė. Pralaidumo efektyvumo kintamieji Aprašymas

Kintamasis

Aprašymas

raw_rate burst_size

Tai bitų sparta, pasiekiama naudojant nuosekliąją sąsają. raw_rate = SERDES plotis * siųstuvo-imtuvo laikrodžio dažnis Pvzample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Serija dydžio vertė. Norėdami apskaičiuoti vidutinį pralaidumo efektyvumą, naudokite įprastą serijos dydžio vertę. Norėdami pasiekti maksimalų greitį, naudokite maksimalaus serijos dydžio vertę.

burst_size_ovhd

Serija dydžio pridėtinė vertė.
Pilnu režimu burst_size_ovhd reikšmė nurodo START ir END suporuotus CW.
Pagrindiniame režime nėra burst_size_ovhd, nes nėra susietų START ir END CW.

align_marker_period

Laikotarpio, kai įterpiamas lygiavimo žymeklis, reikšmė. Vertė yra 81920 laikrodžio ciklas kompiliavimui ir 1280 greitam modeliavimui. Ši reikšmė gaunama iš PCS kietosios logikos.

align_marker_width srl4_align_period

Laikrodžio ciklų skaičius, kai galiojantis lygiavimo žymeklio signalas yra aukštas.
Laikrodžio ciklų tarp dviejų lygiavimo žymeklių skaičius. Šią reikšmę galite nustatyti naudodami IP parametrų rengyklės parametrą Alignment Period.

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 40

Siųsti Atsiliepimus

4. Funkcinis aprašymas 683074 | 2022.04.28
Susiejimo spartos skaičiavimai yra tokie: Efektyvus dažnis = pralaidumo efektyvumas * raw_rate Maksimalų vartotojo laikrodžio dažnį galite gauti naudodami šią lygtį. Skaičiuojant maksimalų vartotojo laikrodžio dažnį, daroma prielaida, kad duomenų srautas perduodamas nuolat, o vartotojo logika nevyksta IDLE ciklo. Šis rodiklis yra svarbus kuriant vartotojo logiką FIFO, kad būtų išvengta FIFO perpildymo. Maksimalus vartotojo laikrodžio dažnis = efektyvus dažnis / 64

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 41

683074 | 2022.04.28 Siųsti atsiliepimą

5. Parametrai

18 lentelė. F-Tile Serial Lite IV Intel FPGA IP parametro aprašymas

Parametras

Vertė

Numatytoji

Aprašymas

Bendrosios dizaino parinktys

PMA moduliacijos tipas

· PAM4 · NRZ

PAM4

Pasirinkite PCS moduliavimo režimą.

PMA tipas

· FHT · FGT

FGT

Parenkamas siųstuvo-imtuvo tipas.

PMA duomenų perdavimo sparta

· PAM4 režimui:
- FGT siųstuvo-imtuvo tipas: 20 Gbps 58 Gbps
- FHT siųstuvo-imtuvo tipas: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ režimui:
- FGT siųstuvo-imtuvo tipas: 10 Gbps 28.05 Gbps
— FHT siųstuvo-imtuvo tipas: 28.05 Gbps, 58 Gbps

56.1 (FGT / FHT PAM4)
28.05 Gbps (FGT / FHT NRZ)

Nurodo efektyvią duomenų perdavimo spartą siųstuvo-imtuvo išvestyje, įskaitant perdavimo ir kitas pridėtines išlaidas. Vertė apskaičiuojama pagal IP, suapvalinant iki 1 skaitmens po kablelio Gbps vienetu.

PMA režimas

· Dvipusis · Tx · Rx

Dvipusis

FHT siųstuvo-imtuvo tipo palaikoma tik dvipusė kryptis. FGT siųstuvo-imtuvo tipo palaikoma kryptis yra Duplex, Tx ir Rx.

PMA skaičius

· PAM4 režimui:

juostos

– nuo 1 iki 12

· NRZ režimui:

– nuo 1 iki 16

Pasirinkite juostų skaičių. Vienalaikio dizaino palaikomas 1 juostų skaičius.

PLL atskaitos laikrodžio dažnis

· FHT siųstuvo-imtuvo tipui: 156.25 MHz
· FGT siųstuvo-imtuvo tipui: 27.5 MHz 379.84375 MHz, priklausomai nuo pasirinkto siųstuvo-imtuvo duomenų perdavimo spartos.

· FHT siųstuvo-imtuvo tipui: 156.25 MHz
· FGT siųstuvo-imtuvo tipui: 165 MHz

Nurodo siųstuvo-imtuvo atskaitos laikrodžio dažnį.

Sistema PLL

—

atskaitos laikrodis

dažnis

170 MHz

Galima tik FHT siųstuvo-imtuvo tipui. Nurodo sistemos PLL atskaitos laikrodį ir bus naudojamas kaip F-Tile Reference ir System PLL Clocks Intel FPGA IP įvestis sistemos PLL laikrodžiui generuoti.

Sistemos PLL dažnis
Derinimo laikotarpis

— 128 65536

Įgalinti RS-FEC

Įgalinti

876.5625 MHz 128 Įgalinti

Nurodo sistemos PLL laikrodžio dažnį.
Nurodo lygiavimo žymeklio laikotarpį. Reikšmė turi būti x2. Įjunkite, kad įjungtumėte RS-FEC funkciją.
tęsėsi…

Užregistruotas ISO 9001: 2015

5. Parametrai 683074 | 2022.04.28

Parametras

Vertė

Numatytoji

Aprašymas

Išjungti

PAM4 PCS moduliavimo režimui RS-FEC visada įjungtas.

Vartotojo sąsaja

Srautinio perdavimo režimas

· PILNAS · PAGRINDINIS

Pilnas

Pasirinkite IP duomenų srautinį perdavimą.

Visas: šis režimas siunčia paketo pradžios ir paketo pabaigos ciklą kadre.

Pagrindinis: tai grynas srautinio perdavimo režimas, kai duomenys siunčiami be paketo pradžios, tušti ir paketo pabaigos, siekiant padidinti pralaidumą.

Įgalinti CRC

Įjungti išjungti

Išjungti

Įjunkite, kad įjungtumėte CRC klaidų aptikimą ir taisymą.

Įgalinti automatinį lygiavimą

Įjungti išjungti

Išjungti

Įjunkite, kad įjungtumėte automatinio juostų išlyginimo funkciją.

Įgalinti derinimo galinį tašką

Įjungti išjungti

Išjungti

Kai ĮJUNGTA, F-Tile Serial Lite IV Intel FPGA IP turi integruotą derinimo tašką, kuris viduje jungiasi prie Avalon atminties susietos sąsajos. IP gali atlikti tam tikrus testus ir derinimo funkcijas per JTAG naudojant sistemos konsolę. Numatytoji reikšmė yra Išjungta.

Simplex Merging (šis parametro nustatymas pasiekiamas tik tada, kai pasirenkate FGT dvigubą vienakryptį dizainą).

RSFEC įjungtas kitame Serial Lite IV Simplex IP, esančiame tame pačiame (-iuose) FGT kanale (-uose)

Įjungti išjungti

Išjungti

Įjunkite šią parinktį, jei reikia derinti konfigūraciją su įjungtu ir išjungtu RS-FEC, skirtu F-Tile Serial Lite IV Intel FPGA IP dvigubu vienakrypčiu dizainu, skirtu NRZ siųstuvo-imtuvo režimui, kai TX ir RX yra tame pačiame FGT. kanalas (-ai).

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 43

683074 | 2022.04.28 Siųsti atsiliepimą

6. F-Tile Serial Lite IV Intel FPGA IP sąsajos signalai

6.1. Laikrodžio signalai

19 lentelė. Laikrodžio signalai

Vardas

Plotis Kryptis

Aprašymas

tx_core_clkout

Išveskite TX pagrindinį laikrodį, skirtą TX pasirinktinei PCS sąsajai, TX MAC ir vartotojo logikai

TX duomenų kelias.

Šis laikrodis yra sugeneruotas iš pasirinktinio PCS bloko.

rx_core_clkout

Išvesties RX pagrindinis laikrodis, skirtas RX pasirinktinei PCS sąsajai, RX deskew FIFO, RX MAC

ir vartotojo logika RX duomenų kelyje.

Šis laikrodis yra sugeneruotas iš pasirinktinio PCS bloko.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Įvesties siųstuvo-imtuvo atskaitos laikrodis.

Kai siųstuvo-imtuvo tipas nustatytas į FGT, prijunkite šį laikrodį prie F-Tile Reference ir System PLL Clocks Intel FPGA IP išvesties signalo (out_refclk_fgt_0). Kai siųstuvo-imtuvo tipas nustatytas į FHT, prisijunkite

šis laikrodis į išvesties signalą (out_fht_cmmpll_clk_0) F-Tile Reference ir System PLL Clocks Intel FPGA IP.

Palaikomą dažnių diapazoną žr. Parametrai.

Įvestis Įvesties laikrodis siųstuvo-imtuvo perkonfigūravimo sąsajai.

Laikrodžio dažnis yra nuo 100 iki 162 MHz.

Prijunkite šį įvesties laikrodžio signalą prie išorinių laikrodžio grandinių arba osciliatorių.

Įvestis Įvesties laikrodis siųstuvo-imtuvo perkonfigūravimo sąsajai.

Laikrodžio dažnis yra nuo 100 iki 162 MHz.

Prijunkite šį įvesties laikrodžio signalą prie išorinių laikrodžio grandinių arba osciliatorių.

out_systempll_clk_ 1

Įvestis

Sistemos PLL laikrodis.
Prijunkite šį laikrodį prie F-Tile Reference ir System PLL Clocks Intel FPGA IP išvesties signalo (out_systempll_clk_0).

Susijusios informacijos parametrai 42 puslapyje

6.2. Iš naujo nustatyti signalus

20 lentelė. Signalų atstatymas

Vardas

Plotis Kryptis

tx_core_rst_n

Įvestis

Laikrodžio domenas asinchroninis

rx_core_rst_n

Įvestis

Asinchroninis

tx_pcs_fec_phy_reset_n 1

Įvestis

Asinchroninis

Aprašymas

Aktyvus-žemas atstatymo signalas. Iš naujo nustato F-Tile Serial Lite IV TX MAC.

Aktyvus-žemas atstatymo signalas. Iš naujo nustato F-Tile Serial Lite IV RX MAC.

Aktyvus-žemas atstatymo signalas.

tęsėsi…

Užregistruotas ISO 9001: 2015

6. F-Tile Serial Lite IV Intel FPGA IP sąsajos signalai 683074 | 2022.04.28

Vardas

Pločio krypties laikrodžio domenas

Aprašymas

Iš naujo nustato F-Tile Serial Lite IV TX pasirinktinius PCS.

rx_pcs_fec_phy_reset_n 1

Įvestis

Asinchroninis

Aktyvus-žemas atstatymo signalas. Iš naujo nustato F-Tile Serial Lite IV RX pasirinktinius PCS.

reconfig_reset

Įvestis

reconfig_clk Aktyvus aukšto atstatymo signalas.

Iš naujo nustato Avalon atminties susietos sąsajos perkonfigūravimo bloką.

reconfig_sl_reset

Įvesties reconfig_sl_clk Aktyvus aukšto atstatymo signalas.

Iš naujo nustato Avalon atminties susietos sąsajos perkonfigūravimo bloką.

6.3. MAC signalai

21 lentelė.

TX MAC signalai
Šioje lentelėje N reiškia IP parametrų rengyklėje nustatytą juostų skaičių.

Vardas

Plotis

Krypties laikrodžio domenas

Aprašymas

tx_avs_ready

Išvesties tx_core_clkout Avalon srautinio perdavimo signalas.

Kai teigiama, rodo, kad TX MAC yra pasirengęs priimti duomenis.

tx_avs_data

· (64*N)*2 (PAM4 režimas)
· 64*N (NRZ režimas)

Įvestis

tx_core_clkout Avalon srautinio perdavimo signalas. TX duomenys.

tx_avs_channel

Įvesties tx_core_clkout „Avalon“ srautinio perdavimo signalas.

Kanalo numeris duomenims, perduodamiems dabartiniu ciklu.

Šis signalas nepasiekiamas pagrindiniu režimu.

tx_avs_valid

Įvesties tx_core_clkout „Avalon“ srautinio perdavimo signalas.

Kai tvirtinama, rodo, kad TX duomenų signalas yra tinkamas.

tx_avs_startofpacket

Įvesties tx_core_clkout „Avalon“ srautinio perdavimo signalas.

Kai tvirtinama, nurodo TX duomenų paketo pradžią.

Teikti tik vieną kiekvieno paketo laikrodžio ciklą.

Šis signalas nepasiekiamas pagrindiniu režimu.

tx_avs_endofpacket

Įvesties tx_core_clkout „Avalon“ srautinio perdavimo signalas.

Kai tvirtinama, nurodo TX duomenų paketo pabaigą.

Teikti tik vieną kiekvieno paketo laikrodžio ciklą.

Šis signalas nepasiekiamas pagrindiniu režimu.

tx_avs_empty

Įvesties tx_core_clkout „Avalon“ srautinio perdavimo signalas.

Nurodo netinkamų žodžių skaičių galutiniame TX duomenų serijoje.

Šis signalas nepasiekiamas pagrindiniu režimu.

tx_num_valid_bytes_eob

Įvestis

tx_core_clkout

Nurodo galiojančių baitų skaičių paskutiniame paskutinės serijos žodyje. Šis signalas nepasiekiamas pagrindiniu režimu.
tęsėsi…

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 45

6. F-Tile Serial Lite IV Intel FPGA IP sąsajos signalai 683074 | 2022.04.28

Pavadinimas tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Plotis 1
1 1
N 5

Krypties laikrodžio domenas

Aprašymas

Įvestis

tx_core_clkout

Kai tvirtinama, šis signalas inicijuoja vartotojo apibrėžtą informacijos ciklą.
Šį signalą patvirtinkite tuo pačiu laikrodžio ciklu kaip ir tx_startofpacket tvirtinimas.
Šis signalas nepasiekiamas pagrindiniu režimu.

Išvestis tx_core_clkout Kai teigiama, reiškia, kad TX duomenų ryšys yra paruoštas duomenų perdavimui.

Išvestis

tx_core_clkout

Kai tvirtinama, šis signalas inicijuoja juostų pertvarkymą.
Įjunkite šį signalą vienam laikrodžio ciklui, kad MAC būtų išsiųstas ALIGN CW.

Įvestis

tx_core_clkout Kai teigiama, MAC įveda CRC32 klaidą į pasirinktas juostas.

Išvestis tx_core_clkout Nenaudojama.

Toliau pateiktoje laiko diagramoje parodytas pavyzdysamp10 žodžių TX duomenų perdavimas iš vartotojo logikos per 10 nuosekliųjų TX juostų.

28 pav.

TX duomenų perdavimo laiko schema
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

0 juosta

…………

STRT 0 10

N-10 END STRT 0

1 juosta

…………

STRT 1 11

N-9 END STRT 1

N-10 PABAIGA TUŠČIAVIEČIAI N-9 PABAIGA TUŠČIAVIEČIAI

9 juosta

…………

STRT 9 19

N-1 END STRT 9

N-1 PABAIGA TUŠČIAVIEČIAI

22 lentelė.

RX MAC signalai
Šioje lentelėje N reiškia IP parametrų rengyklėje nustatytą juostų skaičių.

Vardas

Plotis

Krypties laikrodžio domenas

Aprašymas

rx_avs_ready

Įvesties rx_core_clkout „Avalon“ srautinio perdavimo signalas.

Kai teigiama, rodo, kad vartotojo logika yra pasirengusi priimti duomenis.

rx_avs_data

(64*N)*2 (PAM4 režimas)
64*N (NRZ režimas)

Išvestis

rx_core_clkout Avalon srautinio perdavimo signalas. RX duomenys.

rx_avs_channel

Išvesties rx_core_clkout Avalon srautinio perdavimo signalas.

Duomenų kanalo numeris

gautas einamuoju ciklu.

Šis signalas nepasiekiamas pagrindiniu režimu.

rx_avs_valid

Išvesties rx_core_clkout Avalon srautinio perdavimo signalas.

tęsėsi…

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 46

Siųsti Atsiliepimus

6. F-Tile Serial Lite IV Intel FPGA IP sąsajos signalai 683074 | 2022.04.28

Vardas

Plotis

Krypties laikrodžio domenas

Aprašymas

Kai tvirtinama, rodo, kad RX duomenų signalas yra galiojantis.

rx_avs_startofpacket

Išvesties rx_core_clkout Avalon srautinio perdavimo signalas.

Kai tvirtinama, nurodo RX duomenų paketo pradžią.

Teikti tik vieną kiekvieno paketo laikrodžio ciklą.

Šis signalas nepasiekiamas pagrindiniu režimu.

rx_avs_endofpacket

Išvesties rx_core_clkout Avalon srautinio perdavimo signalas.

Kai tvirtinama, nurodo RX duomenų paketo pabaigą.

Teikti tik vieną kiekvieno paketo laikrodžio ciklą.

Šis signalas nepasiekiamas pagrindiniu režimu.

rx_avs_empty

Išvesties rx_core_clkout Avalon srautinio perdavimo signalas.

Nurodo netinkamų žodžių skaičių galutiniame RX duomenų serijoje.

Šis signalas nepasiekiamas pagrindiniu režimu.

rx_num_valid_bytes_eob

Išvestis

rx_core_clkout Nurodo galiojančių baitų skaičių paskutiniame paskutinės serijos žodyje.
Šis signalas nepasiekiamas pagrindiniu režimu.

rx_is_usr_cmd

Išvestis rx_core_clkout Kai teigiama, šis signalas inicijuoja vartotojo

apibrėžtas informacijos ciklas.

Šį signalą patvirtinkite tuo pačiu laikrodžio ciklu kaip ir tx_startofpacket tvirtinimas.

Šis signalas nepasiekiamas pagrindiniu režimu.

rx_link_up

Išvestis rx_core_clkout Kai teigiama, nurodo RX duomenų ryšį

yra paruoštas duomenų priėmimui.

rx_link_reinit

Įvestis rx_core_clkout Kai teigiama, šis signalas inicijuoja juostas

perreguliavimas.

Jei išjungsite Įgalinti automatinį lygiavimą, patvirtinkite šį signalą vieną laikrodžio ciklą, kad suaktyvintų MAC iš naujo sulygiuoti juostas. Jei nustatytas Enable Auto Alignment, MAC automatiškai iš naujo sulygiuoja juostas.

Nenaudokite šio signalo, kai nustatyta Įgalinti automatinį lygiavimą.

rx_error

(N*2*2)+3 (PAM4 režimas)
(N*2)*3 (NRZ režimas)

Išvestis

rx_core_clkout

Kai teigiama, rodo, kad RX duomenų kelyje yra klaidų sąlygos.
· [(N*2+2):N+3] = Nurodo konkrečios juostos PCS klaidą.
· [N+2] = Nurodo lygiavimo klaidą. Iš naujo inicijuokite juostų išlygiavimą, jei šis bitas tvirtinamas.
· [N+1]= Nurodo, kad duomenys persiunčiami į vartotojo logiką, kai vartotojo logika neparengta.
· [N] = Nurodo išlygiavimo praradimą.
· [(N-1):0] = Nurodo, kad duomenyse yra CRC klaida.

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 47

6. F-Tile Serial Lite IV Intel FPGA IP sąsajos signalai 683074 | 2022.04.28

6.4. Siųstuvo-imtuvo perkonfigūravimo signalai

23 lentelė.

PCS perkonfigūravimo signalai
Šioje lentelėje N reiškia IP parametrų rengyklėje nustatytą juostų skaičių.

Vardas

Plotis

Krypties laikrodžio domenas

Aprašymas

reconfig_sl_read

Įveskite reconfig_sl_ PCS perkonfigūravimo skaitymo komandą

clk

signalus.

reconfig_sl_write

Įvesties reconfig_sl_ PCS perkonfigūravimo rašymas

clk

komandų signalai.

reconfig_sl_address

14 bitų + clogb2N

Įvestis

reconfig_sl_ clk

Nurodo PCS perkonfigūravimo Avalon atmintyje susietos sąsajos adresą pasirinktoje juostoje.
Kiekviena juosta turi 14 bitų, o viršutiniai bitai nurodo juostos poslinkį.
Example, 4 juostų NRZ/PAM4 dizainui su reconfig_sl_address[13:0], nurodant adreso reikšmę:
· reconfig_sl_address[15:1 4] nustatytas į 00 = 0 juostos adresas.
· reconfig_sl_address[15:1 4] nustatytas į 01 = 1 juostos adresas.
· reconfig_sl_address[15:1 4] nustatytas į 10 = 2 juostos adresas.
· reconfig_sl_address[15:1 4] nustatytas į 11 = 3 juostos adresas.

reconfig_sl_readdata

Output reconfig_sl_ Nurodo PCS perkonfigūravimo duomenis

clk

turi būti perskaitytas paruoštu ciklu a

pasirinkta juosta.

reconfig_sl_waitrequest

Išvestis reconfig_sl_ reiškia PCS perkonfigūravimą

clk

Avalon sąsaja su atmintimi

stabdymo signalas pasirinktoje juostoje.

reconfig_sl_writedata

Įvestis reconfig_sl_ Nurodo PCS perkonfigūravimo duomenis

clk

rašyti rašymo cikle a

pasirinkta juosta.

reconfig_sl_readdata_vali

Išvestis

reconfig_sl_ Nurodo PCS perkonfigūravimą

clk

gauti duomenys galioja pasirinktame

juosta.

24 lentelė.

„F-Tile“ kietojo IP perkonfigūravimo signalai
Šioje lentelėje N reiškia IP parametrų rengyklėje nustatytą juostų skaičių.

Vardas

Plotis

Krypties laikrodžio domenas

Aprašymas

reconfig_read

Įvesties reconfig_clk PMA perkonfigūravimo skaitymas

komandų signalai.

reconfig_write

Įvesties reconfig_clk PMA perkonfigūravimo rašymas

komandų signalai.

reconfig_adresas

18 bitų + clog2bN

Įvestis

reconfig_clk

Nurodo PMA Avalon atmintinės sąsajos adresą pasirinktoje juostoje.
tęsėsi…

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 48

Siųsti Atsiliepimus

6. F-Tile Serial Lite IV Intel FPGA IP sąsajos signalai 683074 | 2022.04.28

Vardas
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Plotis
32 1 32 1

Krypties laikrodžio domenas

Aprašymas

Abiejuose PAM4 skelbimo NRZ režimuose kiekviena juosta turi 18 bitų, o likę viršutiniai bitai nurodo juostos poslinkį.
Example, 4 juostų konstrukcijai:
· reconfig_address[19:18] nustatytas į 00 = 0 juostos adresas.
· reconfig_address[19:18] nustatytas į 01 = 1 juostos adresas.
· reconfig_address[19:18] nustatytas į 10 = 2 juostos adresas.
· reconfig_address[19:18] nustatytas į 11 = 3 juostos adresas.

Išvestis

reconfig_clk Nurodo PMA duomenis, kurie turi būti nuskaityti paruošto ciklo metu pasirinktoje juostoje.

Išvestis

reconfig_clk Reiškia PMA Avalon atmintinės sąsajos sustojimo signalą pasirinktoje juostoje.

Įvestis

reconfig_clk Nurodo PMA duomenis, kurie turi būti įrašyti rašymo cikle pasirinktoje juostoje.

Išvestis

reconfig_clk Nurodo, kad PMA perkonfigūracijos gauti duomenys galioja pasirinktoje juostoje.

6.5. PMA signalai

25 lentelė.

PMA signalai
Šioje lentelėje N reiškia IP parametrų rengyklėje nustatytą juostų skaičių.

Vardas

Plotis

Krypties laikrodžio domenas

Aprašymas

phy_tx_lanes_stable

N*2 (PAM4 režimas)
N (NRZ režimas)

Išvestis

Asinchroninis Kai tvirtinama, reiškia, kad TX duomenų kelias yra paruoštas siųsti duomenis.

tx_pll_locked

N*2 (PAM4 režimas)
N (NRZ režimas)

Išvestis

Asinchroninis Kai teigiama, rodo, kad TX PLL pasiekė užrakinimo būseną.

phy_hip_ready

N*2 (PAM4 režimas)
N (NRZ režimas)

Išvestis

Asinchroninis

Kai tvirtinama, rodo, kad pasirinktinis PCS baigė vidinę inicijavimą ir paruoštas siuntimui.
Šis signalas patvirtinamas po to, kai tx_pcs_fec_phy_reset_n ir tx_pcs_fec_phy_reset_nare deasserted.

tx_serial_data

Išvesties TX serijos laikrodžio TX serijos kaiščiai.

rx_serial_data

Įvesties RX serijos laikrodžio RX serijos kaiščiai.

phy_rx_block_lock

N*2 (PAM4 režimas)
N (NRZ režimas)

Išvestis

Asinchroninis Kai teigiama, rodo, kad 66b bloko lygiavimas baigtas juostose.

rx_cdr_lock

N*2 (PAM4 režimas)

Išvestis

Asinchroninis

Kai tvirtinama, rodo, kad atkurti laikrodžiai yra užrakinti prie duomenų.
tęsėsi…

Siųsti Atsiliepimus

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 49

6. F-Tile Serial Lite IV Intel FPGA IP sąsajos signalai 683074 | 2022.04.28

Pavadinkite phy_rx_pcs_ready phy_rx_hi_ber

Plotis

Krypties laikrodžio domenas

Aprašymas

N (NRZ režimas)

N*2 (PAM4 režimas)
N (NRZ režimas)

Išvestis

Asinchroninis

Kai teigiama, rodo, kad atitinkamo eterneto kanalo RX juostos yra visiškai suderintos ir paruoštos priimti duomenis.

N*2 (PAM4 režimas)
N (NRZ režimas)

Išvestis

Asinchroninis

Kai teigiama, rodo, kad atitinkamo Ethernet kanalo RX PCS yra HI BER būsenoje.

F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas 50

Siųsti Atsiliepimus

683074 | 2022.04.28 Siųsti atsiliepimą

7. Projektavimas naudojant F-Tile Serial Lite IV Intel FPGA IP

7.1. Iš naujo nustatyti gaires
Vykdykite šias atkūrimo gaires, kad įdiegtumėte sistemos lygio atstatymą.
· Sujunkite tx_pcs_fec_phy_reset_n ir rx_pcs_fec_phy_reset_n signalus sistemos lygiu, kad vienu metu iš naujo nustatytumėte TX ir RX PCS.
· Vienu metu patvirtinkite tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n ir reconfig_reset signalus. Daugiau informacijos apie IP nustatymo iš naujo ir inicijavimo sekas rasite skyriuje Reset and Link Initialization.
· Laikykite žemą tx_pcs_fec_phy_reset_n ir rx_pcs_fec_phy_reset_n signalą ir aukštą reconfig_reset signalą ir palaukite, kol tx_reset_ack ir rx_reset_ack tinkamai iš naujo nustatys F-tile standųjį IP ir perkonfigūravimo blokus.
· Norėdami greitai susieti FPGA įrenginius, tuo pačiu metu iš naujo nustatykite prijungtus F-Tile Serial Lite IV Intel FPGA IP. Žr. F-Tile Serial Lite IV Intel FPGA IP Design Example Vartotojo vadovas, kuriame rasite informacijos apie IP TX ir RX nuorodų stebėjimą naudojant įrankių rinkinį.
Susijusi informacija
· Atstatyti ir nuorodos inicijavimas 37 puslapyje
· „F-Tile Serial Lite IV Intel FPGA IP Design Example Vartotojo vadovas

7.2. Klaidų tvarkymo gairės

Šioje lentelėje pateikiamos klaidų tvarkymo gairės dėl klaidų sąlygų, kurios gali atsirasti naudojant F-Tile Serial Lite IV Intel FPGA IP dizainą.

26 lentelė. Klaidų būklė ir tvarkymo gairės

Klaidos būklė
Viena ar kelios juostos negali užmegzti ryšio po nurodyto laiko.

Gairės
Įdiekite skirtojo laiko sistemą, kad iš naujo nustatytumėte nuorodą programos lygiu.

Užmezgus ryšį, juosta praranda ryšį.
Nukrypimo proceso metu juosta praranda ryšį.

Tai gali atsitikti po duomenų perdavimo fazių arba jo metu. Įdiekite nuorodos praradimo aptikimą programos lygiu ir iš naujo nustatykite nuorodą.
Įdiekite klaidingos juostos nuorodos iš naujo inicijavimo procesą. Turite užtikrinti, kad plokštės maršrutas neviršytų 320 UI.

Prarasti juostų lygiavimą po to, kai visos juostos buvo sulygiuotos.

Tai gali atsitikti po duomenų perdavimo fazių arba jų metu. Įdiekite juostos išlygiavimo praradimo aptikimą programos lygiu, kad iš naujo paleistumėte juostų derinimo procesą.

Užregistruotas ISO 9001: 2015

683074 | 2022.04.28 Siųsti atsiliepimą

8. F-Tile Serial Lite IV Intel FPGA IP vartotojo vadovo archyvai

IP versijos yra tokios pačios kaip „Intel Quartus Prime Design Suite“ programinės įrangos versijos iki v19.1. Iš Intel Quartus Prime Design Suite programinės įrangos 19.2 ar naujesnės versijos IP branduoliai turi naują IP versijų kūrimo schemą.

Jei IP pagrindinės versijos sąraše nėra, taikomas ankstesnės IP pagrindinės versijos vartotojo vadovas.

Intel Quartus Prime versija
21.3

IP Core versija 3.0.0

Vartotojo vadovas F-Tile Serial Lite IV Intel® FPGA IP vartotojo vadovas

Užregistruotas ISO 9001: 2015

683074 | 2022.04.28 Siųsti atsiliepimą

9. F-Tile Serial Lite IV Intel FPGA IP vartotojo vadovo dokumento taisymų istorija

Dokumento versija 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime versija
22.1
21.3 21.3 21.2

IP versija 5.0.0
3.0.0 3.0.0 2.0.0

Pakeitimai
· Atnaujinta lentelė: F-Tile Serial Lite IV Intel FPGA IP funkcijos – Atnaujintas duomenų perdavimo aprašymas su papildomu FHT siųstuvo-imtuvo spartos palaikymu: 58G NRZ, 58G PAM4 ir 116G PAM4
· Atnaujinta lentelė: F-Tile Serial Lite IV Intel FPGA IP parametro aprašymas – pridėtas naujas parametras · Sistemos PLL atskaitos laikrodžio dažnis · Įgalinti derinimo galinį tašką – atnaujintos PMA duomenų perdavimo spartos reikšmės – Atnaujintas parametrų pavadinimai, kad atitiktų GUI
· Atnaujintas duomenų perdavimo aprašymas lentelėje: F-Tile Serial Lite IV Intel FPGA IP funkcijos.
· Lentelės pavadinimas IP pervardytas į F-Tile Serial Lite IV Intel FPGA IP parametrų aprašas, esantis skyriuje Parametrai, kad būtų aiškumo.
· Atnaujinta lentelė: IP parametrai: — Pridėtas naujas parametras – RSFEC, įjungtas kitame Serial Lite IV Simplex IP, esančiame tame pačiame FGT kanale (-uose). — Atnaujintos numatytosios siųstuvo-imtuvo atskaitos laikrodžio dažnio reikšmės.
Pradinis išleidimas.

Užregistruotas ISO 9001: 2015

Dokumentai / Ištekliai

	Intel F Tile Serial Lite IV Intel FPGA IP [pdfVartotojo vadovas F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdfVartotojo vadovas F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP