ເນື້ອໃນ ເຊື່ອງ

2.2 ການຈຳລອງ

2.3 ການນຳໃຊ້ຊັບພະຍາກອນ

3 ຄໍາແນະນໍາການນໍາໃຊ້ຜະລິດຕະພັນ

3.1 ຂັ້ນຕອນທີ 1: ການປະຕິບັດຮາດແວ

3.2 ຂັ້ນຕອນທີ 2: ການຈໍາລອງ

3.3 ຂັ້ນຕອນທີ 3: ການນໍາໃຊ້ຊັບພະຍາກອນ

3.3.1 ເອກະສານ / ຊັບພະຍາກອນ

3.3.1.1 ເອກະສານອ້າງອີງ

3.3.2 ກະທູ້ທີ່ກ່ຽວຂ້ອງ

UG0644 DDR AXI Arbiter

ຂໍ້ມູນຜະລິດຕະພັນ

DDR AXI Arbiter ແມ່ນອົງປະກອບຮາດແວທີ່ສະຫນອງ a
64-bit AXI master interface ກັບ DDR-SDRAM on-chip controllers.
ມັນຖືກນໍາໃຊ້ທົ່ວໄປໃນຄໍາຮ້ອງສະຫມັກວິດີໂອສໍາລັບການ buffering ແລະ
ການປະມວນຜົນຂໍ້ມູນ pixels ລວງຂອງວິດີໂອ. ຄູ່ມືຜູ້ໃຊ້ຜະລິດຕະພັນໃຫ້
ຂໍ້ມູນລະອຽດແລະຄໍາແນະນໍາກ່ຽວກັບການປະຕິບັດຮາດແວ,
ການຈໍາລອງ, ແລະການນໍາໃຊ້ຊັບພະຍາກອນ.

ການຈັດຕັ້ງປະຕິບັດຮາດແວ

DDR AXI Arbiter ຖືກອອກແບບມາເພື່ອໂຕ້ຕອບກັບ DDR-SDRAM
ຕົວຄວບຄຸມເທິງຊິບ. ມັນສະຫນອງການໂຕ້ຕອບຕົ້ນສະບັບ AXI 64-bit
ເຊິ່ງເຮັດໃຫ້ການປະມວນຜົນຂໍ້ມູນ pixels ວິດີໂອໄວ. ຜູ້ໃຊ້ຜະລິດຕະພັນ
ຄູ່ມືໃຫ້ລາຍລະອຽດການອອກແບບຂອງ DDR AXI
Arbiter ແລະການປະຕິບັດຮາດແວຂອງມັນ.

ການຈຳລອງ

ຄູ່ມືຜູ້ໃຊ້ຜະລິດຕະພັນໃຫ້ຄໍາແນະນໍາກ່ຽວກັບການຈໍາລອງການ
DDR AXI Arbiter ໂດຍໃຊ້ເຄື່ອງມື MSS SmartDesign ແລະ Testbench. ເຫຼົ່ານີ້
ເຄື່ອງມືເຮັດໃຫ້ຜູ້ໃຊ້ສາມາດກວດສອບຄວາມຖືກຕ້ອງຂອງການອອກແບບແລະ
ຮັບປະກັນການເຮັດວຽກທີ່ເຫມາະສົມຂອງອົງປະກອບຮາດແວ.

ການນຳໃຊ້ຊັບພະຍາກອນ

DDR AXI Arbiter ໃຊ້ຊັບພະຍາກອນຂອງລະບົບເຊັ່ນ: ເຫດຜົນ
ເຊລ, ຕັນຄວາມຈຳ, ແລະຊັບພະຍາກອນການກຳນົດເສັ້ນທາງ. ຜູ້ໃຊ້ຜະລິດຕະພັນ
ຄູ່ມືສະຫນອງບົດລາຍງານການນໍາໃຊ້ຊັບພະຍາກອນລາຍລະອຽດທີ່
ອະທິບາຍຄວາມຕ້ອງການຊັບພະຍາກອນຂອງ DDR AXI Arbiter. ນີ້
ຂໍ້ມູນສາມາດຖືກນໍາໃຊ້ເພື່ອຮັບປະກັນວ່າອົງປະກອບຂອງຮາດແວສາມາດເຮັດໄດ້
ຈະຖືກປະຕິບັດພາຍໃນຊັບພະຍາກອນລະບົບທີ່ມີຢູ່.

ຄໍາແນະນໍາການນໍາໃຊ້ຜະລິດຕະພັນ

ຄໍາແນະນໍາຕໍ່ໄປນີ້ໃຫ້ຄໍາແນະນໍາກ່ຽວກັບວິທີການນໍາໃຊ້
DDR AXI Arbiter:

ຂັ້ນຕອນທີ 1: ການປະຕິບັດຮາດແວ

ປະຕິບັດອົງປະກອບຮາດແວ DDR AXI Arbiter ໃນການໂຕ້ຕອບ
ກັບຕົວຄວບຄຸມເທິງຊິບ DDR-SDRAM. ປະຕິບັດຕາມການອອກແບບ
ລາຍລະອຽດສະຫນອງໃຫ້ຢູ່ໃນຄູ່ມືຜູ້ໃຊ້ຜະລິດຕະພັນເພື່ອຮັບປະກັນຄວາມເຫມາະສົມ
ການປະຕິບັດອົງປະກອບຮາດແວ.

ຂັ້ນຕອນທີ 2: ການຈໍາລອງ

ຈໍາລອງການອອກແບບ DDR AXI Arbiter ໂດຍໃຊ້ MSS SmartDesign ແລະ
ເຄື່ອງມື Testbench. ປະຕິບັດຕາມຄໍາແນະນໍາທີ່ສະຫນອງໃຫ້ຢູ່ໃນຜະລິດຕະພັນ
ຄູ່ມືຜູ້ໃຊ້ເພື່ອກວດສອບຄວາມຖືກຕ້ອງຂອງການອອກແບບແລະຮັບປະກັນ
ການເຮັດວຽກທີ່ເຫມາະສົມຂອງອົງປະກອບຮາດແວ.

ຂັ້ນຕອນທີ 3: ການນໍາໃຊ້ຊັບພະຍາກອນ

Review ບົດລາຍງານການນໍາໃຊ້ຊັບພະຍາກອນທີ່ສະຫນອງໃຫ້ຢູ່ໃນຜະລິດຕະພັນ
ຄູ່ມືຜູ້ໃຊ້ເພື່ອກໍານົດຄວາມຕ້ອງການຊັບພະຍາກອນຂອງ DDR AXI
ຜູ້ຕັດສິນ. ໃຫ້ແນ່ໃຈວ່າອົງປະກອບຮາດແວສາມາດຖືກປະຕິບັດໄດ້
ພາຍໃນຊັບພະຍາກອນລະບົບທີ່ມີຢູ່.

ໂດຍການປະຕິບັດຕາມຄໍາແນະນໍາເຫຼົ່ານີ້, ທ່ານສາມາດນໍາໃຊ້ DDR ໄດ້ຢ່າງມີປະສິດທິພາບ
ອົງປະກອບຮາດແວ AXI Arbiter ສໍາລັບວິດີໂອ pixel buffering ແລະ
ການປະມວນຜົນໃນຄໍາຮ້ອງສະຫມັກວິດີໂອ.

View Fullscreen

UG0644 ຄູ່ມືຜູ້ໃຊ້
DDR AXI Arbiter
ເດືອນກຸມພາ 2018

DDR AXI Arbiter
ເນື້ອໃນ
1 ປະຫວັດການທົບທວນ …………………………………………………………………………………………………………….. 1
1.1 ສະບັບປັບປຸງ 5.0 ……………………………………………………………………………………………………………………………………. 1 1.2 ສະບັບປັບປຸງ 4.0 ……………………………………………………………………………………………………………………………………. 1 1.3 ການທົບທວນ 3.0 ……………………………………………………………………………………………………………………………………. 1 1.4 ການທົບທວນ 2.0 ……………………………………………………………………………………………………………………………………. 1 1.5 ການທົບທວນ 1.0 ……………………………………………………………………………………………………………………………………. 1
2 ພາກສະເໜີ ……………………………………………………………………………………………………………………….. 2 3 ຮາດແວ ການຈັດຕັ້ງປະຕິບັດ ………………………………………………………………………………………………………… 3
3.1 ລາຍລະອຽດການອອກແບບ ……………………………………………………………………………………………………………………… 3 3.2 ການປ້ອນ ແລະ ຂາອອກ. ……………………………………………………………………………………………………………….. 5 3.3 ການຕັ້ງຄ່າພາລາມິເຕີ ………. ………………………………………………………………………………………………. 13 3.4 ແຜນວາດເວລາ ………………………………………………………………………………………………………………………. 14 3.5 Testbench …………………………………………………………………………………………………………………………………….. 16
3.5.1 ການຈຳລອງ MSS SmartDesign …………………………………………………………………………………………………………. 25 3.5.2 ການຈ ໍານວນ Testbench ……………………………………………………………………………………………………………. 30 3.6 ການນຳໃຊ້ຊັບພະຍາກອນ………………………………………………………………………………………………………….. 31
UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter

ປະຫວັດການແກ້ໄຂ

ປະຫວັດການດັດແກ້ອະທິບາຍການປ່ຽນແປງທີ່ໄດ້ປະຕິບັດໃນເອກະສານ. ການປ່ຽນແປງແມ່ນໄດ້ລະບຸໄວ້ໂດຍການປັບປຸງ, ເລີ່ມຕົ້ນຈາກການພິມເຜີຍແຜ່ໃນປັດຈຸບັນຫຼາຍທີ່ສຸດ.

1.1

ການທົບທວນ 5.0

ໃນການປັບປຸງ 5.0 ຂອງເອກະສານນີ້, ພາກສ່ວນການນໍາໃຊ້ຊັບພະຍາກອນແລະບົດລາຍງານການນໍາໃຊ້ຊັບພະຍາກອນ

ໄດ້ຖືກປັບປຸງ. ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ, ເບິ່ງການນໍາໃຊ້ຊັບພະຍາກອນ (ເບິ່ງຫນ້າ 31).

1.2

ການທົບທວນ 4.0

ຕໍ່ໄປນີ້ແມ່ນບົດສະຫຼຸບຂອງການປ່ຽນແປງໃນການແກ້ໄຂ 4.0 ຂອງເອກະສານນີ້.

ເພີ່ມພາລາມິເຕີການຕັ້ງຄ່າ testbench ໃນຕາຕະລາງ. ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ, ເບິ່ງຕົວກໍານົດການການຕັ້ງຄ່າ (ເບິ່ງຫນ້າ 16). ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ, ເບິ່ງ Testbench (ເບິ່ງຫນ້າ 16). ອັບເດດການໃຊ້ຊັບພະຍາກອນສໍາລັບຄ່າ DDR AXI Arbiter ໃນຕາຕະລາງ. ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ, ເບິ່ງການນໍາໃຊ້ຊັບພະຍາກອນ (ເບິ່ງຫນ້າ 31).

1.3

ການທົບທວນ 3.0

ຕໍ່ໄປນີ້ແມ່ນບົດສະຫຼຸບຂອງການປ່ຽນແປງໃນການແກ້ໄຂ 3.0 ຂອງເອກະສານນີ້.

ເພີ່ມຂໍ້ມູນ 8-bit ສໍາລັບການຂຽນຊ່ອງ 1 ແລະ 2. ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ, ເບິ່ງລາຍລະອຽດການອອກແບບ (ເບິ່ງຫນ້າ 3). ປັບປຸງພາກສ່ວນ Testbench. ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ, ເບິ່ງ Testbench (ເບິ່ງຫນ້າ 16).

1.4

ການທົບທວນ 2.0

ໃນການແກ້ໄຂ 2.0 ຂອງເອກະສານນີ້, ຕົວເລກແລະຕາຕະລາງໃນໄດ້ຖືກປັບປຸງຢູ່ໃນພາກ Testbench.

ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ, ເບິ່ງ Testbench (ເບິ່ງຫນ້າ 16).

1.5

ການທົບທວນ 1.0

ການແກ້ໄຂ 1.0 ເປັນການພິມເຜີຍແຜ່ເອກະສານສະບັບນີ້ຄັ້ງທໍາອິດ

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter

ແນະນຳ

ຄວາມຊົງຈຳແມ່ນສ່ວນໜຶ່ງທີ່ສຳຄັນຂອງແອັບພລິເຄຊັນວິດີໂອ ແລະກາຟິກທົ່ວໄປ. ພວກມັນຖືກນໍາໃຊ້ສໍາລັບການ buffering ວິດີໂອ pixels ລວງຂໍ້ມູນ. ຫນຶ່ງ buffering ທົ່ວໄປ example ແມ່ນການສະແດງເຟຣມ buffers ທີ່ຂໍ້ມູນ pixels ລວງຂອງວິດີໂອທີ່ສົມບູນສໍາລັບກອບແມ່ນ buffed ໃນຫນ່ວຍຄວາມຈໍາ.

Dual data rate (DDR)-synchronous DRAM (SDRAM) ແມ່ນຫນຶ່ງໃນຄວາມຊົງຈໍາທີ່ໃຊ້ທົ່ວໄປໃນຄໍາຮ້ອງສະຫມັກວິດີໂອສໍາລັບການ buffering. SDRAM ຖືກໃຊ້ເນື່ອງຈາກຄວາມໄວຂອງມັນທີ່ຕ້ອງການສໍາລັບການປຸງແຕ່ງໄວໃນລະບົບວິດີໂອ.

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນ example ຂອງແຜນວາດລະດັບລະບົບຂອງ DDR-SDRAM memory interfacing ກັບຄໍາຮ້ອງສະຫມັກວິດີໂອ.

ຮູບທີ 1 · DDR-SDRAM Memory Interfacing

ໃນ Microsemi SmartFusion®2 System-on-Chip (SoC), ມີສອງຕົວຄວບຄຸມ DDR ເທິງຊິບທີ່ມີ 64-bit advanced extensible interface (AXI) ແລະ 32-bit advanced high-performance high-performance slave interfaces to the field programmable gate array (FPGA) fabric. ຕ້ອງໃຊ້ອິນເຕີເຟດແມ່ແບບ AXI ຫຼື AHB ເພື່ອອ່ານ ແລະຂຽນໜ່ວຍຄວາມຈຳ DDR-SDRAM ທີ່ຕິດຕໍ່ກັບຕົວຄວບຄຸມ DDR ເທິງຊິບ.

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter

ການຈັດຕັ້ງປະຕິບັດຮາດແວ

3.1

ລາຍລະອຽດອອກແບບ

DDR AXI Arbiter ສະຫນອງການໂຕ້ຕອບຕົ້ນສະບັບ 64-bit AXI ກັບຕົວຄວບຄຸມ DDR-SDRAM ເທິງຊິບຂອງ

SmartFusion2 ອຸປະກອນ. DDR AXI Arbiter ມີສີ່ຊ່ອງອ່ານແລະສອງຊ່ອງທາງການຂຽນໄປສູ່

ເຫດຜົນຂອງຜູ້ໃຊ້. ຕັນ arbitrates ລະຫວ່າງສີ່ຊ່ອງທາງການອ່ານເພື່ອໃຫ້ການເຂົ້າເຖິງການອ່ານ AXI

ຊ່ອງທາງໃນລັກສະນະຮອບວຽນ. ຕາບໃດທີ່ຄໍາຮ້ອງຂໍການອ່ານຕົ້ນສະບັບຂອງຊ່ອງ 1 ແມ່ນສູງ, AXI

ຊ່ອງທາງການອ່ານຖືກຈັດສັນໃຫ້ມັນ. ອ່ານຊ່ອງ 1 ມີຄວາມກວ້າງຂໍ້ມູນຜົນຜະລິດຄົງທີ່ຂອງ 24-bit. ອ່ານຊ່ອງ 2, 3,

ແລະ 4 ສາມາດກຳນົດຄ່າໄດ້ເປັນ 8-bit, 24-bit, ຫຼື 32-bit data output width. ອັນນີ້ຖືກເລືອກໂດຍທົ່ວໂລກ

ພາລາມິເຕີການຕັ້ງຄ່າ.

ຕັນຍັງຊີ້ຂາດລະຫວ່າງສອງຊ່ອງທາງການຂຽນເພື່ອໃຫ້ການເຂົ້າເຖິງຊ່ອງທາງການຂຽນ AXI ໃນລັກສະນະຮອບວຽນ. ທັງສອງຊ່ອງທາງການຂຽນມີບູລິມະສິດເທົ່າທຽມກັນ. ຂຽນຊ່ອງ 1 ແລະ 2 ສາມາດຖືກຕັ້ງຄ່າເປັນ 8-bit, 24-bit, ຫຼື 32-bit ຄວາມກວ້າງຂອງຂໍ້ມູນ input.

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນແຜນວາດ pin-out ລະດັບສູງສຸດຂອງ DDR AXI Arbiter. ຮູບທີ 2 · ແຜນວາດບລັອກລະດັບສູງສຸດຂອງ DDR AXI Arbiter Block

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນແຜນຜັງບລັອກລະດັບສູງສຸດຂອງລະບົບທີ່ມີ DDR AXI Arbiter block ported ເຂົ້າໄປໃນອຸປະກອນ SmartFusion2. ຮູບທີ 3 · ແຜນວາດລະດັບລະບົບຂອງ DDR AXI Arbiter ໃນອຸປະກອນ SmartFusion2

3.2

ວັດສະດຸປ້ອນ ແລະ ຜົນຜະລິດ
ຕາຕະລາງຕໍ່ໄປນີ້ສະແດງລາຍການຜອດຂາເຂົ້າ ແລະຂາອອກຂອງ DDR AXI Arbiter.

ຕາຕະລາງ 1 · ຜອດຂາເຂົ້າ ແລະ ຂາອອກຂອງ DDR AXI Arbiter

ຊື່ສັນຍານ RESET_N_I

ການປ້ອນຂໍ້ມູນທິດທາງ

ກວ້າງ

SYS_CLOCK_I BUFF_READ_CLOCK_I

ປ້ອນຂໍ້ມູນໃສ່

rd_req_1_i rd_ack_o

ຂາອອກ

rd_done_1_o start_read_addr_1_i

ຂາເຂົ້າຂາອອກ

bytes_to_read_1_i

ປ້ອນຂໍ້ມູນ

video_rdata_1_o

ຜົນຜະລິດ

[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]

ລາຍລະອຽດ
ເປີດໃຊ້ສັນຍານການຣີເຊັດ asynchronous ຕ່ຳເພື່ອອອກແບບ
ໂມງລະບົບ
ຂຽນໂມງອ່ານບັບເຟີພາຍໃນຂອງຊ່ອງ, ຈະຕ້ອງເປັນສອງເທົ່າຂອງຄວາມຖີ່ SYS_CLOCK_I
ອ່ານຄໍາຮ້ອງສະຫມັກຈາກ Master 1
ການຮັບຮູ້ອະທິຖານທີ່ຈະອ່ານຄໍາຮ້ອງສະຫມັກຈາກແມ່ບົດ 1
ອ່ານຈົບປະລິນຍາໂທ 1
ທີ່ຢູ່ DDR ຈາກບ່ອນທີ່ການອ່ານຕ້ອງເລີ່ມຕົ້ນສໍາລັບການອ່ານຊ່ອງ 1
ໄບຕ໌ທີ່ຈະອ່ານອອກຈາກຊ່ອງອ່ານ 1
ຂໍ້ມູນວິດີໂອອອກມາຈາກຊ່ອງອ່ານ 1

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter

ຊື່ສັນຍານ rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_to_read_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_to_read_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bytes_to_write_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i

Direction Output ການປ້ອນຂໍ້ມູນການປ້ອນຂໍ້ມູນ
ຂາເຂົ້າຂາອອກ
ປ້ອນຂໍ້ມູນ
ຜົນຜະລິດ
Output Input Output
ຂາເຂົ້າຂາອອກ
ປ້ອນຂໍ້ມູນ
ຜົນຜະລິດ
Output Input Output
ຂາເຂົ້າຂາອອກ
ປ້ອນຂໍ້ມູນ
ຜົນຜະລິດ
Output Input Output
ຂາເຂົ້າຂາອອກ
ປ້ອນຂໍ້ມູນ
ປ້ອນຂໍ້ມູນ
ປ້ອນຂໍ້ມູນໃສ່

ກວ້າງ
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL3_AXI_BUFF_AW] (g_RD_CHANNEL3_AXI_BUFF_AW)1 ATA_WIDTH0 ):3] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_AWIDTH + 0) – 4 : 3] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH0):4] [(g_AXI_AWIDTH-1):0] [(g_WR_BUFF_AWIDTH-1):0] [(g_WR_BUFF_1FF_AXI) ] [(g_WR_CHANNEL3_VIDEO_DATA_WIDTH1):0]

ລາຍລະອຽດອ່ານຂໍ້ມູນທີ່ຖືກຕ້ອງຈາກຊ່ອງທີ່ອ່ານ 1 ອ່ານຄໍາຮ້ອງຂໍຈາກ Master 2 Arbiter ຍອມຮັບການອ່ານຄໍາຮ້ອງຂໍຈາກ Master 2 ສໍາເລັດການອ່ານໄປຫາທີ່ຢູ່ Master 2 DDR ຈາກບ່ອນທີ່ການອ່ານຕ້ອງເລີ່ມຕົ້ນສໍາລັບການອ່ານຊ່ອງ 2 Bytes ທີ່ຈະອ່ານອອກຈາກຊ່ອງທາງການອ່ານ 2 ຂໍ້ມູນວິດີໂອ ຜົນຜະລິດຈາກຊ່ອງທາງການອ່ານ 2 ອ່ານຂໍ້ມູນທີ່ຖືກຕ້ອງຈາກຊ່ອງທາງການອ່ານ 2 ອ່ານຄໍາຮ້ອງຂໍຈາກ Master 3 Arbiter ຍອມຮັບການອ່ານຄໍາຮ້ອງຂໍຈາກ Master 3 ສໍາເລັດການອ່ານໄປຫາທີ່ຢູ່ Master 3 DDR ຈາກບ່ອນທີ່ການອ່ານຕ້ອງເລີ່ມຕົ້ນສໍາລັບການອ່ານຊ່ອງ 3 Bytes ທີ່ຈະອ່ານອອກຈາກການອ່ານ ຊ່ອງ 3 ຂໍ້ມູນວິດີໂອອອກຈາກການອ່ານຊ່ອງ 3 ອ່ານຂໍ້ມູນທີ່ຖືກຕ້ອງຈາກການອ່ານຊ່ອງ 3 ອ່ານຄໍາຮ້ອງຂໍຈາກ Master 4 Arbiter ຍອມຮັບການອ່ານຄໍາຮ້ອງຂໍຈາກ Master 4 ການສໍາເລັດການອ່ານໄປຫາທີ່ຢູ່ Master 4 DDR ຈາກບ່ອນທີ່ການອ່ານຕ້ອງເລີ່ມຕົ້ນສໍາລັບການອ່ານຊ່ອງ 4 Bytes ຈະເປັນ ອ່ານອອກຈາກຊ່ອງທີ່ 4 ຂໍ້ມູນວິດີໂອອອກມາຈາກອ່ານຊ່ອງ 4 ອ່ານຂໍ້ມູນທີ່ຖືກຕ້ອງຈາກຊ່ອງທີ່ອ່ານ 4 ຂຽນຄໍາຮ້ອງຂໍຈາກ Master 1 Arbiter ຍອມຮັບໃນການຂຽນຄໍາຮ້ອງຂໍຈາກ Master 1 ສໍາເລັດການຂຽນໄປຫາ Master 1 DDR ທີ່ຢູ່ ການຂຽນຕ້ອງເກີດຂຶ້ນຈາກການຂຽນຊ່ອງ 1 Bytes ທີ່ຈະຂຽນຈາກ write channel 1 Video data Input to write channel 1
ຂຽນຂໍ້ມູນທີ່ຖືກຕ້ອງເພື່ອຂຽນຊ່ອງ 1 ຂຽນຄໍາຮ້ອງຂໍຈາກ Master 1

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter

ຊື່ສັນຍານ wr_ack_2_o

ທິດທາງຜົນໄດ້ຮັບ

wr_done_2_o start_write_addr_2_i

ຂາເຂົ້າຂາອອກ

bytes_to_write_2_i

ປ້ອນຂໍ້ມູນ

video_wdata_2_i

ປ້ອນຂໍ້ມູນ

wdata_valid_2_i AXI I/F ສັນຍານອ່ານທີ່ຢູ່ຊ່ອງ m_arid_o

ຂາອອກ

m_araddr_o

ຜົນຜະລິດ

m_arlen_o

ຜົນຜະລິດ

m_arsize_o m_arburst_o

ຜົນຜະລິດຜົນຜະລິດ

m_arlock_o

ຜົນຜະລິດ

m_arcache_o

ຜົນຜະລິດ

m_arprot_o

ຜົນຜະລິດ

ກວ້າງ
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]

ຄໍາອະທິບາຍການຮັບຮູ້ຂອງ Arbiter ໃນການຂຽນຄໍາຮ້ອງຂໍຈາກ Master 2 ສໍາເລັດການຂຽນໄປຫາ Master 2 DDR ທີ່ຢູ່ ການຂຽນຕ້ອງເກີດຂຶ້ນຈາກ write channel 2 Bytes ທີ່ຈະຂຽນຈາກ write channel 2 ຂໍ້ມູນວິດີໂອການປ້ອນຂໍ້ມູນເພື່ອຂຽນຊ່ອງ 2
ຂຽນຂໍ້ມູນທີ່ຖືກຕ້ອງເພື່ອຂຽນຊ່ອງ 2

[3:0] [(g_AXI_AWIDTH-1):0] [3:0] [2:0] [1:0] [1:0] [3:0] [2:0]

ອ່ານ ID ທີ່ຢູ່. ການລະບຸຕົວຕົນ tag ສໍາລັບກຸ່ມທີ່ຢູ່ອ່ານຂອງສັນຍານ.
ອ່ານທີ່ຢູ່. ສະໜອງທີ່ຢູ່ເບື້ອງຕົ້ນຂອງທຸລະກຳທີ່ອ່ານອອກ. ພຽງແຕ່ທີ່ຢູ່ເລີ່ມຕົ້ນຂອງການລະເບີດໄດ້ຖືກສະຫນອງໃຫ້.
ຄວາມຍາວລະເບີດ. ສະຫນອງຈໍານວນທີ່ແນ່ນອນຂອງການໂອນໃນລະເບີດ. ຂໍ້ມູນນີ້ກໍານົດຈໍານວນການໂອນຂໍ້ມູນທີ່ກ່ຽວຂ້ອງກັບທີ່ຢູ່
ຂະໜາດລະເບີດ. ຂະຫນາດຂອງແຕ່ລະການໂອນໃນການລະເບີດ
ປະເພດລະເບີດ. ຄຽງຄູ່ກັບຂໍ້ມູນຂະຫນາດ, ລາຍລະອຽດວິທີການທີ່ຢູ່ສໍາລັບແຕ່ລະການໂອນພາຍໃນລະເບີດໄດ້ຖືກຄິດໄລ່.
ແກ້ໄຂເປັນ 2'b01 à ທີ່ຢູ່ເພີ່ມຂຶ້ນລະເບີດ
ປະເພດລັອກ. ສະຫນອງຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຄຸນລັກສະນະຂອງປະລໍາມະນູຂອງການໂອນ.
ແກ້ໄຂເປັນ 2'b00 à ການເຂົ້າເຖິງປົກກະຕິ
ປະເພດແຄດ. ສະຫນອງຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຄຸນລັກສະນະ cacheable ຂອງການໂອນ.
ແກ້ໄຂເປັນ 4'b0000 à ທີ່ບໍ່ແມ່ນ cacheable ແລະບໍ່ bufferable
ປະເພດການປົກປ້ອງ. ໃຫ້ຂໍ້ມູນຫນ່ວຍບໍລິການປ້ອງກັນສໍາລັບການເຮັດທຸລະກໍາ.
ແກ້ໄຂເປັນ 3'b000 àປົກກະຕິ, ຄວາມປອດໄພການເຂົ້າເຖິງຂໍ້ມູນ

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
ຊື່ສັນຍານ m_arvalid_o

ທິດທາງຜົນໄດ້ຮັບ

ກວ້າງ

m_arready_i

ປ້ອນຂໍ້ມູນ

ອ່ານຊ່ອງຂໍ້ມູນ

m_rid_i

ປ້ອນຂໍ້ມູນ

[3:0]

m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i

ປ້ອນຂໍ້ມູນໃສ່

[(g_AXI_DWIDTH-1):0] [1:0]

ປ້ອນຂໍ້ມູນໃສ່

m_rready_o

ຜົນຜະລິດ

ຂຽນທີ່ຢູ່ຊ່ອງ

m_awid_o

ຜົນຜະລິດ

m_awaddr_o

ຜົນຜະລິດ

[3:0] [(g_AXI_AWIDTH-1):0]

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

ລາຍລະອຽດອ່ານທີ່ຢູ່ຖືກຕ້ອງ.
ເມື່ອ HIGH, ທີ່ຢູ່ອ່ານແລະຂໍ້ມູນການຄວບຄຸມແມ່ນຖືກຕ້ອງແລະຍັງຄົງສູງຈົນກ່ວາສັນຍານຮັບຮູ້ທີ່ຢູ່, m_arready, ແມ່ນສູງ.
`1′ = ທີ່ຢູ່ ແລະຂໍ້ມູນການຄວບຄຸມທີ່ຖືກຕ້ອງ
`0′ = ທີ່ຢູ່ ແລະຂໍ້ມູນການຄວບຄຸມບໍ່ຖືກຕ້ອງ. ອ່ານທີ່ຢູ່ພ້ອມ. ສໍາລອງພ້ອມທີ່ຈະຍອມຮັບທີ່ຢູ່ແລະສັນຍານການຄວບຄຸມທີ່ກ່ຽວຂ້ອງ:
1 = ສໍາລອງພ້ອມ
0 = ຂ້າໃຊ້ບໍ່ພ້ອມ.
ອ່ານ ID tag. ID tag ຂອງກຸ່ມຂໍ້ມູນການອ່ານຂອງສັນຍານ. ຄ່າ m_rid ແມ່ນສ້າງຂຶ້ນໂດຍ Slave ແລະຕ້ອງກົງກັບຄ່າ m_arid ຂອງທຸລະກຳທີ່ອ່ານທີ່ມັນຕອບສະໜອງ. ອ່ານຂໍ້ມູນ. ອ່ານຄຳຕອບ.
ສະຖານະຂອງການໂອນການອ່ານ. ຄໍາຕອບທີ່ອະນຸຍາດແມ່ນ OKAY, EXOKAY, SLVERR, ແລະ DECERR. ອ່ານສຸດທ້າຍ.
ການໂອນຍ້າຍຄັ້ງສຸດທ້າຍໃນການອ່ານລະເບີດ. ອ່ານຖືກຕ້ອງ. ຂໍ້ມູນການອ່ານທີ່ຈໍາເປັນມີຢູ່ແລະການໂອນການອ່ານສາມາດສໍາເລັດ:
1 = ອ່ານຂໍ້ມູນທີ່ມີຢູ່
0 = ອ່ານຂໍ້ມູນບໍ່ໄດ້. ອ່ານພ້ອມ. ແມ່ບົດສາມາດຍອມຮັບຂໍ້ມູນການອ່ານແລະຂໍ້ມູນການຕອບໂຕ້:
1= ແມ່ບົດພ້ອມແລ້ວ
0 = ແມ່ບົດບໍ່ພ້ອມ.
ຂຽນ ID ທີ່ຢູ່. ການລະບຸຕົວຕົນ tag ສໍາລັບກຸ່ມທີ່ຢູ່ຂຽນຂອງສັນຍານ. ຂຽນທີ່ຢູ່. ສະໜອງທີ່ຢູ່ຂອງການໂອນເງິນຄັ້ງທຳອິດໃນການເຮັດທຸລະກຳຂຽນ. ສັນຍານການຄວບຄຸມທີ່ກ່ຽວຂ້ອງຖືກນໍາໃຊ້ເພື່ອກໍານົດທີ່ຢູ່ຂອງການໂອນທີ່ຍັງເຫຼືອໃນການລະເບີດ.
8

DDR AXI Arbiter
ຊື່ສັນຍານ m_awlen_o

ທິດທາງຜົນໄດ້ຮັບ

ກວ້າງ [3:0]

m_awsize_o

ຜົນຜະລິດ

[2:0]

m_awburst_o

ຜົນຜະລິດ

[1:0]

m_awlock_o

ຜົນຜະລິດ

[1:0]

m_awcache_o

ຜົນຜະລິດ

[3:0]

m_awprot_o

ຜົນຜະລິດ

[2:0]

m_awvalid_o

ຜົນຜະລິດ

ລາຍລະອຽດ
ຄວາມຍາວລະເບີດ. ສະຫນອງຈໍານວນທີ່ແນ່ນອນຂອງການໂອນໃນລະເບີດ. ຂໍ້ມູນນີ້ກໍານົດຈໍານວນການໂອນຂໍ້ມູນທີ່ກ່ຽວຂ້ອງກັບທີ່ຢູ່.
ຂະໜາດລະເບີດ. ຂະຫນາດຂອງແຕ່ລະການໂອນໃນການລະເບີດ. Byte lane strobes ຊີ້ບອກວ່າຈະອັບເດດເສັ້ນ byte ໃດ.
ແກ້ໄຂເປັນ 3'b011 ຫາ 8 ໄບຕ໌ຕໍ່ການໂອນຂໍ້ມູນຫຼືການໂອນ 64 ບິດ
ປະເພດລະເບີດ. ຄຽງຄູ່ກັບຂໍ້ມູນຂະຫນາດ, ລາຍລະອຽດວິທີການທີ່ຢູ່ສໍາລັບແຕ່ລະການໂອນພາຍໃນລະເບີດໄດ້ຖືກຄິດໄລ່.
ແກ້ໄຂເປັນ 2'b01 à ທີ່ຢູ່ເພີ່ມຂຶ້ນລະເບີດ
ປະເພດລັອກ. ສະຫນອງຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຄຸນລັກສະນະຂອງປະລໍາມະນູຂອງການໂອນ.
ແກ້ໄຂເປັນ 2'b00 à ການເຂົ້າເຖິງປົກກະຕິ
ປະເພດແຄດ. ຊີ້ໃຫ້ເຫັນເຖິງ bufferable, cacheable, write-through, write-back, and allocate attributes of the transaction.
ແກ້ໄຂເປັນ 4'b0000 à ທີ່ບໍ່ແມ່ນ cacheable ແລະບໍ່ bufferable
ປະເພດການປົກປ້ອງ. ຊີ້ບອກເຖິງລະດັບການປົກປ້ອງປົກກະຕິ, ສິດທິພິເສດ, ຫຼືຄວາມປອດໄພຂອງທຸລະກໍາ ແລະວ່າທຸລະກໍາແມ່ນການເຂົ້າເຖິງຂໍ້ມູນ ຫຼືການເຂົ້າເຖິງຄໍາແນະນໍາ.
ແກ້ໄຂເປັນ 3'b000 àປົກກະຕິ, ຄວາມປອດໄພການເຂົ້າເຖິງຂໍ້ມູນ
ຂຽນທີ່ຢູ່ທີ່ຖືກຕ້ອງ. ຊີ້ບອກທີ່ຢູ່ຂຽນທີ່ຖືກຕ້ອງ ແລະການຄວບຄຸມ
ຂໍ້ມູນທີ່ມີຢູ່:
1 = ທີ່ຢູ່ ແລະຂໍ້ມູນການຄວບຄຸມທີ່ມີຢູ່
0 = ທີ່ຢູ່ ແລະຂໍ້ມູນການຄວບຄຸມບໍ່ມີ. ທີ່ຢູ່ ແລະຂໍ້ມູນການຄວບຄຸມຍັງຄົງຢູ່ຈົນກ່ວາສັນຍານຮັບຮູ້ທີ່ຢູ່, m_awready, ໄປ HIGH.

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter

ຊື່ສັນຍານ m_awready_i

ການປ້ອນຂໍ້ມູນທິດທາງ

ກວ້າງ

ຂຽນຊ່ອງຂໍ້ມູນ

m_wid_o

ຜົນຜະລິດ

[3:0]

m_wdata_o m_wstrb_o

ຜົນຜະລິດຜົນຜະລິດ

[(g_AXI_DWIDTH-1):0]ພາຣາມິເຕີ AXI_DWDITH
[7:0]

m_wlast_o m_wvalid_o

ຜົນຜະລິດຜົນຜະລິດ

m_wready_i

ປ້ອນຂໍ້ມູນ

ຂຽນສັນຍານຊ່ອງທາງການຕອບສະຫນອງ

m_bid_i

ປ້ອນຂໍ້ມູນ

[3:0]

m_bresp_i m_bvalid_i

ປ້ອນຂໍ້ມູນ

[1:0]

ປ້ອນຂໍ້ມູນ

m_bready_o

ຜົນຜະລິດ

ລາຍລະອຽດຂຽນທີ່ຢູ່ພ້ອມ. ສະແດງໃຫ້ເຫັນວ່າສໍາລອງພ້ອມທີ່ຈະຍອມຮັບທີ່ຢູ່ແລະສັນຍານການຄວບຄຸມທີ່ກ່ຽວຂ້ອງ:
1 = ສໍາລອງພ້ອມ
0 = ຂ້າໃຊ້ບໍ່ພ້ອມ.
ຂຽນ ID tag. ID tag ຂອງການຖ່າຍໂອນຂໍ້ມູນການຂຽນ. ຄ່າ m_wid ຕ້ອງກົງກັບຄ່າ m_awid ຂອງການເຮັດທຸລະກໍາການຂຽນ. ຂຽນຂໍ້ມູນ
ຂຽນ strobes. ສັນຍານນີ້ຊີ້ບອກວ່າເສັ້ນໄບຕ໌ໃດທີ່ຈະປັບປຸງໃນຫນ່ວຍຄວາມຈໍາ. ມີຫນຶ່ງ write strobe ສໍາລັບແຕ່ລະແປດ bits ຂອງ write data bus ຂຽນສຸດທ້າຍ. ການໂອນຄັ້ງສຸດທ້າຍໃນການຂຽນລະເບີດ. ຂຽນຖືກຕ້ອງ. ຂໍ້ມູນການຂຽນທີ່ຖືກຕ້ອງແລະ strobes ສາມາດໃຊ້ໄດ້:
1 = ຂຽນຂໍ້ມູນແລະ strobes ທີ່ມີຢູ່
0 = ຂຽນຂໍ້ມູນແລະ strobes ບໍ່ສາມາດໃຊ້ໄດ້. ຂຽນພ້ອມ. Slave ສາມາດຍອມຮັບຂໍ້ມູນການຂຽນ: 1 = slave ພ້ອມ
0 = ຂ້າໃຊ້ບໍ່ພ້ອມ.
ID ຄໍາຕອບ. ການກໍານົດ tag ຂອງການຕອບສະຫນອງການຂຽນ. ຄ່າ m_bid ຕ້ອງກົງກັບຄ່າ m_awid ຂອງທຸລະກຳການຂຽນທີ່ slave ຕອບສະໜອງ. ຂຽນຄໍາຕອບ. ສະຖານະຂອງທຸລະກໍາການຂຽນ. ຄໍາຕອບທີ່ອະນຸຍາດແມ່ນ OKAY, EXOKAY, SLVERR, ແລະ DECERR. ຂຽນຄໍາຕອບທີ່ຖືກຕ້ອງ. ຄໍາຕອບການຂຽນທີ່ຖືກຕ້ອງສາມາດໃຊ້ໄດ້:
1 = ຂຽນຄໍາຕອບທີ່ມີຢູ່
0 = ຂຽນຄໍາຕອບບໍ່ສາມາດໃຊ້ໄດ້. ຄຳຕອບພ້ອມ. ແມ່ບົດສາມາດຍອມຮັບຂໍ້ມູນການຕອບສະຫນອງ.
1 = ແມ່ບົດພ້ອມ
0 = ແມ່ບົດບໍ່ພ້ອມ.

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນແຜນວາດຕັນພາຍໃນຂອງ DDR AXI arbiter.

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນແຜນວາດຕັນພາຍໃນຂອງ DDR AXI arbiter. ຮູບທີ 4 · Internal Block Diagram ຂອງ DDR AXI Arbiter

ແຕ່ລະຊ່ອງການອ່ານຈະຖືກກະຕຸ້ນເມື່ອມັນໄດ້ຮັບສັນຍານ input ສູງຢູ່ໃນ input read_req_(x)_i. ຫຼັງຈາກນັ້ນມັນ

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
ແຕ່ລະຊ່ອງການອ່ານຈະຖືກກະຕຸ້ນເມື່ອມັນໄດ້ຮັບສັນຍານ input ສູງຢູ່ໃນ input read_req_(x)_i. ຫຼັງຈາກນັ້ນ, ມັນ samples ທີ່ຢູ່ AXI ເລີ່ມຕົ້ນແລະ bytes ທີ່ຈະອ່ານ inputs ທີ່ input ຈາກແມ່ບົດພາຍນອກ. ຊ່ອງຮັບຮູ້ແມ່ແບບພາຍນອກໂດຍການປິດເປີດ read_ack_(x)_o. ຊ່ອງທາງປະມວນຜົນວັດສະດຸປ້ອນແລະສ້າງທຸລະກໍາ AXI ທີ່ຕ້ອງການເພື່ອອ່ານຂໍ້ມູນຈາກ DDR-SDRAM. ຂໍ້ມູນທີ່ອ່ານອອກໃນຮູບແບບ AXI 64-bit ແມ່ນໄດ້ຖືກເກັບຮັກສາໄວ້ເຂົ້າໄປໃນ buffer ພາຍໃນ. ຫຼັງຈາກຂໍ້ມູນທີ່ຕ້ອງການໄດ້ຖືກອ່ານອອກແລະເກັບໄວ້ໃນ buffer ພາຍໃນ, ໂມດູນ un-packer ຖືກເປີດໃຊ້. ໂມດູນ un-packer unpacks ແຕ່ລະຄໍາ 64-bit ເຂົ້າໄປໃນຄວາມຍາວບິດຂໍ້ມູນຜົນຜະລິດທີ່ຕ້ອງການສໍາລັບຊ່ອງທາງສະເພາະນັ້ນສໍາລັບ ex.ample ຖ້າຊ່ອງຖືກຕັ້ງຄ່າເປັນຄວາມກວ້າງຂອງຂໍ້ມູນຜົນຜະລິດ 32-bit, ແຕ່ລະຄໍາ 64-bit ຈະຖືກສົ່ງອອກເປັນສອງຄໍາຂໍ້ມູນຜົນຜະລິດ 32-bit. ສໍາລັບຊ່ອງ 1 ເຊິ່ງເປັນຊ່ອງ 24-ບິດ, un-packer unpacks ແຕ່ລະຄໍາ 64-bit ເຂົ້າໄປໃນຂໍ້ມູນອອກ 24-bit. ເນື່ອງຈາກ 64 ບໍ່ແມ່ນຕົວຄູນຂອງ 24, un-packer ສໍາລັບການອ່ານຊ່ອງ 1 ລວມກຸ່ມຂອງສາມຄໍາ 64-bit ເພື່ອສ້າງແປດຄໍາສັບຂໍ້ມູນ 24-bit. ນີ້ເຮັດໃຫ້ຂໍ້ຈໍາກັດກ່ຽວກັບການອ່ານຊ່ອງ 1 ວ່າ bytes ຂໍ້ມູນທີ່ຮ້ອງຂໍໂດຍແມ່ບົດພາຍນອກຄວນຈະຖືກແບ່ງອອກດ້ວຍ 8. ອ່ານຊ່ອງ 2, 3, ແລະ 4 ສາມາດຕັ້ງຄ່າໄດ້ເປັນ 8-bit, 24bit, ແລະ 32-bit ຄວາມກວ້າງຂອງຂໍ້ມູນ, ເຊິ່ງແມ່ນ. ກຳນົດໂດຍ g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH ພາຣາມິເຕີການຕັ້ງຄ່າທົ່ວໂລກ. ຖ້າພວກມັນຖືກຕັ້ງຄ່າເປັນ 24-bit, ຂໍ້ຈໍາກັດທີ່ໄດ້ກ່າວມາຂ້າງເທິງນີ້ກໍ່ຈະໃຊ້ກັບພວກມັນແຕ່ລະຄົນ. ແຕ່ຖ້າພວກມັນຖືກຕັ້ງຄ່າເປັນ 8-bit ຫຼື 32-bit, ບໍ່ມີຂໍ້ຈໍາກັດເຊັ່ນ 64 ແມ່ນຄູນຂອງ 32 ແລະ 8. ໃນກໍລະນີເຫຼົ່ານີ້, ແຕ່ລະຄໍາ 64-bit ຈະຖືກແຍກອອກເປັນສອງຄໍາຂໍ້ມູນ 32-bit ຫຼືແປດ 8. -bit ຂໍ້ມູນຄໍາສັບຕ່າງໆ.
Read Channel 1 unpacks 64-bit ຄໍາຂໍ້ມູນທີ່ອ່ານອອກຈາກ DDR-SDRAM ກັບ 24-bit output ຄໍາຂໍ້ມູນໃນ batches ຂອງ 48 64-bit ຄໍາສັບຕ່າງໆ, ນັ້ນແມ່ນທຸກຄັ້ງທີ່ 48 64-bit ຄໍາທີ່ມີຢູ່ໃນ buffer ພາຍໃນຂອງການອ່ານຊ່ອງ 1, un-packer ເລີ່ມ unpacking ໃຫ້ເຂົາເຈົ້າເພື່ອໃຫ້ຂໍ້ມູນຜົນຜະລິດ 24-bit. ຖ້າ bytes ຂໍ້ມູນທີ່ຮ້ອງຂໍໃຫ້ອ່ານແມ່ນຫນ້ອຍກວ່າ 48 64-bit ຄໍາ, un-packer ຖືກເປີດໃຊ້ພຽງແຕ່ຫຼັງຈາກຂໍ້ມູນຄົບຖ້ວນສົມບູນໄດ້ຖືກອ່ານອອກຈາກ DDR-SDRAM. ໃນສາມຊ່ອງການອ່ານທີ່ຍັງເຫຼືອ, un-packer ຈະເລີ່ມສົ່ງຂໍ້ມູນການອ່ານອອກພຽງແຕ່ຫຼັງຈາກຈໍານວນ bytes ທີ່ຮ້ອງຂໍຢ່າງສົມບູນໄດ້ຖືກອ່ານອອກຈາກ DDR-SDRAM.
ເມື່ອຊ່ອງທາງການອ່ານຖືກຕັ້ງຄ່າສໍາລັບຄວາມກວ້າງຂອງຜົນຜະລິດ 24-bit, ທີ່ຢູ່ການອ່ານເລີ່ມຕົ້ນຕ້ອງຖືກຈັດໃສ່ກັບຂອບເຂດ 24-bytes. ອັນນີ້ແມ່ນຕ້ອງການເພື່ອຕອບສະຫນອງຂໍ້ຈໍາກັດທີ່ un-packer unpacks ກຸ່ມສາມຄໍາ 64-bit ເພື່ອຜະລິດແປດຄໍາສັບອອກ 24-bit.
ຊ່ອງທີ່ອ່ານທັງໝົດສ້າງຜົນຜະລິດທີ່ອ່ານແລ້ວໄປຫາແມ່ແບບພາຍນອກຫຼັງຈາກ bytes ທີ່ຮ້ອງຂໍຖືກສົ່ງໄປຫາແມ່ແບບພາຍນອກ.
ໃນກໍລະນີຂອງການຂຽນຊ່ອງທາງ, ແມ່ແບບພາຍນອກຕ້ອງປ້ອນຂໍ້ມູນທີ່ຕ້ອງການໃຫ້ກັບຊ່ອງສະເພາະ. ຊ່ອງທາງການຂຽນເອົາຂໍ້ມູນການປ້ອນຂໍ້ມູນແລະບັນຈຸເຂົ້າໄປໃນຄໍາສັບ 64-bit ແລະເກັບຮັກສາໄວ້ໃນບ່ອນເກັບຂໍ້ມູນພາຍໃນ. ຫຼັງຈາກຂໍ້ມູນທີ່ຕ້ອງການຖືກເກັບໄວ້, ແມ່ແບບພາຍນອກຕ້ອງສະຫນອງການຮ້ອງຂໍການຂຽນພ້ອມກັບທີ່ຢູ່ເລີ່ມຕົ້ນແລະ bytes ທີ່ຈະຂຽນ. ສຸດ sampຍ້ອນການປ້ອນຂໍ້ມູນເຫຼົ່ານີ້, ຊ່ອງທາງການຂຽນຮັບຮູ້ແມ່ບົດພາຍນອກ. ຫຼັງຈາກນີ້, ຊ່ອງທາງສ້າງການເຮັດທຸລະກໍາການຂຽນ AXI ເພື່ອຂຽນຂໍ້ມູນທີ່ເກັບໄວ້ໃນ DDR-SDRAM. ຊ່ອງທາງການຂຽນທັງຫມົດສ້າງຜົນຜະລິດທີ່ຂຽນແລ້ວໄປຫາແມ່ແບບພາຍນອກເມື່ອ bytes ທີ່ຮ້ອງຂໍຖືກຂຽນເຂົ້າໄປໃນ DDR-SDRAM. ຫຼັງຈາກການຮ້ອງຂໍການຂຽນຖືກມອບໃຫ້ກັບຊ່ອງທາງການຂຽນໃດໆ, ຂໍ້ມູນໃຫມ່ຈະຕ້ອງບໍ່ຖືກຂຽນເຂົ້າໄປໃນຊ່ອງທາງການຂຽນ, ຈົນກ່ວາການສໍາເລັດການເຮັດທຸລະກໍາໃນປະຈຸບັນຈະຖືກສະແດງໂດຍການຢືນຢັນຂອງ wr_done_(x)_o.
ຂຽນຊ່ອງ 1 ແລະ 2 ສາມາດຕັ້ງຄ່າໄດ້ເປັນ 8-bit, 24-bit, ແລະ 32-bit ຄວາມກວ້າງຂໍ້ມູນ, ເຊິ່ງຖືກກໍານົດໂດຍ g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH ພາຣາມິເຕີການຕັ້ງຄ່າທົ່ວໂລກ. ຖ້າພວກເຂົາຖືກຕັ້ງຄ່າເປັນ 24bit, ຫຼັງຈາກນັ້ນ bytes ທີ່ຈະຂຽນຕ້ອງເປັນຄູນຂອງແປດຍ້ອນວ່າ packer ພາຍໃນບັນຈຸແປດຄໍາສັບຂໍ້ມູນ 24-bit ເພື່ອສ້າງສາມຄໍາຂໍ້ມູນ 64-bit. ແຕ່ຖ້າພວກມັນຖືກຕັ້ງຄ່າເປັນ 8-bit ຫຼື 32-bit, ບໍ່ມີຂໍ້ຈໍາກັດດັ່ງກ່າວ.
ສໍາລັບຊ່ອງ 32-bit, ຢ່າງຫນ້ອຍສອງຄໍາ 32-bit ຕ້ອງໄດ້ຮັບການອ່ານ. ສໍາລັບຊ່ອງ 8-bit, ຄໍາ 8-bit ຕໍາ່ສຸດທີ່ຕ້ອງໄດ້ຮັບການອ່ານ, ເນື່ອງຈາກວ່າບໍ່ມີ padding ສະຫນອງໃຫ້ໂດຍ arbiter module. ໃນທຸກຊ່ອງທາງການອ່ານແລະຂຽນ, ຄວາມເລິກຂອງ buffers ພາຍໃນແມ່ນຄວາມກວ້າງຂອງຈໍສະແດງຜົນ. ຄວາມເລິກ buffer ພາຍໃນແມ່ນຄິດໄລ່ດັ່ງຕໍ່ໄປນີ້:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
ບ່ອນທີ່, X = ຈໍານວນຊ່ອງ

ຄວາມກວ້າງຂອງ buffer ພາຍໃນແມ່ນຖືກກໍານົດໂດຍ AXI data bus width ທີ່ເປັນ, ພາລາມິເຕີການຕັ້ງຄ່າ

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter

ຄວາມກວ້າງຂອງບັຟເຟີພາຍໃນແມ່ນຖືກກໍານົດໂດຍຄວາມກວ້າງຂອງຂໍ້ມູນລົດເມຂອງ AXI, ນັ້ນແມ່ນ, ພາຣາມິເຕີການຕັ້ງຄ່າ g_AXI_DWIDTH.
ການເຮັດທຸລະກໍາອ່ານແລະຂຽນ AXI ແມ່ນປະຕິບັດຕາມຂໍ້ກໍາຫນົດ ARM AMBA AXI. ຂະຫນາດການເຮັດທຸລະກໍາສໍາລັບແຕ່ລະການໂອນຂໍ້ມູນຖືກແກ້ໄຂເປັນ 64-bit. ຕັນສ້າງທຸລະກໍາ AXI ຂອງຄວາມຍາວຄົງທີ່ຂອງ 16 ເທື່ອ. ບລັອກຍັງກວດເບິ່ງວ່າມີການລະເບີດອັນດຽວຂ້າມຂອບເຂດທີ່ຢູ່ AXI ຂອງ 4 KByte. ຖ້າການລະເບີດຄັ້ງດຽວຂ້າມເຂດແດນ 4 KByte, ການລະເບີດຖືກແບ່ງອອກເປັນ 2 ການລະເບີດຢູ່ເຂດແດນ 4 KByte.

3.3

ພາລາມິເຕີການຕັ້ງຄ່າ
ຕາຕະລາງຕໍ່ໄປນີ້ລາຍຊື່ຕົວກໍານົດການກໍານົດທີ່ໃຊ້ໃນການປະຕິບັດຮາດແວຂອງ DDR AXI Arbiter. ເຫຼົ່ານີ້ແມ່ນຕົວກໍານົດການທົ່ວໄປແລະສາມາດປ່ຽນແປງໄດ້ໂດຍອີງໃສ່ຄວາມຕ້ອງການຄໍາຮ້ອງສະຫມັກ.

ຕາຕະລາງ 2 · ຕົວກໍານົດການກໍານົດ
ຊື່ g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION g_HORIZONTAL_VIDEO_WRESOLUTION g_WREZONTAL_2CHANNEL IDTH g_RD_CHANNEL1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_WR_CHANNEL4_VIDEO_DATA_WIDTH g_WR_CHANNEL1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_BUFFER_LINE_STORAGE

ລາຍລະອຽດ
ຄວາມກວ້າງຂອງລົດເມທີ່ຢູ່ AXI
ຄວາມກວ້າງຂອງລົດເມຂໍ້ມູນ AXI
ທີ່ຢູ່ຄວາມກວ້າງຂອງລົດເມສໍາລັບການອ່ານຊ່ອງ 1 buffer ພາຍໃນ, ເຊິ່ງເກັບຮັກສາຂໍ້ມູນການອ່ານ AXI.
ທີ່ຢູ່ຄວາມກວ້າງຂອງລົດເມສໍາລັບການອ່ານຊ່ອງ 2 buffer ພາຍໃນ, ເຊິ່ງເກັບຮັກສາຂໍ້ມູນການອ່ານ AXI.
ທີ່ຢູ່ຄວາມກວ້າງຂອງລົດເມສໍາລັບການອ່ານຊ່ອງ 3 buffer ພາຍໃນ, ເຊິ່ງເກັບຮັກສາຂໍ້ມູນການອ່ານ AXI.
ທີ່ຢູ່ຄວາມກວ້າງຂອງລົດເມສໍາລັບການອ່ານຊ່ອງ 4 buffer ພາຍໃນ, ເຊິ່ງເກັບຮັກສາຂໍ້ມູນການອ່ານ AXI.
ຄວາມກວ້າງຂອງ address bus ສໍາລັບ write Channel 1 buffer ພາຍໃນ, ເຊິ່ງເກັບຮັກສາຂໍ້ມູນການຂຽນ AXI.
ຄວາມກວ້າງຂອງ address bus ສໍາລັບ write Channel 2 buffer ພາຍໃນ, ເຊິ່ງເກັບຮັກສາຂໍ້ມູນການຂຽນ AXI.
ວິດີໂອສະແດງຄວາມລະອຽດແນວນອນເພື່ອອ່ານຊ່ອງ 1
ວິດີໂອສະແດງຄວາມລະອຽດແນວນອນເພື່ອອ່ານຊ່ອງ 2
ວິດີໂອສະແດງຄວາມລະອຽດແນວນອນເພື່ອອ່ານຊ່ອງ 3
ວິດີໂອສະແດງຄວາມລະອຽດແນວນອນເພື່ອອ່ານຊ່ອງ 4
ວິດີໂອສະແດງຄວາມລະອຽດແນວນອນເພື່ອຂຽນຊ່ອງ 1
ວິດີໂອສະແດງຄວາມລະອຽດແນວນອນເພື່ອຂຽນຊ່ອງ 2
ອ່ານຄວາມກວ້າງບິດຜົນຜະລິດວິດີໂອຊ່ອງ 1
ອ່ານຄວາມກວ້າງບິດຜົນຜະລິດວິດີໂອຊ່ອງ 2
ອ່ານຄວາມກວ້າງບິດຜົນຜະລິດວິດີໂອຊ່ອງ 3
ອ່ານຄວາມກວ້າງບິດຜົນຜະລິດວິດີໂອຊ່ອງ 4
ຂຽນຊ່ອງ 1 ວິດີໂອຄວາມກວ້າງຂອງບິດ.
ຂຽນຊ່ອງ 2 ວິດີໂອຄວາມກວ້າງຂອງບິດ.
ຄວາມເລິກຂອງ buffer ພາຍໃນສໍາລັບການອ່ານຊ່ອງ 1 ໃນຂໍ້ກໍານົດຂອງຈໍານວນຂອງເສັ້ນອອກຕາມລວງນອນ. ຄວາມເລິກຂອງບັຟເຟີແມ່ນ g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter

3.4

ຊື່ g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE

ລາຍລະອຽດ
ຄວາມເລິກຂອງ buffer ພາຍໃນສໍາລັບການອ່ານຊ່ອງ 2 ໃນຂໍ້ກໍານົດຂອງຈໍານວນຂອງເສັ້ນອອກຕາມລວງນອນ. ຄວາມເລິກຂອງບັຟເຟີແມ່ນ g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
ຄວາມເລິກຂອງ buffer ພາຍໃນສໍາລັບການອ່ານຊ່ອງ 3 ໃນຂໍ້ກໍານົດຂອງຈໍານວນຂອງເສັ້ນອອກຕາມລວງນອນ. ຄວາມເລິກຂອງບັຟເຟີແມ່ນ g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
ຄວາມເລິກຂອງ buffer ພາຍໃນສໍາລັບການອ່ານຊ່ອງ 4 ໃນຂໍ້ກໍານົດຂອງຈໍານວນຂອງເສັ້ນອອກຕາມລວງນອນ. ຄວາມເລິກຂອງບັຟເຟີແມ່ນ g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
ຄວາມເລິກຂອງ buffer ພາຍໃນສໍາລັບການຂຽນຊ່ອງ 1 ໃນຂໍ້ກໍານົດຂອງຈໍານວນຂອງເສັ້ນອອກຕາມລວງນອນ. ຄວາມເລິກຂອງບັຟເຟີແມ່ນ g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
ຄວາມເລິກຂອງ buffer ພາຍໃນສໍາລັບການຂຽນຊ່ອງ 2 ໃນຂໍ້ກໍານົດຂອງຈໍານວນຂອງເສັ້ນອອກຕາມລວງນອນ. ຄວາມເລິກຂອງບັຟເຟີແມ່ນ g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH

ແຜນວາດເວລາ
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນການເຊື່ອມຕໍ່ຂອງວັດສະດຸປ້ອນຄໍາຮ້ອງຂໍການອ່ານແລະຂຽນ, ທີ່ຢູ່ຫນ່ວຍຄວາມຈໍາເລີ່ມຕົ້ນ, ໄບຕ໌ເພື່ອອ່ານຫຼືຂຽນວັດສະດຸປ້ອນຈາກແມ່ບົດພາຍນອກ, ອ່ານຫຼືຂຽນການຮັບຮູ້, ແລະອ່ານຫຼືຂຽນຜົນໄດ້ຮັບທີ່ໃຫ້ໂດຍ arbiter.

ຮູບທີ 5 · ແຜນວາດເວລາສຳລັບສັນຍານທີ່ໃຊ້ໃນການຂຽນ/ອ່ານຜ່ານ AXI Interface

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນການເຊື່ອມຕໍ່ລະຫວ່າງການປ້ອນຂໍ້ມູນການຂຽນຈາກແມ່ບົດພາຍນອກພ້ອມກັບການປ້ອນຂໍ້ມູນທີ່ຖືກຕ້ອງສໍາລັບທັງສອງຊ່ອງທາງການຂຽນ. ຮູບທີ 6 · ແຜນວາດເວລາສຳລັບຂຽນໃສ່ບ່ອນເກັບຂໍ້ມູນພາຍໃນ
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນການເຊື່ອມຕໍ່ລະຫວ່າງການອ່ານຂໍ້ມູນອອກໄປຫາແມ່ບົດພາຍນອກພ້ອມກັບຜົນຜະລິດຂໍ້ມູນທີ່ຖືກຕ້ອງສໍາລັບຊ່ອງທາງການອ່ານທັງຫມົດ 2, 3, ແລະ 4. ຮູບ 7 · ຕາຕະລາງເວລາສໍາລັບຂໍ້ມູນທີ່ໄດ້ຮັບຜ່ານ DDR AXI Arbiter ສໍາລັບຊ່ອງອ່ານ 2, 3. , ແລະ 4
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນການເຊື່ອມຕໍ່ລະຫວ່າງຜົນຜະລິດຂໍ້ມູນສໍາລັບການອ່ານຊ່ອງ 1 ເມື່ອ g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION ຫຼາຍກວ່າ 128 (ໃນກໍລະນີນີ້ = 256). ຮູບທີ 8 · ແຜນວາດເວລາສຳລັບຂໍ້ມູນທີ່ໄດ້ຮັບຜ່ານ DDR AXI Arbiter Read Channel 1 (ໃຫຍ່ກວ່າ 128 bytes)

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນການເຊື່ອມຕໍ່ລະຫວ່າງຜົນຜະລິດຂໍ້ມູນສໍາລັບການອ່ານຊ່ອງ 1 ເມື່ອ g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION ຫນ້ອຍກວ່າຫຼືເທົ່າກັບ 128 (ໃນກໍລະນີນີ້ = 64). ຮູບທີ 9 · ແຜນວາດເວລາສຳລັບຂໍ້ມູນທີ່ໄດ້ຮັບຜ່ານ DDR AXI Arbiter Read Channel 1 (ໜ້ອຍກວ່າ ຫຼືເທົ່າກັບ 128 bytes)

3.5

Testbench
testbench ແມ່ນສະຫນອງໃຫ້ເພື່ອກວດກາເບິ່ງການເຮັດວຽກຂອງ DDR Arbiter core. ຕາຕະລາງຕໍ່ໄປນີ້ລາຍຊື່ຕົວກໍານົດການທີ່ສາມາດຕັ້ງຄ່າໄດ້ຕາມຄໍາຮ້ອງສະຫມັກ.

ຕາຕະລາງ 3 · ຕົວກໍານົດການ Testbench

ຊື່ IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT

ການປ້ອນຂໍ້ມູນລາຍລະອຽດ file ຊື່ສໍາລັບຮູບພາບທີ່ຈະຂຽນໂດຍການຂຽນຊ່ອງ 1 Input file name for image to be write by write channel 2 ວິດີໂອຄວາມກວ້າງຂອງຊ່ອງອ່ານຫຼືຂຽນ ຄວາມລະອຽດລວງນອນຂອງຮູບພາບທີ່ຈະຂຽນແລະອ່ານໂດຍຊ່ອງ write and read ຄວາມລະອຽດຂອງຮູບທີ່ຈະຂຽນແລະອ່ານໂດຍການຂຽນແລະອ່ານ ຊ່ອງ

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
ຂັ້ນຕອນຕໍ່ໄປນີ້ອະທິບາຍວິທີການໃຊ້ testbench ເພື່ອຈໍາລອງຫຼັກຜ່ານ Libero SoC. 1. ຢູ່ໃນປ່ອງຢ້ຽມ Design Flow, ຄລິກຂວາໃສ່ Create SmartDesign ແລະຄລິກ Run ເພື່ອສ້າງ SmartDesign.
ຮູບທີ 10 · ສ້າງ SmartDesign

2. ໃສ່ຊື່ຂອງການອອກແບບໃຫມ່ເປັນ video_dma ໃນກ່ອງໂຕ້ຕອບ Create New SmartDesign ແລະຄລິກ OK. SmartDesign ຖືກສ້າງຂື້ນ, ແລະຜ້າໃບຖືກສະແດງຢູ່ເບື້ອງຂວາຂອງແຖບ Flow Design.
ຮູບທີ 11 · ການຕັ້ງຊື່ SmartDesign

3. ໃນໜ້າຕ່າງ Catalog, ຂະຫຍາຍ Solutions-Video ແລະລາກ ແລະວາງ SF2 DDR Memory Arbiter ໃນຜ້າໃບ SmartDesign.

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
ຮູບທີ 12 · DDR Memory Arbiter ໃນ Libero SoC Catalog

DDR Memory Arbiter Core ແມ່ນສະແດງ, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້. ຄລິກສອງຄັ້ງທີ່ຫຼັກເພື່ອກຳນົດຄ່າ arbiter ຖ້າຕ້ອງການ.

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
ຮູບທີ 13 · DDR Memory Arbiter Core ໃນ SmartDesign Canvas

4. ເລືອກທຸກພອດຂອງຫຼັກ ແລະຄລິກຂວາແລ້ວກົດ Promote to Top Level, ດັ່ງທີ່ສະແດງຢູ່ໃນລາຍການ.

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
4. ເລືອກທຸກພອດຂອງຫຼັກ ແລະຄລິກຂວາແລ້ວກົດ Promote to Top Level, ດັ່ງທີ່ສະແດງໃນຮູບຕໍ່ໄປນີ້. ຮູບທີ 14 · ສົ່ງເສີມເປັນທາງເລືອກລະດັບສູງສຸດ

ໃຫ້ແນ່ໃຈວ່າຈະສົ່ງເສີມພອດທັງຫມົດໄປສູ່ລະດັບສູງສຸດກ່ອນທີ່ຈະຄລິກໃສ່ໄອຄອນອົງປະກອບສ້າງໃນແຖບເຄື່ອງມື.

5. ຄລິກທີ່ໄອຄອນສ້າງອົງປະກອບໃນແຖບເຄື່ອງມື SmartDesign, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້.

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
5. ຄລິກທີ່ໄອຄອນສ້າງອົງປະກອບໃນແຖບເຄື່ອງມື SmartDesign, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້. ອົງປະກອບ SmartDesign ແມ່ນຖືກສ້າງຂຶ້ນ. ຮູບທີ 15 · ສ້າງອົງປະກອບ
6. ທ່ອງໄປຫາ View > Windows > Files. ໄດ້ Fileກ່ອງໂຕ້ຕອບຖືກສະແດງ. 7. ຄລິກຂວາໃສ່ໂຟນເດີ simulation ແລະຄລິກນໍາເຂົ້າ Files, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້.
ຮູບທີ 16 · ການນໍາເຂົ້າ File

8. ເພື່ອນໍາເຂົ້າການກະຕຸ້ນຮູບພາບ file, ນໍາທາງແລະນໍາເຂົ້າຫນຶ່ງໃນຕໍ່ໄປນີ້ files ແລະກົດ Open.

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
8. ເພື່ອນໍາເຂົ້າການກະຕຸ້ນຮູບພາບ file, ນໍາທາງແລະນໍາເຂົ້າຫນຶ່ງໃນຕໍ່ໄປນີ້ files ແລະກົດ Open. ກ. A sample RGB_in.txt file ໄດ້ຖືກສະຫນອງໃຫ້ກັບ testbench ໃນເສັ້ນທາງດັ່ງຕໍ່ໄປນີ້:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0 ການກະຕຸ້ນ
ການນໍາເຂົ້າ sample test bench input ຮູບ, ທ່ອງໄປຫາ sample testbench input ຮູບ file, ແລະໃຫ້ຄລິກໃສ່ Open, ດັ່ງທີ່ສະແດງໃຫ້ເຫັນໃນຮູບດັ່ງຕໍ່ໄປນີ້. ຮູບທີ 17 · ການປ້ອນຂໍ້ມູນຮູບພາບ File ການຄັດເລືອກ
ຂ. ເພື່ອນໍາເຂົ້າຮູບພາບທີ່ແຕກຕ່າງກັນ, ໄປຫາໂຟນເດີທີ່ມີຮູບພາບທີ່ຕ້ອງການ file, ແລະກົດ Open. ການກະຕຸ້ນຮູບພາບທີ່ນໍາເຂົ້າ file ແມ່ນຢູ່ໃນລາຍຊື່ການຈໍາລອງ, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້. ຮູບທີ 18 · ການປ້ອນຂໍ້ມູນຮູບພາບ File ໃນ Simulation Directory

9. ນໍາເຂົ້າ ddr BFM files. ສອງ files ເຊິ່ງເທົ່າກັບ
UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

ແລະ
22

DDR AXI Arbiter
9. ນໍາເຂົ້າ ddr BFM files. ສອງ files ທີ່ທຽບເທົ່າກັບ DDR BFM — ddr3.v ແລະ ddr3_parameters.v ໄດ້ຖືກສະຫນອງໃຫ້ກັບ testbench ໃນເສັ້ນທາງຕໍ່ໄປນີ້: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0 Stimulus. ຄລິກຂວາໃສ່ໂຟນເດີກະຕຸ້ນ ແລະເລືອກການນໍາເຂົ້າ Files ທາງເລືອກ, ແລະຫຼັງຈາກນັ້ນເລືອກເອົາ BFM ຂ້າງເທິງ fileດ. DDR BFM ທີ່ນໍາເຂົ້າ files ຖືກລະບຸໄວ້ພາຍໃຕ້ການກະຕຸ້ນ, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້. ຮູບທີ 19 · ນໍາເຂົ້າ File
10. ທ່ອງໄປຫາ File > ນໍາເຂົ້າ > ອື່ນໆ. ການນໍາເຂົ້າ Fileກ່ອງໂຕ້ຕອບຖືກສະແດງ. ຮູບທີ 20 · ນຳເຂົ້າ Testbench File

11. ນໍາເຂົ້າ testbench ແລະອົງປະກອບ MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf, ແລະ mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0 ການກະຕຸ້ນ

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

11.
DDR AXI Arbiter
ຮູບທີ 21 · ນໍາເຂົ້າ Testbench ແລະ MSS Component Files
ຮູບ 22 · top_tb ສ້າງ

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter

3.5.1

ການຈຳລອງ MSS SmartDesign
ຄໍາແນະນໍາຕໍ່ໄປນີ້ອະທິບາຍວິທີການຈໍາລອງ MSS SmartDesign:
1. ຄລິກແຖບ Design Hierarchy ແລະເລືອກ Component ຈາກລາຍການແບບເລື່ອນລົງທີ່ສະແດງ. ການນໍາເຂົ້າ MSS SmartDesign ແມ່ນສະແດງ.
2. ຄລິກຂວາໃສ່ mss_top ພາຍໃຕ້ Work ແລະຄລິກ Open Component, ດັ່ງທີ່ສະແດງໃນຮູບຕໍ່ໄປນີ້. ອົງປະກອບ mss_top_sb_0 ຖືກສະແດງ.
ຮູບທີ 23 · Open Component

3. ຄລິກຂວາໃສ່ອົງປະກອບ mss_top_sb_0 ແລະຄລິກ Configure, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້.

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
3. ຄລິກຂວາໃສ່ອົງປະກອບ mss_top_sb_0 ແລະຄລິກ Configure, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້. ຮູບທີ 24 · ຕັ້ງຄ່າອົງປະກອບ
ປ່ອງຢ້ຽມການຕັ້ງຄ່າ MSS ຖືກສະແດງ, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້. ຮູບທີ 25 · MSS Configuration Window

4. ຄລິກ Next ຜ່ານແຖບການຕັ້ງຄ່າທັງໝົດ, ດັ່ງທີ່ສະແດງໃນຮູບຕໍ່ໄປນີ້.

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
4. ຄລິກ Next ຜ່ານແຖບການຕັ້ງຄ່າທັງໝົດ, ດັ່ງທີ່ສະແດງໃນຮູບຕໍ່ໄປນີ້. ຮູບທີ 26 · ແຖບການຕັ້ງຄ່າ
MSS ຖືກຕັ້ງຄ່າຫຼັງຈາກແຖບ Interrupts ຖືກຕັ້ງຄ່າ. ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນຄວາມຄືບຫນ້າຂອງການຕັ້ງຄ່າ MSS. ຮູບທີ 27 · MSS Configuration Window ຫຼັງຈາກການຕັ້ງຄ່າ

5. ກົດ Next ຫຼັງຈາກການຕັ້ງຄ່າສໍາເລັດ. ປ່ອງຢ້ຽມ Memory Map ຈະຖືກສະແດງ, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້.
ຮູບທີ 28 · Memory Map

6. ກົດ Finish.

7. ກົດ Generate Component ຈາກແຖບເຄື່ອງມື SmartDesign ເພື່ອສ້າງ MSS, ດັ່ງທີ່ສະແດງຢູ່ໃນ

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
7. ຄລິກສ້າງອົງປະກອບຈາກແຖບເຄື່ອງມື SmartDesign ເພື່ອສ້າງ MSS, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້. ຮູບທີ 29 · ສ້າງອົງປະກອບ
8. ໃນປ່ອງຢ້ຽມ Design Hierarchy, ຄລິກຂວາໃສ່ mss_top ພາຍໃຕ້ Work ແລະຄລິກ Set As Root, ດັ່ງທີ່ສະແດງໃນຮູບຕໍ່ໄປນີ້. ຮູບທີ 30 · ຕັ້ງ MSS ເປັນ Root

9. ໃນປ່ອງຢ້ຽມການອອກແບບການອອກແບບ, ຂະຫຍາຍການກວດສອບການອອກແບບການສັງເຄາະທາງສ່ວນຫນ້າຂອງພາຍໃຕ້ການສ້າງການອອກແບບ, ຄລິກຂວາ.

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter
9. ໃນປ່ອງຢ້ຽມ Design Flow, ຂະຫຍາຍການກວດສອບການສັງເຄາະທາງສ່ວນຫນ້າຂອງການອອກແບບພາຍໃຕ້ການສ້າງການອອກແບບ, ໃຫ້ຄລິກຂວາທີ່ Simulate ແລະຄລິກໃສ່ເປີດການໂຕ້ຕອບ. ມັນຈໍາລອງ MSS. ຮູບທີ 31 · Simulate the pre-synthesized Design
10. ກົດ No ຖ້າຂໍ້ຄວາມແຈ້ງເຕືອນຖືກສະແດງເພື່ອເຊື່ອມໂຍງການກະຕຸ້ນ Testbench ກັບ MSS. 11. ປິດປ່ອງຢ້ຽມ Modelsim ຫຼັງຈາກ simulation ສໍາເລັດ.
ຮູບທີ 32 · Simulation Window

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter

3.5.2

ການຈຳລອງ Testbench
ຄໍາແນະນໍາຕໍ່ໄປນີ້ອະທິບາຍວິທີການຈໍາລອງ testbench:
1. ເລືອກ top_tb SmartDesign Testbench ແລະຄລິກ Generate Component ຈາກແຖບເຄື່ອງມື SmartDesign ເພື່ອສ້າງ testbench, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້.
ຮູບທີ 33 · ການສ້າງອົງປະກອບ

2. ໃນໜ້າຕ່າງ Stimulus Hierarchy, ໃຫ້ຄລິກຂວາໃສ່ top_tb (top_tb.v) testbench file ແລະຄລິກຕັ້ງເປັນການກະຕຸ້ນການເຄື່ອນໄຫວ. ການກະຕຸ້ນແມ່ນເປີດໃຊ້ງານສໍາລັບ top_tb testbench file.

3. ໃນໜ້າຕ່າງ Stimulus Hierarchy, ໃຫ້ຄລິກຂວາໃສ່ top_tb (
UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

) testbench file ແລະກົດ Open
30

DDR AXI Arbiter
3. ໃນໜ້າຕ່າງ Stimulus Hierarchy, ໃຫ້ຄລິກຂວາໃສ່ top_tb (top_tb.v) testbench file ແລະກົດ Open Interactively ຈາກ Simulate Pre-Synth Design. ນີ້ຈໍາລອງຫຼັກສໍາລັບກອບຫນຶ່ງ. ຮູບທີ 34 · Simulating Pre-Synthesis Design

4. ຖ້າການຈໍາລອງຖືກຂັດຂວາງເນື່ອງຈາກການຈໍາກັດເວລາແລ່ນຢູ່ໃນ DO file, ໃຊ້ຄໍາສັ່ງ run -all ເພື່ອສໍາເລັດການຈໍາລອງ. ຫຼັງຈາກການຈຳລອງສຳເລັດແລ້ວ, ໃຫ້ໄປທີ່ View > Files > simulation ກັບ view ຮູບພາບຜົນຜະລິດ bench ການທົດສອບ file ໃນໂຟເດີຈໍາລອງ.
ຜົນໄດ້ຮັບຂອງການຈໍາລອງຂໍ້ຄວາມທີ່ທຽບເທົ່າກັບຫນຶ່ງກອບຂອງຮູບພາບ, ຈະຖືກເກັບໄວ້ໃນຂໍ້ຄວາມ Read_out_rd_ch(x).txt. file ຂຶ້ນກັບຊ່ອງທາງການອ່ານທີ່ໃຊ້. ນີ້ສາມາດປ່ຽນເປັນຮູບພາບແລະປຽບທຽບກັບຮູບພາບຕົ້ນສະບັບ.

3.6

ການນຳໃຊ້ຊັບພະຍາກອນ

ຕັນ DDR Arbiter ຖືກປະຕິບັດຢູ່ໃນ M2S150T SmartFusion®2 System-on-Chip (SoC) FPGA ໃນ

ຊຸດ FC1152) ແລະ PolarFire FPGA (MPF300TS_ES – 1FCG1152E package).

ຕາຕະລາງ 4 · ການນຳໃຊ້ຊັບພະຍາກອນສຳລັບ DDR AXI Arbiter

ຊັບພະຍາກອນ DFFs 4-input LUTs MACC RAM1Kx18

ການນໍາໃຊ້ 2992 4493 0 20

(ສຳລັບ:

g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280

g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1

g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1

g_AXI_DWIDTH = 64

g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24

RAM 64x18

g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

DDR AXI Arbiter

Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 USA ພາຍໃນສະຫະລັດ: +1 800-713-4113 ຢູ່ນອກສະຫະລັດ: +1 949-380-6100 ແຟັກ: +1 949-215-4996 ອີເມວ: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. ສະຫງວນລິຂະສິດທັງໝົດ. Microsemi ແລະ ໂລໂກ້ Microsemi ແມ່ນເຄື່ອງໝາຍການຄ້າຂອງບໍລິສັດ Microsemi. ເຄື່ອງໝາຍການຄ້າ ແລະເຄື່ອງໝາຍການບໍລິການອື່ນໆທັງໝົດແມ່ນເປັນຊັບສິນຂອງເຈົ້າຂອງທີ່ກ່ຽວຂ້ອງ.

Microsemi ບໍ່ມີການຮັບປະກັນ, ການເປັນຕົວແທນ, ຫຼືການຮັບປະກັນກ່ຽວກັບຂໍ້ມູນທີ່ມີຢູ່ໃນນີ້ຫຼືຄວາມເຫມາະສົມຂອງຜະລິດຕະພັນແລະການບໍລິການຂອງມັນສໍາລັບຈຸດປະສົງສະເພາະໃດຫນຶ່ງ, ຫຼື Microsemi ບໍ່ຮັບຜິດຊອບໃດໆທີ່ເກີດຂື້ນຈາກຄໍາຮ້ອງສະຫມັກຫຼືການນໍາໃຊ້ຜະລິດຕະພັນຫຼືວົງຈອນໃດໆ. ຜະລິດຕະພັນທີ່ຂາຍຢູ່ລຸ່ມນີ້ ແລະ ຜະລິດຕະພັນອື່ນໆທີ່ຂາຍໂດຍ Microsemi ແມ່ນຂຶ້ນກັບການທົດສອບທີ່ຈຳກັດ ແລະ ບໍ່ຄວນໃຊ້ຮ່ວມກັບອຸປະກອນ ຫຼື ແອັບພລິເຄຊັນທີ່ສຳຄັນ. ຂໍ້ມູນຈໍາເພາະການປະຕິບັດແມ່ນເຊື່ອວ່າມີຄວາມຫນ້າເຊື່ອຖືແຕ່ບໍ່ໄດ້ຮັບການຢັ້ງຢືນ, ແລະຜູ້ຊື້ຕ້ອງດໍາເນີນການແລະສໍາເລັດການປະຕິບັດທັງຫມົດແລະການທົດສອບອື່ນໆຂອງຜະລິດຕະພັນ, ດຽວແລະຮ່ວມກັນ, ຫຼືຕິດຕັ້ງໃນ, ຜະລິດຕະພັນສຸດທ້າຍ. ຜູ້ຊື້ຈະຕ້ອງບໍ່ອີງໃສ່ຂໍ້ມູນ ແລະຂໍ້ກໍາຫນົດການປະຕິບັດ ຫຼືຕົວກໍານົດການທີ່ສະໜອງໃຫ້ໂດຍ Microsemi. ມັນເປັນຄວາມຮັບຜິດຊອບຂອງຜູ້ຊື້ໃນການກໍານົດຄວາມເຫມາະສົມຂອງຜະລິດຕະພັນໃດຫນຶ່ງຢ່າງເປັນເອກະລາດແລະການທົດສອບແລະການກວດສອບດຽວກັນ. ຂໍ້ມູນທີ່ສະຫນອງໃຫ້ໂດຍ Microsemi ໃນທີ່ນີ້ແມ່ນໄດ້ສະຫນອງໃຫ້ "ເປັນ, ບ່ອນທີ່ເປັນ" ແລະມີຄວາມຜິດພາດທັງຫມົດ, ແລະຄວາມສ່ຽງທັງຫມົດທີ່ກ່ຽວຂ້ອງກັບຂໍ້ມູນຂ່າວສານດັ່ງກ່າວແມ່ນທັງຫມົດຂອງຜູ້ຊື້. Microsemi ບໍ່ໄດ້ໃຫ້ສິດ, ຊັດເຈນ ຫຼື implicitly, ໃຫ້ຝ່າຍໃດຝ່າຍຫນຶ່ງສິດທິສິດທິບັດ, ໃບອະນຸຍາດ, ຫຼືສິດທິ IP ອື່ນໆ, ບໍ່ວ່າຈະກ່ຽວກັບຂໍ້ມູນດັ່ງກ່າວຂອງຕົນເອງຫຼືສິ່ງທີ່ອະທິບາຍໂດຍຂໍ້ມູນດັ່ງກ່າວ. ຂໍ້ມູນທີ່ສະໜອງໃຫ້ຢູ່ໃນເອກະສານນີ້ແມ່ນເປັນເຈົ້າຂອງຂອງ Microsemi, ແລະ Microsemi ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຂໍ້ມູນໃນເອກະສານນີ້ ຫຼືຕໍ່ຜະລິດຕະພັນ ແລະການບໍລິການຕ່າງໆໄດ້ທຸກເວລາໂດຍບໍ່ຕ້ອງແຈ້ງໃຫ້ຮູ້.
Microsemi Corporation (Nasdaq: MSCC) ສະຫນອງຫຼັກຊັບທີ່ສົມບູນຂອງ semiconductor ແລະການແກ້ໄຂລະບົບສໍາລັບການບິນແລະການປ້ອງກັນ, ການສື່ສານ, ສູນຂໍ້ມູນແລະຕະຫຼາດອຸດສາຫະກໍາ. ຜະລິດຕະພັນປະກອບມີວົງຈອນປະສົມປະສານສັນຍານອະນາລັອກທີ່ມີປະສິດທິພາບສູງແລະທົນທານຕໍ່ລັງສີ, FPGAs, SoCs ແລະ ASICs; ຜະລິດຕະພັນການຄຸ້ມຄອງພະລັງງານ; ອຸປະກອນກໍານົດເວລາແລະ synchronization ແລະການແກ້ໄຂທີ່ໃຊ້ເວລາທີ່ຊັດເຈນ, ກໍານົດມາດຕະຖານຂອງໂລກສໍາລັບເວລາ; ອຸປະກອນປະມວນຜົນສຽງ; ການແກ້ໄຂ RF; ອົງປະກອບແຍກ; ການເກັບຮັກສາວິສາຫະກິດແລະການແກ້ໄຂບັນຫາການສື່ສານ; ເຕັກໂນໂລຊີຄວາມປອດໄພແລະການຕ້ານການຂະຫຍາຍຕົວamper ຜະລິດຕະພັນ; ການແກ້ໄຂອີເທີເນັດ; Power-over-Ethernet ICs ແລະ midspans; ເຊັ່ນດຽວກັນກັບຄວາມສາມາດໃນການອອກແບບແລະການບໍລິການທີ່ກໍາຫນົດເອງ. Microsemi ມີສໍານັກງານໃຫຍ່ຢູ່ໃນ Aliso Viejo, California, ແລະມີພະນັກງານປະມານ 4,800 ຄົນທົ່ວໂລກ. ສຶກສາເພີ່ມເຕີມໄດ້ທີ່ www.microsemi.com.
50200644

UG0644 ການດັດແກ້ຄູ່ມືຜູ້ໃຊ້ 5.0

ເອກະສານ / ຊັບພະຍາກອນ

ໄມໂຄຊິບ UG0644 DDR AXI Arbiter [pdf] ຄູ່ມືຜູ້ໃຊ້
UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter

ເອກະສານອ້າງອີງ

ຄູ່ມືຜູ້ໃຊ້

UG0644 DDR AXI Arbiter

ຂໍ້ມູນຜະລິດຕະພັນ

ການຈັດຕັ້ງປະຕິບັດຮາດແວ

ການຈຳລອງ

ການນຳໃຊ້ຊັບພະຍາກອນ

ຄໍາແນະນໍາການນໍາໃຊ້ຜະລິດຕະພັນ

ຂັ້ນຕອນທີ 1: ການປະຕິບັດຮາດແວ

ຂັ້ນຕອນທີ 2: ການຈໍາລອງ

ຂັ້ນຕອນທີ 3: ການນໍາໃຊ້ຊັບພະຍາກອນ

ເອກະສານ / ຊັບພະຍາກອນ

ເອກະສານອ້າງອີງ

ອອກຄໍາເຫັນ

ຍົກເລີກການຕອບ