F Tile Serial Lite IV ຄູ່ມືຜູ້ໃຊ້ Intel FPGA IP

ເນື້ອໃນ ເຊື່ອງ

1 F Tile Serial Lite IV Intel FPGA IP

2 ເອກະສານ / ຊັບພະຍາກອນ

2.1 ເອກະສານອ້າງອີງ

3 ກະທູ້ທີ່ກ່ຽວຂ້ອງ

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້
ອັບເດດສໍາລັບ Intel® Quartus® Prime Design Suite: 22.1 IP Version: 5.0.0

ສະບັບອອນໄລນ໌ສົ່ງຄໍາຄິດເຫັນ

UG-20324

ID: 683074 ເວີຊັນ: 2022.04.28

ເນື້ອໃນ
ເນື້ອໃນ
1. ກ່ຽວກັບຄູ່ມືຜູ້ໃຊ້ F-Tile Serial Lite IV Intel® FPGA IP……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview…………………………………………………………. 6 2.1. ຂໍ້ມູນເຜີຍແຜ່…………………………………………………………………………………..7 2.2. ຄຸນສົມບັດທີ່ຮອງຮັບ…………………………………………………………………………………..7 2.3. IP Version Support Level……………………………………………………………………………..8 2.4. Device Speed Grade Support ……………………………………………………………………..8 2.5. ການນຳໃຊ້ຊັບພະຍາກອນ ແລະ ຄວາມແຝງ……………………………………………………………………9 2.6. ປະສິດທິພາບແບນວິດ…………………………………………………………………………………. 9
3. ການເລີ່ມຕົ້ນ………………………………………………………………………………………………. 11 3.1. ການຕິດຕັ້ງ ແລະ ອະນຸຍາດ Intel FPGA IP Cores…………………………………………………… 11 3.1.1. ໂໝດການປະເມີນ Intel FPGA IP…………………………………………………………………. 11 3.2. ການກຳນົດຄ່າ IP Parameters and Options…………………………………………………… 14 3.3. ສ້າງຂຶ້ນ File ໂຄງສ້າງ……………………………………………………………………………… 14 3.4. ການຈຳລອງ Intel FPGA IP Cores……………………………………………………………………………… 16 3.4.1. ການຈຳລອງ ແລະ ກວດສອບການອອກແບບ…………………………………………………..17 3.5. ການສັງເຄາະ IP Cores ໃນເຄື່ອງມື EDA ອື່ນໆ………………………………………………………. 17 3.6. ການລວບລວມການອອກແບບເຕັມ………………………………………………………………………………..18
4. Functional Description…………………………………………………………………………………………….. 19 4.1. TX Datapath…………………………………………………………………………………………..20 4.1.1. TX MAC Adapter………………………………………………………………………….. 21 4.1.2. Control Word (CW) Insertion…………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………28 4.1.4. TX MII Encoder…………………………………………………………………………….29 4.1.5. TX PCS ແລະ PMA………………………………………………………………………….. 30 4.2. RX Datapath………………………………………………………………………………………………. 30 4.2.1. RX PCS ແລະ PMA……………………………………………………………………………….. 31 4.2.2. RX MII Decoder ………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………………….. 31 4.2.4. RX Deskew………………………………………………………………………………….32 4.2.5. ການກຳຈັດ RX CW…………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture …………………………………………. 36 4.4. Reset and Link Initialization………………………………………………………………………..37 4.4.1. TX Reset ແລະ Initialization Sequence………………………………………………………. 38 4.4.2. RX Reset ແລະ Initialization ລໍາດັບ………………………………………………………. 39 4.5. ອັດຕາການເຊື່ອມໂຍງ ແລະ ການຄຳນວນປະສິດທິພາບແບນວິດ…………………………………………………….. 40
5. ພາລາມິເຕີ…………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals…………………………………………….. 44 6.1. ສັນຍານໂມງ………………………………………………………………………………………….44 6.2. Reset Signals…………………………………………………………………………………………………… 44 6.3. MAC Signals…………………………………………………………………………………………..45 6.4. Transceiver Reconfiguration Signals………………………………………………………………… 48 6.5. ສັນຍານ PMA…………………………………………………………………………………………..49

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 2

ສົ່ງຄຳຕິຊົມ

ເນື້ອໃນ
7. ການອອກແບບດ້ວຍ F-Tile Serial Lite IV Intel FPGA IP…………………………………………………… 51 7.1. Reset Guidelines …………………………………………………………………………………………….. 51 7.2. ຂໍ້ແນະນຳການຈັດການຄວາມຜິດພາດ………………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives…………………………………………. 52 9. ປະຫວັດການແກ້ໄຂເອກະສານສຳລັບ F-Tile Serial Lite IV Intel FPGA IP User Guide………53

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 3

683074 | 2022.04.28 ສົ່ງຄຳຕິຊົມ

1. ກ່ຽວກັບຄູ່ມືຜູ້ໃຊ້ F-Tile Serial Lite IV Intel® FPGA IP

ເອກະສານນີ້ອະທິບາຍລັກສະນະ IP, ລາຍລະອຽດສະຖາປັດຕະຍະກໍາ, ຂັ້ນຕອນການສ້າງ, ແລະຄໍາແນະນໍາໃນການອອກແບບ F-Tile Serial Lite IV Intel® FPGA IP ໂດຍໃຊ້ F-tile transceivers ໃນອຸປະກອນ Intel AgilexTM.

ຜູ້ຊົມທີ່ຕັ້ງໃຈ

ເອກະສານນີ້ແມ່ນມີຈຸດປະສົງສໍາລັບຜູ້ໃຊ້ຕໍ່ໄປນີ້:
· ອອກແບບສະຖາປະນິກເພື່ອເຮັດໃຫ້ການຄັດເລືອກ IP ໃນໄລຍະການວາງແຜນການອອກແບບລະດັບລະບົບ
·ຜູ້ອອກແບບຮາດແວໃນເວລາທີ່ປະສົມປະສານ IP ເຂົ້າໃນການອອກແບບລະດັບລະບົບຂອງພວກເຂົາ
· ວິສະວະກອນກວດສອບຄວາມຖືກຕ້ອງໃນລະຫວ່າງການຈໍາລອງລະດັບລະບົບ ແລະໄລຍະການກວດສອບຮາດແວ

ເອກະສານທີ່ກ່ຽວຂ້ອງ

ຕາຕະລາງຕໍ່ໄປນີ້ລາຍຊື່ເອກະສານອ້າງອີງອື່ນໆທີ່ກ່ຽວຂ້ອງກັບ F-Tile Serial Lite IV Intel FPGA IP.

ຕາຕະລາງ 1.

ເອກະສານທີ່ກ່ຽວຂ້ອງ

ອ້າງອິງ

F-Tile Serial Lite IV Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

ແຜ່ນຂໍ້ມູນອຸປະກອນ Intel Agilex

ລາຍລະອຽດ
ເອກະສານນີ້ສະຫນອງການຜະລິດ, ຄໍາແນະນໍາການນໍາໃຊ້, ແລະຄໍາອະທິບາຍທີ່ເປັນປະໂຫຍດຂອງ F-Tile Serial Lite IV Intel FPGA IP ການອອກແບບ examples ໃນອຸປະກອນ Intel Agilex.
ເອກະສານນີ້ອະທິບາຍເຖິງຄຸນລັກສະນະທາງໄຟຟ້າ, ລັກສະນະສະຫຼັບ, ການຕັ້ງຄ່າສະເພາະ, ແລະເວລາສໍາລັບອຸປະກອນ Intel Agilex.

ຕາຕະລາງ 2.
CW RS-FEC PMA TX RX PAM4 NRZ

ລາຍຊື່ຕົວຫຍໍ້ແລະຄໍາສັບຄໍາສັບ
ຕົວຫຍໍ້

ການຂະຫຍາຍການຄວບຄຸມ Word Reed-Solomon Forward ແກ້ໄຂຂໍ້ຜິດພາດທາງກາຍະພາບກາງຕົວສົ່ງສັນຍານຕົວຮັບ Pulse-Amplitude Modulation 4 ລະດັບທີ່ບໍ່ກັບຄືນຫາສູນ

ສືບຕໍ່…

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

ISO 9001:2015 ລົງທະບຽນ

1. ກ່ຽວກັບ F-Tile Serial Lite IV Intel® FPGA IP User Guide 683074 | 2022.04.28

PCS MII XGMII

ຕົວຫຍໍ້

ການຂະຫຍາຍຕົວຂຽນລະຫັດຟີຊິກ Sublayer Media Independent Interface 10 Gigabit Media Independent Interface

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 5

683074 | 2022.04.28 ສົ່ງຄຳຕິຊົມ

2. F-Tile Serial Lite IV Intel FPGA IP Overview

ຮູບທີ 1.

F-Tile Serial Lite IV Intel FPGA IP ແມ່ນເຫມາະສົມສໍາລັບການສື່ສານຂໍ້ມູນແບນວິດສູງສໍາລັບການນໍາໃຊ້ chip-to-chip, board-to-board, ແລະ backplane.

F-Tile Serial Lite IV Intel FPGA IP ປະກອບມີການຄວບຄຸມການເຂົ້າເຖິງສື່ (MAC), ຊັ້ນຍ່ອຍການຂຽນລະຫັດທາງກາຍະພາບ (PCS), ແລະການຕິດຂັດສື່ທາງກາຍະພາບ (PMA). IP ຮອງຮັບຄວາມໄວໃນການໂອນຂໍ້ມູນສູງສຸດ 56 Gbps ຕໍ່ເລນ ທີ່ມີຄວາມຍາວສູງສຸດ 4 ເລນ PAM28 ຫຼື 16 Gbps ຕໍ່ເລນ ທີ່ມີຄວາມຍາວສູງສຸດ XNUMX ເລນ NRZ. IP ນີ້ສະຫນອງແບນວິດສູງ, ເຟຣມ overhead ຕ່ໍາ, ການນັບ I/O ຕ່ໍາ, ແລະສະຫນັບສະຫນູນການຂະຫຍາຍໄດ້ສູງໃນທັງສອງຈໍານວນຂອງເລນແລະຄວາມໄວ. IP ນີ້ຍັງສາມາດປັບຕັ້ງຄ່າໄດ້ຢ່າງງ່າຍດາຍດ້ວຍການຮອງຮັບອັດຕາຂໍ້ມູນທີ່ຫຼາກຫຼາຍດ້ວຍໂໝດ Ethernet PCS ຂອງເຄື່ອງສົ່ງສັນຍານ F-tile.

IP ນີ້ສະຫນັບສະຫນູນສອງຮູບແບບສາຍສົ່ງ:
· ໂໝດພື້ນຖານ – ນີ້ແມ່ນໂໝດສະຕຣີມມິງທີ່ບໍລິສຸດທີ່ຂໍ້ມູນຖືກສົ່ງໂດຍບໍ່ມີການເລີ່ມຕົ້ນຂອງແພັກເກັດ, ຮອບວຽນຫວ່າງເປົ່າ, ແລະການສິ້ນສຸດຂອງແພັກເກັດເພື່ອເພີ່ມແບນວິດ. IP ເອົາຂໍ້ມູນທີ່ຖືກຕ້ອງຄັ້ງທໍາອິດເປັນການເລີ່ມຕົ້ນຂອງການລະເບີດ.
· ໂຫມດເຕັມ – ນີ້ແມ່ນຮູບແບບການໂອນແພັກເກັດ. ໃນໂຫມດນີ້, IP ຈະສົ່ງການລະເບີດແລະວົງຈອນການຊິງຄ໌ໃນຕອນເລີ່ມຕົ້ນແລະສິ້ນສຸດຂອງແພັກເກັດເປັນຕົວຂັ້ນ.

F-Tile Serial Lite IV High Level Block Diagram

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n ເລນບິດ (ໂໝດ NRZ)/ 2*n ເລນບິດ (ໂໝດ PAM4)

TX MAC

ອະແດັບເຕີ INSERT

MII ເຂົ້າລະຫັດ

PCS ແບບກຳນົດເອງ

TX PCS

TX MII

EMIB ເຂົ້າລະຫັດ SCRAMBLER FEC

TX PMA

n Lanes Bits (ໂໝດ PAM4)/ n Lanes Bits (ໂໝດ NRZ)
TX Serial Interface

Avalon Streaming Interface RX
64*n ເລນບິດ (ໂໝດ NRZ)/ 2*n ເລນບິດ (ໂໝດ PAM4)

RX PCS

CW RMV

DESKEW

MII

& ຈັດຮຽງຖອດລະຫັດ

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n Lanes Bits (ໂໝດ PAM4)/ n Lanes Bits (ໂໝດ NRZ) RX Serial Interface
Avalon Memory-Mapped Interface Register Config

ນິທານ

ເຫດຜົນອ່ອນໆ

ເຫດຜົນຍາກ

ISO 9001:2015 ລົງທະບຽນ

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

ທ່ານສາມາດສ້າງ F-Tile Serial Lite IV Intel FPGA IP design examples ເພື່ອຮຽນຮູ້ເພີ່ມເຕີມກ່ຽວກັບຄຸນສົມບັດ IP. ອ້າງອີງເຖິງ F-Tile Serial Lite IV Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · ຄໍາອະທິບາຍກ່ຽວກັບຫນ້າທີ່ 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

2.1. ປ່ອຍຂໍ້ມູນ

ລຸ້ນ Intel FPGA IP ກົງກັບລຸ້ນຊອບແວ Intel Quartus® Prime Design Suite ຈົນຮອດ v19.1. ເລີ່ມຕົ້ນໃນຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2, Intel FPGA IP ມີໂຄງການສະບັບໃໝ່.

ໝາຍເລກ Intel FPGA IP version (XYZ) ສາມາດປ່ຽນແປງໄດ້ກັບແຕ່ລະລຸ້ນຊອບແວ Intel Quartus Prime. ການປ່ຽນແປງໃນ:

· X ຊີ້ໃຫ້ເຫັນເຖິງການປັບປຸງທີ່ສໍາຄັນຂອງ IP. ຖ້າທ່ານອັບເດດຊອບແວ Intel Quartus Prime, ທ່ານຕ້ອງສ້າງ IP ຄືນໃໝ່.
· Y ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີຄຸນສົມບັດໃຫມ່. ສ້າງ IP ຂອງທ່ານຄືນໃໝ່ເພື່ອປະກອບຄຸນສົມບັດໃໝ່ເຫຼົ່ານີ້.
· Z ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີການປ່ຽນແປງເລັກນ້ອຍ. ສ້າງ IP ຂອງທ່ານເພື່ອລວມເອົາການປ່ຽນແປງເຫຼົ່ານີ້.

ຕາຕະລາງ 3.

F-Tile Serial Lite IV Intel FPGA ຂໍ້ມູນການປ່ອຍ IP

ລາຍການ IP ລຸ້ນ Intel Quartus Prime ລຸ້ນວັນທີອອກລະຫັດການສັ່ງຊື້

5.0.0 22.1 2022.04.28 IP-SLITE4F

ລາຍລະອຽດ

2.2. ຄຸນສົມບັດທີ່ຮອງຮັບ
ຕາຕະລາງຕໍ່ໄປນີ້ລາຍຊື່ຄຸນສົມບັດທີ່ມີຢູ່ໃນ F-Tile Serial Lite IV Intel FPGA IP:

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

ຕາຕະລາງ 4.

ຄຸນສົມບັດ F-Tile Serial Lite IV Intel FPGA IP

ຄຸນສົມບັດ

ລາຍລະອຽດ

ການໂອນຂໍ້ມູນ

· ສໍາລັບຮູບແບບ PAM4:
- FHT ຮອງຮັບພຽງແຕ່ 56.1, 58, ແລະ 116 Gbps ຕໍ່ເລນທີ່ມີ 4 ເລນສູງສຸດ.
- FGT ຮອງຮັບໄດ້ສູງສຸດ 58 Gbps ຕໍ່ເລນທີ່ມີເສັ້ນທາງສູງສຸດ 12 ເລນ.
ເບິ່ງຕາຕະລາງ 18 ໃນໜ້າ 42 ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມກ່ຽວກັບອັດຕາຂໍ້ມູນເຄື່ອງຮັບສັນຍານທີ່ຮອງຮັບສຳລັບໂໝດ PAM4.
· ສໍາລັບຮູບແບບ NRZ:
- FHT ຮອງຮັບພຽງແຕ່ 28.05 ແລະ 58 Gbps ຕໍ່ເລນທີ່ມີຄວາມຍາວສູງສຸດ 4 ເລນ.
- FGT ຮອງຮັບໄດ້ເຖິງ 28.05 Gbps ຕໍ່ເລນ ທີ່ມີເສັ້ນທາງສູງສຸດ 16 ເລນ.
ເບິ່ງຕາຕະລາງ 18 ໃນໜ້າ 42 ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມກ່ຽວກັບອັດຕາຂໍ້ມູນເຄື່ອງຮັບສັນຍານທີ່ຮອງຮັບສໍາລັບໂໝດ NRZ.
·ສະຫນັບສະຫນູນນ້ໍາຢ່າງຕໍ່ເນື່ອງ (ຂັ້ນພື້ນຖານ) ຫຼືຊຸດ (ເຕັມ) ຮູບແບບ.
· ຮອງຮັບແພັກເກັດກອບສ່ວນເທິງຫົວຕໍ່າ.
·ສະຫນັບສະຫນູນການໂອນ granularity byte ສໍາລັບທຸກຂະຫນາດແຕກ.
·ສະຫນັບສະຫນູນໂດຍຜູ້ໃຊ້ລິເລີ່ມຫຼືການຈັດວາງເສັ້ນທາງອັດຕະໂນມັດ.
·ສະຫນັບສະຫນູນໄລຍະເວລາຈັດຕັ້ງໂຄງການ.

PCS

·ໃຊ້ເຫດຜົນ IP ຍາກທີ່ພົວພັນກັບ Intel Agilex F-tile transceivers ສໍາລັບການຫຼຸດຜ່ອນຊັບພະຍາກອນຕາມເຫດຜົນອ່ອນ.
· ຮອງຮັບ PAM4 ໂມດູນສຳລັບສະເພາະ 100GBASE-KP4. RS-FEC ຖືກເປີດໃຊ້ຕະຫຼອດເວລາຢູ່ໃນໂໝດໂມດູນນີ້.
· ຮອງຮັບ NRZ ດ້ວຍໂໝດໂມດູນ RS-FEC ທາງເລືອກ.
· ຮອງຮັບການຖອດລະຫັດການເຂົ້າລະຫັດ 64b/66b.

ການກວດຫາຄວາມຜິດພາດ ແລະການຈັດການ

·ຮອງຮັບການກວດສອບຄວາມຜິດພາດ CRC ໃນເສັ້ນທາງຂໍ້ມູນ TX ແລະ RX. ·ສະຫນັບສະຫນູນການເຊື່ອມຕໍ່ RX ການກວດສອບຄວາມຜິດພາດ. ·ສະຫນັບສະຫນູນການຊອກຫາຄວາມຜິດພາດ RX PCS.

ການໂຕ້ຕອບ

·ສະຫນັບສະຫນູນພຽງແຕ່ການໂອນຊອງ duplex ເຕັມທີ່ມີການເຊື່ອມຕໍ່ເອກະລາດ.
·ໃຊ້ຈຸດຕໍ່ຈຸດເຊື່ອມຕໍ່ກັນກັບອຸປະກອນ FPGA ຫຼາຍອັນທີ່ມີເວລາເລັ່ງການໂອນຕໍ່າ.
·ຮອງຮັບຄໍາສັ່ງທີ່ຜູ້ໃຊ້ກໍານົດ.

2.3. IP Version ລະດັບສະຫນັບສະຫນູນ

ຊອບແວ Intel Quartus Prime ແລະອຸປະກອນ Intel FPGA ສະຫນັບສະຫນູນສໍາລັບ F-Tile Serial Lite IV Intel FPGA IP ແມ່ນດັ່ງຕໍ່ໄປນີ້:

ຕາຕະລາງ 5.

ຮຸ່ນ IP ແລະລະດັບສະຫນັບສະຫນູນ

Intel Quartus Prime 22.1

ອຸປະກອນຮັບສັນຍານ Intel Agilex F-tile

IP Version Simulation Compilation Hardware Design

5.0.0

2.4. ຮອງຮັບລະດັບຄວາມໄວຂອງອຸປະກອນ
F-Tile Serial Lite IV Intel FPGA IP ຮອງຮັບເກຣດຄວາມໄວຕໍ່ໄປນີ້ສຳລັບອຸປະກອນ Intel Agilex F-tile: · ເກຣດຄວາມໄວຂອງຕົວຮັບສັນຍານ: -1, -2, ແລະ -3 · ເກຣດຄວາມໄວຫຼັກ: -1, -2, ແລະ - 3

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 8

ສົ່ງຄຳຕິຊົມ

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ແຜ່ນຂໍ້ມູນອຸປະກອນ Intel Agilex ຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບອັດຕາຂໍ້ມູນທີ່ຮອງຮັບໃນ Intel Agilex F-tile transceivers.

2.5. ການນໍາໃຊ້ຊັບພະຍາກອນແລະ Latency

ຊັບພະຍາກອນ ແລະຄວາມລ່າຊ້າຂອງ F-Tile Serial Lite IV Intel FPGA IP ແມ່ນໄດ້ມາຈາກຊອບແວ Intel Quartus Prime Pro Edition ເວີຊັ່ນ 22.1.

ຕາຕະລາງ 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Resource Utilization
ການວັດແທກການຕອບສະໜອງແມ່ນອີງໃສ່ການຕອບສະໜອງໃນການເດີນທາງຮອບຈາກການປ້ອນຂໍ້ມູນຫຼັກ TX ໄປຫາຜົນຜະລິດຫຼັກ RX.

ປະເພດເຄື່ອງຮັບສັນຍານ

ຕົວແປ

ຈຳນວນຂອງ Data Lanes Mode RS-FEC ALM

Latency (ວົງຈອນໂມງຫຼັກ TX)

FGT

28.05 Gbps NRZ 16

ຄົນພິການພື້ນຖານ 21,691 65

Full Disabled 22,135 65

ເປີດໃຊ້ພື້ນຖານ 21,915 189

ເຕັມທີ່ 22,452 189

58 Gbps PAM4 12

ເປີດໃຊ້ພື້ນຖານ 28,206 146

ເຕັມທີ່ 30,360 146

FHT

58 Gbps NRZ

ເປີດໃຊ້ພື້ນຖານ 15,793 146

ເຕັມທີ່ 16,624 146

58 Gbps PAM4 4

ເປີດໃຊ້ພື້ນຖານ 15,771 154

ເຕັມທີ່ 16,611 154

116 Gbps PAM4 4

ເປີດໃຊ້ພື້ນຖານ 21,605 128

ເຕັມທີ່ 23,148 128

2.6. ປະສິດທິພາບແບນວິດ

ຕາຕະລາງ 7.

ປະສິດທິພາບແບນວິດ

ຮູບແບບການຮັບສັນຍານຕົວແປ

PAM4

ໂໝດການຖ່າຍທອດ RS-FEC

ເປີດໃຊ້ງານເຕັມ

ເປີດໃຊ້ງານພື້ນຖານ

ອັດຕາບິດຂອງການໂຕ້ຕອບແບບ Serial ໃນ Gbps (RAW_RATE)
ຂະໜາດຂອງການໂອນຍ້າຍໃນຈຳນວນຄຳສັບ (BURST_SIZE) (1)
ໄລຍະການຈັດຮຽງໃນຮອບວຽນໂມງ (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

ການຕັ້ງຄ່າ

NRZ

ເຕັມ

ຄົນພິການ

ເປີດໃຊ້ແລ້ວ

28.0

2,048

4,096

Basic Disabled 28.0

ເປີດໃຊ້ 28.0

4,194,304

4,096

4,096 ສືບຕໍ່…

(1) BURST_SIZE ສໍາລັບໂຫມດພື້ນຖານເຂົ້າໃກ້ infinity, ເພາະສະນັ້ນຈຶ່ງຖືກນໍາໃຊ້ຈໍານວນຫລາຍ.

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

ຕົວແປ

ການຕັ້ງຄ່າ

ການເຂົ້າລະຫັດ 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

ເໜືອຫົວຂອງຂະໜາດລະເບີດໃນຈຳນວນຄຳສັບ (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

ໄລຍະເຄື່ອງໝາຍການຈັດຮຽງ 81,915 ໃນຮອບວຽນໂມງ (ALIGN_MARKER_PERIOD)

81,915

81,916

ຄວາມກວ້າງຂອງເຄື່ອງໝາຍການຈັດຮຽງໃນ 5

ຮອບວຽນໂມງ

(ALIGN_MARKER_WIDTH)

ປະສິດທິພາບແບນວິດ (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

ອັດຕາປະສິດທິພາບ (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

ຄວາມຖີ່ໂມງຂອງຜູ້ໃຊ້ສູງສຸດ (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງອັດຕາການເຊື່ອມຕໍ່ແລະການຄໍານວນປະສິດທິພາບ Bandwidth ໃນຫນ້າ 40

(2) ໃນໂໝດເຕັມ, ຂະໜາດ BURST_SIZE_OVHD ແມ່ນຮວມເອົາຄຳສັບຄວບຄຸມທີ່ຈັບຄູ່ START/END ໃນການຖ່າຍທອດຂໍ້ມູນ.
(3) ສໍາລັບໂໝດພື້ນຖານ, BURST_SIZE_OVHD ແມ່ນ 0 ເພາະວ່າບໍ່ມີ START/END ໃນລະຫວ່າງການຖ່າຍທອດ.
(4) ອ້າງອີງເຖິງອັດຕາການເຊື່ອມໂຍງແລະການຄິດໄລ່ປະສິດທິພາບແບນວິດສໍາລັບການຄິດໄລ່ປະສິດທິພາບແບນວິດ.
(5) ອ້າງອີງເຖິງອັດຕາການເຊື່ອມໂຍງແລະການຄິດໄລ່ປະສິດທິພາບແບນວິດສໍາລັບການຄິດໄລ່ອັດຕາທີ່ມີປະສິດທິພາບ.
(6) ອ້າງອີງເຖິງອັດຕາການເຊື່ອມໂຍງແລະການຄິດໄລ່ປະສິດທິພາບແບນວິດສໍາລັບການຄິດໄລ່ຄວາມຖີ່ໂມງຂອງຜູ້ໃຊ້ສູງສຸດ.

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 10

ສົ່ງຄຳຕິຊົມ

683074 | 2022.04.28 ສົ່ງຄຳຕິຊົມ

3. ການເລີ່ມຕົ້ນ

3.1. ການຕິດຕັ້ງ ແລະໃຫ້ໃບອະນຸຍາດ Intel FPGA IP Cores

ການຕິດຕັ້ງຊອບແວ Intel Quartus Prime ປະກອບມີຫ້ອງສະຫມຸດ Intel FPGA IP. ຫ້ອງສະຫມຸດນີ້ສະຫນອງຫຼັກ IP ທີ່ເປັນປະໂຫຍດຫຼາຍສໍາລັບການນໍາໃຊ້ການຜະລິດຂອງທ່ານໂດຍບໍ່ຈໍາເປັນຕ້ອງມີໃບອະນຸຍາດເພີ່ມເຕີມ. ບາງ Intel FPGA IP cores ຕ້ອງການຊື້ໃບອະນຸຍາດແຍກຕ່າງຫາກສໍາລັບການນໍາໃຊ້ການຜະລິດ. ຮູບແບບການປະເມີນຜົນ Intel FPGA IP ຊ່ວຍໃຫ້ທ່ານສາມາດປະເມີນ Intel FPGA IP cores ທີ່ໄດ້ຮັບອະນຸຍາດເຫຼົ່ານີ້ໃນການຈໍາລອງແລະຮາດແວ, ກ່ອນທີ່ຈະຕັດສິນໃຈຊື້ໃບອະນຸຍາດຫຼັກ IP ການຜະລິດເຕັມຮູບແບບ. ທ່ານພຽງແຕ່ຕ້ອງການຊື້ໃບອະນຸຍາດການຜະລິດເຕັມຮູບແບບສໍາລັບ Intel IP cores ທີ່ໄດ້ຮັບອະນຸຍາດຫຼັງຈາກທີ່ທ່ານສໍາເລັດການທົດສອບຮາດແວແລະພ້ອມທີ່ຈະໃຊ້ IP ໃນການຜະລິດ.

ຊອບແວ Intel Quartus Prime ຕິດຕັ້ງຫຼັກ IP ໃນສະຖານທີ່ຕໍ່ໄປນີ້ຕາມຄ່າເລີ່ມຕົ້ນ:

ຮູບທີ 2.

ເສັ້ນທາງການຕິດຕັ້ງຫຼັກ IP
intelFPGA(_pro) quartus – ປະກອບດ້ວຍ ip ຊອບແວ Intel Quartus Prime – ປະກອບດ້ວຍຫ້ອງສະໝຸດ Intel FPGA IP ແລະຫຼັກ IP ພາກສ່ວນທີສາມ altera – ປະກອບດ້ວຍລະຫັດແຫຼ່ງຂອງຫ້ອງສະໝຸດ Intel FPGA IP – ປະກອບດ້ວຍແຫຼ່ງ IP FPGA ຂອງ Intel files

ຕາຕະລາງ 8.

ສະຖານທີ່ຕິດຕັ້ງຫຼັກ IP

ສະຖານທີ່

ຊອບແວ

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

ເວທີ Windows* Linux*

ໝາຍເຫດ:

ຊອບແວ Intel Quartus Prime ບໍ່ຮອງຮັບຊ່ອງຫວ່າງໃນເສັ້ນທາງການຕິດຕັ້ງ.

3.1.1. ໂໝດການປະເມີນ IP ຂອງ Intel FPGA
ຮູບແບບການປະເມີນ Intel FPGA IP ຟຣີອະນຸຍາດໃຫ້ທ່ານປະເມີນ Intel FPGA IP cores ທີ່ໄດ້ຮັບອະນຸຍາດໃນການຈໍາລອງແລະຮາດແວກ່ອນທີ່ຈະຊື້. Intel FPGA IP Evaluation Mode ຮອງຮັບການປະເມີນຕໍ່ໄປນີ້ໂດຍບໍ່ມີໃບອະນຸຍາດເພີ່ມເຕີມ:
· ຈຳລອງພຶດຕິກຳຂອງ Intel FPGA IP core ທີ່ໄດ້ຮັບອະນຸຍາດໃນລະບົບຂອງທ່ານ. ·ກວດສອບການທໍາງານ, ຂະຫນາດ, ແລະຄວາມໄວຂອງຫຼັກ IP ໄດ້ໄວແລະງ່າຍດາຍ. ·ສ້າງໂຄງການອຸປະກອນທີ່ຈໍາກັດເວລາ files ສໍາລັບການອອກແບບທີ່ປະກອບມີຫຼັກ IP. ·ໂຄງການອຸປະກອນທີ່ມີຫຼັກ IP ຂອງທ່ານແລະກວດສອບການອອກແບບຂອງທ່ານໃນຮາດແວ.

ISO 9001:2015 ລົງທະບຽນ

3. ການເລີ່ມຕົ້ນ
683074 | 2022.04.28
ໂຫມດການປະເມີນຜົນ IP ຂອງ Intel FPGA ສະຫນັບສະຫນູນຮູບແບບການດໍາເນີນງານຕໍ່ໄປນີ້:
· Tethered– ອະນຸຍາດໃຫ້ແລ່ນການອອກແບບທີ່ປະກອບດ້ວຍ Intel FPGA IP ທີ່ໄດ້ຮັບອະນຸຍາດຢ່າງບໍ່ຢຸດຢັ້ງດ້ວຍການເຊື່ອມຕໍ່ລະຫວ່າງກະດານຂອງທ່ານແລະຄອມພິວເຕີໂຮດ. ໂຫມດ Tethered ຮຽກຮ້ອງໃຫ້ມີກຸ່ມປະຕິບັດການທົດສອບຮ່ວມກັນ serial (JTAG) ສາຍເຊື່ອມຕໍ່ລະຫວ່າງ JTAG ພອດຢູ່ໃນກະດານຂອງທ່ານແລະຄອມພິວເຕີໂຮດ, ເຊິ່ງກໍາລັງໃຊ້ Intel Quartus Prime Programmer ສໍາລັບໄລຍະເວລາການປະເມີນຮາດແວ. Programmer ພຽງແຕ່ຕ້ອງການການຕິດຕັ້ງຊອບແວ Intel Quartus Prime ຕໍາ່ສຸດ, ແລະບໍ່ຈໍາເປັນຕ້ອງມີໃບອະນຸຍາດ Intel Quartus Prime. ຄອມພິວເຕີແມ່ຂ່າຍຄວບຄຸມເວລາການປະເມີນຜົນໂດຍການສົ່ງສັນຍານແຕ່ລະໄລຍະກັບອຸປະກອນໂດຍຜ່ານ JTAG ທ່າເຮືອ. ຖ້າຫຼັກ IP ທີ່ໄດ້ຮັບອະນຸຍາດທັງໝົດໃນໂຫມດທີ່ຮອງຮັບການອອກແບບ, ເວລາການປະເມີນຈະແລ່ນໄປຈົນຮອດການປະເມີນຫຼັກ IP ໃດໆໝົດອາຍຸ. ຖ້າຫຼັກ IP ທັງໝົດຮອງຮັບເວລາການປະເມີນບໍ່ຈຳກັດ, ອຸປະກອນບໍ່ໝົດເວລາ.
· Untethered–ອະນຸຍາດໃຫ້ແລ່ນການອອກແບບທີ່ປະກອບດ້ວຍ IP ໃບອະນຸຍາດສໍາລັບເວລາທີ່ຈໍາກັດ. ຫຼັກ IP ຈະກັບຄືນສູ່ໂໝດ untethered ຖ້າອຸປະກອນຕັດການເຊື່ອມຕໍ່ຈາກຄອມພິວເຕີແມ່ຂ່າຍທີ່ໃຊ້ຊອບແວ Intel Quartus Prime. ຫຼັກ IP ຍັງກັບຄືນສູ່ໂໝດບໍ່ເຊື່ອມຕໍ່ ຖ້າຫຼັກ IP ທີ່ໄດ້ຮັບອະນຸຍາດອື່ນໆໃນການອອກແບບບໍ່ຮອງຮັບໂໝດເຊື່ອມຕໍ່.
ເມື່ອເວລາການປະເມີນໝົດອາຍຸສຳລັບ Intel FPGA IP ທີ່ໄດ້ຮັບອະນຸຍາດໃນການອອກແບບ, ການອອກແບບຈະຢຸດເຮັດວຽກ. ຫຼັກ IP ທັງໝົດທີ່ໃຊ້ Intel FPGA IP Evaluation Mode ຈະໝົດເວລາພ້ອມໆກັນ ເມື່ອຫຼັກ IP ໃດໆໃນການອອກແບບໝົດເວລາ. ເມື່ອເວລາການປະເມີນໝົດອາຍຸ, ທ່ານຕ້ອງໄດ້ຕັ້ງອຸປະກອນ FPGA ຄືນໃໝ່ກ່ອນທີ່ຈະສືບຕໍ່ການຢັ້ງຢືນຮາດແວ. ເພື່ອຂະຫຍາຍການນໍາໃຊ້ຫຼັກ IP ສໍາລັບການຜະລິດ, ຊື້ໃບອະນຸຍາດການຜະລິດເຕັມຮູບແບບສໍາລັບຫຼັກ IP.
ທ່ານຕ້ອງຊື້ໃບອະນຸຍາດແລະສ້າງລະຫັດໃບອະນຸຍາດການຜະລິດຢ່າງເຕັມທີ່ກ່ອນທີ່ທ່ານຈະສາມາດສ້າງໂຄງການອຸປະກອນທີ່ບໍ່ຈໍາກັດ file. ໃນລະຫວ່າງຮູບແບບການປະເມີນ IP ຂອງ Intel FPGA, Compiler ພຽງແຕ່ສ້າງໂຄງການອຸປະກອນທີ່ຈໍາກັດເວລາ file ( _time_limited.sof) ທີ່ໝົດອາຍຸຕາມກຳນົດເວລາ.

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 12

ສົ່ງຄຳຕິຊົມ

3. ການເລີ່ມຕົ້ນ 683074 | 2022.04.28

ຮູບທີ 3.

Intel FPGA IP Evaluation Mode Flow
ຕິດຕັ້ງຊອບແວ Intel Quartus Prime ກັບ Intel FPGA IP Library

Parameterize ແລະ Instantiate ໃບອະນຸຍາດ Intel FPGA IP Core

ຢືນຢັນ IP ໃນເຄື່ອງຈຳລອງທີ່ຮອງຮັບ

ລວບລວມການອອກແບບໃນ Intel Quartus Prime Software

ສ້າງໂຄງການອຸປະກອນທີ່ຈຳກັດເວລາ File

ດໍາເນີນໂຄງການ Intel FPGA Device ແລະກວດສອບການດໍາເນີນງານຢູ່ໃນກະດານ
ບໍ່ມີ IP ກຽມພ້ອມສໍາລັບການນໍາໃຊ້ການຜະລິດບໍ?
ແມ່ນແລ້ວ ຊື້ການຜະລິດເຕັມຮູບແບບ
ໃບອະນຸຍາດ IP

ໝາຍເຫດ:

ລວມເອົາ IP ທີ່ໄດ້ຮັບອະນຸຍາດໃນຜະລິດຕະພັນການຄ້າ
ອ້າງອີງໃສ່ແຕ່ລະຄູ່ມືຜູ້ໃຊ້ຫຼັກ IP ສໍາລັບຂັ້ນຕອນການກໍານົດພາລາມິເຕີແລະລາຍລະອຽດການປະຕິບັດ.
Intel ອະນຸຍາດຫຼັກ IP ບົນພື້ນຖານຕໍ່ບ່ອນນັ່ງ, ຕະຫຼອດໄປ. ຄ່າທໍານຽມໃບອະນຸຍາດປະກອບມີການບໍາລຸງຮັກສາປີທໍາອິດແລະການສະຫນັບສະຫນູນ. ທ່ານຕ້ອງຕໍ່ອາຍຸສັນຍາການບໍາລຸງຮັກສາເພື່ອໄດ້ຮັບການປັບປຸງ, ແກ້ໄຂຂໍ້ບົກພ່ອງ, ແລະການສະຫນັບສະຫນູນດ້ານວິຊາການເກີນປີທໍາອິດ. ທ່ານຕ້ອງຊື້ໃບອະນຸຍາດການຜະລິດຢ່າງເຕັມທີ່ສໍາລັບ Intel FPGA IP cores ທີ່ຕ້ອງການໃບອະນຸຍາດການຜະລິດ, ກ່ອນທີ່ຈະສ້າງໂປຼແກຼມ. files ທີ່ທ່ານອາດຈະໃຊ້ສໍາລັບການໃຊ້ເວລາບໍ່ຈໍາກັດ. ໃນລະຫວ່າງຮູບແບບການປະເມີນ IP ຂອງ Intel FPGA, Compiler ພຽງແຕ່ສ້າງໂຄງການອຸປະກອນທີ່ຈໍາກັດເວລາ file ( _time_limited.sof) ທີ່ໝົດອາຍຸຕາມກຳນົດເວລາ. ເພື່ອຂໍກະແຈໃບອະນຸຍາດການຜະລິດຂອງທ່ານ, ໃຫ້ເຂົ້າໄປທີ່ສູນໃບອະນຸຍາດບໍລິການຕົນເອງຂອງ Intel FPGA.
ຂໍ້ຕົກລົງໃບອະນຸຍາດຊອບແວ Intel FPGA ຄຸ້ມຄອງການຕິດຕັ້ງ ແລະນໍາໃຊ້ຫຼັກ IP ທີ່ໄດ້ຮັບອະນຸຍາດ, ຊອບແວອອກແບບ Intel Quartus Prime, ແລະທຸກຫຼັກ IP ທີ່ບໍ່ມີໃບອະນຸຍາດ.

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 13

3. ການເລີ່ມຕົ້ນ 683074 | 2022.04.28
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · ສູນສະຫນັບສະຫນູນ Intel FPGA Licensing · ການແນະນໍາການຕິດຕັ້ງຊອບແວ Intel FPGA ແລະໃບອະນຸຍາດ
3.2. ການລະບຸຕົວກໍານົດການ IP ແລະທາງເລືອກ
ຕົວແກ້ໄຂພາລາມິເຕີ IP ຊ່ວຍໃຫ້ທ່ານສາມາດຕັ້ງຄ່າການປ່ຽນແປງ IP ແບບກຳນົດເອງຂອງທ່ານໄດ້ຢ່າງວ່ອງໄວ. ໃຊ້ຂັ້ນຕອນຕໍ່ໄປນີ້ເພື່ອລະບຸທາງເລືອກ IP ແລະພາລາມິເຕີໃນຊອບແວ Intel Quartus Prime Pro Edition.
1. ຖ້າທ່ານບໍ່ມີໂຄງການ Intel Quartus Prime Pro Edition ທີ່ຈະປະສົມປະສານ F-Tile Serial Lite IV Intel FPGA IP ຂອງທ່ານ, ທ່ານຕ້ອງສ້າງຫນຶ່ງ. ກ. ໃນ Intel Quartus Prime Pro Edition, ຄລິກ File ຕົວຊ່ວຍສ້າງໂຄງການໃຫມ່ເພື່ອສ້າງໂຄງການ Quartus Prime ໃຫມ່, ຫຼື File ເປີດໂຄງການເພື່ອເປີດໂຄງການ Quartus Prime ທີ່ມີຢູ່ແລ້ວ. ຕົວຊ່ວຍສ້າງເຕືອນໃຫ້ທ່ານລະບຸອຸປະກອນ. ຂ. ລະບຸຕະກູນອຸປະກອນ Intel Agilex ແລະເລືອກອຸປະກອນ F-tile ການຜະລິດທີ່ກົງກັບຄວາມຕ້ອງການເກຣດຄວາມໄວສໍາລັບ IP. ຄ. ກົດ Finish.
2. ໃນລາຍການ IP, ຊອກຫາ ແລະເລືອກ F-Tile Serial Lite IV Intel FPGA IP. ໜ້າຈໍການປ່ຽນແປງ IP ໃໝ່ປະກົດຂຶ້ນ.
3. ລະບຸຊື່ລະດັບສູງສຸດສຳລັບການປ່ຽນແປງ IP ແບບກຳນົດເອງໃໝ່ຂອງເຈົ້າ. ຕົວແກ້ໄຂພາລາມິເຕີບັນທຶກການຕັ້ງຄ່າການປ່ຽນແປງ IP ໃນ a file ຊື່ .ip.
4. ກົດ OK. ຕົວແກ້ໄຂພາລາມິເຕີປາກົດ. 5. ລະບຸຕົວກໍານົດການສໍາລັບການປ່ຽນແປງ IP ຂອງທ່ານ. ອ້າງອີງໃສ່ພາກ Parameter ສໍາລັບ
ຂໍ້ມູນກ່ຽວກັບຕົວກໍານົດການ IP ຂອງ F-Tile Serial Lite IV Intel FPGA. 6. ທາງເລືອກ, ເພື່ອສ້າງ simulation testbench ຫຼືການລວບລວມແລະການອອກແບບຮາດແວ
example, ປະຕິບັດຕາມຄໍາແນະນໍາໃນການອອກແບບ Example ຄູ່ມືຜູ້ໃຊ້. 7. ກົດ Generate HDL. ກ່ອງໂຕ້ຕອບ Generation ປະກົດຂຶ້ນ. 8. ກໍານົດຜົນຜະລິດ file ທາງເລືອກການຜະລິດ, ແລະຫຼັງຈາກນັ້ນໃຫ້ຄລິກໃສ່ສ້າງ. ການປ່ຽນແປງ IP
files ສ້າງອີງຕາມການສະເພາະຂອງທ່ານ. 9. ກົດ Finish. ຕົວແກ້ໄຂພາລາມິເຕີເພີ່ມ .ip ລະດັບສູງສຸດ file ກັບປະຈຸບັນ
ໂຄງການອັດຕະໂນມັດ. ຖ້າທ່ານຖືກກະຕຸ້ນໃຫ້ເພີ່ມ .ip ດ້ວຍຕົນເອງ file ໄປທີ່ໂຄງການ, ໃຫ້ຄລິກໃສ່ໂຄງການເພີ່ມ / ເອົາອອກ Files ໃນໂຄງການທີ່ຈະເພີ່ມ file. 10. ຫຼັງຈາກການສ້າງ ແລະປັບປຸງການປ່ຽນແປງ IP ຂອງທ່ານໃຫ້ທັນທີ, ເຮັດການມອບຫມາຍ PIN ທີ່ເຫມາະສົມເພື່ອເຊື່ອມຕໍ່ພອດຕ່າງໆ ແລະກໍານົດພາລາມິເຕີ RTL ທີ່ເຫມາະສົມຕໍ່ຕົວຢ່າງ.
ຕົວກໍານົດຂໍ້ມູນທີ່ກ່ຽວຂ້ອງໃນຫນ້າ 42
3.3. ສ້າງຂຶ້ນ File ໂຄງສ້າງ
ຊອບແວ Intel Quartus Prime Pro Edition ສ້າງຜົນຜະລິດ IP ຕໍ່ໄປນີ້ file ໂຄງສ້າງ.
ສໍາລັບຂໍ້ມູນກ່ຽວກັບ file ໂຄງສ້າງຂອງການອອກແບບ example, ອ້າງອີງເຖິງ F-Tile Serial Lite IV Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້.

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 14

ສົ່ງຄຳຕິຊົມ

3. ການເລີ່ມຕົ້ນ 683074 | 2022.04.28

ຮູບທີ 4. F-Tile Serial Lite IV Intel FPGA IP ສ້າງຂຶ້ນ Files
.ip – ການເຊື່ອມໂຍງ IP file

ການປ່ຽນແປງ IP files

_ ການປ່ຽນແປງ IP files

example_design

.cmp – ການປະກາດອົງປະກອບ VHDL file _bb.v – Verilog HDL black box ການສັງເຄາະ EDA file _inst.v ແລະ .vhd – Sample instantiation ແມ່ແບບ .xml- ລາຍງານ XML file

Example ສະຖານທີ່ສໍາລັບການອອກແບບຫຼັກ IP ຂອງທ່ານ example files. ສະຖານທີ່ເລີ່ມຕົ້ນແມ່ນ example_design, ແຕ່ທ່ານຖືກເຕືອນໃຫ້ລະບຸເສັ້ນທາງທີ່ແຕກຕ່າງກັນ.

.qgsimc – ລາຍຊື່ຕົວກໍານົດການຈໍາລອງເພື່ອສະຫນັບສະຫນູນການສືບພັນທີ່ເພີ່ມຂຶ້ນ .qgsynthc – ລາຍຊື່ຕົວກໍານົດການສັງເຄາະເພື່ອສະຫນັບສະຫນູນການສືບພັນທີ່ເພີ່ມຂຶ້ນ

.qip – ລາຍຊື່ການສັງເຄາະ IP files

_generation.rpt- ບົດລາຍງານການຜະລິດ IP

.sopcinfo- ການເຊື່ອມໂຍງລະບົບຕ່ອງໂສ້ເຄື່ອງມືຊອບແວ file .html- ການເຊື່ອມຕໍ່ ແລະຂໍ້ມູນແຜນທີ່ຄວາມຈຳ

.csv – ປັກໝຸດການມອບໝາຍ file

.spd – ຮວມສະຄຣິບຈຳລອງແຕ່ລະອັນ

ການຈໍາລອງການຈໍາລອງ files

ການສັງເຄາະ IP synth files

.v ການຈຳລອງລະດັບສູງສຸດ file

.v ການສັງເຄາະ IP ລະດັບສູງສຸດ file

ສະຄຣິບຈຳລອງ

ຫ້ອງສະໝຸດຍ່ອຍ

synth
ການສັງເຄາະຍ່ອຍ files

ຊິມ
ການຈຳລອງ Subcore files

ຕາຕະລາງ 9.

F-Tile Serial Lite IV Intel FPGA IP ສ້າງຂຶ້ນ Files

File ຊື່

ລາຍລະອຽດ

.ip

ລະບົບ Platform Designer ຫຼືຕົວແປ IP ລະດັບສູງສຸດ file. ແມ່ນຊື່ທີ່ທ່ານໃຫ້ການປ່ຽນແປງ IP ຂອງທ່ານ.

.cmp

ຖະແຫຼງການອົງປະກອບ VHDL (.cmp) file ເປັນຂໍ້ຄວາມ file ທີ່ປະກອບດ້ວຍຄໍານິຍາມທົ່ວໄປໃນທ້ອງຖິ່ນແລະພອດທີ່ທ່ານສາມາດນໍາໃຊ້ໃນການອອກແບບ VHDL files.

.html

ບົດລາຍງານທີ່ປະກອບດ້ວຍຂໍ້ມູນການເຊື່ອມຕໍ່, ແຜນທີ່ຫນ່ວຍຄວາມຈໍາສະແດງໃຫ້ເຫັນທີ່ຢູ່ຂອງສໍາລອງແຕ່ລະຄົນກ່ຽວກັບແມ່ບົດແຕ່ລະຄົນທີ່ມັນເຊື່ອມຕໍ່, ແລະການກໍານົດພາລາມິເຕີ.

_generation.rpt

ບັນທຶກການສ້າງ IP ຫຼື Platform Designer file. ບົດສະຫຼຸບຂອງຂໍ້ຄວາມໃນລະຫວ່າງການສ້າງ IP.

.qgsimc

ລາຍຊື່ຕົວກໍານົດການຈໍາລອງເພື່ອສະຫນັບສະຫນູນການຟື້ນຟູທີ່ເພີ່ມຂຶ້ນ.

.qgsynthc

ລາຍຊື່ຕົວກໍານົດການສັງເຄາະເພື່ອສະຫນັບສະຫນູນການຟື້ນຟູທີ່ເພີ່ມຂຶ້ນ.

.qip

ປະກອບດ້ວຍຂໍ້ມູນທີ່ຕ້ອງການທັງໝົດກ່ຽວກັບອົງປະກອບ IP ເພື່ອປະສົມປະສານ ແລະລວບລວມອົງປະກອບ IP ໃນຊອບແວ Intel Quartus Prime.
ສືບຕໍ່…

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 15

3. ການເລີ່ມຕົ້ນ 683074 | 2022.04.28

File ຊື່ .sopcinfo
.csv .spd _bb.v _inst.v ຫຼື _inst.vhd .regmap
.svd
.v ຫຼື .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

ລາຍລະອຽດ
ອະທິບາຍການເຊື່ອມຕໍ່ ແລະຕົວກໍານົດການອົງປະກອບ IP ໃນລະບົບ Platform Designer ຂອງທ່ານ. ທ່ານສາມາດແຍກເນື້ອໃນຂອງຕົນເພື່ອໃຫ້ໄດ້ຮັບຄວາມຕ້ອງການໃນເວລາທີ່ທ່ານພັດທະນາຊອບແວຂັບສໍາລັບອົງປະກອບ IP. ເຄື່ອງມືລຸ່ມນ້ຳ ເຊັ່ນ: ລະບົບຕ່ອງໂສ້ເຄື່ອງມື Nios® II ໃຊ້ອັນນີ້ file. The .sopcinfo file ແລະ system.h file ສ້າງຂຶ້ນສໍາລັບລະບົບຕ່ອງໂສ້ເຄື່ອງມື Nios II ປະກອບມີຂໍ້ມູນແຜນທີ່ທີ່ຢູ່ສໍາລັບສໍາລອງແຕ່ລະຄົນທີ່ກ່ຽວຂ້ອງກັບແມ່ບົດແຕ່ລະຄົນທີ່ເຂົ້າເຖິງສໍາລອງ. ແມ່ບົດທີ່ແຕກຕ່າງກັນອາດມີແຜນທີ່ທີ່ຢູ່ທີ່ແຕກຕ່າງກັນເພື່ອເຂົ້າເຖິງອົງປະກອບສໍາລອງໂດຍສະເພາະ.
ປະກອບດ້ວຍຂໍ້ມູນກ່ຽວກັບສະຖານະພາບການຍົກລະດັບຂອງອົງປະກອບ IP.
ການປ້ອນຂໍ້ມູນທີ່ຕ້ອງການ file ສໍາລັບ ip-make-simscript ເພື່ອສ້າງສະຄິບຈໍາລອງສໍາລັບການຈໍາລອງທີ່ສະຫນັບສະຫນູນ. The .spd file ປະກອບມີບັນຊີລາຍຊື່ຂອງ files ສ້າງຂຶ້ນສໍາລັບການຈໍາລອງ, ພ້ອມກັບຂໍ້ມູນກ່ຽວກັບຄວາມຊົງຈໍາທີ່ທ່ານສາມາດເລີ່ມຕົ້ນ.
ທ່ານສາມາດໃຊ້ Verilog black-box (_bb.v) file ເປັນການປະກາດໂມດູນເປົ່າສໍາລັບການນໍາໃຊ້ເປັນກ່ອງສີດໍາ.
HDL example ແມ່ແບບ instantiation. ທ່ານສາມາດຄັດລອກແລະວາງເນື້ອໃນຂອງສິ່ງນີ້ file ເຂົ້າໄປໃນ HDL ຂອງທ່ານ file ເພື່ອເລັ່ງການປ່ຽນແປງ IP.
ຖ້າ IP ມີຂໍ້ມູນການລົງທະບຽນ, .regmap file ສ້າງ. .regmap file ອະທິບາຍຂໍ້ມູນແຜນທີ່ການລົງທະບຽນຂອງການໂຕ້ຕອບແມ່ບົດແລະສໍາລອງ. ນີ້ file ຕື່ມຂໍ້ມູນໃສ່ .sopcinfo file ໂດຍການໃຫ້ຂໍ້ມູນການລົງທະບຽນລາຍລະອຽດເພີ່ມເຕີມກ່ຽວກັບລະບົບ. ນີ້ເຮັດໃຫ້ການສະແດງຜົນການລົງທະບຽນ views ແລະສະຖິຕິທີ່ສາມາດປັບແຕ່ງໄດ້ຂອງຜູ້ໃຊ້ໃນ System Console.
ອະນຸຍາດໃຫ້ເຄື່ອງມືການແກ້ໄຂບັນຫາລະບົບແຂງ (HPS) ການ view ແຜນທີ່ລົງທະບຽນຂອງອຸປະກອນຕໍ່ພ່ວງທີ່ເຊື່ອມຕໍ່ກັບ HPS ໃນລະບົບ Platform Designer. ໃນລະຫວ່າງການສັງເຄາະ, .svd files ສໍາລັບສ່ວນຕິດຕໍ່ slave ທີ່ເຫັນໄດ້ໂດຍ System Console masters ຖືກເກັບໄວ້ໃນ .sof file ຢູ່ໃນພາກສ່ວນດີບັກ. System Console ອ່ານພາກນີ້, ເຊິ່ງ Platform Designer ສາມາດສອບຖາມເພື່ອລົງທະບຽນຂໍ້ມູນແຜນທີ່. ສໍາລັບສໍາລອງລະບົບ, Platform Designer ສາມາດເຂົ້າເຖິງການລົງທະບຽນໂດຍຊື່.
HDL files ທີ່ instantiate ແຕ່ລະ submodule ຫຼື IP ເດັກສໍາລັບການສັງເຄາະຫຼືຈໍາລອງ.
ປະກອບດ້ວຍສະຄິບ ModelSim*/QuestaSim* msim_setup.tcl ເພື່ອຕັ້ງຄ່າ ແລະດໍາເນີນການຈໍາລອງ.
ປະກອບມີ shell script vcs_setup.sh ເພື່ອຕັ້ງຄ່າ ແລະເປີດໃຊ້ການຈຳລອງ VCS*. ປະກອບມີສະຄຣິບແກະ vcsmx_setup.sh ແລະ synopsys_sim.setup file ເພື່ອຕັ້ງຄ່າ ແລະດໍາເນີນການຈໍາລອງ VCS MX.
ປະກອບມີ Shell script xcelium_setup.sh ແລະການຕັ້ງຄ່າອື່ນໆ files ເພື່ອຕັ້ງຄ່າແລະດໍາເນີນການຈໍາລອງ Xcelium*.
ບັນຈຸ HDL files ສໍາລັບ submodules IP.
ສໍາລັບແຕ່ລະໄດເລກະທໍລີ IP ຂອງລູກທີ່ສ້າງຂຶ້ນ, Platform Designer ຈະສ້າງ synth/ ແລະ sim/ sub-directories.

3.4. ການຈຳລອງ Intel FPGA IP Cores
ຊອບແວ Intel Quartus Prime ສະຫນັບສະຫນູນການຈໍາລອງ IP core RTL ໃນເຄື່ອງຈໍາລອງ EDA ສະເພາະ. ການສ້າງ IP ເລືອກສ້າງການຈໍາລອງ files, ລວມທັງຮູບແບບ simulation ທີ່ເປັນປະໂຫຍດ, testbench ໃດໆ (ຫຼື example design), ແລະສະຄຣິບຕິດຕັ້ງ simulator ສະເພາະຜູ້ຂາຍສຳລັບແຕ່ລະຫຼັກ IP. ທ່ານສາມາດນໍາໃຊ້ຮູບແບບ simulation ທີ່ເປັນປະໂຫຍດແລະ testbench ຫຼື example ການອອກແບບສໍາລັບການຈໍາລອງ. ຜົນຜະລິດ IP ອາດຈະປະກອບມີສະຄິບເພື່ອສັງລວມແລະດໍາເນີນການ testbench ໃດ. ສະຄຣິບຈະລາຍຊື່ຕົວແບບ ຫຼືຫ້ອງສະໝຸດທັງໝົດທີ່ທ່ານຕ້ອງການເພື່ອຈຳລອງຫຼັກ IP ຂອງທ່ານ.

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 16

ສົ່ງຄຳຕິຊົມ

3. ການເລີ່ມຕົ້ນ 683074 | 2022.04.28

ຊອບແວ Intel Quartus Prime ສະຫນອງການເຊື່ອມໂຍງກັບ simulators ຈໍານວນຫຼາຍແລະສະຫນັບສະຫນູນການໄຫຼເຂົ້າຈໍາລອງຫຼາຍ, ລວມທັງ scripted ຂອງທ່ານເອງແລະກະແສການຈໍາລອງແບບກໍານົດເອງ. ອັນໃດກໍໄດ້ທີ່ທ່ານເລືອກ, ການຈຳລອງຫຼັກ IP ປະກອບມີຂັ້ນຕອນຕໍ່ໄປນີ້:
1. ສ້າງ IP HDL, testbench (ຫຼື example design), ແລະ simulator setup script files.
2. ຕັ້ງຄ່າສະພາບແວດລ້ອມ simulator ຂອງທ່ານແລະສະຄິບຈໍາລອງໃດໆ.
3. ລວບລວມຫ້ອງສະຫມຸດແບບຈໍາລອງ.
4. ດໍາເນີນການ simulator ຂອງທ່ານ.

3.4.1. ການຈໍາລອງແລະການກວດສອບການອອກແບບ

ໂດຍຄ່າເລີ່ມຕົ້ນ, ຕົວແກ້ໄຂພາລາມິເຕີຈະສ້າງສະຄຣິບສະເພາະຂອງ simulator ທີ່ມີຄໍາສັ່ງເພື່ອລວບລວມ, ລະອຽດ, ແລະຈໍາລອງແບບຈໍາລອງ Intel FPGA IP ແລະຫ້ອງສະຫມຸດແບບຈໍາລອງ. files. ທ່ານສາມາດຄັດລອກຄໍາສັ່ງເຂົ້າໄປໃນ simulation testbench script ຂອງທ່ານ, ຫຼືແກ້ໄຂເຫຼົ່ານີ້ files ເພື່ອເພີ່ມຄໍາສັ່ງສໍາລັບການລວບລວມ, ລາຍລະອຽດ, ແລະການຈໍາລອງການອອກແບບແລະ testbench ຂອງທ່ານ.

ຕາຕະລາງ 10. Intel FPGA IP Core Simulation Scripts

ເຄື່ອງຈຳລອງ

File ໄດເລກະທໍລີ

ModelSim

_sim/ພີ່ລ້ຽງ

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

ເຊລຽມ

_sim/xcelium

ສະຄຣິບ msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. ການສັງເຄາະ IP Cores ໃນເຄື່ອງມື EDA ອື່ນໆ
ທາງເລືອກອື່ນ, ໃຊ້ເຄື່ອງມື EDA ທີ່ສະຫນັບສະຫນູນອື່ນເພື່ອສັງເຄາະການອອກແບບທີ່ປະກອບມີ Intel FPGA IP cores. ເມື່ອທ່ານສ້າງການສັງເຄາະຫຼັກ IP files ສໍາລັບການນໍາໃຊ້ເຄື່ອງມືການສັງເຄາະ EDA ຂອງພາກສ່ວນທີສາມ, ທ່ານສາມາດສ້າງ netlist ການຄາດຄະເນພື້ນທີ່ແລະໄລຍະເວລາ. ເພື່ອເປີດໃຊ້ການຜະລິດ, ໃຫ້ເປີດໃຊ້ການສ້າງເວລາ ແລະການຄາດຄະເນຊັບພະຍາກອນສໍາລັບເຄື່ອງມືການສັງເຄາະ EDA ຂອງພາກສ່ວນທີສາມ ເມື່ອປັບແຕ່ງການປ່ຽນແປງ IP ຂອງທ່ານ.
Netlist ການປະເມີນພື້ນທີ່ ແລະເວລາອະທິບາຍເຖິງການເຊື່ອມຕໍ່ຫຼັກ IP ແລະສະຖາປັດຕະຍະກໍາ, ແຕ່ບໍ່ໄດ້ລວມເອົາລາຍລະອຽດກ່ຽວກັບການເຮັດວຽກທີ່ແທ້ຈິງ. ຂໍ້ມູນນີ້ເຮັດໃຫ້ເຄື່ອງມືສັງເຄາະຂອງບຸກຄົນທີສາມສະເພາະໃດຫນຶ່ງທີ່ດີກວ່າການລາຍງານພື້ນທີ່ແລະການຄາດຄະເນກໍານົດເວລາ. ນອກຈາກນັ້ນ, ເຄື່ອງມືການສັງເຄາະສາມາດນໍາໃຊ້ຂໍ້ມູນໄລຍະເວລາເພື່ອບັນລຸການເພີ່ມປະສິດທິພາບຕາມເວລາແລະປັບປຸງຄຸນນະພາບຂອງຜົນໄດ້ຮັບ.
ຊອບແວ Intel Quartus Prime ສ້າງ _syn.v ບັນຊີລາຍຊື່ສຸດທິ file ໃນຮູບແບບ Verilog HDL, ໂດຍບໍ່ຄໍານຶງເຖິງຜົນຜະລິດ file ຮູບແບບທີ່ທ່ານລະບຸ. ຖ້າທ່ານໃຊ້ netlist ນີ້ສໍາລັບການສັງເຄາະ, ທ່ານຕ້ອງປະກອບມີ wrapper ຫຼັກ IP file .v ຫຼື .vhd ໃນໂຄງການ Intel Quartus Prime ຂອງທ່ານ.

(7) ຖ້າທ່ານບໍ່ໄດ້ຕັ້ງຕົວເລືອກເຄື່ອງມື EDA – ເຊິ່ງຊ່ວຍໃຫ້ທ່ານສາມາດເລີ່ມເຄື່ອງຈຳລອງ EDA ພາກສ່ວນທີສາມຈາກຊອບແວ Intel Quartus Prime – ແລ່ນສະຄຣິບນີ້ຢູ່ໃນ console ModelSim ຫຼື QuestaSim simulator Tcl (ບໍ່ແມ່ນຢູ່ໃນຊອບແວ Intel Quartus Prime. Tcl console) ເພື່ອຫຼີກເວັ້ນການຜິດພາດໃດໆ.

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 17

3. ການເລີ່ມຕົ້ນ 683074 | 2022.04.28
3.6. ການລວບລວມການອອກແບບເຕັມ
ທ່ານສາມາດນໍາໃຊ້ຄໍາສັ່ງ Start Compilation ໃນເມນູການປຸງແຕ່ງໃນຊອບແວ Intel Quartus Prime Pro Edition ເພື່ອລວບລວມການອອກແບບຂອງທ່ານ.

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 18

ສົ່ງຄຳຕິຊົມ

683074 | 2022.04.28 ສົ່ງຄຳຕິຊົມ

4. ລາຍລະອຽດການເຮັດວຽກ

ຮູບທີ 5.

F-Tile Serial Lite IV Intel FPGA IP ປະກອບດ້ວຍ MAC ແລະ Ethernet PCS. MAC ສື່ສານກັບ PCS ແບບກຳນົດເອງຜ່ານອິນເຕີເຟດ MII.

IP ສະຫນັບສະຫນູນສອງຮູບແບບ modulation:
· PAM4–ສະຫນອງ 1 ຫາ 12 ຈໍານວນເລນສໍາລັບການເລືອກ. IP ສະເຫມີ instantiates ສອງຊ່ອງ PCS ສໍາລັບແຕ່ລະເສັ້ນທາງໃນ PAM4 ໂມດູນ.
· NRZ-ໃຫ້ 1 ຫາ 16 ຈໍານວນເລນສໍາລັບການເລືອກ.

ແຕ່ລະໂມດູນໂມດູນຮອງຮັບສອງຮູບແບບຂໍ້ມູນ:
· ໂໝດພື້ນຖານ – ນີ້ແມ່ນໂໝດສະຕຣີມມິງທີ່ບໍລິສຸດທີ່ຂໍ້ມູນຖືກສົ່ງໂດຍບໍ່ມີການເລີ່ມຕົ້ນຂອງແພັກເກັດ, ຮອບວຽນຫວ່າງເປົ່າ, ແລະການສິ້ນສຸດຂອງແພັກເກັດເພື່ອເພີ່ມແບນວິດ. IP ເອົາຂໍ້ມູນທີ່ຖືກຕ້ອງຄັ້ງທໍາອິດເປັນການເລີ່ມຕົ້ນຂອງການລະເບີດ.

ການໂອນຂໍ້ມູນຮູບແບບພື້ນຖານ tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 ລົງທະບຽນ

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ຮູບທີ 6.

· ໂໝດເຕັມ – ນີ້ແມ່ນການຖ່າຍໂອນຂໍ້ມູນຮູບແບບແພັກເກັດ. ໃນໂຫມດນີ້, IP ຈະສົ່ງການລະເບີດແລະວົງຈອນ sync ໃນຕອນເລີ່ມຕົ້ນແລະໃນຕອນທ້າຍຂອງຊຸດເປັນຕົວກໍານົດ.

ການໂອນຂໍ້ມູນແບບເຕັມຮູບແບບ tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · F-Tile Serial Lite IV Intel FPGA IP Overview ໃນໜ້າ 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

4.1. TX Datapath
ເສັ້ນທາງ TX datapath ປະກອບດ້ວຍອົງປະກອບດັ່ງຕໍ່ໄປນີ້: · MAC adapter · ການຄວບຄຸມການແຊກຄໍາສັບ · CRC · MII encoder · PCS block · PMA block

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 20

ສົ່ງຄຳຕິຊົມ

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28
ຮູບ 7. TX Datapath

ຈາກເຫດຜົນຂອງຜູ້ໃຊ້

TX MAC

ການໂຕ້ຕອບນ້ໍາ Avalon

ອະແດບເຕີ MAC

ຄວບຄຸມການແຊກຄຳສັບ

CRC

ຕົວເຂົ້າລະຫັດ MII

MII Interface Custom PCS
PCS ແລະ PMA

TX Serial Interface ກັບອຸປະກອນ FPGA ອື່ນໆ

4.1.1. TX MAC ອະແດັບເຕີ
ອະແດບເຕີ TX MAC ຄວບຄຸມການສົ່ງຂໍ້ມູນໄປຫາເຫດຜົນຂອງຜູ້ໃຊ້ໂດຍໃຊ້ການໂຕ້ຕອບ Avalon® streaming. ຕັນນີ້ສະຫນັບສະຫນູນການສົ່ງຂໍ້ມູນທີ່ກໍານົດໂດຍຜູ້ໃຊ້ແລະການຄວບຄຸມການໄຫຼ.

ການໂອນຂໍ້ມູນທີ່ກໍານົດໂດຍຜູ້ໃຊ້

ໃນໂຫມດເຕັມ, IP ສະຫນອງສັນຍານ tx_is_usr_cmd ທີ່ທ່ານສາມາດນໍາໃຊ້ເພື່ອເລີ່ມຕົ້ນວົງຈອນຂໍ້ມູນທີ່ກໍານົດໂດຍຜູ້ໃຊ້ເຊັ່ນການສົ່ງ XOFF/XON ໄປຫາເຫດຜົນຂອງຜູ້ໃຊ້. ທ່ານສາມາດເລີ່ມຕົ້ນວົງຈອນການສົ່ງຂໍ້ມູນທີ່ກໍານົດໂດຍຜູ້ໃຊ້ໂດຍການຢືນຢັນສັນຍານນີ້ແລະໂອນຂໍ້ມູນໂດຍໃຊ້ tx_avs_data ພ້ອມກັບການຢືນຢັນຂອງສັນຍານ tx_avs_startofpacket ແລະ tx_avs_valid. ຕັນຫຼັງຈາກນັ້ນ deasserts tx_avs_ready ສໍາລັບສອງຮອບວຽນ.

ໝາຍເຫດ:

ຄຸນສົມບັດຂໍ້ມູນຂ່າວສານທີ່ຜູ້ໃຊ້ກຳນົດໄວ້ແມ່ນມີຢູ່ໃນໂໝດເຕັມເທົ່ານັ້ນ.

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 21

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ຮູບທີ 8.

ການຄວບຄຸມການໄຫຼ

ມີເງື່ອນໄຂທີ່ TX MAC ບໍ່ພ້ອມທີ່ຈະຮັບຂໍ້ມູນຈາກເຫດຜົນຂອງຜູ້ໃຊ້ເຊັ່ນ: ໃນລະຫວ່າງຂະບວນການເຊື່ອມຕໍ່ຄືນໃຫມ່ຫຼືໃນເວລາທີ່ບໍ່ມີຂໍ້ມູນສໍາລັບການສົ່ງຕໍ່ຈາກເຫດຜົນຂອງຜູ້ໃຊ້. ເພື່ອຫຼີກເວັ້ນການສູນເສຍຂໍ້ມູນເນື່ອງຈາກເງື່ອນໄຂເຫຼົ່ານີ້, IP ໃຊ້ສັນຍານ tx_avs_ready ເພື່ອຄວບຄຸມການໄຫລຂອງຂໍ້ມູນຈາກເຫດຜົນຂອງຜູ້ໃຊ້. IP ຢຸດສັນຍານເມື່ອມີເງື່ອນໄຂຕໍ່ໄປນີ້:
· ເມື່ອ tx_avs_startofpacket ຖືກຢືນຢັນ, tx_avs_ready ຈະຖືກຍົກເລີກສໍາລັບຮອບຫນຶ່ງໂມງ.
· ເມື່ອ tx_avs_endofpacket ຖືກຢືນຢັນ, tx_avs_ready ຈະຖືກຍົກເລີກສໍາລັບຮອບຫນຶ່ງໂມງ.
· ເມື່ອ CWs ຄູ່ໃດຖືກຢືນຢັນ tx_avs_ready ແມ່ນ deasserted ສໍາລັບສອງຮອບວຽນໂມງ.
· ເມື່ອການແຊກເຄື່ອງໝາຍການຈັດຮຽງ RS-FEC ເກີດຂຶ້ນໃນການໂຕ້ຕອບ PCS ແບບກຳນົດເອງ, tx_avs_ready ຈະຖືກຍົກເລີກສຳລັບສີ່ຮອບວຽນໂມງ.
· ທຸກໆ 17 Ethernet core cycles clocks in PAM4 modulation modes and every 33 Ethernet core clock cycles in NRZ modulation. tx_avs_ready ແມ່ນ deasserted ສໍາລັບຮອບຫນຶ່ງໂມງ.
· ເມື່ອເຫດຜົນຂອງຜູ້ໃຊ້ deasserts tx_avs_valid ໃນລະຫວ່າງການສົ່ງຂໍ້ມູນທີ່ບໍ່ມີ.

ແຜນວາດເວລາຕໍ່ໄປນີ້ແມ່ນ examples ຂອງອະແດບເຕີ TX MAC ໂດຍໃຊ້ tx_avs_ready ສໍາລັບການຄວບຄຸມການໄຫຼເຂົ້າຂອງຂໍ້ມູນ.

ການຄວບຄຸມການໄຫຼເຂົ້າກັບ tx_avs_valid Deassertion ແລະ START/END Paired CWs

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

ສັນຍານທີ່ຖືກຍົກເລີກ

D5 D6

tx_avs_ready tx_avs_startofpacket

ສັນຍານ deasserts ກຽມພ້ອມສໍາລັບສອງຮອບທີ່ຈະໃສ່ END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 EMPTY D4

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 22

ສົ່ງຄຳຕິຊົມ

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ຮູບທີ 9.

ການຄວບຄຸມການໄຫຼເຂົ້າກັບການແຊກເຄື່ອງຫມາຍຈັດຮຽງ
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ພ້ອມແລ້ວ

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN DN DN DN-1 DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN

i_sl_tx_mii_ຖືກຕ້ອງ

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

ຮູບທີ 10.

ການຄວບຄຸມການໄຫຼເຂົ້າກັບ START/END Paired CWs ໄປຄຽງຄູ່ກັນກັບການແຊກເຄື່ອງຫມາຍຈັດຮຽງ

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ພ້ອມ

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_ຖືກຕ້ອງ

i_sl_tx_mii_d[63:0]

DN-1

ສິ້ນສຸດ STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. ຄວບຄຸມການແຊກຄຳສັບ (CW).
F-Tile Serial Lite IV Intel FPGA IP ກໍ່ສ້າງ CWs ໂດຍອີງໃສ່ສັນຍານປ້ອນຂໍ້ມູນຈາກເຫດຜົນຂອງຜູ້ໃຊ້. CWs ຊີ້ບອກຕົວກໍານົດແພັກເກັດ, ຂໍ້ມູນສະຖານະການສົ່ງຕໍ່ຫຼືຂໍ້ມູນຜູ້ໃຊ້ໄປຍັງບລັອກ PCS ແລະພວກມັນມາຈາກລະຫັດຄວບຄຸມ XGMII.
ຕາຕະລາງຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນລາຍລະອຽດຂອງ CWs ທີ່ຮອງຮັບ:

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 23

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ຕາຕະລາງ 11.
ເລີ່ມ END align

ລາຍລະອຽດຂອງ CWs ທີ່ຮອງຮັບ

ຈໍານວນຄໍາສັບ (1 ຄໍາ

= 64 ບິດ)

ແມ່ນແລ້ວ

EMPTY_CYC

ແມ່ນແລ້ວ

IDLE

ບໍ່

ຂໍ້ມູນ

ແມ່ນແລ້ວ

ໃນແຖບ

ລາຍລະອຽດ
ການເລີ່ມຕົ້ນຂອງຕົວຂັ້ນຂໍ້ມູນ. ສິ້ນສຸດຕົວຂັ້ນຂໍ້ມູນ. ຄວບຄຸມຄຳສັບ (CW) ສຳລັບການຈັດຮຽງ RX. ຮອບວຽນຫວ່າງເປົ່າໃນການໂອນຂໍ້ມູນ. IDLE (ນອກວົງ). ໂຫຼດ.

ຕາຕະລາງ 12. CW Field Description
ຊ່ອງຂໍ້ມູນ RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

ລາຍລະອຽດ
ພື້ນທີ່ສະຫງວນ. ອາດຈະຖືກນໍາໃຊ້ສໍາລັບການຂະຫຍາຍໃນອະນາຄົດ. ຕິດກັບ 0.
ຈໍານວນຂອງ bytes ທີ່ຖືກຕ້ອງໃນຄໍາສຸດທ້າຍ (64-bit). ນີ້ແມ່ນຄ່າ 3bit. · 3'b000:8 bytes · 3'b001:1 byte · 3'b010:2 bytes · 3'b011:3 bytes · 3'b100:4 bytes · 3'b101:5 bytes · 3'b110:6 bytes · 3'b111:7 bytes
ຈໍານວນຄໍາທີ່ບໍ່ຖືກຕ້ອງໃນຕອນທ້າຍຂອງການລະເບີດ.
ຊີ້ບອກການໂຕ້ຕອບການຖ່າຍທອດ RX Avalon ເພື່ອຢືນຢັນສັນຍານສິ້ນສຸດຂອງແພັກເກັດ.
ຊີ້ບອກການໂຕ້ຕອບການຖ່າຍທອດ RX Avalon ເພື່ອຢືນຢັນສັນຍານເລີ່ມຕົ້ນຂອງແພັກເກັດ.
ຊີ້ໃຫ້ເຫັນການໂຕ້ຕອບການຖ່າຍທອດ RX Avalon ເພື່ອຢືນຢັນການເລີ່ມຕົ້ນຂອງແພັກເກັດແລະການສິ້ນສຸດຂອງແພັກເກັດໃນວົງຈອນດຽວກັນ.
ກວດເບິ່ງການຈັດຮຽງ RX.
ຄ່າຂອງ CRC ທີ່ໄດ້ຄິດໄລ່.
ຊີ້ໃຫ້ເຫັນວ່າຄໍາສັບຄວບຄຸມ (CW) ມີຂໍ້ມູນທີ່ກໍານົດໂດຍຜູ້ໃຊ້.

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 24

ສົ່ງຄຳຕິຊົມ

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

4.1.2.1. CW ເລີ່ມຕົ້ນຂອງການລະເບີດ

ຮູບທີ 11. ຮູບແບບ CW ເລີ່ມຕົ້ນຂອງການລະເບີດ

ເລີ່ມ

63:56

RSVD

55:48

RSVD

47:40

RSVD

ຂໍ້ມູນ

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

ຊ່ອງ

7:0

'hFB(START)

ຄວບຄຸມ 7:0

ຕາຕະລາງ 13.

ໃນໂໝດເຕັມ, ທ່ານສາມາດໃສ່ START CW ໂດຍການຢືນຢັນສັນຍານ tx_avs_startofpacket. ເມື່ອທ່ານຢືນຢັນພຽງແຕ່ສັນຍານ tx_avs_startofpacket, sop bit ຖືກຕັ້ງ. ເມື່ອທ່ານຢືນຢັນທັງສອງສັນຍານ tx_avs_startofpacket ແລະ tx_avs_endofpacket, seop bit ຖືກກໍານົດ.

ເລີ່ມຄ່າຊ່ອງຂໍ້ມູນ CW
ພາກສະຫນາມ sop/seop
usr (8)
ຈັດຮຽງ

ມູນຄ່າ

ອີງຕາມສັນຍານ tx_is_usr_cmd:

1: ເມື່ອ tx_is_usr_cmd = 1

0: ເມື່ອ tx_is_usr_cmd = 0

ໃນໂໝດພື້ນຖານ, MAC ຈະສົ່ງ START CW ຫຼັງຈາກຣີເຊັດຖືກຍົກເລີກ. ຖ້າບໍ່ມີຂໍ້ມູນ, MAC ຈະສົ່ງ EMPTY_CYC ຈັບຄູ່ກັບ END ແລະ START CWs ຢ່າງຕໍ່ເນື່ອງຈົນກວ່າທ່ານຈະເລີ່ມສົ່ງຂໍ້ມູນ.

4.1.2.2. ສິ້ນສຸດການລະເບີດ CW

ຮູບທີ 12. End-of-burst Format CW

ສິ້ນສຸດ

63:56

' hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

ຂໍ້ມູນ 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 ສ.ວ.ສ ສະຫງວນລິຂະສິດ RSVD RSVD

RSVD

15:8

RSVD

ຫວ່າງເປົ່າ

7:0

RSVD

num_valid_bytes_eob

ການຄວບຄຸມ

7:0

(8) ນີ້ແມ່ນສະຫນັບສະຫນູນພຽງແຕ່ໃນຮູບແບບເຕັມ.
ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 25

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ຕາຕະລາງ 14.

MAC ແຊກ END CW ເມື່ອ tx_avs_endofpacket ຖືກຢືນຢັນ. END CW ປະກອບມີຈໍານວນ bytes ທີ່ຖືກຕ້ອງຢູ່ໃນຄໍາຂໍ້ມູນສຸດທ້າຍແລະຂໍ້ມູນ CRC.

ຄ່າ CRC ແມ່ນຜົນ CRC 32-bit ສໍາລັບຂໍ້ມູນລະຫວ່າງ START CW ແລະຄໍາຂໍ້ມູນກ່ອນ END CW.

ຕາຕະລາງຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນຄ່າຂອງຊ່ອງຂໍ້ມູນໃນ END CW.

ສິ້ນສຸດຄ່າຊ່ອງຂໍ້ມູນ CW
Field eop CRC32 num_valid_bytes_eob

ມູນຄ່າ 1
ມູນຄ່າການຄິດໄລ່ CRC32. ຈຳນວນໄບຕ໌ທີ່ຖືກຕ້ອງຢູ່ທີ່ຄຳຂໍ້ມູນສຸດທ້າຍ.

4.1.2.3. ການຈັດຮຽງຄູ່ CW

ຮູບທີ 13. ການຈັດຮຽງຄູ່ຮູບແບບ CW

ຈັດຮຽງຄູ່ CW ກັບ START/END

ການໂຕ້ຕອບ 64+8bits XGMII

ເລີ່ມ

63:56

RSVD

55:48

RSVD

47:40

RSVD

ຂໍ້ມູນ

39:32 31:24

RSVD RSVD

໒໓:໑໖ eop=23 sop=16 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

ຄວບຄຸມ 7:0

ການໂຕ້ຕອບ 64+8bits XGMII

ສິ້ນສຸດ

63:56

' hFD

55:48

RSVD

47:40

RSVD

ຂໍ້ມູນ

39:32 31:24

RSVD RSVD

23:16 eop=0 ສ.ວ.ສ ສະຫງວນລິຂະສິດ RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

ຄວບຄຸມ 7:0

ALIGN CW ແມ່ນ CW ທີ່ຈັບຄູ່ກັບ START/END ຫຼື END/START CWs. ທ່ານສາມາດໃສ່ CW ທີ່ຈັບຄູ່ ALIGN ໄດ້ໂດຍການຢືນຢັນສັນຍານ tx_link_reinit, ຕັ້ງຕົວນັບໄລຍະເວລາການຈັດຮຽງ, ຫຼືເລີ່ມຕົ້ນການຕັ້ງຄືນໃໝ່. ເມື່ອໃສ່ CW ທີ່ຈັບຄູ່ ALIGN, ຊ່ອງຂໍ້ມູນການຈັດຮຽງຖືກຕັ້ງເປັນ 1 ເພື່ອເລີ່ມຕົ້ນການວາງຕົວຮັບເພື່ອກວດສອບການຈັດຮຽງຂໍ້ມູນໃນທົ່ວເລນທັງໝົດ.

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 26

ສົ່ງຄຳຕິຊົມ

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ຕາຕະລາງ 15.

ຈັດຮຽງຄ່າຊ່ອງຂໍ້ມູນ CW
ການຈັດແຖວ
eop sop usr seop

ມູນຄ່າ 1 0 0 0 0

4.1.2.4. CW ຮອບເປົ່າ

ຮູບທີ 14. ຮູບແບບ CW ຮອບເປົ່າ

EMPTY_CYC ຄູ່ກັບ END/START

ການໂຕ້ຕອບ 64+8bits XGMII

ສິ້ນສຸດ

63:56

' hFD

55:48

RSVD

47:40

RSVD

ຂໍ້ມູນ

39:32 31:24

RSVD RSVD

23:16 eop=0 ສ.ວ.ສ ສະຫງວນລິຂະສິດ RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

ຄວບຄຸມ 7:0

ການໂຕ້ຕອບ 64+8bits XGMII

ເລີ່ມ

63:56

RSVD

55:48

RSVD

47:40

RSVD

ຂໍ້ມູນ

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

ຄວບຄຸມ 7:0

ຕາຕະລາງ 16.

ໃນເວລາທີ່ທ່ານ deassert tx_avs_valid ສໍາລັບສອງຮອບວຽນຂອງໂມງໃນລະຫວ່າງການລະເບີດ, MAC ແຊກ EMPTY_CYC CW ຈັບຄູ່ກັບ END/START CWs. ທ່ານສາມາດນໍາໃຊ້ CW ນີ້ໃນເວລາທີ່ບໍ່ມີຂໍ້ມູນທີ່ມີສໍາລັບການສົ່ງຕໍ່ໃນປັດຈຸບັນ.

ເມື່ອທ່ານ deassert tx_avs_valid ສໍາລັບຫນຶ່ງຮອບ, IP deasserts tx_avs_valid ສໍາລັບສອງເທົ່າຂອງໄລຍະເວລາຂອງ tx_avs_valid deassertion ເພື່ອສ້າງຄູ່ຂອງ END/START CWs.

EMPTY_CYC CW ຄ່າຊ່ອງຂໍ້ມູນ
ການຈັດແຖວ
ເອີ

ຄຸນຄ່າ 0 0

ສືບຕໍ່…

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 27

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

Field sop usr seop

ຄ່າ 0 0 0

4.1.2.5. Idle CW

ຮູບທີ 15. Idle CW Format

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

ຂໍ້ມູນ

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

ຄວບຄຸມ 7:0

MAC ໃສ່ IDLE CW ເມື່ອບໍ່ມີສາຍສົ່ງ. ໃນລະຫວ່າງໄລຍະເວລານີ້, ສັນຍານ tx_avs_valid ແມ່ນຕໍ່າ.
ທ່ານສາມາດນໍາໃຊ້ IDLE CW ເມື່ອການໂອນລະເບີດໄດ້ສໍາເລັດຫຼືການສົ່ງສັນຍານຢູ່ໃນສະຖານະບໍ່ໄດ້ເຮັດວຽກ.

4.1.2.6. ຂໍ້ມູນຄໍາສັບ

ຄໍາສັບຂໍ້ມູນແມ່ນ payload ຂອງແພັກເກັດ. ບິດຄວບຄຸມ XGMII ທັງໝົດຖືກຕັ້ງເປັນ 0 ໃນຮູບແບບຄຳສັບຂໍ້ມູນ.

ຮູບທີ 16. Data Word Format

ການໂຕ້ຕອບ 64+8 ບິດ XGMII

DATA ຄໍາ

63:56

ຂໍ້ມູນຜູ້ໃຊ້ 7

55:48

ຂໍ້ມູນຜູ້ໃຊ້ 6

47:40

ຂໍ້ມູນຜູ້ໃຊ້ 5

ຂໍ້ມູນ

39:32 31:24

ຂໍ້ມູນຜູ້ໃຊ້ 4 ຂໍ້ມູນຜູ້ໃຊ້ 3

23:16

ຂໍ້ມູນຜູ້ໃຊ້ 2

15:8

ຂໍ້ມູນຜູ້ໃຊ້ 1

7:0

ຂໍ້ມູນຜູ້ໃຊ້ 0

ຄວບຄຸມ 7:0

4.1.3. TX CRC
ທ່ານສາມາດເປີດໃຊ້ block TX CRC ໂດຍໃຊ້ Enable CRC parameter ໃນ IP Parameter Editor. ຄຸນນະສົມບັດນີ້ແມ່ນສະຫນັບສະຫນູນທັງສອງຮູບແບບພື້ນຖານແລະເຕັມ.

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 28

ສົ່ງຄຳຕິຊົມ

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

MAC ເພີ່ມຄ່າ CRC ໃສ່ END CW ໂດຍການຢືນຢັນສັນຍານ tx_avs_endofpacket. ໃນໂຫມດພື້ນຖານ, ພຽງແຕ່ ALIGN CW ຈັບຄູ່ກັບ END CW ມີຊ່ອງຂໍ້ມູນ CRC ທີ່ຖືກຕ້ອງ.
ຕັນ TX CRC ໂຕ້ຕອບກັບ TX Control Word Insertion ແລະ TX MII encode block. ບລັອກ TX CRC ຄິດໄລ່ຄ່າ CRC ສໍາລັບຂໍ້ມູນ 64-bit ຕໍ່ຮອບວຽນເລີ່ມຕົ້ນຈາກ START CW ຈົນເຖິງ END CW.
ທ່ານສາມາດຢືນຢັນສັນຍານ crc_error_inject ກັບຂໍ້ມູນເສຍຫາຍໂດຍເຈດຕະນາໃນເລນສະເພາະເພື່ອສ້າງຄວາມຜິດພາດ CRC.

4.1.4. ຕົວເຂົ້າລະຫັດ TX MII

ຕົວເຂົ້າລະຫັດ TX MII ຈັດການການສົ່ງແພັກເກັດຈາກ MAC ໄປຫາ TX PCS.

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນຮູບແບບຂໍ້ມູນໃນລົດເມ MII 8-bit ໃນໂຫມດໂມດູນ PAM4. START ແລະ END CW ປາກົດຫນຶ່ງຄັ້ງໃນທຸກໆສອງເລນ MII.

ຮູບທີ 17. PAM4 Modulation Mode MII Data Pattern

ຮອບວຽນ 1

ຮອບວຽນ 2

ຮອບວຽນ 3

ຮອບວຽນ 4

ຮອບວຽນ 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນຮູບແບບຂໍ້ມູນໃນລົດເມ MII 8-bit ໃນໂຫມດໂມດູນ NRZ. START ແລະ END CW ປາກົດຢູ່ໃນທຸກໆເສັ້ນທາງ MII.

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 29

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ຮູບທີ 18. ຮູບແບບຂໍ້ມູນ NRZ Modulation MII

ຮອບວຽນ 1

ຮອບວຽນ 2

ຮອບວຽນ 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

ວົງຈອນ 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS ແລະ PMA
F-Tile Serial Lite IV Intel FPGA IP ຕັ້ງຄ່າຕົວຮັບສັນຍານ F-tile ກັບໂໝດ Ethernet PCS.

4.2. RX Datapath
ເສັ້ນທາງຂໍ້ມູນ RX ປະກອບດ້ວຍອົງປະກອບດັ່ງຕໍ່ໄປນີ້: · PMA block · PCS block · MII decoder · CRC · Deskew block · ການຄວບຄຸມການໂຍກຍ້າຍ Word

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 30

ສົ່ງຄຳຕິຊົມ

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28
ຮູບທີ 19. RX Datapath

ກັບເຫດຜົນຂອງຜູ້ໃຊ້ Avalon Streaming Interface
RX MAC
ຄວບຄຸມການກໍາຈັດຄໍາສັບ
Deskew

CRC

ຕົວຖອດລະຫັດ MII

MII Interface Custom PCS
PCS ແລະ PMA

RX Serial Interface ຈາກອຸປະກອນ FPGA ອື່ນໆ
4.2.1. RX PCS ແລະ PMA
F-Tile Serial Lite IV Intel FPGA IP ຕັ້ງຄ່າຕົວຮັບສັນຍານ F-tile ເປັນໂໝດ Ethernet PCS.
4.2.2. ຕົວຖອດລະຫັດ RX MII
ບລັອກນີ້ກໍານົດວ່າຂໍ້ມູນຂາເຂົ້າມີຄໍາຄວບຄຸມແລະເຄື່ອງຫມາຍການຈັດຕໍາແຫນ່ງ. ຕົວຖອດລະຫັດ RX MII ສົ່ງອອກຂໍ້ມູນໃນຮູບແບບ 1-bit ທີ່ຖືກຕ້ອງ, 1-bit marker indicator, 1bit control indicator, and 64-bit data per lane.
4.2.3. RX CRC
ທ່ານສາມາດເປີດໃຊ້ block TX CRC ໂດຍໃຊ້ Enable CRC parameter ໃນ IP Parameter Editor. ຄຸນນະສົມບັດນີ້ແມ່ນສະຫນັບສະຫນູນທັງສອງຮູບແບບພື້ນຖານແລະເຕັມ. ບລັອກ RX CRC ມີການໂຕ້ຕອບກັບ RX Control Word Removal ແລະ RX MII Decoder blocks. IP ຢືນຢັນສັນຍານ rx_crc_error ເມື່ອມີຂໍ້ຜິດພາດ CRC ເກີດຂຶ້ນ.

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 31

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28
IP deasserts rx_crc_error ໃນທຸກໆການລະເບີດໃຫມ່. ມັນເປັນຜົນຜະລິດຕາມເຫດຜົນຜູ້ໃຊ້ສໍາລັບການຈັດການຄວາມຜິດພາດຕາມເຫດຜົນຂອງຜູ້ໃຊ້.
4.2.4. RX Deskew
ຕັນ RX deskew ກວດພົບເຄື່ອງຫມາຍການຈັດຕໍາແຫນ່ງສໍາລັບແຕ່ລະເສັ້ນທາງແລະຈັດຮຽງຂໍ້ມູນຄືນໃຫມ່ກ່ອນທີ່ຈະສົ່ງມັນໄປຫາບລັອກການໂຍກຍ້າຍ RX CW.
ທ່ານສາມາດເລືອກທີ່ຈະໃຫ້ຫຼັກ IP ເພື່ອຈັດຮຽງຂໍ້ມູນສໍາລັບແຕ່ລະເລນໂດຍອັດຕະໂນມັດເມື່ອມີຂໍ້ຜິດພາດໃນການຈັດຕໍາແຫນ່ງໂດຍການຕັ້ງຄ່າຕົວກໍານົດການປັບອັດຕະໂນມັດໃນຕົວແກ້ໄຂພາລາມິເຕີ IP. ຖ້າທ່ານປິດຄຸນສົມບັດການຈັດຮຽງອັດຕະໂນມັດ, ຫຼັກ IP ຢືນຢັນສັນຍານ rx_error ເພື່ອຊີ້ບອກຄວາມຜິດພາດການຈັດຮຽງ. ທ່ານຕ້ອງຢືນຢັນ rx_link_reinit ເພື່ອລິເລີ່ມຂະບວນການຈັດຮຽງເລນເມື່ອມີຄວາມຜິດພາດໃນການຈັດວາງທາງເລນ.
RX deskew ກວດພົບເຄື່ອງຫມາຍການຈັດຕໍາແຫນ່ງໂດຍອີງໃສ່ເຄື່ອງຈັກຂອງລັດ. ແຜນວາດຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນສະຖານະໃນ RX deskew block.

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 32

ສົ່ງຄຳຕິຊົມ

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ຮູບທີ 20.

RX Deskew Lane Alignment State Machine with Auto alignment Enabled Flow Chart
ເລີ່ມ

IDLE

ຣີເຊັດ = 1 yes no

PCS ທັງໝົດ

ບໍ່

ເລນພ້ອມບໍ?

ແມ່ນແລ້ວ

ລໍຖ້າ

ເຄື່ອງໝາຍການຊິງຄ໌ທັງໝົດ no
ກວດພົບ?
ແມ່ນແລ້ວ
ຈັດເຂົ້າ

ບໍ່
ແມ່ນໝົດເວລາບໍ?

ແມ່ນແລ້ວ
ສູນເສຍການຈັດລໍາດັບ?
ບໍ່ມີສິ້ນສຸດ

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 33

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ຮູບທີ 21.

RX Deskew Lane Alignment State Machine with Auto Alignment Disabled Flow Chart
ເລີ່ມ

IDLE

ຣີເຊັດ = 1 yes no

PCS ທັງໝົດ

ບໍ່

ເລນພ້ອມບໍ?

ແມ່ນແລ້ວ

ແມ່ນແລ້ວ
rx_link_reinit =1
ບໍ່ມີຂໍ້ຜິດພາດ

ບໍ່ ແມ່ນ ໝົດ ເວລາ?

ລໍຖ້າ
ບໍ່ມີເຄື່ອງໝາຍການຊິງຄ໌ທັງໝົດ
ກວດພົບ?
ແມ່ນແລ້ວ ALIGN

ແມ່ນແລ້ວ
ສູນເສຍການຈັດລໍາດັບ?
ບໍ່
ຈົບ
1. ຂະບວນການຈັດຮຽງເລີ່ມຕົ້ນດ້ວຍສະຖານະ IDLE. ບລັອກຈະຍ້າຍໄປສະຖານະ WAIT ເມື່ອເສັ້ນທາງ PCS ທັງໝົດພ້ອມແລ້ວ ແລະ rx_link_reinit ຈະຖືກຍົກເລີກ.
2. ໃນສະຖານະ WAIT, ຕັນກວດສອບເຄື່ອງຫມາຍທີ່ກວດພົບທັງຫມົດຖືກຢືນຢັນພາຍໃນວົງຈອນດຽວກັນ. ຖ້າເງື່ອນໄຂນີ້ເປັນຄວາມຈິງ, ບລັອກຈະຍ້າຍໄປຢູ່ໃນສະຖານະ ALIGNED.
3. ເມື່ອທ່ອນໄມ້ຢູ່ໃນສະຖານະ ALIGNED, ມັນສະແດງວ່າເລນຖືກຈັດຮຽງ. ໃນສະຖານະນີ້, ຕັນຍັງສືບຕໍ່ຕິດຕາມການຈັດລຽງຂອງເລນແລະກວດເບິ່ງວ່າເຄື່ອງຫມາຍທັງຫມົດທີ່ຢູ່ໃນວົງຈອນດຽວກັນ. ຖ້າຢ່າງໜ້ອຍໜຶ່ງເຄື່ອງໝາຍບໍ່ຢູ່ໃນຮອບວຽນດຽວກັນ ແລະກຳນົດພາລາມິເຕີ Enable Auto Alignment, ບລັອກຈະໄປທີ່

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 34

ສົ່ງຄຳຕິຊົມ

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ສະຖານະ IDLE ເພື່ອເລີ່ມຕົ້ນຂະບວນການຈັດວາງຄືນໃໝ່. ຖ້າເປີດໃຊ້ການຈັດຮຽງອັດຕະໂນມັດບໍ່ໄດ້ຕັ້ງ ແລະຢ່າງໜ້ອຍໜຶ່ງເຄື່ອງໝາຍບໍ່ຢູ່ໃນຮອບວຽນດຽວກັນ, ບຼັອກຈະໄປຢູ່ໃນສະຖານະ ERROR ແລະລໍຖ້າໃຫ້ເຫດຜົນຂອງຜູ້ໃຊ້ຢືນຢັນສັນຍານ rx_link_reinit ເພື່ອເລີ່ມຕົ້ນຂະບວນການຈັດຮຽງເສັ້ນທາງ.

ຮູບທີ 22. ການປັບຕົວເລນດ້ວຍການເປີດໃຊ້ການຈັດຮຽງອັດຕະໂນມັດທີ່ເປີດໃຊ້ rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

ລັດ Deskew

ALNED

IDLE

ລໍຖ້າ

ALNED

AUTO_ALIGN = 1

ຮູບທີ 23. ການປັບຕົວເລນດ້ວຍການເປີດໃຊ້ການຈັດຮຽງອັດຕະໂນມັດທີ່ຖືກປິດການນຳໃຊ້ rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

ລັດ Deskew

ALNED

ຜິດພາດ

IDLE

ລໍຖ້າ

ALNED

AUTO_ALIGN = 0
4.2.5. ການກໍາຈັດ RX CW
ຕັນນີ້ຖອດລະຫັດ CWs ແລະສົ່ງຂໍ້ມູນໄປຫາເຫດຜົນຂອງຜູ້ໃຊ້ໂດຍໃຊ້ອິນເຕີເຟດ Avalon streaming ຫຼັງຈາກການໂຍກຍ້າຍຂອງ CWs.
ເມື່ອບໍ່ມີຂໍ້ມູນທີ່ຖືກຕ້ອງ, ຕັນການໂຍກຍ້າຍ RX CW deasserts ສັນຍານ rx_avs_valid.
ໃນໂຫມດເຕັມ, ຖ້າບິດຜູ້ໃຊ້ຖືກຕັ້ງ, ຕັນນີ້ຢືນຢັນສັນຍານ rx_is_usr_cmd ແລະຂໍ້ມູນໃນຮອບວຽນທໍາອິດຖືກນໍາໃຊ້ເປັນຂໍ້ມູນຫຼືຄໍາສັ່ງທີ່ຜູ້ໃຊ້ກໍານົດ.
ເມື່ອ rx_avs_ready deasserts ແລະ rx_avs_valid ຢືນຢັນ, ຕັນການໂຍກຍ້າຍ RX CW ສ້າງເງື່ອນໄຂຄວາມຜິດພາດຕໍ່ເຫດຜົນຂອງຜູ້ໃຊ້.
ສັນຍານການຖ່າຍທອດ Avalon ທີ່ກ່ຽວຂ້ອງກັບບລັອກນີ້ມີດັ່ງນີ້: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 35

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (ມີຢູ່ໃນໂໝດເຕັມເທົ່ານັ້ນ)
4.3. F-Tile Serial Lite IV Intel FPGA ສະຖາປັດຕະຍະກໍາໂມງ IP
F-Tile Serial Lite IV Intel FPGA IP ມີສີ່ຕົວປ້ອນໂມງທີ່ສ້າງໂມງໄປຫາບລັອກທີ່ແຕກຕ່າງກັນ: · ໂມງອ້າງອີງການສົ່ງສັນຍານ (xcvr_ref_clk) – ໂມງປ້ອນຂໍ້ມູນຈາກໂມງພາຍນອກ
ຊິບ ຫຼື oscillators ທີ່ສ້າງໂມງສໍາລັບ TX MAC, RX MAC, ແລະ TX ແລະ RX custom PCS blocks. ອ້າງອີງເຖິງພາລາມິເຕີສຳລັບຊ່ວງຄວາມຖີ່ທີ່ຮອງຮັບ. · ໂມງຫຼັກ TX (tx_core_clk)–ໂມງນີ້ແມ່ນມາຈາກເຄື່ອງຮັບສັນຍານ PLL ແມ່ນໃຊ້ສຳລັບ TX MAC. ໂມງນີ້ຍັງເປັນໂມງຜົນຜະລິດຈາກເຄື່ອງຮັບສັນຍານ F-tile ເພື່ອເຊື່ອມຕໍ່ກັບເຫດຜົນຂອງຜູ້ໃຊ້ TX. · ໂມງຫຼັກ RX (rx_core_clk)–ໂມງນີ້ແມ່ນມາຈາກເຄື່ອງຮັບສັນຍານ PLL ແມ່ນໃຊ້ສໍາລັບ RX deskew FIFO ແລະ RX MAC. ໂມງນີ້ຍັງເປັນໂມງຜົນຜະລິດຈາກເຄື່ອງສົ່ງສັນຍານ F-tile ເພື່ອເຊື່ອມຕໍ່ກັບເຫດຜົນຂອງຜູ້ໃຊ້ RX. · ໂມງສໍາລັບການໂຕ້ຕອບການປັບຄ່າ transceiver (reconfig_clk) – ໂມງປ້ອນຂໍ້ມູນຈາກວົງຈອນໂມງພາຍນອກຫຼື oscillators ທີ່ສ້າງໂມງສໍາລັບການໂຕ້ຕອບການກໍາຫນົດຄ່າ F-tile transceiver ໃນທັງ TX ແລະ RX datapaths. ຄວາມຖີ່ຂອງໂມງແມ່ນ 100 ຫາ 162 MHz.
ແຜນວາດບລັອກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນ F-Tile Serial Lite IV Intel FPGA IP clock domains ແລະການເຊື່ອມຕໍ່ພາຍໃນ IP.

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 36

ສົ່ງຄຳຕິຊົມ

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ຮູບທີ 24.

F-Tile Serial Lite IV Intel FPGA ສະຖາປັດຕະຍະກໍາໂມງ IP

Oscillator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver ໂມງການໂຕ້ຕອບການປັບຕັ້ງຄ່າ
(reconfig_clk)

tx_core_clkout (ເຊື່ອມຕໍ່ກັບເຫດຜົນຂອງຜູ້ໃຊ້)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

ໂມງການໂຕ້ຕອບການປັບຄ່າຕົວຮັບສັນຍານ

(reconfig_clk)

Oscillator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (ເຊື່ອມຕໍ່ກັບເຫດຜົນຂອງຜູ້ໃຊ້)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

serial_link[n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

Deskew FIFO

rx_core_clkout (ເຊື່ອມຕໍ່ກັບເຫດຜົນຂອງຜູ້ໃຊ້)

rx_core_clk= clk_pll_div64[mid_ch]

PCS ແບບກຳນົດເອງ

serial_link[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (ເຊື່ອມຕໍ່ກັບເຫດຜົນຂອງຜູ້ໃຊ້)

ໂມງສົ່ງສັນຍານສັນຍານ (xcvr_ref_clk)
ໂມງສົ່ງສັນຍານສັນຍານ (xcvr_ref_clk)

Oscillator*

ນິທານ

ອຸປະກອນ FPGA
TX core clock domain
ໂດເມນໂມງຫຼັກ RX
ໂດເມນໂມງອ້າງອິງ Transceiver ອຸປະກອນພາຍນອກ ສັນຍານຂໍ້ມູນ

4.4. ຣີເຊັດ ແລະການເຊື່ອມໂຍງເບື້ອງຕົ້ນ
ບລັອກ MAC, F-tile Hard IP, ແລະ reconfiguration blocks ມີສັນຍານ reset ທີ່ແຕກຕ່າງກັນ: · TX ແລະ RX MAC blocks ໃຊ້ tx_core_rst_n ແລະ rx_core_rst_n reset signals. · tx_pcs_fec_phy_reset_n ແລະ rx_pcs_fec_phy_reset_n ຣີເຊັດສັນຍານໄດຣຟ໌
ຕົວຄວບຄຸມການຣີເຊັດແບບອ່ອນໆເພື່ອຣີເຊັດ F-tile Hard IP. · reconfiguration block ໃຊ້ສັນຍານ reconfig_reset reset.

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 37

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ຮູບທີ 25. ຣີເຊັດສະຖາປັດຕະຍະກໍາ
Avalon Streaming Interface TX Data
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile Hard IP

TX Serial Data RX Serial Data

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

ຣີເຊັດ Logic
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ · ຣີເຊັດຂໍ້ແນະນຳໃນໜ້າ 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້
4.4.1. TX Reset ແລະ Initialization Sequence
ລຳດັບການຣີເຊັດ TX ສໍາລັບ F-Tile Serial Lite IV Intel FPGA IP ມີດັ່ງນີ້: 1. ຢືນຢັນ tx_pcs_fec_phy_reset_n, tx_core_rst_n, ແລະ reconfig_reset
ພ້ອມກັນເພື່ອຣີເຊັດ F-tile hard IP, MAC, ແລະ reconfiguration blocks. ປ່ອຍ tx_pcs_fec_phy_reset_n ແລະການປັບຕັ້ງຄ່າໃຫມ່ຫຼັງຈາກລໍຖ້າ tx_reset_ack ເພື່ອຮັບປະກັນວ່າຕັນຖືກຕັ້ງຄ່າໃຫມ່ຢ່າງຖືກຕ້ອງ. 2. IP ຫຼັງຈາກນັ້ນຢືນຢັນສັນຍານ phy_tx_lanes_stable, tx_pll_locked, ແລະ phy_ehip_ready ຫຼັງຈາກການຕັ້ງຄ່າ tx_pcs_fec_phy_reset_n ຖືກປ່ອຍອອກມາ, ເພື່ອຊີ້ບອກວ່າ TX PHY ແມ່ນກຽມພ້ອມສໍາລັບການສົ່ງຕໍ່. 3. ສັນຍານ tx_core_rst_n deasserts ຫຼັງຈາກສັນຍານ phy_ehip_ready ໄປສູງ. 4. IP ຈະເລີ່ມສົ່ງຕົວອັກສອນ IDLE ໃນການໂຕ້ຕອບ MII ເມື່ອ MAC ອອກຈາກການຣີເຊັດ. ບໍ່ມີຂໍ້ກໍານົດສໍາລັບການຈັດລຽງລໍາດັບ TX ແລະ skewing ເພາະວ່າເລນທັງຫມົດນໍາໃຊ້ໂມງດຽວກັນ. 5. ໃນຂະນະທີ່ສົ່ງຕົວອັກສອນ IDLE, MAC ຢືນຢັນສັນຍານ tx_link_up. 6. ຈາກນັ້ນ MAC ເລີ່ມສົ່ງ ALIGN ຈັບຄູ່ກັບ START/END ຫຼື END/START CW ໃນຊ່ວງເວລາທີ່ຄົງທີ່ເພື່ອເລີ່ມຕົ້ນຂະບວນການຈັດວາງທາງເລນຂອງຕົວຮັບທີ່ເຊື່ອມຕໍ່.

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 38

ສົ່ງຄຳຕິຊົມ

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ຮູບທີ 26.

TX Reset ແລະ Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_ພ້ອມ

tx_li nk_up

7
5 6 8

4.4.2. RX Reset ແລະລໍາດັບເບື້ອງຕົ້ນ
ລໍາດັບ RX reset ສໍາລັບ F-Tile Serial Lite IV Intel FPGA IP ແມ່ນດັ່ງຕໍ່ໄປນີ້:
1. ຢືນຢັນ rx_pcs_fec_phy_reset_n, rx_core_rst_n, ແລະ reconfig_reset ພ້ອມກັນເພື່ອຣີເຊັດ F-tile hard IP, MAC, ແລະ reconfiguration blocks. ປ່ອຍ rx_pcs_fec_phy_reset_n ແລະການປັບຕັ້ງຄ່າໃຫມ່ຫຼັງຈາກລໍຖ້າ rx_reset_ack ເພື່ອຮັບປະກັນວ່າຕັນຖືກຕັ້ງໃຫມ່ຢ່າງຖືກຕ້ອງ.
2. IP ຫຼັງຈາກນັ້ນຢືນຢັນສັນຍານ phy_rx_pcs_ready ຫຼັງຈາກຣີເຊັດ PCS ແບບກຳນົດເອງຖືກປ່ອຍອອກມາ, ເພື່ອຊີ້ບອກວ່າ RX PHY ແມ່ນກຽມພ້ອມສຳລັບການສົ່ງຕໍ່.
3. ສັນຍານ rx_core_rst_n deasserts ຫຼັງຈາກສັນຍານ phy_rx_pcs_ready ໄປສູງ.
4. IP ຈະເລີ່ມຂະບວນການຈັດວາງທາງຍ່າງຫຼັງຈາກການປ່ອຍ RX MAC ຄືນໃໝ່ ແລະເມື່ອໄດ້ຮັບ ALIGN ຈັບຄູ່ກັບ START/END ຫຼື END/START CW.
5. ຕັນ RX deskew ຢືນຢັນສັນຍານ rx_link_up ເມື່ອການຈັດຮຽງຂອງເລນທັງໝົດສຳເລັດແລ້ວ.
6. IP ຫຼັງຈາກນັ້ນຢືນຢັນສັນຍານ rx_link_up ກັບເຫດຜົນຂອງຜູ້ໃຊ້ເພື່ອຊີ້ບອກວ່າການເຊື່ອມຕໍ່ RX ແມ່ນພ້ອມທີ່ຈະເລີ່ມຕົ້ນການຮັບຂໍ້ມູນ.

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 39

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28

ຮູບທີ 27. RX Reset and Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ພ້ອມ

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. ອັດຕາການເຊື່ອມໂຍງແລະການຄິດໄລ່ປະສິດທິພາບແບນວິດ

ການຄຳນວນປະສິດທິພາບແບນວິດຂອງ F-Tile Serial Lite IV Intel FPGA IP ມີດັ່ງລຸ່ມນີ້:

ປະສິດທິພາບແບນວິດ = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period

ຕາຕະລາງ 17. ລາຍລະອຽດຂອງຕົວແປປະສິດທິພາບແບນວິດ

ຕົວແປ

ລາຍລະອຽດ

raw_rate burst_size

ນີ້ແມ່ນອັດຕາບິດທີ່ບັນລຸໄດ້ໂດຍການໂຕ້ຕອບ serial. raw_rate = ຄວາມກວ້າງ SERDES * ຄວາມຖີ່ຂອງໂມງ transceiver Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
ມູນຄ່າຂອງຂະຫນາດລະເບີດ. ເພື່ອຄິດໄລ່ປະສິດທິພາບແບນວິດສະເລ່ຍ, ໃຊ້ຄ່າຂະຫນາດລະເບີດທົ່ວໄປ. ສໍາລັບອັດຕາສູງສຸດ, ໃຊ້ຄ່າຂະຫນາດລະເບີດສູງສຸດ.

burst_size_ovhd

ມູນຄ່າການລະເບີດຂອງຂະໜາດເກີນ.
ໃນໂໝດເຕັມ, ຄ່າ burst_size_ovhd ແມ່ນອ້າງອີງໃສ່ CWs ທີ່ຈັບຄູ່ START ແລະ END.
ໃນໂໝດພື້ນຖານ, ບໍ່ມີ burst_size_ovhd ເພາະວ່າບໍ່ມີ START ແລະ END ຈັບຄູ່ CWs.

align_marker_period

ຄ່າຂອງໄລຍະເວລາທີ່ເຄື່ອງໝາຍການຈັດຮຽງຖືກໃສ່. ມູນຄ່າແມ່ນ 81920 ວົງຈອນໂມງສໍາລັບການລວບລວມແລະ 1280 ສໍາລັບການຈໍາລອງໄວ. ຄ່ານີ້ແມ່ນໄດ້ມາຈາກ PCS hard logic.

align_marker_width srl4_align_period

ຈຳນວນຂອງຮອບວຽນໂມງທີ່ສັນຍານເຄື່ອງໝາຍການຈັດຮຽງທີ່ຖືກຕ້ອງຖືກຈັດໄວ້ສູງ.
ຈຳນວນຂອງຮອບວຽນໂມງລະຫວ່າງສອງເຄື່ອງໝາຍການຈັດຮຽງ. ທ່ານສາມາດກໍານົດຄ່ານີ້ໂດຍໃຊ້ຕົວກໍານົດໄລຍະເວລາການຈັດຕໍາແຫນ່ງໃນ IP Parameter Editor.

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 40

ສົ່ງຄຳຕິຊົມ

4. ລາຍລະອຽດການທໍາງານ 683074 | 2022.04.28
ການຄິດໄລ່ອັດຕາການເຊື່ອມໂຍງມີດັ່ງລຸ່ມນີ້: ອັດຕາປະສິດທິພາບ = ປະສິດທິພາບແບນວິດ * raw_rate ທ່ານສາມາດໄດ້ຮັບຄວາມຖີ່ໂມງຂອງຜູ້ໃຊ້ສູງສຸດດ້ວຍສົມຜົນຕໍ່ໄປນີ້. ການຄິດໄລ່ຄວາມຖີ່ໂມງຂອງຜູ້ໃຊ້ສູງສຸດຖືວ່າການຖ່າຍທອດຂໍ້ມູນຢ່າງຕໍ່ເນື່ອງ ແລະບໍ່ມີວົງຈອນ IDLE ເກີດຂຶ້ນຕາມເຫດຜົນຂອງຜູ້ໃຊ້. ອັດຕານີ້ແມ່ນສໍາຄັນໃນເວລາທີ່ການອອກແບບເຫດຜົນຂອງຜູ້ໃຊ້ FIFO ເພື່ອຫຼີກເວັ້ນການ overflow FIFO. ຄວາມຖີ່ໂມງຂອງຜູ້ໃຊ້ສູງສຸດ = ອັດຕາປະສິດທິພາບ / 64

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 41

683074 | 2022.04.28 ສົ່ງຄຳຕິຊົມ

5. ພາລາມິເຕີ

ຕາຕະລາງ 18. F-Tile Serial Lite IV Intel FPGA IP Parameter Description

ພາລາມິເຕີ

ມູນຄ່າ

ຄ່າເລີ່ມຕົ້ນ

ລາຍລະອຽດ

ຕົວເລືອກການອອກແບບທົ່ວໄປ

ປະເພດຂອງໂມດູນ PMA

· PAM4 · NRZ

PAM4

ເລືອກໂຫມດໂມດູນ PCS.

ປະເພດ PMA

· FHT · FGT

FGT

ເລືອກປະເພດເຄື່ອງຮັບສັນຍານ.

ອັດຕາຂໍ້ມູນ PMA

· ສໍາລັບຮູບແບບ PAM4:
- ປະເພດເຄື່ອງຮັບສັນຍານ FGT: 20 Gbps 58 Gbps
- ປະເພດເຄື່ອງຮັບສັນຍານ FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· ສໍາລັບຮູບແບບ NRZ:
- ປະເພດເຄື່ອງຮັບສັນຍານ FGT: 10 Gbps 28.05 Gbps
- ປະເພດເຄື່ອງຮັບສັນຍານ FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

ລະບຸອັດຕາຂໍ້ມູນທີ່ມີປະສິດທິພາບຢູ່ທີ່ຜົນຜະລິດຂອງ transceiver ທີ່ລວມເອົາການສົ່ງຕໍ່ແລະສ່ວນເກີນອື່ນໆ. ຄ່າແມ່ນຄິດໄລ່ໂດຍ IP ໂດຍການປັດສະວະເຖິງ 1 ຈຸດທົດສະນິຍົມໃນຫົວໜ່ວຍ Gbps.

ໂໝດ PMA

· Duplex · Tx · Rx

ສອງຊັ້ນ

ສໍາລັບປະເພດ FHT transceiver, ທິດທາງທີ່ສະຫນັບສະຫນູນແມ່ນ duplex ເທົ່ານັ້ນ. ສໍາລັບປະເພດເຄື່ອງຮັບສັນຍານ FGT, ທິດທາງທີ່ຮອງຮັບແມ່ນ Duplex, Tx, ແລະ Rx.

ຈໍານວນ PMA

· ສໍາລັບຮູບແບບ PAM4:

ເລນ

— 1 ເຖິງ 12

· ສໍາລັບຮູບແບບ NRZ:

— 1 ເຖິງ 16

ເລືອກຈໍານວນເລນ. ສໍາລັບການອອກແບບ simplex, ຈໍານວນເສັ້ນທາງທີ່ສະຫນັບສະຫນູນແມ່ນ 1.

ຄວາມຖີ່ໂມງອ້າງອີງ PLL

· ສໍາລັບປະເພດ FHT transceiver: 156.25 MHz
· ສໍາລັບປະເພດ FGT transceiver: 27.5 MHz 379.84375 MHz, ຂຶ້ນກັບອັດຕາຂໍ້ມູນ transceiver ທີ່ເລືອກ.

· ສໍາລັບປະເພດ FHT transceiver: 156.25 MHz
· ສໍາລັບປະເພດ FGT transceiver: 165 MHz

ລະບຸຄວາມຖີ່ໂມງອ້າງອີງຂອງເຄື່ອງຮັບສັນຍານ.

ລະບົບ PLL

—

ໂມງອ້າງອີງ

ຄວາມຖີ່

170 MHz

ສາມາດໃຊ້ໄດ້ກັບປະເພດເຄື່ອງຮັບສັນຍານ FHT ເທົ່ານັ້ນ. ລະບຸໂມງອ້າງອີງລະບົບ PLL ແລະຈະຖືກໃຊ້ເປັນການປ້ອນຂໍ້ມູນຂອງ F-Tile Reference ແລະ System PLL Clocks Intel FPGA IP ເພື່ອສ້າງໂມງລະບົບ PLL.

ຄວາມຖີ່ PLL ຂອງລະບົບ
ໄລຍະການຈັດຮຽງ

— 128 65536

ເປີດໃຊ້ RS-FEC

ເປີດໃຊ້

876.5625 MHz 128 ເປີດໃຊ້ງານ

ລະບຸຄວາມຖີ່ໂມງລະບົບ PLL.
ລະບຸໄລຍະເວລາຂອງເຄື່ອງໝາຍການຈັດຮຽງ. ຄ່າຕ້ອງເປັນ x2. ເປີດເພື່ອເປີດໃຊ້ຄຸນສົມບັດ RS-FEC.
ສືບຕໍ່…

ISO 9001:2015 ລົງທະບຽນ

5. ພາລາມິເຕີ 683074 | 2022.04.28

ພາລາມິເຕີ

ມູນຄ່າ

ຄ່າເລີ່ມຕົ້ນ

ລາຍລະອຽດ

ປິດໃຊ້ງານ

ສໍາລັບໂຫມດໂມດູນ PAM4 PCS, RS-FEC ຖືກເປີດໃຊ້ຕະຫຼອດເວລາ.

ການໂຕ້ຕອບຜູ້ໃຊ້

ໂໝດການຖ່າຍທອດ

· ເຕັມ · ພື້ນຖານ

ເຕັມ

ເລືອກການຖ່າຍທອດຂໍ້ມູນສຳລັບ IP.

ເຕັມ: ໂໝດນີ້ສົ່ງວົງຈອນການເລີ່ມຕົ້ນຂອງແພັກເກັດ ແລະວົງຈອນປິດພາຍໃນກອບ.

ພື້ນຖານ: ນີ້ແມ່ນໂຫມດການຖ່າຍທອດແບບບໍລິສຸດທີ່ຂໍ້ມູນຖືກສົ່ງໂດຍບໍ່ມີການເລີ່ມຕົ້ນຂອງແພັກເກັດ, ຫວ່າງເປົ່າ, ແລະທ້າຍຂອງແພັກເກັດເພື່ອເພີ່ມແບນວິດ.

ເປີດໃຊ້ CRC

ເປີດໃຊ້ງານ Disable

ປິດໃຊ້ງານ

ເປີດໃຊ້ເພື່ອເປີດໃຊ້ການກວດສອບ ແລະແກ້ໄຂຂໍ້ຜິດພາດ CRC.

ເປີດໃຊ້ການຈັດຮຽງອັດຕະໂນມັດ

ເປີດໃຊ້ງານ Disable

ປິດໃຊ້ງານ

ເປີດເພື່ອເປີດໃຊ້ຄຸນສົມບັດການຈັດວາງທາງອັດຕະໂນມັດ.

ເປີດໃຊ້ຈຸດສິ້ນສຸດດີບັກ

ເປີດໃຊ້ງານ Disable

ປິດໃຊ້ງານ

ເມື່ອເປີດ, F-Tile Serial Lite IV Intel FPGA IP ປະກອບມີຈຸດສິ້ນສຸດ Debug ທີ່ຝັງໄວ້ທີ່ເຊື່ອມຕໍ່ພາຍໃນກັບອິນເຕີເຟດທີ່ສ້າງແຜນທີ່ Avalon. IP ສາມາດປະຕິບັດການທົດສອບບາງຢ່າງແລະຟັງຊັນດີບັກຜ່ານ JTAG ໃຊ້ System Console. ຄ່າເລີ່ມຕົ້ນແມ່ນປິດ.

ການລວມຕົວແບບງ່າຍດາຍ (ການຕັ້ງຄ່າພາລາມິເຕີນີ້ສາມາດໃຊ້ໄດ້ພຽງແຕ່ເມື່ອທ່ານເລືອກການອອກແບບ FGT dual simplex.)

RSFEC ເປີດໃຊ້ໃນ Serial Lite IV Simplex IP ອື່ນໆທີ່ວາງໄວ້ຢູ່ຊ່ອງ FGT ດຽວກັນ

ເປີດໃຊ້ງານ Disable

ປິດໃຊ້ງານ

ເປີດຕົວເລືອກນີ້ຖ້າທ່ານຕ້ອງການການປະສົມຂອງການຕັ້ງຄ່າທີ່ມີ RS-FEC ເປີດໃຊ້ງານແລະປິດການໃຊ້ງານສໍາລັບ F-Tile Serial Lite IV Intel FPGA IP ໃນການອອກແບບແບບງ່າຍດາຍຄູ່ສໍາລັບໂຫມດ NRZ transceiver, ເຊິ່ງທັງ TX ແລະ RX ຖືກຈັດໃສ່ໃນ FGT ດຽວກັນ. ຊ່ອງ.

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 43

683074 | 2022.04.28 ສົ່ງຄຳຕິຊົມ

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals

6.1. ສັນຍານໂມງ

ຕາຕະລາງ 19. ສັນຍານໂມງ

ຊື່

ທິດທາງຄວາມກວ້າງ

ລາຍລະອຽດ

tx_core_clkout

ສົ່ງອອກໂມງຫຼັກ TX ສໍາລັບການໂຕ້ຕອບ TX custom PCS, TX MAC ແລະເຫດຜົນຂອງຜູ້ໃຊ້ໃນ

ເສັ້ນທາງຂໍ້ມູນ TX.

ໂມງນີ້ຖືກສ້າງມາຈາກບລັອກ PCS ແບບກຳນົດເອງ.

rx_core_clkout

ໂມງຫຼັກ RX ສົ່ງອອກສໍາລັບການໂຕ້ຕອບ RX custom PCS, RX deskew FIFO, RX MAC

ແລະເຫດຜົນຂອງຜູ້ໃຊ້ໃນ RX datapath.

ໂມງນີ້ຖືກສ້າງມາຈາກບລັອກ PCS ແບບກຳນົດເອງ.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

ໂມງອ້າງອິງ Transceiver ປ້ອນຂໍ້ມູນ.

ເມື່ອປະເພດຕົວຮັບສັນຍານຖືກຕັ້ງເປັນ FGT, ເຊື່ອມຕໍ່ໂມງນີ້ກັບສັນຍານຜົນຜະລິດ (out_refclk_fgt_0) ຂອງ F-Tile Reference ແລະ System PLL Clocks Intel FPGA IP. ເມື່ອປະເພດເຄື່ອງຮັບສັນຍານຖືກຕັ້ງເປັນ FHT, ເຊື່ອມຕໍ່

ໂມງນີ້ໄປຫາສັນຍານຜົນຜະລິດ (out_fht_cmmpll_clk_0) ຂອງ F-Tile Reference and System PLL Clocks Intel FPGA IP.

ອ້າງອີງເຖິງພາລາມິເຕີສຳລັບຊ່ວງຄວາມຖີ່ທີ່ຮອງຮັບ.

ໂມງປ້ອນຂໍ້ມູນເຂົ້າສໍາລັບການໂຕ້ຕອບການປັບຄ່າຕົວຮັບສັນຍານ.

ຄວາມຖີ່ຂອງໂມງແມ່ນ 100 ຫາ 162 MHz.

ເຊື່ອມຕໍ່ສັນຍານໂມງເຂົ້ານີ້ກັບວົງຈອນໂມງພາຍນອກ ຫຼື oscillators.

ໂມງປ້ອນຂໍ້ມູນເຂົ້າສໍາລັບການໂຕ້ຕອບການປັບຄ່າຕົວຮັບສັນຍານ.

ຄວາມຖີ່ຂອງໂມງແມ່ນ 100 ຫາ 162 MHz.

ເຊື່ອມຕໍ່ສັນຍານໂມງເຂົ້ານີ້ກັບວົງຈອນໂມງພາຍນອກ ຫຼື oscillators.

out_systempl_clk_ 1

ປ້ອນຂໍ້ມູນ

ໂມງລະບົບ PLL.
ເຊື່ອມຕໍ່ໂມງນີ້ກັບສັນຍານອອກ (out_systempll_clk_0) ຂອງ F-Tile Reference and System PLL Clocks Intel FPGA IP.

ຕົວກໍານົດຂໍ້ມູນທີ່ກ່ຽວຂ້ອງໃນຫນ້າ 42

6.2. ຣີເຊັດສັນຍານ

ຕາຕະລາງ 20. ຣີເຊັດສັນຍານ

ຊື່

ທິດທາງຄວາມກວ້າງ

tx_core_rst_n

ປ້ອນຂໍ້ມູນ

Clock Domain Asynchronous

rx_core_rst_n

ປ້ອນຂໍ້ມູນ

Asynchronous

tx_pcs_fec_phy_reset_n 1

ປ້ອນຂໍ້ມູນ

Asynchronous

ລາຍລະອຽດ

ສັນຍານການຣີເຊັດແບບເຄື່ອນໄຫວ-ຕໍ່າ. ຣີເຊັດ F-Tile Serial Lite IV TX MAC.

ສັນຍານການຣີເຊັດແບບເຄື່ອນໄຫວ-ຕໍ່າ. ຣີເຊັດ F-Tile Serial Lite IV RX MAC.

ສັນຍານການຣີເຊັດແບບເຄື່ອນໄຫວ-ຕໍ່າ.

ສືບຕໍ່…

ISO 9001:2015 ລົງທະບຽນ

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

ຊື່

Width Direction Clock Domain

ລາຍລະອຽດ

ຣີເຊັດ F-Tile Serial Lite IV TX custom PCS.

rx_pcs_fec_phy_reset_n 1

ປ້ອນຂໍ້ມູນ

Asynchronous

ສັນຍານການຣີເຊັດແບບເຄື່ອນໄຫວ-ຕໍ່າ. ຣີເຊັດ F-Tile Serial Lite IV RX custom PCS.

reconfig_reset

ປ້ອນຂໍ້ມູນ

reconfig_clk Active-high reset signal.

ຣີເຊັດບລັອກການຕັ້ງຄ່າສ່ວນຕິດຕໍ່ທີ່ເຮັດແຜນທີ່ດ້ວຍໜ່ວຍຄວາມຈຳ Avalon.

reconfig_sl_reset

ການປ້ອນຂໍ້ມູນ reconfig_sl_clk Active-high reset signal.

ຣີເຊັດບລັອກການຕັ້ງຄ່າສ່ວນຕິດຕໍ່ທີ່ເຮັດແຜນທີ່ດ້ວຍໜ່ວຍຄວາມຈຳ Avalon.

6.3. ສັນຍານ MAC

ຕາຕະລາງ 21.

ສັນຍານ TX MAC
ໃນຕາຕະລາງນີ້, N ເປັນຕົວແທນຂອງຈໍານວນເລນທີ່ກໍານົດໄວ້ໃນຕົວແກ້ໄຂພາລາມິເຕີ IP.

ຊື່

ກວ້າງ

Direction Clock Domain

ລາຍລະອຽດ

tx_avs_ພ້ອມ

ສົ່ງສັນຍານ tx_core_clkout Avalon streaming.

ເມື່ອຢືນຢັນ, ຊີ້ໃຫ້ເຫັນວ່າ TX MAC ພ້ອມທີ່ຈະຍອມຮັບຂໍ້ມູນ.

tx_avs_data

· (64*N)*2 (ໂໝດ PAM4)
· 64*N (ໂໝດ NRZ)

ປ້ອນຂໍ້ມູນ

tx_core_clkout Avalon streaming signal. ຂໍ້ມູນ TX.

tx_avs_channel

ປ້ອນ tx_core_clkout Avalon streaming signal.

ໝາຍເລກຊ່ອງສຳລັບຂໍ້ມູນທີ່ຖືກໂອນຢູ່ໃນຮອບວຽນປັດຈຸບັນ.

ສັນຍານນີ້ບໍ່ມີຢູ່ໃນໂໝດພື້ນຖານ.

tx_avs_ຖືກຕ້ອງ

ປ້ອນ tx_core_clkout Avalon streaming signal.

ເມື່ອຢືນຢັນ, ສະແດງໃຫ້ເຫັນວ່າສັນຍານຂໍ້ມູນ TX ແມ່ນຖືກຕ້ອງ.

tx_avs_startofpacket

ປ້ອນ tx_core_clkout Avalon streaming signal.

ເມື່ອຢືນຢັນ, ຊີ້ໃຫ້ເຫັນເຖິງຈຸດເລີ່ມຕົ້ນຂອງຊຸດຂໍ້ມູນ TX.

ຢືນຢັນພຽງແຕ່ວົງຈອນໂມງດຽວສໍາລັບແຕ່ລະຊອງ.

ສັນຍານນີ້ບໍ່ມີຢູ່ໃນໂໝດພື້ນຖານ.

tx_avs_endofpacket

ປ້ອນ tx_core_clkout Avalon streaming signal.

ເມື່ອຢືນຢັນ, ຊີ້ໃຫ້ເຫັນເຖິງຈຸດສິ້ນສຸດຂອງຊຸດຂໍ້ມູນ TX.

ຢືນຢັນພຽງແຕ່ວົງຈອນໂມງດຽວສໍາລັບແຕ່ລະຊອງ.

ສັນຍານນີ້ບໍ່ມີຢູ່ໃນໂໝດພື້ນຖານ.

tx_avs_ເປົ່າ

ປ້ອນ tx_core_clkout Avalon streaming signal.

ຊີ້ໃຫ້ເຫັນຈໍານວນຄໍາທີ່ບໍ່ຖືກຕ້ອງໃນການລະເບີດສຸດທ້າຍຂອງຂໍ້ມູນ TX.

ສັນຍານນີ້ບໍ່ມີຢູ່ໃນໂໝດພື້ນຖານ.

tx_num_valid_bytes_eob

ປ້ອນຂໍ້ມູນ

tx_core_clkout

ຊີ້ໃຫ້ເຫັນຈໍານວນ bytes ທີ່ຖືກຕ້ອງໃນຄໍາສຸດທ້າຍຂອງການລະເບີດສຸດທ້າຍ. ສັນຍານນີ້ບໍ່ມີຢູ່ໃນໂໝດພື້ນຖານ.
ສືບຕໍ່…

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

ຊື່ tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

ກວ້າງ 1
1 1
ນ 5

Direction Clock Domain

ລາຍລະອຽດ

ປ້ອນຂໍ້ມູນ

tx_core_clkout

ເມື່ອຢືນຢັນ, ສັນຍານນີ້ຈະເລີ່ມວົງຈອນຂໍ້ມູນຂ່າວສານທີ່ຜູ້ໃຊ້ກໍານົດ.
ຢືນຢັນສັນຍານນີ້ຢູ່ໃນວົງຈອນໂມງດຽວກັນກັບການຢືນຢັນ tx_startofpacket.
ສັນຍານນີ້ບໍ່ມີຢູ່ໃນໂໝດພື້ນຖານ.

ຜົນຜະລິດ tx_core_clkout ເມື່ອຢືນຢັນ, ຊີ້ບອກວ່າການເຊື່ອມຕໍ່ຂໍ້ມູນ TX ແມ່ນກຽມພ້ອມສໍາລັບການສົ່ງຂໍ້ມູນ.

ຜົນຜະລິດ

tx_core_clkout

ເມື່ອຢືນຢັນແລ້ວ, ສັນຍານນີ້ຈະເລີ່ມການຈັດແຖວຄືນໃໝ່.
ຢືນຢັນສັນຍານນີ້ສໍາລັບຮອບວຽນຫນຶ່ງໂມງເພື່ອກະຕຸ້ນ MAC ເພື່ອສົ່ງ ALIGN CW.

ປ້ອນຂໍ້ມູນ

tx_core_clkout ເມື່ອຖືກຢືນຢັນ, MAC ຈະໃສ່ຂໍ້ຜິດພາດ CRC32 ໃສ່ເລນທີ່ເລືອກ.

ຜົນຜະລິດ tx_core_clkout ບໍ່ໄດ້ໃຊ້.

ແຜນວາດເວລາຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນ example ຂອງ TX ການສົ່ງຂໍ້ມູນ 10 ຄໍາຈາກເຫດຜົນຂອງຜູ້ໃຊ້ໃນທົ່ວ 10 TX serial lane.

ຮູບທີ 28.

ແຜນວາດເວລາການສົ່ງຂໍ້ມູນ TX
tx_core_clkout

tx_avs_ຖືກຕ້ອງ

tx_avs_ພ້ອມ

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

ເລນ 0

…………

STRT 0 10

N-10 END STRT 0

ເລນ 1

…………

STRT 1 11

N-9 END STRT 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

ເລນ 9

…………

STRT 9 19

N-1 END STRT 9

N-1 ສິ້ນສຸດ IDLE IDLE

ຕາຕະລາງ 22.

ສັນຍານ RX MAC
ໃນຕາຕະລາງນີ້, N ເປັນຕົວແທນຂອງຈໍານວນເລນທີ່ກໍານົດໄວ້ໃນຕົວແກ້ໄຂພາລາມິເຕີ IP.

ຊື່

ກວ້າງ

Direction Clock Domain

ລາຍລະອຽດ

rx_avs_ພ້ອມ

ປ້ອນສັນຍານ rx_core_clkout Avalon streaming.

ເມື່ອຢືນຢັນ, ຊີ້ໃຫ້ເຫັນວ່າເຫດຜົນຂອງຜູ້ໃຊ້ພ້ອມທີ່ຈະຍອມຮັບຂໍ້ມູນ.

rx_avs_data

(64*N)*2 (ໂໝດ PAM4)
64*N (ໂໝດ NRZ)

ຜົນຜະລິດ

rx_core_clkout ສັນຍານການຖ່າຍທອດ Avalon. ຂໍ້ມູນ RX.

rx_avs_channel

ສັນຍານອອກ rx_core_clkout Avalon streaming.

ໝາຍເລກຊ່ອງສຳລັບຂໍ້ມູນ

ໄດ້ຮັບໃນວົງຈອນປະຈຸບັນ.

ສັນຍານນີ້ບໍ່ມີຢູ່ໃນໂໝດພື້ນຖານ.

rx_avs_ຖືກຕ້ອງ

ສັນຍານອອກ rx_core_clkout Avalon streaming.

ສືບຕໍ່…

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 46

ສົ່ງຄຳຕິຊົມ

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

ຊື່

ກວ້າງ

Direction Clock Domain

ລາຍລະອຽດ

ເມື່ອຢືນຢັນ, ສະແດງໃຫ້ເຫັນວ່າສັນຍານຂໍ້ມູນ RX ແມ່ນຖືກຕ້ອງ.

rx_avs_startofpacket

ສັນຍານອອກ rx_core_clkout Avalon streaming.

ເມື່ອຢືນຢັນ, ສະແດງເຖິງການເລີ່ມຕົ້ນຂອງຊຸດຂໍ້ມູນ RX.

ຢືນຢັນພຽງແຕ່ວົງຈອນໂມງດຽວສໍາລັບແຕ່ລະຊອງ.

ສັນຍານນີ້ບໍ່ມີຢູ່ໃນໂໝດພື້ນຖານ.

rx_avs_endofpacket

ສັນຍານອອກ rx_core_clkout Avalon streaming.

ເມື່ອຢືນຢັນ, ຊີ້ໃຫ້ເຫັນເຖິງຈຸດສິ້ນສຸດຂອງຊຸດຂໍ້ມູນ RX.

ຢືນຢັນພຽງແຕ່ວົງຈອນໂມງດຽວສໍາລັບແຕ່ລະຊອງ.

ສັນຍານນີ້ບໍ່ມີຢູ່ໃນໂໝດພື້ນຖານ.

rx_avs_ເປົ່າ

ສັນຍານອອກ rx_core_clkout Avalon streaming.

ຊີ້ໃຫ້ເຫັນຈໍານວນຄໍາທີ່ບໍ່ຖືກຕ້ອງໃນການລະເບີດສຸດທ້າຍຂອງຂໍ້ມູນ RX.

ສັນຍານນີ້ບໍ່ມີຢູ່ໃນໂໝດພື້ນຖານ.

rx_num_valid_bytes_eob

ຜົນຜະລິດ

rx_core_clkout ຊີ້ບອກຈໍານວນຂອງ bytes ທີ່ຖືກຕ້ອງໃນຄໍາສຸດທ້າຍຂອງການລະເບີດສຸດທ້າຍ.
ສັນຍານນີ້ບໍ່ມີຢູ່ໃນໂໝດພື້ນຖານ.

rx_is_usr_cmd

ຜົນຜະລິດ rx_core_clkout ເມື່ອຖືກຢືນຢັນ, ສັນຍານນີ້ຈະເລີ່ມຜູ້ໃຊ້-

ວົງຈອນຂໍ້ມູນທີ່ກໍານົດໄວ້.

ຢືນຢັນສັນຍານນີ້ຢູ່ໃນວົງຈອນໂມງດຽວກັນກັບການຢືນຢັນ tx_startofpacket.

ສັນຍານນີ້ບໍ່ມີຢູ່ໃນໂໝດພື້ນຖານ.

rx_link_up

ຜົນຜະລິດ rx_core_clkout ເມື່ອຖືກຢືນຢັນ, ຊີ້ໃຫ້ເຫັນເຖິງການເຊື່ອມຕໍ່ຂໍ້ມູນ RX

ແມ່ນກຽມພ້ອມສໍາລັບການຮັບຂໍ້ມູນ.

rx_link_reinit

ປ້ອນຂໍ້ມູນ rx_core_clkout ເມື່ອຢືນຢັນແລ້ວ, ສັນຍານນີ້ຈະເລີ່ມເລນ

ການຈັດຕັ້ງໃຫມ່.

ຖ້າທ່ານປິດການເປີດໃຊ້ການຈັດຮຽງອັດຕະໂນມັດ, ຢືນຢັນສັນຍານນີ້ສໍາລັບຮອບວຽນຫນຶ່ງໂມງເພື່ອກະຕຸ້ນ MAC ເພື່ອຈັດຮຽງເລນຄືນໃຫມ່. ຖ້າຕັ້ງການເປີດໃຊ້ການຈັດຮຽງອັດຕະໂນມັດ, MAC ປັບເສັ້ນອັດຕະໂນມັດຄືນໃໝ່.

ຢ່າຢືນຢັນສັນຍານນີ້ເມື່ອເປີດໃຊ້ການຈັດຮຽງອັດຕະໂນມັດ.

rx_error

(N*2*2)+3 (ໂໝດ PAM4)
(N*2)*3 (ໂໝດ NRZ)

ຜົນຜະລິດ

rx_core_clkout

ເມື່ອຢືນຢັນ, ສະແດງເຖິງເງື່ອນໄຂຄວາມຜິດພາດທີ່ເກີດຂື້ນໃນ RX datapath.
· [(N*2+2):N+3] = ຊີ້ໃຫ້ເຫັນຄວາມຜິດພາດ PCS ສໍາລັບເລນສະເພາະ.
· [N+2] = ຊີ້ໃຫ້ເຫັນຄວາມຜິດພາດການຈັດຮຽງ. Reinitialize lane alignment ຖ້າ bit ນີ້ຖືກຢືນຢັນ.
· [N+1]= ຊີ້ໃຫ້ເຫັນຂໍ້ມູນຖືກສົ່ງຕໍ່ໄປຫາເຫດຜົນຂອງຜູ້ໃຊ້ ເມື່ອເຫດຜົນຂອງຜູ້ໃຊ້ບໍ່ພ້ອມ.
· [N] = ຊີ້ໃຫ້ເຫັນເຖິງການສູນເສຍການຈັດຕໍາແຫນ່ງ.
· [(N-1):0] = ລະບຸຂໍ້ມູນທີ່ມີຂໍ້ຜິດພາດ CRC.

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

6.4. ສັນຍານການປັບຄ່າ Transceiver

ຕາຕະລາງ 23.

ສັນຍານການປັບຕັ້ງຄ່າ PCS
ໃນຕາຕະລາງນີ້, N ເປັນຕົວແທນຂອງຈໍານວນເລນທີ່ກໍານົດໄວ້ໃນຕົວແກ້ໄຂພາລາມິເຕີ IP.

ຊື່

ກວ້າງ

Direction Clock Domain

ລາຍລະອຽດ

reconfig_sl_read

Input reconfig_sl_ PCS reconfiguration ອ່ານຄໍາສັ່ງ

ຄກ

ສັນຍານ.

reconfig_sl_write

ການປ້ອນຂໍ້ມູນ reconfig_sl_ PCS reconfiguration ຂຽນ

ຄກ

ສັນຍານຄໍາສັ່ງ.

reconfig_sl_address

14 bits + clogb2N

ປ້ອນຂໍ້ມູນ

reconfig_sl_ clk

ລະບຸການປັບຕັ້ງ PCS ຄືນໃໝ່ Avalon memory-mapped interface address in a selected lane.
ແຕ່ລະຊ່ອງມີ 14 bits ແລະທາງເທິງຫມາຍເຖິງການຊົດເຊີຍຂອງເລນ.
Example, ສໍາລັບການອອກແບບ 4-lane NRZ/PAM4, ກັບ reconfig_sl_address[13:0] ໂດຍອ້າງອີງໃສ່ຄ່າທີ່ຢູ່:
· reconfig_sl_address[15:1 4] ຕັ້ງເປັນ 00 = ທີ່ຢູ່ສຳລັບເລນ 0.
· reconfig_sl_address[15:1 4] ຕັ້ງເປັນ 01 = ທີ່ຢູ່ສຳລັບເລນ 1.
· reconfig_sl_address[15:1 4] ຕັ້ງເປັນ 10 = ທີ່ຢູ່ສຳລັບເລນ 2.
· reconfig_sl_address[15:1 4] ຕັ້ງເປັນ 11 = ທີ່ຢູ່ສຳລັບເລນ 3.

reconfig_sl_readdata

ຜົນຜະລິດ reconfig_sl_ ລະບຸຂໍ້ມູນການປັບຕັ້ງຄ່າ PCS

ຄກ

ຈະຖືກອ່ານໂດຍຮອບວຽນກຽມພ້ອມໃນ a

ເລນທີ່ເລືອກ.

reconfig_sl_waitrequest

ຜົນຜະລິດ reconfig_sl_ ເປັນຕົວແທນຂອງ PCS reconfiguration

ຄກ

Avalon ການໂຕ້ຕອບທີ່ມີແຜນທີ່ຫນ່ວຍຄວາມຈໍາ

ສັນຍານຢຸດຢູ່ໃນເສັ້ນທາງທີ່ເລືອກ.

reconfig_sl_writedata

ການປ້ອນຂໍ້ມູນ reconfig_sl_ ລະບຸຂໍ້ມູນການປັບຕັ້ງຄ່າ PCS

ຄກ

ຈະຖືກຂຽນໄວ້ໃນວົງຈອນການຂຽນໃນ a

ເລນທີ່ເລືອກ.

reconfig_sl_readdata_vali

ຜົນຜະລິດ

reconfig_sl_ ລະບຸການຕັ້ງຄ່າ PCS ຄືນໃໝ່

ຄກ

ຂໍ້ມູນທີ່ໄດ້ຮັບແມ່ນຖືກຕ້ອງໃນຂໍ້ມູນທີ່ເລືອກ

ເລນ.

ຕາຕະລາງ 24.

F-Tile Hard IP Reconfiguration signals
ໃນຕາຕະລາງນີ້, N ເປັນຕົວແທນຂອງຈໍານວນເລນທີ່ກໍານົດໄວ້ໃນຕົວແກ້ໄຂພາລາມິເຕີ IP.

ຊື່

ກວ້າງ

Direction Clock Domain

ລາຍລະອຽດ

reconfig_read

ການປ້ອນຂໍ້ມູນ reconfig_clk PMA reconfiguration ອ່ານແລ້ວ

ສັນຍານຄໍາສັ່ງ.

reconfig_write

ການປ້ອນຂໍ້ມູນ reconfig_clk PMA reconfiguration ຂຽນ

ສັນຍານຄໍາສັ່ງ.

reconfig_address

18 bits + clog2bN

ປ້ອນຂໍ້ມູນ

reconfig_clk

ລະບຸທີ່ຢູ່ອິນເຕີເຟດ Mapped memorymapped PMA Avalon ໃນເລນທີ່ເລືອກ.
ສືບຕໍ່…

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 48

ສົ່ງຄຳຕິຊົມ

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

ຊື່
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdata ຖືກຕ້ອງ

ກວ້າງ
32 1 32 1

Direction Clock Domain

ລາຍລະອຽດ

ໃນທັງສອງໂຫມດ PAM4 ad NRZ, ແຕ່ລະເສັ້ນທາງມີ 18 bits ແລະບິດເທິງທີ່ຍັງເຫຼືອຫມາຍເຖິງການຊົດເຊີຍຂອງເລນ.
Example, ສໍາລັບການອອກແບບ 4 ເລນ:
· reconfig_address[19:18] ຕັ້ງເປັນ 00 = ທີ່ຢູ່ສຳລັບເລນ 0.
· reconfig_address[19:18] ຕັ້ງເປັນ 01 = ທີ່ຢູ່ສຳລັບເລນ 1.
· reconfig_address[19:18] ຕັ້ງເປັນ 10 = ທີ່ຢູ່ສຳລັບເລນ 2.
· reconfig_address[19:18] ຕັ້ງເປັນ 11 = ທີ່ຢູ່ສຳລັບເລນ 3.

ຜົນຜະລິດ

reconfig_clk ລະບຸຂໍ້ມູນ PMA ທີ່ຈະອ່ານໂດຍຮອບວຽນທີ່ກຽມພ້ອມໃນເລນທີ່ເລືອກ.

ຜົນຜະລິດ

reconfig_clk ເປັນຕົວແທນຂອງ PMA Avalon memorymapped interface ຢຸດສັນຍານຢູ່ໃນເລນທີ່ເລືອກ.

ປ້ອນຂໍ້ມູນ

reconfig_clk ລະບຸຂໍ້ມູນ PMA ທີ່ຈະຂຽນໃນຮອບຂຽນໃນເລນທີ່ເລືອກ.

ຜົນຜະລິດ

reconfig_clk ລະບຸ PMA reconfiguration ຂໍ້ມູນທີ່ໄດ້ຮັບແມ່ນຖືກຕ້ອງໃນເລນທີ່ເລືອກ.

6.5. ສັນຍານ PMA

ຕາຕະລາງ 25.

ສັນຍານ PMA
ໃນຕາຕະລາງນີ້, N ເປັນຕົວແທນຂອງຈໍານວນເລນທີ່ກໍານົດໄວ້ໃນຕົວແກ້ໄຂພາລາມິເຕີ IP.

ຊື່

ກວ້າງ

Direction Clock Domain

ລາຍລະອຽດ

phy_tx_lanes_stable

N*2 (ໂໝດ PAM4)
N (ໂໝດ NRZ)

ຜົນຜະລິດ

Asynchronous ເມື່ອຢືນຢັນ, ຊີ້ບອກວ່າ TX datapath ແມ່ນພ້ອມທີ່ຈະສົ່ງຂໍ້ມູນ.

tx_pll_locked

N*2 (ໂໝດ PAM4)
N (ໂໝດ NRZ)

ຜົນຜະລິດ

Asynchronous ເມື່ອຢືນຢັນ, ຊີ້ໃຫ້ເຫັນວ່າ TX PLL ໄດ້ບັນລຸສະຖານະການລັອກ.

phy_ehip_ພ້ອມ

N*2 (ໂໝດ PAM4)
N (ໂໝດ NRZ)

ຜົນຜະລິດ

Asynchronous

ເມື່ອຢືນຢັນ, ຊີ້ບອກວ່າ PCS ແບບກຳນົດເອງໄດ້ສຳເລັດການເລີ່ມຕົ້ນພາຍໃນແລ້ວ ແລະພ້ອມທີ່ຈະສົ່ງຕໍ່.
ສັນຍານນີ້ຢືນຢັນຫຼັງຈາກ tx_pcs_fec_phy_reset_n ແລະ tx_pcs_fec_phy_reset_nare deasserted.

tx_serial_data

Output TX serial clock TX TX serial pins.

rx_serial_data

ປ້ອນຂໍ້ມູນ RX serial ໂມງ RX serial pins.

phy_rx_block_lock

N*2 (ໂໝດ PAM4)
N (ໂໝດ NRZ)

ຜົນຜະລິດ

Asynchronous ເມື່ອຢືນຢັນ, ຊີ້ບອກວ່າການຈັດຮຽງຕັນ 66b ໄດ້ສໍາເລັດສໍາລັບເລນ.

rx_cdr_lock

N*2 (ໂໝດ PAM4)

ຜົນຜະລິດ

Asynchronous

ເມື່ອຢືນຢັນ, ຊີ້ບອກວ່າໂມງທີ່ກູ້ຄືນມາຖືກລັອກໃສ່ຂໍ້ມູນ.
ສືບຕໍ່…

ສົ່ງຄຳຕິຊົມ

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

ຊື່ phy_rx_pcs_ready phy_rx_hi_ber

ກວ້າງ

Direction Clock Domain

ລາຍລະອຽດ

N (ໂໝດ NRZ)

N*2 (ໂໝດ PAM4)
N (ໂໝດ NRZ)

ຜົນຜະລິດ

Asynchronous

ເມື່ອຢືນຢັນ, ຊີ້ບອກວ່າເລນ RX ຂອງຊ່ອງອີເທີເນັດທີ່ສອດຄ້ອງກັນແມ່ນສອດຄ່ອງຢ່າງສົມບູນ ແລະພ້ອມທີ່ຈະຮັບຂໍ້ມູນ.

N*2 (ໂໝດ PAM4)
N (ໂໝດ NRZ)

ຜົນຜະລິດ

Asynchronous

ເມື່ອຢືນຢັນ, ຊີ້ໃຫ້ເຫັນວ່າ RX PCS ຂອງຊ່ອງອີເທີເນັດທີ່ສອດຄ້ອງກັນແມ່ນຢູ່ໃນສະຖານະ HI BER.

F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້ 50

ສົ່ງຄຳຕິຊົມ

683074 | 2022.04.28 ສົ່ງຄຳຕິຊົມ

7. ການອອກແບບດ້ວຍ F-Tile Serial Lite IV Intel FPGA IP

7.1. ຣີເຊັດຂໍ້ແນະນຳ
ປະຕິບັດຕາມຄໍາແນະນໍາການປັບຄ່າເຫຼົ່ານີ້ເພື່ອປະຕິບັດການປັບລະດັບລະບົບຂອງທ່ານ.
· Tie tx_pcs_fec_phy_reset_n ແລະ rx_pcs_fec_phy_reset_n ສັນຍານຮ່ວມກັນໃນລະດັບລະບົບເພື່ອຣີເຊັດ TX ແລະ RX PCS ພ້ອມກັນ.
·ຢືນຢັນ tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, ແລະ reconfig_reset ສັນຍານໃນເວລາດຽວກັນ. ອ້າງອີງເຖິງ Reset and Link Initialization ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການປັບ IP ແລະລໍາດັບເບື້ອງຕົ້ນ.
· ຖື tx_pcs_fec_phy_reset_n, ແລະ rx_pcs_fec_phy_reset_n ສັນຍານຕ່ໍາ, ແລະ reconfig_reset ສັນຍານສູງແລະລໍຖ້າ tx_reset_ack ແລະ rx_reset_ack ເພື່ອຕັ້ງຄ່າ F-tile hard IP ແລະຕັນ reconfiguration ຢ່າງຖືກຕ້ອງ.
· ເພື່ອບັນລຸການເຊື່ອມຕໍ່ໄວລະຫວ່າງອຸປະກອນ FPGA, ຣີເຊັດ F-Tile Serial Lite IV Intel FPGA IPs ທີ່ເຊື່ອມຕໍ່ໃນເວລາດຽວກັນ. ອ້າງອີງເຖິງ F-Tile Serial Lite IV Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້ສໍາລັບຂໍ້ມູນກ່ຽວກັບການຕິດຕາມ IP TX ແລະການເຊື່ອມຕໍ່ RX ໂດຍໃຊ້ຊຸດເຄື່ອງມື.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
· Reset and Link Initialization ໃນໜ້າ 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

7.2. ຂໍ້ແນະນຳການຈັດການຄວາມຜິດພາດ

ຕາຕະລາງຕໍ່ໄປນີ້ລາຍຊື່ຄໍາແນະນໍາກ່ຽວກັບການຈັດການຄວາມຜິດພາດສໍາລັບເງື່ອນໄຂຄວາມຜິດພາດທີ່ອາດຈະເກີດຂື້ນກັບການອອກແບບ F-Tile Serial Lite IV Intel FPGA IP.

ຕາຕະລາງ 26. ເງື່ອນໄຂຄວາມຜິດພາດ ແລະຂໍ້ແນະນຳການຈັດການ

ສະພາບຄວາມຜິດພາດ
ໜຶ່ງ ຫຼືຫຼາຍເລນບໍ່ສາມາດສ້າງການສື່ສານໄດ້ຫຼັງຈາກໄລຍະເວລາທີ່ກຳນົດໄວ້.

ຂໍ້ແນະນຳ
ປະຕິບັດລະບົບການຫມົດເວລາເພື່ອຕັ້ງຄ່າການເຊື່ອມຕໍ່ຄືນໃຫມ່ໃນລະດັບຄໍາຮ້ອງສະຫມັກ.

ເລນສູນເສຍການສື່ສານຫຼັງຈາກການສື່ສານຖືກສ້າງຕັ້ງຂຶ້ນ.
ເລນສູນເສຍການສື່ສານໃນລະຫວ່າງຂະບວນການ deskew.

ອັນນີ້ອາດຈະເກີດຂຶ້ນຫຼັງຈາກ ຫຼືໃນລະຫວ່າງໄລຍະການໂອນຂໍ້ມູນ. ປະຕິບັດການກວດສອບການສູນເສຍການເຊື່ອມຕໍ່ໃນລະດັບຄໍາຮ້ອງສະຫມັກແລະຣີເຊັດການເຊື່ອມຕໍ່.
ປະຕິບັດຂະບວນການສ້າງການເຊື່ອມຕໍ່ຄືນໃຫມ່ສໍາລັບເລນທີ່ຜິດພາດ. ທ່ານຕ້ອງຮັບປະກັນວ່າ board routing ບໍ່ເກີນ 320 UI.

ການຈັດວາງເສັ້ນທາງສູນເສຍຫຼັງຈາກການຈັດເສັ້ນທັງຫມົດ.

ນີ້ອາດຈະເກີດຂຶ້ນຫຼັງຈາກຫຼືໃນໄລຍະການໂອນຂໍ້ມູນ. ປະຕິບັດການກວດຫາການສູນເສຍການຈັດວາງທາງເລນໃນລະດັບແອັບພລິເຄຊັນເພື່ອເລີ່ມຂະບວນການຈັດຮຽງເລນຄືນໃໝ່.

ISO 9001:2015 ລົງທະບຽນ

683074 | 2022.04.28 ສົ່ງຄຳຕິຊົມ

8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives

ລຸ້ນ IP ແມ່ນຄືກັນກັບລຸ້ນຊອບແວ Intel Quartus Prime Design Suite ສູງເຖິງ v19.1. ຈາກຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2 ຫຼືໃໝ່ກວ່ານັ້ນ, IP cores ມີລະບົບການອັບເດດ IP ໃໝ່.

ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້.

ລຸ້ນ Intel Quartus Prime
21.3

IP Core ເວີຊັ່ນ 3.0.0

ຄູ່ມືຜູ້ໃຊ້ F-Tile Serial Lite IV Intel® FPGA IP ຄູ່ມືຜູ້ໃຊ້

ISO 9001:2015 ລົງທະບຽນ

683074 | 2022.04.28 ສົ່ງຄຳຕິຊົມ

9. ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ F-Tile Serial Lite IV Intel FPGA IP ຄູ່ມືຜູ້ໃຊ້

ສະບັບເອກະສານ 2022.04.28
2021.11.16 2021.10.22 2021.08.18

ລຸ້ນ Intel Quartus Prime
22.1
21.3 21.3 21.2

IP ເວີຊັ່ນ 5.0.0
3.0.0 3.0.0 2.0.0

ການປ່ຽນແປງ
· ຕາຕະລາງອັບເດດ: F-Tile Serial Lite IV Intel FPGA IP ຄຸນສົມບັດ — ປັບປຸງລາຍລະອຽດການໂອນຂໍ້ມູນດ້ວຍການຮອງຮັບອັດຕາສັນຍານ FHT ເພີ່ມເຕີມ: 58G NRZ, 58G PAM4, ແລະ 116G PAM4
· ຕາຕະລາງອັບເດດ: F-Tile Serial Lite IV Intel FPGA IP Parameter Description — ເພີ່ມພາລາມິເຕີໃຫມ່ · ຄວາມຖີ່ໂມງອ້າງອີງລະບົບ PLL · ເປີດໃຊ້ຈຸດສິ້ນສຸດດີບັກ — ອັບເດດຄ່າສໍາລັບອັດຕາຂໍ້ມູນ PMA — ປັບປຸງການຕັ້ງຊື່ພາລາມິເຕີໃຫ້ກົງກັບ GUI
· ອັບເດດລາຍລະອຽດສຳລັບການໂອນຂໍ້ມູນໃນຕາຕະລາງ: F-Tile Serial Lite IV Intel FPGA IP ຄຸນສົມບັດ.
· ປ່ຽນຊື່ຕາຕະລາງ IP ເປັນ F-Tile Serial Lite IV Intel FPGA IP Parameter Description ໃນພາກພາລາມິເຕີເພື່ອຄວາມຊັດເຈນ.
· ຕາຕະລາງອັບເດດ: ຕົວກໍານົດການ IP: — ເພີ່ມພາລາມິເຕີໃຫມ່ – RSFEC ເປີດໃຫ້ໃຊ້ໃນ Serial Lite IV Simplex IP ອື່ນໆທີ່ວາງໄວ້ຢູ່ໃນຊ່ອງ FGT ດຽວກັນ. — ອັບເດດຄ່າເລີ່ມຕົ້ນສຳລັບຄວາມຖີ່ໂມງອ້າງອີງ Transceiver.
ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

ISO 9001:2015 ລົງທະບຽນ

ເອກະສານ / ຊັບພະຍາກອນ

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] ຄູ່ມືຜູ້ໃຊ້ F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] ຄູ່ມືຜູ້ໃຊ້ F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP