UG0644 DDR AXI арбитр
Продукт маалыматы
DDR AXI Arbiter а камсыз кылуучу аппараттык компоненти болуп саналат
DDR-SDRAM чиптеги контроллерлерге 64-бит AXI мастер интерфейси.
Бул көбүнчө буферлөө жана видео колдонмолорунда колдонулат
видео пикселдик маалыматтарды иштетүү. Продукт колдонуучу колдонмосу камсыз кылат
аппараттык камсыздоону ишке ашыруу боюнча толук маалымат жана нускамалар,
симуляция жана ресурстарды пайдалануу.
Аппараттык камсыздоону ишке ашыруу
DDR AXI Arbiter DDR-SDRAM менен иштөө үчүн иштелип чыккан
чиптеги контроллерлор. Бул 64-бит AXI мастер интерфейсин камсыз кылат
бул видео пикселдик маалыматтарды тез иштетүүгө мүмкүндүк берет. Продукт колдонуучу
колдонмо DDR AXI деталдуу дизайн сүрөттөлүшүн камсыз кылат
Арбитр жана анын аппараттык ишке ашыруу.
Симуляция
Продукттун колдонуучу нускамасы имитациялоо боюнча көрсөтмөлөрдү берет
MSS SmartDesign жана Testbench куралдарын колдонуу менен DDR AXI Arbiter. Булар
куралдар колдонуучуга дизайндын тууралыгын текшерүүгө мүмкүндүк берет жана
аппараттык компоненттин туура иштешин камсыз кылуу.
Ресурстарды пайдалануу
DDR AXI Arbiter логика сыяктуу системалык ресурстарды колдонот
клеткалар, эстутум блоктору жана багыттоо ресурстары. Продукт колдонуучу
колдонмо ресурстарды пайдалануу боюнча деталдуу отчет берет
DDR AXI арбитринин ресурстук талаптарын белгилейт. Бул
маалымат аппараттык компоненти мүмкүн экенин камсыз кылуу үчүн колдонулушу мүмкүн
колдо болгон системалык ресурстардын чегинде ишке ашырылышы керек.
Продукт колдонуу нускамалары
Төмөнкү нускамалар кантип колдонуу керектиги боюнча көрсөтмөлөрдү берет
DDR AXI арбитри:
1-кадам: Аппараттык камсыздоону ишке ашыруу
Interface үчүн DDR AXI Arbiter аппараттык компонентин ишке ашырыңыз
DDR-SDRAM чиптеги контроллерлор менен. Дизайнды аткарыңыз
туура камсыз кылуу үчүн продукт колдонуучу нускамасында берилген сүрөттөлүшү
аппараттык компонентин ишке ашыруу.
2-кадам: Симуляция
MSS SmartDesign жана колдонуп DDR AXI Arbiter дизайнын окшоштуруңуз
Testbench куралдары. Продукцияда берилген көрсөтмөлөрдү аткарыңыз
дизайндын тууралыгын текшерүү жана камсыз кылуу үчүн колдонуучу колдонмосу
аппараттык компоненттин туура иштеши.
3-кадам: Ресурстарды пайдалануу
Review продуктта берилген ресурстарды пайдалануу отчету
DDR AXI ресурстук талаптарын аныктоо үчүн колдонуучу колдонмосу
Арбитр. Аппараттык компоненттин ишке ашырылышы мүмкүн экендигин камсыз кылуу
жеткиликтүү система ресурстарынын ичинде.
Бул нускамаларды аткаруу менен сиз DDRти эффективдүү колдоно аласыз
Видео пикселдик маалыматтарды буферлөө үчүн AXI Arbiter аппараттык компоненти жана
видео колдонмолордо иштетүү.
UG0644 Колдонуучунун колдонмосу
DDR AXI арбитр
Февраль 2018
DDR AXI арбитр
Мазмуну
1 Ревизиянын тарыхы…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 1
1.1 Ревизия 5.0 ………………………………………………………………………………………………………………………… 1 1.2 Ревизия 4.0 ……………………………………………………………………………………………………………………………… 1 1.3 Ревизия 3.0 ……………………………………………………………………………………………………………………………………… 1 1.4 Ревизия 2.0 ……………………………………………………………………………………………………………………………… 1 1.5 Ревизия 1.0 …………………………………………………………………………………………………………………………………… 1
2 Киришүү ………………………………………………………………………………………………………………….. 2 3 Аппараттык камсыздоо Ишке ашыруу………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 3
3.1 Дизайн сүрөттөмөсү ................................................ .................................................. ............................. 3 3.2 Intuts жана қаралар ………………………………………………………………………………………………………….. 5 3.3 Конфигурация параметрлери ……… ……………………………………………………………………………………. 13 3.4 Убакыттын өтүшү менен диаграммалар ................................................ .................................................. ............................... 14 3.5 Тескерисинче ................................................ .................................................. .................................................. 16
3.5.1 MSS SmartDesign симуляциясы ………………………………………………………………………………………………… 25 3.5.2 Simulating Testbench …………………………………………………………………………………………………………. 30 3.6 Ресурстарды колдонуу…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………».
UG0644 Колдонуучунун колдонмосу Revision 5.0
DDR AXI арбитр
1
Кайра карап чыгуу тарыхы
Кайра карап чыгуу тарыхы документке киргизилген өзгөртүүлөрдү сүрөттөйт. Өзгөртүүлөр эң акыркы басылмадан баштап кайра карап чыгуу боюнча тизмеленген.
1.1
Ревизия 5.0
Бул документтин 5.0 ревизиясында ресурстарды пайдалануу бөлүмү жана ресурстарды пайдалануу боюнча отчет
жаңыртылган. Көбүрөөк маалымат алуу үчүн, Ресурстарды пайдаланууну караңыз (31-бетти караңыз).
1.2
Ревизия 4.0
Төмөндө бул документтин 4.0 ревизиясындагы өзгөртүүлөрдүн кыскача мазмуну келтирилген.
Таблицага testbench конфигурациясынын параметрлери кошулду. Көбүрөөк маалымат алуу үчүн, Конфигурация параметрлерин караңыз (16-бетти караңыз). Көбүрөөк маалымат алуу үчүн Testbench караңыз (16-бетти караңыз). Таблицадагы DDR AXI Arbiter маанилери үчүн ресурстарды колдонуу жаңыртылды. Көбүрөөк маалымат алуу үчүн, Ресурстарды пайдаланууну караңыз (31-бетти караңыз).
1.3
Ревизия 3.0
Төмөндө бул документтин 3.0 ревизиясындагы өзгөртүүлөрдүн кыскача мазмуну келтирилген.
Жазуу каналы 8 жана 1 үчүн 2 биттик маалымат кошулду. Көбүрөөк маалымат үчүн Дизайн сүрөттөмөсүн караңыз (3-бетти караңыз). Жаңыртылган Testbench бөлүмү. Көбүрөөк маалымат алуу үчүн Testbench караңыз (16-бетти караңыз).
1.4
Ревизия 2.0
Бул документтин 2.0 ревизиясында, Testbench бөлүмүндөгү сандар жана таблицалар жаңыртылды.
Көбүрөөк маалымат алуу үчүн Testbench караңыз (16-бетти караңыз).
1.5
Ревизия 1.0
Ревизия 1.0 бул документтин биринчи басылышы болду
UG0644 Колдонуучунун колдонмосу Revision 5.0
1
DDR AXI арбитр
2
Introduction
Эстутумдар ар кандай типтүү видео жана графикалык тиркемелердин ажырагыс бөлүгү болуп саналат. Алар видео пиксел маалыматтарын буферлөө үчүн колдонулат. Бир жалпы буферлөө мурункуample - фреймдин толук видео пиксел маалыматтары эстутумда буферленген дисплей кадр буферлери.
Кош маалымат ылдамдыгы (DDR) - синхрондук DRAM (SDRAM) буферлөө үчүн видео колдонмолорунда кеңири колдонулган эс тутумдардын бири. SDRAM видео системаларында тез иштетүү үчүн талап кылынган ылдамдыгынан улам колдонулат.
Төмөнкү сүрөттө экс көрсөтүлөтampDDR-SDRAM эс тутумунун видео тиркеме менен интерфейсинин системалык деңгээлдеги диаграммасы.
1-сүрөт · DDR-SDRAM эс тутумунун интерфейси
Microsemi SmartFusion®2 System-on-Chipде (SoC) эки чиптик DDR контроллери 64-бит өркүндөтүлгөн кеңейтилүүчү интерфейси (AXI) жана 32-биттик өркүндөтүлгөн жогорку натыйжалуу автобустун (AHB) программалоочу талаага карай кул интерфейстери бар. дарбаза массиви (FPGA) кездеме. Чиптеги DDR контроллерлору менен интерфейстелген DDR-SDRAM эс тутумун окуу жана жазуу үчүн AXI же AHB мастер интерфейси талап кылынат.
UG0644 Колдонуучунун колдонмосу Revision 5.0
2
DDR AXI арбитр
3
Аппараттык камсыздоону ишке ашыруу
3.1
Дизайн сүрөттөлүшү
DDR AXI Arbiter DDR-SDRAM чиптеги контроллерлоруна 64-бит AXI мастер интерфейсин берет.
SmartFusion2 түзмөктөрү. DDR AXI арбитринде төрт окуу каналы жана эки жазуу каналы бар
колдонуучунун логикасы. Блок AXI окуу мүмкүнчүлүгүн камсыз кылуу үчүн төрт окуу каналынын ортосунда арбитраждык кылат
тегерек тартипте канал. Окуу каналы 1 кожоюндун окуу талабы жогору болсо, AXI
ага окуу каналы бөлүнгөн. Окуу каналы 1 24 биттик чыгуучу маалымат туурасына ээ. 2, 3 каналдарды окуу,
жана 4 8-бит, 24-бит же 32-бит маалымат чыгаруу туурасы катары конфигурацияланышы мүмкүн. Бул глобалдык тарабынан тандалат
конфигурация параметри.
Блок ошондой эле AXI жазуу каналына тегерек режимде кирүү мүмкүнчүлүгүн камсыз кылуу үчүн эки жазуу каналынын ортосунда арбитраждык кылат. Жазуу каналдары тең бирдей артыкчылыкка ээ. Жазуу каналы 1 жана 2 8-бит, 24-бит же 32-бит киргизүү маалымат туурасы катары конфигурацияланышы мүмкүн.
UG0644 Колдонуучунун колдонмосу Revision 5.0
3
DDR AXI арбитр
Төмөнкү сүрөттө DDR AXI арбитринин жогорку деңгээлдеги пин-чыгыш диаграммасы көрсөтүлгөн. 2-сүрөт · DDR AXI арбитр блогунун жогорку деңгээлдеги блок диаграммасы
UG0644 Колдонуучунун колдонмосу Revision 5.0
4
DDR AXI арбитр
Төмөнкү сүрөттө SmartFusion2 түзмөгүнө киргизилген DDR AXI Arbiter блогу бар системанын жогорку деңгээлдеги блок диаграммасы көрсөтүлгөн. 3-сүрөт · SmartFusion2 түзмөгүндөгү DDR AXI Arbiter тутум деңгээлиндеги блок диаграммасы
3.2
Inputs and Outputs
Төмөнкү таблицада DDR AXI Arbiterдин киргизүү жана чыгаруу порттору келтирилген.
1-таблица · DDR AXI арбитринин киргизүү жана чыгаруу порттору
Сигнал аты RESET_N_I
Багыт киргизүү
Туурасы
SYS_CLOCK_I BUFF_READ_CLOCK_I
Input Input
rd_req_1_i rd_ack_o
Input Output
rd_done_1_o баштоо_read_addr_1_i
Output Input
байт_то_окуу_1_i
Киргизүү
video_rdata_1_o
Чыгуу
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Description
Дизайн үчүн активдүү төмөн асинхрондуу баштапкы абалга келтирүү сигналы
Тутум сааты
Жазуу каналынын ички буферинин окуу сааты SYS_CLOCK_I жыштыгы эки эсе көп болушу керек
Мастер 1дин өтүнүчүн окуу
Арбитрдин 1-Мастердин өтүнүчүн окууга макулдугу
Мастер 1ге аягына чейин окуңуз
Окуу каналы 1 үчүн окуу башталышы керек болгон DDR дареги
Окуу каналынан окула турган байттар 1
1-окуу каналынан видео маалымат чыгарылышы
UG0644 Колдонуучунун колдонмосу Revision 5.0
5
DDR AXI арбитр
Сигналдын аталышы rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o баштоо_read_addr_2_i
байт_то_окуу_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o баштоо_read_addr_3_i
байт_то_окуу_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o баштоо_read_addr_4_i
байт_то_окуу_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bytes_to_write_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Багыт Output Input Output
Output Input
Киргизүү
Чыгуу
Output Input Output
Output Input
Киргизүү
Чыгуу
Output Input Output
Output Input
Киргизүү
Чыгуу
Output Input Output
Output Input
Киргизүү
Киргизүү
Input Input
Туурасы
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_FF_3) : 3] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH0 ):3] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_AWIDTH + 0) – 4 : 3] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH0):4] [(g_AXI_AWIDTH-1):0_AXIDTH_WUN – 1 : 0 ] [(g_WR_CHANNEL1_VIDEO_DATA_WIDTH3):1]
Сүрөттөмө 1 окуу каналынан жарактуу маалыматтарды окуу Master 2 Арбитрдин өтүнүчүн окуу 2 Master 2 өтүнүчүн окууга тастыктоо Окуу каналын окуу үчүн 2 байт окууну баштоо керек болгон жерден Master 2 DDR дарегин окуу аяктады 2 окуу каналынан окуу үчүн байт окуу каналынан 2 чыгаруу 3 окуу каналынан жарактуу маалыматтарды окуу Мастердин өтүнүчүн окуу 3 Арбитрдин өтүнүчүн окуу 3 Мастерден окууну ырастоо Окуу каналын окуу үчүн 3 байт окууну баштоо керек болгон Master 3 DDR дарегин окуу аяктагандан кийин канал 3 Окуу каналынан видео маалымат чыгаруу 3 Окуу каналынан жарактуу маалыматтарды окуу 4 Мастерден суранычты окуу 4 Мастерден окуу өтүнүчүн окуу 4 Мастерден окууну ырастоо 4 Окуу каналын 4 Байт болуу үчүн окууну баштоо керек болгон жерден Master 4 DDR дарегин окуу окуу каналынан окуу 4 Окуу каналынан видео маалымат чыгаруу 1 Окуу каналынан жарактуу маалыматтарды окуу 1 Мастер 1ден өтүнүч жазуу Арбитр 1 Мастерден өтүнүч жазууну ырастоо Мастер 1ге аяктоо жазуусун жазуу 1 каналдан жазуу керек DDR дареги Жазуу каналынан жазыла турган байт XNUMX Видео маалымат XNUMX-каналды жазуу үчүн киргизүү
1-каналды жазуу үчүн жарактуу маалыматтарды жазыңыз 1-мастерден өтүнүч жазыңыз
UG0644 Колдонуучунун колдонмосу Revision 5.0
6
DDR AXI арбитр
Сигнал аты wr_ack_2_o
Багыт чыгаруу
wr_done_2_o start_write_addr_2_i
Output Input
bytes_to_write_2_i
Киргизүү
video_wdata_2_i
Киргизүү
wdata_valid_2_i AXI I/F сигналдары Дарек каналын окуу m_arid_o
Input Output
m_araddr_o
Чыгуу
m_arlen_o
Чыгуу
m_arsize_o m_arburst_o
Output Output
m_arlock_o
Чыгуу
m_arcache_o
Чыгуу
m_arprot_o
Чыгуу
Туурасы
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Сүрөттөмө Мастер 2 өтүнүчүн жазууга арбитрдин ырастоосу Master 2ге аяктоо жазуу DDR дареги, ага жазуу жазуу каналынан 2 байт 2 жазуу каналынан жазылуу үчүн байт Видео маалымат 2 каналын жазуу үчүн киргизүү
2 каналын жазууга жарактуу маалыматтарды жазыңыз
Дарек ID окуу. Идентификация tag сигналдардын окуу дареги тобу үчүн.
Даректи окуу. Окулган жарылуу транзакциясынын баштапкы дарегин берет. Жарылуунун башталгыч дареги гана берилет.
Жарылуу узундугу. Бир жарылууда которуулардын так санын берет. Бул маалымат дарекке байланыштуу берилиштердин санын аныктайт
Burst өлчөмү. Жарылуудагы ар бир которуунун өлчөмү
Жарык түрү. Өлчөмү жөнүндө маалымат менен бирге, жарылуу ичиндеги ар бир которуунун дареги кантип эсептелгенин деталдаштырат.
2'b01 à Кошумча дарек жарылуусуна оңдолду
Кулпу түрү. Өткөрүүнүн атомдук мүнөздөмөлөрү жөнүндө кошумча маалымат берет.
2'b00 à Кадимки жеткиликтүүлүккө бекитилди
Кэш түрү. Өткөрүүнүн кэштелуучу мүнөздөмөлөрү жөнүндө кошумча маалымат берет.
4'b0000 à Кэштелбейт жана буферленбейт
Коргоо түрү. транзакция үчүн коргоо бирдиги маалымат менен камсыз кылат.
3'b000 à Кадимки, коопсуз берилиштерге жетүү
UG0644 Колдонуучунун колдонмосу Revision 5.0
7
DDR AXI арбитр
Сигнал аты m_arvalid_o
Багыт чыгаруу
Туурасы
m_arready_i
Киргизүү
Маалымат каналын окуу
m_rid_i
Киргизүү
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Input Input
[(g_AXI_DWIDTH-1):0] [1:0]Input Input
m_rready_o
Чыгуу
Адрес каналын жаз
m_awid_o
Чыгуу
m_awaddr_o
Чыгуу
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Колдонуучунун колдонмосу Revision 5.0
Сүрөттөмө окуу дареги жарактуу.
ЖОГОРКУ болгондо, окуу дареги жана башкаруу маалыматы жарактуу жана m_arready даректи таануу сигналы жогору болгонго чейин жогору бойдон калат.
`1′ = Дарек жана башкаруу маалыматы жарактуу
`0′ = Дарек жана башкаруу маалыматы жараксыз. Окуу дареги даяр. Кул даректи жана ага байланыштуу башкаруу сигналдарын кабыл алууга даяр:
1 = кул даяр
0 = кул даяр эмес.
Окуу ID tag. ID tag сигналдардын окуу маалыматтар тобунун. m_rid мааниси Кул тарабынан түзүлөт жана ал жооп берип жаткан окуу транзакциясынын m_arid маанисине дал келиши керек. Маалыматтарды окуу. Жоопту окуу.
Окулган өткөрүп берүүнүн абалы. Уруксат берилген жооптор: OKAY, EXOKAY, SLVERR жана DECERR. Акыркы оку.
Окулган жарылуудагы акыркы которуу. Жарактуу окуу. Талап кылынган окуу дайындары бар жана окуу өткөрүлүшү аякташы мүмкүн:
1 = жеткиликтүү маалыматтарды окуу
0 = окуу маалыматы жок. Даяр оку. Мастер окуу маалыматтарын жана жооп маалыматын кабыл алат:
1 = мастер даяр
0 = мастер даяр эмес.
Дарек ID жаз. Идентификация tag сигналдардын жазуу даректер тобу үчүн. Адрес жаз. Жазылган жарылуу транзакциясында биринчи которуунун дарегин берет. Байланышкан башкаруу сигналдары жарылууда калган которуулардын даректерин аныктоо үчүн колдонулат.
8
DDR AXI арбитр
Сигнал аты m_awlen_o
Багыт чыгаруу
Туурасы [3:0]
m_awsize_o
Чыгуу
[2:0]m_awburst_o
Чыгуу
[1:0]m_awlock_o
Чыгуу
[1:0]m_awcache_o
Чыгуу
[3:0]m_awprot_o
Чыгуу
[2:0]m_awvalid_o
Чыгуу
Description
Жарылуу узундугу. Бир жарылууда которуулардын так санын берет. Бул маалымат дарекке байланыштуу берилиштердин санын аныктайт.
Burst өлчөмү. Жарылуудагы ар бир которуунун өлчөмү. Байт тилкелеринин стробдору кайсы байт тилкелерин жаңыртуу керектигин так көрсөтөт.
3'b011 à 8 байт берилиштерди өткөрүү же 64 биттик өткөрүү үчүн бекитилген
Жарык түрү. Өлчөмү жөнүндө маалымат менен бирге, жарылуу ичиндеги ар бир которуунун дареги кантип эсептелгенин деталдаштырат.
2'b01 à Кошумча дарек жарылуусуна оңдолду
Кулпу түрү. Өткөрүүнүн атомдук мүнөздөмөлөрү жөнүндө кошумча маалымат берет.
2'b00 à Кадимки жеткиликтүүлүккө бекитилди
Кэш түрү. Транзакциянын буфердик, кэштөө, жазуу, кайра жазуу жана бөлүштүрүү атрибуттарын көрсөтөт.
4'b0000 à Кэштелбейт жана буферленбейт
Коргоо түрү. Транзакциянын нормалдуу, артыкчылыктуу же коопсуз коргоо деңгээлин жана транзакция берилиштерге же нускамага жетүү экендигин көрсөтөт.
3'b000 à Кадимки, коопсуз берилиштерге жетүү
Дарегин туура жаз. Жарактуу жазуу дарегин жана башкарууну көрсөтөт
маалымат бар:
1 = дарек жана башкаруу маалыматы жеткиликтүү
0 = дарек жана башкаруу маалыматы жок. Дарек жана башкаруу маалыматы m_awready дарегин тастыктоо сигналы ЖОГОРКУ деңгээлге чыкканга чейин туруктуу бойдон калат.
UG0644 Колдонуучунун колдонмосу Revision 5.0
9
DDR AXI арбитр
Сигнал аты m_awready_i
Багыт киргизүү
Туурасы
Маалымат каналын жаз
m_wid_o
Чыгуу
[3:0]m_wdata_o m_wstrb_o
Output Output
[(g_AXI_DWIDTH-1):0]AXI_DWDITH параметр[7:0]
m_wlast_o m_wvalid_o
Output Output
m_wready_i
Киргизүү
Жооп каналынын сигналдарын жазыңыз
m_bid_i
Киргизүү
[3:0]m_bresp_i m_bvalid_i
Киргизүү
[1:0]Киргизүү
m_bready_o
Чыгуу
Сүрөттөмө дарек жазуу даяр. Кул даректи жана ага байланыштуу башкаруу сигналдарын кабыл алууга даяр экенин көрсөтөт:
1 = кул даяр
0 = кул даяр эмес.
ID жаз tag. ID tag жазуу маалыматтарды берүү. m_wid мааниси жазуу транзакциясынын m_awid маанисине дал келиши керек. Маалымат жазуу
Стробдорду жаз. Бул сигнал эстутумда кайсы байт тилкелерин жаңыртуу керектигин көрсөтөт. Жазуу маалымат автобусунун ар бир сегиз битине акыркы жазуу үчүн бир жазуу стробу бар. Жазуу жарыгындагы акыркы которуу. Жарактуу жаз. Жарактуу жазуу маалыматтары жана стробдор бар:
1 = маалыматтарды жазуу жана стробдор бар
0 = маалыматтарды жазуу жана стробдор жеткиликтүү эмес. Даяр жаз. Кул жазуу маалыматтарды кабыл алат: 1 = кул даяр
0 = кул даяр эмес.
Жооп ID. Идентификация tag жооп жазуу. m_bid мааниси кул жооп берип жаткан жазуу транзакциясынын m_awid маанисине дал келиши керек. Жооп жаз. Жазуу операциясынын абалы. Уруксат берилген жооптор: OKAY, EXOKAY, SLVERR жана DECERR. Жарактуу жооп жаз. Жарактуу жазуу жообу жеткиликтүү:
1 = жооп жазуу жеткиликтүү
0 = жооп жазуу мүмкүн эмес. Жооп даяр. Мастер жооп маалыматын кабыл алат.
1 = мастер даяр
0 = мастер даяр эмес.
Төмөнкү сүрөттө DDR AXI арбитринин ички блок диаграммасы көрсөтүлгөн.
UG0644 Колдонуучунун колдонмосу Revision 5.0
10
DDR AXI арбитр
Төмөнкү сүрөттө DDR AXI арбитринин ички блок диаграммасы көрсөтүлгөн. 4-сүрөт · DDR AXI арбитринин ички блок диаграммасы
Ар бир окуу каналы read_req_(x)_i киргизүүдө жогорку киргизүү сигналын алганда иштетилет. Анда аны
UG0644 Колдонуучунун колдонмосу Revision 5.0
11
DDR AXI арбитр
Ар бир окуу каналы read_req_(x)_i киргизүүдө жогорку киргизүү сигналын алганда иштетилет. Анда сampбаштапкы AXI дареги жана тышкы мастерден киргизилген киргизүүлөрдү окуу үчүн байт. Канал read_ack_(x)_o которуштуруу менен тышкы мастерди тааныйт. Канал киргизүүлөрдү иштетет жана DDR-SDRAMдан маалыматтарды окуу үчүн керектүү AXI транзакцияларын түзөт. 64-бит AXI форматында окулган маалыматтар ички буферде сакталат. Керектүү маалыматтар окулуп, ички буферге сакталгандан кийин, пакеттөөчү модулу иштетилет. Un-packer модулу ар бир 64 биттик сөздү ошол канал үчүн талап кылынган чыгуу маалыматынын бит узундугуна ачат.ampЭгерде канал 32 биттик чыгуу маалыматынын туурасы катары конфигурацияланса, ар бир 64 биттик сөз эки 32 биттик чыгуу маалымат сөзү катары жөнөтүлөт. 1 биттик канал болгон 24-канал үчүн пакеттөөчү ар бир 64 биттик сөздү 24 биттик чыгуу маалыматына ачат. 64 24кө эселенген эмес болгондуктан, окуу каналы 1 үчүн пакеттөөчү 64 биттик маалыматтын сегиз сөзүн түзүү үчүн 24 биттик үч сөздөн турган топту бириктирет. Бул 1-окуу каналына чектөө коёт, бул тышкы мастер сураган маалымат байттары 8ге бөлүнүшү керек. 2, 3 жана 4 окуу каналдарын 8 бит, 24 бит жана 32 бит маалымат туурасы катары конфигурациялоого болот. g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH глобалдык конфигурация параметри менен аныкталат. Эгерде алар 24-бит катары конфигурацияланса, жогоруда аталган чектөө алардын ар бирине да тиешелүү болот. Бирок алар 8-бит же 32-бит болуп конфигурацияланса, 64 32 жана 8ге эселенгендей чектөө болбойт. Мындай учурларда, ар бир 64-биттик сөз эки 32-биттик маалымат сөзүнө же сегиз 8-битке бөлүнөт. -бит маалымат сөздөрү.
Read Channel 1 DDR-SDRAMдан окулган 64 биттик маалымат сөздөрүн 24 48 бит сөздөн турган партиялардагы 64 биттик чыгуу маалымат сөздөрүнө, башкача айтканда, 48 окуу каналынын ички буферинде 64 1 бит сөз жеткиликтүү болгондо, таңгактан чыгарат, un-packer 24-бит чыгаруу маалыматтарын берүү үчүн аларды ача баштайт. Эгерде окула турган маалымат байттары 48 64 бит сөздөн аз болсо, пакеттөөчү DDR-SDRAMдан толук маалымат окулгандан кийин гана иштетилет. Калган үч окуу каналында un-packer окулган маалыматтарды DDR-SDRAMдан суралган байттардын толук саны окугандан кийин гана жөнөтө баштайт.
Окуу каналы 24 биттик чыгаруу туурасы үчүн конфигурацияланганда, башталгыч окуу дареги 24 байт чекке тегизделиши керек. Бул таңгактан чыгаруучу 64 биттик сегиз сөздү чыгаруу үчүн 24 биттик үч сөздөн турган топту таңгактан чыгарат деген чектөөнү канааттандыруу үчүн талап кылынат.
Бардык окуу каналдары суралган байттар тышкы мастерге жөнөтүлгөндөн кийин тышкы мастерге окулган жыйынтыкты жаратат.
Жазуу каналдары болгон учурда, тышкы мастер белгилүү бир каналга керектүү маалыматтарды киргизиши керек. Жазуу каналы киргизилген маалыматтарды алып, аларды 64 биттик сөздөргө топтойт жана аларды ички сактагычта сактайт. Керектүү маалыматтар сакталгандан кийин, тышкы мастер жазуу өтүнүчүн баштапкы дареги жана жазуу үчүн байт менен камсыз кылышы керек. Он сampБул киргизүүлөр менен жазуу каналы тышкы мастерди тааныйт. Андан кийин, канал сакталган маалыматтарды DDR-SDRAMга жазуу үчүн AXI жазуу транзакцияларын түзөт. Бардык жазуу каналдары талап кылынган байттар DDR-SDRAMга жазылгандан кийин тышкы мастерге жазуу аткарылган натыйжаны жаратат. Ар кандай жазуу каналына жазуу өтүнүчү берилгенден кийин, учурдагы транзакциянын аякташы wr_done_(x)_o ырастоосу менен көрсөтүлмөйүнчө, жазуу каналына жаңы маалыматтар жазылбашы керек.
Жазуу каналдары 1 жана 2 g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH глобалдык конфигурация параметри менен аныкталуучу 8-бит, 24-бит жана 32-бит маалымат туурасы катары конфигурацияланышы мүмкүн. Эгерде алар 24 бит катары конфигурацияланса, анда жазыла турган байттар сегизге көп болушу керек, анткени ички пакер үч 24 бит маалымат сөзүн түзүү үчүн 64 биттик сегиз маалымат сөзүн топтойт. Бирок алар 8-бит же 32-бит катары конфигурацияланса, мындай чектөө жок.
32 биттик канал үчүн кеминде эки 32 биттик сөздү окуу керек. 8 биттик канал үчүн эң аз 8 биттик сөздөрдү окуу керек, анткени арбитр модулу тарабынан толтурулган толтуруу жок. Бардык окуу жана жазуу каналдарында ички буферлердин тереңдиги дисплейдин горизонталдык кеңдигинен эсе көп болот. Ички буфердик тереңдик төмөнкүчө эсептелет:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Бул жерде, X = Канал номери
Ички буфердин туурасы AXI маалымат автобусунун туурасы, башкача айтканда, конфигурация параметри менен аныкталат
UG0644 Колдонуучунун колдонмосу Revision 5.0
12
DDR AXI арбитр
Ички буфердин туурасы AXI маалымат шинасы менен аныкталат, башкача айтканда, g_AXI_DWIDTH конфигурация параметри.
AXI окуу жана жазуу операциялары ARM AMBA AXI спецификацияларына ылайык жүзөгө ашырылат. Ар бир берилиштерди өткөрүү үчүн транзакциянын өлчөмү 64 битке чейин белгиленген. Блок 16 биттин белгиленген жарылуу узундугундагы AXI транзакцияларын түзөт. Блок ошондой эле кандайдыр бир жарылуунун AXI дарек чегинен 4 Кбайт өтүп кеткенин текшерет. Эгерде бир жарылуу 4 Кбайт чекти кесип өтсө, жарылуу 2 Кбайт чекте 4 жарылууга бөлүнөт.
3.3
Конфигурация параметрлери
Төмөнкү таблицада DDR AXI Arbiter аппараттык камсыздоосун ишке ашырууда колдонулган конфигурация параметрлери келтирилген. Бул жалпы параметрлер жана колдонмо талаптарына жараша өзгөрүшү мүмкүн.
2-таблица · Конфигурация параметрлери
Аталышы g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_rd_channel1_horizontal_resolution g_rd_channel2_horizontal_resolution g_rd_channel3_horizontal_resolution g_r_channel4_bory_resolution g_wr_channel1_horizontal_resolution_data_width g_data_width g_data_width g_data_width g_channely_vide_data_channel2_vide_vide_data_width g_cha_width g_channely Width g_rd_channel1_video_data_width g_rd_channel2_video_data_width g_wr_channel3_video_data_width g_wr_channel4_vide_data_width g_rd_channel1_widther_l_channel2_width
Description
AXI дареги автобустун туурасы
AXI маалымат автобусунун туурасы
AXI окуу маалыматтарын сактаган окуу каналынын 1 ички буфери үчүн дарек автобусунун туурасы.
AXI окуу маалыматтарын сактаган окуу каналынын 2 ички буфери үчүн дарек автобусунун туурасы.
AXI окуу маалыматтарын сактаган окуу каналынын 3 ички буфери үчүн дарек автобусунун туурасы.
AXI окуу маалыматтарын сактаган окуу каналынын 4 ички буфери үчүн дарек автобусунун туурасы.
AXI жазуу маалыматтарын сактаган жазуу каналынын 1 ички буфери үчүн дарек шининин туурасы.
AXI жазуу маалыматтарын сактаган жазуу каналынын 2 ички буфери үчүн дарек шининин туурасы.
1-каналды окуу үчүн видеонун горизонталдуу чечилиши
2-каналды окуу үчүн видеонун горизонталдуу чечилиши
3-каналды окуу үчүн видеонун горизонталдуу чечилиши
4-каналды окуу үчүн видеонун горизонталдуу чечилиши
1-каналды жазуу үчүн видеонун горизонталдык резолюциясы
2-каналды жазуу үчүн видеонун горизонталдык резолюциясы
Канал 1 видео чыгаруу бит туурасын окуу
Канал 2 видео чыгаруу бит туурасын окуу
Канал 3 видео чыгаруу бит туурасын окуу
Канал 4 видео чыгаруу бит туурасын окуу
1-канал видеосун жазыңыз Киргизүү битинин туурасы.
2-канал видеосун жазыңыз Киргизүү битинин туурасы.
Дисплейдин горизонталдык сызыктарынын саны боюнча 1-каналды окуу үчүн ички буфердин тереңдиги. Буфердин тереңдиги g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Колдонуучунун колдонмосу Revision 5.0
13
DDR AXI арбитр
3.4
Аталышы g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNELFFER_LINE2_S
Description
Дисплейдин горизонталдык сызыктарынын саны боюнча 2-каналды окуу үчүн ички буфердин тереңдиги. Буфердин тереңдиги g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Дисплейдин горизонталдык сызыктарынын саны боюнча 3-каналды окуу үчүн ички буфердин тереңдиги. Буфердин тереңдиги g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Дисплейдин горизонталдык сызыктарынын саны боюнча 4-каналды окуу үчүн ички буфердин тереңдиги. Буфердин тереңдиги g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
1-каналды жазуу үчүн ички буфердин тереңдиги дисплей горизонталдык сызыктарынын саны боюнча. Буфердин тереңдиги g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
2-каналды жазуу үчүн ички буфердин тереңдиги дисплей горизонталдык сызыктарынын саны боюнча. Буфердин тереңдиги g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Убакыт диаграммалары
Төмөнкү сүрөттө окуу жана жазуу сурамынын кириштеринин байланышы, баштапкы эстутум дареги, тышкы мастерден киргизүүлөрдү окуу же жазуу үчүн байт, арбитр тарабынан берилген окуу же жазуу ырастоосу жана окуу же жазуу бүтүрүү натыйжалары көрсөтүлгөн.
5-сүрөт · AXI интерфейси аркылуу жазууда/окууда колдонулган сигналдар үчүн убакыт диаграммасы
UG0644 Колдонуучунун колдонмосу Revision 5.0
14
DDR AXI арбитр
Төмөнкү сүрөттө тышкы мастерден жазуу маалыматтарынын киргизүүсү жана эки жазуу каналы үчүн жарактуу маалымат киргизүү ортосундагы байланыш көрсөтүлгөн. 6-сүрөт · Ички сактагычка жазуу үчүн убакыт диаграммасы
Төмөнкү сүрөттө тышкы мастерге карата окуу маалыматтарынын чыгышы жана бардык окуу каналдары 2, 3 жана 4 үчүн жарактуу маалымат чыгышы ортосундагы байланышты көрсөтөт. 7-сүрөт · 2, 3 окуу каналдары үчүн DDR AXI Arbiter аркылуу алынган маалыматтар үчүн убакыт диаграммасы , жана 4
Төмөнкү сүрөттө g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION 1ден чоңураак (бул учурда = 128) болгондо, окуу каналы 256 үчүн окуу маалыматтарынын чыгышынын ортосундагы байланыш көрсөтүлгөн. 8-сүрөт · DDR AXI Arbiter окуу каналы аркылуу алынган маалыматтар үчүн убакыт диаграммасы (1 байттан жогору)
UG0644 Колдонуучунун колдонмосу Revision 5.0
15
DDR AXI арбитр
Төмөнкү сүрөттө g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION 1ден аз же барабар болгондо (бул учурда = 128) окулган Канал 64 үчүн окуу маалыматтарынын чыгышынын ортосундагы байланыш көрсөтүлгөн. 9-сүрөт · DDR AXI Arbiter Read Channel 1 аркылуу алынган маалыматтар үчүн убакыт диаграммасы (128 байттан аз же барабар)
3.5
Testbench
DDR Arbiter ядросунун иштешин текшерүү үчүн тестирлөө сунушталат. Төмөнкү таблицада колдонмого ылайык конфигурациялануучу параметрлер көрсөтүлгөн.
3-таблица · Testbench конфигурациясынын параметрлери
IMAGE_1_ аталышыFILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Сүрөттөө киргизүү file жазуу каналы тарабынан жазыла турган сүрөттүн аталышы 1 Киргизүү file Жазуу каналы менен жазыла турган сүрөттүн аталышы 2 Окуу же жазуу каналынын видео маалыматтарынын туурасы Жазуу жана окуу каналдары тарабынан жазыла турган жана окула турган сүрөттүн горизонталдык резолюциясы Жазуу жана окуу аркылуу жазыла турган сүрөттүн вертикалдуу чечилиши каналдар
UG0644 Колдонуучунун колдонмосу Revision 5.0
16
DDR AXI арбитр
Төмөнкү кадамдар Libero SoC аркылуу өзөктү симуляциялоо үчүн testbench кантип колдонуларын сүрөттөйт. 1. Дизайн агымы терезесинде SmartDesign түзүү дегенди оң баскыч менен чыкылдатып, SmartDesign түзүү үчүн Run басыңыз.
10-сүрөт · SmartDesign түзүңүз
2. Жаңы SmartDesign түзүү диалог терезесине video_dma катары жаңы дизайндын атын киргизип, OK баскычын басыңыз. SmartDesign түзүлүп, Дизайн агымы панелинин оң жагында кенеп көрсөтүлөт.
11-сүрөт · SmartDesign атын берүү
3. Каталог терезесинде, Solutions-Video кеңейтүү жана SmartDesign кенепинде SF2 DDR Memory Arbiter сүйрөө жана таштоо.
UG0644 Колдонуучунун колдонмосу Revision 5.0
17
DDR AXI арбитр
12-сүрөт · Libero SoC каталогундагы DDR Memory Arbiter
DDR Memory Arbiter Core төмөнкү сүрөттө көрсөтүлгөндөй, көрсөтүлөт. Керек болсо, арбитрди конфигурациялоо үчүн өзөктү эки жолу чыкылдатыңыз.
UG0644 Колдонуучунун колдонмосу Revision 5.0
18
DDR AXI арбитр
13-сүрөт · SmartDesign Canvasтагы DDR Memory Arbiter Core
4. Өзөктүн бардык портторун тандап, оң баскыч менен чыкылдатып, андан кийин "Жогорку деңгээлге көтөрүү" баскычын басыңыз.
UG0644 Колдонуучунун колдонмосу Revision 5.0
19
DDR AXI арбитр
4. Төмөнкү сүрөттө көрсөтүлгөндөй, өзөктүн бардык портторун тандап, оң баскыч менен чыкылдатып, андан кийин Жогорку деңгээлге көтөрүү баскычын басыңыз. 14-сүрөт · Жогорку деңгээлге өтүү
Куралдар тилкесиндеги түзүү компоненти сөлөкөтүн чыкылдатуудан мурун бардык портторду жогорку деңгээлге көтөрүүнү камсыз кылыңыз.
5. Төмөнкү сүрөттө көрсөтүлгөндөй SmartDesign куралдар панелиндеги Компонентти түзүү сөлөкөтүн чыкылдатыңыз.
UG0644 Колдонуучунун колдонмосу Revision 5.0
20
DDR AXI арбитр
5. Төмөнкү сүрөттө көрсөтүлгөндөй SmartDesign куралдар панелиндеги Компонентти түзүү сөлөкөтүн чыкылдатыңыз. SmartDesign компоненти түзүлөт. 15-сүрөт · Компонентти түзүү
6. Төмөнкүгө өтүңүз View > Windows > Fileс. The Fileс диалог кутусу көрсөтүлөт. 7. Симуляция папкасын оң баскыч менен чыкылдатып, Импортту басыңыз Fileс, төмөнкү сүрөттө көрсөтүлгөндөй.
16-сүрөт · Импорт File
8. Сүрөт стимул импорттоо үчүн file, багыттоо жана төмөнкүлөрдүн бирин импорттоо files жана Ачуу басыңыз.
UG0644 Колдонуучунун колдонмосу Revision 5.0
21
DDR AXI арбитр
8. Сүрөт стимул импорттоо үчүн file, багыттоо жана төмөнкүлөрдүн бирин импорттоо files жана Ачуу басыңыз. а. А сample RGB_in.txt file төмөнкү жолдо сыноочу менен камсыз кылынат:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
с импорттоо үчүнample test bench киргизүү сүрөтү, s карап чыгууample testbench киргизүү сүрөтү file, жана төмөнкү сүрөттө көрсөтүлгөндөй Ачуу басыңыз. 17-сүрөт · Киргизилген сүрөт File Тандоо
б. Башка сүрөттү импорттоо үчүн, керектүү сүрөттү камтыган папканы карап чыгыңыз file, жана Ачуу чыкылдатыңыз. Импорттолгон сүрөт стимул file төмөнкү сүрөттө көрсөтүлгөндөй, симуляция каталогунда келтирилген. 18-сүрөт · Киргизилген сүрөт File симуляция каталогунда
9. ddr BFM импорттоо fileс. Эки fileга барабар болгон
UG0644 Колдонуучунун колдонмосу Revision 5.0
жана
22
DDR AXI арбитр
9. ddr BFM импорттоо fileс. Эки fileDDR BFM — ddr3.v жана ddr3_parameters.v эквиваленттүү s төмөнкү жолдо тестирлөө менен камсыз кылынат: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Стимул папкасын оң баскыч менен чыкылдатып, Импортту тандаңыз Files параметрин, анан жогоруда айтылган BFMди тандаңыз fileс. Импорттолгон DDR BFM fileлар төмөнкү сүрөттө көрсөтүлгөндөй, стимул астында келтирилген. 19-сүрөт · Импорттолгон File
10. Төмөнкүгө өтүңүз File > Импорттоо > Башкалар. Импорт Fileс диалог кутусу көрсөтүлөт. 20-сүрөт · Import Testbench File
11. Testbench жана MSS компонентин импорттоо files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf жана mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
UG0644 Колдонуучунун колдонмосу Revision 5.0
23
11.
DDR AXI арбитр
21-сүрөт · Import Testbench жана MSS компоненти Files
22-сүрөт · top_tb Түзүлгөн
UG0644 Колдонуучунун колдонмосу Revision 5.0
24
DDR AXI арбитр
3.5.1
MSS SmartDesign моделдөө
Төмөнкү инструкциялар MSS SmartDesignди кантип окшоштурууну сүрөттөйт:
1. Дизайн иерархиясы өтмөгүн чыкылдатып, ачылуучу тизмеден Компонентти тандаңыз. Импорттолгон MSS SmartDesign көрсөтүлөт.
2. Жумуш астындагы mss_top баскычын оң баскыч менен чыкылдатып, төмөнкү сүрөттө көрсөтүлгөндөй Компонентти ачууну басыңыз. mss_top_sb_0 компоненти көрсөтүлөт.
23-сүрөт · Компонентти ачуу
3. Төмөнкү сүрөттө көрсөтүлгөндөй, mss_top_sb_0 компонентин оң баскыч менен чыкылдатып, Конфигурациялоону басыңыз.
UG0644 Колдонуучунун колдонмосу Revision 5.0
25
DDR AXI арбитр
3. Төмөнкү сүрөттө көрсөтүлгөндөй, mss_top_sb_0 компонентин оң баскыч менен чыкылдатып, Конфигурациялоону басыңыз. 24-сүрөт · Компонентти конфигурациялоо
Төмөнкү сүрөттө көрсөтүлгөндөй MSS конфигурациясынын терезеси көрсөтүлөт. 25-сүрөт · MSS конфигурациясынын терезеси
4. Төмөнкү сүрөттө көрсөтүлгөндөй, бардык конфигурация өтмөктөрү аркылуу Кийинки баскычын басыңыз.
UG0644 Колдонуучунун колдонмосу Revision 5.0
26
DDR AXI арбитр
4. Төмөнкү сүрөттө көрсөтүлгөндөй, бардык конфигурация өтмөктөрү аркылуу Кийинки баскычын басыңыз. 26-сүрөт · Конфигурация өтмөктөрү
MSS Үзгүлтүктөр өтмөгү конфигурациялангандан кийин конфигурацияланат. Төмөнкү сүрөттө MSS конфигурациясынын жүрүшү көрсөтүлгөн. 27-сүрөт · Конфигурациядан кийин MSS конфигурациясынын терезеси
5. Конфигурация аяктагандан кийин Кийинки баскычын басыңыз. Төмөнкү сүрөттө көрсөтүлгөндөй Memory Map терезеси көрсөтүлөт.
28-сүрөт · Эстутум картасы
6. Finish дегенди басыңыз.
7. Сүрөттө көрсөтүлгөндөй, MSSти түзүү үчүн SmartDesign куралдар панелинен Компонентти түзүү дегенди басыңыз
UG0644 Колдонуучунун колдонмосу Revision 5.0
27
DDR AXI арбитр
7. Төмөнкү сүрөттө көрсөтүлгөндөй, MSS түзүү үчүн SmartDesign куралдар панелинен Компонентти түзүү дегенди басыңыз. 29-сүрөт · Компонентти түзүү
8. Дизайн иерархиясы терезесинде, Жумуштун астындагы mss_top баскычын оң баскыч менен чыкылдатып, төмөнкү сүрөттө көрсөтүлгөндөй, тамыр катары коюуну басыңыз. 30-сүрөт · MSSти Root катары коюу
9. Дизайн агымы терезесинде Дизайн түзүү астындагы Алдын ала синтезделген дизайнды текшерүүнү кеңейтиңиз, чычкандын оң баскычын чыкылдатыңыз
UG0644 Колдонуучунун колдонмосу Revision 5.0
28
DDR AXI арбитр
9. Дизайн Агымы терезесинде Дизайн түзүү астындагы Алдын ала синтезделген Дизайнды текшерүүнү кеңейтиңиз, Симуляцияны оң баскыч менен чыкылдатып, Интерактивдүү ачууну басыңыз. Ал MSSти окшоштурат. 31-сүрөт · Алдын ала синтезделген дизайнга окшоштуруңуз
10. Testbench стимулун MSS менен байланыштыруу үчүн эскертүү билдирүүсү көрсөтүлсө, Жок баскычын басыңыз. 11. Модельдеу аяктагандан кийин Modelsim терезесин жабыңыз.
32-сүрөт · Симуляция терезеси
UG0644 Колдонуучунун колдонмосу Revision 5.0
29
DDR AXI арбитр
3.5.2
Simulating Testbench
Төмөнкү көрсөтмөлөр testbenchди кантип симуляциялоону сүрөттөйт:
1. Төмөнкү сүрөттө көрсөтүлгөндөй, top_tb SmartDesign Testbench тандаңыз жана Testbench түзүү үчүн SmartDesign куралдар панелинен Компонентти түзүү дегенди басыңыз.
33-сүрөт · Компонентти түзүү
2. Stimulus Hierarchy терезесинде, top_tb (top_tb.v) testbenchти оң баскыч менен чыкылдатыңыз file жана активдүү стимул катары коюуну басыңыз. стимул top_tb testbench үчүн иштетилген file.
3. Стимул иерархиясы терезесинде, top_tb (
UG0644 Колдонуучунун колдонмосу Revision 5.0
) сыноочу стенд file жана Ачуу чыкылдатыңыз
30
DDR AXI арбитр
3. Stimulus Hierarchy терезесинде, top_tb (top_tb.v) testbenchти оң баскыч менен чыкылдатыңыз file жана Синтезге чейинки дизайнды симуляциялоодон Интерактивдүү ачууну басыңыз. Бул бир кадр үчүн өзөктү окшоштурат. 34-сүрөт · Синтезге чейинки дизайнды имитациялоо
4. Эгерде симуляция ДОдо иштөө убактысынын чегинен улам үзгүлтүккө учураса file, симуляцияны аяктоо үчүн run -all буйругун колдонуңуз. Симуляция аяктагандан кийин, өтүңүз View > Fileс > симуляциялоо view сыноо стенди чыгаруу сүрөтү file симуляция папкасында.
Сүрөттүн бир кадрынын текст эквиваленти болгон симуляциянын чыгышы Read_out_rd_ch(x).txt текстинде сакталат. file колдонулган окуу каналына жараша. Бул сүрөткө айландырылат жана баштапкы сүрөт менен салыштырууга болот.
3.6
Ресурстарды пайдалануу
DDR Arbiter блогу M2S150T SmartFusion®2 System-on-Chip (SoC) FPGA-да ишке ашырылат.
FC1152 пакети) жана PolarFire FPGA (MPF300TS_ES – 1FCG1152E пакети).
4-таблица · DDR AXI Arbiter үчүн ресурстарды колдонуу
Ресурс DFFs 4-киргизүү LUTs MACC RAM1Kx18
Колдонуу 2992 4493 0 20
(үчүн:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Колдонуучунун колдонмосу Revision 5.0
31
DDR AXI арбитр
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 USA АКШ ичинде: +1 800-713-4113 АКШдан тышкары: +1 949-380-6100 Факс: +1 949-215-4996 Электрондук почта: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Бардык укуктар корголгон. Microsemi жана Microsemi логотиби Microsemi корпорациясынын соода белгилери болуп саналат. Бардык башка соода белгилери жана тейлөө белгилери тиешелүү ээлеринин менчиги болуп саналат.
Microsemi бул жерде камтылган маалыматка же анын өнүмдөрү менен кызматтарынын кандайдыр бир максатка ылайыктуулугуна эч кандай кепилдик, өкүлчүлүк же кепилдик бербейт, ошондой эле Microsemi кандайдыр бир продуктту же схеманы колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти өзүнө албайт. Бул жерде сатылган өнүмдөр жана Microsemi тарабынан сатылган башка өнүмдөр чектелген сыноодон өткөн жана миссия үчүн маанилүү жабдуулар же тиркемелер менен бирге колдонулбашы керек. Ар кандай аткаруу спецификациялары ишенимдүү деп эсептелинет, бирок текшерилбейт жана Сатып алуучу өнүмдөрдүн бардык натыйжалуулугун жана башка сыноолорун жалгыз жана бардык акыркы өнүмдөр менен бирге же орнотулган түрдө өткөрүп, бүтүрүшү керек. Сатып алуучу Microsemi тарабынан берилген эч кандай маалыматтарга жана аткаруунун спецификацияларына же параметрлерине ишенбеши керек. Ар кандай өнүмдөрдүн ылайыктуулугун өз алдынча аныктоо жана аны сыноо жана текшерүү Сатып алуучунун милдети. Бул жерде Microsemi тарабынан берилген маалымат "кандай болсо, кайда болсо" жана бардык кемчиликтери менен берилет жана мындай маалымат менен байланышкан бардык тобокелдик толугу менен Сатып алуучуга жүктөлөт. Microsemi ачык же кыйыр түрдө эч кандай тарапка патенттик укуктарды, лицензияларды же башка интеллектуалдык менчик укуктарын, мындай маалыматтын өзүнө же мындай маалымат менен сүрөттөлгөн нерсеге карата бербейт. Бул документте берилген маалымат Microsemiге таандык жана Microsemi бул документтеги маалыматка же өнүмдөр менен кызматтарга каалаган убакта эскертүүсүз өзгөртүү киргизүү укугун өзүнө калтырат.
Microsemi Corporation (Nasdaq: MSCC) аэрокосмостук жана коргонуу, байланыш, маалымат борбору жана өнөр жай рыноктору үчүн жарым өткөргүч жана системалык чечимдердин комплекстүү портфелин сунуштайт. Продукттарга жогорку өндүрүмдүүлүктөгү жана радиациялык катууланган аналогдук аралаш сигнал интегралдык микросхемалары, FPGAs, SoCs жана ASIC кирет; энергия башкаруу продуктылары; убакыт жана синхрондоштуруу түзүлүштөрү жана так убакыт чечимдери, убакыт боюнча дүйнөлүк стандартты белгилөө; үн иштетүүчү түзүлүштөр; RF чечимдер; дискреттик компоненттер; ишкананын сактоо жана байланыш чечимдери; коопсуздук технологиялары жана масштабдуу анти-тampбуюмдар; Ethernet чечимдери; Power-over-Ethernet IC жана midspans; ошондой эле жеке дизайн мүмкүнчүлүктөрү жана кызматтары. Microsemi башкы кеңсеси Калифорниянын Алисо Виежо шаарында жайгашкан жана дүйнө жүзү боюнча болжол менен 4,800 кызматкери бар. Көбүрөөк билүү үчүн www.microsemi.com.
50200644
UG0644 Колдонуучунун колдонмосу Revision 5.0
32
Документтер / Ресурстар
 |
Микрочип UG0644 DDR AXI арбитр [pdf] Колдонуучунун колдонмосу UG0644 DDR AXI арбитр, UG0644, DDR AXI арбитр, AXI арбитр |
