UG0644 DDR AXI 아비터
제품 정보
DDR AXI Arbiter는 다음을 제공하는 하드웨어 구성 요소입니다.
DDR-SDRAM 온칩 컨트롤러에 대한 64비트 AXI 마스터 인터페이스.
일반적으로 버퍼링 및 비디오 애플리케이션에 사용됩니다.
비디오 픽셀 데이터 처리. 제품 사용 설명서는 다음을 제공합니다.
하드웨어 구현에 대한 자세한 정보 및 지침,
시뮬레이션 및 자원 활용.
하드웨어 구현
DDR AXI Arbiter는 DDR-SDRAM과 인터페이스하도록 설계되었습니다.
온칩 컨트롤러. 64비트 AXI 마스터 인터페이스 제공
비디오 픽셀 데이터를 빠르게 처리할 수 있습니다. 제품 사용자
매뉴얼은 DDR AXI의 상세한 설계 설명을 제공합니다.
Arbiter 및 해당 하드웨어 구현.
시뮬레이션
제품 사용 설명서는 시뮬레이션에 대한 지침을 제공합니다.
MSS SmartDesign 및 Testbench 도구를 사용하는 DDR AXI Arbiter. 이것들
도구를 통해 사용자는 설계의 정확성을 검증하고
하드웨어 구성 요소의 적절한 기능을 보장합니다.
자원 활용
DDR AXI Arbiter는 로직과 같은 시스템 리소스를 활용합니다.
셀, 메모리 블록 및 라우팅 리소스. 제품 사용자
매뉴얼은 자세한 리소스 활용 보고서를 제공합니다.
DDR AXI Arbiter의 리소스 요구 사항을 설명합니다. 이것
정보를 사용하여 하드웨어 구성 요소가
사용 가능한 시스템 리소스 내에서 구현되어야 합니다.
제품 사용 지침
다음 지침은 사용 방법에 대한 지침을 제공합니다.
DDR AXI 중재자:
1단계: 하드웨어 구현
인터페이스에 DDR AXI Arbiter 하드웨어 구성 요소 구현
DDR-SDRAM 온칩 컨트롤러와 함께. 디자인을 따르십시오
올바른지 확인하기 위해 제품 사용 설명서에 제공된 설명
하드웨어 구성 요소의 구현.
2단계: 시뮬레이션
MSS SmartDesign을 사용하여 DDR AXI Arbiter 설계를 시뮬레이션하고
테스트벤치 도구. 제품에 제공된 지침을 따르십시오.
디자인의 정확성을 검증하고 보장하기 위한 사용자 설명서
하드웨어 구성 요소의 적절한 기능.
3단계: 리소스 활용
Review 제품에서 제공하는 자원 활용 보고서
DDR AXI의 리소스 요구 사항을 결정하기 위한 사용 설명서
중재인. 하드웨어 구성 요소를 구현할 수 있는지 확인
사용 가능한 시스템 리소스 내에서.
이 지침을 따르면 DDR을 효과적으로 사용할 수 있습니다.
비디오 픽셀 데이터 버퍼링 및
비디오 애플리케이션에서 처리합니다.
UG0644 사용 설명서
DDR AXI 아비터
2018년 XNUMX월
DDR AXI 아비터
내용물
1 개정 이력 .................................................................................. 1
1.1 개정판 5.0 1 1.2 개정판 4.0 1 1.3 개정판 3.0 1 1.4 개정판 2.0 1 1.5 개정판 1.0 .................................................................................. 1
2 소개 .................................................................................. 2 3 하드웨어 구현 .................................................................................................. 3
3.1 설계 설명 .................................................................................................. 3 3.2 입력 및 출력 .................................................................................. 5 3.3 구성 매개변수 .................................................................................................. 13 3.4 타이밍 다이어그램 14 3.5 테스트벤치 16
3.5.1 MSS SmartDesign 시뮬레이트 25 3.5.2 테스트벤치 시뮬레이션 30 3.6 자원 활용 .................................................................................. 31
UG0644 사용 설명서 개정판 5.0
DDR AXI 아비터
1
개정 내역
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1.1
개정판 5.0
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1.2
개정판 4.0
다음은 이 문서의 개정판 4.0에서 변경된 사항을 요약한 것입니다.
표에 테스트벤치 구성 매개변수를 추가했습니다. 자세한 내용은 구성 매개변수(16페이지 참조)를 참조하십시오. 테스트벤치를 사용하여 코어를 시뮬레이션하는 정보가 추가되었습니다. 자세한 내용은 테스트벤치(16페이지 참조)를 참조하십시오. 테이블의 DDR AXI Arbiter 값에 대한 리소스 사용률을 업데이트했습니다. 자세한 내용은 리소스 사용률(31페이지 참조)을 참조하십시오.
1.3
개정판 3.0
다음은 이 문서의 개정판 3.0에서 변경된 사항을 요약한 것입니다.
쓰기 채널 8 및 1에 대한 2비트 정보를 추가했습니다. 자세한 내용은 설계 설명(3페이지 참조)을 참조하십시오. 테스트벤치 섹션을 업데이트했습니다. 자세한 내용은 테스트벤치(16페이지 참조)를 참조하십시오.
1.4
개정판 2.0
이 문서의 개정판 2.0에서 의 그림과 표는 테스트벤치 섹션에서 업데이트되었습니다.
자세한 내용은 테스트벤치(16페이지 참조)를 참조하십시오.
1.5
개정판 1.0
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UG0644 사용 설명서 개정판 5.0
1
DDR AXI 아비터
2
소개
메모리는 일반적인 비디오 및 그래픽 응용 프로그램의 필수적인 부분입니다. 비디오 픽셀 데이터를 버퍼링하는 데 사용됩니다. 하나의 일반적인 버퍼링 examp파일은 프레임에 대한 전체 비디오 픽셀 데이터가 메모리에 버퍼링되는 디스플레이 프레임 버퍼입니다.
DDR(Dual Data Rate) 동기식 DRAM(SDRAM)은 버퍼링을 위해 비디오 애플리케이션에서 일반적으로 사용되는 메모리 중 하나입니다. SDRAM은 비디오 시스템에서 빠른 처리에 필요한 속도 때문에 사용됩니다.
다음 그림은 예를 보여줍니다amp비디오 애플리케이션과 상호 작용하는 DDR-SDRAM 메모리의 시스템 수준 다이어그램의 파일입니다.
그림 1 · DDR-SDRAM 메모리 인터페이스
Microsemi SmartFusion®2 SoC(시스템 온 칩)에는 64비트 고급 확장 가능 인터페이스(AXI) 및 32비트 고급 고성능 버스(AHB) 슬레이브 인터페이스가 있는 XNUMX개의 온칩 DDR 컨트롤러가 있습니다. 게이트 어레이(FPGA) 패브릭. 온칩 DDR 컨트롤러에 연결된 DDR-SDRAM 메모리를 읽고 쓰려면 AXI 또는 AHB 마스터 인터페이스가 필요합니다.
UG0644 사용 설명서 개정판 5.0
2
DDR AXI 아비터
3
하드웨어 구현
3.1
디자인 설명
DDR AXI Arbiter는 다음의 DDR-SDRAM 온칩 컨트롤러에 64비트 AXI 마스터 인터페이스를 제공합니다.
SmartFusion2 장치. DDR AXI Arbiter에는 XNUMX개의 읽기 채널과 XNUMX개의 쓰기 채널이 있습니다.
사용자 논리. 블록은 AXI 읽기에 대한 액세스를 제공하기 위해 XNUMX개의 읽기 채널 사이에서 중재합니다.
라운드 로빈 방식의 채널. 읽기 채널 1 마스터의 읽기 요청이 높으면 AXI는
읽기 채널이 할당됩니다. 읽기 채널 1은 24비트의 고정 출력 데이터 폭을 가집니다. 읽기 채널 2, 3,
4는 8비트, 24비트 또는 32비트 데이터 출력 폭으로 구성할 수 있습니다. 이것은 글로벌이 선택한
구성 매개 변수.
블록은 또한 라운드 로빈 방식으로 AXI 쓰기 채널에 대한 액세스를 제공하기 위해 두 쓰기 채널 사이에서 중재합니다. 두 쓰기 채널의 우선 순위는 동일합니다. 쓰기 채널 1 및 2는 8비트, 24비트 또는 32비트 입력 데이터 폭으로 구성할 수 있습니다.
UG0644 사용 설명서 개정판 5.0
3
DDR AXI 아비터
다음 그림은 DDR AXI Arbiter의 최상위 핀아웃 다이어그램을 보여줍니다. 그림 2 · DDR AXI Arbiter 블록의 최상위 블록 다이어그램
UG0644 사용 설명서 개정판 5.0
4
DDR AXI 아비터
다음 그림은 SmartFusion2 장치에 이식된 DDR AXI Arbiter 블록이 있는 시스템의 최상위 블록 다이어그램을 보여줍니다. 그림 3 · SmartFusion2 장치에서 DDR AXI Arbiter의 시스템 레벨 블록 다이어그램
3.2
입력 및 출력
다음 표에는 DDR AXI Arbiter의 입력 및 출력 포트가 나열되어 있습니다.
표 1 · DDR AXI Arbiter의 입력 및 출력 포트
신호 이름 RESET_N_I
방향 입력
너비
SYS_CLOCK_I BUFF_READ_CLOCK_I
입력 입력
rd_req_1_i rd_ack_o
입출력
rd_done_1_o start_read_addr_1_i
출력 입력
bytes_to_read_1_i
입력
video_rdata_1_o
산출
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]설명
액티브 로우 비동기 리셋 신호 설계
시스템 시계
쓰기 채널의 내부 버퍼 읽기 클럭, SYS_CLOCK_I 주파수의 두 배여야 함
마스터 1의 읽기 요청
마스터 1의 읽기 요청에 대한 중재자 승인
마스터 1 읽기 완료
읽기 채널 1에 대해 읽기를 시작해야 하는 DDR 주소
읽기 채널 1에서 읽을 바이트
읽기 채널 1의 비디오 데이터 출력
UG0644 사용 설명서 개정판 5.0
5
DDR AXI 아비터
신호 이름 rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_to_read_2_i
video_rdata_2_o
rdata_valid_2_ord_req_3_ird_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_to_read_3_i
video_rdata_3_o
rdata_valid_3_ord_req_4_ird_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bytes_to_write_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
방향 출력 입력 출력
출력 입력
입력
산출
출력 입력 출력
출력 입력
입력
산출
출력 입력 출력
출력 입력
입력
산출
출력 입력 출력
출력 입력
입력
입력
입력 입력
너비
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL3_AXI_BUFF_AWIDTH + 3) – 1 : 0] RD_CHANNEL3_VIDEO_DATA_WIDTH1 ) : 0] [(g_axi_awidth-1) : 0] [(g_rd_channel4_axi_buff_awidth + 3)-1 : 0] [(g_rd_channel4_video_data_width1) : 0] [(g_axi_awidth-1) : 0] [(g_wr_channel1_axi_buff _ 3 : ] [(g_WR_CHANNEL1_VIDEO_DATA_WIDTH0):1]
설명 읽기 채널 1에서 유효한 읽기 데이터 마스터 2의 읽기 요청 마스터 2의 읽기 요청에 대한 중재자 승인 마스터 2의 읽기 완료 읽기 채널 2에 대한 읽기가 시작되어야 하는 DDR 주소 읽기 채널 2에서 읽을 바이트 비디오 데이터 읽기 채널 2의 출력 읽기 채널 2의 유효한 데이터 읽기 마스터 3의 읽기 요청 마스터 3의 읽기 요청에 대한 중재자 승인 마스터 3의 읽기 완료 읽기 채널 3에 대한 읽기가 시작되어야 하는 DDR 주소 읽기에서 읽을 바이트 채널 3 읽기 채널 3의 비디오 데이터 출력 읽기 채널 3의 유효한 데이터 읽기 마스터 4의 읽기 요청 마스터 4의 읽기 요청에 대한 중재자 승인 마스터 4의 읽기 완료 읽기 채널 4에 대해 읽기가 시작되어야 하는 DDR 주소 읽기 채널 4에서 읽기 읽기 채널 4에서 비디오 데이터 출력 읽기 채널 4에서 유효한 데이터 읽기 마스터 1의 쓰기 요청 마스터 1의 쓰기 요청에 대한 중재자 승인 마스터 1에 대한 쓰기 완료 쓰기 채널 1에서 쓰기가 발생해야 하는 DDR 주소 쓰기 채널 1에서 쓸 바이트 비디오 데이터 쓰기 채널 1에 대한 입력
채널 1 쓰기에 유효한 데이터 쓰기 마스터 1의 쓰기 요청
UG0644 사용 설명서 개정판 5.0
6
DDR AXI 아비터
신호명 wr_ack_2_o
방향 출력
wr_done_2_o start_write_addr_2_i
출력 입력
bytes_to_write_2_i
입력
video_wdata_2_i
입력
wdata_valid_2_i AXI I/F 신호 읽기 주소 채널 m_arid_o
입출력
m_araddr_o
산출
m_arlen_o
산출
m_arsize_o m_arburst_o
출력 출력
m_arlock_o
산출
m_arcache_o
산출
m_arprot_o
산출
너비
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
설명 마스터 2의 쓰기 요청에 대한 Arbiter 승인 쓰기 채널 2에서 쓰기가 발생해야 하는 마스터 2 DDR 주소 쓰기 완료 쓰기 채널 2에서 쓸 바이트 비디오 데이터 쓰기 채널 2에 대한 입력
채널 2 쓰기에 유효한 데이터 쓰기
주소 ID를 읽습니다. 신분증 tag 신호의 읽기 주소 그룹에 대해.
주소를 읽으십시오. 읽기 버스트 트랜잭션의 초기 주소를 제공합니다. 버스트의 시작 주소만 제공됩니다.
버스트 길이. 버스트에서 정확한 전송 수를 제공합니다. 이 정보는 주소와 관련된 데이터 전송 횟수를 결정합니다.
버스트 크기. 버스트의 각 전송 크기
버스트 유형. 크기 정보와 함께 버스트 내의 각 전송 주소가 계산되는 방법을 자세히 설명합니다.
2'b01 à 증분 주소 버스트로 고정
잠금 유형. 전송의 원자적 특성에 대한 추가 정보를 제공합니다.
2'b00 à 일반 액세스로 고정
캐시 유형. 전송의 캐시 가능한 특성에 대한 추가 정보를 제공합니다.
4'b0000 로 고정됨 à 캐시 불가능 및 버퍼 불가능
보호 유형. 트랜잭션에 대한 보호 단위 정보를 제공합니다.
3'b000으로 고정 à 일반 보안 데이터 액세스
UG0644 사용 설명서 개정판 5.0
7
DDR AXI 아비터
신호 이름 m_arvalid_o
방향 출력
너비
m_arready_i
입력
데이터 채널 읽기
m_rid_i
입력
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
입력 입력
[(g_AXI_DWIDTH-1):0] [1:0]입력 입력
m_rready_o
산출
주소 채널 쓰기
m_awid_o
산출
m_awaddr_o
산출
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 사용 설명서 개정판 5.0
설명 읽기 주소가 유효합니다.
HIGH이면 읽기 주소와 제어 정보가 유효하며 주소 승인 신호 m_arready가 높을 때까지 높은 상태를 유지합니다.
`1' = 유효한 주소 및 제어 정보
'0' = 유효하지 않은 주소 및 제어 정보. 읽기 주소가 준비되었습니다. 슬레이브는 주소 및 관련 제어 신호를 수락할 준비가 되었습니다.
1 = 슬레이브 준비 완료
0 = 슬레이브가 준비되지 않았습니다.
ID 읽기 tag. ID tag 신호의 읽기 데이터 그룹의. m_rid 값은 슬레이브에 의해 생성되며 응답하는 읽기 트랜잭션의 m_arid 값과 일치해야 합니다. 데이터를 읽습니다. 응답을 읽으십시오.
읽기 전송의 상태입니다. 허용되는 응답은 OKAY, EXOKAY, SLVERR 및 DECERR입니다. 마지막으로 읽으십시오.
읽기 버스트의 마지막 전송. 유효한 읽기. 필수 읽기 데이터를 사용할 수 있으며 읽기 전송을 완료할 수 있습니다.
1 = 사용 가능한 읽기 데이터
0 = 읽기 데이터를 사용할 수 없습니다. 준비를 읽으십시오. 마스터는 읽기 데이터 및 응답 정보를 수락할 수 있습니다.
1= 마스터 준비 완료
0 = 마스터가 준비되지 않았습니다.
주소 ID를 씁니다. 신분증 tag 신호의 쓰기 주소 그룹에 대해. 주소를 씁니다. 쓰기 버스트 트랜잭션에서 첫 번째 전송 주소를 제공합니다. 관련 제어 신호는 버스트의 나머지 전송 주소를 결정하는 데 사용됩니다.
8
DDR AXI 아비터
신호 이름 m_awlen_o
방향 출력
너비[3:0]
m_awsize_o
산출
[2:0]m_awburst_o
산출
[1:0]m_awlock_o
산출
[1:0]m_awcache_o
산출
[3:0]m_awprot_o
산출
[2:0]m_awvalid_o
산출
설명
버스트 길이. 버스트에서 정확한 전송 수를 제공합니다. 이 정보는 주소와 관련된 데이터 전송 횟수를 결정합니다.
버스트 크기. 버스트의 각 전송 크기입니다. 바이트 레인 스트로브는 업데이트할 바이트 레인을 정확히 나타냅니다.
데이터 전송 또는 3비트 전송당 011'b8 → 64바이트로 고정
버스트 유형. 크기 정보와 함께 버스트 내의 각 전송 주소가 계산되는 방법을 자세히 설명합니다.
2'b01 à 증분 주소 버스트로 고정
잠금 유형. 전송의 원자적 특성에 대한 추가 정보를 제공합니다.
2'b00 à 일반 액세스로 고정
캐시 유형. 트랜잭션의 버퍼 가능, 캐시 가능, 연속 쓰기, 후기입 및 할당 속성을 나타냅니다.
4'b0000 로 고정됨 à 캐시 불가능 및 버퍼 불가능
보호 유형. 트랜잭션의 일반, 권한 또는 보안 보호 수준과 트랜잭션이 데이터 액세스인지 명령 액세스인지를 나타냅니다.
3'b000으로 고정 à 일반 보안 데이터 액세스
쓰기 주소가 유효합니다. 유효한 쓰기 주소 및 제어를 나타냅니다.
정보를 사용할 수 있습니다:
1 = 사용 가능한 주소 및 제어 정보
0 = 주소 및 제어 정보를 사용할 수 없습니다. 주소 및 제어 정보는 주소 확인 신호 m_awready가 HIGH가 될 때까지 안정적으로 유지됩니다.
UG0644 사용 설명서 개정판 5.0
9
DDR AXI 아비터
신호명 m_awready_i
방향 입력
너비
데이터 채널 쓰기
m_wid_o
산출
[3:0]m_wdata_o m_wstrb_o
출력 출력
[(g_AXI_DWIDTH-1):0]AXI_DWDITH 매개변수[7:0]
m_wlast_o m_wvalid_o
출력 출력
m_wready_i
입력
쓰기 응답 채널 신호
m_bid_i
입력
[3:0]m_bresp_i m_bvalid_i
입력
[1:0]입력
m_bready_o
산출
설명 쓰기 주소가 준비되었습니다. 슬레이브가 주소 및 관련 제어 신호를 수락할 준비가 되었음을 나타냅니다.
1 = 슬레이브 준비 완료
0 = 슬레이브가 준비되지 않았습니다.
쓰기 아이디 tag. ID tag 쓰기 데이터 전송. m_wid 값은 쓰기 트랜잭션의 m_awid 값과 일치해야 합니다. 데이터 쓰기
스트로브를 씁니다. 이 신호는 메모리에서 업데이트할 바이트 레인을 나타냅니다. 쓰기 데이터 버스의 각 XNUMX비트에 대해 하나의 쓰기 스트로브가 있습니다. 쓰기 버스트의 마지막 전송. 유효합니다. 유효한 쓰기 데이터 및 스트로브를 사용할 수 있습니다.
1 = 쓰기 데이터 및 스트로브 사용 가능
0 = 쓰기 데이터 및 스트로브를 사용할 수 없습니다. 쓰기 준비. 슬레이브는 쓰기 데이터를 수락할 수 있습니다. 1 = 슬레이브 준비 완료
0 = 슬레이브가 준비되지 않았습니다.
응답 ID. 신분증 tag 쓰기 응답의. m_bid 값은 슬레이브가 응답하는 쓰기 트랜잭션의 m_awid 값과 일치해야 합니다. 응답을 작성합니다. 쓰기 트랜잭션의 상태입니다. 허용되는 응답은 OKAY, EXOKAY, SLVERR 및 DECERR입니다. 쓰기 응답이 유효합니다. 유효한 쓰기 응답을 사용할 수 있습니다.
1 = 쓰기 응답 사용 가능
0 = 쓰기 응답을 사용할 수 없습니다. 응답 준비. 마스터는 응답 정보를 수락할 수 있습니다.
1 = 마스터 준비 완료
0 = 마스터가 준비되지 않았습니다.
다음 그림은 DDR AXI 중재기의 내부 블록 다이어그램을 보여줍니다.
UG0644 사용 설명서 개정판 5.0
10
DDR AXI 아비터
다음 그림은 DDR AXI 중재기의 내부 블록 다이어그램을 보여줍니다. 그림 4 · DDR AXI Arbiter의 내부 블록 다이어그램
각 읽기 채널은 read_req_(x)_i 입력에서 높은 입력 신호를 받으면 트리거됩니다. 그럼 그것
UG0644 사용 설명서 개정판 5.0
11
DDR AXI 아비터
각 읽기 채널은 read_req_(x)_i 입력에서 높은 입력 신호를 받으면 트리거됩니다. 그럼ampLE 시작 AXI 주소 및 외부 마스터에서 입력되는 입력을 읽을 바이트. 채널은 read_ack_(x)_o를 토글하여 외부 마스터를 승인합니다. 채널은 입력을 처리하고 DDR-SDRAM에서 데이터를 읽기 위해 필요한 AXI 트랜잭션을 생성합니다. 64비트 AXI 형식으로 읽은 데이터는 내부 버퍼에 저장됩니다. 필요한 데이터를 읽어 내부 버퍼에 저장한 후 언패커 모듈이 활성화됩니다. 언팩커 모듈은 각 64비트 워드를 해당 특정 채널에 필요한 출력 데이터 비트 길이로 언팩합니다.amp채널이 32비트 출력 데이터 폭으로 구성된 경우 각 64비트 워드는 두 개의 32비트 출력 데이터 워드로 전송됩니다. 1비트 채널인 채널 24의 경우 언패커는 각 64비트 워드를 24비트 출력 데이터로 언팩합니다. 64는 24의 배수가 아니므로 읽기 채널 1용 언패커는 64개의 24비트 워드 그룹을 결합하여 1개의 8비트 데이터 워드를 생성합니다. 이는 외부 마스터가 요청한 데이터 바이트를 2로 나눌 수 있어야 한다는 제약 조건을 읽기 채널 3에 둡니다. 읽기 채널 4, 8, 24는 32비트, 24비트 및 8비트 데이터 폭으로 구성할 수 있습니다. g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH 전역 구성 매개변수에 의해 결정됩니다. 32비트로 구성되면 위에서 언급한 제약 조건이 각각에 적용됩니다. 그러나 64비트 또는 32비트로 구성하면 8는 64와 32의 배수라는 제약이 없습니다. 이 경우 각 8비트 워드는 XNUMX개의 XNUMX비트 데이터 워드 또는 XNUMX개의 XNUMX로 압축 해제됩니다. -비트 데이터 워드.
읽기 채널 1은 DDR-SDRAM에서 읽은 64비트 데이터 워드를 24개의 48비트 워드 배치로 64비트 출력 데이터 워드로 압축 해제합니다. 즉, 읽기 채널 48의 내부 버퍼에서 64개의 1비트 워드를 사용할 수 있을 때마다, 언패커는 24비트 출력 데이터를 제공하기 위해 언패킹을 시작합니다. 읽기 요청된 데이터 바이트가 48 64비트 워드 미만인 경우 전체 데이터가 DDR-SDRAM에서 읽혀진 후에만 언패커가 활성화됩니다. 나머지 XNUMX개의 읽기 채널에서 언패커는 요청된 전체 바이트 수가 DDR-SDRAM에서 읽혀진 후에만 읽기 데이터를 보내기 시작합니다.
읽기 채널이 24비트 출력 폭으로 구성된 경우 시작 읽기 주소는 24바이트 경계에 정렬되어야 합니다. 이는 언패커가 64개의 24비트 워드 그룹을 언팩하여 XNUMX개의 XNUMX비트 출력 워드를 생성하는 제약 조건을 충족하는 데 필요합니다.
모든 읽기 채널은 요청된 바이트가 외부 마스터로 전송된 후 외부 마스터에 대한 읽기 완료 출력을 생성합니다.
쓰기 채널의 경우 외부 마스터가 해당 채널에 필요한 데이터를 입력해야 합니다. 쓰기 채널은 입력 데이터를 가져와 64비트 워드로 압축하여 내부 저장소에 저장합니다. 필요한 데이터가 저장된 후 외부 마스터는 쓰기 시작 주소 및 바이트와 함께 쓰기 요청을 제공해야 합니다. 켜짐amp이러한 입력을 받으면 쓰기 채널이 외부 마스터를 승인합니다. 그런 다음 채널은 저장된 데이터를 DDR-SDRAM에 쓰기 위해 AXI 쓰기 트랜잭션을 생성합니다. 모든 쓰기 채널은 요청된 바이트가 DDR-SDRAM에 기록되면 외부 마스터에 대한 쓰기 완료 출력을 생성합니다. 쓰기 요청이 쓰기 채널에 제공된 후 wr_done_(x)_o의 어설션으로 현재 트랜잭션 완료가 표시될 때까지 쓰기 채널에 새 데이터를 쓰지 않아야 합니다.
쓰기 채널 1과 2는 g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH 전역 구성 매개변수에 의해 결정되는 8비트, 24비트 및 32비트 데이터 폭으로 구성할 수 있습니다. 24비트로 구성된 경우 내부 패커가 24개의 64비트 데이터 워드를 패킹하여 8개의 32비트 데이터 워드를 생성하므로 기록할 바이트는 XNUMX의 배수여야 합니다. 하지만 XNUMX비트나 XNUMX비트로 구성하면 그런 제약이 없다.
32비트 채널의 경우 최소 32개의 8비트 워드를 읽어야 합니다. 8비트 채널의 경우 아비터 모듈에서 제공하는 패딩이 없기 때문에 최소 XNUMX비트 워드를 읽어야 합니다. 모든 읽기 및 쓰기 채널에서 내부 버퍼의 깊이는 디스플레이 수평 너비의 배수입니다. 내부 버퍼 깊이는 다음과 같이 계산됩니다.
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
여기서 X = 채널 번호
내부 버퍼 폭은 AXI 데이터 버스 폭, 즉 구성 매개변수에 의해 결정됩니다.
UG0644 사용 설명서 개정판 5.0
12
DDR AXI 아비터
내부 버퍼 폭은 AXI 데이터 버스 폭, 즉 구성 매개변수 g_AXI_DWIDTH에 의해 결정됩니다.
AXI 읽기 및 쓰기 트랜잭션은 ARM AMBA AXI 사양에 따라 수행됩니다. 각 데이터 전송의 트랜잭션 크기는 64비트로 고정됩니다. 블록은 16비트의 고정 버스트 길이의 AXI 트랜잭션을 생성합니다. 블록은 또한 단일 버스트가 4KByte의 AXI 주소 경계를 통과하는지 여부를 확인합니다. 단일 버스트가 4KByte 경계를 넘으면 버스트는 2KByte 경계에서 4개의 버스트로 분할됩니다.
3.3
구성 매개변수
다음 표에는 DDR AXI Arbiter의 하드웨어 구현에 사용되는 구성 매개변수가 나열되어 있습니다. 이는 일반 매개변수이며 애플리케이션 요구 사항에 따라 달라질 수 있습니다.
표 2 · 구성 매개변수
이름 g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION g_WR_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL1 _VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_RD_CHANNEL4_VIDEO_DATA_WIDTH g_WR_CHANNEL1_VIDEO_DATA_WIDTH g_WR_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL1_BUFFER_LINE_STORAGE
설명
AXI 주소 버스 폭
AXI 데이터 버스 폭
AXI 읽기 데이터를 저장하는 읽기 채널 1 내부 버퍼의 주소 버스 폭.
AXI 읽기 데이터를 저장하는 읽기 채널 2 내부 버퍼의 주소 버스 폭.
AXI 읽기 데이터를 저장하는 읽기 채널 3 내부 버퍼의 주소 버스 폭.
AXI 읽기 데이터를 저장하는 읽기 채널 4 내부 버퍼의 주소 버스 폭.
AXI 쓰기 데이터를 저장하는 쓰기 채널 1 내부 버퍼의 주소 버스 폭.
AXI 쓰기 데이터를 저장하는 쓰기 채널 2 내부 버퍼의 주소 버스 폭.
채널 1 읽기를 위한 비디오 디스플레이 수평 해상도
채널 2 읽기를 위한 비디오 디스플레이 수평 해상도
채널 3 읽기를 위한 비디오 디스플레이 수평 해상도
채널 4 읽기를 위한 비디오 디스플레이 수평 해상도
채널 1 쓰기를 위한 비디오 디스플레이 수평 해상도
채널 2 쓰기를 위한 비디오 디스플레이 수평 해상도
채널 1 비디오 출력 비트 폭 읽기
채널 2 비디오 출력 비트 폭 읽기
채널 3 비디오 출력 비트 폭 읽기
채널 4 비디오 출력 비트 폭 읽기
쓰기 채널 1 비디오 입력 비트 폭.
쓰기 채널 2 비디오 입력 비트 폭.
디스플레이 수평 라인 수 측면에서 읽기 채널 1에 대한 내부 버퍼의 깊이. 버퍼의 깊이는 g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 사용 설명서 개정판 5.0
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DDR AXI 아비터
3.4
이름 g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
설명
디스플레이 수평 라인 수 측면에서 읽기 채널 2에 대한 내부 버퍼의 깊이. 버퍼의 깊이는 g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
디스플레이 수평 라인 수 측면에서 읽기 채널 3에 대한 내부 버퍼의 깊이. 버퍼의 깊이는 g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
디스플레이 수평 라인 수 측면에서 읽기 채널 4에 대한 내부 버퍼의 깊이. 버퍼의 깊이는 g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
디스플레이 수평 라인 수 측면에서 쓰기 채널 1에 대한 내부 버퍼의 깊이. 버퍼의 깊이는 g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
디스플레이 수평 라인 수 측면에서 쓰기 채널 2에 대한 내부 버퍼의 깊이. 버퍼의 깊이는 g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
타이밍 다이어그램
다음 그림은 읽기 및 쓰기 요청 입력, 시작 메모리 주소, 외부 마스터에서 읽기 또는 쓰기 입력을 위한 바이트, 읽기 또는 쓰기 승인, 중재자가 제공한 읽기 또는 쓰기 완료 출력의 연결을 보여줍니다.
그림 5 · AXI 인터페이스를 통한 쓰기/읽기에 사용되는 신호에 대한 타이밍 다이어그램
UG0644 사용 설명서 개정판 5.0
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DDR AXI 아비터
다음 그림은 두 쓰기 채널에 유효한 데이터 입력과 함께 외부 마스터에서 쓰기 데이터 입력 사이의 연결을 보여줍니다. 그림 6 · 내부 저장소에 쓰기 위한 타이밍 다이어그램
다음 그림은 모든 읽기 채널 2, 3, 4에 대해 유효한 데이터 출력과 함께 외부 마스터를 향한 읽기 데이터 출력 사이의 연결을 보여줍니다. 그림 7 · 읽기 채널 2, 3에 대한 DDR AXI Arbiter를 통해 수신된 데이터의 타이밍 다이어그램 , 4
다음 그림은 g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION이 1(이 경우 = 128)보다 클 때 읽기 채널 256에 대한 읽기 데이터 출력 사이의 연결을 보여줍니다. 그림 8 · DDR AXI 중재자 읽기 채널 1(128바이트 이상)을 통해 수신된 데이터의 타이밍 다이어그램
UG0644 사용 설명서 개정판 5.0
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DDR AXI 아비터
다음 그림은 g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION이 1보다 작거나 같을 때(이 경우 = 128) 읽기 채널 64에 대한 읽기 데이터 출력 사이의 연결을 보여줍니다. 그림 9 · DDR AXI 중재자 읽기 채널 1을 통해 수신된 데이터의 타이밍 다이어그램(128바이트 이하)
3.5
테스트벤치
DDR Arbiter 코어의 기능을 확인하기 위한 테스트벤치가 제공됩니다. 다음 표에는 애플리케이션에 따라 구성할 수 있는 매개변수가 나열되어 있습니다.
표 3 · 테스트벤치 구성 매개변수
이름 IMAGE_1_FILE_이름 이미지_2_FILE_NAME g_DATA_WIDTH 너비 높이
설명 입력 file 쓰기 채널 1에 의해 쓰여질 이미지의 이름 입력 file 쓰기 채널 2로 쓸 이미지의 이름 읽기 또는 쓰기 채널의 비디오 데이터 폭 쓰기 및 읽기 채널에서 쓰고 읽을 이미지의 수평 해상도 쓰기 및 읽기 채널에서 쓰고 읽을 이미지의 수직 해상도 채널
UG0644 사용 설명서 개정판 5.0
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DDR AXI 아비터
다음 단계에서는 테스트벤치가 Libero SoC를 통해 코어를 시뮬레이션하는 데 사용되는 방법을 설명합니다. 1. Design Flow 창에서 Create SmartDesign을 마우스 오른쪽 버튼으로 클릭하고 Run을 클릭하여 SmartDesign을 생성합니다.
그림 10 · SmartDesign 만들기
2. 새 SmartDesign 만들기 대화 상자에서 새 디자인의 이름을 video_dma로 입력하고 확인을 클릭합니다. SmartDesign이 생성되고 Design Flow 창 오른쪽에 캔버스가 표시됩니다.
그림 11 · SmartDesign 명명
3. Catalog 창에서 Solutions-Video를 확장하고 SF2 DDR Memory Arbiter를 SmartDesign 캔버스에 끌어다 놓습니다.
UG0644 사용 설명서 개정판 5.0
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그림 12 · Libero SoC 카탈로그의 DDR 메모리 중재자
다음 그림과 같이 DDR Memory Arbiter Core가 표시됩니다. 필요한 경우 코어를 두 번 클릭하여 중재자를 구성합니다.
UG0644 사용 설명서 개정판 5.0
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그림 13 · SmartDesign 캔버스의 DDR 메모리 아비터 코어
4. 코어의 모든 포트를 선택하고 마우스 오른쪽 버튼을 클릭한 다음 상위 수준으로 승격을 클릭합니다.
UG0644 사용 설명서 개정판 5.0
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4. 다음 그림과 같이 코어의 모든 포트를 선택하고 마우스 오른쪽 버튼을 클릭한 다음 상위 수준으로 승격을 클릭합니다. 그림 14 · 최상위 수준으로 승격 옵션
도구 모음에서 구성 요소 생성 아이콘을 클릭하기 전에 모든 포트를 최상위 수준으로 승격해야 합니다.
5. 다음 그림과 같이 SmartDesign 도구 모음에서 구성 요소 생성 아이콘을 클릭합니다.
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5. 다음 그림과 같이 SmartDesign 도구 모음에서 구성 요소 생성 아이콘을 클릭합니다. SmartDesign 컴포넌트가 생성됩니다. 그림 15 · 구성 요소 생성
6. 탐색하기 View > 윈도우 > File씨. File대화 상자가 표시됩니다. 7. 시뮬레이션 폴더를 마우스 오른쪽 버튼으로 클릭하고 가져오기를 클릭합니다. Files, 다음 그림과 같이.
그림 16 · 가져오기 File
8. 이미지 자극을 가져오려면 file, 다음 중 하나를 탐색하고 가져옵니다. files를 클릭하고 열기를 클릭합니다.
UG0644 사용 설명서 개정판 5.0
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DDR AXI 아비터
8. 이미지 자극을 가져오려면 file, 다음 중 하나를 탐색하고 가져옵니다. files를 클릭하고 열기를 클릭합니다. ㅏ. 처럼amp파일 RGB_in.txt file 다음 경로에서 테스트벤치와 함께 제공됩니다.
..Project_namecomComponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0자극
s를 가져오려면ample 테스트 벤치 입력 이미지, s로 이동amp테스트벤치 입력 이미지 file, 다음 그림과 같이 열기를 클릭합니다. 그림 17 · 입력 이미지 File 선택
비. 다른 이미지를 가져오려면 원하는 이미지가 포함된 폴더를 찾습니다. file을 클릭하고 열기를 클릭합니다. 가져온 이미지 자극 file 다음 그림과 같이 시뮬레이션 디렉토리 아래에 나열됩니다. 그림 18 · 입력 이미지 File 시뮬레이션 디렉토리에서
9. ddr BFM 가져오기 file에스. 둘 files는 다음과 같습니다.
UG0644 사용 설명서 개정판 5.0
그리고
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9. ddr BFM 가져오기 file에스. 둘 fileDDR BFM — ddr3.v 및 ddr3_parameters.v와 동일한 s는 ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus 경로에서 테스트벤치와 함께 제공됩니다. 자극 폴더를 마우스 오른쪽 버튼으로 클릭하고 가져오기를 선택합니다. Files 옵션을 선택한 다음 앞서 언급한 BFM을 선택합니다. file에스. 가져온 DDR BFM files는 다음 그림과 같이 자극 아래에 나열됩니다. 그림 19 · 수입됨 File
10. 탐색하기 File > 가져오기 > 기타. 가져오기 File대화 상자가 표시됩니다. 그림 20 · 테스트벤치 가져오기 File
11. 테스트벤치 및 MSS 구성 요소 가져오기 files(top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf 및 mss
..Project_namecomComponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0자극
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11.
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그림 21 · Testbench 및 MSS 구성 요소 가져오기 Files
그림 22 · top_tb 생성됨
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3.5.1
MSS SmartDesign 시뮬레이션
다음 지침은 MSS SmartDesign을 시뮬레이션하는 방법을 설명합니다.
1. 디자인 계층 구조 탭을 클릭하고 표시 드롭다운 목록에서 구성 요소를 선택합니다. 가져온 MSS SmartDesign이 표시됩니다.
2. 작업에서 mss_top을 마우스 오른쪽 버튼으로 클릭하고 다음 그림과 같이 구성 요소 열기를 클릭합니다. mss_top_sb_0 구성 요소가 표시됩니다.
그림 23 · 구성 요소 열기
3. 다음 그림과 같이 mss_top_sb_0 구성 요소를 마우스 오른쪽 버튼으로 클릭하고 구성을 클릭합니다.
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3. 다음 그림과 같이 mss_top_sb_0 구성 요소를 마우스 오른쪽 버튼으로 클릭하고 구성을 클릭합니다. 그림 24 · 구성 요소 구성
다음 그림과 같이 MSS 구성 창이 표시됩니다. 그림 25 · MSS 구성 창
4. 다음 이미지와 같이 모든 구성 탭에서 다음을 클릭합니다.
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4. 다음 이미지와 같이 모든 구성 탭에서 다음을 클릭합니다. 그림 26 · 구성 탭
인터럽트 탭이 구성된 후 MSS가 구성됩니다. 다음 그림은 MSS 구성의 진행 상황을 보여줍니다. 그림 27 · 구성 후 MSS 구성 창
5. 구성이 완료되면 다음을 클릭합니다. 다음 그림과 같이 메모리 맵 창이 표시됩니다.
그림 28 · 메모리 맵
6. 마침을 클릭합니다.
7. SmartDesign 도구 모음에서 구성 요소 생성을 클릭하여 MSS를 생성합니다.
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7. 다음 그림과 같이 SmartDesign 도구 모음에서 구성 요소 생성을 클릭하여 MSS를 생성합니다. 그림 29 · 구성 요소 생성
8. 다음 그림과 같이 Design Hierarchy 창에서 Work 아래의 mss_top을 마우스 오른쪽 버튼으로 클릭하고 Set As Root를 클릭합니다. 그림 30 · MSS를 루트로 설정
9. Design Flow 창에서 Create Design 아래의 Verify Pre-synthesized Design을 확장하고 마우스 오른쪽 버튼을 클릭합니다.
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9. Design Flow 창에서 Create Design 아래의 Verify Pre-synthesized Design을 확장하고 Simulate를 마우스 오른쪽 버튼으로 클릭한 다음 Open Interactively를 클릭합니다. MSS를 시뮬레이트합니다. 그림 31 · 사전 합성된 설계 시뮬레이션
10. Testbench 자극을 MSS와 연결하라는 경고 메시지가 표시되면 아니요를 클릭합니다. 11. 시뮬레이션이 완료된 후 Modelsim 창을 닫습니다.
그림 32 · 시뮬레이션 창
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3.5.2
테스트벤치 시뮬레이션
다음 지침은 테스트벤치를 시뮬레이션하는 방법을 설명합니다.
1. 다음 그림과 같이 top_tb SmartDesign Testbench를 선택하고 SmartDesign 도구 모음에서 구성 요소 생성을 클릭하여 테스트 벤치를 생성합니다.
그림 33 · 컴포넌트 생성
2. Stimulus Hierarchy 창에서 top_tb(top_tb.v) testbench를 마우스 오른쪽 버튼으로 클릭합니다. file 활성 자극으로 설정을 클릭합니다. 자극은 top_tb 테스트벤치에 대해 활성화됩니다. file.
3. Stimulus Hierarchy 창에서 top_tb(
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) 테스트벤치 file 열기를 클릭
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3. Stimulus Hierarchy 창에서 top_tb(top_tb.v) testbench를 마우스 오른쪽 버튼으로 클릭합니다. file Simulate Pre-Synth Design에서 대화식으로 열기를 클릭합니다. 이것은 한 프레임의 코어를 시뮬레이트합니다. 그림 34 · 사전 합성 설계 시뮬레이션
4. DO의 런타임 제한으로 인해 시뮬레이션이 중단된 경우 file, run -all 명령을 사용하여 시뮬레이션을 완료합니다. 시뮬레이션이 완료되면 다음으로 이동합니다. View > Files > 시뮬레이션 view 테스트 벤치 출력 이미지 file 시뮬레이션 폴더에서
이미지의 한 프레임에 해당하는 텍스트인 시뮬레이션의 출력은 Read_out_rd_ch(x).txt 텍스트에 저장됩니다. file 사용된 읽기 채널에 따라 다릅니다. 이를 이미지로 변환하여 원본 이미지와 비교할 수 있습니다.
3.6
자원 활용
DDR Arbiter 블록은 M2S150T SmartFusion®2 시스템 온 칩(SoC) FPGA에서 구현됩니다.
FC1152 패키지) 및 PolarFire FPGA(MPF300TS_ES – 1FCG1152E 패키지).
표 4 · DDR AXI Arbiter의 리소스 사용률
리소스 DFF 4입력 LUT MACC RAM1Kx18
사용량 2992 4493 0 20
(을 위한:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
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DDR AXI 아비터
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문서 / 리소스
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Microchip UG0644 DDR AXI 아비터 [PDF 파일] 사용자 가이드 UG0644 DDR AXI 중재자, UG0644, DDR AXI 중재자, AXI 중재자 |
