F Tile Serial Lite IV Intel FPGA IP 사용 설명서

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1 F Tile Serial Lite IV 인텔 FPGA IP

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2.1 참고문헌

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F Tile Serial Lite IV 인텔 FPGA IP

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서
Intel® Quartus® Prime Design Suite용으로 업데이트됨: 22.1 IP 버전: 5.0.0

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UG-20324

아이디: 683074 버전: 2022.04.28

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1. F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서에 대하여………………………………………4
2. F-Tile Serial Lite IV Intel FPGA IP Overview.................................................................. 6 2.1. 릴리스 정보 ..................................................................................................7 2.2. 지원되는 기능 .................................................................................. 7 2.3. IP 버전 지원 수준 ..................................................................................8 2.4. 장치 속도 등급 지원 ..................................................................................8 2.5. 리소스 사용률 및 대기 시간 ..................................................................................9 2.6. 대역폭 효율성 .................................................................................. 9
3. 시작하기 11 3.1. 인텔 FPGA IP 코어 설치 및 라이센싱 ........................................................................ 11 3.1.1. 인텔 FPGA IP 평가 모드........................................................................................... 11 3.2. IP 매개변수 및 옵션 지정 .................................................................................. 14 3.3. 생성됨 File 구조 .................................................................................. 14 3.4. Intel FPGA IP 코어 시뮬레이트 ........................................................................................ 16 3.4.1. 설계 시뮬레이션 및 검증 .................................................................................. 17 3.5. 다른 EDA 도구에서 IP 코어 합성하기… 17 3.6. 전체 디자인 컴파일하기 ..................................................................................18
4. 기능 설명 .................................................................................. 19 4.1. TX 데이터 경로 ..................................................................................20 4.1.1. TX MAC 어댑터 .................................................................. 21 4.1.2. 제어단어(CW) 삽입 ························· 23 4.1.3. TX CRC ..................................................................................28 4.1.4. TX MII 인코더 ..................................................................................29 4.1.5. TX PCS 및 PMA .................................................................. 30 4.2. RX 데이터 경로........................................................................................................................... 30 4.2.1. RX PCS 및 PMA .................................................................................. 31 4.2.2. RX MII 디코더 .................................................................................. 31 4.2.3. RX CRC .................................................................................. 31 4.2.4. RX 지연시간 보정 ..................................................................................................32 4.2.5. RX CW 제거 ..................................................................................................35 4.3. F-Tile Serial Lite IV 인텔 FPGA IP 클록 아키텍처 36 4.4. 리셋 및 링크 초기화 ........................................................................................................37 4.4.1. TX 재설정 및 초기화 순서 .................................................................................. 38 4.4.2. RX 리셋 및 초기화 순서 .................................................................. 39 4.5. 링크 속도 및 대역폭 효율성 계산 .................................................................. 40
5. 매개변수 42
6. F-Tile Serial Lite IV Intel FPGA IP 인터페이스 신호… 클록 신호 ..................................................................................44 6.1. 리셋 신호 .................................................................................. 44 6.2. MAC 신호 .................................................................. 44 6.3. 트랜시버 재구성 신호 .................................................................. 45 6.4. PMA 신호 .................................................................................. 48

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 2

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7. F-Tile Serial Lite IV Intel FPGA IP로 설계하기 51 7.1. 초기화 지침 .................................................................. 51 7.2. 오류 처리 지침 ..................................................................................51
8. F-Tile Serial Lite IV Intel FPGA IP 사용자 가이드 아카이브 … 52 9. F-Tile Serial Lite IV Intel FPGA IP 사용 설명서에 대한 문서 개정 이력………53

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683074 | 2022.04.28 피드백 보내기

1. F-Tile Serial Lite IV 인텔® FPGA IP 사용자 가이드 정보

이 문서에서는 Intel AgilexTM 장치의 F-타일 트랜시버를 사용하여 F-Tile Serial Lite IV Intel® FPGA IP를 설계하기 위한 IP 기능, 아키텍처 설명, 생성 단계 및 지침에 대해 설명합니다.

대상 청중

이 문서는 다음 사용자를 대상으로 합니다.
· 시스템 수준의 설계 계획 단계에서 IP를 선택하는 설계 설계자
· IP를 시스템 수준 설계에 통합할 때의 하드웨어 설계자
· 시스템 레벨 시뮬레이션 및 하드웨어 검증 단계 동안 검증 엔지니어

관련 문서

참조

F-Tile Serial Lite IV Intel FPGA IP 디자인 Example 사용자 가이드

Intel Agilex 장치 데이터 시트

설명
이 문서는 F-Tile Serial Lite IV Intel FPGA IP 디자인 ex의 생성, 사용 지침 및 기능 설명을 제공합니다.ampIntel Agilex 장치의 파일.
이 문서에서는 Intel Agilex 장치의 전기적 특성, 스위칭 특성, 구성 사양 및 타이밍에 대해 설명합니다.

표 2.
CW RS-FEC PMA TX RX PAM4 NRZ

약어 및 용어집 약어 목록
두문자어

확장 제어 워드 리드-솔로몬 순방향 오류 수정 물리적 매체 부착 송신기 수신기 펄스-Amplitude 변조 4레벨 Non-Return-to-Zero

계속되는…

인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. 인텔은 인텔의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 최신 사양으로 보증하지만 사전 통지 없이 언제든지 제품 및 서비스를 변경할 수 있는 권리를 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 어떠한 책임도 지지 않습니다. 인텔 고객은 게시된 정보에 의존하고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 얻는 것이 좋습니다. *다른 이름과 브랜드는 다른 사람의 자산일 수 있습니다.

ISO 9001 : 2015 등록

1. F-Tile Serial Lite IV 정보 인텔® FPGA IP 사용 설명서 683074 | 2022.04.28

PCS MII XGMII

두문자어

확장 물리적 코딩 하위 계층 미디어 독립 인터페이스 10기가비트 미디어 독립 인터페이스

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683074 | 2022.04.28 피드백 보내기

2. F-Tile Serial Lite IV Intel FPGA IP Overview

그림 1.

F-Tile Serial Lite IV Intel FPGA IP는 칩 간, 보드 간 및 백플레인 애플리케이션을 위한 고대역폭 데이터 통신에 적합합니다.

F-Tile Serial Lite IV Intel FPGA IP는 MAC(Media Access Control), PCS(Physical Coding Sublayer) 및 PMA(Physical Media Attachment) 블록을 통합합니다. IP는 최대 56개의 PAM4 레인이 있는 레인당 최대 28Gbps의 데이터 전송 속도 또는 최대 16개의 NRZ 레인이 있는 레인당 XNUMXGbps의 데이터 전송 속도를 지원합니다. 이 IP는 높은 대역폭, 낮은 오버헤드 프레임, 낮은 I/O 수를 제공하며 레인 수와 속도 모두에서 높은 확장성을 지원합니다. 이 IP는 또한 F-타일 트랜시버의 이더넷 PCS 모드로 광범위한 데이터 속도를 지원하여 쉽게 재구성할 수 있습니다.

이 IP는 두 가지 전송 모드를 지원합니다.
· 기본 모드– 이것은 패킷 시작, 빈 주기 및 패킷 끝 없이 데이터를 전송하여 대역폭을 늘리는 순수한 스트리밍 모드입니다. IP는 버스트의 시작으로 첫 번째 유효한 데이터를 사용합니다.
· 전체 모드 - 이것은 패킷 전송 모드입니다. 이 모드에서 IP는 패킷의 시작과 끝에서 구분 기호로 버스트와 동기화 주기를 보냅니다.

F-Tile Serial Lite IV 하이 레벨 블록 다이어그램

Avalon 스트리밍 인터페이스 TX

F-Tile Serial Lite IV 인텔 FPGA IP
맥 텍사스
텍사스 USRIF_CTRL

64*n 레인 비트(NRZ 모드)/ 2*n 레인 비트(PAM4 모드)

텍사스 맥

어댑터 삽입

MII 인코딩

맞춤형 PCS

텍사스 PCS

텍사스 MII

EMIB 인코딩 스크램블러 FEC

텍사스 PMA

n 레인 비트(PAM4 모드)/ n 레인 비트(NRZ 모드)
TX 직렬 인터페이스

Avalon 스트리밍 인터페이스 RX
64*n 레인 비트(NRZ 모드)/ 2*n 레인 비트(PAM4 모드)

RX PCS

CW RMV

데스큐

미

& 정렬 디코드

RX MII

EMIB

디코드 블록 동기화 및 FEC 디스크램블러

RX PMA

사회공헌

2n 레인 비트(PAM4 모드)/ n 레인 비트(NRZ 모드) RX 직렬 인터페이스
Avalon 메모리 매핑 인터페이스 레지스터 구성

전설

소프트 로직

하드 로직

ISO 9001 : 2015 등록

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

F-Tile Serial Lite IV Intel FPGA IP 디자인 ex를 생성할 수 있습니다.ampIP 기능에 대해 자세히 알아보려면 파일을 참조하십시오. F-Tile Serial Lite IV Intel FPGA IP Design Ex를 참조하십시오.amp르 사용 설명서.
관련 정보 · 19페이지의 기능 설명 · F-Tile Serial Lite IV Intel FPGA IP Design Example 사용자 가이드

2.1. 출시 정보

인텔 FPGA IP 버전은 v19.1까지 인텔 Quartus® Prime Design Suite 소프트웨어 버전과 일치합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2부터 Intel FPGA IP에는 새로운 버전 체계가 있습니다.

Intel FPGA IP 버전(XYZ) 번호는 각 Intel Quartus Prime 소프트웨어 버전에 따라 변경될 수 있습니다. 변경 사항:

· X는 IP의 주요 개정을 나타냅니다. Intel Quartus Prime 소프트웨어를 업데이트하는 경우 IP를 재생성해야 합니다.
· Y는 IP에 새로운 기능이 포함되어 있음을 나타냅니다. 이러한 새로운 기능을 포함하도록 IP를 재생성하십시오.
· Z는 IP에 사소한 변경이 포함되어 있음을 나타냅니다. 이러한 변경 사항을 포함하려면 IP를 재생성하십시오.

표 3.

F-Tile Serial Lite IV Intel FPGA IP 릴리스 정보

항목 IP 버전 인텔 Quartus 프라임 버전 출시 날짜 주문 코드

5.0.0 22.1 2022.04.28 IP-SLITE4F

설명

2.2. 지원되는 기능
다음 표에는 F-Tile Serial Lite IV Intel FPGA IP에서 사용할 수 있는 기능이 나열되어 있습니다.

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

표 4.

F-Tile Serial Lite IV 인텔 FPGA IP 기능

특징

설명

데이터 전송

· PAM4 모드의 경우:
— FHT는 최대 56.1개의 레인으로 레인당 58, 116 및 4Gbps만 지원합니다.
— FGT는 최대 58개의 레인으로 레인당 최대 12Gbps를 지원합니다.
PAM18 모드에 대해 지원되는 트랜시버 데이터 속도에 대한 자세한 내용은 42페이지의 표 4을 참조하십시오.
· NRZ 모드의 경우:
— FHT는 최대 28.05개의 레인으로 레인당 58 및 4Gbps만 지원합니다.
— FGT는 최대 28.05개의 레인으로 레인당 최대 16Gbps를 지원합니다.
NRZ 모드에 대해 지원되는 트랜시버 데이터 속도에 대한 자세한 내용은 18페이지의 표 42을 참조하십시오.
· 연속 스트리밍(기본) 또는 패킷(전체) 모드를 지원합니다.
· 낮은 오버헤드 프레임 패킷을 지원합니다.
· 모든 버스트 크기에 대한 바이트 단위 전송을 지원합니다.
· 사용자 시작 또는 자동 차선 정렬을 지원합니다.
· 프로그래밍 가능한 정렬 기간을 지원합니다.

PC(전자제품)

· 소프트 로직 리소스 감소를 위해 Intel Agilex F-타일 트랜시버와 인터페이스하는 하드 IP 로직을 사용합니다.
· 4GBASE-KP100 사양에 대한 PAM4 변조 모드를 지원합니다. RS-FEC는 이 변조 모드에서 항상 활성화됩니다.
· 선택적 RS-FEC 변조 모드로 NRZ를 지원합니다.
· 64b/66b 인코딩 디코딩을 지원합니다.

오류 감지 및 처리

· TX 및 RX 데이터 경로에서 CRC 오류 검사를 지원합니다. · RX 링크 오류 검사를 지원합니다. · RX PCS 오류 감지를 지원합니다.

인터페이스

· 독립 링크가 있는 전이중 패킷 전송만 지원합니다.
· 낮은 전송 대기 시간으로 여러 FPGA 장치에 지점 간 상호 연결을 사용합니다.
· 사용자 정의 명령을 지원합니다.

2.3. IP 버전 지원 수준

F-Tile Serial Lite IV Intel FPGA IP에 대한 Intel Quartus Prime 소프트웨어 및 Intel FPGA 장치 지원은 다음과 같습니다.

표 5.

IP 버전 및 지원 수준

인텔 Quartus 프라임 22.1

장치 Intel Agilex F-타일 트랜시버

IP 버전 시뮬레이션 컴파일 하드웨어 설계

5.0.0

2.4. 장치 속도 등급 지원
F-Tile Serial Lite IV Intel FPGA IP는 Intel Agilex F-tile 장치에 대해 다음과 같은 속도 등급을 지원합니다. · 트랜시버 속도 등급: -1, -2 및 -3 · 코어 속도 등급: -1, -2 및 - 삼

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 8

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2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

관련 정보
Intel Agilex 장치 데이터 시트 Intel Agilex F-타일 트랜시버에서 지원되는 데이터 속도에 대한 자세한 정보.

2.5. 리소스 사용률 및 대기 시간

F-Tile Serial Lite IV Intel FPGA IP에 대한 리소스 및 대기 시간은 Intel Quartus Prime Pro Edition 소프트웨어 버전 22.1에서 가져왔습니다.

표 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP 자원 활용
대기 시간 측정은 TX 코어 입력에서 RX 코어 출력까지의 왕복 대기 시간을 기반으로 합니다.

트랜시버 유형

변종

데이터 레인 수 모드 RS-FEC ALM

대기 시간(TX 코어 클록 주기)

직위

28.05Gbps NRZ 16

기초장애인 21,691 65

완전불능 22,135 65

기본 사용 21,915 189

전체 사용 22,452 189

58Gbps PAM4 12

기본 사용 28,206 146

전체 사용 30,360 146

영어: FHT (공중보건)

58Gbps NRZ

기본 사용 15,793 146

전체 사용 16,624 146

58Gbps PAM4 4

기본 사용 15,771 154

전체 사용 16,611 154

116Gbps PAM4 4

기본 사용 21,605 128

전체 사용 23,148 128

2.6. 대역폭 효율성

표 7.

대역폭 효율성

변수 트랜시버 모드

PAM4

스트리밍 모드 RS-FEC

전체 사용

기본 사용

Gbps 단위의 직렬 인터페이스 비트 전송률(RAW_RATE)
단어 수로 전송 버스트 크기(BURST_SIZE) (1)
클록 주기의 정렬 기간(SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

설정

NRZ

가득한

장애가 있는

활성화됨

28.0

2,048

4,096

기본 장애인 28.0

활성화 28.0

4,194,304

4,096

4,096 계속…

(1) 기본 모드의 BURST_SIZE는 무한대에 가까워지므로 큰 수를 사용합니다.

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2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

변수

설정

64/66b 인코딩

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

단어 수의 버스트 크기 오버헤드(BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

클록 주기(ALIGN_MARKER_PERIOD)에서 정렬 마커 기간 81,915

81,915

81,916

5의 정렬 마커 너비

시계주기

(ALIGN_MARKER_WIDTH)

대역폭 효율성(4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

유효 속도(Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

최대 사용자 클록 주파수(MHz)(6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

관련 정보 40페이지의 링크 속도 및 대역폭 효율성 계산

(2) 전체 모드에서 BURST_SIZE_OVHD 크기는 데이터 스트림의 START/END 페어링 제어 단어를 포함합니다.
(3) 기본 모드의 경우 스트리밍 중에 START/END가 없기 때문에 BURST_SIZE_OVHD는 0입니다.
(4) 대역폭 효율 계산은 Link Rate 및 Bandwidth Efficiency 계산을 참조하십시오.
(5) 유효 전송률 계산은 링크 전송률 및 대역폭 효율성 계산을 참조하십시오.
(6) 최대 사용자 클록 주파수 계산은 링크 속도 및 대역폭 효율성 계산을 참조하십시오.

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 10

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3. 시작하기

3.1. 인텔 FPGA IP 코어 설치 및 라이선스

Intel Quartus Prime 소프트웨어 설치에는 Intel FPGA IP 라이브러리가 포함됩니다. 이 라이브러리는 추가 라이센스 없이 프로덕션 용도로 사용할 수 있는 많은 유용한 IP 코어를 제공합니다. 일부 인텔 FPGA IP 코어는 생산용으로 별도의 라이선스를 구매해야 합니다. Intel FPGA IP 평가 모드를 사용하면 정식 생산 IP 코어 라이센스를 구입하기로 결정하기 전에 시뮬레이션 및 하드웨어에서 이러한 라이센스가 부여된 Intel FPGA IP 코어를 평가할 수 있습니다. 하드웨어 테스트를 완료하고 프로덕션에서 IP를 사용할 준비가 된 후에 라이선스가 부여된 인텔 IP 코어에 대한 전체 프로덕션 라이센스를 구입하기만 하면 됩니다.

Intel Quartus Prime 소프트웨어는 기본적으로 다음 위치에 IP 코어를 설치합니다.

그림 2.

IP Core 설치 경로
intelFPGA(_pro) quartus – Intel Quartus Prime 소프트웨어 포함 ip – Intel FPGA IP 라이브러리 및 타사 IP 코어 포함 altera – Intel FPGA IP 라이브러리 소스 코드 포함 – 인텔 FPGA IP 소스 포함 files

표 8.

IP Core 설치 위치

위치

소프트웨어

:intelFPGA_proquartusipaltera

인텔 Quatus 프라임 프로 에디션

:/intelFPGA_pro/quartus/ip/altera 인텔 Quartus 프라임 프로 에디션

플랫폼 Windows* Linux*

메모:

Intel Quartus Prime 소프트웨어는 설치 경로의 공백을 지원하지 않습니다.

3.1.1. 인텔 FPGA IP 평가 모드
무료 Intel FPGA IP 평가 모드를 사용하면 구매 전에 시뮬레이션 및 하드웨어에서 라이선스가 부여된 Intel FPGA IP 코어를 평가할 수 있습니다. Intel FPGA IP 평가 모드는 추가 라이센스 없이 다음 평가를 지원합니다.
· 시스템에서 라이선스가 부여된 Intel FPGA IP 코어의 동작을 시뮬레이션합니다. · 빠르고 쉽게 IP 코어의 기능, 크기 및 속도를 확인합니다. · 시간 제한 장치 프로그래밍 생성 files는 IP 코어를 포함하는 설계용입니다. · IP 코어로 장치를 프로그래밍하고 하드웨어에서 설계를 검증합니다.

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3. 시작하기
683074 | 2022.04.28
Intel FPGA IP 평가 모드는 다음 작동 모드를 지원합니다.
· Tethered – 보드와 호스트 컴퓨터 간의 연결을 통해 라이센스가 부여된 Intel FPGA IP를 포함하는 설계를 무기한 실행할 수 있습니다. 테더링 모드에는 직렬 조인트 테스트 작업 그룹(JTAG) J 사이에 연결된 케이블TAG 하드웨어 평가 기간 동안 Intel Quartus Prime Programmer를 실행하는 호스트 컴퓨터와 보드의 포트. 프로그래머는 Intel Quartus Prime 소프트웨어의 최소 설치만 필요하며 Intel Quartus Prime 라이센스는 필요하지 않습니다. 호스트 컴퓨터는 J를 통해 장치에 주기적인 신호를 전송하여 평가 시간을 제어합니다.TAG 포트. 디자인의 모든 라이선스 IP 코어가 테더링 모드를 지원하는 경우 IP 코어 평가가 만료될 때까지 평가 시간이 실행됩니다. 모든 IP 코어가 무제한 평가 시간을 지원하는 경우 장치가 시간 초과되지 않습니다.
· Untethered - 제한된 시간 동안 라이선스 IP가 포함된 설계를 실행할 수 있습니다. Intel Quartus Prime 소프트웨어를 실행하는 호스트 컴퓨터에서 장치의 연결이 끊어지면 IP 코어가 비테더링 모드로 되돌아갑니다. IP 코어는 디자인에 있는 다른 라이선스 IP 코어가 테더링 모드를 지원하지 않는 경우에도 테더링되지 않은 모드로 되돌아갑니다.
디자인에서 라이선스가 부여된 Intel FPGA IP에 대한 평가 시간이 만료되면 디자인이 작동을 멈춥니다. Intel FPGA IP 평가 모드를 사용하는 모든 IP 코어는 디자인의 IP 코어가 시간 초과될 때 동시에 시간 초과됩니다. 평가 시간이 만료되면 하드웨어 검증을 계속하기 전에 FPGA 장치를 다시 프로그래밍해야 합니다. 프로덕션을 위해 IP 코어 사용을 확장하려면 IP 코어에 대한 전체 프로덕션 라이센스를 구입하십시오.
무제한 장치 프로그래밍을 생성하기 전에 라이센스를 구매하고 전체 프로덕션 라이센스 키를 생성해야 합니다. file. Intel FPGA IP 평가 모드 동안 컴파일러는 시간 제한 장치 프로그래밍만 생성합니다. file ( _time_limited.sof) 제한 시간에 만료됩니다.

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 12

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3. 시작하기 683074 | 2022.04.28

그림 3.

Intel FPGA IP 평가 모드 흐름
Intel FPGA IP 라이브러리와 함께 Intel Quatus Prime 소프트웨어 설치

라이선스가 부여된 Intel FPGA IP Core 매개변수화 및 인스턴스화

지원되는 시뮬레이터에서 IP 확인

Intel Quartus Prime 소프트웨어에서 설계 컴파일

시간 제한 장치 프로그래밍 생성 File

인텔 FPGA 장치 프로그래밍 및 보드에서 작동 확인
생산에 사용할 준비가 된 IP가 없습니까?
예 전체 프로덕션 구매
IP 라이선스

메모:

상용 제품에 라이센스 IP 포함
매개변수화 단계 및 구현 세부 정보는 각 IP 코어의 사용 설명서를 참조하십시오.
인텔은 사용자 단위로 영구적으로 IP 코어 라이선스를 부여합니다. 라이센스 비용에는 XNUMX년 유지 보수 및 지원이 포함됩니다. 첫해 이후 업데이트, 버그 수정 및 기술 지원을 받으려면 유지 관리 계약을 갱신해야 합니다. 프로그래밍을 생성하기 전에 프로덕션 라이센스가 필요한 Intel FPGA IP 코어에 대한 전체 프로덕션 라이센스를 구입해야 합니다. file시간 무제한으로 사용할 수 있습니다. Intel FPGA IP 평가 모드 동안 컴파일러는 시간 제한 장치 프로그래밍만 생성합니다. file ( _time_limited.sof) 제한 시간에 만료됩니다. 생산 라이센스 키를 얻으려면 Intel FPGA Self-Service Licensing Center를 방문하십시오.
인텔 FPGA 소프트웨어 사용권 계약은 허가된 IP 코어, 인텔 Quartus Prime 설계 소프트웨어 및 모든 허가되지 않은 IP 코어의 설치 및 사용에 적용됩니다.

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3. 시작하기 683074 | 2022.04.28
관련 정보 · 인텔 FPGA 라이선스 지원 센터 · 인텔 FPGA 소프트웨어 설치 및 라이선스 소개
3.2. IP 매개변수 및 옵션 지정
IP 매개변수 편집기를 사용하면 맞춤형 IP 변형을 신속하게 구성할 수 있습니다. Intel Quartus Prime Pro Edition 소프트웨어에서 IP 옵션 및 매개변수를 지정하려면 다음 단계를 따르십시오.
1. F-Tile Serial Lite IV Intel FPGA IP를 통합할 Intel Quartus Prime Pro Edition 프로젝트가 아직 없는 경우 프로젝트를 생성해야 합니다. ㅏ. Intel Quatus Prime Pro Edition에서 다음을 클릭합니다. File 새 Quartus Prime 프로젝트를 생성하는 새 프로젝트 마법사, 또는 File 프로젝트를 열어 기존 Quatus Prime 프로젝트를 엽니다. 마법사는 장치를 지정하라는 메시지를 표시합니다. 비. 장치 제품군 Intel Agilex를 지정하고 IP에 대한 속도 등급 요구 사항을 충족하는 프로덕션 F-타일 장치를 선택합니다. 씨. 마침을 클릭합니다.
2. IP 카탈로그에서 F-Tile Serial Lite IV Intel FPGA IP를 찾아 선택합니다. 새 IP 변형 창이 나타납니다.
3. 새 사용자 지정 IP 변형에 대한 최상위 이름을 지정합니다. 매개변수 편집기는 IP 변형 설정을 file 명명 된 .ip.
4. 확인을 클릭합니다. 매개변수 편집기가 나타납니다. 5. IP 변형에 대한 매개변수를 지정합니다. 매개변수 섹션을 참조하십시오.
F-Tile Serial Lite IV Intel FPGA IP 매개변수에 대한 정보. 6. 선택적으로 시뮬레이션 테스트벤치 또는 컴파일 및 하드웨어 설계 생성
examp디자인 Ex의 지침을 따르십시오.amp르 사용 설명서. 7. HDL 생성을 클릭합니다. 생성 대화 상자가 나타납니다. 8. 출력 지정 file 생성 옵션을 선택한 다음 생성을 클릭합니다. IP 변형
file귀하의 사양에 따라 생성됩니다. 9. 마침을 클릭합니다. 매개변수 편집기는 최상위 수준 .ip를 추가합니다. file 현재로
자동으로 프로젝트합니다. .ip를 수동으로 추가하라는 메시지가 표시되는 경우 file 프로젝트에 프로젝트 추가/제거를 클릭합니다. Files를 프로젝트에 추가하려면 file. 10. IP 변형을 생성하고 인스턴스화한 후 적절한 핀 할당을 만들어 포트를 연결하고 적절한 인스턴스별 RTL 매개변수를 설정합니다.
관련 정보 매개변수 페이지 42
3.3. 생성됨 File 구조
Intel Quartus Prime Pro Edition 소프트웨어는 다음 IP 출력을 생성합니다. file 구조.
에 대한 정보 file 디자인 ex의 구조amp파일은 F-Tile Serial Lite IV Intel FPGA IP Design Ex를 참조하십시오.amp르 사용 설명서.

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3. 시작하기 683074 | 2022.04.28

그림 4. F-Tile Serial Lite IV 인텔 FPGA IP 생성 Files
.ip – IP 통합 file

IP 변형 files

_ IP 변형 files

examp르_디자인

.cmp – VHDL 컴포넌트 선언 file _bb.v – Verilog HDL 블랙박스 EDA 합성 file _inst.v 및 .vhd – Samp파일 인스턴스화 템플릿 .xml- XML 보고서 file

Examp귀하의 IP 코어 디자인 예를 위한 파일 위치ample file에스. 기본 위치는 ex입니다.ample_design이지만 다른 경로를 지정하라는 메시지가 표시됩니다.

.qgsimc – 증분 재생성을 지원하는 시뮬레이션 매개변수 나열 .qgsynthc – 증분 재생성을 지원하는 합성 매개변수를 나열합니다.

.qip – IP 합성 나열 files

_generation.rpt- IP 생성 보고서

.sopcinfo- 소프트웨어 도구 체인 통합 file .html- 연결 및 메모리 맵 데이터

.csv – 핀 할당 file

.spd – 개별 시뮬레이션 스크립트 결합

시뮬레이션 시뮬레이션 files

신스 IP 합성 files

.v 최상위 수준 시뮬레이션 file

.v 최상위 IP 합성 file

시뮬레이터 스크립트

하위 코어 라이브러리

신스
서브코어 합성 files

심
하위 코어 시뮬레이션 files

표 9.

F-Tile Serial Lite IV 인텔 FPGA IP 생성 Files

File 이름

설명

.ip

플랫폼 디자이너 시스템 또는 최상위 IP 변형 file. IP 변형에 부여한 이름입니다.

.cmp

VHDL 구성 요소 선언(.cmp) file 텍스트입니다 file VHDL 디자인에서 사용할 수 있는 로컬 일반 및 포트 정의를 포함합니다. files.

.html

연결 정보, 연결된 각 마스터에 대한 각 슬레이브의 주소를 보여주는 메모리 맵, 매개변수 할당을 포함하는 보고서입니다.

_generation.rpt

IP 또는 플랫폼 설계자 생성 로그 file. IP 생성 중 메시지 요약입니다.

.qgsimc

증분 재생성을 지원하는 시뮬레이션 매개변수를 나열합니다.

.qgsynthc

증분 재생성을 지원하는 합성 매개변수를 나열합니다.

.qip

Intel Quartus Prime 소프트웨어에서 IP 구성 요소를 통합하고 컴파일하는 데 필요한 IP 구성 요소에 대한 모든 필수 정보를 포함합니다.
계속되는…

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 15

3. 시작하기 683074 | 2022.04.28

File 이름 .sopcinfo
.csv .spd _bb.v _inst.v 또는 _inst.vhd .regmap
.svd
.v 또는 .vhd 멘토/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ 하위 모듈/ /

설명
플랫폼 설계자 시스템의 연결 및 IP 구성요소 매개변수화에 대해 설명합니다. IP 구성 요소용 소프트웨어 드라이버를 개발할 때 해당 콘텐츠를 구문 분석하여 요구 사항을 얻을 수 있습니다. Nios® II 도구 체인과 같은 다운스트림 도구는 이것을 사용합니다. file. .sopcinfo file 그리고 system.h file Nios II 도구 체인에 대해 생성된 데이터에는 슬레이브에 액세스하는 각 마스터와 관련된 각 슬레이브에 대한 주소 맵 정보가 포함됩니다. 다른 마스터는 특정 슬레이브 구성 요소에 액세스하기 위해 다른 주소 맵을 가질 수 있습니다.
IP 구성 요소의 업그레이드 상태에 대한 정보를 포함합니다.
필수 입력 file ip-make-simscript가 지원되는 시뮬레이터에 대한 시뮬레이션 스크립트를 생성합니다. .spd file 의 목록을 포함합니다. files는 초기화할 수 있는 메모리에 대한 정보와 함께 시뮬레이션을 위해 생성됩니다.
Verilog 블랙박스(_bb.v)를 사용할 수 있습니다. file 블랙 박스로 사용하기 위한 빈 모듈 선언으로.
HDL 전amp파일 인스턴스화 템플릿. 이 내용을 복사하여 붙여넣을 수 있습니다. file 당신의 HDL로 file IP 변형을 인스턴스화합니다.
IP에 등록 정보가 포함된 경우 .regmap file 생성합니다. .regmap file 마스터 및 슬레이브 인터페이스의 레지스터 맵 정보를 설명합니다. 이것 file .sopcinfo를 보완합니다. file 시스템에 대한 보다 자세한 등록 정보를 제공합니다. 이렇게 하면 레지스터 표시가 가능합니다. view시스템 콘솔에서 s 및 사용자 정의 가능한 통계.
하드 프로세서 시스템(HPS) 시스템 디버그 도구를 허용합니다. view Platform Designer 시스템에서 HPS에 연결된 주변 장치의 레지스터 맵. 합성하는 동안 .svd file시스템 콘솔 마스터에 표시되는 슬레이브 인터페이스에 대한 s는 .sof에 저장됩니다. file 디버그 섹션에서. 시스템 콘솔은 플랫폼 디자이너가 레지스터 맵 정보를 쿼리할 수 있는 이 섹션을 읽습니다. 시스템 슬레이브의 경우 플랫폼 디자이너는 이름으로 레지스터에 액세스할 수 있습니다.
고밀도지질단백질(HDL) file합성 또는 시뮬레이션을 위해 각 하위 모듈 또는 하위 IP를 인스턴스화하는 s.
시뮬레이션을 설정하고 실행하기 위한 ModelSim*/QuestaSim* 스크립트 msim_setup.tcl을 포함합니다.
VCS* 시뮬레이션을 설정하고 실행하기 위한 셸 스크립트 vcs_setup.sh가 포함되어 있습니다. 쉘 스크립트 vcsmx_setup.sh 및 synopsys_sim.setup 포함 file VCS MX 시뮬레이션을 설정하고 실행합니다.
쉘 스크립트 xcelium_setup.sh 및 기타 설정을 포함합니다. fileXcelium* 시뮬레이션을 설정하고 실행합니다.
HDL 함유 files는 IP 하위 모듈용입니다.
생성된 각 하위 IP 디렉토리에 대해 Platform Designer는 synth/ 및 sim/ 하위 디렉토리를 생성합니다.

3.4. Intel FPGA IP 코어 시뮬레이션
Intel Quartus Prime 소프트웨어는 특정 EDA 시뮬레이터에서 IP 코어 RTL 시뮬레이션을 지원합니다. IP 생성은 선택적으로 시뮬레이션 생성 files, 기능적 시뮬레이션 모델을 포함한 모든 테스트벤치(또는 ex)amp디자인) 및 각 IP 코어에 대한 벤더별 시뮬레이터 설정 스크립트. 기능 시뮬레이션 모델과 모든 테스트벤치 또는 ex를 사용할 수 있습니다.amp시뮬레이션을 위한 디자인. IP 생성 출력에는 테스트벤치를 컴파일하고 실행하는 스크립트도 포함될 수 있습니다. 스크립트는 IP 코어를 시뮬레이트하는 데 필요한 모든 모델 또는 라이브러리를 나열합니다.

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 16

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3. 시작하기 683074 | 2022.04.28

Intel Quartus Prime 소프트웨어는 많은 시뮬레이터와의 통합을 제공하고 자체 스크립팅 및 사용자 지정 시뮬레이션 흐름을 포함하여 여러 시뮬레이션 흐름을 지원합니다. 어떤 흐름을 선택하든 IP 코어 시뮬레이션에는 다음 단계가 포함됩니다.
1. IP HDL 생성, 테스트벤치(또는 ex)ample design) 및 시뮬레이터 설정 스크립트 files.
2. 시뮬레이터 환경과 시뮬레이션 스크립트를 설정합니다.
3. 시뮬레이션 모델 라이브러리를 컴파일합니다.
4. 시뮬레이터를 실행합니다.

3.4.1. 설계 시뮬레이션 및 검증

기본적으로 매개변수 편집기는 Intel FPGA IP 모델 및 시뮬레이션 모델 라이브러리를 컴파일, 정교화 및 시뮬레이션하는 명령이 포함된 시뮬레이터별 스크립트를 생성합니다. file에스. 명령을 시뮬레이션 테스트벤치 스크립트에 복사하거나 편집할 수 있습니다. file디자인 및 테스트 벤치를 컴파일, 정교화 및 시뮬레이션하기 위한 명령을 추가합니다.

표 10. 인텔 FPGA IP 코어 시뮬레이션 스크립트

모의 실험 장치

File 예배 규칙서

모델심

_심/멘토

퀘스타심

브이씨에스(VCS)

_sim/시놉시스/vcs

VCS MX

_sim/synopsys/vcsmx

엑셀리움

_sim/xcelium

스크립트 msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. 다른 EDA 도구에서 IP 코어 합성
선택적으로 지원되는 다른 EDA 도구를 사용하여 Intel FPGA IP 코어를 포함하는 설계를 합성합니다. IP 코어 합성을 생성할 때 file타사 EDA 합성 도구와 함께 사용하기 위해 영역 및 타이밍 추정 넷리스트를 생성할 수 있습니다. 생성을 활성화하려면 IP 변형을 사용자 정의할 때 타사 EDA 합성 도구에 대한 타이밍 및 리소스 추정 생성을 켭니다.
영역 및 타이밍 추정 넷리스트는 IP 코어 연결 및 아키텍처를 설명하지만 실제 기능에 대한 세부 정보는 포함하지 않습니다. 이 정보를 사용하면 특정 타사 합성 도구가 영역 및 타이밍 추정을 더 잘 보고할 수 있습니다. 또한 합성 도구는 타이밍 정보를 사용하여 타이밍 기반 최적화를 달성하고 결과의 품질을 향상시킬 수 있습니다.
Intel Quartus Prime 소프트웨어는 _syn.v 넷리스트 file 출력에 관계없이 Verilog HDL 형식으로 file 당신이 지정하는 형식. 합성에 이 넷리스트를 사용하는 경우 IP 코어 래퍼를 포함해야 합니다. file .v 또는 Intel Quartus Prime 프로젝트의 .vhd.

(7) Intel Quartus Prime 소프트웨어에서 타사 EDA 시뮬레이터를 시작할 수 있는 EDA 도구 옵션을 설정하지 않은 경우 ModelSim 또는 QuestaSim 시뮬레이터 Tcl 콘솔(Intel Quartus Prime 소프트웨어가 아님)에서 이 스크립트를 실행합니다. 오류를 방지하기 위해 Tcl 콘솔).

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 17

3. 시작하기 683074 | 2022.04.28
3.6. 전체 디자인 컴파일
Intel Quartus Prime Pro Edition 소프트웨어의 처리 메뉴에서 편집 시작 명령을 사용하여 디자인을 컴파일할 수 있습니다.

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 18

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683074 | 2022.04.28 피드백 보내기

4. 기능 설명

그림 5.

F-Tile Serial Lite IV Intel FPGA IP는 MAC 및 이더넷 PCS로 구성됩니다. MAC은 MII 인터페이스를 통해 맞춤형 PCS와 통신합니다.

IP는 두 가지 변조 모드를 지원합니다.
· PAM4 - 선택을 위해 1~12개의 레인을 제공합니다. IP는 항상 PAM4 변조 모드에서 각 레인에 대해 두 개의 PCS 채널을 인스턴스화합니다.
· NRZ–선택할 수 있는 레인 수를 1에서 16까지 제공합니다.

각 변조 모드는 두 가지 데이터 모드를 지원합니다.
· 기본 모드– 이것은 패킷 시작, 빈 주기 및 패킷 끝 없이 데이터를 전송하여 대역폭을 늘리는 순수한 스트리밍 모드입니다. IP는 버스트의 시작으로 첫 번째 유효한 데이터를 사용합니다.

기본 모드 데이터 전송 tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001 : 2015 등록

4. 기능 설명 683074 | 2022.04.28

그림 6.

· 전체 모드 - 이것은 패킷 모드 데이터 전송입니다. 이 모드에서 IP는 패킷의 시작과 끝에 구분 기호로 버스트와 동기 주기를 보냅니다.

전체 모드 데이터 전송 tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

관련 정보 · F-Tile Serial Lite IV Intel FPGA IP Overview 페이지 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example 사용자 가이드

4.1. TX 데이터 경로
TX 데이터 경로는 다음 구성 요소로 구성됩니다. · MAC 어댑터 · 제어 단어 삽입 블록 · CRC · MII 인코더 · PCS 블록 · PMA 블록

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 20

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4. 기능 설명 683074 | 2022.04.28
그림 7. TX 데이터 경로

사용자 논리에서

텍사스 맥

Avalon 스트리밍 인터페이스

MAC 어댑터

제어 단어 삽입

한국어:

MII 인코더

MII 인터페이스 맞춤형 PCS
PCS 및 PMA

다른 FPGA 장치에 대한 TX 직렬 인터페이스

4.1.1. TX MAC 어댑터
TX MAC 어댑터는 Avalon® 스트리밍 인터페이스를 사용하여 사용자 로직으로의 데이터 전송을 제어합니다. 이 블록은 사용자 정의 정보 전송 및 흐름 제어를 지원합니다.

사용자 정의 정보 전송

전체 모드에서 IP는 사용자 논리에 대한 XOFF/XON 전송과 같은 사용자 정의 정보 주기를 시작하는 데 사용할 수 있는 tx_is_usr_cmd 신호를 제공합니다. 이 신호를 어설션하여 사용자 정의 정보 전송 주기를 시작하고 tx_avs_startofpacket 및 tx_avs_valid 신호의 어설션과 함께 tx_avs_data를 사용하여 정보를 전송할 수 있습니다. 그런 다음 블록은 두 주기 동안 tx_avs_ready를 비활성화합니다.

메모:

사용자 정의 정보 기능은 전체 모드에서만 사용할 수 있습니다.

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 21

4. 기능 설명 683074 | 2022.04.28

그림 8.

흐름 제어

TX MAC이 링크 재정렬 프로세스 중이나 사용자 로직에서 전송할 데이터가 없는 경우와 같이 사용자 로직에서 데이터를 수신할 준비가 되지 않은 조건이 있습니다. 이러한 조건으로 인한 데이터 손실을 방지하기 위해 IP는 tx_avs_ready 신호를 사용하여 사용자 로직의 데이터 흐름을 제어합니다. IP는 다음 조건이 발생할 때 신호를 비활성화합니다.
· tx_avs_startofpacket이 어설션되면 tx_avs_ready는 한 클럭 주기 동안 어설션 해제됩니다.
· tx_avs_endofpacket이 어설션되면 tx_avs_ready는 한 클럭 주기 동안 디어서트됩니다.
· 페어링된 CW가 어설션되면 tx_avs_ready는 XNUMX개의 클록 주기 동안 어설션 해제됩니다.
· 맞춤형 PCS 인터페이스에서 RS-FEC 정렬 마커 삽입이 발생하면 tx_avs_ready가 XNUMX클록 주기 동안 비활성화됩니다.
· PAM17 변조 모드에서는 4 이더넷 코어 클록 주기마다, NRZ 변조 모드에서는 33 이더넷 코어 클록 주기마다. tx_avs_ready는 한 클럭 주기 동안 비활성화됩니다.
· 사용자 로직이 데이터 전송이 없는 동안 tx_avs_valid를 비활성화하는 경우.

다음 타이밍 다이어그램은 ex입니다.amp데이터 흐름 제어를 위해 tx_avs_ready를 사용하는 TX MAC 어댑터 파일.

tx_avs_valid Deassertion 및 START/END 페어링된 CW를 사용한 흐름 제어

tx_core_clkout

tx_avs_valid tx_avs_data

디1 디2 디3

유효한 신호 해제

D5 D6

tx_avs_ready tx_avs_startofpacket

END-STRT CW를 삽입하기 위해 XNUMX주기 동안 준비 신호 해제

tx_avs_endofpacket

usrif_data

디1 디2 디3

CW_데이터

DN 끝 STRT D0 D1 D2 D3 비어 있음 D4

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 22

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4. 기능 설명 683074 | 2022.04.28

그림 9.

정렬 마커 삽입을 통한 흐름 제어
tx_core_clkout tx_avs_valid

tx_avs_데이터 tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

그림 10.

START/END 페어링된 CW가 있는 흐름 제어는 정렬 마커 삽입과 일치합니다.

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 끝 STRT D0

CW_데이터

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 끝 STRT D0

CRC_데이터

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 끝 STRT D0

MII_데이터

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 끝 STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

종료 STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. 제어 단어(CW) 삽입
F-Tile Serial Lite IV Intel FPGA IP는 사용자 로직의 입력 신호를 기반으로 CW를 구성합니다. CW는 패킷 구분 기호, 전송 상태 정보 또는 사용자 데이터를 PCS 블록에 표시하며 XGMII 제어 코드에서 파생됩니다.
다음 표는 지원되는 CW에 대한 설명을 보여줍니다.

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 23

4. 기능 설명 683074 | 2022.04.28

표 11.
시작 끝 정렬

지원되는 CW에 대한 설명

단어 수(1단어

= 64비트)

예

EMPTY_CYC

예

게으른

아니요

데이터

예

대역 내 (in-band)

설명
데이터 구분 기호의 시작. 데이터 구분 기호의 끝. RX 정렬을 위한 제어 단어(CW). 데이터 전송의 빈 주기. 유휴(대역 외). 유효 탑재량.

표 12. CW 필드 설명
필드 RSVD num_valid_bytes_eob
EMPTY 없음 sop seop 정렬 CRC32 usr

설명
예약된 필드. 향후 확장에 사용할 수 있습니다. 0에 묶여 있습니다.
마지막 단어의 유효한 바이트 수(64비트). 이것은 3비트 값입니다. · 3'b000: 8바이트 · 3'b001: 1바이트 · 3'b010: 2바이트 · 3'b011: 3바이트 · 3'b100: 4바이트 · 3'b101: 5바이트 · 3'b110: 6바이트 · 3'b111: 7바이트
버스트 끝에서 유효하지 않은 단어의 수입니다.
패킷 끝 신호를 어설션하는 RX Avalon 스트리밍 인터페이스를 나타냅니다.
패킷 시작 신호를 어설션하는 RX Avalon 스트리밍 인터페이스를 나타냅니다.
RX Avalon 스트리밍 인터페이스가 동일한 주기에서 패킷 시작 및 패킷 끝을 어설션함을 나타냅니다.
RX 정렬을 확인하십시오.
계산된 CRC의 값입니다.
제어 단어(CW)에 사용자 정의 정보가 포함되어 있음을 나타냅니다.

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 24

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4. 기능 설명 683074 | 2022.04.28

4.1.2.1. 버스트 시작 CW

그림 11. 버스트 시작 CW 형식

시작

63시 56분

RSVD

55시 48분

RSVD

47시 40분

RSVD

데이터

39:32 31:24

회신 회신 회신 회신

23시 16분

sop usr align=0 섭

15시 8분

채널

7시 0분

'hFB(시작)

제어 7:0

표 13.

전체 모드에서는 tx_avs_startofpacket 신호를 어설션하여 START CW를 삽입할 수 있습니다. tx_avs_startofpacket 신호만 어설션하면 sop 비트가 설정됩니다. tx_avs_startofpacket 및 tx_avs_endofpacket 신호를 모두 어설션하면 seop 비트가 설정됩니다.

START CW 필드 값
필드섭/섭
usr (8)
맞추다

값

tx_is_usr_cmd 신호에 따라:

1: tx_is_usr_cmd = 1인 경우

0: tx_is_usr_cmd = 0인 경우

기본 모드에서 MAC은 재설정이 해제된 후 START CW를 보냅니다. 사용 가능한 데이터가 없으면 MAC은 데이터 전송을 시작할 때까지 END 및 START CW와 쌍을 이루는 EMPTY_CYC를 계속 전송합니다.

4.1.2.2. 버스트 끝 CW

그림 12. End-of-burst CW 형식

끝

63시 56분

'hFD

55시 48분

CRC32[31:24]

47시 40분

CRC32[23:16]

데이터 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15시 8분

RSVD

비어 있는

7시 0분

RSVD

num_valid_bytes_eob

제어

7시 0분

(8) Full 모드에서만 지원됩니다.
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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 25

4. 기능 설명 683074 | 2022.04.28

표 14.

MAC은 tx_avs_endofpacket이 어설션되면 END CW를 삽입합니다. END CW에는 마지막 데이터 워드의 유효 바이트 수와 CRC 정보가 포함됩니다.

CRC 값은 START CW와 END CW 앞의 데이터 워드 사이의 데이터에 대한 32비트 CRC 결과입니다.

다음 표는 END CW의 필드 값을 보여줍니다.

END CW 필드 값
필드 eop CRC32 num_valid_bytes_eob

값 1
CRC32 계산 값. 마지막 데이터 워드의 유효한 바이트 수.

4.1.2.3. 정렬 페어 CW

그림 13. 정렬 쌍 CW 형식

ALIGN CW START/END와 페어링

64+8비트 XGMII 인터페이스

시작

63시 56분

RSVD

55시 48분

RSVD

47시 40분

RSVD

데이터

39:32 31:24

회신 회신 회신 회신

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15시 8분

RSVD

7시 0분

'hFB

제어 7:0

64+8비트 XGMII 인터페이스

끝

63시 56분

'hFD

55시 48분

RSVD

47시 40분

RSVD

데이터

39:32 31:24

회신 회신 회신 회신

23:16 eop=0 RSVD RSVD RSVD

RSVD

15시 8분

RSVD

7시 0분

RSVD

제어 7:0

ALIGN CW는 START/END 또는 END/START CW와 페어링된 CW입니다. tx_link_reinit 신호를 어설션하거나 Alignment Period 카운터를 설정하거나 재설정을 시작하여 ALIGN 페어링된 CW를 삽입할 수 있습니다. ALIGN 페어링된 CW가 삽입되면 정렬 필드가 1로 설정되어 수신기 정렬 블록을 시작하여 모든 레인에서 데이터 정렬을 확인합니다.

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 26

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4. 기능 설명 683074 | 2022.04.28

표 15.

CW 필드 값 정렬
필드 정렬
어쩝 usr 섭

값 1 0 0 0 0

4.1.2.4. 빈 주기 CW

그림 14. 빈 주기 CW 형식

EMPTY_CYC END/START와 페어링

64+8비트 XGMII 인터페이스

끝

63시 56분

'hFD

55시 48분

RSVD

47시 40분

RSVD

데이터

39:32 31:24

회신 회신 회신 회신

23:16 eop=0 RSVD RSVD RSVD

RSVD

15시 8분

RSVD

7시 0분

RSVD

제어 7:0

64+8비트 XGMII 인터페이스

시작

63시 56분

RSVD

55시 48분

RSVD

47시 40분

RSVD

데이터

39:32 31:24

회신 회신 회신 회신

23시 16분

sop=0 usr=0 정렬=0 seop=0

15시 8분

RSVD

7시 0분

'hFB

제어 7:0

표 16.

버스트 동안 XNUMX개의 클록 주기 동안 tx_avs_valid를 비활성화하면 MAC은 END/START CW와 쌍을 이루는 EMPTY_CYC CW를 삽입합니다. 일시적으로 전송할 데이터가 없을 때 이 CW를 사용할 수 있습니다.

한 주기 동안 tx_avs_valid를 비활성화하면 IP는 tx_avs_valid 비활성화 기간의 두 배 동안 tx_avs_valid를 비활성화하여 한 쌍의 END/START CW를 생성합니다.

EMPTY_CYC CW 필드 값
필드 정렬
이옵

값 0 0

계속되는…

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 27

4. 기능 설명 683074 | 2022.04.28

현장 소프 usr 섭

값 0

4.1.2.5. 유휴 CW

그림 15. 유휴 CW 형식

유휴 CW

63시 56분

'h07

55시 48분

'h07

47시 40분

'h07

데이터

39:32 31:24

'h07 'h07

23시 16분

'h07

15시 8분

'h07

7시 0분

'h07

제어 7:0

MAC은 전송이 없을 때 IDLE CW를 삽입합니다. 이 기간 동안 tx_avs_valid 신호는 낮습니다.
버스트 전송이 완료되었거나 전송이 유휴 상태일 때 IDLE CW를 사용할 수 있습니다.

4.1.2.6. 데이터 워드

데이터 워드는 패킷의 페이로드입니다. XGMII 제어 비트는 데이터 워드 형식에서 모두 0으로 설정됩니다.

그림 16. 데이터 워드 형식

64+8비트 XGMII 인터페이스

데이터 워드

63시 56분

사용자 데이터 7

55시 48분

사용자 데이터 6

47시 40분

사용자 데이터 5

데이터

39:32 31:24

사용자 데이터 4 사용자 데이터 3

23시 16분

사용자 데이터 2

15시 8분

사용자 데이터 1

7시 0분

사용자 데이터 0

제어 7:0

4.1.3. 텍사스 CRC
IP 매개변수 편집기에서 Enable CRC 매개변수를 사용하여 TX CRC 블록을 활성화할 수 있습니다. 이 기능은 기본 및 전체 모드에서 모두 지원됩니다.

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 28

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4. 기능 설명 683074 | 2022.04.28

MAC은 tx_avs_endofpacket 신호를 주장하여 CRC 값을 END CW에 추가합니다. BASIC 모드에서는 END CW와 쌍을 이룬 ALIGN CW만 유효한 CRC 필드를 포함합니다.
TX CRC 블록은 TX 제어 단어 삽입 및 TX MII 인코딩 블록과 인터페이스합니다. TX CRC 블록은 START CW에서 END CW까지 시작하여 사이클당 64비트 값에 대한 CRC 값을 계산합니다.
crc_error_inject 신호를 어설션하여 특정 레인의 데이터를 의도적으로 손상시켜 CRC 오류를 생성할 수 있습니다.

4.1.4. TX MII 인코더

TX MII 인코더는 MAC에서 TX PCS로의 패킷 전송을 처리합니다.

다음 그림은 PAM8 변조 모드에서 4비트 MII 버스의 데이터 패턴을 보여줍니다. START 및 END CW는 XNUMX개의 MII 레인마다 한 번씩 나타납니다.

그림 17. PAM4 변조 모드 MII 데이터 패턴

사이클 1

사이클 2

사이클 3

사이클 4

사이클 5

SOP_CW

데이터_1

DATA_9 DATA_17

게으른

DATA_DUMMY SOP_CW
데이터_더미

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW 유휴
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

게으른

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW 데이터_더미

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

유휴 EOP_CW

다음 그림은 NRZ 변조 모드에서 8비트 MII 버스의 데이터 패턴을 보여줍니다. START 및 END CW는 모든 MII 레인에 나타납니다.

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 29

4. 기능 설명 683074 | 2022.04.28

그림 18. NRZ 변조 모드 MII 데이터 패턴

사이클 1

사이클 2

사이클 3

SOP_CW

데이터_1

데이터_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

사이클 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

사이클 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. 텍사스 PCS 및 PMA
F-Tile Serial Lite IV Intel FPGA IP는 F-Tile 트랜시버를 이더넷 PCS 모드로 구성합니다.

4.2. RX 데이터 경로
RX 데이터 경로는 다음 구성 요소로 구성됩니다. · PMA 블록 · PCS 블록 · MII 디코더 · CRC · 지연시간 보정 블록 · 제어 단어 제거 블록

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 30

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4. 기능 설명 683074 | 2022.04.28
그림 19. RX 데이터 경로

사용자 로직 Avalon 스트리밍 인터페이스로
수신 MAC
제어 단어 제거
디스큐

한국어:

MII 디코더

MII 인터페이스 맞춤형 PCS
PCS 및 PMA

다른 FPGA 장치의 RX 직렬 인터페이스
4.2.1. RX PCS 및 PMA
F-Tile Serial Lite IV Intel FPGA IP는 F-Tile 트랜시버를 이더넷 PCS 모드로 구성합니다.
4.2.2. RX MII 디코더
이 블록은 들어오는 데이터에 제어 단어와 정렬 마커가 포함되어 있는지 식별합니다. RX MII 디코더는 1비트 유효, 1비트 마커 표시기, 1비트 제어 표시기 및 레인당 64비트 데이터의 형태로 데이터를 출력합니다.
4.2.3. RX CRC
IP 매개변수 편집기에서 Enable CRC 매개변수를 사용하여 TX CRC 블록을 활성화할 수 있습니다. 이 기능은 기본 및 전체 모드에서 모두 지원됩니다. RX CRC 블록은 RX 제어 단어 제거 및 RX MII 디코더 블록과 인터페이스합니다. IP는 CRC 오류가 발생할 때 rx_crc_error 신호를 주장합니다.

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 31

4. 기능 설명 683074 | 2022.04.28
IP는 모든 새로운 버스트에서 rx_crc_error를 비활성화합니다. 사용자 논리 오류 처리를 위해 사용자 논리에 대한 출력입니다.
4.2.4. RX 데스큐
RX 지연시간 보정 블록은 각 레인의 정렬 마커를 감지하고 데이터를 RX CW 제거 블록으로 보내기 전에 데이터를 재정렬합니다.
IP 매개변수 편집기에서 자동 정렬 활성화 매개변수를 설정하여 정렬 오류가 발생할 때 IP 코어가 각 레인에 대한 데이터를 자동으로 정렬하도록 선택할 수 있습니다. 자동 정렬 기능을 비활성화하면 IP 코어가 rx_error 신호를 어설션하여 정렬 오류를 나타냅니다. 차선 정렬 오류가 발생할 때 차선 정렬 프로세스를 시작하려면 rx_link_reinit를 어설션해야 합니다.
RX 지연시간 보정은 상태 머신을 기반으로 정렬 마커를 감지합니다. 다음 다이어그램은 RX 지연시간 보정 블록의 상태를 보여줍니다.

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 32

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4. 기능 설명 683074 | 2022.04.28

그림 20.

자동 정렬이 활성화된 RX 지연시간 보정 레인 정렬 상태 머신 흐름도
시작

게으른

재설정 = 1 예 아니오

모든 PCS

아니요

차선 준비?

예

기다리다

모든 동기화 마커 아니요
감지?
예
정렬

아니요
예 타임아웃?

예
얼라인먼트를 잃어버렸습니까?
끝없는

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 33

4. 기능 설명 683074 | 2022.04.28

그림 21.

자동 정렬이 비활성화된 RX 지연시간 보정 레인 정렬 상태 시스템 흐름도
시작

게으른

재설정 = 1 예 아니오

모든 PCS

아니요

차선 준비?

예

예
rx_link_reinit =1
오류 없음

아니요 예 타임아웃?

기다리다
아니오 모든 동기화 마커
감지?
예 정렬

예
얼라인먼트를 잃어버렸습니까?
아니요
끝
1. IDLE 상태에서 정렬 프로세스가 시작됩니다. 모든 PCS 레인이 준비되고 rx_link_reinit가 해제되면 블록이 WAIT 상태로 이동합니다.
2. WAIT 상태에서 블록은 감지된 모든 마커가 동일한 주기 내에서 어설션되는지 확인합니다. 이 조건이 참이면 블록은 ALIGNED 상태로 이동합니다.
3. 블록이 ALIGNED 상태이면 차선이 정렬되었음을 나타냅니다. 이 상태에서 블록은 차선 정렬을 계속 모니터링하고 모든 마커가 동일한 주기 내에 있는지 확인합니다. 동일한 주기에 하나 이상의 마커가 없고 자동 정렬 활성화 매개변수가 설정된 경우 블록은 다음으로 이동합니다.

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 34

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4. 기능 설명 683074 | 2022.04.28

IDLE 상태로 정렬 프로세스를 다시 초기화합니다. Enable Auto Alignment(자동 정렬 활성화)가 설정되지 않고 동일한 주기에 하나 이상의 마커가 없으면 블록은 ERROR 상태로 전환되고 사용자 로직이 레인 정렬 프로세스를 시작하기 위해 rx_link_reinit 신호를 어설션할 때까지 기다립니다.

그림 22. 자동 정렬 활성화가 활성화된 레인 재정렬 rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

디스큐 상태

정렬됨

게으른

기다리다

정렬됨

자동 정렬 = 1

그림 23. 자동 정렬 활성화가 비활성화된 레인 재정렬 rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

디스큐 상태

정렬됨

오류

게으른

기다리다

정렬됨

자동 정렬 = 0
4.2.5. RX CW 제거
이 블록은 CW를 디코딩하고 CW 제거 후 Avalon 스트리밍 인터페이스를 사용하여 사용자 로직에 데이터를 보냅니다.
사용 가능한 유효한 데이터가 없으면 RX CW 제거 블록이 rx_avs_valid 신호를 비활성화합니다.
FULL 모드에서 사용자 비트가 설정되면 이 블록은 rx_is_usr_cmd 신호를 어설션하고 첫 번째 클럭 주기의 데이터는 사용자 정의 정보 또는 명령으로 사용됩니다.
rx_avs_ready가 어설션 해제되고 rx_avs_valid가 어설션되면 RX CW 제거 블록이 사용자 로직에 오류 조건을 생성합니다.
이 블록과 관련된 Avalon 스트리밍 신호는 다음과 같습니다. · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 35

4. 기능 설명 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd(전체 모드에서만 사용 가능)
4.3. F-Tile Serial Lite IV 인텔 FPGA IP 클록 아키텍처
F-Tile Serial Lite IV Intel FPGA IP에는 서로 다른 블록에 대한 클록을 생성하는 XNUMX개의 클록 입력이 있습니다. · 송수신기 참조 클록(xcvr_ref_clk) - 외부 클록의 입력 클록
TX MAC, RX MAC, TX 및 RX 맞춤형 PCS 블록용 클록을 생성하는 칩 또는 오실레이터. 지원되는 주파수 범위는 매개변수를 참조하십시오. · TX 코어 클록(tx_core_clk) - 이 클록은 TX MAC에 사용되는 트랜시버 PLL에서 파생됩니다. 이 클록은 TX 사용자 로직에 연결하기 위한 F-타일 트랜시버의 출력 클록이기도 합니다. · RX 코어 클록(rx_core_clk) - 이 클록은 RX 지연시간 보정 FIFO 및 RX MAC에 사용되는 트랜시버 PLL에서 파생됩니다. 이 클록은 RX 사용자 로직에 연결하기 위한 F-타일 트랜시버의 출력 클록이기도 합니다. · 트랜시버 재구성 인터페이스용 클록(reconfig_clk) - TX 및 RX 데이터 경로 모두에서 F-타일 트랜시버 재구성 인터페이스용 클록을 생성하는 외부 클록 회로 또는 오실레이터의 입력 클록. 클록 주파수는 100~162MHz입니다.
다음 블록 다이어그램은 F-Tile Serial Lite IV Intel FPGA IP 클록 도메인과 IP 내의 연결을 보여줍니다.

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 36

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4. 기능 설명 683074 | 2022.04.28

그림 24.

F-Tile Serial Lite IV 인텔 FPGA IP 클록 아키텍처

발진기

FPGA1
F-Tile Serial Lite IV Intel FPGA IP 트랜시버 재구성 인터페이스 클록
(재구성_clk)

tx_core_clkout(사용자 로직에 연결)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV 인텔 FPGA IP

트랜시버 재구성 인터페이스 클록

(재구성_clk)

발진기

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout(사용자 로직에 연결)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon 스트리밍 인터페이스 TX 데이터
텍사스 맥

직렬 링크[n-1:0]

디스큐

선입선출(FIFO)

Avalon 스트리밍 인터페이스 RX 데이터 RX MAC

Avalon 스트리밍 인터페이스 RX 데이터
수신 MAC

지연시간 보정 FIFO

rx_core_clkout(사용자 로직에 연결)

rx_core_clk= clk_pll_div64[mid_ch]

맞춤형 PCS

직렬 링크[n-1:0]

텍사스 맥

Avalon 스트리밍 인터페이스 TX 데이터

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout(사용자 로직에 연결)

트랜시버 참조 클록(xcvr_ref_clk)
트랜시버 참조 클록(xcvr_ref_clk)

발진기*

전설

FPGA 장치
TX 코어 클록 도메인
RX 코어 클럭 도메인
트랜시버 기준 클럭 도메인 외부 장치 데이터 신호

4.4. 재설정 및 링크 초기화
MAC, F-타일 하드 IP 및 재구성 블록에는 서로 다른 재설정 신호가 있습니다. · TX 및 RX MAC 블록은 tx_core_rst_n 및 rx_core_rst_n 재설정 신호를 사용합니다. · tx_pcs_fec_phy_reset_n 및 rx_pcs_fec_phy_reset_n 리셋 신호 드라이브
소프트 리셋 컨트롤러는 F-타일 하드 IP를 리셋합니다. · 재구성 블록은 reconfig_reset 리셋 신호를 사용합니다.

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 37

4. 기능 설명 683074 | 2022.04.28

그림 25. 아키텍처 재설정
Avalon 스트리밍 인터페이스 TX 데이터
스코틀랜드 사람
Avalon 스트리밍 SYNC 인터페이스 RX 데이터

FPGA F-tile Serial Lite IV 인텔 FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-타일 하드 IP

TX 직렬 데이터 RX 직렬 데이터

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

논리 재설정
관련 정보 · 재설정 지침 페이지 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example 사용자 가이드
4.4.1. TX 재설정 및 초기화 시퀀스
F-Tile Serial Lite IV Intel FPGA IP에 대한 TX 재설정 시퀀스는 다음과 같습니다. 1. tx_pcs_fec_phy_reset_n, tx_core_rst_n 및 reconfig_reset 어설션
동시에 F-타일 하드 IP, MAC 및 재구성 블록을 재설정합니다. 블록이 제대로 재설정되도록 tx_reset_ack을 기다린 후 tx_pcs_fec_phy_reset_n을 해제하고 재구성을 재설정합니다. 2. 그런 다음 IP는 tx_pcs_fec_phy_reset_n 재설정이 해제된 후 phy_tx_lanes_stable, tx_pll_locked 및 phy_ehip_ready 신호를 어설션하여 TX PHY가 전송 준비가 되었음을 나타냅니다. 3. tx_core_rst_n 신호는 phy_ehip_ready 신호가 높아지면 해제됩니다. 4. IP는 MAC 재설정이 해제되면 MII 인터페이스에서 IDLE 문자를 전송하기 시작합니다. 모든 레인이 동일한 클럭을 사용하기 때문에 TX 레인 정렬 및 왜곡에 대한 요구 사항이 없습니다. 5. IDLE 문자를 전송하는 동안 MAC은 tx_link_up 신호를 어설션합니다. 6. 그런 다음 MAC은 연결된 수신기의 차선 정렬 프로세스를 시작하기 위해 고정 간격으로 START/END 또는 END/START CW와 쌍을 이루는 ALIGN 전송을 시작합니다.

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 38

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4. 기능 설명 683074 | 2022.04.28

그림 26.

TX 재설정 및 초기화 타이밍 다이어그램
재구성_sl_clk

재구성_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

재구성_재설정

재구성_sl_reset

tx_reset_ack

tx_pll_locked

phy_tx_lanes_stable

phy_ehip_ready

tx_link_up

7
5 6 8

4.4.2. RX 재설정 및 초기화 시퀀스
F-Tile Serial Lite IV Intel FPGA IP의 RX 재설정 순서는 다음과 같습니다.
1. rx_pcs_fec_phy_reset_n, rx_core_rst_n 및 reconfig_reset을 동시에 어설션하여 F-타일 하드 IP, MAC 및 재구성 블록을 재설정합니다. 블록이 제대로 재설정되도록 rx_reset_ack을 기다린 후 rx_pcs_fec_phy_reset_n을 해제하고 재구성을 재설정합니다.
2. 그런 다음 IP는 맞춤형 PCS 재설정이 해제된 후 phy_rx_pcs_ready 신호를 어설션하여 RX PHY가 전송 준비가 되었음을 나타냅니다.
3. rx_core_rst_n 신호는 phy_rx_pcs_ready 신호가 높아지면 해제됩니다.
4. IP는 RX MAC 재설정이 해제된 후 START/END 또는 END/START CW와 쌍을 이룬 ALIGN을 수신하면 레인 정렬 프로세스를 시작합니다.
5. RX 지연시간 보정 블록은 모든 레인에 대한 정렬이 완료되면 rx_link_up 신호를 어설션합니다.
6. 그런 다음 IP는 RX 링크가 데이터 수신을 시작할 준비가 되었음을 나타내기 위해 사용자 로직에 rx_link_up 신호를 어설션합니다.

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 39

4. 기능 설명 683074 | 2022.04.28

그림 27. RX 재설정 및 초기화 타이밍 다이어그램
재구성_sl_clk

재구성_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

재구성_재설정

재구성_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. 링크 속도 및 대역폭 효율성 계산

F-Tile Serial Lite IV Intel FPGA IP 대역폭 효율성 계산은 다음과 같습니다.

대역폭 효율성 = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

표 17. 대역폭 효율성 변수 설명

변하기 쉬운

설명

raw_rate 버스트_크기

이것은 직렬 인터페이스에 의해 달성되는 비트 전송률입니다. raw_rate = SERDES 너비 * 트랜시버 클록 주파수 Examp파일: raw_rate = 64 * 402.812500Gbps = 25.78Gbps
버스트 크기의 값입니다. 평균 대역폭 효율성을 계산하려면 공통 버스트 크기 값을 사용하십시오. 최대 속도의 경우 최대 버스트 크기 값을 사용하십시오.

버스트_크기_ovhd

버스트 크기 오버헤드 값입니다.
전체 모드에서 burst_size_ovhd 값은 START 및 END 페어링된 CW를 참조합니다.
기본 모드에서는 START 및 END 쌍 CW가 없기 때문에 burst_size_ovhd가 없습니다.

align_marker_기간

정렬 마커가 삽입되는 기간의 값입니다. 값은 컴파일의 경우 81920 클럭 주기이고 빠른 시뮬레이션의 경우 1280입니다. 이 값은 PCS 하드 로직에서 얻습니다.

align_marker_width srl4_align_기간

유효한 정렬 마커 신호가 높게 유지되는 클록 사이클 수입니다.
두 정렬 마커 사이의 클록 주기 수입니다. IP 매개변수 편집기에서 정렬 기간 매개변수를 사용하여 이 값을 설정할 수 있습니다.

F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 40

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4. 기능 설명 683074 | 2022.04.28
링크 속도 계산은 다음과 같습니다. 유효 속도 = 대역폭 효율성 * raw_rate 다음 방정식으로 최대 사용자 클록 주파수를 얻을 수 있습니다. 최대 사용자 클록 주파수 계산은 지속적인 데이터 스트리밍을 가정하고 사용자 로직에서 IDLE 주기가 발생하지 않는다고 가정합니다. 이 속도는 FIFO 오버플로를 방지하기 위해 사용자 로직 FIFO를 설계할 때 중요합니다. 최대 사용자 클록 주파수 = 유효 속도 / 64

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 41

683074 | 2022.04.28 피드백 보내기

5. 매개 변수

표 18. F-Tile Serial Lite IV Intel FPGA IP 매개변수 설명

매개변수

값

기본

설명

일반 설계 옵션

PMA 변조 유형

· PAM4 · NRZ

PAM4

PCS 변조 모드를 선택합니다.

PMA 유형

· FHT · FGT

직위

트랜시버 유형을 선택합니다.

PMA 데이터 속도

· PAM4 모드의 경우:
— FGT 트랜시버 유형: 20Gbps 58Gbps
— FHT 트랜시버 유형: 56.1Gbps, 58Gbps, 116Gbps
· NRZ 모드의 경우:
— FGT 트랜시버 유형: 10Gbps 28.05Gbps
— FHT 트랜시버 유형: 28.05Gbps, 58Gbps

56.1(FGT/FHT PAM4)
28.05Gbps(FGT/FHT NRZ)

전송 및 기타 오버헤드를 포함하는 트랜시버 출력의 유효 데이터 속도를 지정합니다. 값은 Gbps 단위로 소수점 첫째 자리까지 반올림하여 IP에서 계산합니다.

PMA 모드

· 이중 · Tx · Rx

듀플렉스

FHT 송수신기 유형의 경우 지원되는 방향은 이중 전용입니다. FGT 송수신기 유형의 경우 지원되는 방향은 Duplex, Tx 및 Rx입니다.

PMA의 수

· PAM4 모드의 경우:

차선

— 1~12

· NRZ 모드의 경우:

— 1~16

레인 수를 선택합니다. 심플렉스 설계의 경우 지원되는 레인 수는 1입니다.

PLL 기준 클록 주파수

· FHT 트랜시버 유형: 156.25MHz
· FGT 트랜시버 유형의 경우: 선택한 트랜시버 데이터 속도에 따라 27.5MHz 379.84375MHz.

· FHT 트랜시버 유형: 156.25MHz
· FGT 트랜시버 유형: 165MHz

트랜시버의 참조 클록 주파수를 지정합니다.

시스템 PLL

—

기준 시계

빈도

170MHz

FHT 트랜시버 유형에만 사용할 수 있습니다. 시스템 PLL 참조 클록을 지정하고 시스템 PLL 클록을 생성하기 위해 F-Tile 참조 및 시스템 PLL 클록 Intel FPGA IP의 입력으로 사용됩니다.

시스템 PLL 주파수
조정 기간

— 128 65536

RS-FEC 활성화

할 수 있게 하다

876.5625MHz 128 활성화

시스템 PLL 클럭 주파수를 지정합니다.
정렬 마커 기간을 지정합니다. 값은 x2여야 합니다. RS-FEC 기능을 활성화하려면 켜십시오.
계속되는…

ISO 9001 : 2015 등록

5. 매개변수 683074 | 2022.04.28

매개변수

값

기본

설명

장애를 입히다

PAM4 PCS 변조 모드의 경우 RS-FEC가 항상 활성화됩니다.

사용자 인터페이스

스트리밍 모드

· 전체 · 기본

가득한

IP에 대한 데이터 스트리밍을 선택합니다.

전체: 이 모드는 프레임 내에서 패킷 시작 및 패킷 끝 주기를 보냅니다.

기본: 대역폭을 늘리기 위해 데이터가 패킷 시작, 비어 있음 및 패킷 끝 없이 전송되는 순수 스트리밍 모드입니다.

CRC 활성화

켜기 끄기

장애를 입히다

CRC 오류 감지 및 수정을 활성화하려면 켜십시오.

자동 정렬 활성화

켜기 끄기

장애를 입히다

자동 차선 정렬 기능을 활성화하려면 켜십시오.

디버그 엔드포인트 활성화

켜기 끄기

장애를 입히다

켜져 있을 때 F-Tile Serial Lite IV Intel FPGA IP에는 Avalon 메모리 매핑 인터페이스에 내부적으로 연결되는 임베디드 디버그 엔드포인트가 포함됩니다. IP는 J를 통해 특정 테스트 및 디버그 기능을 수행할 수 있습니다.TAG 시스템 콘솔 사용. 기본값은 꺼짐입니다.

Simplex Merging(이 매개변수 설정은 FGT 이중 심플렉스 설계를 선택한 경우에만 사용할 수 있습니다.)

동일한 FGT 채널에 배치된 다른 Serial Lite IV Simplex IP에서 활성화된 RSFEC

켜기 끄기

장애를 입히다

NRZ 트랜시버 모드용 이중 심플렉스 설계에서 F-Tile Serial Lite IV Intel FPGA IP에 대해 RS-FEC 활성화 및 비활성화 구성의 혼합이 필요한 경우 이 옵션을 켜십시오. 여기서 TX와 RX는 모두 동일한 FGT에 배치됩니다. 채널.

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F-Tile Serial Lite IV 인텔® FPGA IP 사용 설명서 43

683074 | 2022.04.28 피드백 보내기

6. F-Tile Serial Lite IV Intel FPGA IP 인터페이스 신호

6.1. 클록 신호

표 19. 클럭 신호

이름

폭 방향

설명

tx_core_clkout

TX 맞춤형 PCS 인터페이스, TX MAC 및 사용자 로직을 위한 출력 TX 코어 클록

TX 데이터 경로.

이 시계는 맞춤형 PCS 블록에서 생성됩니다.

rx_core_clkout

RX 맞춤형 PCS 인터페이스, RX 지연시간 보정 FIFO, RX MAC용 출력 RX 코어 클록

RX 데이터 경로의 사용자 로직.

이 시계는 맞춤형 PCS 블록에서 생성됩니다.

xcvr_ref_clk
reconfig_clk 재구성_sl_clk

입력 트랜시버 기준 클럭.

트랜시버 유형이 FGT로 설정되면 이 클럭을 F-Tile Reference 및 System PLL Clocks Intel FPGA IP의 출력 신호(out_reflk_fgt_0)에 연결합니다. 트랜시버 유형이 FHT로 설정된 경우 연결

이 클럭을 F-타일 참조 및 시스템 PLL 클럭 Intel FPGA IP의 출력 신호(out_fht_cmmpll_clk_0)로 보냅니다.

지원되는 주파수 범위는 매개변수를 참조하십시오.

트랜시버 재구성 인터페이스를 위한 입력 클럭.

클록 주파수는 100~162MHz입니다.

이 입력 클록 신호를 외부 클록 회로 또는 오실레이터에 연결합니다.

트랜시버 재구성 인터페이스를 위한 입력 클럭.

클록 주파수는 100~162MHz입니다.

이 입력 클록 신호를 외부 클록 회로 또는 오실레이터에 연결합니다.

out_systempll_clk_ 1

입력

시스템 PLL 클럭.
이 클럭을 F-Tile Reference 및 System PLL 클럭 Intel FPGA IP의 출력 신호(out_systempll_clk_0)에 연결합니다.

문서 / 리소스

	인텔 F Tile Serial Lite IV 인텔 FPGA IP [PDF 파일] 사용자 가이드 F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	인텔 F-Tile Serial Lite IV 인텔 FPGA IP [PDF 파일] 사용자 가이드 F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

참고문헌

사용자 설명서

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