UG-20040 Arria 10 និង Intel Cyclone 10 Avalon Memory-Mapped Interface សម្រាប់ PCIe

មគ្គុទ្ទេសក៍ចាប់ផ្តើមរហ័ស

Intel® Arria® 10 ឬ Intel Cyclone® 10 GX Hard IP សម្រាប់ PCI Express* IP core រួមមាន I/O (PIO) design example ដើម្បីជួយអ្នកឱ្យយល់អំពីការប្រើប្រាស់។ អតីត PIOample ផ្ទេរទិន្នន័យពីម៉ាស៊ីនដំណើរការទៅឧបករណ៍គោលដៅ។ វាសមស្របសម្រាប់កម្មវិធីកម្រិតបញ្ជូនទាប។ ការរចនា example រួមបញ្ចូលទាំងស្ពាន Avalon-ST ទៅ AvalonMM Bridge ។ សមាសភាគនេះបកប្រែ TLPs ដែលទទួលបាននៅលើតំណភ្ជាប់ PCIe* ទៅអង្គចងចាំ AvalonMM អាន និងសរសេរទៅកាន់អង្គចងចាំនៅលើបន្ទះឈីប។

ការរចនានេះ example បង្កើតដោយស្វ័យប្រវត្តិ fileចាំបាច់ដើម្បីក្លែងធ្វើ និងចងក្រងនៅក្នុងកម្មវិធី Quartus® Prime ។ អ្នកអាចទាញយកការរចនាដែលបានចងក្រងទៅកាន់ Intel Arria 10 GX FPGA Development Kit។ ការរចនា examples គ្របដណ្តប់ជួរធំទូលាយនៃប៉ារ៉ាម៉ែត្រ។ ទោះយ៉ាងណាក៏ដោយ ការរចនាដែលបង្កើតដោយស្វ័យប្រវត្តិ ឧamples មិនគ្របដណ្តប់ប៉ារ៉ាម៉ែត្រដែលអាចធ្វើបានទាំងអស់នៃ PCIe IP Core ។ ប្រសិនបើអ្នកជ្រើសរើសសំណុំប៉ារ៉ាម៉ែត្រដែលមិនគាំទ្រ ជំនាន់បរាជ័យ និងផ្តល់សារកំហុស។

លើសពីនេះទៀតការរចនាឋិតិវន្តជាច្រើន examples សម្រាប់ការក្លែងធ្វើគឺមានតែនៅក្នុង /ip/altera/altera_pcie/altera_pcie_a10_ed/ example_design/a10 និង /ip/altera/altera_pcie/ altera_pcie_a10_ed/exampថត le_design/c10 ។

រចនាសម្ព័ន្ធថត

ធាតុផ្សំនៃការរចនាសម្រាប់ Avalon®-MM Endpoint

ការបង្កើតការរចនា

1. បើកដំណើរការអ្នករចនាវេទិកា។
   • ប្រសិនបើអ្នកមាន .qsys ដែលមានស្រាប់ file នៅក្នុងថតរបស់អ្នក ប្រអប់បើកប្រព័ន្ធនឹងលេចឡើង។ ចុច ថ្មី។ ដើម្បីបញ្ជាក់ឈ្មោះគម្រោង Quartus Prime និងឈ្មោះបំរែបំរួល IP ផ្ទាល់ខ្លួនសម្រាប់ការរចនារបស់អ្នក។ បន្ទាប់មកចុច បង្កើត។
   • ប្រសិនបើមិនមានទេ គម្រោងថ្មីត្រូវបានបង្កើតដោយស្វ័យប្រវត្តិ។ រក្សាទុកវាមុនពេលផ្លាស់ទីទៅជំហានបន្ទាប់។
2. នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង និងជ្រើសរើស Intel Arria 10/Cyclone 10 Hard IP សម្រាប់ PCI Express។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រលេចឡើង។
3. នៅលើ ផ្ទាំងការកំណត់ IP, បញ្ជាក់ប៉ារ៉ាម៉ែត្រសម្រាប់បំរែបំរួល IP របស់អ្នក។
4. នៅក្នុងបន្ទះ Connections ធ្វើការភ្ជាប់អត់ចេះសោះខាងក្រោម៖ rxm_bar0 to txs slave interface។
   អ្នករចនាវេទិកាកំណត់ទំហំនៃមេ Avalon®-MM BAR ពីការភ្ជាប់របស់វាទៅនឹងឧបករណ៍ទាសករ Avalon-MM ។ នៅពេលអ្នកបង្កើតអតីតampការរចនា ការតភ្ជាប់នេះត្រូវបានដកចេញ។
5. ដកសមាសធាតុ clock_in និង reset_in ដែលភ្លាមៗតាមលំនាំដើម។
6. នៅលើ Example រចនា ផ្ទាំង, នេះ។ PIO ការរចនាគឺអាចរកបានសម្រាប់ I របស់អ្នក។
7. សម្រាប់ Example រចនា Files, ជ្រើសរើស ការក្លែងធ្វើ និង សំយោគ
8. សម្រាប់ បង្កើតទម្រង់ HDL, តែប៉ុណ្ណោះ Verilog i
9. សម្រាប់ កញ្ចប់អភិវឌ្ឍន៍គោលដៅ, ជ្រើសរើស កញ្ចប់អភិវឌ្ឍន៍ Intel Arria 10 GX FPGA បច្ចុប្បន្ននេះមិនមានជម្រើសក្នុងការជ្រើសរើសទេ។ កញ្ចប់អភិវឌ្ឍន៍ Intel Cyclone 10 GX នៅពេលបង្កើតអតីតampការរចនាឡេ
10. ចុច បង្កើត Example រចនា. កម្មវិធីបង្កើតទាំងអស់។ files ចាំបាច់ដើម្បីដំណើរការការក្លែងធ្វើ និងការធ្វើតេស្តផ្នែករឹងនៅលើ កញ្ចប់អភិវឌ្ឍន៍ Intel Arria 10 FPGA.

ការក្លែងធ្វើការរចនា

1. ប្តូរទៅថតចម្លងសាកល្បង។
2. ដំណើរការស្គ្រីបក្លែងធ្វើសម្រាប់កម្មវិធីក្លែងធ្វើតាមជម្រើសរបស់អ្នក។ សូមមើលតារាងខាងក្រោម។
3. វិភាគលទ្ធផល។

តារាងទី 1. ជំហានដើម្បីដំណើរការការក្លែងធ្វើ

ក្លែងធ្វើ	សៀវភៅបញ្ជីការងារ	សេចក្តីណែនាំ
ម៉ូដែលស៊ីម*	<ឧample_design>/ pcie_example_design_tb/ pcie_example_design_tb/sim/mentor/	ហៅ vsim ធ្វើ msim_setup.tcl ld_debug រត់ទាំងអស់។ ការ​ក្លែង​ធ្វើ​បាន​ជោគជ័យ​បញ្ចប់​ដោយ​សារ​ដូច​ខាង​ក្រោម "ការ​ក្លែង​ធ្វើ​បាន​បញ្ឈប់​ដោយ​សារ​តែ​ការ​បញ្ចប់​ដោយ​ជោគជ័យ!"
VCS*	<ឧample_design>/ pcie_example_design_tb/ pcie_example_design_tb/sim/ synopsys/vcs	sh vcs_setup.sh USER_DEFINED_SIM_OPTIONS=”” ការ​ក្លែង​ធ្វើ​បាន​ជោគជ័យ​បញ្ចប់​ដោយ​សារ​ដូច​ខាង​ក្រោម "ការ​ក្លែង​ធ្វើ​បាន​បញ្ឈប់​ដោយ​សារ​តែ​ការ​បញ្ចប់​ដោយ​ជោគជ័យ!"
NCSim*	<ឧample_design>/ pcie_example_design_tb/ pcie_example_design_tb/sim/cadence	sh ncsim_setup.sh USER_DEFINED_SIM_OPTIONS=”” ការ​ក្លែង​ធ្វើ​បាន​ជោគជ័យ​បញ្ចប់​ដោយ​សារ​ដូច​ខាង​ក្រោម "ការ​ក្លែង​ធ្វើ​បាន​បញ្ឈប់​ដោយ​សារ​តែ​ការ​បញ្ចប់​ដោយ​ជោគជ័យ!"
Xcelium* ក្លែងធ្វើប៉ារ៉ាឡែល	<ឧample_design>/ pcie_example_design_tb/ pcie_example_design_tb/sim/xcelium	sh xcelium_setup.sh USER_DEFINED_SIM_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-NOWARN\ CSINFI” ការ​ក្លែង​ធ្វើ​បាន​ជោគជ័យ​បញ្ចប់​ដោយ​សារ​ដូច​ខាង​ក្រោម "ការ​ក្លែង​ធ្វើ​បាន​បញ្ឈប់​ដោយ​សារ​តែ​ការ​បញ្ចប់​ដោយ​ជោគជ័យ!"

ការចងក្រង និងសាកល្បងការរចនានៅក្នុងផ្នែករឹង

កម្មវិធីសម្រាប់សាកល្បង PCI Express Design Example នៅលើ Intel Arria 10 GX FPGA Development Kit មាននៅលើប្រព័ន្ធ 32- និង 64-bit Windows 7 ។ កម្មវិធីនេះអនុវត្តភារកិច្ចដូចខាងក្រោមៈ

1. បោះពុម្ពទំហំកំណត់រចនាសម្ព័ន្ធ អត្រាផ្លូវ និងទទឹងផ្លូវ។
2. សរសេរ 0x00000000 ទៅ BAR ដែលបានបញ្ជាក់ដោយអុហ្វសិត 0x00000000 ដើម្បីចាប់ផ្តើមអង្គចងចាំ ហើយអានវាមកវិញ។
3. សរសេរ 0xABCD1234 នៅអុហ្វសិត 0x00000000 នៃ BAR ដែលបានបញ្ជាក់។ អានវាឡើងវិញហើយប្រៀបធៀប។

ប្រសិនបើជោគជ័យ កម្មវិធីសាកល្បងបង្ហាញសារ 'PassED'
អនុវត្តតាមជំហានទាំងនេះដើម្បីចងក្រងការរចនា example នៅក្នុងកម្មវិធី Quartus Prime៖

1. បើកដំណើរការកម្មវិធី Quartus Prime ហើយបើក pcie_example_design.qpf file សម្រាប់អតីតampការរចនាដែលបានបង្កើតខាងលើ។
2. នៅលើ ដំណើរការ > ម៉ឺនុយ, ជ្រើសរើស ចាប់ផ្តើមការចងក្រង។
   ដែនកំណត់ពេលវេលាសម្រាប់ការរចនា ឧample និងធាតុផ្សំនៃការរចនាត្រូវបានផ្ទុកដោយស្វ័យប្រវត្តិកំឡុងពេលចងក្រង។

អនុវត្តតាមជំហានទាំងនេះដើម្បីសាកល្បងការរចនា exampនៅ​ក្នុង​ផ្នែក​រឹង​:

1. នៅក្នុង /software/windows/interop directory, unzip Altera_PCIe_Interop_Test.zip ។
   ចំណាំ៖ អ្នកក៏អាចយោងទៅ readme_Altera_PCIe_interop_Test.txt ផងដែរ។ file នៅក្នុងថតដូចគ្នានេះ សម្រាប់ការណែនាំអំពីការដំណើរការការធ្វើតេស្តផ្នែករឹង។
2. ដំឡើង Intel FPGA Windows Demo Driver សម្រាប់ PCIe នៅលើម៉ាស៊ីន Windows host ដោយប្រើ altera_pcie_win_driver.inf ។
   ចំណាំ៖ ប្រសិនបើអ្នកបានកែប្រែលេខសម្គាល់អ្នកលក់លំនាំដើម (0x1172) ឬលេខសម្គាល់ឧបករណ៍ (0x0000) ដែលបានបញ្ជាក់នៅក្នុងកម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រសមាសភាគ GUI អ្នកក៏ត្រូវតែកែប្រែពួកវានៅក្នុង altera_pcie_win_driver.inf.
   a. នៅក្នុងample_design> ថតបើកដំណើរការកម្មវិធី Quartus Prime ហើយចងក្រងការរចនា (ដំណើរការ > ចាប់ផ្តើមការចងក្រង).
   b. ភ្ជាប់បន្ទះអភិវឌ្ឍន៍ទៅម៉ាស៊ីន
   c.  កំណត់រចនាសម្ព័ន្ធ FPGA នៅលើក្រុមប្រឹក្សាអភិវឌ្ឍន៍ដោយប្រើ .sof file (ឧបករណ៍ > អ្នកសរសេរកម្មវិធី).
   d. បើកកម្មវិធីគ្រប់គ្រងឧបករណ៍វីនដូ ហើយស្កេនរកផ្នែករឹង
   e. ជ្រើសរើស Intel FPGA ដែលបានចុះបញ្ជីជាឧបករណ៍ PCI មិនស្គាល់ ហើយចង្អុលទៅកម្មវិធីបញ្ជា 32- ឬ 64-bit ដែលសមរម្យ (inf) នៅក្នុង Windows_driver ថត។
   f. បន្ទាប់ពីកម្មវិធីបញ្ជាផ្ទុកដោយជោគជ័យ ឧបករណ៍ថ្មីមួយមានឈ្មោះ ឧបករណ៍ Altera PCI API លេចឡើងនៅក្នុងឧបករណ៍វីនដូ
   g. កំណត់ឡានក្រុង ឧបករណ៍ និងលេខមុខងារសម្រាប់ ឧបករណ៍ Altera PCI API រាយក្នុងឧបករណ៍ Windows
   ខ្ញុំ ពង្រីកផ្ទាំង, កម្មវិធីបញ្ជា Altera PCI API នៅក្រោម
   ii. ចុចកណ្ដុរស្ដាំលើ ឧបករណ៍ Altera PCI API ហើយជ្រើសរើស ទ្រព្យសម្បត្តិ.
   iii.ចំណាំឡានក្រុង ឧបករណ៍ និងលេខមុខងារសម្រាប់ឧបករណ៍។ រូបខាងក្រោមបង្ហាញពីអតីតមួយ។ample
   
3. ក្នុង /software/windows/interop/ Altera_PCIe_Interop_Test/Interop_software directory ចុច Alt_Test.exe ។
4. នៅពេលត្រូវបានសួរ សូមវាយលេខរថយន្តក្រុង ឧបករណ៍ និងមុខងារ ហើយជ្រើសរើសលេខ BAR (0-5) ដែលអ្នកបានបញ្ជាក់នៅពេលកំណត់ប៉ារ៉ាម៉ែត្រ IP core។ ចំណាំ៖ លេខឡានក្រុង ឧបករណ៍ និងមុខងារសម្រាប់ការដំឡើងផ្នែករឹងរបស់អ្នកអាចខុសគ្នា។
5. ការធ្វើតេស្តបង្ហាញសារថា ឆ្លងកាត់ ប្រសិនបើការធ្វើតេស្តជោគជ័យ។

ចំណាំ៖ សម្រាប់ព័ត៌មានលម្អិតបន្ថែមអំពីជំហានអនុវត្តការរចនាបន្ថែម ដូចជាការធ្វើឱ្យការកំណត់ម្ជុល និងការបន្ថែមការកំណត់ពេលវេលា សូមមើលជំពូកការអនុវត្តការរចនា។

ព័ត៌មានពាក់ព័ន្ធ
កញ្ចប់អភិវឌ្ឍន៍ Intel Arria 10 GX FPGA

រចនា Exampការពិពណ៌នា

ការបង្កើតសញ្ញាចុចបំបាត់កំហុស File ដើម្បីផ្គូផ្គងឋានានុក្រមរចនារបស់អ្នក។

សម្រាប់ឧបករណ៍ Intel Arria 10 និង Intel Cyclone 10 GX កម្មវិធី Intel Quartus Prime បង្កើតពីរ files, build_stp.tcl និង .xml ។ អ្នកអាចប្រើទាំងនេះ files ដើម្បីបង្កើតសញ្ញាប៉ះ file ជាមួយនឹងចំណុចស៊ើបអង្កេតដែលត្រូវគ្នានឹងឋានានុក្រមរចនារបស់អ្នក។

កម្មវិធី Intel Quartus Prime រក្សាទុកវត្ថុទាំងនេះ files នៅក្នុងថត / synth/debug/stp/ ។

សំយោគការរចនារបស់អ្នកដោយប្រើកម្មវិធី Intel Quartus Prime ។

1. ដើម្បីបើកកុងសូល Tcl ចុច View ➤ ឧបករណ៍ប្រើប្រាស់វីនដូ ➤ កុងសូល Tcl.
2. វាយពាក្យបញ្ជាខាងក្រោមនៅក្នុងកុងសូល Tcl: ប្រភព <ថតស្នូល IP>/synth/debug/stp/build_stp.tcl
3. ដើម្បីបង្កើត STP fileវាយពាក្យបញ្ជាខាងក្រោម៖ main -stp_file <output stp file ឈ្មោះ>.stp -xml_file <input xml_file name>.xml -mode build
4. ដើម្បីបន្ថែមសញ្ញានេះ ប៉ះ file (.stp) ទៅគម្រោងរបស់អ្នក ជ្រើសរើស គម្រោង ➤ បន្ថែម/លុប Files នៅក្នុងគម្រោង. បន្ទាប់មកចងក្រងរបស់អ្នក។
5. ដើម្បីរៀបចំកម្មវិធី FPGA សូមចុច ឧបករណ៍ ➤ អ្នកសរសេរកម្មវិធី.
6. ដើម្បីចាប់ផ្តើម Signal Tap Logic Analyzer ចុច Quartus Prime ➤ ឧបករណ៍ ➤ Signal Tap Logic Analyzer.
   ស្គ្រីបបង្កើតកម្មវិធីប្រហែលជាមិនកំណត់នាឡិកាទិញ Signal Tap ទេ។ file ឈ្មោះ >.stp. អាស្រ័យហេតុនេះ កម្មវិធី Intel Quartus Prime បង្កើតម្ជុលនាឡិកាដោយស្វ័យប្រវត្តិ ដែលហៅថា auto_stp_external_clock ។ អ្នកប្រហែលជាត្រូវជំនួសសញ្ញានាឡិកាដែលសមស្របដោយដៃដូចជា Signal Tap sampling clock សម្រាប់ instanc STP នីមួយៗ
7. ចងក្រងឡើងវិញ
8. ដើម្បីសង្កេតមើលស្ថានភាពនៃស្នូល IP របស់អ្នក សូមចុច ដំណើរការការវិភាគ.
   អ្នកអាចឃើញសញ្ញា ឬ Signal Tap ដែលមានពណ៌ក្រហម ដែលបង្ហាញថាវាមិនមាននៅក្នុងការរចនារបស់អ្នក។ ក្នុងករណីភាគច្រើន អ្នកអាចមិនអើពើនឹងសញ្ញា និងឧទាហរណ៍ទាំងនេះដោយសុវត្ថិភាព។ ពួកវាមានវត្តមានដោយសារតែកម្មវិធីបង្កើតឡានក្រុងធំទូលាយ និងឧទាហរណ៍មួយចំនួនដែលការរចនារបស់អ្នកមិនរួមបញ្ចូល។

ចំណុចប្រទាក់ឧបករណ៍អភិវឌ្ឍន៍ Intel Arria 10

សញ្ញាចំណុចប្រទាក់ឧបករណ៍អភិវឌ្ឍន៍ Intel Arria 10 គឺជាសញ្ញាស្រេចចិត្តដែលអនុញ្ញាតឱ្យអ្នកភ្ជាប់ការរចនារបស់អ្នកទៅ Intel Arria 10 FPGA Development Kit។ បើកដំណើរការចំណុចប្រទាក់នេះដោយជ្រើសរើស បើកដំណើរការការតភ្ជាប់ឧបករណ៍អភិវឌ្ឍន៍ Intel Arria 10 FPGA នៅលើ ការកំណត់រចនាសម្ព័ន្ធ បំបាត់កំហុស និងជម្រើសបន្ថែម ផ្ទាំងនៃសមាសភាគ GUI ។ ច្រកលទ្ធផល devkit_status រួមបញ្ចូលសញ្ញាដែលមានប្រយោជន៍សម្រាប់ការបំបាត់កំហុស។

តារាង 2. ចំណុចប្រទាក់ Intel Arria 10 Development Kit Conduit

ឈ្មោះសញ្ញា	ទិសដៅ	ការពិពណ៌នា
devkit_status[255:0]	ទិន្នផល	ឡានក្រុង devkit_status[255:0] មានសញ្ញាស្ថានភាពដូចខាងក្រោម៖ devkit_status[1:0]៖ បច្ចុប្បន្ន_ល្បឿន devkit_status[2]៖ derr_cor_ext_rcv devkit_status[3]៖ derr_cor_ext_rpl devkit_status[4]៖ derr_err devkit_status[5]៖ rx_par_err devkit_status[7:6]៖ tx_par_er devkit_status[8]៖ cfg_par_er devkit_status[9]៖ dlup devkit_status[10]៖ dlup_exit devkit_status[11]៖ ev128ns devkit_status[12]៖ ev1us devkit_status[13]៖ hotrst_exit devkit_status[17:14]៖ int_status[3:0] devkit_status[18]៖ l2_exit devkit_status[22:19]៖ lane_act[3:0] devkit_status[27:23]៖ ltssmstate[4:0] devkit_status[35:28]៖ ko_cpl_spc_header[7:0] devkit_status[47:36]៖ ko_cpl_spc_data[11:0] devkit_status[48]៖ rxfc_cplbuf_ov devkit_status[49]៖ reset_status devkit_status[255:50]៖ កក់ទុក
devkit_ctrl[255:0]	បញ្ចូល	ឡានក្រុង devkit_ctrl[255:0] មានសញ្ញាស្ថានភាពដូចខាងក្រោម។ អ្នកអាចភ្ជាប់ម្ជុលទាំងនេះជាជម្រើសទៅនឹងកុងតាក់នៅលើក្តារសម្រាប់ការធ្វើតេស្តអនុលោមតាម PCI-SIG ដូចជាការឆ្លងកាត់ការធ្វើតេស្តអនុលោមភាព។ devkit_ctrl[0]:test_in[0] ជាធម្មតាត្រូវបានកំណត់ទៅ 1'b0 devkit_ctrl[4:1]:test_in[4:1] ជាធម្មតាត្រូវបានកំណត់ទៅ 4'b0100 devkit_ctrl[6:5]:test_in[6:5] ជាធម្មតាត្រូវបានកំណត់ទៅ 2'b0 devkit_ctrl[31:7]:test_in[31:7] ជាធម្មតាត្រូវបានកំណត់ទៅ 25'h3 devkit_ctrl[63:32]: ជាធម្មតាត្រូវបានកំណត់ទៅ 32'b0 devkit_ctrl[255:64]: ជាធម្មតាត្រូវបានកំណត់ទៅ 192'b0

ក. ប្រវត្តិកែប្រែឯកសារសម្រាប់ Intel Arria 10 និង Intel Cyclone 10 GX Avalon Memory-mapped Hard IP សម្រាប់ PCIe Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

កាលបរិច្ឆេទ	កំណែ	ការផ្លាស់ប្តូរដែលបានធ្វើឡើង
2022.01.13	17.1	បន្ថែម​ការ​បញ្ជាក់​ថា​កម្មវិធី​កម្មវិធី​ដើម្បី​សាកល្បង​រចនា example មាននៅលើប្រព័ន្ធប្រតិបត្តិការ Windows 7 ។
2017.11.06	17.1	បានធ្វើការផ្លាស់ប្តូរដូចខាងក្រោមៈ បានបន្ថែមការគាំទ្រសម្រាប់ឧបករណ៍ Intel Cyclone 10 GX ។ បានបន្ថែមការពន្យល់សម្រាប់ការតភ្ជាប់អត់ចេះសោះដែលបានធ្វើឡើងនៅក្នុងការបង្កើតការរចនា ប្រធានបទ។
2017.03.15	16.1.1	ប្តូរឈ្មោះជា Intel ។
2016.10.31	16.1	ការចេញផ្សាយដំបូង។

ឯកសារ/ធនធាន

intel UG-20040 Arria 10 និង Intel Cyclone 10 Avalon Memory-Mapped Interface សម្រាប់ PCIe [pdf] ការណែនាំអ្នកប្រើប្រាស់ UG-20040 Arria 10 និង Intel Cyclone 10 Avalon Memory-Mapped Interface សម្រាប់ PCIe, UG-20040, Arria 10 និង Intel Cyclone 10 Avalon Memory-Mapped Interface សម្រាប់ PCIe

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់