intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы

Мазмұны жасыру

FPGA бүтін арифметикалық IP өзектері

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы
Intel® Quartus® Prime Design Suite үшін жаңартылған: 20.3

Онлайн нұсқасы Пікір жіберу

УГ-01063

ID: 683490 Нұсқа: 2020.10.05

Мазмұны
Мазмұны
1. Intel FPGA бүтін арифметикалық IP өзектері…………………………………………………………….. 5
2. LPM_COUNTER (есептегіш) IP өзегі…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 7 2.1. Ерекшеліктер……………………………………………………………………………………………7 2.2. Verilog HDL прототипі………………………………………………………………………….. 8 2.3. VHDL құрамдас мәлімдемесі…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….8 2.4. VHDL LIBRARY_USE Декларациясы………………………………………………………………… 9 2.5. Порттар…………………………………………………………………………………………………..9 2.6. Параметрлер…………………………………………………………………………………………… 10
3. LPM_DIVIDE (бөлгіш) Intel FPGA IP Core…………………………………………………….. 12 3.1. Ерекшеліктер………………………………………………………………………………………………. 12 3.2. Verilog HDL прототипі…………………………………………………………………………… 12 3.3. VHDL құрамдас декларациясы………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE Декларациясы………………………………………………………………. 13 3.5. Порттар………………………………………………………………………………………………… 13 3.6. Параметрлер…………………………………………………………………………………………… 14
4. LPM_MULT (көбейткіш) IP ядросы……………………………………………………………………. 16 4.1. Ерекшеліктер………………………………………………………………………………………………. 16 4.2. Verilog HDL прототипі…………………………………………………………………………… 17 4.3. VHDL құрамдас декларациясы………………………………………………………………….. 17 4.4. VHDL LIBRARY_USE Декларациясы………………………………………………………………. 17 4.5. Сигналдар……………………………………………………………………………………………… 18 4.6. Stratix V, Arria V, Cyclone V және Intel Cyclone 10 LP құрылғыларының параметрлері…………… 18 4.6.1. Жалпы қойынды…………………………………………………………………………………18 4.6.2. Жалпы 2 Қойынды………………………………………………………………………………… 19 4.6.3. Құбырларды тарту қойындысы………………………………………………………………………………… 19 4.7. Intel Stratix 10, Intel Arria 10 және Intel Cyclone 10 GX құрылғыларына арналған параметрлер……….. 20 4.7.1. Жалпы қойынды…………………………………………………………………………………20 4.7.2. Жалпы 2 Қойынды………………………………………………………………………………… 20 4.7.3. Құбыр .....................................................................................................................................................
5. LPM_ADD_SUB (қосынғыш/азайғыш)………………………………………………………………… 22 5.1. Ерекшеліктер………………………………………………………………………………………………. 22 5.2. Verilog HDL прототипі…………………………………………………………………………… 23 5.3. VHDL құрамдас декларациясы………………………………………………………………….. 23 5.4. VHDL LIBRARY_USE Декларациясы………………………………………………………………. 23 5.5. Порттар………………………………………………………………………………………………… 23 5.6. Параметрлер…………………………………………………………………………………………… 24
6. LPM_COMPARE (Салыстырушы)………………………………………………………………………… 26 6.1. Ерекшеліктер………………………………………………………………………………………………. 26 6.2. Verilog HDL прототипі…………………………………………………………………………… 27 6.3. VHDL құрамдас декларациясы………………………………………………………………….. 27 6.4. VHDL LIBRARY_USE Декларациясы………………………………………………………………. 27 6.5. Порттар………………………………………………………………………………………………… 27 6.6. Параметрлер………………………………………………………………………………………… 28

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 2

Кері байланыс жіберу

Мазмұны

7. ALTECC (Қатені түзету коды: кодтаушы/декодер) IP ядросы…………………………………… 30
7.1. ALTECC кодтарының мүмкіндіктері……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………..31 ALTECC 7.2. Verilog HDL прототипі (ALTECC_ENCODER)……………………………………………………. 32 7.3. Verilog HDL прототипі (ALTECC_DECODER)…………………………………………………. 32 7.4. VHDL құрамдас декларациясы (ALTECC_ENCODER)……………………………………………33 7.5. VHDL құрамдас декларациясы (ALTECC_DECODER)……………………………………………33 7.6. VHDL LIBRARY_USE Декларациясы…………………………………………………………………. 33 7.7. Кодер порттары……………………………………………………………………………………… 33 7.8. Декодер порттары………………………………………………………………………………………34 7.9. Кодер параметрлері……………………………………………………………………………… 34 7.10. Декодер параметрлері ……………………………………………………………………………… 35
8. Intel FPGA көбейткіш қосқышының IP ядросы…………………………………………………………………… 36
8.1. Ерекшеліктер………………………………………………………………………………………………. 37 8.1.1. Алдын ала қосылғыш………………………………………………………………………………….. 38 8.1.2. Систолалық кідіріс тізілімі……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 40 8.1.3. Алдын ала жүктеме тұрақтысы………………………………………………………………………… 43 8.1.4. Қос аккумулятор…………………………………………………………………… 43
8.2. Verilog HDL прототипі…………………………………………………………………………… 44 8.3. VHDL құрамдас декларациясы………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE Декларациясы………………………………………………………………. 44 8.5. Сигналдар……………………………………………………………………………………………… 44 8.6. Параметрлер………………………………………………………………………………………… 47
8.6.1. Жалпы қойынды…………………………………………………………………………………47 8.6.2. Қосымша режимдер қойындысы………………………………………………………………………….. 47 8.6.3. Көбейткіштер қойындысы………………………………………………………………………….. 49 8.6.4. Преддер қойындысы………………………………………………………………………………. 51 8.6.5. Аккумулятор қойындысы………………………………………………………………………….. 53 8.6.6. Систолалық/тізбек қойындысы…………………………………………………………………… 55 8.6.7. Құбырларды тарту қойындысы…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………56
9. ALTMEMMULT (жадқа негізделген тұрақты коэффициент мультипликаторы) IP Core…………………… 57
9.1. Ерекшеліктер………………………………………………………………………………………………. 57 9.2. Verilog HDL прототипі………………………………………………………………………… 58 9.3. VHDL құрамдас декларациясы…………………………………………………………………….. 58 9.4. Порттар……………………………………………………………………………………………… 59 9.5. Параметрлер…………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Көбейту-жинақтау) IP Core…………………………………………… 61
10.1. Ерекшеліктер……………………………………………………………………………………….. 62 10.2. Verilog HDL прототипі………………………………………………………………………..62 10.3. VHDL құрамдас декларациясы…………………………………………………………………… 63 10.4. VHDL LIBRARY_USE Декларациясы……………………………………………………………63 10.5. Порттар………………………………………………………………………………………………. 63 10.6. Параметрлер………………………………………………………………………………………… 64
11. ALTMULT_ADD (көбейткіш қосқыш) IP ядросы……………………………………………………..69
11.1. Ерекшеліктер……………………………………………………………………………………….. 71 11.2. Verilog HDL прототипі…………………………………………………………………………..72 11.3. VHDL құрамдас декларациясы…………………………………………………………………… 72 11.4. VHDL LIBRARY_USE Декларациясы……………………………………………………………72

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 3

Мазмұны
11.5. Порттар………………………………………………………………………………………………. 72 11.6. Параметрлер………………………………………………………………………………………… 73
12. ALTMULT_COMPLEX (Күрделі мультипликатор) IP Core…………………………………………… 86 12.1. Күрделі көбейту……………………………………………………………………… 86 12.2. Канондық өкілдік………………………………………………………………………… 87 12.3. Кәдімгі өкілдік………………………………………………………………… 87 12.4. Ерекшеліктер……………………………………………………………………………………….. 88 12.5. Verilog HDL прототипі…………………………………………………………………………..88 12.6. VHDL құрамдас декларациясы………………………………………………………………… 89 12.7. VHDL LIBRARY_USE Декларациясы………………………………………………………………89 12.8. Сигналдар ......................................................................................................................................... 89 12.9. Параметрлер………………………………………………………………………………………… 90
13. ALTSQRT (бүтін квадрат түбір) IP ядросы………………………………………………………92 13.1. Ерекшеліктер……………………………………………………………………………………….. 92 13.2. Verilog HDL прототипі…………………………………………………………………………..92 13.3. VHDL құрамдас декларациясы…………………………………………………………………… 93 13.4. VHDL LIBRARY_USE Декларациясы………………………………………………………………93 13.5. Порттар………………………………………………………………………………………………. 93 13.6. Параметрлер………………………………………………………………………………………… 94
14. PARALLEL_ADD (Parallel Adder) IP Core…………………………………………………….. 95 14.1. Ерекшелігі…………………………………………………………………………………………….95 14.2. Verilog HDL прототипі…………………………………………………………………………..95 14.3. VHDL құрамдас декларациясы…………………………………………………………………… 96 14.4. VHDL LIBRARY_USE Декларациясы………………………………………………………………96 14.5. Порттар………………………………………………………………………………………………. 96 14.6. Параметрлер………………………………………………………………………………………… 97
15. Бүтін санды арифметикалық IP ядросы Пайдаланушы нұсқаулығы Пайдаланушы нұсқаулығы Құжаттар мұрағаты ...............................................
16. Intel FPGA бүтін арифметикалық IP өзектеріне арналған құжатты қайта қарау тарихы пайдаланушы нұсқаулығы…. 99

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 4

Кері байланыс жіберу

683490 | 2020.10.05 Кері байланыс жіберу

1. Intel FPGA бүтін арифметикалық IP өзектері

Дизайныңызда математикалық операцияларды орындау үшін Intel® FPGA бүтін IP өзектерін пайдалануға болады.

Бұл функциялар жеке функцияларды кодтаудан гөрі тиімдірек логикалық синтезді және құрылғыны іске асыруды ұсынады. Дизайн талаптарын қанағаттандыру үшін IP өзектерін теңшеуге болады.

Intel бүтін арифметикалық IP ядролары келесі екі санатқа бөлінеді: · Параметрленген модульдер кітапханасы (LPM) IP өзектері · Intel-спецификалық (ALT) IP ядролары

Төмендегі кесте бүтін арифметикалық IP өзектерін тізімдейді.

1-кесте.

IP өзектерінің тізімі

IP өзектері

LPM IP өзектері

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel арнайы (ALT) IP ядролары ALTECC

Функция аяқталдыview Санауыш бөлгіш көбейткіш
Салыстырғыш немесе қосқыш
ECC кодер/декодер

Қолдау көрсетілетін құрылғы
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, циклон IV E, циклон IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, циклон IV E, циклон IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V жалғасы…

Intel корпорациясы. Барлық құқықтар сақталған. Intel, Intel логотипі және басқа Intel белгілері Intel корпорациясының немесе оның еншілес компанияларының сауда белгілері болып табылады. Intel өзінің FPGA және жартылай өткізгіш өнімдерінің Intel стандартты кепілдігіне сәйкес ағымдағы техникалық сипаттамаларға сәйкес орындалуына кепілдік береді, бірақ кез келген өнімдер мен қызметтерге кез келген уақытта ескертусіз өзгертулер енгізу құқығын өзіне қалдырады. Intel жазбаша түрде тікелей келіскен жағдайларды қоспағанда, Intel компаниясы осы құжатта сипатталған кез келген ақпаратты, өнімді немесе қызметті қолданудан немесе пайдаланудан туындайтын жауапкершілікті немесе жауапкершілікті өз мойнына алмайды. Intel тұтынушыларына жарияланған ақпаратқа сенбес бұрын және өнімдерге немесе қызметтерге тапсырыс бермес бұрын құрылғы сипаттамаларының соңғы нұсқасын алу ұсынылады. *Басқа атаулар мен брендтер басқалардың меншігі ретінде талап етілуі мүмкін.

ISO 9001:2015 тіркелген

1. Intel FPGA бүтін арифметикалық IP өзектері 683490 | 2020.10.05

IP өзектері Intel FPGA көбейткіш қосқышы немесе ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ҚОСУ

Функция аяқталдыview Көбейткіш-қосынғыш
Жадқа негізделген тұрақты коэффициентті көбейткіш
Көбейткіш-жинақтаушы көбейткіш-қосынғыш
Күрделі мультипликатор
Бүтін квадрат-түбір
Параллель қосқыш

Қолдау көрсетілетін құрылғы
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Циклон 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, IV E циклоны, IV GX циклоны, V циклоны, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Қатысты ақпарат
· Intel FPGA және бағдарламаланатын құрылғылардың шығарылым жазбалары
· Intel FPGA IP ядроларына кіріспе Intel FPGA IP өзектері туралы қосымша ақпарат береді.
· Floating-Point IP Cores пайдаланушы нұсқаулығы Intel FPGA Floating-Point IP ядролары туралы қосымша ақпаратты береді.
· Intel FPGA IP ядроларына кіріспе Барлық Intel FPGA IP ядролары туралы жалпы ақпаратты, соның ішінде IP өзектерін параметрлеуді, жасауды, жаңартуды және имитациялауды қамтамасыз етеді.
· Нұсқадан тәуелсіз IP және Qsys модельдеу сценарийлерін жасау Бағдарламалық құрал немесе IP нұсқасын жаңарту үшін қолмен жаңартуларды қажет етпейтін модельдеу сценарийлерін жасаңыз.
· Жобаңыз бен IP-ді тиімді басқаруға және тасымалдауға арналған жобаны басқарудың ең жақсы тәжірибелері нұсқаулары files.
· Integer Arithmetic IP өзектерінің пайдаланушы нұсқаулығы Құжат мұрағаттары бетте 98 Integer Arithmetic IP өзектерінің алдыңғы нұсқалары үшін пайдаланушы нұсқаулықтарының тізімін береді.

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 6

Кері байланыс жіберу

683490 | 2020.10.05 Кері байланыс жіберу

2. LPM_COUNTER (есептегіш) IP ядросы

1-сурет.

LPM_COUNTER IP өзегі - ені 256 битке дейін шығыстары бар жоғары, төмен санауыштарды және жоғары немесе төмен есептегіштерді жасайтын екілік санауыш.

Келесі суретте LPM_COUNTER IP ядросының порттары көрсетілген.

LPM_COUNTER порттары

LPM_COUNTER

ssclr sload sset деректері[]

q[]

жоғары-төмен

cout

aclr жүктеу активі

clk_en cnt_en cin
инст

2.1. Ерекшеліктер
LPM_COUNTER IP өзегі келесі мүмкіндіктерді ұсынады: · Жоғары, төмен және жоғары/төмен есептегіштерді жасайды · Келесі есептегіш түрлерін жасайды:
— Қарапайым екілік – санауыш нөлден басталатын өсулер немесе 255-тен басталатын азайтулар
— Модуль – санауыш пайдаланушы көрсеткен модуль мәніне дейін өседі немесе азайтады және қайталайды
· Қосымша синхронды тазалау, жүктеу және орнату кіріс порттарын қолдайды · Қосымша асинхронды тазалау, жүктеу және орнату кіріс порттарын қолдайды · Қосымша санауды қосу және сағатты қосу енгізу порттарын қолдайды · Қосымша тасымалдау және тасымалдау порттарын қолдайды

ISO 9001:2015 тіркелген

2. LPM_COUNTER (есептегіш) IP ядросы
683490 | 2020.10.05
2.2. Verilog HDL прототипі
Келесі Verilog HDL прототипі Verilog дизайнында орналасқан File (.v) lpm.v ішіндегі эдасинтез каталогы.
lpm_counter модулі ( q, деректер, сағат, cin, cout, clk_en, cnt_en, жоғары, aset, aclr, жүктеу, sset, sclr, sload, eq ); lpm_type параметрі = “lpm_counter”; параметр lpm_width = 1; параметр lpm_modulus = 0; lpm_direction параметрі = "ПАЙДАЛАНБАҒАН"; lpm_value параметрі = “ПАЙДАЛАНБАҒАН”; lpm_svalue параметрі = "ПАЙДАЛАНБАҒАН"; lpm_pvalue параметрі = "ПАЙДАЛАНБАҒАН"; lpm_port_updown параметрі = “PORT_CONNECTIVITY”; параметр lpm_hint = “ПАЙДАЛАНБАҒАН”; шығыс [lpm_width-1:0] q; шығару cout; шығыс [15:0] eq; енгізу cin; [lpm_width-1:0] деректерді енгізу; енгізу сағаты, clk_en, cnt_en, жоғары қарай; кіріс активі, aclr, жүктеу; sset, sclr, sload енгізу; соңғы модуль
2.3. VHDL құрамдас декларациясы
VHDL құрамдас мәлімдемесі VHDL дизайнында орналасқан File (.vhd) ішіндегі LPM_PACK.vhd librariesvhdllpm каталогы.
құрамдас LPM_COUNTER жалпы ( LPM_WIDTH : табиғи; LPM_MODULUS : табиғи := 0; LPM_DIRECTION : жол := “ПАЙДАЛАНЫЛМАЙДЫ”; LPM_AVALUE : жол := “ҚАЙДАЛАНЫЛМАЙДЫ”; LPM_SVALUE: жол := “ҚАЙДАЛЫЛҒАН: ҚОЛДАНБАДЫ”; LPM_SVALUE: жол := “UNUSED:” LPM_PORTITY: “LPM_PORTITY=” ; LPM_PVALUE : жол := “ПАЙДАЛАНЫЛМАЙДЫ”; LPM_TYPE: жол := L_COUNTER; LPM_HINT : жол := “ПАЙДАЛАНБАГАН”); порт (ДЕРЕКТЕР: std_logic_vector ішінде(LPM_WIDTH-1 0-ге дейін):= (БАСҚАЛАР =>
'0'); CLOCK: std_logic ішінде; CLK_EN : std_logic ішінде := '1'; CNT_EN : std_logic ішінде := '1'; ЖОҒАРУ : std_logic ішінде := '1'; SLOAD : std_logic ішінде := '0'; SSET : std_logic ішінде := '0'; SCLR : std_logic ішінде := '0'; ALOAD : std_logic ішінде := '0'; ASET : std_logic ішінде := '0'; ACLR : std_logic ішінде := '0'; CIN : std_logic ішінде := '1'; COUT : out std_logic := '0'; Q : out std_logic_vector(LPM_WIDTH-1 0-ге дейін); EQ : out std_logic_vector(15-тен 0-ге дейін);
соңғы компонент;

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 8

Кері байланыс жіберу

2. LPM_COUNTER (есептегіш) IP ядросы 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE декларациясы
VHDL құрамдас мәлімдемесін пайдалансаңыз, VHDL LIBRARY-USE декларациясы қажет емес.
LIBRARY lpm; lpm.lpm_components.all пайдалану;

2.5. Порттар

Келесі кестелерде LPM_COUNTER IP өзегі үшін кіріс және шығыс порттары тізімі берілген.

2-кесте.

LPM_COUNTER кіріс порттары

Порт атауы

Міндетті

Сипаттама

деректер[]

Жоқ

Есептегішке параллель деректерді енгізу. Кіріс портының өлшемі LPM_WIDTH параметр мәніне байланысты.

сағат

Иә

Оң жиегі бар сағатты енгізу.

clk_en

Жоқ

Барлық синхронды әрекеттерді қосу үшін сағатты қосу енгізу. Өткізілмесе, әдепкі мән 1 болады.

cnt_en

Жоқ

sload, sset немесе sclr-ге әсер етпей, төмен деп бекітілген кезде санауды өшіру үшін санауды қосу енгізуі. Өткізілмесе, әдепкі мән 1 болады.

жоғары-төмен

Жоқ

Санақ бағытын басқарады. Жоғары (1) бекітілгенде, санау бағыты жоғары, ал төмен (0) деп бекітілгенде, санау бағыты төмен болады. LPM_DIRECTION параметрі пайдаланылса, жоғары қарай портты қосу мүмкін емес. LPM_DIRECTION пайдаланылмаса, жоғары төмен порт қосымша болып табылады. Өткізілмесе, әдепкі мән жоғары болады (1).

cin

Жоқ

Төмен ретті битке тасымалдау. Жоғары есептегіштер үшін cin кірісінің әрекеті болып табылады

cnt_en кірісінің әрекетімен бірдей. Өткізілмесе, әдепкі мән 1 болады

(VCC).

акл

Жоқ

Асинхронды таза енгізу. Aset және aclr екеуі де пайдаланылса және бекітілсе, aclr активті қайта анықтайды. Өткізілмесе, әдепкі мән 0 (өшірілген) болады.

актив

Жоқ

Асинхронды жиын кірісі. q[] шығыстарын барлық 1 ретінде немесе LPM_AVALUE параметрімен көрсетілген мәнге көрсетеді. Aset және aclr порттарының екеуі де пайдаланылса және бекітілсе, aclr портының мәні актив портының мәнін қайта анықтайды. Өткізілмесе, әдепкі мән 0 болады, ажыратылады.

жүктеу

Жоқ

Есептегішті деректер кірісіндегі мәнмен асинхронды түрде жүктейтін асинхронды жүктеме кірісі. Жүктеу порты пайдаланылған кезде деректер[] порты қосылуы керек. Өткізілмесе, әдепкі мән 0 болады, ажыратылады.

sclr

Жоқ

Келесі белсенді сағат жиегіндегі есептегішті тазартатын синхронды таза енгізу. Егер sset және sclr порттарының екеуі де пайдаланылса және бекітілсе, sclr портының мәні sset портының мәнін қайта анықтайды. Өткізілмесе, әдепкі мән 0 болады, ажыратылады.

жиынтық

Жоқ

Келесі белсенді сағат жиегіне есептегішті орнататын синхронды жиын кірісі. q шығыстарының мәнін барлық 1 ретінде немесе LPM_SVALUE параметрі арқылы көрсетілген мәнге көрсетеді. Егер sset және sclr порттары пайдаланылса және бекітілсе,
sclr портының мәні sset портының мәнін қайта анықтайды. Өткізілмесе, әдепкі мән 0 (өшірілген) болады.

жүктеме

Жоқ

Келесі белсенді сағат жиегіндегі деректер[] есептегішті жүктейтін синхронды жүктеме енгізуі. Sload порты пайдаланылған кезде деректер[] порты қосылуы керек. Өткізілмесе, әдепкі мән 0 (өшірілген) болады.

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 9

2. LPM_COUNTER (есептегіш) IP ядросы 683490 | 2020.10.05

3-кесте.

LPM_COUNTER шығыс порттары

Порт атауы

Міндетті

Сипаттама

q[]

Жоқ

Есептегіштен деректерді шығару. Шығару портының өлшемі мынаған байланысты

LPM_WIDTH параметр мәні. q[] немесе eq[15..0] порттарының кем дегенде біреуі

жалғанған болуы керек.

теңдеу[15..0]

Жоқ

Есептегіш декодтау шығысы. Параметр өңдегішінде eq[15..0] портына қол жеткізу мүмкін емес, себебі параметр тек AHDL протоколын қолдайды.
q[] порты немесе eq[] порты қосылуы керек. c eq порттарына дейін пайдалануға болады (0 <= c <= 15). Тек 16 ең төменгі санау мәні декодталған. Санау мәні c болғанда, eqc шығысы жоғары (1) болып бекітіледі. Мысалыample, санау 0 болғанда, eq0 = 1, санау 1 болғанда, eq1 = 1 және санау 15 болғанда, eq 15 = 1. 16 немесе одан жоғары санақ мәндері үшін декодталған шығыс сыртқы декодтауды қажет етеді. eq[15..0] шығыстары q[] шығысына асинхронды.

cout

Жоқ

Есептегіштің MSB разрядының өткізу порты. Оны үлкенірек санауыш жасау үшін басқа есептегішке қосу үшін пайдалануға болады.

2.6. Параметрлер

Келесі кестеде LPM_COUNTER IP өзегі үшін параметрлер тізімі берілген.

4-кесте.

LPM_COUNTER Параметрлері

Параметр аты

Түр

LPM_WIDTH

бүтін сан

LPM_DIRECTION

Жол

LPM_MODUULUS LPM_AVALUE

бүтін сан
Integer/ String

LPM_SVALUE LPM_HINT

Integer/ String
Жол

LPM_TYPE

Жол

Міндетті Иә Жоқ Жоқ Жоқ
Жоқ Жоқ
Жоқ

Сипаттама
Деректер[] және q[] порттарының ендерін, егер олар пайдаланылса, анықтайды.
Мәндер ЖОҒАРЫ, ТӨМЕН және ПАЙДАЛАНЫЛМАЙДЫ. LPM_DIRECTION параметрі пайдаланылса, жоғары қарай портты қосу мүмкін емес. Жоғары төмен порт қосылмаған кезде, LPM_DIRECTION параметрінің әдепкі мәні ЖОҒАРЫ болады.
Максималды сан, плюс бір. Есептегіш цикліндегі бірегей күйлердің саны. Жүктеме мәні LPM_MODULUS параметрінен үлкен болса, есептегіш әрекеті көрсетілмейді.
Актив жоғары деп бекітілгенде жүктелетін тұрақты мән. Көрсетілген мән одан үлкен немесе тең болса , санауыштың әрекеті анықталмаған (X) логикалық деңгей, мұндағы бар болса, LPM_MODUULUS немесе 2 ^ LPM_WIDTH. Intel бұл мәнді AHDL конструкциялары үшін ондық сан ретінде көрсетуді ұсынады.
Sset порты жоғары деп бекітілген кезде сағат портының көтерілу жиегіне жүктелетін тұрақты мән. Intel бұл мәнді AHDL конструкциялары үшін ондық сан ретінде көрсетуді ұсынады.
VHDL дизайнында параметрленген модульдер (LPM) функциясының кітапханасын жасағанда File (.vhd), Intel арнайы параметрін көрсету үшін LPM_HINT параметрін пайдалануыңыз керек. Мысалыample: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = ИӘ"
Әдепкі мән ҚОЛДАНЫЛБАДЫ.
VHDL дизайнындағы параметрленген модульдер кітапханасын (LPM) нысан атауын анықтайды files.
жалғасы...

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 10

Кері байланыс жіберу

2. LPM_COUNTER (есептегіш) IP ядросы 683490 | 2020.10.05

Параметр атауы INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_ЖОҒАРЫ ТӨМЕН

Жолды теріңіз
Жол
Жол

Міндетті № №
Жоқ
Жоқ

Сипаттама
Бұл параметр модельдеу және мінез-құлықты модельдеу мақсатында пайдаланылады. Бұл параметр модельдеу және мінез-құлықты модельдеу мақсатында пайдаланылады. Параметр өңдегіші осы параметрдің мәнін есептейді.
Intel арнайы параметрі. VHDL дизайнындағы CARRY_CNT_EN параметрін көрсету үшін LPM_HINT параметрін пайдалануыңыз керек. fileс. Мәндер SMART, ҚОСУ, ӨШІРУЛІ және ПАЙДАЛАНЫЛМАЙДЫ. Cnt_en сигналын тасымалдау тізбегі арқылы тарату үшін LPM_COUNTER функциясын қосады. Кейбір жағдайларда CARRY_CNT_EN параметр параметрі жылдамдыққа аздап әсер етуі мүмкін, сондықтан оны өшіргіңіз келуі мүмкін. Әдепкі мән SMART болып табылады, ол өлшем мен жылдамдық арасындағы ең жақсы келісімді қамтамасыз етеді.
Intel арнайы параметрі. VHDL дизайнында LABWIDE_SCLR параметрін көрсету үшін LPM_HINT параметрін пайдалану керек. fileс. Мәндер ҚОСУЛЫ, ӨШІРУЛІ немесе ҚОЛДАНЫЛМАЙДЫ. Әдепкі мән ҚОСУЛЫ. Ескірген құрылғылар тобында табылған LABwide sclr мүмкіндігін пайдалануды өшіруге мүмкіндік береді. Бұл опцияны өшіру жартылай толтырылған LABs толық пайдалану мүмкіндігін арттырады және осылайша, SCLR толық LAB үшін қолданылмаған кезде жоғары логикалық тығыздыққа мүмкіндік береді. Бұл параметр кері үйлесімділік үшін қол жетімді және Intel бұл параметрді пайдаланбауды ұсынады.
Жоғары төмен енгізу портын пайдалануды көрсетеді. Өткізілмесе, әдепкі мән PORT_CONNECTIVITY болады. Порт мәні PORT_USED мәніне орнатылғанда, порт пайдаланылған ретінде қарастырылады. Порт мәні PORT_UNUSED мәніне орнатылғанда, порт пайдаланылмаған ретінде қарастырылады. Порттың мәні PORT_CONNECTIVITY мәніне орнатылғанда, портты пайдалану порт қосылымын тексеру арқылы анықталады.

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 11

683490 | 2020.10.05 Кері байланыс жіберу

3. LPM_DIVIDE (Бөлгіш) Intel FPGA IP Core

2-сурет.

LPM_DIVIDE Intel FPGA IP өзегі бөлім мен қалдықты шығару үшін алым кіріс мәнін бөлгіш кіріс мәніне бөлу үшін бөлгішті жүзеге асырады.

Келесі суретте LPM_DIVIDE IP ядросының порттары көрсетілген.

LPM_DIVIDE порттары

LPM_DIVIDE

сан[] деном[] сағат

бөлім[] қалады[]

clken aclr

инст

3.1. Ерекшеліктер
LPM_DIVIDE IP өзегі келесі мүмкіндіктерді ұсынады: · Бөлгіш кірісі арқылы алым кіріс мәнін бөлетін бөлгішті жасайды
үлесті және қалдықты шығару үшін мән. · 1 бит деректер енін қолдайды. · Саналғыш үшін қол қойылған және қол қойылмаған деректерді көрсету пішімін қолдайды
және бөлгіш мәндер. · Аймақты немесе жылдамдықты оңтайландыруды қолдайды. · Оң қалдық шығысын көрсету опциясын қамтамасыз етеді. · Конфигурацияланатын шығыс кідірісін конфигурациялауды қолдайды. · Қосымша асинхронды таза және сағатты қосу порттарын қолдайды.

3.2. Verilog HDL прототипі
Келесі Verilog HDL прототипі Verilog дизайнында орналасқан File (.v) lpm.v ішіндегі эдасинтез каталогы.
lpm_divide модулі (бөлім, қалдық, сан, деном, сағат, clken, aclr); lpm_type параметрі = “lpm_divide”; lpm_widthn параметрі = 1; lpm_widthd параметрі = 1; lpm_nrepresentation параметрі = «БҰРЫМСЫЗ»; lpm_drepresentation параметрі = «БҰРЫМСЫЗ»; lpm_remainderpositive параметрі = “TRUE”; lpm_pipeline параметрі = 0;

ISO 9001:2015 тіркелген

3. LPM_DIVIDE (бөлгіш) Intel FPGA IP Core 683490 | 2020.10.05

параметр lpm_hint = “ПАЙДАЛАНБАҒАН”; енгізу сағаты; енгізу clken; aclr енгізу; енгізу [lpm_widthn-1:0] сан; енгізу [lpm_widthd-1:0] деном; шығыс [lpm_widthn-1:0] бөлінді; шығыс [lpm_widthd-1:0] қалады; соңғы модуль

3.3. VHDL құрамдас декларациясы
VHDL құрамдас мәлімдемесі VHDL дизайнында орналасқан File (.vhd) ішіндегі LPM_PACK.vhd librariesvhdllpm каталогы.
құрамдас LPM_DIVIDE жалпы (LPM_WIDTHN : табиғи; LPM_WIDTHD : табиғи;
LPM_NREPRESENTATION : string := “UNSIGNED”; LPM_DREPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : табиғи := 0; LPM_TYPE : жол := L_DIVIDE; LPM_HINT : жол := “ПАЙДАЛАНБАДЫ”); порт (САН : std_logic_vector(LPM_WIDTHN-1 0-ге дейін); DENOM : std_logic_vector(LPM_WIDTHD-1 0-ге дейін); ACLR : std_logic ішінде := '0'; CLOCK: std_logic_vector ішінде (LPM_WIDTHN-0 1-ге дейін); := '1';QUOTIENT : out std_logic_vector(LPM_WIDTHN-0 1-ге дейін); REMAIN : out std_logic_vector(LPM_WIDTHD-0 XNUMX-ге дейін)); соңғы компонент;

3.4. VHDL LIBRARY_USE декларациясы
VHDL құрамдас мәлімдемесін пайдалансаңыз, VHDL LIBRARY-USE декларациясы қажет емес.
LIBRARY lpm; lpm.lpm_components.all пайдалану;

3.5. Порттар

Келесі кестелерде LPM_DIVIDE IP өзегі үшін кіріс және шығыс порттары тізімі берілген.

5-кесте.

LPM_DIVIDE кіріс порттары

Порт атауы

Міндетті

сан[]

Иә

деном[]

Иә

Сипаттама
Нөмір деректерін енгізу. Кіріс портының өлшемі LPM_WIDTHN параметр мәніне байланысты.
Деноминатор деректерін енгізу. Кіріс портының өлшемі LPM_WIDTHD параметр мәніне байланысты.
жалғасы...

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 13

3. LPM_DIVIDE (бөлгіш) Intel FPGA IP Core 683490 | 2020.10.05

Порт атауының сағаты
акл

Міндетті № №
Жоқ

Сипаттама
Құбырлы пайдалану үшін сағат енгізуі. 0-ден (әдепкі) басқа LPM_PIPELINE мәндері үшін сағат порты қосулы болуы керек.
Сағат конвейер арқылы пайдалануға мүмкіндік береді. Клкен порты жоғары деп бекітілгенде, бөлу операциясы орын алады. Сигнал төмен болған кезде ешқандай әрекет орындалмайды. Өткізілмесе, әдепкі мән 1 болады.
Құбырды барлық '0-ге асинхронды түрде сағат кірісіне қалпына келтіру үшін кез келген уақытта қолданылатын асинхронды таза порт.

6-кесте.

LPM_DIVIDE шығыс порттары

Порт атауы

Міндетті

Сипаттама

бөлім[]

Иә

Мәліметтерді шығару. Шығыс портының өлшемі LPM_WIDTHN мәніне байланысты

параметр мәні.

қалу[]

Иә

Мәліметтерді шығару. Шығыс портының өлшемі LPM_WIDTHD мәніне байланысты

параметр мәні.

3.6. Параметрлер

Келесі кестеде LPM_DIVIDE Intel FPGA IP өзегі үшін параметрлер тізімі берілген.

Параметр аты

Түр

Міндетті

Сипаттама

LPM_WIDTHN

бүтін сан

Иә

[] және санның ендерін көрсетеді

quotient[] порттары. Мәндер 1-ден 64-ке дейін.

LPM_WIDTHD

бүтін сан

Иә

[] және деномының ендерін анықтайды

[] порттар қалады. Мәндер 1-ден 64-ке дейін.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

Жоқ

Алым кірісінің таңбалы көрінісі.

Мәндер қол қойылды және қол қойылмаған. Бұл кезде

параметрі SIGNED, бөлгішке орнатылған

сан [] енгізуін қол қойылған екі ретінде түсіндіреді

толықтыру.

Жоқ

Бөлгіш енгізудің белгі көрінісі.

Мәндер қол қойылды және қол қойылмаған. Бұл кезде

параметрі SIGNED, бөлгішке орнатылған

denom[] енгізуін қол қойылған екі ретінде түсіндіреді

толықтыру.

LPM_TYPE

Жол

Жоқ

Параметрленген кітапхананы анықтайды

VHDL дизайнындағы модульдер (LPM) нысан атауы

files (.vhd).

LPM_HINT

Жол

Жоқ

кітапханасын жасаған кезде

параметрленген модульдер (LPM) функциясы а

VHDL дизайны File (.vhd), пайдалануыңыз керек

Intel-ді көрсету үшін LPM_HINT параметрі

нақты параметр. Мысалыample: LPM_HINT

= «CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = ИӘ” The

әдепкі мән ҚОЛДАНЫЛБАДЫ.

LPM_REMAINDERPOSITIVE

Жол

Жоқ

Intel арнайы параметрі. пайдалану керек

көрсету үшін LPM_HINT параметрі

LPM_REMAINDERPOSITIVE параметрі

VHDL дизайны fileс. Мәндер ШЫН немесе ЖАЛҒАН.

Бұл параметр TRUE мәніне орнатылған болса, онда

қалған[] портының мәні үлкенірек болуы керек

жалғасы...

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 14

Кері байланыс жіберу

3. LPM_DIVIDE (бөлгіш) Intel FPGA IP Core 683490 | 2020.10.05

Параметр аты

Түр

MAXIMIZE_SPEED

бүтін сан

LPM_PIPELINE

бүтін сан

INTENDED_DEVICE_FAMILY SKIP_BITS

Бүтін жол

Міндетті №
Жоқ Жоқ

Сипаттама
нөлге тең немесе нөлге тең. Егер бұл параметр TRUE мәніне орнатылса, онда қалдық[] портының мәні не нөлге тең болады, не мән сандық порттың мәнімен бірдей оң немесе теріс таңба болады. Аймақты азайту және жылдамдықты жақсарту үшін Intel қалғаны оң болуы керек немесе қалғаны маңызды емес операцияларда бұл параметрді TRUE мәніне орнатуды ұсынады.
Intel арнайы параметрі. VHDL дизайнында MAXIMIZE_SPEED параметрін көрсету үшін LPM_HINT параметрін пайдалану керек fileс. Мәндер [0..9]. Пайдаланылса, Intel Quartus Prime бағдарламалық құралы LPM_DIVIDE функциясының нақты данасын бағыттау емес, жылдамдық үшін оңтайландыруға әрекеттенеді және Оңтайландыру техникасы логикалық опциясының параметрін қайта анықтайды. MAXIMIZE_SPEED пайдаланылмаса, оның орнына Оңтайландыру техникасы опциясының мәні пайдаланылады. MAXIMIZE_SPEED мәні 6 немесе одан жоғары болса, компилятор тасымалдау тізбектерін пайдалану арқылы жоғары жылдамдық үшін LPM_DIVIDE IP өзегін оңтайландырады; егер мән 5 немесе одан аз болса, компилятор дизайнды тасымалдау тізбегісіз жүзеге асырады.
Бөлшек[] және қалдық[] шығыстарымен байланысты кідірістің тактілік циклдарының санын көрсетеді. Нөл (0) мәні кідіріс жоқ екенін және таза комбинациялық функцияның данасы жасалғанын көрсетеді. Өткізілмесе, әдепкі мән 0 (құбырсыз) болады. LPM_WIDTHN мәнінен жоғары LPM_PIPELINE параметрі үшін мәнді көрсете алмайсыз.
Бұл параметр модельдеу және мінез-құлықты модельдеу мақсатында пайдаланылады. Параметр өңдегіші осы параметрдің мәнін есептейді.
LPM_DIVIDE IP өзегіне жетекші GND санын қамтамасыз ету арқылы жетекші биттерде логиканы оңтайландыру үшін тиімдірек бөлшек биттік бөлуге мүмкіндік береді. Осы параметрге бөлінетін шығыстағы жетекші GND санын көрсетіңіз.

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 15

683490 | 2020.10.05 Кері байланыс жіберу

4. LPM_MULT (көбейткіш) IP ядросы

3-сурет.

LPM_MULT IP өзегі өнімді шығыс ретінде шығару үшін екі кіріс деректер мәнін көбейту үшін көбейткішті жүзеге асырады.

Келесі суретте LPM_MULT IP ядросының порттары көрсетілген.

LPM_Mult порттары

LPM_MULT сағат деректері[] нәтиже[] деректер табы[] aclr/sclr clken
инст

Қатысты ақпарат мүмкіндіктері 71-бетте

4.1. Ерекшеліктер
LPM_MULT IP ядросы келесі мүмкіндіктерді ұсынады: · Екі кіріс деректер мәнін көбейтетін көбейткішті жасайды · 1 бит деректер енін қолдайды · Қол қойылған және қол қойылмаған деректерді ұсыну пішімін қолдайды · Аймақты немесе жылдамдықты оңтайландыруды қолдайды · Конфигурацияланатын шығыс кідірісі бар құбыр желісін қолдайды. Арнайы цифрлық сигналды өңдеуде (DSP) енгізу опциясы
блок схемасы немесе логикалық элементтер (LE) Ескертпе: Көбейткіштерді жергілікті қолдау көрсетілетін өлшемнен үлкенірек құру кезінде мыналар болуы мүмкін/
DSP блоктарының каскадтауынан туындайтын өнімділік әсері болады. · Қосымша асинхронды тазалауды және сағатты қосу кіріс порттарын қолдайды · Intel Stratix 10, Intel Arria 10 және Intel Cyclone 10 GX құрылғылары үшін қосымша синхронды тазалауды қолдайды.

ISO 9001:2015 тіркелген

4. LPM_MULT (көбейткіш) IP Core 683490 | 2020.10.05
4.2. Verilog HDL прототипі
Келесі Verilog HDL прототипі Verilog дизайнында орналасқан File (.v) lpm.v ішіндегі эдасинтез каталогы.
lpm_mult модулі (нәтиже, деректер, деректер табы, қосынды, сағат, clken, aclr ) параметрі lpm_type = “lpm_mult”; lpm_widtha параметрі = 1; lpm_widthb параметрі = 1; параметр lpm_widths = 1; lpm_widthp параметрі = 1; lpm_representation параметрі = «БҰРЫМСЫЗ»; lpm_pipeline параметрі = 0; параметр lpm_hint = “ПАЙДАЛАНБАҒАН”; енгізу сағаты; енгізу clken; aclr енгізу; енгізу [lpm_widtha-1:0] dataa; енгізу [lpm_widthb-1:0] деректер жинағы; енгізу [lpm_widths-1:0] қосындысы; шығыс [lpm_widthp-1:0] нәтиже; соңғы модуль
4.3. VHDL құрамдас декларациясы
VHDL құрамдас мәлімдемесі VHDL дизайнында орналасқан File (.vhd) ішіндегі LPM_PACK.vhd librariesvhdllpm каталогы.
құрамдас LPM_MULT жалпы ( LPM_WIDTHA : табиғи; LPM_WIDTHB : табиғи; LPM_WIDTHS : табиғи := 1; LPM_WIDTHP : табиғи;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : табиғи := 0; LPM_TYPE: жол := L_MULT; LPM_HINT : жол := “ПАЙДАЛАНБАДЫ”); порт ( DATAA : std_logic_vector(LPM_WIDTHA-1 0-ге дейін); DATAB : std_logic_vector(LPM_WIDTHB-1 0-ге дейін); ACLR : std_logic ішінде := '0'; CLOCK : std_logic_vector ішінде CL'EN' =d ; := '0'; SUM : std_logic_vector(LPM_WIDTHS-1 1-ге дейін) := (OTHERS => '0'); НӘТИЖЕ: std_logic_vector (LPM_WIDTHP-0 1-ге дейін)); соңғы компонент;
4.4. VHDL LIBRARY_USE декларациясы
VHDL құрамдас мәлімдемесін пайдалансаңыз, VHDL LIBRARY-USE декларациясы қажет емес.
LIBRARY lpm; lpm.lpm_components.all пайдалану;

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 17

4. LPM_MULT (көбейткіш) IP Core 683490 | 2020.10.05

4.5. Сигналдар

7-кесте.

LPM_MULT кіріс сигналдары

Сигнал атауы

Міндетті

Сипаттама

деректер[]

Иә

Деректерді енгізу.

Intel Stratix 10, Intel Arria 10 және Intel Cyclone 10 GX құрылғылары үшін кіріс сигналының өлшемі Dataa ені параметрінің мәніне байланысты.

Ескі және Intel Cyclone 10 LP құрылғылары үшін кіріс сигналының өлшемі LPM_WIDTHA параметр мәніне байланысты.

деректер[]

Иә

Деректерді енгізу.

Intel Stratix 10, Intel Arria 10 және Intel Cyclone 10 GX құрылғылары үшін кіріс сигналының өлшемі Datab width параметрінің мәніне байланысты.

Ескі және Intel Cyclone 10 LP құрылғылары үшін кіріс сигналының өлшемі тәуелді болады

LPM_WIDTHB параметр мәнінде.

сағат

Жоқ

Құбырлы пайдалану үшін сағат енгізуі.

Ескі және Intel Cyclone 10 LP құрылғылары үшін сағат сигналы 0-ден (әдепкі) басқа LPM_PIPELINE мәндері үшін қосылуы керек.

Intel Stratix 10, Intel Arria 10 және Intel Cyclone 10 GX құрылғылары үшін «Кідіріс» мәні 1 (әдепкі) мәнінен басқа болса, сағат сигналын қосу керек.

клкен

Жоқ

Құбырлы пайдалану үшін сағатты қосу. Клкен сигналы жоғары болған кезде,

қосқыш/азайтқыш операциясы орын алады. Сигнал төмен болған кезде операция болмайды

орын алады. Өткізілмесе, әдепкі мән 1 болады.

aclr sclr

Жоқ

Құбырды барлық 0-ге қалпына келтіру үшін кез келген уақытта қолданылатын асинхронды таза сигнал,

сағаттық сигналға асинхронды түрде. Құбыр анықталмаған (X) мәніне инициализацияланады

логикалық деңгей. Нәтижелер тұрақты, бірақ нөлге тең емес мән.

Жоқ

Құбырды барлық 0-ге қалпына келтіру үшін кез келген уақытта қолданылатын синхронды таза сигнал,

сағат сигналына синхронды түрде. Құбыр анықталмаған (X) мәніне инициализацияланады

логикалық деңгей. Нәтижелер тұрақты, бірақ нөлге тең емес мән.

8-кесте.

LPM_MULT Шығыс сигналдары

сигнал атауы

Міндетті

Сипаттама

нәтиже[]

Иә

Мәліметтерді шығару.

Ескі және Intel Cyclone 10 LP құрылғылары үшін шығыс сигналының өлшемі LPM_WIDTHP параметрінің мәніне байланысты. Егер LPM_WIDTHP < макс (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) немесе (LPM_WIDTHA + LPM_WIDTHS) болса, тек LPM_WIDTHP MSB бар.

Intel Stratix 10, Intel Arria 10 және Intel Cyclone 10 GX үшін шығыс сигналдарының өлшемі Нәтиже ені параметріне байланысты.

4.6. Stratix V, Arria V, Cyclone V және Intel Cyclone 10 LP құрылғыларының параметрлері

4.6.1. Жалпы қойынды

9-кесте.

Жалпы қойынды

Параметр

Мән

Мультипликатор конфигурациясы

«Data» кірісін «деректер» кірісіне көбейтіңіз

Әдепкі мән

Сипаттама

«Data» кірісін «деректер» кірісіне көбейтіңіз

Көбейткіш үшін қажетті конфигурацияны таңдаңыз.
жалғасы...

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 18

Кері байланыс жіберу

4. LPM_MULT (көбейткіш) IP Core 683490 | 2020.10.05

Параметр
«Деректерді» енгізу қаншалықты кең болуы керек? «Деректер» кірісі қаншалықты кең болуы керек? «Нәтиже» шығысының енін қалай анықтау керек? Енді шектеңіз

Мән
'Dataa' енгізуін өздігінен көбейту (квадрат операциясы)
1 – 256 бит

Әдепкі мән

Сипаттама

8 бит

dataa[] портының енін көрсетіңіз.

1 – 256 бит

8 бит

datab[] портының енін көрсетіңіз.

Енді автоматты түрде есептеу Енді шектеңіз
1 – 512 бит

Енді автоматты түрде есептейді

Нәтиже[] портының енін анықтау үшін қажетті әдісті таңдаңыз.

16 бит

Нәтиже[] портының енін көрсетіңіз.
Бұл мән Түр параметрінде Енді шектеу параметрін таңдасаңыз ғана тиімді болады.

4.6.2. Жалпы 2 қойынды

Кесте 10. Жалпы 2 қойынды

Параметр

Мән

Деректерді енгізу

«Деректер» кіріс шинасында тұрақты мән бар ма?

Жоқ Иә

Көбейту түрі

Қай түрі

Қол қойылмаған

көбейтуді қалайсыз ба? Қол қойылған

Іске асыру

Қандай мультипликаторды жүзеге асыру керек?

Әдепкі енгізуді пайдаланыңыз
Арнайы мультипликатор схемасын пайдаланыңыз (барлық отбасылар үшін қолжетімді емес)
Логикалық элементтерді қолданыңыз

Әдепкі мән

Сипаттама

Жоқ

тұрақты мәнін көрсету үшін Иә параметрін таңдаңыз

«деректер» енгізу шинасы, егер бар болса.

Қол қойылмаған

dataa[] және datab[] кірістерінің екеуіне де көрсету пішімін көрсетіңіз.

Әдепкі іске асыру ионын пайдаланыңыз

Нәтиже[] портының енін анықтау үшін қажетті әдісті таңдаңыз.

4.6.3. Құбырлар қойындысы

Кесте 11. Құбырларды тарту қойындысы

Параметр

Сіз No

функциясы?

Иә

Мән

«aclr» жасау

—

асинхронды таза порт

Әдепкі мән

Сипаттама

Жоқ

Құбыр регистрін қосу үшін Иә таңдаңыз

көбейткіштің шығысын және қажеттіні көрсетіңіз

тактілік циклдегі шығыс кідірісі. қосу

құбыр регистрі қосымша кідіріс қосады

шығару.

Белгі алынбады

Құбыр тізілімі үшін асинхронды тазалауды пайдалану үшін aclr портын қосу үшін осы опцияны таңдаңыз.
жалғасы...

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 19

4. LPM_MULT (көбейткіш) IP Core 683490 | 2020.10.05

Параметр
«clken» сағатын қосу сағатын жасаңыз
Оңтайландыру
Оңтайландырудың қандай түрін қалайсыз?

Құн –
Әдепкі жылдамдық аймағы

Әдепкі мән

Сипаттама

Белгі алынбады

Құбыр регистрінің сағат порты үшін белсенді жоғары сағатты қосуды анықтайды

Әдепкі

IP өзегі үшін қажетті оңтайландыруды көрсетіңіз.
Intel Quartus Prime бағдарламалық құралына IP ядросы үшін ең жақсы оңтайландыруды анықтауға мүмкіндік беру үшін Әдепкі параметрін таңдаңыз.

4.7. Intel Stratix 10, Intel Arria 10 және Intel Cyclone 10 GX құрылғыларының параметрлері

4.7.1. Жалпы қойынды

Кесте 12. Жалпы қойынды

Параметр

Мән

Әдепкі мән

Сипаттама

Мультипликатор конфигурация түрі
Деректер портының ені

«Data» кірісін «деректер» кірісіне көбейтіңіз
'Dataa' енгізуін өздігінен көбейту (квадрат операциясы)

«Data» кірісін «деректер» кірісіне көбейтіңіз

Көбейткіш үшін қажетті конфигурацияны таңдаңыз.

Деректер ені

1 – 256 бит

8 бит

dataa[] портының енін көрсетіңіз.

Деректер кестесінің ені

1 – 256 бит

8 бит

datab[] портының енін көрсетіңіз.

«Нәтиже» шығысының енін қалай анықтау керек?

Түр

Енді автоматты түрде есептеңіз
Енді шектеңіз

Енді автоматты түрде есептейді

Нәтиже[] портының енін анықтау үшін қажетті әдісті таңдаңыз.

Мән

1 – 512 бит

16 бит

Нәтиже ені

1 – 512 бит

—

Нәтиже[] портының тиімді енін көрсетеді.

4.7.2. Жалпы 2 қойынды

Кесте 13. Жалпы 2 қойынды

Параметр

Деректерді енгізу

«Деректер» кіріс шинасында тұрақты мән бар ма?

Жоқ Иә

Мән

Әдепкі мән

Сипаттама

Жоқ

тұрақты мәнін көрсету үшін Иә параметрін таңдаңыз

«деректер» енгізу шинасы, егер бар болса.

жалғасы...

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 20

Кері байланыс жіберу

4. LPM_MULT (көбейткіш) IP Core 683490 | 2020.10.05

Параметр

Мән

0-ден асатын кез келген мән

Көбейту түрі

Қай түрі

Қол қойылмаған

көбейтуді қалайсыз ба? Қол қойылған

Іске асыру стилі

Қандай мультипликаторды жүзеге асыру керек?

Әдепкі енгізуді пайдаланыңыз
Арнайы мультипликатор схемасын пайдаланыңыз
Логикалық элементтерді қолданыңыз

Әдепкі мән

Сипаттама

datab[] портының тұрақты мәнін көрсетіңіз.

Қол қойылмаған

dataa[] және datab[] кірістерінің екеуіне де көрсету пішімін көрсетіңіз.

Әдепкі іске асыру ионын пайдаланыңыз

Нәтиже[] портының енін анықтау үшін қажетті әдісті таңдаңыз.

4.7.3. Құбыр тарту

Кесте 14. Құбырларды тарту қойындысы

Параметр

Мән

Функцияны жүйелеуді қалайсыз ба?

Құбыр

Жоқ Иә

Кідіртуді тазалау сигнал түрі

0-ден асатын кез келген мән.
NONE ACLR SCLR

«CLken» сағатын жасаңыз

—

сағатты қосыңыз

Оңтайландырудың қандай түрін қалайсыз?

Түр

Әдепкі жылдамдық аймағы

Әдепкі мән

Сипаттама

№ 1 ЖОҚ
—

Көбейткіш шығысына құбыр тізілімін қосу үшін Иә параметрін таңдаңыз. Құбыр регистрін қосу шығысқа қосымша кідіріс қосады.
Сағат циклінде қалаған шығыс кідірісін көрсетіңіз.
Құбырлар тіркелімі үшін қалпына келтіру түрін көрсетіңіз. Кез келген құбыр регистрін пайдаланбасаңыз, ЖОҚ опциясын таңдаңыз. Құбырлар тіркелімі үшін асинхронды тазалауды пайдалану үшін ACLR таңдаңыз. Бұл ACLR портын жасайды. Құбырлар тіркелімі үшін синхронды тазалауды пайдалану үшін SCLR таңдаңыз. Бұл SCLR портын жасайды.
Құбыр регистрінің сағат порты үшін белсенді жоғары сағатты қосуды анықтайды

Әдепкі

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 21

683490 | 2020.10.05 Кері байланыс жіберу

5. LPM_ADD_SUB (қосынғыш/азайғыш)

4-сурет.

LPM_ADD_SUB IP өзегі кіріс мәндерінің қосындысын немесе айырмасын қамтитын шығысты шығару үшін деректер жиынын қосу немесе азайту үшін қосқышты немесе азайтуды жүзеге асыруға мүмкіндік береді.

Келесі суретте LPM_ADD_SUB IP ядросының порттары көрсетілген.

LPM_ADD_SUB порттары

LPM_ADD_SUB add_sub cin

деректер[]

сағат clken datab[] aclr

нәтиже[] толып кету

инст

5.1. Ерекшеліктер
LPM_ADD_SUB IP өзегі келесі мүмкіндіктерді ұсынады: · Қосқышты, азайтуды және динамикалық конфигурацияланатын қосқышты/азайғышты жасайды
функциялары. · 1 бит деректер енін қолдайды. · Қол қойылған және қол қойылмаған сияқты деректерді ұсыну пішімін қолдайды. · Қосымша тасымалдауды (қарыз алуды), асинхронды тазалауды және сағатты қосуды қолдайды
енгізу порттары. · Қосымша орындау (қарыз алу) және толып кету порттарын қолдайды. · Кіріс деректер шиналарының біреуін тұрақтыға тағайындайды. · Конфигурацияланатын шығыс кідірісі бар конфигурацияны қолдайды.

ISO 9001:2015 тіркелген

5. LPM_ADD_SUB (қосынғыш/азайғыш) 683490 | 2020.10.05
5.2. Verilog HDL прототипі
Келесі Verilog HDL прототипі Verilog дизайнында орналасқан File (.v) lpm.v ішіндегі эдасинтез каталогы.
lpm_add_sub модулі (нәтиже, cout, overflow,add_sub, cin, dataa, datab, clock, clken, aclr ); lpm_type параметрі = “lpm_add_sub”; параметр lpm_width = 1; lpm_direction параметрі = "ПАЙДАЛАНБАҒАН"; lpm_representation параметрі = «ҚОЛ ҚОЛДАНЫ»; lpm_pipeline параметрі = 0; параметр lpm_hint = “ПАЙДАЛАНБАҒАН”; енгізу [lpm_width-1:0] dataa, datab; add_sub енгізу, cin; енгізу сағаты; енгізу clken; aclr енгізу; шығыс [lpm_width-1:0] нәтиже; шығу, толып кету; соңғы модуль
5.3. VHDL құрамдас декларациясы
VHDL құрамдас мәлімдемесі VHDL дизайнында орналасқан File (.vhd) ішіндегі LPM_PACK.vhd librariesvhdllpm каталогы.
құрамдас LPM_ADD_SUB жалпы (LPM_WIDTH : табиғи;
LPM_DIRECTION : жол := “ПАЙДАЛАНБАДЫ”; LPM_REPRESENTATION: string := “SIGNED”; LPM_PIPELINE : табиғи := 0; LPM_TYPE : жол := L_ADD_SUB; LPM_HINT : жол := “ПАЙДАЛАНБАДЫ”); порт (DATAA: std_logic_vector(LPM_WIDTH-1-ден 0-ге дейін); DATAB: std_logic_vector(LPM_WIDTH-1-ден 0-ге дейін); ACLR: std_logic ішінде := '0'; CLOCK: std_logic_vector ішінде (LPM_WIDTH-0 1-ге дейін); := '1'; CIN : std_logic ішінде := 'Z'; ADD_SUB : std_logic ішінде := '1'; НӘТИЖЕ: std_logic_vector шығысы (LPM_WIDTH-0 XNUMX-ге дейін); COUT : std_logic шығысы; TOVERFLOW : out); соңғы компонент;
5.4. VHDL LIBRARY_USE декларациясы
VHDL құрамдас мәлімдемесін пайдалансаңыз, VHDL LIBRARY-USE декларациясы қажет емес.
LIBRARY lpm; lpm.lpm_components.all пайдалану;
5.5. Порттар
Келесі кестелерде LPM_ADD_SUB IP өзегі үшін кіріс және шығыс порттары тізімі берілген.

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 23

5. LPM_ADD_SUB (қосынғыш/азайғыш) 683490 | 2020.10.05

15-кесте. LPM_ADD_SUB IP негізгі кіріс порттары

Порт атауы

Міндетті

Сипаттама

cin

Жоқ

Төмен ретті битке тасымалдау. Қосу әрекеттері үшін әдепкі мән 0 болып табылады

алу амалдары, әдепкі мән 1.

деректер[]

Иә

Деректерді енгізу. Кіріс портының өлшемі LPM_WIDTH параметр мәніне байланысты.

деректер[]

Иә

Деректерді енгізу. Кіріс портының өлшемі LPM_WIDTH параметр мәніне байланысты.

add_sub

Жоқ

Қосқыш пен азайтудың динамикалық ауысуын қосу үшін қосымша кіріс порты

функциялары. LPM_DIRECTION параметрі пайдаланылса, add_sub пайдалану мүмкін емес. Егер

алынып тасталды, әдепкі мән ADD болып табылады. Intel сізге пайдалануды ұсынады

LPM_ADD_SUB функциясының жұмысын көрсету үшін LPM_DIRECTION параметрі,

add_sub портына тұрақты мәнді тағайындаудың орнына.

сағат

Жоқ

Құбырлы пайдалану үшін кіріс. Сағат порты құбыр желісі үшін сағатты енгізуді қамтамасыз етеді

операция. 0-ден (әдепкі) басқа LPM_PIPELINE мәндері үшін сағат порты болуы керек

қосылған.

клкен

Жоқ

Құбырлы пайдалану үшін сағатты қосу. Клкен порты жоғары деп бекітілгенде, қосқыш/

азайту операциясы орындалады. Сигнал төмен болған кезде ешқандай әрекет орындалмайды. Егер

алынып тасталды, әдепкі мән 1.

акл

Жоқ

Құбырлы пайдалану үшін асинхронды тазалау. Құбыр анықталмаған (X) мәніне инициализацияланады

логикалық деңгей. Aclr портын құбырды барлық 0-ге қайтару үшін кез келген уақытта пайдалануға болады,

сағаттық сигналға асинхронды түрде.

Кесте 16. LPM_ADD_SUB IP негізгі шығыс порттары

Порт атауы

Міндетті

Сипаттама

нәтиже[]

Иә

Мәліметтерді шығару. Шығыс портының өлшемі LPM_WIDTH параметріне байланысты

мән.

cout

Жоқ

Ең маңызды биттің (MSB) орындалуы (қарыз алу). Коут портында физикалық болады

МСБ жүзеге асыру (қарыз алу) ретінде түсіндіру. Cout порты анықтайды

ҚОЛДАНБАҒАН операцияларда толып кету. Cout порты үшін бірдей тәртіпте жұмыс істейді

SIGNED және SIGNED операциялары.

толып кету

Жоқ

Қосымша толып кету ерекшелігінің шығысы. Толып кету портының физикалық түсіндірмесі бар

МСБ өткізуімен бірге МДБ-ға тасымалдаудың XOR. Толып кету порты

нәтижелер қол жетімді дәлдіктен асқанда бекітеді және тек

LPM_REPRESENTATION параметрінің мәні SIGNED.

5.6. Параметрлер

Келесі кестеде LPM_ADD_SUB IP негізгі параметрлері берілген.

17-кесте. LPM_ADD_SUB IP негізгі параметрлері

Параметр аты LPM_WIDTH

Бүтін санды теріңіз

Міндетті Иә

Сипаттама
dataa[], datab[] және нәтиже[] порттарының енін көрсетеді.

LPM_DIRECTION

Жол

Жоқ

Мәндер: ADD, SUB және UNUSED. Өткізілмесе, әдепкі мән ӘДЕПІ мән болып табылады, ол параметрді add_sub портынан өз мәнін алуға бағыттайды. LPM_DIRECTION пайдаланылса add_sub портын пайдалану мүмкін емес. Intel компаниясы add_sub портына тұрақты мәнді тағайындаудың орнына LPM_ADD_SUB функциясының жұмысын көрсету үшін LPM_DIRECTION параметрін пайдалануды ұсынады.
жалғасы...

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 24

Кері байланыс жіберу

5. LPM_ADD_SUB (қосынғыш/азайғыш) 683490 | 2020.10.05

Параметр атауы LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Жолды бүтін жолды жолды бүтін жолды теріңіз
Жол

Міндетті Жоқ Жоқ Жоқ Жоқ Жоқ Жоқ
Жоқ

Сипаттама
Орындалған қосу түрін көрсетеді. Мәндер қол қойылды және қол қойылмаған. Өткізілмесе, әдепкі мән ҚОЛҒА қойылады. Бұл параметр SIGNED күйіне орнатылғанда, қосқыш/азайтқыш деректерді енгізуді қол қойылған екінің толықтыруы ретінде түсіндіреді.
Нәтиже[] шығысымен байланысты кідіріс сағат циклдерінің санын көрсетеді. Нөл (0) мәні кідіріс жоқ екенін және таза комбинациялық функцияның данасы болатынын көрсетеді. Өткізілмесе, әдепкі мән 0 (құбырсыз) болады.
VHDL дизайнында Intel арнайы параметрлерін көрсетуге мүмкіндік береді files (.vhd). Әдепкі мән ҚОЛДАНЫЛБАДЫ.
VHDL дизайнындағы параметрленген модульдер кітапханасын (LPM) нысан атауын анықтайды files.
Intel арнайы параметрі. VHDL дизайнындағы ONE_INPUT_IS_CONSTANT параметрін көрсету үшін LPM_HINT параметрін пайдалану керек fileс. Мәндер ИӘ, ЖОҚ және ПАЙДАЛАНЫЛМАЙДЫ. Бір кіріс тұрақты болса, үлкен оңтайландыруды қамтамасыз етеді. Өткізілмесе, әдепкі мән ЖОҚ болады.
Intel арнайы параметрі. VHDL дизайнында MAXIMIZE_SPEED параметрін көрсету үшін LPM_HINT параметрін пайдалану керек fileс. 0 мен 10 арасындағы мәнді көрсетуге болады. Егер пайдаланылса, Intel Quartus Prime бағдарламалық құралы LPM_ADD_SUB функциясының нақты данасын бағыттау үшін емес, жылдамдық үшін оңтайландыруға әрекеттенеді және Оңтайландыру техникасы логикалық опциясының параметрін қайта анықтайды. MAXIMIZE_SPEED пайдаланылмаса, оның орнына Оңтайландыру техникасы опциясының мәні пайдаланылады. MAXIMIZE_SPEED параметрі 6 немесе одан жоғары болса, компилятор тасымалдау тізбектерін пайдаланып жоғары жылдамдық үшін LPM_ADD_SUB IP өзегін оңтайландырады; параметр 5 немесе одан аз болса, Компилятор дизайнды тасымалдау тізбегісіз жүзеге асырады. Бұл параметр Cyclone, Stratix және Stratix GX құрылғылары үшін add_sub порты пайдаланылмаған кезде ғана көрсетілуі керек.
Бұл параметр модельдеу және мінез-құлықты модельдеу мақсатында пайдаланылады. Параметр өңдегіші осы параметрдің мәнін есептейді.

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 25

683490 | 2020.10.05 Кері байланыс жіберу

6. LPM_COMPARE (Салыстырушы)

5-сурет.

LPM_COMPARE IP өзегі деректердің екі жиынының мәнін олардың арасындағы байланысты анықтау үшін салыстырады. Оның қарапайым түрінде деректердің екі битінің тең екенін анықтау үшін эксклюзивті-НЕМЕСЕ қақпасын пайдалануға болады.

Төмендегі суретте LPM_COMPARE IP ядросының порттары көрсетілген.

LPM_COMPARE порттары

LPM_COMPARE

клкен

альб

aeb

деректер[]

agb

деректер[]

агеб

сағат

анаб

акл

алеб

инст

6.1. Ерекшеліктер
LPM_COMPARE IP өзегі келесі мүмкіндіктерді ұсынады: · Екі деректер жинағын салыстыру үшін салыстыру функциясын жасайды · 1 бит деректер енін қолдайды · Қол қойылған және қолтаңбасыз сияқты деректерді ұсыну пішімін қолдайды · Келесі шығыс түрлерін шығарады:
— alb (A кірісі В кірісінен аз) — aeb (А кірісі В кірісіне тең) — agb (А кірісі В кірісінен үлкен) — ageb (А кірісі В кірісінен үлкен немесе оған тең) — aneb ( A кірісі В кірісіне тең емес) — aleb (A кірісі В кірісінен аз немесе оған тең) · Қосымша асинхронды тазалау және сағатты қосу енгізу порттарын қолдайды · Datab[] кірісін тұрақты мәнге тағайындайды · Конфигурацияланатын шығыс кідірісі бар құбыр желісін қолдайды

ISO 9001:2015 тіркелген

6. LPM_COMPARE (Салыстырушы) 683490 | 2020.10.05
6.2. Verilog HDL прототипі
Келесі Verilog HDL прототипі Verilog дизайнында орналасқан File (.v) lpm.v ішіндегі эдасинтез каталогы.
lpm_compare модулі ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr ); lpm_type параметрі = “lpm_compare”; параметр lpm_width = 1; lpm_representation параметрі = «БҰРЫМСЫЗ»; lpm_pipeline параметрі = 0; параметр lpm_hint = “ПАЙДАЛАНБАҒАН”; енгізу [lpm_width-1:0] dataa, datab; енгізу сағаты; енгізу clken; aclr енгізу; шығыс alb, aeb, agb, aleb, aneb, ageb; соңғы модуль
6.3. VHDL құрамдас декларациясы
VHDL құрамдас мәлімдемесі VHDL дизайнында орналасқан File (.vhd) ішіндегі LPM_PACK.vhd librariesvhdllpm каталогы.
құрамдас LPM_COMPARE жалпы (LPM_WIDTH : табиғи;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : табиғи := 0; LPM_TYPE: жол := L_COMPARE; LPM_HINT : жол := “ПАЙДАЛАНБАДЫ”); порт (DATAA: std_logic_vector(LPM_WIDTH-1 0-ге дейін); DATAB: std_logic_vector(LPM_WIDTH-1-ден 0-ге дейін); ACLR: std_logic ішінде := '0'; CLOCK: std_logic_vektorында (LPM_WIDTH-0 1-ге дейін); := 'XNUMX'; AGB : out std_logic; AGEB : out std_logic; AEB : out std_logic; ANEB : out std_logic; ALB : out std_logic; ALEB : out std_logic; соңғы компонент;
6.4. VHDL LIBRARY_USE декларациясы
VHDL құрамдас мәлімдемесін пайдалансаңыз, VHDL LIBRARY-USE декларациясы қажет емес.
LIBRARY lpm; lpm.lpm_components.all пайдалану;
6.5. Порттар
Келесі кестелерде LMP_COMPARE IP өзегі үшін кіріс және шығыс порттары тізімі берілген.

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 27

6. LPM_COMPARE (Салыстырушы) 683490 | 2020.10.05

Кесте 18. LPM_COMPARE IP негізгі кіріс порттары

Порт атауы

Міндетті

Сипаттама

деректер[]

Иә

Деректерді енгізу. Кіріс портының өлшемі LPM_WIDTH параметр мәніне байланысты.

деректер[]

Иә

Деректерді енгізу. Кіріс портының өлшемі LPM_WIDTH параметр мәніне байланысты.

сағат

Жоқ

Құбырлы пайдалану үшін сағат енгізуі. Сағат порты құбыр желісі үшін сағатты енгізуді қамтамасыз етеді

операция. 0-ден (әдепкі) басқа LPM_PIPELINE мәндері үшін сағат порты болуы керек

қосылған.

клкен

Жоқ

Құбырлы пайдалану үшін сағатты қосу. Clken порты жоғары деп көрсетілгенде,

салыстыру операциясы орындалады. Сигнал төмен болған кезде ешқандай әрекет орындалмайды. Егер

алынып тасталды, әдепкі мән 1.

акл

Жоқ

Құбырлы пайдалану үшін асинхронды тазалау. Құбыр анықталмаған (X) логикаға инициализацияланады

деңгейі. Aclr портын құбырды барлық 0-ге қайтару үшін кез келген уақытта пайдалануға болады,

сағаттық сигналға асинхронды түрде.

19-кесте. LPM_COMPARE IP негізгі шығыс порттары

Порт атауы

Міндетті

Сипаттама

альб

Жоқ

Салыстырушыға арналған шығыс порты. А кірісі В кірісінен аз болса, бекітіледі.

aeb

Жоқ

Салыстырушыға арналған шығыс порты. А кірісі В кірісіне тең болса, бекітіледі.

agb

Жоқ

Салыстырушыға арналған шығыс порты. А кірісі В кірісінен үлкен болса, бекітіледі.

агеб

Жоқ

Салыстырушыға арналған шығыс порты. А кірісі кірістен үлкен немесе оған тең болса, бекітіледі

анаб

Жоқ

Салыстырушыға арналған шығыс порты. А кірісі В кірісіне тең болмаса, бекітіледі.

алеб

Жоқ

Салыстырушыға арналған шығыс порты. А кірісі В кірісінен аз немесе оған тең болса, бекітіледі.

6.6. Параметрлер

Келесі кестеде LPM_COMPARE IP өзегі үшін параметрлер тізімі берілген.

20-кесте. LPM_COMPARE IP негізгі параметрлері

Параметр аты

Түр

Міндетті

LPM_WIDTH

Бүтін сан Иә

LPM_REPRESENTATION

Жол

Жоқ

LPM_PIPELINE

Бүтін №

LPM_HINT

Жол

Жоқ

Сипаттама
dataa[] және datab[] порттарының енін көрсетеді.
Орындалған салыстыру түрін көрсетеді. Мәндер қол қойылды және қол қойылмаған. Өткізілмесе, әдепкі мән БҰЗУ. Бұл параметр мәні SIGNED мәніне орнатылғанда, салыстырушы деректер енгізуін қол қойылған екінің толықтыруы ретінде түсіндіреді.
Alb, aeb, agb, ageb, aleb немесе aneb шығысымен байланысты кідірістің сағат циклдерінің санын көрсетеді. Нөл (0) мәні кідіріс жоқ екенін және таза комбинациялық функцияның данасы болатынын көрсетеді. Өткізілмесе, әдепкі мән 0 (құбырсыз) болады.
VHDL дизайнында Intel арнайы параметрлерін көрсетуге мүмкіндік береді files (.vhd). Әдепкі мән ҚОЛДАНЫЛБАДЫ.
жалғасы...

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 28

Кері байланыс жіберу

6. LPM_COMPARE (Салыстырушы) 683490 | 2020.10.05
Параметр атауы LPM_TYPE INTENDED_DEVICE_FAMILY
БІР_КІРУ_ТҰРАҚТЫ

Жолды теріңіз
Жол

Міндетті № №
Жоқ

Сипаттама
VHDL дизайнындағы параметрленген модульдер кітапханасын (LPM) нысан атауын анықтайды files.
Бұл параметр модельдеу және мінез-құлықты модельдеу мақсатында пайдаланылады. Параметр өңдегіші осы параметрдің мәнін есептейді.
Intel арнайы параметрі. VHDL дизайнындағы ONE_INPUT_IS_CONSTANT параметрін көрсету үшін LPM_HINT параметрін пайдалану керек fileс. Мәндер ИӘ, ЖОҚ немесе ҚОЛДАНЫЛМАЙДЫ. Кіріс тұрақты болса, үлкен оңтайландыруды қамтамасыз етеді. Өткізілмесе, әдепкі мән ЖОҚ болады.

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 29

683490 | 2020.10.05 Кері байланыс жіберу

7. ALTECC (Қатені түзету коды: кодтаушы/декодер) IP ядросы

6-сурет.

Intel ECC функциясын жүзеге асыру үшін ALTECC IP өзегін қамтамасыз етеді. ECC деректерді жіберу кезінде қабылдағыш жағында орын алатын бүлінген деректерді анықтайды. Бұл қатені түзету әдісі қателер жарылыс емес, кездейсоқ пайда болатын жағдайлар үшін ең қолайлы.

ECC қателерді деректерді кодтау және декодтау процесі арқылы анықтайды. Мысалыample, ECC жіберу қолданбасында қолданылғанда, дереккөзден оқылған деректер қабылдаушыға жіберілмес бұрын кодталады. Кодерден шығатын шығыс (код сөзі) паритет биттерінің санымен қосылған бастапқы деректерден тұрады. Қосылған паритет биттерінің нақты саны кіріс деректеріндегі биттердің санына байланысты. Жасалған код сөзі тағайындалған жерге жіберіледі.

Қабылдаушы код сөзін алады және оны декодтайды. Декодермен алынған ақпарат қатенің анықталғанын анықтайды. Декодер бір разрядты және екі разрядты қателерді анықтайды, бірақ бүлінген деректердегі бір разрядты қателерді ғана түзете алады. ECC бұл түрі бір қатені түзету қос қатені анықтау (SECDED).

ALTECC IP ядросының кодер және декодер функцияларын конфигурациялауға болады. Кодерге деректерді енгізу деректер енгізуі мен жасалған паритет биттерінің тіркесімі болып табылатын код сөзін жасау үшін кодталған. Жасалған кодтық сөз оның тағайындалған блогына жеткенге дейін декодтау үшін декодер модуліне жіберіледі. Декодер қабылданған код сөзінде қате бар-жоғын анықтау үшін синдром векторын жасайды. Егер бір разрядты қате деректер биттерінен болса ғана декодер деректерді түзетеді. Бір разрядты қате паритет биттерінен болса, ешқандай сигнал белгіленбейді. Сондай-ақ дешифраторда қабылданған деректердің күйін және егер бар болса, декодер қабылдаған әрекетті көрсететін жалауша сигналдары бар.

Төмендегі суреттер ALTECC IP ядросының порттарын көрсетеді.

ALTECC кодтау порттары

ALTECC_ENCODER

деректер[]

q[]

сағат

clocken

акл

инст

ISO 9001:2015 тіркелген

7. ALTECC (Қатені түзету коды: Кодер/декодер) IP Core 683490 | 2020.10.05

Сурет 7. ALTECC декодер порттары

ALTECC_DECODER

деректер[] сағат жиілігі

q[] err_detected err_corrected
err_fatal

акл

инст

7.1. ALTECC кодтаушы мүмкіндіктері

ALTECC кодтаушы IP ядросы келесі мүмкіндіктерді ұсынады: · Хамминг кодтау схемасын пайдаланып деректерді кодтауды орындайды · 2 бит деректер енін қолдайды · Қол қойылған және қол қойылмаған деректерді ұсыну пішімін қолдайды · Бір немесе екі сағат циклінің шығыс кідірісімен құбыр желісін қолдау · Қосымшаны қолдайды асинхронды таза және сағатты қосу порттары

ALTECC кодтаушы IP өзегі деректерді Хамминг кодтау схемасы арқылы қабылдайды және кодтайды. Хамминг кодтау схемасы паритет биттерін шығарады және шығыс код сөзін шығару үшін оларды бастапқы деректерге қосады. Қосылған паритет биттерінің саны деректер еніне байланысты.

Келесі кестеде деректер ендерінің әртүрлі ауқымдары үшін қосылған паритет биттерінің саны берілген. Total Bits бағаны кіріс деректер биттерінің және қосылған паритет биттерінің жалпы санын көрсетеді.

21-кесте.

Деректердің еніне сәйкес паритет биттерінің саны және код сөзі

Деректер ені

Паритет биттерінің саны

Жалпы бит (код сөзі)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Паритеттік биттік туынды жұп паритеттік тексеруді пайдаланады. Қосымша 1 бит (кестеде +1 түрінде көрсетілген) код сөзінің MSB ретінде паритет биттеріне қосылады. Бұл код сөзінде 1-дің жұп саны болуын қамтамасыз етеді. Мысалыample, егер деректер ені 4 бит болса, жалпы саны 4 бит болатын код сөзіне айналу үшін деректерге 8 паритеттік бит қосылады. Егер 7 разрядты код сөзінің LSB 8 битінде тақ сан 1 болса, код сөзінің 8-ші биті (MSB) 1-ге тең, код сөзіндегі 1-дің жалпы санын жұп етеді.
Келесі суретте жасалған код сөзі және 8-биттік деректер кірісіндегі паритет биттері мен деректер биттерінің орналасуы көрсетілген.

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 31

7. ALTECC (Қатені түзету коды: Кодер/декодер) IP Core 683490 | 2020.10.05

8-сурет.

8 разрядтан жасалған код сөзіндегі паритет биттері мен деректер биттерінің орналасуы

MSB

LSB

4 паритеттік бит

4 деректер биті

ALTECC кодер IP ядросы бір уақытта тек 2-ден 64 битке дейінгі кіріс ендерін қабылдайды. Intel құрылғыларына өте қолайлы 12 бит, 29 бит және 64 бит кіріс ені сәйкесінше 18 бит, 36 бит және 72 бит шығыстарын жасайды. Битті таңдауды шектеуді параметр өңдегішінде басқара аласыз.

7.2. Verilog HDL прототипі (ALTECC_ENCODER)
Келесі Verilog HDL прототипі Verilog дизайнында орналасқан File (.v) lpm.v ішіндегі эдасинтез каталогы.
module altecc_encoder #( intended_device_family параметрі = “пайдаланылмаған”, lpm_pipeline параметрі = 0, width_codeword параметрі = 8, width_dataword параметрі = 8, lpm_type параметрі = “altecc_encoder”, lpm_hintr параметрі ( lpm_hint input) ( input = “unput”, acr input”) сым сағаты, кіріс сым [ені_деректер сөзі-1:0] деректер, шығыс сым [ені_кодсөз-1:0] q); соңғы модуль

7.3. Verilog HDL прототипі (ALTECC_DECODER)
Келесі Verilog HDL прототипі Verilog дизайнында орналасқан File (.v) lpm.v ішіндегі эдасинтез каталогы.
module altecc_decoder #( intended_device_family параметрі = “пайдаланылмайтын”, lpm_pipeline параметрі = 0, параметр ені_код сөзі = 8, параметр ені_деректер сөзі = 8, lpm_type параметрі = “altecc_decoder”, lpm_hintr параметрі) ( intended_device_input, sim = “entput”) сым сағаты, кіріс сымы [ені_кодсөз-1:0] деректері, шығыс сымы қате_түзетілді, шығыс сымы қатесі_анықталды, шығыс сымы қате_өлімсіз, шығыс сым [ені_дерек сөзі-1:0] q); соңғы модуль

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 32

Кері байланыс жіберу

7. ALTECC (Қатені түзету коды: Кодер/декодер) IP Core 683490 | 2020.10.05
7.4. VHDL құрамдас мәлімдемесі (ALTECC_ENCODER)
VHDL құрамдас мәлімдемесі VHDL дизайнында орналасқан File (.vhd) altera_mf_components.vhd ішіндегі librariesvhdlaltera_mf каталогы.
altecc_encoder жалпы құрамдас бөлігі (intended_device_family:string := “пайдаланылмаған”; lpm_pipeline: natural := 0; width_codeword: natural := 8; width_dataword: natural := 8; lpm_hint:string := “UNUSED”:string_te:string “UNUSED”=string_te; ”); порт( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; деректер: in std_logic_vector(width_dataword-1 0-ге дейін); q:out std_logic_deword(widthcodeword) -1-ден 0-ге дейін); соңғы компонент;
7.5. VHDL құрамдас мәлімдемесі (ALTECC_DECODER)
VHDL құрамдас мәлімдемесі VHDL дизайнында орналасқан File (.vhd) altera_mf_components.vhd ішіндегі librariesvhdlaltera_mf каталогы.
altecc_decoder жалпы құрамдас бөлігі (intended_device_family:string := “пайдаланылмаған”; lpm_pipeline: natural := 0; width_codeword: natural := 8; width_dataword: natural := 8; lpm_hint:string := “UNUSED”:string_de:string “UNUSED”=string_te:string_te; ”); порт( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(ені_кодсөз-1 0-ге дейін); қате_түзетілді: out_stdrd : out std_logic; q:out std_logic_vector (ені_деректер сөзі-1 0-ге дейін); syn_e : out std_logic); соңғы компонент;
7.6. VHDL LIBRARY_USE декларациясы
VHDL құрамдас мәлімдемесін пайдалансаңыз, VHDL LIBRARY-USE декларациясы қажет емес.
LIBRARY altera_mf; altera_mf.altera_mf_components.all ҚОЛДАНУ;
7.7. Кодер порттары
Келесі кестелерде ALTECC кодтауыш IP ядросының кіріс және шығыс порттары берілген.

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 33

7. ALTECC (Қатені түзету коды: Кодер/декодер) IP Core 683490 | 2020.10.05

Кесте 22. ALTECC кодтаушы кіріс порттары

Порт атауы

Міндетті

Сипаттама

деректер[]

Иә

Деректерді енгізу порты. Кіріс портының өлшемі WIDTH_DATAWORD мәніне байланысты

параметр мәні. Деректер[] порты кодталатын бастапқы деректерді қамтиды.

сағат

Иә

Кодтау әрекетін синхрондау үшін сағат сигналын беретін сағатты енгізу порты.

LPM_PIPELINE мәні 0-ден үлкен болған кезде сағат порты қажет.

clocken

Жоқ

Сағат қосу. Өткізілмесе, әдепкі мән 1 болады.

акл

Жоқ

Асинхронды таза енгізу. Белсенді жоғары aclr сигналын кез келген уақытта пайдалануға болады

регистрлерді асинхронды түрде тазалаңыз.

Кесте 23. ALTECC кодтаушы шығыс порттары

Порт атауы q[]

Міндетті Иә

Сипаттама
Кодталған деректерді шығару порты. Шығыс портының өлшемі WIDTH_CODEWORD параметрінің мәніне байланысты.

7.8. Декодер порттары

Келесі кестелерде ALTECC декодер IP ядросының кіріс және шығыс порттары берілген.

Кесте 24. ALTECC декодерінің кіріс порттары

Порт атауы

Міндетті

Сипаттама

деректер[]

Иә

Деректерді енгізу порты. Кіріс портының өлшемі WIDTH_CODEWORD параметрінің мәніне байланысты.

сағат

Иә

Кодтау әрекетін синхрондау үшін сағат сигналын беретін сағатты енгізу порты. LPM_PIPELINE мәні 0-ден үлкен болған кезде сағат порты қажет.

clocken

Жоқ

Сағат қосу. Өткізілмесе, әдепкі мән 1 болады.

акл

Жоқ

Асинхронды таза енгізу. Белсенді жоғары aclr сигналын регистрлерді асинхронды түрде тазалау үшін кез келген уақытта пайдалануға болады.

Кесте 25. ALTECC декодер шығыс порттары

Порт атауы q[]

Міндетті Иә

Сипаттама
Декодталған деректерді шығару порты. Шығыс портының өлшемі WIDTH_DATAWORD параметрінің мәніне байланысты.

қате_анықталды Иә

Қабылданған деректердің күйін көрсететін жалауша сигналы және кез келген табылған қателерді көрсетеді.

err_correcte Иә d

Алынған деректердің күйін көрсететін жалауша сигналы. Табылған және түзетілген бір разрядты қатені білдіреді. Деректерді пайдалана аласыз, себебі ол әлдеқашан түзетілген.

err_fatal

Иә

Алынған деректердің күйін көрсететін жалауша сигналы. Табылған, бірақ түзетілмеген екі разрядты қатені білдіреді. Бұл сигнал бекітілген болса, деректерді пайдаланбау керек.

syn_e

Жоқ

Паритетте бір биттік қате анықталғанда жоғары болатын шығыс сигналы

бит.

7.9. Кодер параметрлері
Келесі кестеде ALTECC кодер IP ядросының параметрлері берілген.

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 34

Кері байланыс жіберу

7. ALTECC (Қатені түзету коды: Кодер/декодер) IP Core 683490 | 2020.10.05

Кесте 26. ALTECC кодер параметрлері

Параметр аты

Түр

Міндетті

Сипаттама

WIDTH_DATAWORD

Бүтін сан Иә

Шикі деректердің енін көрсетеді. Мәндер 2-ден 64-ке дейін. Егер өткізілмесе, әдепкі мән 8 болады.

WIDTH_CODEWORD

Бүтін сан Иә

Сәйкес код сөзінің енін анықтайды. Жарамды мәндер 6, 72, 9 және 17-ті қоспағанда, 33-дан 65-ге дейін. Өткізілмесе, әдепкі мән 13 болады.

LPM_PIPELINE

Бүтін №

Схема үшін құбырды көрсетеді. Мәндер 0-ден 2-ге дейін. Мән 0 болса, порттар тіркелмейді. Мән 1 болса, шығыс порттары тіркеледі. Мән 2 болса, кіріс және шығыс порттары тіркеледі. Өткізілмесе, әдепкі мән 0 болады.

7.10. Декодер параметрлері

Келесі кестеде ALTECC декодер IP негізгі параметрлерінің тізімі берілген.

Кесте 27. ALTECC декодер параметрлері

Параметр атауы WIDTH_DATAWORD

Бүтін санды теріңіз

Міндетті

Сипаттама

Иә

Шикі деректердің енін көрсетеді. Мәндер 2-ден 64-ке дейін. The

әдепкі мән - 8.

WIDTH_CODEWORD

бүтін сан

Иә

Сәйкес код сөзінің енін анықтайды. Мәндер 6

72, 9, 17 және 33-ті қоспағанда, 65-ге дейін. Егер өткізілмесе, әдепкі мән

13 құрайды.

LPM_PIPELINE

бүтін сан

Жоқ

Схема регистрін анықтайды. Мәндер 0-ден 2-ге дейін. Егер

мәні 0, регистр орындалмаған. Егер мән 1 болса,

шығыс тіркеледі. Мән 2 болса, кіріс және

шығыстары тіркеледі. Мән 2-ден үлкен болса, қосымша

регистрлер қосымша үшін шығыста жүзеге асырылады

кешігулер. Өткізілмесе, әдепкі мән 0 болады.

«Syn_e» портын жасаңыз

бүтін сан

Жоқ

syn_e портын жасау үшін осы параметрді қосыңыз.

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 35

683490 | 2020.10.05 Кері байланыс жіберу

8. Intel FPGA Multiply Adder IP Core

9-сурет.

Intel FPGA көбейткіш қосқышы (Intel Stratix 10, Intel Arria 10 және Intel Cyclone 10 GX құрылғылары) немесе ALTERA_MULT_ADD (Arria V, Stratix V және Cyclone V құрылғылары) IP өзегі мультипликаторды қосуға мүмкіндік береді.

Келесі суретте Intel FPGA Multiply Adder немесе ALTERA_MULT_ADD IP ядросына арналған порттар көрсетілген.

Intel FPGA көбейткіш қосқышы немесе ALTERA_MULT_ADD порттары

Intel FPGA көбейткіш қосқышы немесе ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
жинақтау_жүктеме тізбегі[]

сканерлеу[] нәтиже[]

aclr0 aclr1

инст
Көбейткіш-қосынғыш кіріс жұптарын қабылдайды, мәндерді бірге көбейтеді, содан кейін барлық басқа жұптардың көбейтінділеріне қосады немесе азайтады.
Барлық кіріс деректерінің ені 9 бит немесе одан кішірек болса, функция 9 x 9 конфигурациясын қолдайтын құрылғылар үшін DSP блогындағы 9 x 9 бит кіріс көбейткіш конфигурациясын пайдаланады. Олай болмаса, DSP блогы ені 18 бит пен 18 бит арасындағы деректерді өңдеу үшін 10 × 18 биттік кіріс көбейткіштерін пайдаланады. Егер дизайнда бірнеше Intel FPGA Multiply Adder немесе ALTERA_MULT_ADD IP ядролары орын алса, функциялар келесіге бөлінеді:

ISO 9001:2015 тіркелген

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05
осы блоктарға бағыттау икемді болуы үшін мүмкіндігінше көптеген әртүрлі DSP блоктары. Әр DSP блогына азырақ көбейткіштер құрылғының қалған бөлігіне жолдарды азайту арқылы блокқа көбірек бағыттауды таңдауға мүмкіндік береді.
Келесі сигналдар үшін регистрлер мен қосымша құбыр регистрлері де DSP блогының ішінде орналастырылған: · Деректерді енгізу · Қол қойылған немесе қолтаңбасыз таңдау · Қосу немесе алу таңдау · Көбейткіштердің өнімдері
Шығарылатын нәтиже жағдайында бірінші регистр DSP блогында орналасады. Алайда қосымша кідіріс регистрлері блоктан тыс логикалық элементтерге орналастырылады. DSP блогының перифериялық құрылғылары, соның ішінде мультипликаторға деректер кірістері, басқару сигналының кірістері және қосқыштың шығыстары, құрылғының қалған бөлігімен байланысу үшін тұрақты маршруттауды пайдаланады. Функциядағы барлық қосылымдар DSP блогының ішінде арнайы маршруттауды пайдаланады. Бұл арнайы маршрутта мультипликатордың тіркелген кіріс деректерін бір көбейткіштен көрші көбейткішке жылжыту опциясын таңдаған кезде ауысым регистрлерінің тізбектерін қамтиды.
Stratix V және Arria V құрылғыларының кез келген сериясындағы DSP блоктары туралы қосымша ақпаратты Әдебиет және техникалық құжаттама бетіндегі сәйкес анықтамалықтардың DSP блоктары тарауын қараңыз.
Қатысты ақпарат AN 306: FPGA құрылғыларында көбейткіштерді енгізу
Intel FPGA құрылғыларында DSP және жад блоктарын пайдаланып көбейткіштерді енгізу туралы қосымша ақпаратты береді.
8.1. Ерекшеліктер
Intel FPGA Multiply Adder немесе ALTERA_MULT_ADD IP ядросы келесі мүмкіндіктерді ұсынады: · Екі кешенді көбейту амалдарын орындау үшін көбейткішті жасайды.
сандар Ескертпе: Көбейткіштерді жергілікті қолдау көрсетілетін өлшемнен үлкенірек құру кезінде/
DSP блоктарының каскадтауынан туындайтын өнімділік әсері болады. · 1 256 бит деректер енін қолдайды · Қол қойылған және қол қойылмаған деректерді көрсету пішімін қолдайды · Конфигурацияланатын енгізу кідірісі бар құбырды қолдайды · Қол қойылған және қол қойылмаған деректер қолдауы арасында динамикалық ауысу опциясын қамтамасыз етеді · Қосу және алу әрекеттері арасында динамикалық ауысу опциясын қамтамасыз етеді · Қолдаулар қосымша асинхронды және синхронды таза және сағатты қосатын кіріс порттары · Систолалық кідіріс регистрінің режимін қолдайды · Көбейткішке 8 алдын ала жүктеме коэффициенті бар алдын ала қосқышты қолдайды · Аккумулятордың кері байланысын толықтыру үшін алдын ала жүктеме тұрақтысын қолдайды

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 37

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

8.1.1. Алдын ала қосқыш
Алдын ала қосылғышпен қосу немесе азайту көбейткішті беру алдында орындалады.
Алдын ала қосудың бес режимі бар: · Қарапайым режим · Коэффициент режимі · Енгізу режимі · Шаршы режим · Тұрақты режим

Ескерту:

Алдын ала қосқыш пайдаланылған кезде (алдын ала қосқыш коэффициенті/кіріс/квадрат режимі), мультипликаторға барлық деректер кірістері бірдей сағат параметріне ие болуы керек.

8.1.1.1. Алдын ала қосудың қарапайым режимі

Бұл режимде екі операнд да кіріс порттарынан алынады және алдын ала қосқыш пайдаланылмайды немесе айналып өтпейді. Бұл әдепкі режим.

Сурет 10. Алдын ала қосушының қарапайым режимі
a0 b0

Көп0

нәтиже

8.1.1.2. Алдын ала қосқыш коэффициенті режимі
Бұл режимде бір көбейткіш операнд алдын ала қосқыштан, ал екінші операнд ішкі коэффициентті сақтаудан алынады. Коэффицентті сақтау 8 алдын ала орнатылған тұрақтыға дейін мүмкіндік береді. Коэффицентті таңдау сигналдары коэфсель[0..3] болып табылады.
Бұл режим келесі теңдеуде өрнектеледі.

Төменде көбейткіштің қосылғышқа дейінгі коэффициент режимі көрсетілген.

Сурет 11. Алдын ала қосқыш коэффициенті режимі

Преддер

Көп0

+/-

нәтиже

коэфсель0 коэф

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 38

Кері байланыс жіберу

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05
8.1.1.3. Алдын ала қосқышты енгізу режимі Бұл режимде бір көбейткіш операнд алдын ала қосқыштан, ал екінші операнд datac[] кіріс портынан алынады. Бұл режим келесі теңдеуде өрнектеледі.

Төменде көбейткіштің алдын ала қосушы енгізу режимі көрсетілген.

Сурет 12. Алдын ала қосқышты енгізу режимі
a0 b0

Көп0

+/-

нәтиже

8.1.1.4. Алдын ала қосқыш шаршы режимі Бұл режим келесі теңдеуде көрсетілген.

Төменде екі көбейткіштің алдын ала қосушы квадрат режимі көрсетілген.

Сурет 13. Алдын ала қосқыштың шаршы режимі
a0 b0

Көп0

+/-

нәтиже

8.1.1.5. Алдын ала қосушы тұрақты режимі
Бұл режимде бір көбейткіш операнд кіріс портынан, ал екінші операнд ішкі коэффициентті сақтаудан алынады. Коэффицентті сақтау 8 алдын ала орнатылған тұрақтыға дейін мүмкіндік береді. Коэффицентті таңдау сигналдары коэфсель[0..3] болып табылады.
Бұл режим келесі теңдеуде өрнектеледі.

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 39

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

Келесі суретте көбейткіштің қосындыға дейінгі тұрақты режимі көрсетілген.

Сурет 14. Алдын ала қосушының тұрақты режимі
a0

Көп0

нәтиже

коэфсель0
коэф
8.1.2. Систоликалық кідіріс тізілімі
Систолалық архитектурада кіріс деректері деректер буфері ретінде әрекет ететін регистрлер каскадына беріледі. Әрбір регистр s кірісін бередіample көбейткішке, мұнда ол сәйкес коэффициентке көбейтіледі. Тізбекті қосқыш соңғы нәтижені қалыптастыру үшін көбейткіштен біртіндеп біріктірілген нәтижелерді және chainin[] енгізу портынан бұрын тіркелген нәтижені сақтайды. Әрбір көбейту-қосу элементі біріктірілген кезде нәтижелер сәйкес синхрондалу үшін бір циклге кешіктірілуі керек. Әрбір кезекті кідіріс коэффициент жады мен олардың сәйкес көбейту-қосу элементтерінің деректер буферін шешу үшін пайдаланылады. Мысалыample, екінші көбейту қосу элементі үшін бір кідіріс, үшінші көбейту-қосу элементі үшін екі кідіріс және т.б.
Сурет 15. Систоликалық регистрлер
Систолалық регистрлер

x(t) c(0)

S -1

c(1)

S -1

c(2)

S -1

c(N-1)

S -1

S -1 ж(т)

x(t) s кірісінің үздіксіз ағынының нәтижелерін көрсетедіamples және y(t)
кіріс s жиынының қосындысын білдіредіamples, ал уақыт өте келе олардың көбейтіндісі
сәйкес коэффициенттер. Енгізу және шығару нәтижелері солдан оңға қарай ағады. c(0) - c(N-1) коэффициенттерін білдіреді. Систолалық кешігу регистрлері S-1 арқылы белгіленеді, ал 1 бір сағаттық кешігуді білдіреді. Систолалық кідіріс регистрлері мына жерде қосылады
нəтижелерін қамтамасыз ететіндей труба құбырына арналған кірістер мен шығыстар
мультипликаторлық операнд пен жинақталған қосындылар синхрондалады. Бұл өңдеу элементі
сүзгілеу функциясын есептейтін схеманы құру үшін қайталанады. Бұл функция
келесі теңдеумен өрнектеледі.

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 40

Кері байланыс жіберу

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

N – аккумуляторға енгізілген деректер циклдарының санын, y(t) – t уақытындағы шығысты, A(t) – t уақытындағы кірісті, ал B(i) – коэффициенттер. Теңдеудегі t және i уақыттың белгілі бір сәтіне сәйкес келеді, сондықтан s шығысын есептеу үшінample y(t) t уақытында, s енгізу тобыampN әр түрлі уақыт нүктелерінде немесе A(n), A(n-1), A(n-2), … A(n-N+1) қажет. N кіріс s тобыamples N коэффициентіне көбейтіледі және соңғы нәтиже y құрайды.
Систолалық регистр архитектурасы тек 2-нің қосындысы және 4-тің қосындысы режимдері үшін ғана қол жетімді. Екі систолалық регистрдің архитектуралық режимдері үшін бірінші тізбек сигналын 0-ге байланыстыру қажет.
Келесі суретте 2 көбейткіштің систолалық кешігу регистрінің орындалуы көрсетілген.
Сурет 16. 2 көбейткіштің систолалық кідіріс тізілімінің орындалуы
тізбек

Көп0

+/-

Көп1

+/-

нәтиже
Екі көбейткіштің қосындысы келесі теңдеумен өрнектеледі.
Келесі суретте 4 көбейткіштің систолалық кешігу регистрінің орындалуы көрсетілген.

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 41

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

Сурет 17. 4 көбейткіштің систолалық кідіріс тізілімінің орындалуы
тізбек

Көп0

+/-

Көп1

+/-

Көп2

+/-

Көп3

+/-

нәтиже
Төрт көбейткіштің қосындысы келесі теңдеумен өрнектеледі. Сурет 18. 4 көбейткіштің қосындысы
Төменде адван тізімі берілгенtagсистолалық регистрді жүзеге асыру es: · DSP ресурстарын пайдалануды азайтады · Тізбекті қосқыш құрылымын пайдаланып DSP блогында тиімді салыстыруды қосады.

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 42

Кері байланыс жіберу

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

8.1.3. Алдын ала жүктеу тұрақты
Алдын ала жүктеме константасы аккумулятордың операндын басқарады және аккумулятордың кері байланысын толықтырады. Жарамды LOADCONST_VALUE мәні 0 аралығында. Тұрақты мән 64N мәніне тең, мұндағы N = LOADCONST_VALUE. LOADCONST_VALUE 2 мәніне орнатылғанда, тұрақты мән 64-ге тең. Бұл функцияны біржақты дөңгелектеу ретінде пайдалануға болады.
Келесі суретте алдын ала жүктеменің тұрақты орындалуы көрсетілген.
Сурет 19. Алдын ала жүктеу тұрақтысы

Аккумулятордың кері байланысы

тұрақты

Көп0

+/-

Көп1

+/b1

нәтиже

accum_sload sload_accum

Басқа мультипликаторды іске асыру үшін келесі IP өзектерін қараңыз: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Қосарланған аккумулятор
Қос аккумулятор мүмкіндігі аккумулятордың кері байланыс жолында қосымша регистрді қосады. Қос аккумулятор регистрі сағатты, сағатты қосуды және aclr қамтитын шығыс регистрінен кейін жүреді. Қосымша аккумулятор регистрі нәтижені бір циклдік кідіріспен қайтарады. Бұл мүмкіндік бірдей ресурс саны бар екі аккумуляторлық арнаға ие болуға мүмкіндік береді.
Келесі сурет қос аккумуляторды іске асыруды көрсетеді.

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 43

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

20-сурет. Қос аккумулятор

Қос аккумулятор тіркелімі

Аккумулятордың кері байланысы

Көп0

+/-

Көп1

+/b1

Шығару нәтижесі Шығару тіркелімі

8.2. Verilog HDL прототипі
Intel FPGA Multiply Adder немесе ALTERA_MULT_ADD Verilog HDL прототипін таба аласыз. file (altera_mult_add_rtl.v) ішінде librariesmegafunctions каталогы.
8.3. VHDL құрамдас декларациясы
VHDL құрамдас мәлімдемесі altera_lnsim_components.vhd файлында орналасқан. librariesvhdl altera_lnsim каталогы.
8.4. VHDL LIBRARY_USE декларациясы
VHDL құрамдас мәлімдемесін пайдалансаңыз, VHDL LIBRARY-USE декларациясы қажет емес.
LIBRARY altera_mf; altera_mf.altera_mf_components.all ҚОЛДАНУ;

8.5. Сигналдар

Келесі кестелерде Multiply Adder Intel FPGA IP немесе ALTERA_MULT_ADD IP ядросының кіріс және шығыс сигналдарының тізімі берілген.

Кесте 28. Intel FPGA IP немесе ALTERA_MULT_ADD кіріс сигналдарын көбейту

Сигнал

Міндетті

Сипаттама

dataa_0[]/dataa_1[]/

Иә

dataa_2[]/dataa_3[]

Мультипликаторға деректерді енгізу. Кіріс порты [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] ені
жалғасы...

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 44

Кері байланыс жіберу

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

Signal datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] сағат[1:0] aclr[1:0] sclr[1:0] ena [1:0] белгісі
белгісі
scanina[] жинақталған_жүктеме

Міндетті Иә Жоқ
Жоқ Жоқ Жоқ Жоқ
Жоқ
Жоқ Жоқ

Сипаттама
Осы IP үшін модельдеу үлгісі осы сигналдарға анықталмаған кіріс мәнін (X) қолдайды. Осы сигналдарға X мәнін бергенде, X мәні шығыс сигналдарда таралады.
Мультипликаторға деректерді енгізу. Кіріс сигналы [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] ені Осы IP үшін модельдеу үлгісі осы сигналдарға анықталмаған кіріс мәнін (X) қолдайды. Осы сигналдарға X мәнін бергенде, X мәні шығыс сигналдарда таралады.
Мультипликаторға деректерді енгізу. Кіріс сигналы [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] ені Осы сигналдарды қосу үшін Preadder режимін таңдау параметрі үшін INPUT параметрін таңдаңыз. Осы IP үшін модельдеу үлгісі осы сигналдарға анықталмаған кіріс мәнін (X) қолдайды. Осы сигналдарға X мәнін бергенде, X мәні шығыс сигналдарда таралады.
Сәйкес регистрге сағат енгізу порты. Бұл сигналды IP ядросындағы кез келген регистр пайдалана алады. Осы IP үшін модельдеу үлгісі осы сигналдарға анықталмаған кіріс мәнін (X) қолдайды. Осы сигналдарға X мәнін бергенде, X мәні шығыс сигналдарда таралады.
Сәйкес регистрге асинхронды таза енгізу. Осы IP үшін модельдеу үлгісі осы сигналдарға анықталмаған кіріс мәнін (X) қолдайды. Осы сигналдарға X мәнін бергенде, X мәні шығыс сигналдарда таралады.
Сәйкес регистрге синхронды таза енгізу. Осы IP үшін модельдеу үлгісі осы сигналдарға анықталмаған кіріс X мәнін қолдайды. Осы сигналдарға X мәнін бергенде, X мәні шығыс сигналдарда таралады
Сәйкес регистрге сигнал енгізуді қосыңыз. Осы IP үшін модельдеу үлгісі осы сигналдарға анықталмаған кіріс мәнін (X) қолдайды. Осы сигналдарға X мәнін бергенде, X мәні шығыс сигналдарда таралады.
A көбейткіш кірісінің сандық көрінісін көрсетеді. Сигнал сигналы жоғары болса, мультипликатор A көбейткіш кіріс сигналын қол қойылған сан ретінде қарастырады. Сигнал сигналы төмен болса, мультипликатор A көбейткіш кіріс сигналын таңбасыз сан ретінде қарастырады. Бұл сигналды қосу үшін A мультипликаторларының кіріс параметрі үшін көрсету пішімі қандай үшін VARIABLE параметрін таңдаңыз. Осы IP үшін модельдеу үлгісі осы сигналға анықталмаған кіріс мәнін (X) қолдайды. Осы кіріске X мәнін бергенде, X мәні шығыс сигналдарында таралады.
Көбейткіш кіріс B сигналының сандық көрінісін көрсетеді. Белгі сигналы жоғары болса, көбейткіш көбейткіш кіріс B сигналын таңбаланған екі толықтауыш нөмірі ретінде қарастырады. Белгі сигналы төмен болса, мультипликатор B кіріс сигналын таңбасыз сан ретінде қарастырады. Осы IP үшін модельдеу үлгісі осы сигналға анықталмаған кіріс мәнін (X) қолдайды. Осы кіріске X мәнін бергенде, X мәні шығыс сигналдарында таралады.
А сканерлеу тізбегінің кірісі. Кіріс сигналы [WIDTH_A – 1, … 0] ені. INPUT_SOURCE_A параметрінде SCANA мәні болғанда, scanina[] сигналы қажет.
Аккумулятор мәнінің тұрақты екенін динамикалық түрде көрсетеді. Егер жинақталған_жүктеме сигналы төмен болса, онда көбейткіш шығысы аккумуляторға жүктеледі. accum_sload және sload_accum бір уақытта пайдаланбаңыз.
жалғасы...

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 45

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

Сигналдың баяулауы
chainin[] addnsub1
addnsub3
коэфсель0[] коэфсель1[] коэфсель2[] коэфсель3[]

Міндетті №
Жоқ Жоқ
Жоқ
Жоқ Жоқ Жоқ

Сипаттама
Осы IP үшін модельдеу үлгісі осы сигналға анықталмаған кіріс мәнін (X) қолдайды. Осы кіріске X мәнін бергенде, X мәні шығыс сигналдарында таралады.
Аккумулятор мәнінің тұрақты екенін динамикалық түрде көрсетеді. Егер sload_accum сигналы жоғары болса, онда көбейткіш шығысы аккумуляторға жүктеледі. accum_sload және sload_accum бір уақытта пайдаланбаңыз. Осы IP үшін модельдеу үлгісі осы сигналға анықталмаған кіріс мәнін (X) қолдайды. Осы кіріске X мәнін бергенде, X мәні шығыс сигналдарында таралады.
Алдыңғы s ішінен қосушы нәтижені енгізу шинасыtage. Кіріс сигналы [WIDTH_CHAININ – 1, … 0] ені.
Көбейткіштердің бірінші жұбынан алынған нәтижелерге қосу немесе азайту амалдарын орындаңыз. Көбейткіштердің бірінші жұбының шығыстарын қосу үшін addnsub1 сигналына 1 енгізіңіз. Көбейткіштердің бірінші жұбынан шығыстарды алу үшін addnsub0 сигналына 1 енгізіңіз. Осы IP үшін модельдеу үлгісі осы сигналға анықталмаған кіріс мәнін (X) қолдайды. Осы кіріске X мәнін бергенде, X мәні шығыс сигналдарында таралады.
Көбейткіштердің бірінші жұбынан алынған нәтижелерге қосу немесе азайту амалдарын орындаңыз. Көбейткіштердің екінші жұбының шығыстарын қосу үшін addnsub1 сигналына 3 енгізіңіз. Көбейткіштердің бірінші жұбынан шығыстарды алу үшін addnsub0 сигналына 3 енгізіңіз. Осы IP үшін модельдеу үлгісі осы сигналға анықталмаған кіріс мәнін (X) қолдайды. Осы кіріске X мәнін бергенде, X мәні шығыс сигналдарында таралады.
Коэффициент кіріс сигналы[0:3] бірінші көбейткішке. Осы IP үшін модельдеу үлгісі осы сигналға анықталмаған кіріс мәнін (X) қолдайды. Осы кіріске X мәнін бергенде, X мәні шығыс сигналдарында таралады.
Коэффициент кіріс сигналы[0:3]екінші көбейткішке. Осы IP үшін модельдеу үлгісі осы сигналға анықталмаған кіріс мәнін (X) қолдайды. Осы кіріске X мәнін бергенде, X мәні шығыс сигналдарында таралады.
Коэффицент кіріс сигналы[0:3]үшінші көбейткішке. Осы IP үшін модельдеу үлгісі осы сигналға анықталмаған кіріс мәнін (X) қолдайды. Осы кіріске X мәнін бергенде, X мәні шығыс сигналдарында таралады.
Коэффицент кіріс сигналы [0:3] төртінші көбейткішке. Осы IP үшін модельдеу үлгісі осы сигналға анықталмаған кіріс мәнін (X) қолдайды. Осы кіріске X мәнін бергенде, X мәні шығыс сигналдарында таралады.

Кесте 29. Intel FPGA IP шығыс сигналдарын көбейту

Сигнал

Міндетті

Сипаттама

нәтиже []

Иә

Көбейткіштің шығыс сигналы. Шығыс сигналы [WIDTH_RESULT – 1 … 0] ені

Осы IP үшін модельдеу үлгісі анықталмаған шығыс мәнін (X) қолдайды. Кіріс ретінде X мәнін бергенде, X мәні осы сигналда таралады.

сканерлеу []

Жоқ

А сканерлеу тізбегінің шығысы. Шығу сигналы [WIDTH_A – 1..0] ені.

Көбейткіштер саны үшін 2-ден көп таңдаңыз және осы сигналды қосу үшін параметрге қосылған мультипликатордың A кірісі қандай үшін Сканерлеу тізбегі кірісін таңдаңыз.

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 46

Кері байланыс жіберу

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

8.6. Параметрлер

8.6.1. Жалпы қойынды

Кесте 30. Жалпы қойынды

Параметр

IP жасалған параметр

Мән

Көбейткіштер саны нешеге тең?

m_саны 1 – 4 көбейткіш

A width_a енгізу шиналары қаншалықты кең болуы керек?

1 – 256

B width_b кіріс шиналары қаншалықты кең болуы керек?

1 – 256

«Нәтиже» шығыс шинасы қаншалықты кең болуы керек?

ен_нәтиже

1 – 256

Әр сағат үшін байланысты сағатты қосу мүмкіндігін жасаңыз

gui_associate Қосулы d_clock_enbl Өшірулі e

8.6.2. Қосымша режимдер қойындысы

Кесте 31. Қосымша режимдер қойындысы

Параметр

IP жасалған параметр

Мән

Шығыстар конфигурациясы

Қосқыш бірлігінің шығысын тіркеу

gui_output_re Қосулы

журнал

Өшірулі

Сағатты енгізу көзі қандай?

gui_output_re gister_clock

Сағат0 Сағат1 Сағат2

Асинхронды анық енгізудің көзі қандай?

gui_output_re gister_aclr

ЖОҚ ACLR0 ACLR1

Синхронды таза енгізудің көзі қандай?

gui_output_re gister_sclr

Ешқайсысы SCLR0 SCLR1

Қосқыш операциясы

Көбейткіштердің бірінші жұбының шығыстарына қандай операцияны орындау керек?

gui_көбейткіш 1_бағыт

ҚОСУ, ҚОСЫМША, АЙНЫСЫ

Әдепкі мәні 1
16

Сипаттама
Бірге қосылатын көбейткіштер саны. Мәндер 1-ден 4-ке дейін. dataa[] портының енін көрсетіңіз.

datab[] портының енін көрсетіңіз.

Нәтиже[] портының енін көрсетіңіз.

Өшірулі

Сағат қосуын жасау үшін осы опцияны таңдаңыз

әр сағат үшін.

Әдепкі мән

Сипаттама

Сағат 0. өшірулі
ЕШҚАНДА ЖОҚ

Қосқыш модулінің шығыс регистрін қосу үшін осы опцияны таңдаңыз.
Шығыс регистрлері үшін сағат көзін қосу және көрсету үшін Clock0 , Clock1 немесе Clock2 таңдаңыз. Бұл параметрді қосу үшін қосқыш бірлігінің шығуын тіркеу параметрін таңдау керек.
Қосқыш шығыс регистріне арналған асинхронды таза көзді көрсетеді. Бұл параметрді қосу үшін қосқыш бірлігінің шығуын тіркеу параметрін таңдау керек.
Қосқыш шығыс регистріне арналған синхронды таза көзді көрсетеді. Бұл параметрді қосу үшін қосқыш бірлігінің шығуын тіркеу параметрін таңдау керек.

ҚОСУ

Бірінші және екінші көбейткіштер арасындағы шығыстар үшін орындау үшін қосу немесе азайту амалын таңдаңыз.
· Қосымша әрекетті орындау үшін ҚОСУ опциясын таңдаңыз.
· Алу операциясын орындау үшін SUB таңдаңыз.
· Динамикалық қосу/алу әрекеттерін басқару үшін addnsub1 портын пайдалану үшін VARIABLE таңдаңыз.
жалғасы...

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 47

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

Параметр

IP жасалған параметр

Мән

'addnsub1' енгізуін тіркеңіз

gui_addnsub_ On multiplier_reg Off ister1

Сағатты енгізу көзі қандай?

gui_addnsub_ multiplier_reg ister1_clock

Сағат0 Сағат1 Сағат2

Асинхронды анық енгізудің көзі қандай?

gui_addnsub_ multiplier_aclr 1

ЖОҚ ACLR0 ACLR1

Синхронды таза енгізудің көзі қандай?

gui_addnsub_ multiplier_sclr 1

Ешқайсысы SCLR0 SCLR1

Көбейткіштердің екінші жұбының шығыстарына қандай операцияны орындау керек?

gui_көбейткіш 3_бағыт

ҚОСУ, ҚОСЫМША, АЙНЫСЫ

'addnsub3' енгізуін тіркеңіз

gui_addnsub_ On multiplier_reg Off ister3

Сағатты енгізу көзі қандай?

gui_addnsub_ multiplier_reg ister3_clock

Сағат0 Сағат1 Сағат2

Әдепкі мән
Өшірулі Сағат0 ЕШҚАШАН ҚОСУ
Сағат 0. өшірулі

Сипаттама
VARIABLE мәні таңдалғанда: · addnsub1 сигналын жоғары деңгейге шығарыңыз
қосу операциясы. · Addnsub1 сигналын төменге дейін жеткізіңіз
алу операциясы. Бұл параметрді қосу үшін екіден көп көбейткіштерді таңдау керек.
addnsub1 порты үшін енгізу регистрін қосу үшін осы опцияны таңдаңыз. Осы параметрді қосу үшін көбейткіштердің бірінші жұбының шығыстарында қандай әрекетті орындау керек үшін VARIABLE параметрін таңдау керек.
addnsub0 тіркелімі үшін кіріс сағат сигналын көрсету үшін Clock1 , Clock2 немесе Clock1 таңдаңыз. Бұл параметрді қосу үшін Register 'addnsub1' кірісін таңдау керек.
addnsub1 тіркелімі үшін асинхронды таза көзді көрсетеді. Бұл параметрді қосу үшін Register 'addnsub1' кірісін таңдау керек.
addnsub1 тіркелімі үшін синхронды таза көзді көрсетеді. Бұл параметрді қосу үшін Register 'addnsub1' кірісін таңдау керек.
Үшінші және төртінші көбейткіштер арасындағы шығыстар үшін орындау үшін қосу немесе азайту амалын таңдаңыз. · Қосымша орындау үшін ҚОСУ опциясын таңдаңыз
операция. · Алуды орындау үшін SUB таңдаңыз
операция. · addnsub1 пайдалану үшін VARIABLE таңдаңыз
динамикалық қосу/айыруды басқару порты. VARIABLE мәні таңдалғанда: · Қосу әрекеті үшін addnsub1 сигналын жоғары деңгейге жеткізіңіз. · Шешім әрекеті үшін addnsub1 сигналын төмен деңгейге жеткізіңіз. Көбейткіштер саны нешеге тең 4 мәнін таңдау керек? осы параметрді қосу үшін.
addnsub3 сигналы үшін кіріс регистрін қосу үшін осы опцияны таңдаңыз. Бұл параметрді қосу үшін көбейткіштердің екінші жұбының шығыстарында қандай әрекетті орындау керек үшін VARIABLE параметрін таңдау керек.
addnsub0 тіркелімі үшін кіріс сағат сигналын көрсету үшін Clock1 , Clock2 немесе Clock3 таңдаңыз. Бұл параметрді қосу үшін Register 'addnsub3' кірісін таңдау керек.
жалғасы...

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 48

Кері байланыс жіберу

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

Параметр
Асинхронды анық енгізудің көзі қандай?

IP жасалған параметр

Мән

gui_addnsub_ multiplier_aclr 3

ЖОҚ ACLR0 ACLR1

Синхронды таза енгізудің көзі қандай?

gui_addnsub_ multiplier_sclr 3

Ешқайсысы SCLR0 SCLR1

Полярлықты қосу `use_sbadd'

gui_use_subn Қосулы

қосу

Өшірулі

8.6.3. Көбейткіштер қойындысы

Кесте 32. Көбейткіштер қойындысы

Параметр

IP жасалған параметр

Мән

Бұл не

gui_present

ұсыну пішімі ation_a

көбейткіштердің кірістері үшін?

ҚОЛ ҚОЙЫЛҒАН, ҚОЛДАНБАҒАН, АЙНАЛЫМДЫ

'signa' енгізуін тіркеңіз

gui_register_s Қосулы

иғ

Өшірулі

Сағатты енгізу көзі қандай?

gui_register_s igna_сағаты

Сағат0 Сағат1 Сағат2

Асинхронды анық енгізудің көзі қандай?

gui_register_s igna_aclr

ЖОҚ ACLR0 ACLR1

Синхронды таза енгізудің көзі қандай?

gui_register_s igna_sclr

Ешқайсысы SCLR0 SCLR1

Бұл не

gui_present

ұсыну пішімі ation_b

B көбейткіштерінің кірістері үшін?

ҚОЛ ҚОЙЫЛҒАН, ҚОЛДАНБАҒАН, АЙНАЛЫМДЫ

'signb' енгізуін тіркеңіз

gui_register_s Қосулы

ignb

Өшірулі

Әдепкі мән ЖОҚ
ЖОҚ

Сипаттама
addnsub3 тіркелімі үшін асинхронды таза көзді көрсетеді. Бұл параметрді қосу үшін Register 'addnsub3' кірісін таңдау керек.
addnsub3 тіркелімі үшін синхронды таза көзді көрсетеді. Бұл параметрді қосу үшін Register 'addnsub3' кірісін таңдау керек.

Өшірулі

Функцияны кері қайтару үшін осы опцияны таңдаңыз

addnsub кіріс портының.

Алу әрекеті үшін addnsub параметрін жоғары деңгейге қойыңыз.

Қосу әрекеті үшін addnsub параметрін төменге қойыңыз.

Әдепкі мән

Сипаттама

UNsigned A көбейткіш кірісі үшін көрсету пішімін көрсетіңіз.

Өшірулі

Қолтаңбаны қосу үшін осы опцияны таңдаңыз

тіркелу.

VARIABLE мәнін таңдау керек, A көбейткіштері кірістері үшін көрсету пішімі қандай? осы опцияны қосу үшін параметр.

Сағат 0

Сигнал регистрі үшін кіріс сағат сигналын қосу және көрсету үшін Clock0 , Clock1 немесе Clock2 таңдаңыз.
Бұл параметрді қосу үшін Register `signa' кірісін таңдау керек.

ЖОҚ

Сигнал тіркелімі үшін асинхронды таза көзді көрсетеді.
Бұл параметрді қосу үшін Register `signa' кірісін таңдау керек.

ЖОҚ

Сигнал тіркелімі үшін синхронды таза көзді көрсетеді.
Бұл параметрді қосу үшін Register `signa' кірісін таңдау керек.

UNsigned B көбейткіш кірісі үшін көрсету пішімін көрсетіңіз.

Өшірулі

Signb қосу үшін осы опцияны таңдаңыз

тіркелу.

жалғасы...

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 49

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

Параметр

IP жасалған параметр

Мән

Әдепкі мән

Сағатты енгізу көзі қандай?

gui_register_s ignb_сағаты

Сағат0 Сағат1 Сағат2

Сағат 0

Асинхронды анық енгізудің көзі қандай?

gui_register_s ignb_aclr

ЖОҚ ACLR0 ACLR1

Синхронды таза енгізудің көзі қандай?

gui_register_s ignb_sclr

Ешқайсысы SCLR0 SCLR1

Енгізу конфигурациясы
Көбейткіштің А кірісін тіркеңіз
Сағатты енгізу көзі қандай?

gui_input_reg Қосулы

ister_a

Өшірулі

gui_input_reg ister_a_clock

Сағат0 Сағат1 Сағат2

ЕШҚАНДА ЖОҚ
Сағат 0. өшірулі

Асинхронды анық енгізудің көзі қандай?

gui_input_reg ister_a_aclr

ЖОҚ ACLR0 ACLR1

Синхронды таза енгізудің көзі қандай?

gui_input_reg ister_a_sclr

Ешқайсысы SCLR0 SCLR1

Көбейткіштің В кірісін тіркеңіз
Сағатты енгізу көзі қандай?

gui_input_reg Қосулы

ister_b

Өшірулі

gui_input_reg ister_b_clock

Сағат0 Сағат1 Сағат2

NONE NONE Өшірулі сағат0

Асинхронды анық енгізудің көзі қандай?

gui_input_reg ister_b_aclr

ЖОҚ ACLR0 ACLR1

ЖОҚ

Синхронды таза енгізудің көзі қандай?

gui_input_reg ister_b_sclr

Ешқайсысы SCLR0 SCLR1

ЖОҚ

Көбейткіштің А кірісі немен байланысты?

gui_multiplier Көбейткіш кіріс Көбейткіш

_a_кіріс

Сканерлеу тізбегі кіріс кірісі

Сипаттама
VARIABLE мәнін таңдау керек, B көбейткіштері кірістері үшін көрсету пішімі қандай? осы опцияны қосу үшін параметр.
Белгілер тізілімі үшін кіріс сағат сигналын қосу және көрсету үшін Clock0 , Clock1 немесе Clock2 таңдаңыз. Бұл параметрді қосу үшін Register `signb' кірісін таңдау керек.
Белгі тіркелімі үшін асинхронды таза көзді көрсетеді. Бұл параметрді қосу үшін Register `signb' кірісін таңдау керек.
Белгілер тіркелімі үшін синхронды таза көзді көрсетеді. Бұл параметрді қосу үшін Register `signb' кірісін таңдау керек.
Деректерді енгізу шинасы үшін енгізу регистрін қосу үшін осы опцияны таңдаңыз.
Деректерді енгізу шинасы үшін регистрдің кіріс сағат сигналын қосу және көрсету үшін Clock0 , Clock1 немесе Clock2 таңдаңыз. Бұл параметрді қосу үшін көбейткіштің A кірісін тіркеуді таңдау керек.
Деректер енгізу шинасы үшін регистрдің асинхронды таза көзін көрсетеді. Бұл параметрді қосу үшін көбейткіштің A кірісін тіркеуді таңдау керек.
Деректер енгізу шинасы үшін регистрдің синхронды таза көзін көрсетеді. Бұл параметрді қосу үшін көбейткіштің A кірісін тіркеуді таңдау керек.
Деректерді енгізу шинасы үшін енгізу регистрін қосу үшін осы опцияны таңдаңыз.
Деректер кіріс шинасы үшін регистрдің кіріс сағат сигналын қосу және көрсету үшін Clock0 , Clock1 немесе Clock2 таңдаңыз. Бұл параметрді қосу үшін мультипликатордың Register B кірісін таңдау керек.
Деректерді енгізу шинасы үшін регистрдің асинхронды таза көзін көрсетеді. Бұл параметрді қосу үшін мультипликатордың Register B кірісін таңдау керек.
Деректерді енгізу шинасы үшін регистрдің синхронды таза көзін көрсетеді. Бұл параметрді қосу үшін мультипликатордың Register B кірісін таңдау керек.
Көбейткіштің А кірісі үшін кіріс көзін таңдаңыз.
жалғасы...

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 50

Кері байланыс жіберу

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

Параметр

IP жасалған параметр

Мән

Тіркелу конфигурациясын сканерлеу

Сканерлеу тізбегінің шығысын тіркеңіз

gui_scanouta Қосулы

_тіркеу

Өшірулі

Сағатты енгізу көзі қандай?

gui_scanouta _register_cloc k

Сағат0 Сағат1 Сағат2

Асинхронды анық енгізудің көзі қандай?

gui_scanouta _register_aclr

ЖОҚ ACLR0 ACLR1

Синхронды таза енгізудің көзі қандай?

gui_scanouta _register_sclr

Ешқайсысы SCLR0 SCLR1

8.6.4. Преаддер қойындысы

Кесте 33. Преддер қойындысы

Параметр

IP жасалған параметр

Мән

Преаддер режимін таңдаңыз

preadder_mo де

ҚАРАПАЙЫМ, КЭФ, КІРІС, Квадрат, Тұрақты

Әдепкі мән

Сипаттама
Деректерді енгізу шинасын көбейткіштің көзі ретінде пайдалану үшін Көбейткіш кірісін таңдаңыз. Көбейткіштің көзі ретінде сканерлеу кіріс шинасын пайдалану және сканерлеу шығыс шинасын қосу үшін Сканерлеу тізбегі кірісін таңдаңыз. Бұл параметр көбейткіштер саны қандай үшін 2, 3 немесе 4 параметрін таңдаған кезде қолжетімді болады? параметр.

Өшірулі сағат0 ЖОҚ

Сканерлеу шығыс шинасы үшін шығыс регистрін қосу үшін осы опцияны таңдаңыз.
Мультипликатордың А кірісі немен байланысты? үшін Сканерлеу тізбегі кірісін таңдау керек. осы опцияны қосу үшін параметр.
Сканерлеу шығыс шинасы үшін регистрдің кіріс сағат сигналын қосу және көрсету үшін Clock0 , Clock1 немесе Clock2 таңдаңыз.
Бұл опцияны қосу үшін сканерлеу тізбегі параметрінің тіркеу шығысын қосу керек.
Сканерлеу шығыс шинасы үшін регистрдің асинхронды таза көзін көрсетеді.
Бұл опцияны қосу үшін сканерлеу тізбегі параметрінің тіркеу шығысын қосу керек.
Сканерлеу шығыс шинасы үшін регистрдің синхронды таза көзін көрсетеді.
Бұл опцияны қосу үшін сканерлеу тізбегі параметрінің шығуын тіркеу параметрін таңдау керек.

Әдепкі мән
ҚАРАПАЙЫМ

Сипаттама
Преаддер модулі үшін жұмыс режимін көрсетеді. ҚАРАПАЙЫМ: Бұл режим преаддерді айналып өтеді. Бұл әдепкі режим. COEF: Бұл режим мультипликаторға кіріс ретінде преаддер мен коэфсель кіріс шинасы шығысын пайдаланады. INPUT: Бұл режим мультипликаторға кіріс ретінде преаддер шығысын және деректердің кіріс шинасын пайдаланады. QUARE: Бұл режим преаддер шығысын көбейткіштің кірістері ретінде де пайдаланады.
жалғасы...

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 51

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

Параметр

IP жасалған параметр

Мән

Преаддер бағытын таңдаңыз

gui_preadder ADD,

_бағыт

SUB

C width_c енгізу шиналары қаншалықты кең болуы керек?

1 – 256

Деректер C енгізу тізілімінің конфигурациясы

Деректер енгізуін тіркеңіз

gui_datac_inp Қосулы

ut_register

Өшірулі

Сағатты енгізу көзі қандай?

gui_datac_inp ut_register_cl ock

Сағат0 Сағат1 Сағат2

Асинхронды анық енгізудің көзі қандай?

gui_datac_inp ut_register_a clr

ЖОҚ ACLR0 ACLR1

Синхронды таза енгізудің көзі қандай?

gui_datac_inp ut_register_sc lr

Ешқайсысы SCLR0 SCLR1

Коэффициенттер
Коэфтің ені қанша болуы керек?

ені_коэф

1 – 27

Коэф регистрінің конфигурациясы

Коэфсель енгізуін тіркеңіз

gui_coef_regi Қосулы

стер

Өшірулі

Сағатты енгізу көзі қандай?

gui_coef_regi стерилдік сағат

Сағат0 Сағат1 Сағат2

Әдепкі мән
ҚОСУ
16

Сипаттама
ТҰРАҚТЫ: Бұл режим мультипликаторға кірістер ретінде преаддер айналып өтетін деректерді енгізу шинасын және коэфсельді енгізу шинасын пайдаланады.
Преаддер жұмысын анықтайды. Бұл параметрді қосу үшін преаддер режимін таңдау үшін келесіні таңдаңыз: · COEF · INPUT · QUARE немесе · CONSTANT
C кіріс шинасы үшін биттердің санын анықтайды. Бұл параметрді қосу үшін Preadder режимін таңдау үшін INPUT параметрін таңдау керек.

Сағат0 NONE NONE

Деректер енгізу шинасы үшін енгізу регистрін қосу үшін осы опцияны таңдаңыз. Бұл опцияны қосу үшін INPUT параметрін Preadder режимін таңдау параметріне орнату керек.
Деректер енгізу регистрі үшін кіріс сағат сигналын көрсету үшін Clock0 , Clock1 немесе Clock2 таңдаңыз. Бұл параметрді қосу үшін Register Datac input таңдау керек.
Деректер енгізу тізілімі үшін асинхронды таза көзді көрсетеді. Бұл параметрді қосу үшін Register Datac input таңдау керек.
Деректер енгізу регистрі үшін синхронды таза көзді көрсетеді. Бұл параметрді қосу үшін Register Datac input таңдау керек.

үшін биттердің санын анықтайды

коэфсельді енгізу шинасы.

Бұл параметрді қосу үшін преаддер режимі үшін COEF немесе CONSTANT таңдау керек.

Сағат0 бойынша

Коэфсельді енгізу шинасы үшін енгізу регистрін қосу үшін осы опцияны таңдаңыз. Бұл параметрді қосу үшін преаддер режимі үшін COEF немесе CONSTANT таңдау керек.
Коэфсель кіріс регистріне кіріс тактілік сигналын көрсету үшін Clock0 , Clock1 немесе Clock2 таңдаңыз. Бұл параметрді қосу үшін Register the coefsel input пәрменін таңдау керек.
жалғасы...

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 52

Кері байланыс жіберу

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

Параметр
Асинхронды анық енгізудің көзі қандай?

IP жасалған параметр

Мән

gui_coef_regi ster_aclr

ЖОҚ ACLR0 ACLR1

Синхронды таза енгізудің көзі қандай

gui_coef_regi ster_sclr

Ешқайсысы SCLR0 SCLR1

Коэффицент_0 конфигурациясы

коэф0_0 коэф0_7

0x00000 0xFFFFFF

Коэффицент_1 конфигурациясы

коэф1_0 коэф1_7

0x00000 0xFFFFFF

Коэффицент_2 конфигурациясы

коэф2_0 коэф2_7

0x00000 0xFFFFFF

Коэффицент_3 конфигурациясы

коэф3_0 коэф3_7

0x00000 0xFFFFFF

8.6.5. Аккумулятор қойындысы

Кесте 34. Аккумулятор қойындысы

Параметр

IP жасалған параметр

Мән

Аккумуляторды қосу керек пе?

аккумулятор

ИӘ ЖОҚ

Аккумулятордың жұмыс түрі қандай?

accum_directi ADD,

SUB

Әдепкі мән ЖОҚ
ЖОҚ
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Сипаттама
Коэфсель енгізу регистрі үшін асинхронды анық көзді көрсетеді. Бұл параметрді қосу үшін Register the coefsel input пәрменін таңдау керек.
Коэфсель енгізу регистріне синхронды таза көзді көрсетеді. Бұл параметрді қосу үшін Register the coefsel input пәрменін таңдау керек.
Осы бірінші көбейткіш үшін коэффициент мәндерін көрсетеді. Биттер саны коэфтің ені қаншалықты кең болуы керек? бөлімінде көрсетілгенмен бірдей болуы керек. параметр. Бұл параметрді қосу үшін преаддер режимі үшін COEF немесе CONSTANT таңдау керек.
Осы екінші көбейткіш үшін коэффициент мәндерін көрсетеді. Биттер саны коэфтің ені қаншалықты кең болуы керек? бөлімінде көрсетілгенмен бірдей болуы керек. параметр. Бұл параметрді қосу үшін преаддер режимі үшін COEF немесе CONSTANT таңдау керек.
Осы үшінші көбейткіш үшін коэффициент мәндерін көрсетеді. Биттер саны коэфтің ені қаншалықты кең болуы керек? бөлімінде көрсетілгенмен бірдей болуы керек. параметр. Бұл параметрді қосу үшін преаддер режимі үшін COEF немесе CONSTANT таңдау керек.
Осы төртінші көбейткіш үшін коэффициент мәндерін көрсетеді. Биттер саны коэфтің ені қаншалықты кең болуы керек? бөлімінде көрсетілгенмен бірдей болуы керек. параметр. Бұл параметрді қосу үшін преаддер режимі үшін COEF немесе CONSTANT таңдау керек.

Әдепкі мән NO
ҚОСУ

Сипаттама
Аккумуляторды қосу үшін ИӘ опциясын таңдаңыз. Аккумулятор мүмкіндігін пайдаланған кезде қосқыш бірлігінің шығысын тіркеуді таңдау керек.
Аккумулятордың жұмысын анықтайды: · қосу операциясы үшін ADD · азайту операциясы үшін SUB. Аккумуляторды қосу үшін ИӘ таңдау керек пе? осы опцияны қосу үшін параметр.
жалғасы...

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 53

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

Параметр
Preload Constant Алдын ала жүктеу тұрақтысын қосыңыз

IP жасалған параметр

Мән

gui_ena_prelo Қосулы

ad_const

Өшірулі

Аккумуляция портының кірісі немен байланысты?

gui_accumula ACCUM_SLOAD, SLOAD_ACCUM портын таңдау

Алдын ала жүктеу үшін мәнді таңдаңыз loadconst_val 0 – 64

тұрақты

Сағатты енгізу көзі қандай?

gui_accum_sl oad_register_ сағаты

Сағат0 Сағат1 Сағат2

Асинхронды анық енгізудің көзі қандай?

gui_accum_sl oad_register_ aclr

ЖОҚ ACLR0 ACLR1

Синхронды таза енгізудің көзі қандай?

gui_accum_sl oad_register_ sclr

Ешқайсысы SCLR0 SCLR1

Қос аккумуляторды қосыңыз

gui_double_a Қосулы

ccum

Өшірулі

Әдепкі мән

Сипаттама

Өшірулі

жинақтау_жүктемесін қосыңыз немесе

sload_accum сигналдары және тіркеу кірісі

кірісті динамикалық таңдау үшін

аккумулятор.

жинақтау_жүктемесі төмен немесе sload_жинақтау болғанда, көбейткіш шығысы аккумуляторға беріледі.

accum_sload жоғары немесе sload_accum болғанда, пайдаланушы көрсеткен алдын ала жүктеу тұрақтысы аккумуляторға беріледі.

Аккумуляторды қосу үшін ИӘ таңдау керек пе? осы опцияны қосу үшін параметр.

ACCUM_SL OAD

accum_sload/sload_accum сигналының әрекетін көрсетеді.
ACCUM_SLOAD: аккумуляторға көбейткіш шығысын жүктеу үшін accum_sload төмен жүктеңіз.
SLOAD_ACCUM: аккумуляторға көбейткіш шығысын жүктеу үшін sload_accum жоғары жүргізіңіз.
Бұл параметрді қосу үшін Алдын ала жүктеу тұрақтысын қосу опциясын таңдау керек.

Алдын ала орнатылған тұрақты мәнді көрсетіңіз.

Бұл мән 2N болуы мүмкін, мұнда N - алдын ала орнатылған тұрақты мән.

N=64 болғанда, ол тұрақты нөлді білдіреді.

Бұл параметрді қосу үшін Алдын ала жүктеу тұрақтысын қосу опциясын таңдау керек.

Сағат 0

Accum_sload/sload_accum регистрі үшін кіріс сағат сигналын көрсету үшін Clock0 , Clock1 немесе Clock2 таңдаңыз.
Бұл параметрді қосу үшін Алдын ала жүктеу тұрақтысын қосу опциясын таңдау керек.

ЖОҚ

accum_sload/sload_accum тіркелімі үшін асинхронды таза көзді көрсетеді.
Бұл параметрді қосу үшін Алдын ала жүктеу тұрақтысын қосу опциясын таңдау керек.

ЖОҚ

accum_sload/sload_accum тіркелімі үшін синхронды таза көзді көрсетеді.
Бұл параметрді қосу үшін Алдын ала жүктеу тұрақтысын қосу опциясын таңдау керек.

Өшірулі

Қос аккумулятор регистрін қосады.

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 54

Кері байланыс жіберу

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

8.6.6. Систолалық/тізбек қойындысы

Кесте 35. Систоликалық/тізбекті қосқыш қойындысы

Параметр Тізбекті қосқышты қосу

IP жасалған параметр

Мән

chainout_add ИӘ,

ЖОҚ

Тізбекті қосқыш операция түрі қандай?

chainout_add ADD,

қате_бағыт

SUB

Тізбекті қосқыш үшін «жоқтау» енгізуін қосу керек пе?

Порт_негате

PORT_USED, PORT_UNUSED

«Басқа» енгізуді тіркеу керек пе? жоққа_тіркеу er

ТІРКЕЛМЕГЕН, САҒАТ0, САҒАТ1, САҒАТ2, САҒАТ3

Асинхронды анық енгізудің көзі қандай?

жоққа шығару_aclr

ЖОҚ ACLR0 ACLR1

Синхронды таза енгізудің көзі қандай?

жоққа шығару_sclr

Ешқайсысы SCLR0 SCLR1

Систолалық кешігу
Систолалық кідіріс регистрлерін қосыңыз

gui_systolic_d Қосулы

элай

Өшірулі

Сағатты енгізу көзі қандай?

gui_systolic_d CLOCK0,

жылдам_сағат

САҒАТ1,

Әдепкі мән
ЖОҚ

Сипаттама
Тізбекті қосу модулін қосу үшін ИӘ таңдаңыз.

ҚОСУ

Тізбекті қосқыш әрекетін көрсетеді.
Алып тастау операциясы үшін SIGNED параметрін таңдау керек, A көбейткіштерінің кірістері үшін көрсету пішімі қандай? және B көбейткіштерінің кірістері үшін ұсыну пішімі қандай? көбейткіштер қойындысында.

PORT_UN ПАЙДАЛАНЫЛДЫ

Кіріс сигналын жоққа шығаруды қосу үшін PORT_USED таңдаңыз.
Бұл параметр тізбекті қосу құралы өшірілген кезде жарамсыз.

ТІРКЕЛУ ЖОҚ

Кіріс сигналын теріске шығару үшін кіріс регистрін қосу үшін және терістеу регистрі үшін кіріс тактілік сигналды анықтайды.
Енгізу тізілімін жоққа шығару қажет болмаса, UNREGISTERED таңдаңыз
Сіз таңдаған кезде бұл параметр жарамсыз:
· Тізбекті қосу құралын қосу немесе үшін ЖОҚ
· PORT_UNUSED тізбекті қосқыш үшін «болмау» енгізуін қосу үшін? параметр немесе

ЖОҚ

Теріс регистр үшін асинхронды таза көзді көрсетеді.
Сіз таңдаған кезде бұл параметр жарамсыз:
· Тізбекті қосу құралын қосу немесе үшін ЖОҚ
· PORT_UNUSED тізбекті қосқыш үшін «болмау» енгізуін қосу үшін? параметр немесе

ЖОҚ

Теріс регистр үшін синхронды таза көзді көрсетеді.
Сіз таңдаған кезде бұл параметр жарамсыз:
· Тізбекті қосу құралын қосу немесе үшін ЖОҚ
· PORT_UNUSED тізбекті қосқыш үшін «болмау» енгізуін қосу үшін? параметр немесе

Өшірулі CLOCK0

Систоликалық режимді қосу үшін осы опцияны таңдаңыз. Бұл параметр көбейткіштер саны үшін 2 немесе 4 параметрін таңдаған кезде қолжетімді болады? параметр. Систоликалық кідіріс регистрлерін пайдалану үшін қосқыш бөлігінің Тізілім шығысын қосу керек.
Систолалық кідіріс регистрінің кіріс тактісінің сигналын анықтайды.
жалғасы...

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 55

8. Intel FPGA көбейткіш қосқышы IP Core 683490 | 2020.10.05

Параметр

IP жасалған параметр

Мән

САҒАТ2,

Асинхронды анық енгізудің көзі қандай?

gui_systolic_d elay_aclr

ЖОҚ ACLR0 ACLR1

Синхронды таза енгізудің көзі қандай?

gui_systolic_d elay_sclr

Ешқайсысы SCLR0 SCLR1

Әдепкі мән
ЖОҚ
ЖОҚ

Сипаттама
Бұл опцияны қосу үшін систолалық кідіріс регистрлерін қосу параметрін таңдау керек.
Систолалық кідіріс тіркелімі үшін асинхронды таза көзді көрсетеді. Бұл опцияны қосу үшін систолалық кідіріс регистрлерін қосу параметрін таңдау керек.
Систолалық кідіріс тіркелімі үшін синхронды таза көзді көрсетеді. Бұл опцияны қосу үшін систолалық кідіріс регистрлерін қосу параметрін таңдау керек.

8.6.7. Құбырлар қойындысы

Кесте 36. Құбырларды тарту қойындысы

Параметр құбырды конфигурациялау

IP жасалған параметр

Мән

Енгізуге құбыр регистрін қосқыңыз келе ме?

gui_pipelining Жоқ, Иә

Әдепкі мән
Жоқ

көрсетіңіз

кідіріс

кідіріс сағатының саны

циклдар

Кез келген мән 0-ден үлкен

Сағатты енгізу көзі қандай?

gui_input_late ncy_clock

САҒАТ0, САҒАТ1, САҒАТ2

Асинхронды анық енгізудің көзі қандай?

gui_input_late ncy_aclr

ЖОҚ ACLR0 ACLR1

Синхронды таза енгізудің көзі қандай?

gui_input_late ncy_sclr

Ешқайсысы SCLR0 SCLR1

САҒАТ0 ЖОҚ

Сипаттама
Кіріс сигналдарына құбырлар тіркелімінің қосымша деңгейін қосу үшін Иә опциясын таңдаңыз. Кешігу сағат циклдерінің санын көрсетіңіз параметрі үшін 0-ден үлкен мәнді көрсетуіңіз керек.
Сағат циклдерінде қажетті кідірісті көрсетеді. Құбыр регистрінің бір деңгейі = тактілік циклдегі 1 кідіріс. Енгізуге құбыр регистрін қосқыңыз келе ме? үшін ИӘ параметрін таңдауыңыз керек. осы опцияны қосу үшін.
Құбыр регистрінің кіріс сағат сигналын қосу және көрсету үшін Clock0 , Clock1 немесе Clock2 таңдаңыз. Енгізуге құбыр регистрін қосқыңыз келе ме? үшін ИӘ параметрін таңдауыңыз керек. осы опцияны қосу үшін.
Қосымша құбыр тіркелімі үшін регистрдің асинхронды таза көзін көрсетеді. Енгізуге құбыр регистрін қосқыңыз келе ме? үшін ИӘ параметрін таңдауыңыз керек. осы опцияны қосу үшін.
Қосымша құбыр тіркелімі үшін регистрдің синхронды таза көзін көрсетеді. Енгізуге құбыр регистрін қосқыңыз келе ме? үшін ИӘ параметрін таңдауыңыз керек. осы опцияны қосу үшін.

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 56

Кері байланыс жіберу

683490 | 2020.10.05 Кері байланыс жіберу

9. ALTMEMMULT (жадқа негізделген тұрақты коэффициент мультипликаторы) IP ядросы

Назар аударыңыз:

Intel осы IP қолдауын Intel Quartus Prime Pro Edition 20.3 нұсқасында алып тастады. Егер дизайндағы IP өзегі Intel Quartus Prime Pro шығарылымындағы құрылғыларға бағытталған болса, IP мекенжайын LPM_MULT Intel FPGA IP мекенжайымен ауыстыруға немесе IP мекенжайын қайта жасауға және Intel Quartus Prime Standard Edition бағдарламалық құралын пайдаланып дизайнды құрастыруға болады.

ALTMEMMULT IP өзегі Intel FPGA құрылғыларында (M512, M4K, M9K және MLAB жад блоктарымен) табылған чиптік жад блоктарын пайдаланып жадқа негізделген көбейткіштерді жасау үшін пайдаланылады. Бұл IP өзегі логикалық элементтерде (LE) немесе бөлінген көбейткіш ресурстарда көбейткіштерді енгізу үшін жеткілікті ресурстарыңыз болмаса пайдалы.
ALTMEMMULT IP өзегі сағатты қажет ететін синхронды функция болып табылады. ALTMEMMULT IP өзегі берілген параметрлер мен спецификациялар жиыны үшін мүмкін болатын ең аз өткізу қабілеті мен кешігуі бар мультипликаторды жүзеге асырады.
Келесі суретте ALTMEMMULT IP өзегі үшін порттар көрсетілген.

21-сурет. ALTMEMMULT порттары

ALTMEMMULT

data_in[] sload_data coeff_in[]

нәтиже[] нәтиже_жарамды жүктеу_орындалды

жүктеме_коэффиценті

sclr сағаты
инст

Қатысты ақпарат мүмкіндіктері 71-бетте

9.1. Ерекшеліктер
ALTMEMMULT IP ядросы келесі мүмкіндіктерді ұсынады: · мына жерде табылған чиптегі жад блоктарын пайдаланып жадқа негізделген көбейткіштерді ғана жасайды.
Intel FPGAs · 1 бит деректер енін қолдайды · Қол қойылған және қол қойылмаған деректерді ұсыну пішімін қолдайды · Бекітілген шығыс кідірісі бар конвейерді қолдайды

ISO 9001:2015 тіркелген

9. ALTMEMMULT (жадқа негізделген тұрақты коэффициент мультипликаторы) IP Core 683490 | 2020.10.05
· Кездейсоқ қол жеткізу жадында (RAM) еселік тұрақтыларды сақтайды
· ЖЖҚ блок түрін таңдау мүмкіндігін береді
· Қосымша синхронды таза және жүктемені басқаратын кіріс порттарын қолдайды
9.2. Verilog HDL прототипі
Келесі Verilog HDL прототипі Verilog дизайнында орналасқан File (.v) altera_mf.v ішіндегі eda синтезі каталогы.
модуль altmemmult #( coeff_representation = «ҚОЛДАНЫЛҒАН», коэффициент коэффициенті0 = «ҚОЛДАНЫЛБАДЫ», параметр деректерін көрсету = «ҚОЛДАНЫЛҒАН», intended_device_family параметрі = «пайдаланылмаған», параметрдің максималды_сағаттық_циклдері_нәтиже = 1, параметрдің_1_параметрі, параметр_коэффиценті_AU, параметр_коэффиценті =AU total_latency = 1, width_c = 1, width_d = 1, width_r = 1, width_s = 1, lpm_type параметрі = “altmemmult”, lpm_hint параметрі = “пайдаланылмаған”) ( кіріс сымының сағаты, кіріс сымы [ені_c-1: 0]коэфф_ин, кіріс сымы [ені_d-1:0] деректер_іші, шығыс сымы жүктелді_орындалды, шығыс сымы [ені_r-1:0] нәтижесі, шығыс сымы нәтижесі_жарамды, кіріс сымы sclr, кіріс сымы [ені_s-1:0] таңдау, кіріс сым sload_coeff, кіріс сым sload_data)/* синтез syn_black_box=1 */; соңғы модуль
9.3. VHDL құрамдас декларациясы
VHDL құрамдас мәлімдемесі VHDL дизайнында орналасқан File (.vhd) altera_mf_components.vhd ішіндегі librariesvhdlaltera_mf каталогы.
компонент altmemmult генерик (коэфф_көрсетілім:жол := “ҚОЛДАНЫЛҒАН”; коэффициент0:жол := “ПАЙДАЛАНЫЛМАЙДЫ”; data_representation:string := “ҚОЛДАНЫЛҒАН”; intended_device_family:string := “пайдаланылмаған”; max_clock_cycles_per_result:string=naturals_effectives:naturals_1; := 1; ram_block_type:string := “AUTO”; жалпы_кідіріс:табиғи; ені_c:табиғи; ен_d:табиғи; ен_r:табиғи; ені_s:табиғи := 1; lpm_hint:string := “ПАЙДАЛАНБАҒАН”; lpm_type:string:= «altmemmult»); порт( clock:in std_logic; coeff_in:in std_logic_vector(ені_c-1 0-ге дейін) := (басқалары => '0'); data_in:in std_logic_vector(ені_d-1 0-ге дейін);

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 58

Кері байланыс жіберу

9. ALTMEMMULT (жадқа негізделген тұрақты коэффициент мультипликаторы) IP Core 683490 | 2020.10.05

load_done:out std_logic; нәтиже:шығару std_logic_vector(ені_r-1 0-ге дейін); нәтиже_жарамды:шығару std_logic; sclr:in std_logic := '0'; sel:in std_logic_vector(ені_s-1 0-ге дейін) := (басқалары => '0'); sload_coeff:std_logic ішінде := '0'; sload_data:std_logic ішінде := '0'); соңғы компонент;

9.4. Порттар

Келесі кестелерде ALTMEMMULT IP өзегі үшін кіріс және шығыс порттары берілген.

Кесте 37. ALTMEMMULT кіріс порттары

Порт атауы

Міндетті

Сипаттама

сағат

Иә

Мультипликаторға сағат енгізуі.

коэфф_ин[]

Жоқ

Мультипликатор үшін коэффициент енгізу порты. Кіріс портының өлшемі WIDTH_C параметр мәніне байланысты.

data_in[]

Иә

Мультипликаторға деректерді енгізу порты. Кіріс портының өлшемі WIDTH_D параметрінің мәніне байланысты.

sclr

Жоқ

Синхронды таза енгізу. Пайдаланылмаса, әдепкі мән белсенді жоғары болады.

sel[]

Жоқ

Тұрақты коэффициентті таңдау. Кіріс портының өлшемі WIDTH_S мәніне байланысты

параметр мәні.

жүктеме_коэффиценті

Жоқ

Синхронды жүктеме коэффициентінің кіріс порты. Ағымдағы таңдалған коэффициент мәнін коэфф_ин енгізуінде көрсетілген мәнмен ауыстырады.

жүктеу_деректері

Жоқ

Синхронды жүктеме деректерін енгізу порты. Жаңа көбейту операциясын көрсететін және бар кез келген көбейту амалын жоққа шығаратын сигнал. MAX_CLOCK_CYCLES_PER_RESULT параметрінің мәні 1 болса, sload_data енгізу порты еленбейді.

Кесте 38. ALTMEMMULT шығыс порттары

Порт атауы

Міндетті

Сипаттама

нәтиже[]

Иә

Мультипликатордың шығыс порты. Кіріс портының өлшемі WIDTH_R параметрінің мәніне байланысты.

нәтиже_жарамды

Иә

Шығару толық көбейтудің жарамды нәтижесі болған кезде көрсетеді. MAX_CLOCK_CYCLES_PER_RESULT параметрінің мәні 1 болса, нәтиже_жарамды шығыс порты пайдаланылмайды.

жүктеп_орындалды

Жоқ

Жаңа коэффициент жүктеуді аяқтаған кезде көрсетеді. load_done сигналы жаңа коэффициент жүктеуді аяқтаған кезде растайды. Жүктеу_орындалды сигналы жоғары болмаса, жадқа басқа коэффициент мәнін жүктеу мүмкін емес.

9.5. Параметрлер

Келесі кестеде ALTMEMMULT IP өзегі үшін параметрлер тізімі берілген.

39-кесте.
WIDTH_D WIDTH_C

ALTMEMMULT Параметрлері
Параметр аты

Түрі Міндетті

Сипаттама

Бүтін сан Иә

data_in[] портының енін көрсетеді.

Бүтін сан Иә

coeff_in[] портының енін көрсетеді. жалғасы...

Кері байланыс жіберу

Intel FPGA бүтін арифметикалық IP өзектерінің пайдаланушы нұсқаулығы 59

9. ALTMEMMULT (жадқа негізделген тұрақты коэффициент мультипликаторы) IP Core 683490 | 2020.10.05

Параметр атауы WIDTH_R WIDTH

Құжаттар / Ресурстар

intel FPGA бүтін арифметикалық IP өзектері [pdf] Пайдаланушы нұсқаулығы
FPGA бүтін арифметикалық IP өзектері, бүтін арифметикалық IP өзектері, арифметикалық IP өзектері, IP өзектері

Анықтамалар

Пайдаланушы нұсқаулығы

FPGA бүтін арифметикалық IP өзектері

Құжаттар / Ресурстар

Анықтамалар

Пікір қалдырыңыз

Жауаптан бас тарту

FPGA бүтін арифметикалық IP өзектері

Құжаттар / Ресурстар

Анықтамалар

Қатысты хабарламалар

Пікір қалдырыңыз

Жауаптан бас тарту