STMicroelectronics STM32H5 სერიის მიკროკონტროლერები
შესავალი
აპლიკაციის ეს ჩანაწერი აღწერს ინსტრუქციის ქეშს (ICACHE) და მონაცემთა ქეშს (DCACHE), STMicroelectronics-ის მიერ შემუშავებულ პირველ ქეშებს. Arm® Cortex®-M33 პროცესორის AHB ავტობუსზე დანერგილი ICACHE და DCACHE ჩართულია STM32 მიკროკონტროლერში (MCU), რომელიც ჩამოთვლილია ქვემოთ მოცემულ ცხრილში. ეს ქეშები მომხმარებლებს საშუალებას აძლევს გააუმჯობესონ თავიანთი აპლიკაციის შესრულება და შეამცირონ მოხმარება ინსტრუქციისა და მონაცემების როგორც შიდა, ასევე გარე მეხსიერებიდან, ან გარე მეხსიერებიდან მონაცემთა ტრაფიკის მიღებისას. ამ დოკუმენტში მოცემულია ტიპიური ყოფილიamples ხაზგასმით აღვნიშნო ICACHE და DCACHE მახასიათებლები და ხელი შეუწყოს მათ კონფიგურაციას.
ცხრილი 1. გამოსაყენებელი პროდუქტები
| ტიპი | პროდუქტის სერია |
| მიკროკონტროლერები | STM32H5 სერია, STM32L5 სერია, STM32U5 სერია |
ზოგადი ინფორმაცია
შენიშვნა:
განაცხადის ეს შენიშვნა ეხება STM32 სერიის მიკროკონტროლერებს, რომლებიც Arm® Cortex® ბირთვზე დაფუძნებულ მოწყობილობებს წარმოადგენს. Arm არის Arm Limited-ის (ან მისი შვილობილი კომპანიების) რეგისტრირებული სავაჭრო ნიშანი აშშ-ში და/ან სხვაგან.
ICACHE და DCACHE დასრულდაview
ეს განყოფილება უზრუნველყოფს ზედსview ICACHE და DCACHE ინტერფეისებიდან, რომლებიც ჩართულია STM32 Arm® Cortex® ბირთვზე დაფუძნებულ მიკროკონტროლერებში. ამ განყოფილებაში დეტალურადაა აღწერილი ICACHE და DCACHE დიაგრამა და ინტეგრაცია სისტემის არქიტექტურაში.
STM32L5 სერიის ჭკვიანი არქიტექტურა
ეს არქიტექტურა დაფუძნებულია ავტობუსის მატრიცაზე, რომელიც საშუალებას აძლევს მრავალ ოსტატს (Cortex-M33, ICACHE, DMA1/2 და SDMMC1) წვდომა ჰქონდეს მრავალ სლავზე (როგორიცაა ფლეშ მეხსიერება, SRAM1/2, OCTOSPI1 ან FSMC). ქვემოთ მოყვანილი სურათი აღწერს STM32L5 სერიის ჭკვიანი არქიტექტურას.
სურათი 1. STM32L5 სერიის ჭკვიანი არქიტექტურა
Cortex-M33-ის შესრულება გაუმჯობესებულია 8 კბაიტიანი ICACHE ინტერფეისის გამოყენებით, რომელიც დანერგილია მის C-AHB ავტობუსში, კოდის ან მონაცემების შიდა მეხსიერებიდან (ფლეშ მეხსიერება, SRAM1 ან SRAM2) სწრაფი ავტობუსის საშუალებით და ასევე გარე მეხსიერება (OCTOSPI1 ან FSMC) ნელი ავტობუსის მეშვეობით.
STM32U5 სერიის ჭკვიანი არქიტექტურა
ეს არქიტექტურა დაფუძნებულია ავტობუსის მატრიცაზე, რომელიც საშუალებას აძლევს მრავალ ოსტატს (Cortex-M33, ICACHE, DCACHE, GPDMA, DMA2D და SDMMCs, OTG_HS, LTDC, GPU2D, GFXMMU) წვდომა ჰქონდეს მრავალ სლავზე (როგორიცაა ფლეშ მეხსიერება, SRAM, HBKPSRAM, BKPSRAM. OCTOSPI, ან FSMC). ქვემოთ მოყვანილი ფიგურა აღწერს STM32U5 სერიის ჭკვიანი არქიტექტურას.
სურათი 2. STM32U5 სერიის ჭკვიანი არქიტექტურა
Cortex-M33 და GPU2D ინტერფეისი ორივე სარგებლობს CACHE-ის გამოყენებით.
- ICACHE აუმჯობესებს Cortex-M33-ის მუშაობას კოდის ან მონაცემების შიდა მეხსიერებიდან სწრაფი ავტობუსით (ფლეშ მეხსიერება, SRAM) და გარე მეხსიერებიდან ნელი ავტობუსით (OCTOSPI1/2 და HSPI1, ან FSMC) მიღებისას. DCACHE1 აუმჯობესებს მუშაობას შიდა ან გარე მეხსიერებიდან მონაცემების s-ავტობუსის საშუალებით (GFXMMU, OCTOSPI1/2 და HSPI1, ან FSMC) მიღებისას.
- DCACHE2 აუმჯობესებს GPU2D-ის მუშაობას შიდა და გარე მეხსიერებიდან (GFXMMU, ფლეშ მეხსიერება, SRAMs, OCTOSPI1/2 და HSPI1 ან FSMC) მონაცემების მიღებისას M0 პორტის ავტობუსის მეშვეობით.
STM32H5 სერიის ჭკვიანი არქიტექტურა
STM32H523/H533, STM32H563/H573 და STM32H562 ჭკვიანი არქიტექტურა ეს არქიტექტურა დაფუძნებულია ავტობუსის მატრიცაზე, რომელიც საშუალებას აძლევს მრავალ ოსტატს (Cortex-M33, ICACHE, DCACHE, GPDMA, Ethernet და SDMMCs) წვდომა მიიღონ რამდენიმე სლავზე, BPSM მეხსიერებაზე (SPSMRAuch) , OCTOSPI და FMC). ქვემოთ მოყვანილი სურათი აღწერს STM32H5 სერიის ჭკვიანი არქიტექტურას.
სურათი 3. STM32H563/H573 და STM32H562 სერიის ჭკვიანი არქიტექტურა
Cortex-M33 სარგებლობს CACHE-ის გამოყენებით.
- ICACHE აუმჯობესებს Cortex-M33-ის მუშაობას შიდა მეხსიერებიდან კოდის ან მონაცემების მიღებისას სწრაფი ავტობუსის მეშვეობით (ფლეშ მეხსიერება, SRAM) და გარე მეხსიერებიდან ნელი ავტობუსით (OCTOSPI და FMC).
- DCACHE აუმჯობესებს მუშაობას გარე მეხსიერებიდან მონაცემების ნელი ავტობუსით (OCTOSPI და FMC) მიღებისას.
STM32H503 ჭკვიანი არქიტექტურა
ეს არქიტექტურა დაფუძნებულია ავტობუსის მატრიცაზე, რომელიც საშუალებას აძლევს მრავალ ოსტატს (Cortex-M33, ICACHE და GPDMA) წვდომა ჰქონდეს მრავალ სლავზე (როგორიცაა ფლეშ მეხსიერება, SRAM და BKPSRAM). ქვემოთ მოყვანილი სურათი აღწერს STM32H5 სერიის ჭკვიანი არქიტექტურას.
სურათი 4. STM32H503 სერიის ჭკვიანი არქიტექტურა
Cortex-M33 სარგებლობს CACHE-ის გამოყენებით.
- ICACHE აუმჯობესებს Cortex-M33-ის მუშაობას შიდა მეხსიერებიდან კოდის ან მონაცემების მიღებისას სწრაფი ავტობუსის საშუალებით (ფლეშ მეხსიერება, SRAM).
ICACHE ბლოკ-სქემა
ICACHE ბლოკის დიაგრამა მოცემულია ქვემოთ მოცემულ ფიგურაში.
სურათი 5. ICACHE ბლოკ-სქემა
ICACHE მეხსიერება მოიცავს:
- The TAG მეხსიერებით:
- მისამართი tags ეს მიუთითებს, თუ რომელი მონაცემები შეიცავს ქეში მონაცემთა მეხსიერებას
- მოქმედების ბიტები
- მონაცემთა მეხსიერება, რომელიც შეიცავს ქეშურ მონაცემებს
DCACHE ბლოკ-სქემა
DCACHE ბლოკ-სქემა მოცემულია ქვემოთ მოცემულ ფიგურაში.
სურათი 6. DCACHE ბლოკ-სქემა
DCACHE მეხსიერება მოიცავს:
- The TAG მეხსიერებით:
- მისამართი tags ეს მიუთითებს, თუ რომელი მონაცემები შეიცავს ქეში მონაცემთა მეხსიერებას
- მოქმედების ბიტები
- პრივილეგიის ბიტები
- ბინძური ნაჭრები
- მონაცემთა მეხსიერება, რომელიც შეიცავს ქეშურ მონაცემებს
ICACHE და DCACHE მახასიათებლები
ორმაგი ოსტატები
ICACHE წვდება AHB ავტობუსის მატრიცას ან შემდეგნაირად:
- ერთი AHB ძირითადი პორტი: master1 (სწრაფი ავტობუსი)
- ორი AHB ძირითადი პორტი: master1 (სწრაფი ავტობუსი) და master2 (ნელი ავტობუსი)
ეს ფუნქცია საშუალებას აძლევს ტრაფიკს განადგურდეს მეხსიერების სხვადასხვა რეგიონებში წვდომისას (როგორიცაა შიდა ფლეშ მეხსიერება, შიდა SRAM და გარე მეხსიერებები), რათა შემცირდეს CPU შეფერხებები ქეშის გამოტოვებისას. შემდეგი ცხრილი აჯამებს მეხსიერების რეგიონებს და მათ მისამართებს.
ცხრილი 2. მეხსიერების რეგიონები და მათი მისამართები
| პერიფერიული | ქეშირებადი მეხსიერების წვდომა | არ არის ქეშირებადი მეხსიერების წვდომა | |||||||
|
ტიპი |
სახელი |
პროდუქტის სახელი და რეგიონის ზომა |
ავტობუსის სახელი |
არაუსაფრთხო რეგიონის საწყისი მისამართი |
უსაფრთხო, არაუსაფრთხო გამოძახებადი რეგიონის საწყისი მისამართი |
ავტობუსის სახელი |
არაუსაფრთხო რეგიონის საწყისი მისამართი |
უსაფრთხო, არაუსაფრთხო გამოძახებადი რეგიონის საწყისი მისამართი | |
|
შიდა |
FLASH |
STM32H503 | 128 კბ |
ICACHE სწრაფი ავტობუსი |
0x0800 0000 |
N/A |
N/A |
N/A |
N/A |
| STM32L5
სერია/ STM32U535/ 545/ STM32H523/ 533 |
512 კბ |
0x0C00 0000 |
|||||||
| STM32U575/ 585
STM32H563/ 573/562 |
2 მბ |
||||||||
| STM32U59x/
5Ax/5Fx/5Gx |
4 მბ | ||||||||
|
SRAM1 |
STM32H503 | 16 კბ |
0x0A00 0000 |
N/A |
S-ავტობუსი |
0x2000 0000 |
0x3000 0000 |
||
| STM32L5
series/ STM32U535/ 545/575/585 |
192 კბ |
0x0E00 0000 |
|||||||
| STM32H523/ 533 | 128 კბ | ||||||||
| STM32H563/ 573/562 | 256 კბ | ||||||||
| STM32U59x/
5Ax/5Fx/5Gx |
768 კბ | ||||||||
|
SRAM2 |
STM32H503
სერია |
16 კბ | 0x0A00 4000 | N/A | 0x2000 4000 | N/A | |||
| STM32L5
series/ STM32U535/ 545/575/585 |
64 კბ |
0x0A03 0000 |
0x0E03 0000 |
0x2003 0000 |
0x3003 0000 |
||||
| STM32H523/ 533 | 64 კბ |
0x0A04 0000 |
0x0E04 0000 |
0x2004 0000 |
0x3004 0000 |
||||
| პერიფერიული | ქეშირებადი მეხსიერების წვდომა | არ არის ქეშირებადი მეხსიერების წვდომა | |||||||
|
შიდა |
SRAM2 |
STM32H563/ 573/562 | 80 კბ |
ICACHE სწრაფი ავტობუსი |
0x0A04 0000 | 0x0E04 0000 |
S-ავტობუსი |
0x2004 0000 | 0x3004 0000 |
| STM32U59x/
5Ax/5Fx/5Gx |
64 კბ | 0x0A0C 0000 | 0x0E0C 0000 | 0x200C 0000 | 0x300C 0000 | ||||
|
SRAM3 |
STM32U575/ 585 | 512 კბ | 0x0A04 0000 | 0x0E04 0000 | 0x2004 0000 | 0x3004 0000 | |||
| STM32H523/ 533 | 64 კბ |
0x0A05 0000 |
0x0E05 0000 |
0x2005 0000 |
0x3005 0000 |
||||
| STM32H563/ 573/562 | 320 კბ | ||||||||
| STM32U59x/
5Ax/5Fx/5Gx |
832 კბ | 0x0A0D 0000 | 0x0E0D 0000 | 0x200D 0000 | 0x300D 0000 | ||||
| SRAM5 | STM32U59x/
5Ax/5Fx/5Gx |
832 კბ | 0x0A1A 0000 | 0x0E1A 0000 | 0x201A 0000 | 0x301A 0000 | |||
| SRAM6 | STM32U5Fx/
5Gx |
512 კბ | 0x0A27 0000 | 0x0E27 0000 | 0x2027 0000 |
N/A |
|||
|
გარე |
HSPI1 | STM32U59x/
5Ax/5Fx/5Gx |
256 მბ |
ICACHE ნელი ავტობუსი |
მეტსახელის მისამართი [0x0000 0000 დიაპაზონში 0x07FF FFFF-მდე] ან [0x1000 0000:0x1FFF FFFF] განისაზღვრება ხელახალი რუქას ფუნქციით |
N/A |
0xA000 0000 | ||
| FMC SDRAM | STM32H563/ 573/562 | 0xC000 0000 | |||||||
|
OCTOSPI1 ბანკი არაუსაფრთხო |
STM32L5/U5
სერია STM32H563/ 573/562 |
0x9000 0000 |
|||||||
|
FMC ბანკი 3 არასაიმედო |
STM32L5/U5
სერია STM32H563/ 573/562 |
0x8000 0000 |
|||||||
| OCTOSPI2
ბანკი არაუსაფრთხო |
STM32U575/
585/59x/5Ax/ 5Fx/5Gx |
0x7000 0000 |
|||||||
|
FMC ბანკი 1 არასაიმედო |
STM32L5/U5
სერია STM32H563/ 573/562 |
0x6000 0000 |
|||||||
1. შეირჩევა ასეთი რეგიონების ხელახალი რუკების შედგენისას.
1-გზის წინააღმდეგ 2-გზის ICACHE
ნაგულისხმევად, ICACHE კონფიგურირებულია ასოციაციურ ოპერაციულ რეჟიმში (ჩართულია ორი გზა), მაგრამ შესაძლებელია ICACHE-ის კონფიგურაცია პირდაპირ რუქის რეჟიმში (ცალმხრივი ჩართული), აპლიკაციებისთვის, რომლებიც საჭიროებენ ენერგიის ძალიან დაბალ მოხმარებას. ICACHE კონფიგურაცია კეთდება WAYSEL ბიტით ICACHE_CR-ში შემდეგნაირად:
- WAYSEL = 0: პირდაპირი რუკის ოპერაციული რეჟიმი (1 გზა)
- WAYSEL = 1 (ნაგულისხმევი): ასოციაციური მუშაობის რეჟიმი (2 გზა)
ცხრილი 3. 1-გზის წინააღმდეგ 2-გზის ICACHE
| პარამეტრი | 1-გზის ICACHE | 2-გზის ICACHE |
| ქეშის ზომა (კბაიტი) | 8(1)/32(2) | |
| ქეში რამდენიმე გზა | 1 | 2 |
| ქეშის ხაზის ზომა | 128 ბიტი (16 ბაიტი) | |
| ქეშის ხაზების რაოდენობა | 512(1)/2048(2) | 256(1)/1024(2) თითო გზაზე |
- STM32L5 სერიებისთვის /STM32H5 სერიებისთვის /STM32U535/545/575/585
- For STM32U59x/5Ax/5Fx/5Gx
ადიდებული ტიპი
ზოგიერთი Octo-SPI მეხსიერება მხარს უჭერს WRAP burst-ს, რაც უზრუნველყოფს კრიტიკული სიტყვა-პირველი ფუნქციის შესრულებას. AHB მეხსიერების ტრანზაქციის ICACHE ადიდებული ტიპი ხელახლა შედგენილი რეგიონებისთვის კონფიგურირებადია. ის ახორციელებს ინკრემენტულ ადიდებას ან WRAP ადიდებას, რომელიც არჩეულია HBURST ბიტით ICACHE_CRRx რეესტრში. განსხვავებები WRAP-სა და მატულ აფეთქებებს შორის მოცემულია ქვემოთ (იხილეთ აგრეთვე ნახაზი):
- WRAP აფეთქება:
- ქეშის ხაზის ზომა = 128 ბიტი
- burst to start address = CPU-ს მიერ მოთხოვნილი პირველი მონაცემების სიტყვის მისამართი
- დამატებითი აფეთქება:
- ქეშის ხაზის ზომა = 128 ბიტი
- ადიდებული საწყისი მისამართი = მისამართი გასწორებულია ქეშის ხაზის საზღვარზე, რომელიც შეიცავს მოთხოვნილ სიტყვას
სურათი 7. დამატებითი WRAP აფეთქების წინააღმდეგ
Cacheable რეგიონები და remapping ფუნქცია
ICACHE დაკავშირებულია Cortex-M33-თან C-AHB ავტობუსის მეშვეობით და ქეშირებს კოდის რეგიონს მისამართებიდან [0x0000 0000-დან 0x1FFF FFFF-მდე]. იმის გამო, რომ გარე მეხსიერების რუკაზე მითითებულია მისამართი [0x6000 0000-დან 0xAFFF FFFF-მდე] დიაპაზონში, ICACHE მხარს უჭერს განმეორებითი შედგენის ფუნქციას, რომელიც საშუალებას აძლევს ნებისმიერი გარე მეხსიერების რეგიონის გადახედვას მისამართზე [0x0000 0000-დან 0x07FF FFFF] დიაპაზონში. [0x1000 0000 to 0x1FFF FFFF] და ხელმისაწვდომი გახდეს C-AHB ავტობუსით. ამ ფუნქციით შესაძლებელია ოთხამდე გარე მეხსიერების რეგიონის გადაკეთება. მას შემდეგ, რაც რეგიონი ხელახლა იქნება შედგენილი, ხელახალი შედგენის ოპერაცია ხდება მაშინაც კი, თუ ICACHE გამორთულია ან ტრანზაქცია არ არის ქეშირებადი. ქეშირებადი მეხსიერების რეგიონები შეიძლება იყოს განსაზღვრული და დაპროგრამებული მომხმარებლის მიერ მეხსიერების დაცვის განყოფილებაში (MPU). ქვემოთ მოყვანილი ცხრილი აჯამებს STM32L5 და STM32U5 სერიის მეხსიერების კონფიგურაციას.
ცხრილი 4. STM32L5 და STM32U5 სერიის მეხსიერების კონფიგურაცია
|
პროდუქტის მეხსიერება |
ქეშირებადი
(MPU პროგრამირება) |
ხელახალი რუკა ICACHE-ში
(ICACHE_CRRx პროგრამირება) |
| ფლეშ მეხსიერება | კი ან არა |
არ არის საჭირო |
| SRAM | არ არის რეკომენდებული | |
| გარე მეხსიერება (HSPI/ OCTOSPI ან FSMC) | კი ან არა | საჭიროა, თუ მომხმარებელს სურს გარე კოდის მიღება C-AHB ავტობუსზე (სხვა შემთხვევაში S-AHB ავტობუსზე) |
ICACHE გარე მეხსიერების გადაკეთების სარგებელი
ყოფილმაampქვემოთ მოცემულ ფიგურაში ნაჩვენებია, თუ როგორ უნდა ისარგებლოთ ICACHE-ის გაუმჯობესებული ეფექტურობით კოდის შესრულების ან წაკითხული მონაცემების გარე 8-მბაიტიან გარე Octo-SPI მეხსიერებაზე წვდომისას (როგორიცაა გარე ფლეშ მეხსიერება ან RAM).
სურათი 8. Octo-SPI მეხსიერების განმეორებითი რუქა example
შემდეგი ნაბიჯებია საჭირო ამ გარე მეხსიერების ხელახალი შედგენისთვის:
OCTOSPI კონფიგურაცია გარე მეხსიერებისთვის
დააკონფიგურირეთ OCTOSPI ინტერფეისი, რათა შეხვიდეთ გარე მეხსიერებაზე მეხსიერების რუკების რეჟიმში (გარე მეხსიერება განიხილება როგორც შიდა მეხსიერება, რომელიც შედგენილია [0x9000 0000-დან 0x9FFF FFFF] რეგიონში). ვინაიდან გარე მეხსიერების ზომა არის 8 მბაიტი, ის ჩანს რეგიონში [0x9000 0000 to 0x907F FFFF]. ამ რეგიონის გარე მეხსიერებაზე წვდომა ხდება S-ავტობუსის მეშვეობით და არ არის ქეშირებადი. შემდეგი ნაბიჯი გვიჩვენებს ICACHE კონფიგურაციას ამ რეგიონის ხელახალი შედგენის მიზნით.
შენიშვნა: OCTOSPI-ის კონფიგურაციისთვის მეხსიერების რუკების რეჟიმში, იხილეთ აპლიკაციის შენიშვნა Octo-SPI ინტერფეისი STM32 მიკროკონტროლერებზე (AN5050
ICACHE-ის კონფიგურაცია გარე მეხსიერებით შედგენილი რეგიონის ხელახლა გამოსახულების მიზნით
[8x0 9000-დან 0000x0F FFFF] რეგიონში მოთავსებული 907 მბაიტი ხელახლა გადანაწილებულია [0x1000 0000-დან 0x107F FFFF-მდე] რეგიონში. შემდეგ მათზე წვდომა შესაძლებელია ნელი ავტობუსით (ICACHE master2 ავტობუსი).
- ICACHE_CR რეგისტრის კონფიგურაცია
- გამორთეთ ICACHE EN = 0-ით.
- აირჩიეთ 1 ან 2 გზა (აპლიკაციის საჭიროებიდან გამომდინარე) WAYSEL = 0 ან 1, შესაბამისად.
- ICACHE_CRRx რეგისტრის კონფიგურაცია (ოთხამდე რეგიონი, x = 0-დან 3-მდე)
- აირჩიეთ 0x1000 0000 საბაზისო მისამართი (remap მისამართი) BASEADDR [28:21] = 0x80.
- აირჩიეთ 8-მბაიტი რეგიონის ზომა ხელახლა გამოსაყენებლად RSIZE[2:0] = 0x3.
- აირჩიეთ 0x9000 0000 გადაკეთებული მისამართი REMAPADDR[31:21] = 0x480.
- აირჩიეთ ICACHE AHB master2 პორტი გარე მეხსიერებისთვის MSTSEL = 1.
- აირჩიეთ WRAP ადიდებული ტიპი HBURST = 0-ით.
- ჩართეთ X რეგიონის გადახაზვა REN = 1-ით.
შემდეგი ფიგურა გვიჩვენებს, თუ როგორ ჩანს მეხსიერების რეგიონები IAR-ით ხელახალი შედგენის ჩართვის შემდეგ.
სურათი 9. მეხსიერების რეგიონების გადახედვა მაგample
8-მბაიტიანი გარე მეხსიერება ახლა ხელახლა არის შედგენილი და მისი წვდომა შესაძლებელია [0x1000 0000-დან 0x107F FFFF] რეგიონში.
ICACHE ჩართვა
- ICACHE_CR რეგისტრის კონფიგურაცია ჩართეთ ICACHE EN = 1-ით.
მონიტორები დაარტყა
ICACHE გთავაზობთ ორ მონიტორს შესრულების ანალიზისთვის: 32-ბიტიანი დარტყმის მონიტორი და 16-ბიტიანი გამოტოვების მონიტორი.
- დარტყმის მონიტორი ითვლის ქეშირებად AHB ტრანზაქციებს სლავური ქეშის პორტზე, რომელიც ხვდება ICACHE კონტენტს (ამოღებული მონაცემები უკვე ხელმისაწვდომია ქეშში). დარტყმის მონიტორის მრიცხველი ხელმისაწვდომია ICACHE_HMONR რეესტრში.
- გამოტოვების მონიტორი ითვლის ქეშირებად AHB ტრანზაქციებს სლავური ქეშის პორტზე, რომლებიც გამოტოვებენ ICACHE კონტენტს (ამოღებული მონაცემები უკვე ხელმისაწვდომი არ არის ქეშში). დაკარგული მონიტორის მრიცხველი ხელმისაწვდომია ICACHE_MMONR რეესტრში.
შენიშვნა:
ეს ორი მონიტორი არ იკვრება, როცა მაქსიმალურ მნიშვნელობებს მიაღწევს. ეს მონიტორები იმართება ICACHE_CR რეესტრის შემდეგი ბიტებიდან:
- HITMEN ბიტი (შესაბამისად MISSMEN ბიტი) დარტყმის (შესაბამისად გამოტოვების) მონიტორის ჩართვა/შესაჩერებლად
- HITMRST ბიტი (შესაბამისად MISSMRST ბიტი) დარტყმის (შესაბამისად გამოტოვების) მონიტორის გადასაყენებლად ნაგულისხმევად, ეს მონიტორები გამორთულია ენერგიის მოხმარების შესამცირებლად.
ICACHE მოვლა
პროგრამას შეუძლია გააუქმოს ICACHE ICACHE_CR რეესტრში CACHEINV ბიტის დაყენებით. ეს ქმედება აბათილებს მთელ ქეშს, აქცევს მას ცარიელი. იმავდროულად, თუ ზოგიერთი ხელახალი რუკა ჩართულია, ხელახალი რუქას ფუნქცია კვლავ აქტიურია, მაშინაც კი, როდესაც ICACHE გამორთულია. ვინაიდან ICACHE მართავს მხოლოდ წაკითხულ ტრანზაქციებს და არ მართავს ჩაწერის ტრანზაქციებს, ის არ უზრუნველყოფს თანმიმდევრულობას ჩაწერის შემთხვევაში. შესაბამისად, პროგრამამ უნდა გააუქმოს ICACHE რეგიონის დაპროგრამების შემდეგ.
ICACHE უსაფრთხოება
ICACHE არის უსაფრთხო პერიფერიული მოწყობილობა, რომლის კონფიგურაცია შესაძლებელია GTZC TZSC უსაფრთხო კონფიგურაციის რეესტრის მეშვეობით. როდესაც ის კონფიგურირებულია როგორც უსაფრთხო, ICACHE რეგისტრებზე მხოლოდ უსაფრთხო წვდომაა დაშვებული. ICACHE ასევე შეიძლება იყოს კონფიგურირებული როგორც პრივილეგირებული GTZC TZSC პრივილეგიის კონფიგურაციის რეესტრის მეშვეობით. როდესაც ICACHE კონფიგურირებულია პრივილეგირებულად, მხოლოდ პრივილეგირებული წვდომაა ნებადართული ICACHE რეგისტრებში. ნაგულისხმევად, ICACHE არის არაუსაფრთხო და არაპრივილეგირებული GTZC TZSC-ის მეშვეობით.
ღონისძიების და შეწყვეტის მართვა
ICACHE მართავს ფუნქციურ შეცდომებს აღმოჩენისას, ERRF დროშის დაყენებით ICACHE_SR-ში. შეფერხება ასევე შეიძლება შეიქმნას, თუ ERRIE ბიტი დაყენებულია ICACHE_IER-ში. ICACHE გაუქმების შემთხვევაში, როდესაც ქეში დატვირთული მდგომარეობა დასრულდა, BSYENDF დროშა დაყენებულია ICACHE_SR-ში. შეფერხება ასევე შეიძლება შეიქმნას, თუ BSYENDIE ბიტი დაყენებულია ICACHE_IER-ში. ქვემოთ მოცემულ ცხრილში მოცემულია ICACHE შეწყვეტის და მოვლენის დროშები.
ცხრილი 5. ICACHE შეწყვეტის და მოვლენის მართვის ბიტები
| რეგისტრაცია | ცოტა სახელი | ბიტის აღწერა | ბიტის წვდომის ტიპი |
|
ICACHE_SR |
ᲓᲐᲙᲐᲕᲔᲑᲣᲚᲘ | ქეში ახორციელებს სრული გაუქმების ოპერაციას |
მხოლოდ წაკითხვადი |
| BSYENDF | ქეშის გაუქმების ოპერაცია დასრულდა | ||
| შეცდომა | ქეშირების მუშაობისას მოხდა შეცდომა | ||
|
ICACHE_IER |
ერი | ქეშის შეცდომისთვის შეფერხების ჩართვა |
წაიკითხეთ/დაწერეთ |
| BSYENDIE | გაუქმების ოპერაციის დასრულების შემთხვევაში შეწყვეტის ჩართვა | ||
|
ICACHE_FCR |
CERRF | ასუფთავებს ERRF-ს ICACHE_SR-ში |
მხოლოდ წერა |
| CBSYENDF | ასუფთავებს BSYENDF-ს ICACHE_SR-ში |
DCACHE მახასიათებლები
მონაცემთა ქეშის დანიშნულებაა გარე მეხსიერების მონაცემების ჩატვირთვა და მონაცემთა შესანახი პროცესორიდან ან სხვა ავტობუსის ძირითადი პერიფერიულიდან. DCACHE მართავს წაკითხვის და ჩაწერის ტრანზაქციებს.
DCACHE cacheability ტრაფიკი
DCACHE ქეშირებს გარე მეხსიერებებს ძირითადი პორტის ინტერფეისიდან AHB ავტობუსის მეშვეობით. შემომავალი მეხსიერების მოთხოვნები განისაზღვრება როგორც cacheable მისი AHB ტრანზაქციის მეხსიერების ჩაკეტვის ატრიბუტის მიხედვით. DCACHE ჩაწერის პოლიტიკა განისაზღვრება, როგორც ჩაწერა ან უკან ჩაწერა MPU-ს მიერ კონფიგურირებული მეხსიერების ატრიბუტის მიხედვით. როდესაც რეგიონი კონფიგურირებულია, როგორც არა-ქეშირებადი, DCACHE გვერდის ავლით ხდება.
ცხრილი 6. DCACHE ქეშირება AHB ტრანზაქციისთვის
| AHB საძიებო ატრიბუტი | AHB ბუფერული ატრიბუტი | ქეშირება |
| 0 | X | წაიკითხეთ და დაწერეთ: არა-ქეშირებადი |
|
1 |
0 |
წაკითხვა: ქეშირებადი
ჩაწერა: (ქეშირებადი) ჩაწერის მეშვეობით |
|
1 |
1 |
წაკითხვა: ქეშირებადი
ჩაწერა: (cacheable) ჩაწერა უკან |
DCACHE ქეშირებადი რეგიონები
STM32U5 სერიისთვის, DCACHE1 slave ინტერფეისი დაკავშირებულია Cortex-M33-თან S-AHB ავტობუსის მეშვეობით და ქეშირებს GFXMMU, FMC და HSPI/OCTOSPI-ებს. DCACHE2 slave ინტერფეისი დაკავშირებულია DMA2D-თან M0 პორტის ავტობუსის მეშვეობით და ინახავს ყველა შიდა და გარე მეხსიერებას (გარდა SRAM4 და BRKPSRAM). STM32H5 სერიისთვის, DCACHE slave ინტერფეისი დაკავშირებულია Cortex-M33-თან S-AHB გარე მეხსიერების მეშვეობით FMC და OCTOSPI.
ცხრილი 7. DCACHE ქეშირებადი რეგიონები და ინტერფეისები
| ქეშირებადი მეხსიერების მისამართის რეგიონი | DCACHE1 ქეშირებადი ინტერფეისები | DCACHE2 ქეშირებადი ინტერფეისები |
| GFXMMU | X | X |
| SRAM1 |
N/A |
X |
| SRAM2 | X | |
| SRAM3 | X | |
| SRAM5 | X | |
| SRAM6 | X | |
| HSPI1 | X | X |
| OCTOSPI1 | X | X |
| FMC BANKs | X | X |
| OCTOSPI2 | X | X |
შენიშვნა
ზოგიერთი ინტერფეისი არ არის მხარდაჭერილი გარკვეულ პროდუქტებში. იხილეთ სურათი 1 ან კონკრეტული პროდუქტის მითითების სახელმძღვანელო.
ადიდებული ტიპი
ისევე როგორც ICACHE, DCACHE მხარს უჭერს ინკრემენტულ და შეფუთულ აფეთქებებს (იხ. სექცია 3.1.3). DCACHE-სთვის, burst ტიპის კონფიგურაცია ხდება HBURST ბიტის მეშვეობით DCACHE_CR-ში.
DCACHE კონფიგურაცია
ჩატვირთვისას, DCACHE გამორთულია ნაგულისხმევად, რის გამოც სლავური მეხსიერების მოთხოვნები გადაგზავნილია პირდაპირ მთავარ პორტში. DCACHE ჩასართავად, EN ბიტი უნდა იყოს დაყენებული DCACHE_CR რეესტრში. დარტყმის მონიტორები DCACHE ახორციელებს ოთხ მონიტორს ქეშის შესრულების ანალიზისთვის:
- ორი 32-ბიტიანი (R/W) დარტყმის მონიტორი: ითვლის რამდენჯერ წაიკითხავს ან ჩაწერს CPU მონაცემებს ქეშ მეხსიერებაში DCACHE მთავარ პორტებზე ტრანზაქციის გენერირების გარეშე (მონაცემები უკვე ხელმისაწვდომია ქეშში). (R/W) დარტყმის მონიტორების მრიცხველები ხელმისაწვდომია შესაბამისად DCACHE_RHMONR და DCACHE_WHMONR რეგისტრებში.
- ორი 16-ბიტიანი (R/W) გამოტოვების მონიტორი: დაითვალეთ რამდენჯერაც CPU წაიკითხავს ან ჩაწერს მონაცემებს ქეში მეხსიერებაში და წარმოქმნის ტრანზაქციას DCACHE მთავარ პორტებზე, რათა ჩატვირთოს მონაცემები მეხსიერების რეგიონიდან (მოტანილი მონაცემები არ არის უკვე ხელმისაწვდომია ქეშში). (R/W) გამოტოვების მონიტორების მრიცხველები ხელმისაწვდომია შესაბამისად DCACHE_RMMONR და DCACHE_WMMONR რეგისტრებში.
შენიშვნა:
ეს ოთხი მონიტორი არ იკვრება, როდესაც მიაღწევს მაქსიმალურ მნიშვნელობებს. ეს მონიტორები იმართება DCACHE_CR რეესტრის შემდეგი ბიტებიდან:
- WHITMAN ბიტი (შესაბამისად WMISSMEN ბიტი) ჩაწერის დარტყმის (შესაბამისად გამოტოვების) მონიტორის ჩართვის/შეჩერების მიზნით
- RHITMEN ბიტი (შესაბამისად RMISSMEN ბიტი) წაკითხული დარტყმის (შესაბამისად გამოტოვების) მონიტორის ჩართვის/შეჩერებისთვის
- WHITMRST ბიტი (შესაბამისად WMISSMRST ბიტი) ჩაწერის დარტყმის (შესაბამისად გამოტოვების) მონიტორის გადასაყენებლად
- RHITMRST ბიტი (შესაბამისად RMISSMRST ბიტი) წაკითხული დარტყმის (შესაბამისად გამოტოვების) მონიტორის გადასაყენებლად
სტანდარტულად, ეს მონიტორები გამორთულია ენერგიის მოხმარების შესამცირებლად.
DCACHE მოვლა
DCACHE გთავაზობთ რამდენიმე ტექნიკურ ოპერაციას, რომელთა კონფიგურაცია შესაძლებელია CACHECMD[2:0]-ის მეშვეობით DCACHE_CR-ში.
- 000: ოპერაცია არ არის (ნაგულისხმევი)
- 001: სუფთა დიაპაზონი. გაასუფთავეთ გარკვეული დიაპაზონი ქეშში
- 010: დიაპაზონის გაუქმება. გააუქმეთ გარკვეული დიაპაზონი ქეშში
- 010: გაწმინდეთ და გააუქმეთ დიაპაზონი. გაასუფთავეთ და გააუქმეთ გარკვეული დიაპაზონი ქეშში
არჩეული დიაპაზონი კონფიგურირებულია შემდეგნაირად:
- CMDSTARTADDR რეგისტრაცია: ბრძანების საწყისი მისამართი
- CMDENDADDR რეგისტრაცია: ბრძანების დასრულების მისამართი
შენიშვნა:
ეს რეესტრი უნდა იყოს დაყენებული CACHECMD-ის დაწერამდე. ქეშის ბრძანების შენარჩუნება იწყება, როდესაც STARTCMD ბიტი დაყენებულია DCACHE_CR რეესტრში. DCACHE ასევე მხარს უჭერს CACHE სრულ გაუქმებას DCACHE_CR რეესტრში CACHEINV ბიტის დაყენებით.
DCACHE უსაფრთხოება
DCACHE არის უსაფრთხო პერიფერიული მოწყობილობა, რომლის კონფიგურაცია შესაძლებელია GTZC TZSC უსაფრთხო კონფიგურაციის რეესტრის მეშვეობით. როდესაც ის კონფიგურირებულია, როგორც უსაფრთხო, მხოლოდ უსაფრთხო წვდომაა დაშვებული DCACHE რეგისტრებში. DCACHE ასევე შეიძლება კონფიგურირებული იყოს როგორც პრივილეგირებული GTZC TZSC პრივილეგიების კონფიგურაციის რეესტრის მეშვეობით. როდესაც DCACHE კონფიგურირებულია პრივილეგირებულად, მხოლოდ პრივილეგირებული წვდომაა დაშვებული DCACHE რეგისტრებში. ნაგულისხმევად, DCACHE არის არაუსაფრთხო და არაპრივილეგირებული GTZC TZSC-ის მეშვეობით.
ღონისძიების და შეწყვეტის მართვა
DCACHE მართავს ფუნქციურ შეცდომებს აღმოჩენისას, DCACHE_SR-ში ERRF დროშის დაყენებით. შეფერხება ასევე შეიძლება შეიქმნას, თუ ERRIE ბიტი დაყენებულია DCACHE_IER-ში. DCACHE გაუქმების შემთხვევაში, როდესაც ქეში დაკავებული მდგომარეობა დასრულდება, BSYENDF დროშა დაყენებულია DCACHE_SR-ში. შეფერხება ასევე შეიძლება შეიქმნას, თუ BSYENDIE ბიტი დაყენებულია DCACHE_IER-ში. DCACHE ბრძანების სტატუსის შემოწმება შესაძლებელია CMDENF-ის და BUSYCMDF-ის მეშვეობით DCACHE_SR-ის მეშვეობით. შეფერხება ასევე შეიძლება წარმოიქმნას, თუ CMDENDIE ბიტი დაყენებულია DCACHE_IER-ში. ქვემოთ მოცემულ ცხრილში მოცემულია DCACHE შეფერხებები და მოვლენის დროშები
ცხრილი 8. DCACHE შეწყვეტის და მოვლენების მართვის ბიტები
| რეგისტრაცია | რეგისტრაცია | ბიტის აღწერა | ბიტის წვდომის ტიპი |
|
DCACHE_SR |
ᲓᲐᲙᲐᲕᲔᲑᲣᲚᲘ | ქეში ახორციელებს სრული გაუქმების ოპერაციას |
მხოლოდ წაკითხვადი |
| BSYENDF | ქეშის სრული ბათილობის ოპერაცია დასრულდა | ||
| BUSYCMDF | ქეში, რომელიც ასრულებს დიაპაზონის ბრძანებას | ||
| CMDENDF | დიაპაზონის ბრძანების დასასრული | ||
| ERRF | ქეშირების მუშაობისას მოხდა შეცდომა | ||
|
DCACHE_IER |
ერი | ქეშის შეცდომისთვის შეფერხების ჩართვა |
წაიკითხეთ/დაწერეთ |
| CMDENDIE | ჩართეთ შეფერხება დიაპაზონის ბრძანების ბოლოს | ||
| BSYENDIE | ჩართეთ შეფერხება სრული გაუქმების ოპერაციის დასრულებისას | ||
|
DCACHE_FCR |
CERRF | ასუფთავებს ERRF-ს DCACHE_SR-ში |
მხოლოდ წერა |
| CCMDENDF | ასუფთავებს CMDENDF-ს DCACHE_SR-ში | ||
| CBSYENDF | ასუფთავებს BSYENDF-ს DCACHE_SR-ში |
ICACHE და DCACHE შესრულება და ენერგიის მოხმარება
ICACHE და DCACHE-ის გამოყენება აუმჯობესებს აპლიკაციის მუშაობას გარე მეხსიერებაზე წვდომისას. შემდეგი ცხრილი გვიჩვენებს ICACHE-ისა და DCACHE-ის გავლენას CoreMark® შესრულებაზე გარე მეხსიერებაზე წვდომისას.
ცხრილი 9. ICACHE და DCACHE შესრულება CoreMark-ის შესრულებაზე გარე მეხსიერებით
| (1) | ||||
| CoreMark კოდი | CoreMark მონაცემები | ICACHE კონფიგურაცია | DCACHE კონფიგურაცია | CoreMark ქულა/Mhz |
| შიდა ფლეშ მეხსიერება | შიდა SRAM | ჩართულია (2 გზა) | გამორთულია | 3.89 |
| შიდა ფლეშ მეხსიერება | გარე Octo-SPI PSRAM (S-ავტობუსი) | ჩართულია (2 გზა) | ჩართულია | 3.89 |
| შიდა ფლეშ მეხსიერება | გარე Octo-SPI PSRAM (S-ავტობუსი) | ჩართულია (2 გზა) | გამორთულია | 0.48 |
| გარე Octo-SPI Flash (C-ავტობუსი) | შიდა SRAM | ჩართულია (2 გზა) | გამორთულია | 3.86 |
| გარე Octo-SPI Flash (C-ავტობუსი) | შიდა SRAM | გამორთულია | გამორთულია | 0.24 |
| შიდა ფლეშ მეხსიერება | შიდა SRAM | გამორთულია | გამორთულია | 2.69 |
ტესტის პირობები:
- გამოსაყენებელი პროდუქტი: STM32U575/585
- სისტემის სიხშირე: 160 MHz.
- გარე Octo-SPI PSRAM მეხსიერება: 80 MHz (DTR რეჟიმი).
- გარე Octo-SPI ფლეშ მეხსიერება: 80 MHz (STR რეჟიმი).
- შემდგენელი: IAR V8.50.4.
- შიდა ფლეშის წინასწარი მიღება: ჩართულია.
ICACHE-ისა და DCACHE-ის გამოყენება ამცირებს ენერგიის მოხმარებას შიდა და გარე მეხსიერებაზე წვდომისას. შემდეგი ცხრილი გვიჩვენებს ICACHE-ის გავლენას ენერგომოხმარებაზე CoreMark-ის შესრულების დროს.
ცხრილი 10. CoreMark-ის შესრულება ICACHE გავლენა ენერგიის მოხმარებაზე
| ICACHE კონფიგურაცია | MCU ენერგიის მოხმარება (mA) |
| ჩართულია (2 გზა) | 7.60 |
| ჩართულია (1 გზა) | 7.13 |
| გამორთულია | 8.89 |
- ტესტის პირობები:
- გამოსაყენებელი პროდუქტი: STM32U575/585
- CoreMark კოდი: შიდა ფლეშ მეხსიერება.
- CoreMark მონაცემები: შიდა SRAM.
- შიდა ფლეშ მეხსიერების PREFETCH: ON.
- სისტემის სიხშირე: 160 MHz.
- შემდგენელი: IAR V8.32.2.
- ტtagდიაპაზონი: 1.
- SMPS: ჩართულია.
- way set ასოციაციური კონფიგურაცია უფრო ეფექტურია, ვიდრე 1-მხრივი ნაკრების ასოციაციური კონფიგურაცია კოდისთვის, რომელიც სრულად ვერ ჩაიტვირთება ქეშში. იმავდროულად, 1-გზის კომპლექტის ასოციაციური ქეში თითქმის ყოველთვის უფრო ენერგოეფექტურია, ვიდრე ორმხრივი ნაკრების ასოციაციური ქეში. თითოეული კოდი უნდა შეფასდეს ორივე ასოციაციურ კონფიგურაციაში, რათა აირჩიოთ საუკეთესო კომპრომისი შესრულებასა და ენერგიის მოხმარებას შორის. არჩევანი დამოკიდებულია მომხმარებლის პრიორიტეტზე.
დასკვნა
STMicroelectronics-ის, ICACHE და DCACHE-ის მიერ შემუშავებულ პირველ ქეშებს შეუძლიათ შიდა და გარე მეხსიერების ქეშირება, რაც გვთავაზობს მუშაობის გაუმჯობესებას მონაცემთა ტრაფიკისთვის და ინსტრუქციების მისაღებად. ეს დოკუმენტი გვიჩვენებს ICACHE-სა და DCACHE-ის მიერ მხარდაჭერილ სხვადასხვა ფუნქციებს, მათი კონფიგურაციის სიმარტივე და მოქნილობა იძლევა განვითარების უფრო დაბალ ღირებულებას და უფრო სწრაფ დროს ბაზარზე.
გადასინჯვის ისტორია
ცხრილი 11. დოკუმენტის გადასინჯვის ისტორია
| თარიღი | ვერსია | ცვლილებები |
| 10-ოქტ-2019 | 1 | თავდაპირველი გამოშვება. |
|
27-თებ-2020 |
2 |
განახლებულია:
• ცხრილი 2. მეხსიერების რეგიონები და მათი მისამართები • განყოფილება 2.1.7 ICACHE ტექნიკური მომსახურება • სექცია 2.1.8 ICACHE უსაფრთხოება |
|
7-დეკ-2021 |
3 |
განახლებულია:
• დოკუმენტის სათაური • შესავალი • სექცია 1 ICACHE და DCACHE დასრულდაview • დამატებულია ნაწილი 4 დასკვნა: • სექცია 2 ICACHE და DCACHE მახასიათებლები • განყოფილება 3 ICACHE და DCACHE შესრულება და ენერგიის მოხმარება |
|
15-თებ-2023 |
4 |
განახლებულია:
• განყოფილება 2.2: STM32U5 სერიის ჭკვიანი არქიტექტურა • ნაწილი 2.5: DCACHE ბლოკ-სქემა • განყოფილება 3.1.1: ორმაგი მასტერები • განყოფილება 3.1.2: 1-გზის წინააღმდეგ 2-გზის ICACHE • განყოფილება 3.1.4: ქეშირებადი რეგიონები და ხელახალი რუქას ფუნქცია • განყოფილება 3.2: DCACHE მახასიათებლები • განყოფილება 3.2.2: DCACHE ქეშირებადი რეგიონები • ნაწილი 4: ICACHE და DCACHE შესრულება და ენერგიის მოხმარება დამატებულია: |
|
11-მარ-2024 |
5 |
განახლებულია: |
მნიშვნელოვანი შენიშვნა - წაიკითხეთ ყურადღებით
STMicroelectronics NV და მისი შვილობილი კომპანიები ("ST") იტოვებენ უფლებას ნებისმიერ დროს განახორციელონ ცვლილებები, შესწორებები, გაუმჯობესებები, მოდიფიკაციები და გაუმჯობესებები ST პროდუქტებში და/ან ამ დოკუმენტში შეტყობინების გარეშე. მყიდველებმა უნდა მიიღონ უახლესი შესაბამისი ინფორმაცია ST პროდუქტების შესახებ შეკვეთების განთავსებამდე. ST-ის პროდუქტები იყიდება ST-ის გაყიდვის პირობებისა და პირობების შესაბამისად, რომლებიც შეკვეთის დადასტურების მომენტში არსებობს. მყიდველები არიან მხოლოდ პასუხისმგებელი ST პროდუქტების არჩევანზე, შერჩევასა და გამოყენებაზე და ST არ იღებს პასუხისმგებლობას განაცხადის დახმარებაზე ან მყიდველების პროდუქტების დიზაინზე. არავითარი ლიცენზია, გამოხატული თუ ნაგულისხმევი, რაიმე ინტელექტუალური საკუთრების უფლებაზე არ არის გაცემული ST-ის მიერ აქ. ST პროდუქტების ხელახალი გაყიდვა წინამდებარე ინფორმაციისგან განსხვავებული დებულებებით აცილებს ST-ის მიერ ასეთ პროდუქტზე გაცემულ ნებისმიერ გარანტიას. ST და ST ლოგო ST-ის სავაჭრო ნიშნებია. ST სავაჭრო ნიშნების შესახებ დამატებითი ინფორმაციისთვის იხილეთ www.st.com/trademarks. ყველა სხვა პროდუქტის ან სერვისის სახელი მათი შესაბამისი მფლობელების საკუთრებაა. ამ დოკუმენტის ინფორმაცია ანაცვლებს და ცვლის ადრე მოწოდებულ ინფორმაციას ამ დოკუმენტის ნებისმიერ წინა ვერსიაში. © 2024 STMicroelectronics – ყველა უფლება დაცულია
დოკუმენტები / რესურსები
 |
STMicroelectronics STM32H5 სერიის მიკროკონტროლერები [pdf] მომხმარებლის სახელმძღვანელო STM32H5 სერიის მიკროკონტროლერები, STM32H5, სერიის მიკროკონტროლერები, მიკროკონტროლერები |