F Tile Serial Lite IV מדריך למשתמש של Intel FPGA IP

תוֹכֶן לְהַסתִיר

F Tile Serial Lite IV Intel FPGA IP

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP
מעודכן עבור Intel® Quartus® Prime Design Suite: 22.1 IP גרסה: 5.0.0

גרסה מקוונת שלח משוב

UG-20324

מזהה: 683074 גרסה: 2022.04.28

תוֹכֶן
תוֹכֶן
1. אודות המדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP……………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview…………………………………………………………………. 6 2.1. מידע שחרור………………………………………………………………………………………………..7 2.2. תכונות נתמכות………………………………………………………………………………………….. 7 2.3. רמת תמיכה בגרסת IP…………………………………………………………………………………………..8 2.4. תמיכה בדרגת מהירות מכשיר………………………………………………………………………………..8 2.5. ניצול משאבים ואיחור…………………………………………………………………………………9 2.6. יעילות רוחב פס…………………………………………………………………………………………………. 9
3. תחילת העבודה………………………………………………………………………………………………………. 11 3.1. התקנה ורישוי Intel FPGA IP Cores………………………………………………………… 11 3.1.1. מצב הערכת IP FPGA של Intel…………………………………………………………………. 11 3.2. ציון הפרמטרים והאפשרויות של ה-IP……………………………………………………………… 14 3.3. נוצר File מבנה………………………………………………………………………………………… 14 3.4. הדמיית ליבות IP FPGA של Intel………………………………………………………………………… 16 3.4.1. הדמיית ואימות העיצוב………………………………………………………….. 17 3.5. סינתזה של ליבות IP בכלי EDA אחרים …………………………………………………………………. 17 3.6. חיבור העיצוב המלא…………………………………………………………………………………..18
4. תיאור פונקציונלי………………………………………………………………………………………………….. 19 4.1. נתיב נתונים TX………………………………………………………………………………………………………..20 4.1.1. מתאם TX MAC……………………………………………………………………………………….. 21 4.1.2. הכנסת מילת בקרה (CW)………………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………………………28 4.1.4. מקודד TX MII………………………………………………………………………………….29 4.1.5. TX PCS ו-PMA………………………………………………………………………………….. 30 4.2. RX Datapath………………………………………………………………………………………………………. 30 4.2.1. RX PCS ו-PMA………………………………………………………………………………….. 31 4.2.2. מפענח RX MII……………………………………………………………………………………… 31 4.2.3. RX CRC………………………………………………………………………………………………….. 31 4.2.4. RX Deskew……………………………………………………………………………………………….32 4.2.5. הסרת RX CW…………………………………………………………………………………………35 4.3. F-Tile Serial Lite IV אינטל FPGA IP Clock Architecture………………………………………………………. 36 4.4. איפוס ואתחול קישור………………………………………………………………………………..37 4.4.1. רצף איפוס ואיתחול TX…………………………………………………………. 38 4.4.2. איפוס ורצף אתחול RX…………………………………………………………. 39 4.5. חישוב יעילות קצב קישור ורוחב פס……………………………………………………….. 40
5. פרמטרים………………………………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP Signals………………………………………………….. 44 6.1. אותות שעון……………………………………………………………………………………………………….44 6.2. איפוס אותות……………………………………………………………………………………………… 44 6.3. אותות MAC……………………………………………………………………………………………….. 45 6.4. אותות תצורה מחדש של מקלטי משדר ……………………………………………………………………… 48 6.5. אותות PMA……………………………………………………………………………………………………….. 49

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 2

שלח משוב

תוֹכֶן
7. עיצוב עם F-Tile Serial Lite IV Intel FPGA IP……………………………………………………………… 51 7.1. איפוס הנחיות………………………………………………………………………………………………….. 51 7.2. הנחיות לטיפול בשגיאות…………………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP מדריך למשתמש ארכיון…………………………………………. 52 9. היסטוריית תיקוני מסמכים עבור F-Tile Serial Lite IV מדריך למשתמש של Intel FPGA IP………53

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 3

683074 | 2022.04.28 שלח משוב

1. אודות המדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP

מסמך זה מתאר תכונות IP, תיאור ארכיטקטורה, שלבים להפקה והנחיות לתכנון ה-F-Tile Serial Lite IV Intel® FPGA IP באמצעות מקלטי ה-F-tile בהתקני Intel AgilexTM.

קהל מיועד

מסמך זה מיועד למשתמשים הבאים:
· עיצוב אדריכלים לבחירת IP בשלב תכנון התכנון ברמת המערכת
· מעצבי חומרה בעת שילוב ה-IP בעיצוב ברמת המערכת שלהם
· מהנדסי אימות בשלבי סימולציה ואימות חומרה ברמת המערכת

מסמכים קשורים

הטבלה הבאה מפרטת מסמכי עזר אחרים הקשורים ל-F-Tile Serial Lite IV Intel FPGA IP.

טבלה 1.

מסמכים קשורים

הַפנָיָה

F-Tile Serial Lite IV Intel FPGA IP Design Exampהמדריך למשתמש

גיליון נתונים של מכשיר Intel Agilex

תֵאוּר
מסמך זה מספק יצירת, הנחיות שימוש ותיאור פונקציונלי של עיצוב ה-F-Tile Serial Lite IV Intel FPGA IP לשעברamples במכשירי Intel Agilex.
מסמך זה מתאר את המאפיינים החשמליים, מאפייני המיתוג, מפרטי התצורה והתזמון עבור התקני Intel Agilex.

טבלה 2.
CW RS-FEC PMA TX RX PAM4 NRZ

רשימת ראשי תיבות ומילון מונחים
ראשי תיבות

מילת בקרת הרחבה ריד-סולומון תיקון שגיאה קדימה חיבור פיזי בינוני מקלט משדר דופק-Amplitude אפנון 4 רמות אי-חזרה לאפס

נִמשָׁך…

תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים. *שמות ומותגים אחרים עשויים להיטען כרכושם של אחרים.

ISO 9001:2015 רשום

1. אודות ה-F-Tile Serial Lite IV Intel® FPGA IP מדריך למשתמש 683074 | 2022.04.28

PCS MII XGMII

ראשי תיבות

Expansion Physical Coding Sublayer Media Independent Interface 10 Gigabit Media Independent Interface

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 5

683074 | 2022.04.28 שלח משוב

2. F-Tile Serial Lite IV Intel FPGA IP Overview

איור 1.

F-Tile Serial Lite IV Intel FPGA IP מתאים לתקשורת נתונים ברוחב פס גבוה עבור יישומי שבב-לשבב, לוח-ללוח ויישומי מטוס אחורי.

ה-F-Tile Serial Lite IV Intel FPGA IP משלב בקרת גישה למדיה (MAC), תת שכבת קידוד פיזית (PCS) ובלוקים של חיבור מדיה פיזית (PMA). ה-IP תומך במהירויות העברת נתונים של עד 56 Gbps לנתיב עם מקסימום ארבעה נתיבי PAM4 או 28 Gbps לנתיב עם מקסימום 16 נתיבי NRZ. IP זה מציע רוחב פס גבוה, מסגרות תקורה נמוכות, ספירת קלט/פלט נמוכה ותומך במדרוג גבוה הן במספר הנתיבים והן במהירות. IP זה גם ניתן להגדרה מחדש בקלות עם תמיכה במגוון רחב של קצבי נתונים עם מצב Ethernet PCS של משדר F-tile.

IP זה תומך בשני מצבי שידור:
· מצב בסיסי – זהו מצב סטרימינג טהור שבו נתונים נשלחים ללא התחלת החבילה, המחזור הריק וסוף החבילה כדי להגדיל את רוחב הפס. ה-IP לוקח את הנתונים החוקיים הראשונים כהתחלה של פרץ.
· מצב מלא - זהו מצב העברת מנות. במצב זה, ה-IP שולח פרץ ומחזור סנכרון בתחילת ובסוף של מנה כמפרידים.

F-Tile Serial Lite IV תרשים בלוקים ברמה גבוהה

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n נתיבים ביטים (מצב NRZ) / 2*n נתיבים ביטים (מצב PAM4)

TX MAC

מתאם INSERT

MII ENCODE

PCS מותאמים אישית

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n נתיבים ביטים (מצב PAM4)/ n נתיבים ביטים (מצב NRZ)
ממשק טורי TX

Avalon Streaming Interface RX
64*n נתיבים ביטים (מצב NRZ) / 2*n נתיבים ביטים (מצב PAM4)

RX PCS

CW RMV

שולחן עבודה

MII

& ALIGN DECODE

RX MII

EMIB

DECODE BLOCK Sync & FEC DESCRAMBLER

RX PMA

אחריות חברתית

2n נתיבים ביטים (מצב PAM4)/ n נתיבים ביטים (מצב NRZ) ממשק טורי RX
תצורת רישום ממשק ממופת זיכרון של Avalon

אַגָדָה

היגיון רך

היגיון קשה

ISO 9001:2015 רשום

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

אתה יכול ליצור F-Tile Serial Lite IV עיצוב IP FPGA של Intel, למשלampכדי ללמוד עוד על תכונות ה-IP. עיין ב-F-Tile Serial Lite IV Intel FPGA IP Design Exampהמדריך למשתמש.
מידע קשור · תיאור פונקציונלי בעמוד 19 · F-Tile Serial Lite IV Intel FPGA IP Design Exampהמדריך למשתמש

2.1. מידע על שחרור

גרסאות Intel FPGA IP תואמות לגרסאות התוכנה Intel Quartus® Prime Design Suite עד v19.1. החל מגרסה 19.2 של תוכנת Intel Quartus Prime Design Suite, ל-Intel FPGA IP יש ערכת גרסאות חדשה.

מספר גרסת Intel FPGA IP (XYZ) יכול להשתנות עם כל גרסת תוכנת Intel Quartus Prime. שינוי ב:

· X מציין עדכון גדול של ה-IP. אם אתה מעדכן את תוכנת Intel Quartus Prime, עליך ליצור מחדש את ה-IP.
· Y מציין שה-IP כולל תכונות חדשות. צור מחדש את ה-IP שלך כדי לכלול את התכונות החדשות הללו.
· Z מציין שה-IP כולל שינויים קלים. צור מחדש את ה-IP שלך כדי לכלול את השינויים האלה.

טבלה 3.

F-Tile Serial Lite IV מידע שחרור IP FPGA של Intel

פריט גרסת IP גרסת Intel Quartus Prime תאריך שחרור קוד הזמנה

5.0.0 22.1 2022.04.28 IP-SLITE4F

תֵאוּר

2.2. תכונות נתמכות
הטבלה הבאה מפרטת את התכונות הזמינות ב-F-Tile Serial Lite IV Intel FPGA IP:

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

טבלה 4.

F-Tile Serial Lite IV תכונות IP FPGA של Intel

תכונה

תֵאוּר

העברת נתונים

· עבור מצב PAM4:
- FHT תומך רק ב-56.1, 58 ו-116 Gbps לנתיב עם מקסימום 4 נתיבים.
- FGT תומך בעד 58 Gbps לנתיב עם מקסימום 12 נתיבים.
עיין בטבלה 18 בעמוד 42 לפרטים נוספים על קצבי הנתונים של מקלט המשדר הנתמכים עבור מצב PAM4.
· עבור מצב NRZ:
- FHT תומך רק ב-28.05 ו-58 Gbps לנתיב עם מקסימום 4 נתיבים.
- FGT תומך בעד 28.05 Gbps לנתיב עם מקסימום 16 נתיבים.
עיין בטבלה 18 בעמוד 42 לפרטים נוספים על קצבי הנתונים הנתמכים של מקלט משדר עבור מצב NRZ.
· תומך במצבי סטרימינג רציף (בסיסי) או מנות (מלא).
· תומך במנות מסגרת תקורה נמוכה.
· תומך בהעברת פירוט בתים עבור כל גודל פרץ.
· תומך ביישור נתיב ביוזמת המשתמש או אוטומטי.
· תומך בתקופת יישור ניתנת לתכנות.

PCS

· משתמש בלוגיקת IP קשיחה המתממשקת עם משדרים של Intel Agilex F-tile להפחתת משאבי לוגיקה רכה.
· תומך במצב אפנון PAM4 עבור מפרט 100GBASE-KP4. RS-FEC מופעל תמיד במצב אפנון זה.
· תומך ב-NRZ עם מצב אפנון RS-FEC אופציונלי.
· תומך בפענוח קידוד 64b/66b.

איתור וטיפול בשגיאות

· תומך בבדיקת שגיאות CRC בנתיבי נתונים TX ו-RX. · תומך בבדיקת שגיאות קישור RX. · תומך בזיהוי שגיאות RX PCS.

ממשקים

· תומך רק בהעברת מנות דופלקס מלאה עם קישורים עצמאיים.
· משתמש בחיבור מנקודה לנקודה למספר התקני FPGA עם חביון העברה נמוך.
· תומך בפקודות מוגדרות על ידי משתמש.

2.3. רמת תמיכה בגרסת IP

תוכנת Intel Quartus Prime ותמיכה בהתקן Intel FPGA עבור F-Tile Serial Lite IV Intel FPGA IP היא כדלקמן:

טבלה 5.

גרסת IP ורמת תמיכה

Intel Quartus Prime 22.1

מכשיר משדרים של Intel Agilex F-tile

עיצוב חומרה להרכבת גרסת IP

5.0.0

2.4. תמיכה בדרגת מהירות מכשיר
F-Tile Serial Lite IV Intel FPGA IP תומך בדרגות המהירות הבאות עבור התקני Intel Agilex F-tile: · דרגת מהירות מקלט משדר: -1, -2 ו-3 · דרגת מהירות ליבה: -1, -2 ו- 3

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 8

שלח משוב

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

מידע קשור
גיליון נתונים של מכשיר Intel Agilex מידע נוסף על קצב הנתונים הנתמך במקלטי משדר Intel Agilex F-tile.

2.5. ניצול משאבים והשהייה

המשאבים והשהייה עבור F-Tile Serial Lite IV Intel FPGA IP התקבלו מתוכנת Intel Quartus Prime Pro Edition גרסה 22.1.

טבלה 6.

Intel Agilex F-Tile Serial Lite IV ניצול משאבי IP FPGA של Intel
מדידת ההשהיה מבוססת על זמן ההשהיה הלוך ושוב מכניסת ליבת TX לפלט ליבת RX.

סוג מקלט משדר

גִרְסָה אַחֶרֶת

מספר נתיבי נתונים מצב RS-FEC ALM

אחזור (מחזור שעון ליבת TX)

FGT

28.05 Gbps NRZ 16

נכים בסיסיים 21,691 65

נכה מלא 22,135 65

בסיסי מופעל 21,915 189

מופעל מלא 22,452 189

58 Gbps PAM4 12

בסיסי מופעל 28,206 146

מופעל מלא 30,360 146

FHT

58 Gbps NRZ

בסיסי מופעל 15,793 146

מופעל מלא 16,624 146

58 Gbps PAM4 4

בסיסי מופעל 15,771 154

מופעל מלא 16,611 154

116 Gbps PAM4 4

בסיסי מופעל 21,605 128

מופעל מלא 23,148 128

2.6. יעילות רוחב פס

טבלה 7.

יעילות רוחב פס

מצב משדר משתנים

PAM4

מצב סטרימינג RS-FEC

מופעל מלא

בסיסי מופעל

קצב סיביות של ממשק טורי ב-Gbps (RAW_RATE)
גודל פרץ של העברה במספר מילים (BURST_SIZE) (1)
תקופת יישור במחזור שעון (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

הגדרות

NRZ

מָלֵא

נָכֶה

מופעל

28.0

2,048

4,096

Basic Disabled 28.0

מופעל 28.0

4,194,304

4,096

4,096 המשיכו…

(1) ה-BURST_SIZE למצב בסיסי מתקרב לאינסוף, ולכן נעשה שימוש במספר גדול.

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

משתנים

הגדרות

קידוד 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

תקורה של גודל פרץ במספר מילים (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

תקופת סמן יישור 81,915 במחזור שעון (ALIGN_MARKER_PERIOD)

81,915

81,916

רוחב סמן יישור ב-5

מחזור שעון

(ALIGN_MARKER_WIDTH)

יעילות רוחב פס (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

קצב אפקטיבי (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

תדר שעון מקסימלי למשתמש (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

מידע קשור חישוב יעילות קישור קצב ורוחב פס בעמוד 40

(2) במצב מלא, גודל BURST_SIZE_OVHD כולל את מילות הבקרה המשויכות START/END בזרם נתונים.
(3) במצב בסיסי, BURST_SIZE_OVHD הוא 0 כי אין START/END במהלך הסטרימינג.
(4) עיין בחישוב יעילות קצב קישור ורוחב פס לחישוב יעילות רוחב הפס.
(5) עיין בחישוב יעילות קצב קישור ורוחב פס לחישוב קצב אפקטיבי.
(6) עיין בחישוב יעילות קצב קישור ורוחב פס לחישוב תדר השעון המרבי של המשתמש.

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 10

שלח משוב

683074 | 2022.04.28 שלח משוב

3. תחילת העבודה

3.1. התקנה ורישוי Intel FPGA IP Cores

התקנת תוכנת Intel Quartus Prime כוללת את ספריית Intel FPGA IP. ספרייה זו מספקת ליבות IP שימושיות רבות לשימוש הייצור שלך ללא צורך ברישיון נוסף. חלק מליבות ה-IP של Intel FPGA דורשות רכישה של רישיון נפרד לשימוש בייצור. מצב הערכת IP FPGA של Intel מאפשר לך להעריך את ליבות ה-IP של Intel FPGA ברישיון אלה בסימולציה ובחומרה, לפני שתחליט לרכוש רישיון ליבת IP לייצור מלא. אתה רק צריך לרכוש רישיון ייצור מלא עבור ליבות IP מורשות של Intel לאחר שתסיים בדיקות חומרה ותהיה מוכן להשתמש ב-IP בייצור.

תוכנת Intel Quartus Prime מתקינה ליבות IP במיקומים הבאים כברירת מחדל:

איור 2.

נתיב התקנת ליבת IP
intelFPGA(_pro) quartus - מכיל את תוכנת Intel Quartus Prime ip - מכיל את ספריית Intel FPGA IP וליבות IP של צד שלישי altera - מכיל את קוד המקור של ספריית Intel FPGA IP - מכיל את מקור ה-IP של Intel FPGA files

טבלה 8.

מיקומי התקנת ליבת IP

מִקוּם

תוֹכנָה

:intelFPGA_proquartusipaltera

מהדורת Intel Quartus Prime Pro

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

פלטפורמת Windows* Linux*

פֶּתֶק:

תוכנת Intel Quartus Prime אינה תומכת ברווחים בנתיב ההתקנה.

3.1.1. מצב הערכת IP FPGA של Intel
מצב ההערכה החינמי של Intel FPGA IP מאפשר לך להעריך את ליבות ה-IP של Intel FPGA ברישיון בסימולציה ובחומרה לפני הרכישה. מצב הערכת IP FPGA של Intel תומך בהערכות הבאות ללא רישיון נוסף:
· הדמיית התנהגות של ליבת FPGA IP מורשית של Intel במערכת שלך. · ודא את הפונקציונליות, הגודל והמהירות של ליבת ה-IP במהירות ובקלות. · צור תכנות מכשיר מוגבל בזמן files עבור עיצובים הכוללים ליבות IP. · תכנת התקן עם ליבת ה-IP שלך ואמת את העיצוב שלך בחומרה.

ISO 9001:2015 רשום

3. תחילת העבודה
683074 | 2022.04.28
מצב הערכת IP FPGA של Intel תומך במצבי הפעולה הבאים:
· Tethered-מאפשר להפעיל את העיצוב המכיל את Intel FPGA IP המורשה ללא הגבלת זמן עם חיבור בין הלוח שלך למחשב המארח. מצב קשור דורש קבוצת פעולת בדיקה משותפת טורית (JTAG) כבל מחובר בין ה-JTAG יציאה בלוח שלך ובמחשב המארח, המריץ את Intel Quartus Prime Programmer למשך תקופת הערכת החומרה. המתכנת דורש התקנה מינימלית של תוכנת Intel Quartus Prime בלבד, ואינו דורש רישיון Intel Quartus Prime. המחשב המארח שולט בזמן ההערכה על ידי שליחת אות תקופתי למכשיר באמצעות ה-JTAG נמל. אם כל ליבות ה-IP המורשות בעיצוב תומכות במצב קשור, זמן ההערכה ימשך עד לפקיעת כל הערכת ליבת IP. אם כל ליבות ה-IP תומכות בזמן הערכה בלתי מוגבל, ההתקן לא יפוג.
· Untethered – מאפשר להפעיל את העיצוב המכיל את ה-IP המורשה לזמן מוגבל. ליבת ה-IP חוזרת למצב לא מקושר אם ההתקן מתנתק מהמחשב המארח המריץ את תוכנת Intel Quartus Prime. ליבת ה-IP חוזרת גם למצב לא קשור אם כל ליבת IP מורשית אחרת בעיצוב אינה תומכת במצב קשור.
כאשר זמן ההערכה יפוג עבור כל Intel FPGA IP מורשה בעיצוב, העיצוב מפסיק לתפקד. כל ליבות ה-IP המשתמשות ב-Intel FPGA IP Evaluation Mode פסק זמן בו-זמנית כאשר כל ליבת IP בתכנון פסק זמן. כאשר זמן ההערכה יפוג, עליך לתכנת מחדש את התקן FPGA לפני המשך אימות החומרה. כדי להרחיב את השימוש בליבת ה-IP לייצור, רכשו רישיון ייצור מלא עבור ליבת ה-IP.
עליך לרכוש את הרישיון ולהפיק מפתח רישיון ייצור מלא לפני שתוכל ליצור תכנות מכשיר בלתי מוגבל file. במהלך מצב הערכת IP FPGA של Intel, המהדר יוצר רק תכנות מכשיר מוגבל בזמן file ( _time_limited.sof) שיפוג במועד הגבלת הזמן.

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 12

שלח משוב

3. תחילת העבודה 683074 | 2022.04.28

איור 3.

זרימת מצב הערכת IP FPGA של Intel
התקן את תוכנת Intel Quartus Prime עם ספריית Intel FPGA IP

קבע פרמטר והצגה של ליבת FPGA IP מורשית של Intel

אמת את ה-IP בסימולטור נתמך

הרכיב את העיצוב בתוכנת Intel Quartus Prime

צור תכנות מכשיר מוגבל בזמן File

תכנת את התקן FPGA של Intel ואמת את הפעולה על הלוח
אין IP מוכן לשימוש בהפקה?
כן רכשו הפקה מלאה
רישיון IP

פֶּתֶק:

כלול IP מורשה במוצרים מסחריים
עיין במדריך למשתמש של כל ליבת IP עבור שלבי פרמטר ופרטי יישום.
אינטל נותנת רישיונות ליבות IP על בסיס מושב, תמידי. אגרת הרישוי כוללת תחזוקה ותמיכה בשנה הראשונה. עליך לחדש את חוזה התחזוקה כדי לקבל עדכונים, תיקוני באגים ותמיכה טכנית מעבר לשנה הראשונה. עליך לרכוש רישיון ייצור מלא עבור ליבות Intel FPGA IP הדורשות רישיון ייצור, לפני יצירת תכנות files שאתה יכול להשתמש בהם לזמן בלתי מוגבל. במהלך מצב הערכת IP FPGA של Intel, המהדר יוצר רק תכנות מכשיר מוגבל בזמן file ( _time_limited.sof) שיפוג במועד הגבלת הזמן. כדי להשיג את מפתחות רישיון הייצור שלך, בקר במרכז הרישוי לשירות עצמי של Intel FPGA.
הסכמי רישיון התוכנה של Intel FPGA מסדירים את ההתקנה והשימוש בליבות IP מורשות, תוכנת העיצוב של Intel Quartus Prime וכל ליבות IP ללא רישיון.

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 13

3. תחילת העבודה 683074 | 2022.04.28
מידע קשור · מרכז התמיכה ברישוי Intel FPGA · מבוא להתקנה ורישוי תוכנת Intel FPGA
3.2. ציון פרמטרים ואפשרויות IP
עורך פרמטרי ה-IP מאפשר לך להגדיר במהירות את וריאציית ה-IP המותאמת אישית שלך. השתמש בשלבים הבאים כדי לציין אפשרויות IP ופרמטרים בתוכנת Intel Quartus Prime Pro Edition.
1. אם אין לך עדיין פרויקט של Intel Quartus Prime Pro Edition שבו תוכל לשלב את ה-F-Tile Serial Lite IV Intel FPGA IP שלך, עליך ליצור אחד. א. ב-Intel Quartus Prime Pro Edition, לחץ File אשף פרויקט חדש ליצירת פרויקט חדש של Quartus Prime, או File Open Project לפתיחת פרויקט Quartus Prime קיים. האשף יבקש ממך לציין מכשיר. ב. ציין את משפחת המכשירים Intel Agilex ובחר התקן F-tile ייצור העונה על דרישות דרגת המהירות עבור ה-IP. ג. לחץ על סיום.
2. בקטלוג ה-IP, אתר ובחר F-Tile Serial Lite IV Intel FPGA IP. החלון וריאציה IP חדשה מופיע.
3. ציין שם ברמה העליונה עבור גרסת ה-IP המותאמת אישית החדשה שלך. עורך הפרמטרים שומר את הגדרות גרסת ה-IP ב-a file בשם .ip.
4. לחץ על אישור. עורך הפרמטרים מופיע. 5. ציין את הפרמטרים עבור גרסת ה-IP שלך. עיין בסעיף פרמטרים עבור
מידע על פרמטרים של F-Tile Serial Lite IV Intel FPGA IP. 6. לחלופין, ליצור ספסל בדיקה סימולציה או קומפילציה ועיצוב חומרה
example, עקוב אחר ההוראות ב-Design Exampהמדריך למשתמש. 7. לחץ על צור HDL. תיבת הדו-שיח Generation מופיעה. 8. ציין פלט file אפשרויות הדור ולאחר מכן לחץ על צור. וריאציית ה-IP
files ליצור על פי המפרט שלך. 9. לחץ על סיום. עורך הפרמטרים מוסיף את ה-.ip ברמה העליונה file לזרם
פרויקט באופן אוטומטי. אם תתבקש להוסיף ידנית את ה-.ip file לפרויקט, לחץ על הוסף/הסר פרויקט Files בפרויקט כדי להוסיף את file. 10. לאחר יצירת ויצירת וריאציית IP שלך, בצע הקצאות פינים מתאימות לחיבור יציאות והגדר כל פרמטר RTL מתאים לכל מופע.
פרמטרי מידע קשורים בעמוד 42
3.3. נוצר File מִבְנֶה
תוכנת Intel Quartus Prime Pro Edition מייצרת את פלט ה-IP הבא file מִבְנֶה.
למידע על file מבנה העיצוב למשלample, עיין ב-F-Tile Serial Lite IV Intel FPGA IP Design Exampהמדריך למשתמש.

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 14

שלח משוב

3. תחילת העבודה 683074 | 2022.04.28

איור 4. F-Tile Serial Lite IV Intel FPGA IP שנוצר Files
.ip - שילוב IP file

וריאציה של IP files

_ וריאציה של IP files

example_design

.cmp – הצהרת רכיבי VHDL file _bb.v - Verilog HDL black box EDA סינתזה file _inst.v ו-.vhd – Sampתבניות מופע דוח ‎.xml- XML file

Exampהמיקום עבור עיצוב ליבת ה-IP שלך למשלample fileס. מיקום ברירת המחדל הוא example_design, אבל אתה מתבקש לציין נתיב אחר.

qgsimc - מפרט פרמטרי סימולציה לתמיכה בהתחדשות מצטברת qgsynthc - מפרט פרמטרי סינתזה לתמיכה בהתחדשות מצטברת

.qip - רשימות סינתזת IP files

_generation.rpt- דוח יצירת IP

.sopcinfo- אינטגרציה של כלים-שרשרת תוכנה file .html- נתוני חיבור ומפת זיכרון

.csv - הקצאת הצמד file

.spd - משלב סקריפטים בודדים של סימולציה

סימולציה files

סינתזת IP synth files

.v סימולציה ברמה העליונה file

.v סינתזת IP ברמה העליונה file

סקריפטים של סימולטור

ספריות תת-ליבת

סינת'
סינתזה של תת ליבות files

sim
סימולציית תת ליבות files

טבלה 9.

F-Tile Serial Lite IV Intel FPGA IP שנוצר Files

File שֵׁם

תֵאוּר

.ip

מערכת ה-Platform Designer או וריאציית IP ברמה העליונה file. הוא השם שאתה נותן לוריאציה של ה-IP שלך.

.cmp

הצהרת רכיבי VHDL (.cmp) file הוא טקסט file שמכיל הגדרות גנריות מקומיות ויציאות שבהן אתה יכול להשתמש בעיצוב VHDL files.

.html

דוח המכיל מידע חיבור, מפת זיכרון המציגה את הכתובת של כל עבד ביחס לכל מאסטר אליו הוא מחובר והקצאות פרמטרים.

_generation.rpt

יומן יצירת IP או פלטפורמת מעצב file. סיכום ההודעות במהלך יצירת IP.

qgsimc

מפרט פרמטרי סימולציה לתמיכה בהתחדשות מצטברת.

qgsynthc

מפרט פרמטרי סינתזה לתמיכה בהתחדשות מצטברת.

.qip

מכיל את כל המידע הנדרש על רכיב ה-IP לשילוב והידור של רכיב ה-IP בתוכנת Intel Quartus Prime.
נִמשָׁך…

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 15

3. תחילת העבודה 683074 | 2022.04.28

File שֵׁם .sopcinfo
.csv .spd _bb.v _inst.v או _inst.vhd .regmap
.svd
.v או .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

תֵאוּר
מתאר את החיבורים והפרמטרים של רכיבי ה-IP במערכת ה-Platform Designer שלך. אתה יכול לנתח את התוכן שלו כדי לקבל דרישות כאשר אתה מפתח מנהלי התקנים עבור רכיבי IP. כלים במורד הזרם כגון שרשרת הכלים Nios® II משתמשים בזה file. ה-.sopcinfo file והמערכת.ח file שנוצר עבור שרשרת הכלים Nios II כוללים מידע על מפת כתובות עבור כל עבד ביחס לכל מאסטר שניגש אל העבד. למאסטרים שונים עשויה להיות מפת כתובות שונה כדי לגשת לרכיב עבד מסוים.
מכיל מידע על מצב השדרוג של רכיב ה-IP.
קלט נדרש file עבור ip-make-simscript ליצור סקריפטים של סימולציה עבור סימולטורים נתמכים. ה-.spd file מכיל רשימה של fileנוצר עבור סימולציה, יחד עם מידע על זיכרונות שאתה יכול לאתחל.
אתה יכול להשתמש בקופסה השחורה של Verilog (_bb.v) file כהצהרת מודול ריקה לשימוש כקופסה שחורה.
HDL לשעברampתבנית מופע. אתה יכול להעתיק ולהדביק את התוכן של זה file לתוך ה-HDL שלך file כדי ליצור את וריאציית ה-IP.
אם IP מכיל מידע רישום, .regmap file מייצר. מפת ה-.regmap file מתאר את מידע מפת הרישום של ממשקי מאסטר ועבדים. זֶה file משלים את ה-.sopcinfo file על ידי מתן מידע רישום מפורט יותר על המערכת. זה מאפשר תצוגת רישום views וסטטיסטיקות הניתנות להתאמה אישית של המשתמש במסוף המערכת.
מאפשר לכלי ניפוי באגים של מערכת המעבד הקשיח (HPS). view מפות הרישום של ציוד היקפי המחובר ל-HPS במערכת פלטפורמת מעצב. במהלך הסינתזה, ה-.svd files עבור ממשקי עבדים הגלויים למאסטרים של מסוף המערכת מאוחסנים ב-.sof file בקטע ניפוי באגים. מסוף המערכת קורא את הסעיף הזה, שמעצב הפלטפורמה יכול לבקש מידע על מפת הרישום. עבור עבדי מערכת, מעצב פלטפורמה יכול לגשת לרשמים לפי שם.
HDL files שמציגים כל תת-מודול או ילד IP עבור סינתזה או סימולציה.
מכיל סקריפט ModelSim*/QuestaSim* msim_setup.tcl להגדרה והרצה של סימולציה.
מכיל סקריפט מעטפת vcs_setup.sh להגדרה והרצה של סימולציית VCS*. מכיל סקריפט מעטפת vcsmx_setup.sh ו-synopsys_sim.setup file כדי להגדיר ולהפעיל הדמיית VCS MX.
מכיל סקריפט מעטפת xcelium_setup.sh והגדרות אחרות files כדי להגדיר ולהפעיל את סימולציית Xcelium*.
מכיל HDL files עבור תת-מודולי ה-IP.
עבור כל ספריית IP צאצא שנוצרה, Platform Designer מייצר ספריות משנה סינת'/ ו- sim/.

3.4. הדמיית ליבות IP FPGA של Intel
תוכנת Intel Quartus Prime תומכת בהדמיית ליבת IP RTL בסימולטורים ספציפיים של EDA. יצירת IP יוצר סימולציה באופן אופציונלי files, כולל מודל הסימולציה הפונקציונלית, כל ספסל בדיקה (או למשלample design), ותסריטי הגדרת סימולטור ספציפיים לספק עבור כל ליבת IP. אתה יכול להשתמש במודל הסימולציה הפונקציונלית ובכל שולחן בדיקה או דוגמהampעיצוב לסימולציה. פלט יצירת IP עשוי לכלול גם סקריפטים לקומפילציה והרצה של כל ספסל בדיקה. הסקריפטים מפרטים את כל הדגמים או הספריות שאתה צריך כדי לדמות את ליבת ה-IP שלך.

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 16

שלח משוב

3. תחילת העבודה 683074 | 2022.04.28

תוכנת Intel Quartus Prime מספקת אינטגרציה עם סימולטורים רבים ותומכת בזרימות סימולציה מרובות, כולל זרימות סימולציה מותאמת אישית משלך. בכל זרימה שתבחר, סימולציית ליבת IP כוללת את השלבים הבאים:
1. צור IP HDL, testbench (או דוגמהample design), ותסריט הגדרת סימולטור files.
2. הגדר את סביבת הסימולטור שלך וכל תסריטי סימולציה.
3. הרכבת ספריות מודל סימולציה.
4. הפעל את הסימולטור שלך.

3.4.1. הדמיית ואימות העיצוב

כברירת מחדל, עורך הפרמטרים יוצר סקריפטים ספציפיים לסימולטור המכילים פקודות לקידור, עיבוד וסימולציה של דגמי Intel FPGA IP וספריית מודלים של סימולציה fileס. אתה יכול להעתיק את הפקודות לסקריפט של ספסל הבדיקה שלך, או לערוך אותן files כדי להוסיף פקודות להידור, הרחבה והדמיה של העיצוב וספסל הבדיקה שלך.

טבלה 10. סקריפטים לסימולציית ליבת IP של Intel FPGA

מַדמֶה

File מַדרִיך

ModelSim

_sim/מנטור

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

סקריפט msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. סינתזה של ליבות IP בכלי EDA אחרים
לחלופין, השתמש בכלי EDA נתמך אחר כדי לסנתז עיצוב הכולל ליבות FPGA IP של Intel. כאשר אתה יוצר את סינתזת ליבת ה-IP fileכדי להשתמש בכלי סינתזה של EDA של צד שלישי, אתה יכול ליצור רשימה של הערכת שטח ותזמון. כדי לאפשר יצירה, הפעל צור תזמון והערכות משאבים עבור כלי סינתזה של EDA של צד שלישי בעת התאמה אישית של וריאציית ה-IP שלך.
ה-netlist של הערכת שטח ותזמון מתארת את קישוריות ליבת ה-IP ואת הארכיטקטורה, אך אינה כוללת פרטים על הפונקציונליות האמיתית. מידע זה מאפשר לכלי סינתזה מסוימים של צד שלישי לדווח טוב יותר על הערכות שטח ותזמון. בנוסף, כלי סינתזה יכולים להשתמש במידע התזמון כדי להשיג אופטימיזציות מונעות תזמון ולשפר את איכות התוצאות.
תוכנת Intel Quartus Prime מייצרת את _syn.v netlist file בפורמט Verilog HDL, ללא קשר לפלט file פורמט שאתה מציין. אם אתה משתמש ב-netlist זה לסינתזה, עליך לכלול את מעטפת ליבת ה-IP file .v או .vhd בפרויקט Intel Quartus Prime שלך.

(7) אם לא הגדרת את אפשרות הכלי EDA - המאפשרת לך להפעיל סימולטורים EDA של צד שלישי מתוכנת Intel Quartus Prime - הפעל את הסקריפט הזה בקונסולת ModelSim או QuestaSim סימולטור Tcl (לא בתוכנת Intel Quartus Prime מסוף Tcl) כדי למנוע שגיאות.

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 17

3. תחילת העבודה 683074 | 2022.04.28
3.6. קומפילציה של העיצוב המלא
אתה יכול להשתמש בפקודה התחל קומפילציה בתפריט Processing בתוכנת Intel Quartus Prime Pro Edition כדי להרכיב את העיצוב שלך.

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 18

שלח משוב

683074 | 2022.04.28 שלח משוב

4. תיאור פונקציונלי

איור 5.

F-Tile Serial Lite IV Intel FPGA IP מורכב מ-MAC ו-Ethernet PCS. ה-MAC מתקשר עם ה-PCS המותאמים אישית באמצעות ממשקי MII.

ה-IP תומך בשני מצבי אפנון:
· PAM4-מספק מספר 1 עד 12 נתיבים לבחירה. ה-IP תמיד מציג שני ערוצי PCS עבור כל נתיב במצב אפנון PAM4.
· NRZ – מספק מספר 1 עד 16 נתיבים לבחירה.

כל מצב אפנון תומך בשני מצבי נתונים:
· מצב בסיסי – זהו מצב סטרימינג טהור שבו נתונים נשלחים ללא התחלת החבילה, המחזור הריק וסוף החבילה כדי להגדיל את רוחב הפס. ה-IP לוקח את הנתונים החוקיים הראשונים כהתחלה של פרץ.

העברת נתונים במצב בסיסי tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 רשום

4. תיאור פונקציונלי 683074 | 2022.04.28

איור 6.

· מצב מלא - זהו העברת הנתונים במצב מנות. במצב זה, ה-IP שולח פרץ ומחזור סנכרון בתחילת ובסוף מנה כמפרידים.

העברת נתונים במצב מלא tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

מידע קשור · F-Tile Serial Lite IV Intel FPGA IP Overview בעמוד 6 · F-Tile Serial Lite IV Intel FPGA IP Design Exampהמדריך למשתמש

4.1. נתיב TX
נתיב הנתונים של TX מורכב מהרכיבים הבאים: · מתאם MAC · בלוק הכנסת מילת בקרה · CRC · מקודד MII · בלוק PCS · בלוק PMA

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 20

שלח משוב

4. תיאור פונקציונלי 683074 | 2022.04.28
איור 7. נתיב TX

מהיגיון המשתמש

TX MAC

ממשק סטרימינג של Avalon

מתאם MAC

שליטה בהכנסת מילים

CRC

מקודד MII

ממשק MII PCS מותאם אישית
PCS ו-PMA

ממשק טורי TX להתקן FPGA אחר

4.1.1. מתאם MAC TX
מתאם TX MAC שולט בהעברת הנתונים ללוגיקת המשתמש באמצעות ממשק הסטרימינג של Avalon®. בלוק זה תומך בהעברת מידע ובקרת זרימה המוגדרים על ידי המשתמש.

העברת מידע מוגדר על ידי משתמש

במצב מלא, ה-IP מספק את האות tx_is_usr_cmd שבו אתה יכול להשתמש כדי להתחיל מחזור מידע מוגדר על ידי משתמש כגון שידור XOFF/XON ללוגיקת המשתמש. אתה יכול ליזום את מחזור העברת המידע המוגדר על-ידי המשתמש על-ידי הצהרת אות זה והעברת המידע באמצעות tx_avs_data יחד עם הטענה של אותות tx_avs_startofpacket ו-tx_avs_valid. לאחר מכן הבלוק מבטל את ה-tx_avs_ready למשך שני מחזורים.

פֶּתֶק:

תכונת המידע המוגדרת על ידי המשתמש זמינה רק במצב מלא.

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 21

4. תיאור פונקציונלי 683074 | 2022.04.28

איור 8.

בקרת זרימה

ישנם מצבים שבהם ה-TX MAC אינו מוכן לקבל נתונים מהלוגיקת המשתמש, כגון במהלך תהליך יישור קישור מחדש או כאשר אין נתונים זמינים לשידור מהלוגיקת המשתמש. כדי למנוע אובדן נתונים עקב תנאים אלה, ה-IP משתמש באות tx_avs_ready כדי לשלוט בזרימת הנתונים מהלוגיקה של המשתמש. ה-IP מבטל את האות כאשר מתרחשים התנאים הבאים:
· כאשר tx_avs_startofpacket מוגשת, tx_avs_ready מבוטלת למשך מחזור שעון אחד.
· כאשר tx_avs_endofpacket מוגשת, tx_avs_ready מבוטלת למשך מחזור שעון אחד.
· כאשר כל CWs מזווג מוצהר tx_avs_ready מבוטל למשך שני מחזורי שעון.
· כאשר החדרת סמן יישור RS-FEC מתרחשת בממשק ה-PCS המותאם אישית, tx_avs_ready מבוטלת למשך ארבעה מחזורי שעון.
· כל 17 שעון ליבת Ethernet עוברים מחזורי מצב אפנון PAM4 וכל 33 שעון ליבת Ethernet עוברים במצב אפנון NRZ. ה-tx_avs_ready מנוצל למחזור שעון אחד.
· כאשר היגיון משתמש מבטל את tx_avs_valid במהלך העברת נתונים לא.

דיאגרמות התזמון הבאות הן למשלamples של מתאם MAC TX באמצעות tx_avs_ready עבור בקרת זרימת נתונים.

בקרת זרימה עם tx_avs_valid Deassertion ו-START/END CWs מזווגים

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

סימני אות תקפים

D5 D6

tx_avs_ready tx_avs_startofpacket

אות מוכן מבטל את הטענה למשך שני מחזורים להכנסת END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 ריק D4

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 22

שלח משוב

4. תיאור פונקציונלי 683074 | 2022.04.28

איור 9.

בקרת זרימה עם הכנסת סמן יישור
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

איור 10.

בקרת זרימה עם START/END CWs מזווגים חופפים להכנסת סמן יישור

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

סיים STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. הכנסת מילת בקרה (CW).
ה-F-Tile Serial Lite IV Intel FPGA IP בונה CWs על סמך אותות הקלט מהלוגיקה של המשתמש. ה-CW מציינים מפרידי מנות, מידע על מצב שידור או נתוני משתמש לבלוק ה-PCS והם נגזרים מקודי בקרה XGMII.
הטבלה הבאה מציגה את התיאור של ה-CWs הנתמכים:

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 23

4. תיאור פונקציונלי 683074 | 2022.04.28

טבלה 11.
התחל סוף יישור

תיאור של CWs נתמכים

מספר מילים (מילה אחת

= 64 סיביות)

כֵּן

EMPTY_CYC

כֵּן

לְהִתְבַּטֵל

לֹא

נְתוּנִים

כֵּן

בלהקה

תֵאוּר
התחלה של מפריד נתונים. מפריד סוף נתונים. מילת בקרה (CW) ליישור RX. מחזור ריק בהעברת נתונים. IDLE (מחוץ ללהקה). מטען.

טבלה 12. תיאור שדה CW
שדה RSVD num_valid_bytes_eob
ריק eop sop seop align CRC32 usr

תֵאוּר
שדה שמור. עשוי לשמש להרחבה עתידית. קשור ל-0.
מספר בתים חוקיים במילה האחרונה (64 סיביות). זהו ערך של 3bit. · 3'b000: 8 בתים · 3'b001: 1 בתים · 3'b010: 2 בתים · 3'b011: 3 בתים · 3'b100: 4 בתים · 3'b101: 5 בתים · 3'b110: 6 בתים · 3'b111: 7 בתים
מספר מילים לא חוקיות בסוף רצף.
מציין את ממשק הסטרימינג של RX Avalon כדי להצהיר על אות סוף מנה.
מציין את ממשק הסטרימינג של RX Avalon כדי להצהיר על אות התחלה של מנה.
מציין את ממשק הסטרימינג של RX Avalon כדי לקבוע התחלה של מנה וסוף מנה באותו מחזור.
בדוק יישור RX.
הערכים של CRC מחושב.
מציין שמילת הבקרה (CW) מכילה מידע מוגדר על ידי המשתמש.

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 24

שלח משוב

4. תיאור פונקציונלי 683074 | 2022.04.28

4.1.2.1. התחלה של פרץ CW

איור 11. התחלה של פרץ CW פורמט

הַתחָלָה

63:56

RSVD

55:48

RSVD

47:40

RSVD

נְתוּנִים

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

עָרוּץ

7:0

'hFB(START)

שליטה 7:0

טבלה 13.

במצב מלא, אתה יכול להכניס את ה-START CW על ידי הצהרת האות tx_avs_startofpacket. כאשר אתה קובע רק את האות tx_avs_startofpacket, ה-sop bit מוגדר. כאשר אתה טוען הן את האותות tx_avs_startofpacket והן את האותות tx_avs_endofpacket, ביט ה-seop מוגדר.

ערכי שדה START CW
סופה/סייפ שדה
usr (8)
ליישר

עֵרֶך

בהתאם לאות tx_is_usr_cmd:

1: כאשר tx_is_usr_cmd = 1

0: כאשר tx_is_usr_cmd = 0

במצב בסיסי, ה-MAC שולח START CW לאחר ביטול האיפוס. אם אין נתונים זמינים, ה-MAC שולח ללא הרף EMPTY_CYC בשילוב עם END ו-START CWs עד שתתחיל לשלוח נתונים.

4.1.2.2. סוף התפרצות CW

איור 12. פורמט CW סוף פרץ

סוֹף

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

נתונים 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

רֵיק

7:0

RSVD

num_valid_bytes_eob

לִשְׁלוֹט

7:0

(8) זה נתמך רק במצב מלא.
שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 25

4. תיאור פונקציונלי 683074 | 2022.04.28

טבלה 14.

ה-MAC מכניס את ה-END CW כאשר ה-tx_avs_endofpacket נרשם. ה-END CW מכיל את מספר הבתים החוקיים במילת הנתונים האחרונה ואת מידע ה-CRC.

ערך CRC הוא תוצאת CRC של 32 סיביות עבור הנתונים בין ה-START CW למילת הנתונים לפני ה-END CW.

הטבלה הבאה מציגה את ערכי השדות ב-END CW.

ערכי שדה END CW
שדה eop CRC32 num_valid_bytes_eob

ערך 1
ערך מחושב CRC32. מספר בתים חוקיים במילת הנתונים האחרונה.

4.1.2.3. Alignment Paired CW

איור 13. Alignment Paired CW Format

יישור CW צמד עם START/END

ממשק XGMII של 64+8 סיביות

הַתחָלָה

63:56

RSVD

55:48

RSVD

47:40

RSVD

נְתוּנִים

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

שליטה 7:0

ממשק XGMII של 64+8 סיביות

סוֹף

63:56

'hFD

55:48

RSVD

47:40

RSVD

נְתוּנִים

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

שליטה 7:0

ALIGN CW הוא CW מזווג עם START/END או END/START CW. אתה יכול להכניס את ה-CW המזווג ALIGN על ידי הפעלת האות tx_link_reinit, הגדרת מונה תקופת היישור או התחלת איפוס. כאשר ה-ALIGN המזווג CW מוכנס, שדה היישור מוגדר ל-1 כדי להפעיל את בלוק יישור המקלט כדי לבדוק יישור נתונים בכל הנתיבים.

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 26

שלח משוב

4. תיאור פונקציונלי 683074 | 2022.04.28

טבלה 15.

ALIGN CW ערכי שדה
יישור שדה
eop sop usr seop

ערך 1 0 0 0 0

4.1.2.4. מחזור ריק CW

איור 14. פורמט CW של מחזור ריק

EMPTY_CYC התאמה עם END/START

ממשק XGMII של 64+8 סיביות

סוֹף

63:56

'hFD

55:48

RSVD

47:40

RSVD

נְתוּנִים

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

שליטה 7:0

ממשק XGMII של 64+8 סיביות

הַתחָלָה

63:56

RSVD

55:48

RSVD

47:40

RSVD

נְתוּנִים

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

שליטה 7:0

טבלה 16.

כאשר אתה מבטל את tx_avs_valid עבור שני מחזורי שעון במהלך פרץ, ה-MAC מוסיף EMPTY_CYC CW בשילוב עם END/START CWs. אתה יכול להשתמש ב-CW זה כאשר אין נתונים זמינים לשידור לרגע.

כאשר אתה מבטל את tx_avs_valid עבור מחזור אחד, ה-IP מבטל את tx_avs_valid למשך כפול מהתקופה של tx_avs_valid deassertion כדי ליצור זוג של END/START CWs.

ערכי שדה EMPTY_CYC CW
יישור שדה
eop

ערך 0 0

נִמשָׁך…

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 27

4. תיאור פונקציונלי 683074 | 2022.04.28

שטח sop usr seop

ערך 0 0 0

4.1.2.5. סרק CW

איור 15. פורמט CW סרק

IDLE CW

63:56

'ח07

55:48

'ח07

47:40

'ח07

נְתוּנִים

39:32 31:24

'ח07 'ח07

23:16

'ח07

15:8

'ח07

7:0

'ח07

שליטה 7:0

ה-MAC מכניס את ה-IDLE CW כאשר אין שידור. במהלך תקופה זו, האות tx_avs_valid נמוך.
אתה יכול להשתמש ב-IDLE CW כאשר הושלמה העברת פרץ או שהשידור במצב סרק.

4.1.2.6. Word Data

מילת הנתונים היא המטען של מנה. סיביות הבקרה של XGMII מוגדרות כולם ל-0 בפורמט מילת נתונים.

איור 16. תבנית Word Data

ממשק XGMII 64+8 סיביות

DATA WORD

63:56

נתוני משתמש 7

55:48

נתוני משתמש 6

47:40

נתוני משתמש 5

נְתוּנִים

39:32 31:24

נתוני משתמש 4 נתוני משתמש 3

23:16

נתוני משתמש 2

15:8

נתוני משתמש 1

7:0

נתוני משתמש 0

שליטה 7:0

4.1.3. TX CRC
אתה יכול להפעיל את בלוק TX CRC באמצעות הפרמטר Enable CRC בעורך פרמטרי IP. תכונה זו נתמכת הן במצב בסיסי והן במצב מלא.

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 28

שלח משוב

4. תיאור פונקציונלי 683074 | 2022.04.28

ה-MAC מוסיף את ערך ה-CRC ל-END CW על ידי קביעת האות tx_avs_endofpacket. במצב BASIC, רק ALIGN CW בשילוב עם END CW מכיל שדה CRC חוקי.
בלוק TX CRC מתממשק עם בלוק TX Control Word Insertion ו-TX MII Encode. בלוק TX CRC מחשב את ערך ה-CRC עבור נתוני ערך של 64 סיביות למחזור החל מה-START CW עד END CW.
אתה יכול להצהיר על האות crc_error_inject כדי להשחית נתונים בכוונה בנתיב ספציפי כדי ליצור שגיאות CRC.

4.1.4. מקודד TX MII

מקודד TX MII מטפל בהעברת המנות מה-MAC ל-TX PCS.

האיור הבא מציג את דפוס הנתונים באפיק 8-bit MII במצב אפנון PAM4. ה-START ו-END CW מופיעים פעם אחת בכל שני נתיבי MII.

איור 17. מצב אפנון PAM4 דפוס נתונים MII

מחזור 1

מחזור 2

מחזור 3

מחזור 4

מחזור 5

SOP_CW

DATA_1

DATA_9 DATA_17

לְהִתְבַּטֵל

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

לְהִתְבַּטֵל

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

האיור הבא מציג את דפוס הנתונים באפיק 8-bit MII במצב אפנון NRZ. ה-START ו-END CW מופיעים בכל נתיבי MII.

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 29

4. תיאור פונקציונלי 683074 | 2022.04.28

איור 18. מצב אפנון NRZ MII Data Pattern

מחזור 1

מחזור 2

מחזור 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

מחזור 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

מחזור 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS ו-PMA
F-Tile Serial Lite IV Intel FPGA IP מגדיר את מקלט המשדר F-tile למצב Ethernet PCS.

4.2. נתיב RX
נתיב הנתונים של RX מורכב מהרכיבים הבאים: · בלוק PMA · בלוק PCS · מפענח MII · CRC · בלוק ביטול הטיה · בלוק הסרת מילות בקרה

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 30

שלח משוב

4. תיאור פונקציונלי 683074 | 2022.04.28
איור 19. נתיב RX

ללוגיקת המשתמש Avalon Streaming Interface
RX MAC
שליטה בהסרת מילים
הטיה

CRC

מפענח MII

ממשק MII PCS מותאם אישית
PCS ו-PMA

ממשק RX טורי ממכשיר FPGA אחר
4.2.1. RX PCS ו-PMA
F-Tile Serial Lite IV Intel FPGA IP מגדיר את התצורה של משדר F-tile למצב Ethernet PCS.
4.2.2. מפענח RX MII
בלוק זה מזהה אם נתונים נכנסים מכילים מילת בקרה וסמני יישור. מפענח ה-RX MII מוציא נתונים בצורה של 1-bit חוקי, מחוון סמן 1-bit, מחוון בקרה של 1bit ונתונים של 64-bit לכל נתיב.
4.2.3. RX CRC
אתה יכול להפעיל את בלוק TX CRC באמצעות הפרמטר Enable CRC בעורך פרמטרי IP. תכונה זו נתמכת הן במצב בסיסי והן במצב מלא. בלוק RX CRC מתממשק עם בלוקים RX Control Word Removal ו-RX MII Decoder. ה-IP קובע אות rx_crc_error כאשר מתרחשת שגיאת CRC.

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 31

4. תיאור פונקציונלי 683074 | 2022.04.28
ה-IP מבטל את שגיאת rx_crc_error בכל פרץ חדש. זהו פלט ללוגיקת המשתמש לטיפול בשגיאות לוגיקה של המשתמש.
4.2.4. RX Deskew
בלוק הסרת ה-RX מזהה את סמני היישור עבור כל נתיב ומיישר מחדש את הנתונים לפני שליחתם לבלוק ההסרה של RX CW.
אתה יכול לבחור לאפשר לליבת ה-IP ליישר את הנתונים עבור כל נתיב באופן אוטומטי כאשר מתרחשת שגיאת יישור על ידי הגדרת הפרמטר Enable Auto Alignment בעורך פרמטרי IP. אם תשבית את תכונת היישור האוטומטית, ליבת ה-IP תובעת את האות rx_error כדי לציין שגיאת יישור. עליך להצהיר על rx_link_reinit כדי להתחיל את תהליך יישור הנתיב כאשר מתרחשת שגיאת יישור נתיב.
ה-RX deskew מזהה את סמני היישור בהתבסס על מכונת מצב. התרשים הבא מציג את המצבים בבלוק ה-RX deskew.

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 32

שלח משוב

4. תיאור פונקציונלי 683074 | 2022.04.28

איור 20.

RX Deskew Lane Alignment State Machine עם תרשים זרימה מאופשר יישור אוטומטי
הַתחָלָה

לְהִתְבַּטֵל

איפוס = 1 כן לא

כל PCS

לֹא

נתיבים מוכנים?

כֵּן

לַחֲכוֹת

כל סמני הסנכרון מס
זוהה?
כֵּן
עלון

לֹא
כן פסק זמן?

כֵּן
איבד את ההתאמה?
אין סוף

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 33

4. תיאור פונקציונלי 683074 | 2022.04.28

איור 21.

RX Deskew Lane Alignment State Machine עם תרשים זרימה מושבת של יישור אוטומטי
הַתחָלָה

לְהִתְבַּטֵל

איפוס = 1 כן לא

כל PCS

לֹא

נתיבים מוכנים?

כֵּן

כֵּן
rx_link_reinit =1
אין שגיאה

לא כן פסק זמן?

לַחֲכוֹת
אין סמני כל הסנכרון
זוהה?
כן ALIGN

כֵּן
איבד את ההתאמה?
לֹא
סוֹף
1. תהליך היישור מתחיל במצב ה-IDLE. הבלוק עובר למצב WAIT כאשר כל נתיבי ה-PCS מוכנים ו-rx_link_reinit מבוטל.
2. במצב WAIT, הבלוק בודק שכל הסמנים המזוהים נקבעים באותו מחזור. אם תנאי זה נכון, הבלוק עובר למצב ALIGNED.
3. כאשר הבלוק נמצא במצב ALIGNED, זה מציין שהנתיבים מיושרים. במצב זה, הבלוק ממשיך לעקוב אחר יישור הנתיב ולבדוק אם כל הסמנים קיימים באותו מחזור. אם לפחות סמן אחד לא קיים באותו מחזור והפרמטר Enable Auto Alignment מוגדר, הבלוק עובר ל-

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 34

שלח משוב

4. תיאור פונקציונלי 683074 | 2022.04.28

מצב IDLE לאתחל מחדש את תהליך היישור. אם Enable Auto Alignment לא מוגדר ולפחות סמן אחד לא קיים באותו מחזור, הבלוק עובר למצב ERROR וממתין ללוגיקת המשתמש כדי לקבוע אות rx_link_reinit כדי להתחיל תהליך יישור נתיב.

איור 22. יישור נתיב מחדש עם Enable Auto Alignment Enabled rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew State

ALGNED

לְהִתְבַּטֵל

לַחֲכוֹת

ALGNED

AUTO_ALIGN = 1

איור 23. יישור נתיב מחדש עם Enable Auto Alignment Disabled rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew State

ALGNED

שְׁגִיאָה

לְהִתְבַּטֵל

לַחֲכוֹת

ALGNED

AUTO_ALIGN = 0
4.2.5. הסרת RX CW
בלוק זה מפענח את ה-CW ושולח נתונים ללוגיקת המשתמש באמצעות ממשק הסטרימינג של Avalon לאחר הסרת ה-CW.
כאשר אין נתונים חוקיים זמינים, בלוק ההסרה של RX CW מבטל את האות rx_avs_valid.
במצב FULL, אם ביט המשתמש מוגדר, בלוק זה קובע את האות rx_is_usr_cmd והנתונים במחזור השעון הראשון משמשים כמידע או פקודה המוגדרים על ידי המשתמש.
כאשר rx_avs_ready deassert ו-rx_avs_valid קובע, בלוק ההסרה של RX CW מייצר מצב שגיאה ללוגיקת המשתמש.
אותות הזרימה של Avalon הקשורים לבלוק זה הם כדלקמן: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 35

4. תיאור פונקציונלי 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (זמין רק במצב מלא)
4.3. F-Tile Serial Lite IV אינטל FPGA IP Clock Architecture
ל-F-Tile Serial Lite IV Intel FPGA IP יש ארבע כניסות שעון שמייצרות שעונים לבלוקים שונים: · שעון ייחוס של מקלט משדר (xcvr_ref_clk) - שעון קלט משעון חיצוני
שבבים או מתנדים אשר מייצרים שעונים עבור TX MAC, RX MAC, ו-TX ו-RX PCS מותאמים אישית בלוקים. עיין בפרמטרים לטווח תדרים נתמך. · שעון ליבת TX (tx_core_clk)–שעון זה נגזר מ-PLL של מקלט משדר משמש עבור TX MAC. שעון זה הוא גם שעון פלט מהמקלט המשדר F-tile לחיבור ללוגיקית המשתמש TX. · שעון ליבת RX (rx_core_clk)–שעון זה נגזר ממקלט המשדר PLL המשמש ל-RX deskew FIFO ו-RX MAC. שעון זה הוא גם שעון פלט מהמקלט F-tile לחיבור ללוגיקית המשתמש RX. · שעון עבור ממשק קונפיגורציה מחדש של משדר (reconfig_clk) – שעון קלט ממעגלי שעון חיצוניים או מתנדים אשר יוצר שעונים עבור ממשק קונפיגורציה מחדש של מקלט משדר F-tile בנתיבי נתונים TX ו-RX כאחד. תדר השעון הוא 100 עד 162 מגה-הרץ.
דיאגרמת הבלוקים הבאה מציגה את תחומי השעון של F-Tile Serial Lite IV Intel FPGA IP ואת החיבורים בתוך ה-IP.

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 36

שלח משוב

4. תיאור פונקציונלי 683074 | 2022.04.28

איור 24.

F-Tile Serial Lite IV אינטל FPGA IP Clock Architecture

מַתנֵד

FPGA1
F-Tile Serial Lite IV Intel FPGA IP משדר שעון ממשק תצורה מחדש
(reconfig_clk)

tx_core_clkout (התחבר ללוגיקת המשתמש)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

שעון ממשק תצורה מחדש של מקלט משדר

(reconfig_clk)

מַתנֵד

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (התחבר ללוגיקת המשתמש)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon זרימת ממשק TX נתונים
TX MAC

serial_link[n-1:0]

הטיה

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

הסרת FIFO

rx_core_clkout (התחבר ללוגיקת המשתמש)

rx_core_clk= clk_pll_div64[mid_ch]

PCS מותאמים אישית

serial_link[n-1:0]

TX MAC

Avalon זרימת ממשק TX נתונים

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (התחבר ללוגיקת המשתמש)

שעון מקלט משדר (xcvr_ref_clk)
שעון מקלט משדר (xcvr_ref_clk)

מַתנֵד*

אַגָדָה

מכשיר FPGA
תחום שעון ליבה של TX
תחום שעון ליבת RX
תחום שעון ייחוס של מקלט משדר מכשיר חיצוני אותות נתונים

4.4. איפוס ואתחול קישור
לבלוקים של MAC, F-tile Hard IP ולבלוקים להגדרה מחדש יש אותות איפוס שונים: · בלוקי MAC TX ו-RX משתמשים באותות איפוס tx_core_rst_n ו-rx_core_rst_n. · כונן אותות איפוס tx_pcs_fec_phy_reset_n ו-rx_pcs_fec_phy_reset_n
בקר האיפוס הרך לאיפוס ה-F-tile Hard IP. · בלוק הגדרה מחדש משתמש באות האיפוס reconfig_reset.

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 37

4. תיאור פונקציונלי 683074 | 2022.04.28

איור 25. איפוס ארכיטקטורה
Avalon זרימת ממשק TX נתונים
MAC
Avalon הזרמת נתונים של ממשק SYNC RX

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile Hard IP

TX Serial Data RX Serial Data

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

אפס את ההיגיון
מידע קשור · הנחיות איפוס בעמוד 51 · F-Tile Serial Lite IV Intel FPGA IP Design Exampהמדריך למשתמש
4.4.1. איפוס ורצף אתחול TX
רצף איפוס ה-TX עבור F-Tile Serial Lite IV Intel FPGA IP הוא כדלקמן: 1. קבע tx_pcs_fec_phy_reset_n, tx_core_rst_n ו-reconfig_reset
בו-זמנית כדי לאפס את קובצי ה-IP הקשיחים של F-tile, ה-MAC והקונפיגורציה מחדש. שחרר את tx_pcs_fec_phy_reset_n ואיפוס תצורה מחדש לאחר המתנה ל-tx_reset_ack כדי להבטיח שהבלוקים מאופסים כראוי. 2. לאחר מכן ה-IP קובע את האותות phy_tx_lanes_stable, tx_pll_locked ו-phy_ehip_ready לאחר שחרור האיפוס של tx_pcs_fec_phy_reset_n, כדי לציין שה-TX PHY מוכן לשידור. 3. האות tx_core_rst_n משתחרר אחרי האות phy_ehip_ready הולך גבוה. 4. ה-IP מתחיל לשדר תווי IDLE על ממשק MII ברגע שה-MAC לא מתאפס. אין דרישה ליישור נתיב TX ולהטיית כי כל הנתיבים משתמשים באותו שעון. 5. בזמן שידור תווי IDLE, ה-MAC קובע את האות tx_link_up. 6. לאחר מכן ה-MAC מתחיל לשדר ALIGN בשילוב עם START/END או END/START CW במרווח קבוע כדי להתחיל את תהליך יישור הנתיב של המקלט המחובר.

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 38

שלח משוב

4. תיאור פונקציונלי 683074 | 2022.04.28

איור 26.

תרשים תזמון TX איפוס ואיתחול
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _נעול

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. איפוס ורצף אתחול RX
רצף איפוס ה-RX עבור F-Tile Serial Lite IV Intel FPGA IP הוא כדלקמן:
1. הגדר את rx_pcs_fec_phy_reset_n, rx_core_rst_n ו-reconfig_reset בו-זמנית כדי לאפס את בלוקי ה-IP, ה-MAC והקונפיגורציה מחדש של F-tile. שחרר את rx_pcs_fec_phy_reset_n ואיפוס תצורה מחדש לאחר המתנה ל-rx_reset_ack כדי להבטיח שהבלוקים מאופסים כראוי.
2. לאחר מכן, ה-IP קובע את האות phy_rx_pcs_ready לאחר שחרור איפוס ה-PCS המותאם אישית, כדי לציין ש-RX PHY מוכן לשידור.
3. האות rx_core_rst_n משתחרר לאחר שהאות phy_rx_pcs_ready הולך גבוה.
4. ה-IP מתחיל את תהליך יישור הנתיב לאחר שחרור איפוס ה-RX MAC ועם קבלת ALIGN בשילוב עם START/END או END/START CW.
5. בלוק ביטול הטיה של RX קובע את האות rx_link_up ברגע שהיישור עבור כל הנתיבים הושלם.
6. לאחר מכן ה-IP מוסר את האות rx_link_up ללוגיקת המשתמש כדי לציין שקישור ה-RX מוכן להתחיל קליטת נתונים.

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 39

4. תיאור פונקציונלי 683074 | 2022.04.28

איור 27. תרשים תזמון איפוס RX ואתחול
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. חישוב יעילות קצב קישור ורוחב פס

חישוב יעילות רוחב הפס של F-Tile Serial Lite IV Intel FPGA IP הוא כדלקמן:

יעילות רוחב פס = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

טבלה 17. משתני יעילות רוחב פס תיאור

מִשְׁתַנֶה

תֵאוּר

raw_rate burst_size

זהו קצב הסיביות שהושג על ידי הממשק הטורי. raw_rate = רוחב SERDES * תדר שעון משדר דוגמהample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
ערך גודל התפרצות. כדי לחשב יעילות רוחב פס ממוצעת, השתמש בערך גודל פרץ נפוץ. לקצב מקסימלי, השתמש בערך גודל פרץ מקסימלי.

burst_size_ovhd

ערך התקורה של גודל התפרצות.
במצב מלא, הערך burst_size_ovhd מתייחס ל-CWs המזווגים START ו-END.
במצב בסיסי, אין burst_size_ovhd כי אין CWs מזווגים START ו-END.

align_marker_period

הערך של התקופה שבה הוכנס סמן יישור. הערך הוא 81920 מחזור שעון להידור ו-1280 לסימולציה מהירה. ערך זה מתקבל מהלוגיקה הקשיחה של PCS.

align_marker_width srl4_align_period

מספר מחזורי השעון שבהם אות סמן יישור חוקי נשמר גבוה.
מספר מחזורי השעון בין שני סמני יישור. אתה יכול להגדיר ערך זה באמצעות הפרמטר תקופת יישור בעורך פרמטרי IP.

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 40

שלח משוב

4. תיאור פונקציונלי 683074 | 2022.04.28
חישובי קצב הקישור הם כדלקמן: קצב אפקטיבי = יעילות רוחב פס * raw_rate אתה יכול לקבל את תדירות השעון המקסימלית של המשתמש באמצעות המשוואה הבאה. חישוב תדירות השעון המרבי של המשתמש מניח הזרמת נתונים רציפה ולא מתרחש מחזור IDLE בלוגיקת המשתמש. קצב זה חשוב בעת תכנון FIFO לוגיקת המשתמש כדי למנוע הצפת FIFO. תדר שעון מקסימלי למשתמש = קצב אפקטיבי / 64

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 41

683074 | 2022.04.28 שלח משוב

5. פרמטרים

טבלה 18. F-Tile Serial Lite IV Intel FPGA IP תיאור פרמטר

פָּרָמֶטֶר

עֵרֶך

בְּרִירַת מֶחדָל

תֵאוּר

אפשרויות עיצוב כלליות

סוג אפנון PMA

· PAM4 · NRZ

PAM4

בחר את מצב אפנון PCS.

סוג PMA

· FHT · FGT

FGT

בוחר את סוג מקלט המשדר.

קצב נתונים PMA

· עבור מצב PAM4:
- סוג מקלט משדר FGT: 20 Gbps 58 Gbps
- סוג מקלט משדר FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· עבור מצב NRZ:
- סוג מקלט משדר FGT: 10 Gbps 28.05 Gbps
- סוג מקלט משדר FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

מציין את קצב הנתונים האפקטיבי בפלט של מקלט המשדר המשלב שידור ותקורות אחרות. הערך מחושב לפי ה-IP על ידי עיגול כלפי מעלה עד מקום עשרוני אחד ביחידת Gbps.

מצב PMA

· דופלקס · Tx · Rx

דופלקס

עבור סוג משדר FHT, הכיוון הנתמך הוא דופלקס בלבד. עבור סוג מקלט משדר FGT, הכיוון הנתמך הוא Duplex, Tx ו-Rx.

מספר PMA

· עבור מצב PAM4:

נתיבים

- 1 עד 12

· עבור מצב NRZ:

- 1 עד 16

בחר את מספר הנתיבים. עבור עיצוב סימפלקס, מספר הנתיבים הנתמך הוא 1.

תדר שעון התייחסות PLL

· עבור סוג משדר FHT: 156.25 מגה-הרץ
· עבור סוג מקלט משדר FGT: 27.5 מגה-הרץ 379.84375 מגה-הרץ, בהתאם לקצב הנתונים של מקלט המשדר שנבחר.

· עבור סוג משדר FHT: 156.25 מגה-הרץ
· עבור סוג מקלט משדר FGT: 165 מגה-הרץ

מציין את תדר שעון הייחוס של מקלט המשדר.

מערכת PLL

—

שעון התייחסות

תֶדֶר

170 מגה-הרץ

זמין רק עבור סוג משדר FHT. מציין את שעון ההתייחסות של מערכת PLL וישמש כקלט של F-Tile Reference ו-System PLL Clocks Intel FPGA IP ליצירת שעון מערכת PLL.

תדר PLL של מערכת
תקופת יישור

— 128 65536

אפשר RS-FEC

לְאַפשֵׁר

876.5625 מגה-הרץ 128 הפעלה

מציין את תדר השעון של מערכת PLL.
מציין את תקופת סמן היישור. הערך חייב להיות x2. הפעל כדי להפעיל את תכונת RS-FEC.
נִמשָׁך…

ISO 9001:2015 רשום

5. פרמטרים 683074 | 2022.04.28

פָּרָמֶטֶר

עֵרֶך

בְּרִירַת מֶחדָל

תֵאוּר

השבת

עבור מצב אפנון PAM4 PCS, RS-FEC מופעל תמיד.

ממשק משתמש

מצב סטרימינג

· מלא · בסיסי

מָלֵא

בחר את הזרמת הנתונים עבור ה-IP.

מלא: מצב זה שולח מחזור התחלה של מנה וסיום מנה בתוך מסגרת.

בסיסי: זהו מצב סטרימינג טהור שבו נתונים נשלחים ללא התחלה של מנה, ריקה וסוף מנה כדי להגדיל את רוחב הפס.

אפשר CRC

אפשר השבת

השבת

הפעל כדי לאפשר זיהוי ותיקון שגיאות CRC.

אפשר יישור אוטומטי

אפשר השבת

השבת

הפעל כדי להפעיל את תכונת יישור הנתיב האוטומטי.

אפשר נקודת קצה של ניפוי באגים

אפשר השבת

השבת

כאשר הוא פועל, ה-F-Tile Serial Lite IV Intel FPGA IP כולל נקודת קצה Debug משובצת המתחברת באופן פנימי לממשק ממופת הזיכרון של Avalon. ה-IP יכול לבצע בדיקות מסוימות ופונקציות ניפוי באגים דרך JTAG באמצעות מסוף המערכת. ערך ברירת המחדל הוא כבוי.

מיזוג פשוט (הגדרת פרמטר זו זמינה רק כאשר אתה בוחר עיצוב כפול FGT).

RSFEC מופעל ב-Serial Lite IV Simplex IP השני הממוקם באותו ערוץ FGT(ים)

אפשר השבת

השבת

הפעל אפשרות זו אם אתה זקוק לתערובת של תצורה עם RS-FEC מופעלת ומושבתת עבור ה-F-Tile Serial Lite IV Intel FPGA IP בעיצוב כפול סימפלקס עבור מצב מקלט משדר NRZ, כאשר גם TX וגם RX ממוקמים על אותו FGT ערוץ(ים).

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 43

683074 | 2022.04.28 שלח משוב

6. F-Tile Serial Lite IV Intel FPGA IP Signals

6.1. אותות שעון

טבלה 19. אותות שעון

שֵׁם

כיוון רוחב

תֵאוּר

tx_core_clkout

פלט שעון ליבת TX עבור ממשק ה-PCS המותאם אישית של TX, TX MAC ולוגיקת משתמש

נתיב הנתונים של TX.

שעון זה נוצר מבלוק PCS המותאם אישית.

rx_core_clkout

פלט שעון ליבת RX עבור ממשק RX PCS מותאם אישית, RX deskew FIFO, RX MAC

ולוגיקת משתמש בנתיב הנתונים של RX.

שעון זה נוצר מבלוק PCS המותאם אישית.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

שעון ייחוס של מקלט משדר קלט.

כאשר סוג מקלט המשדר מוגדר ל-FGT, חבר את השעון הזה לאות המוצא (out_refclk_fgt_0) של שעוני ה-F-Tile Reference ו-System PLL Intel FPGA IP. כאשר סוג מקלט המשדר מוגדר ל-FHT, חבר

השעון הזה לאות הפלט (out_fht_cmmpll_clk_0) של ה-F-Tile Reference ו-System PLL Clocks Intel FPGA IP.

עיין בפרמטרים לטווח תדרים נתמך.

קלט שעון קלט עבור ממשק קונפיגורציה מחדש של מקלט משדר.

תדר השעון הוא 100 עד 162 מגה-הרץ.

חבר את אות השעון המבוא הזה למעגלי שעון חיצוניים או מתנדים.

קלט שעון קלט עבור ממשק קונפיגורציה מחדש של מקלט משדר.

תדר השעון הוא 100 עד 162 מגה-הרץ.

חבר את אות השעון המבוא הזה למעגלי שעון חיצוניים או מתנדים.

out_systempll_clk_ 1

קֶלֶט

שעון PLL מערכת.
חבר את השעון הזה לאות המוצא (out_systempll_clk_0) של שעוני ה-F-Tile Reference ו-System PLL Intel FPGA IP.

פרמטרי מידע קשורים בעמוד 42

6.2. אפס אותות

טבלה 20. איפוס אותות

שֵׁם

כיוון רוחב

tx_core_rst_n

קֶלֶט

דומיין שעון אסינכרוני

rx_core_rst_n

קֶלֶט

אסינכרוני

tx_pcs_fec_phy_reset_n 1

קֶלֶט

אסינכרוני

תֵאוּר

אות איפוס אקטיבי-נמוך. מאפס את ה-F-Tile Serial Lite IV TX MAC.

אות איפוס אקטיבי-נמוך. מאפס את ה-F-Tile Serial Lite IV RX MAC.

אות איפוס אקטיבי-נמוך.

נִמשָׁך…

ISO 9001:2015 רשום

6. F-Tile Serial Lite IV Intel FPGA IP Signals Interface 683074 | 2022.04.28

שֵׁם

דומיין שעון כיוון רוחב

תֵאוּר

מאפס את ה-F-Tile Serial Lite IV TX PCS המותאמים אישית.

rx_pcs_fec_phy_reset_n 1

קֶלֶט

אסינכרוני

אות איפוס אקטיבי-נמוך. מאפס את ה-F-Tile Serial Lite IV RX מותאם אישית.

reconfig_reset

קֶלֶט

reconfig_clk אות איפוס אקטיבי-גבוה.

מאפס את בלוק התצורה מחדש של ממשק Avalon ממופה זיכרון.

reconfig_sl_reset

קלט reconfig_sl_clk אות איפוס אקטיבי-גבוה.

מאפס את בלוק התצורה מחדש של ממשק Avalon ממופה זיכרון.

6.3. אותות MAC

טבלה 21.

אותות TX MAC
בטבלה זו, N מייצג את מספר הנתיבים שהוגדרו בעורך פרמטרי ה-IP.

שֵׁם

רוֹחַב

תחום שעון כיוון

תֵאוּר

tx_avs_ready

פלט tx_core_clkout אות הזרמת Avalon.

כאשר כתוב, מציין ש-TX MAC מוכן לקבל נתונים.

tx_avs_data

· (64*N)*2 (מצב PAM4)
· 64*N (מצב NRZ)

קֶלֶט

אות הזרמת tx_core_clkout Avalon. נתוני TX.

tx_avs_channel

קלט tx_core_clkout אות סטרימינג של Avalon.

מספר הערוץ עבור הנתונים המועברים במחזור הנוכחי.

אות זה אינו זמין במצב בסיסי.

tx_avs_valid

קלט tx_core_clkout אות סטרימינג של Avalon.

כשמוצהר, מציין שאות נתוני ה-TX תקף.

tx_avs_startofpacket

קלט tx_core_clkout אות סטרימינג של Avalon.

כאשר הוא טען, מציין את ההתחלה של חבילת נתונים TX.

קבע רק מחזור שעון בודד עבור כל חבילה.

אות זה אינו זמין במצב בסיסי.

tx_avs_endofpacket

קלט tx_core_clkout אות סטרימינג של Avalon.

כאשר הוא טען, מציין את הסוף של חבילת נתונים TX.

קבע רק מחזור שעון בודד עבור כל חבילה.

אות זה אינו זמין במצב בסיסי.

tx_avs_empty

קלט tx_core_clkout אות סטרימינג של Avalon.

מציין את מספר המילים הלא חוקיות בפרץ הסופי של נתוני ה-TX.

אות זה אינו זמין במצב בסיסי.

tx_num_valid_bytes_eob

קֶלֶט

tx_core_clkout

מציין את מספר הבתים החוקיים במילה האחרונה של הפרץ הסופי. אות זה אינו זמין במצב בסיסי.
נִמשָׁך…

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 45

6. F-Tile Serial Lite IV Intel FPGA IP Signals Interface 683074 | 2022.04.28

שם tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

רוחב 1
1 1
N 5

תחום שעון כיוון

תֵאוּר

קֶלֶט

tx_core_clkout

כאשר נטען, האות הזה מתחיל מחזור מידע מוגדר על ידי משתמש.
קבע את האות הזה באותו מחזור שעון כמו הצהרת tx_startofpacket.
אות זה אינו זמין במצב בסיסי.

פלט tx_core_clkout כאשר הוא נטען, מציין שקישור הנתונים TX מוכן להעברת נתונים.

תְפוּקָה

tx_core_clkout

כאשר נטען, האות הזה מתחיל יישור מחדש של נתיבים.
קבע את האות הזה למשך מחזור שעון אחד כדי להפעיל את ה-MAC לשלוח ALIGN CW.

קֶלֶט

tx_core_clkout כאשר נטען, ה-MAC מזריק שגיאת CRC32 לנתיבים נבחרים.

פלט tx_core_clkout לא בשימוש.

דיאגרמת התזמון הבאה מציגה דוגמהampשידורי נתונים של TX של 10 מילים מהיגיון משתמש על פני 10 נתיבים טוריים של TX.

איור 28.

תרשים תזמון העברת נתונים TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

נתיב 0

…………

STRT 0 10

N-10 END STRT 0

נתיב 1

…………

STRT 1 11

N-9 END STRT 1

N-10 END Idle IDLE N-9 END Idle Idle

נתיב 9

…………

STRT 9 19

N-1 END STRT 9

N-1 END בטל סרק

טבלה 22.

אותות RX MAC
בטבלה זו, N מייצג את מספר הנתיבים שהוגדרו בעורך פרמטרי ה-IP.

שֵׁם

רוֹחַב

תחום שעון כיוון

תֵאוּר

rx_avs_ready

קלט rx_core_clkout אות הזרמת Avalon.

כאשר הוא טען, מציין שהלוגיקת המשתמש מוכנה לקבל נתונים.

rx_avs_data

(64*N)*2 (מצב PAM4)
64*N (מצב NRZ)

תְפוּקָה

rx_core_clkout אות סטרימינג של Avalon. נתוני RX.

rx_avs_channel

פלט rx_core_clkout אות הזרמת Avalon.

מספר הערוץ להווית נתונים

התקבל במחזור הנוכחי.

אות זה אינו זמין במצב בסיסי.

rx_avs_valid

פלט rx_core_clkout אות הזרמת Avalon.

נִמשָׁך…

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 46

שלח משוב

6. F-Tile Serial Lite IV Intel FPGA IP Signals Interface 683074 | 2022.04.28

שֵׁם

רוֹחַב

תחום שעון כיוון

תֵאוּר

כשמוצהר, מציין שאות נתוני ה-RX תקף.

rx_avs_startofpacket

פלט rx_core_clkout אות הזרמת Avalon.

כאשר הוא טען, מציין את ההתחלה של חבילת נתונים RX.

קבע רק מחזור שעון בודד עבור כל חבילה.

אות זה אינו זמין במצב בסיסי.

rx_avs_endofpacket

פלט rx_core_clkout אות הזרמת Avalon.

כאשר הוא טוען, מציין את הסוף של חבילת נתונים RX.

קבע רק מחזור שעון בודד עבור כל חבילה.

אות זה אינו זמין במצב בסיסי.

rx_avs_empty

פלט rx_core_clkout אות הזרמת Avalon.

מציין את מספר המילים הלא חוקיות בפרץ הסופי של נתוני ה-RX.

אות זה אינו זמין במצב בסיסי.

rx_num_valid_bytes_eob

תְפוּקָה

rx_core_clkout מציין את מספר הבתים החוקיים במילה האחרונה של הפרץ הסופי.
אות זה אינו זמין במצב בסיסי.

rx_is_usr_cmd

פלט rx_core_clkout כאשר כתוב, האות הזה מפעיל משתמש-

מחזור מידע מוגדר.

קבע את האות הזה באותו מחזור שעון כמו הצהרת tx_startofpacket.

אות זה אינו זמין במצב בסיסי.

rx_link_up

פלט rx_core_clkout כשמוצהר, מציין את קישור הנתונים RX

מוכן לקליטת נתונים.

rx_link_reinit

קלט rx_core_clkout כאשר הוא נטען, אות זה מתחיל נתיבים

יישור מחדש.

אם תשבית את Enable Auto Alignment, קבע את האות הזה למשך מחזור שעון אחד כדי להפעיל את ה-MAC ליישר מחדש את הנתיבים. אם ההגדרה Enable Auto Alignment מוגדרת, ה-MAC יישר מחדש את הנתיבים באופן אוטומטי.

אל תביע אות זה כאשר הפעל יישור אוטומטי מוגדר.

rx_error

(N*2*2)+3 (מצב PAM4)
(N*2)*3 (מצב NRZ)

תְפוּקָה

rx_core_clkout

כאשר הוא טען, מציין שתנאי שגיאה מתרחשים בנתיב הנתונים RX.
· [(N*2+2):N+3] = מציין שגיאת PCS עבור נתיב ספציפי.
· [N+2] = מציין שגיאת יישור. אתחול מחדש את יישור הנתיב אם ביט זה מוצהר.
· [N+1]= מציין שהנתונים מועברים ללוגיקת המשתמש כאשר לוגיקת המשתמש אינה מוכנה.
· [N] = מציין אובדן יישור.
· [(N-1):0] = מציין שהנתונים מכילים שגיאת CRC.

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 47

6. F-Tile Serial Lite IV Intel FPGA IP Signals Interface 683074 | 2022.04.28

6.4. אותות קונפיגורציה מחדש של מקלט משדר

טבלה 23.

אותות קונפיגורציה מחדש של PCS
בטבלה זו, N מייצג את מספר הנתיבים שהוגדרו בעורך פרמטרי ה-IP.

שֵׁם

רוֹחַב

תחום שעון כיוון

תֵאוּר

reconfig_sl_read

קלט reconfig_sl_ פקודת קריאה של תצורה מחדש של PCS

קלק

אותות.

reconfig_sl_write

קלט reconfig_sl_ כתיבת תצורה מחדש של PCS

קלק

אותות פקודה.

reconfig_sl_address

14 ביטים + clogb2N

קֶלֶט

reconfig_sl_ clk

מציין תצורה מחדש של PCS כתובת ממשק ממופה זיכרון של Avalon בנתיב נבחר.
לכל נתיב יש 14 סיביות והסיביות העליונות מתייחסות להיסט הנתיב.
Example, עבור עיצוב NRZ/PAM4 עם 4 נתיבים, עם reconfig_sl_address[13:0] המתייחס לערך הכתובת:
· reconfig_sl_address[15:1 4] מוגדר ל-00 = כתובת עבור נתיב 0.
· reconfig_sl_address[15:1 4] מוגדר ל-01 = כתובת עבור נתיב 1.
· reconfig_sl_address[15:1 4] מוגדר ל-10 = כתובת עבור נתיב 2.
· reconfig_sl_address[15:1 4] מוגדר ל-11 = כתובת עבור נתיב 3.

reconfig_sl_readdata

Output reconfig_sl_ מציין נתוני תצורה מחדש של PCS

קלק

להיקרא על ידי מחזור מוכן ב

נתיב נבחר.

reconfig_sl_waitrequest

פלט reconfig_sl_ מייצג תצורה מחדש של PCS

קלק

ממשק מיפוי זיכרון של Avalon

אות עצירה בנתיב נבחר.

reconfig_sl_writedata

קלט reconfig_sl_ מציין נתוני תצורה מחדש של PCS

קלק

להיכתב על מחזור כתיבה ב-a

נתיב נבחר.

reconfig_sl_readdata_vali

תְפוּקָה

reconfig_sl_ מציין תצורה מחדש של PCS

קלק

הנתונים שהתקבלו תקפים בשדה שנבחר

נָתִיב.

טבלה 24.

אותות F-Tie Hard IP Reconfiguration
בטבלה זו, N מייצג את מספר הנתיבים שהוגדרו בעורך פרמטרי ה-IP.

שֵׁם

רוֹחַב

תחום שעון כיוון

תֵאוּר

reconfig_read

קלט reconfig_clk קריאה מחדש של תצורת PMA

אותות פקודה.

reconfig_write

קלט reconfig_clk כתיבה מחדש של תצורת PMA

אותות פקודה.

reconfig_address

18 ביטים + clog2bN

קֶלֶט

reconfig_clk

מציין כתובת ממשק ממופת זיכרון של PMA Avalon בנתיב נבחר.
נִמשָׁך…

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 48

שלח משוב

6. F-Tile Serial Lite IV Intel FPGA IP Signals Interface 683074 | 2022.04.28

שֵׁם
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

רוֹחַב
32 1 32 1

תחום שעון כיוון

תֵאוּר

בשני מצבי PAM4 ad NRZ, לכל נתיב יש 18 סיביות והסיביות העליונות הנותרות מתייחסות להיסט הנתיב.
Example, עבור עיצוב 4 נתיבים:
· reconfig_address[19:18] מוגדר ל-00 = כתובת עבור נתיב 0.
· reconfig_address[19:18] מוגדר ל-01 = כתובת עבור נתיב 1.
· reconfig_address[19:18] מוגדר ל-10 = כתובת עבור נתיב 2.
· reconfig_address[19:18] מוגדר ל-11 = כתובת עבור נתיב 3.

תְפוּקָה

reconfig_clk מציין נתוני PMA לקריאה על ידי מחזור מוכן בנתיב נבחר.

תְפוּקָה

reconfig_clk מייצג אות עצירה של ממשק ממופת זיכרון של PMA Avalon בנתיב נבחר.

קֶלֶט

reconfig_clk מציין נתוני PMA שייכתבו במחזור כתיבה בנתיב נבחר.

תְפוּקָה

reconfig_clk מציין שהנתונים שהתקבלו בתצורה מחדש של PMA תקפים בנתיב שנבחר.

6.5. אותות PMA

טבלה 25.

אותות PMA
בטבלה זו, N מייצג את מספר הנתיבים שהוגדרו בעורך פרמטרי ה-IP.

שֵׁם

רוֹחַב

תחום שעון כיוון

תֵאוּר

phy_tx_lanes_stable

N*2 (מצב PAM4)
N (מצב NRZ)

תְפוּקָה

אסינכרוני כאשר כתוב, מציין שנתיב הנתונים של TX מוכן לשלוח נתונים.

tx_pll_locked

N*2 (מצב PAM4)
N (מצב NRZ)

תְפוּקָה

אסינכרוני כשמוצהר, מציין שה-TX PLL השיג מצב נעילה.

phy_ehip_ready

N*2 (מצב PAM4)
N (מצב NRZ)

תְפוּקָה

אסינכרוני

כאשר כתוב, מציין שה-PCS המותאם אישית השלים אתחול פנימי ומוכן לשידור.
האות הזה מתקיים לאחר שה-tx_pcs_fec_phy_reset_n ו-tx_pcs_fec_phy_reset_nare בוטלו.

tx_serial_data

פלט שעון טורי TX פינים טוריים.

rx_serial_data

כניסת RX שעון טורי פינים RX טוריים.

phy_rx_block_lock

N*2 (מצב PAM4)
N (מצב NRZ)

תְפוּקָה

אסינכרוני כשמוצהר, מציין כי יישור בלוק 66b הושלם עבור הנתיבים.

rx_cdr_lock

N*2 (מצב PAM4)

תְפוּקָה

אסינכרוני

כאשר הוא טען, מציין שהשעונים המשוחזרים נעולים לנתונים.
נִמשָׁך…

שלח משוב

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 49

6. F-Tile Serial Lite IV Intel FPGA IP Signals Interface 683074 | 2022.04.28

שם phy_rx_pcs_ready phy_rx_hi_ber

רוֹחַב

תחום שעון כיוון

תֵאוּר

N (מצב NRZ)

N*2 (מצב PAM4)
N (מצב NRZ)

תְפוּקָה

אסינכרוני

כאשר כתוב, מציין שנתיבי ה-RX של ערוץ ה-Ethernet המתאים מיושרים במלואם ומוכנים לקבל נתונים.

N*2 (מצב PAM4)
N (מצב NRZ)

תְפוּקָה

אסינכרוני

כאשר הוא נטען, מציין שה-RX PCS של ערוץ ה-Ethernet המתאים נמצא במצב HI BER.

מדריך למשתמש של F-Tile Serial Lite IV Intel® FPGA IP 50

שלח משוב

683074 | 2022.04.28 שלח משוב

7. עיצוב עם F-Tile Serial Lite IV Intel FPGA IP

7.1. אפס הנחיות
פעל לפי הנחיות האיפוס האלה כדי ליישם את האיפוס ברמת המערכת.
· קשר את אותות tx_pcs_fec_phy_reset_n ו-rx_pcs_fec_phy_reset_n יחד ברמת המערכת על מנת לאפס את ה-TX ו-RX PCS בו זמנית.
· קבע אותות tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n ו-reconfig_reset בו-זמנית. עיין באיפוס ואתחול קישור למידע נוסף על רצפי איפוס ואיתחול IP.
· החזק את tx_pcs_fec_phy_reset_n, ו-rx_pcs_fec_phy_reset_n האותות נמוכים, ואות reconfig_reset גבוה והמתן ל-tx_reset_ack ו-rx_reset_ack כדי לאפס כראוי את ה-IP הקשיח של F-tile ואת בלוקי התצורה מחדש.
· כדי להשיג קישור מהיר בין התקני FPGA, אפס את ה-F-Tile Serial Lite IV Intel FPGA IPs המחוברים בו-זמנית. עיין ב-F-Tile Serial Lite IV Intel FPGA IP Design Exampמדריך למשתמש למידע על ניטור הקישור IP TX ו-RX באמצעות ערכת הכלים.
מידע קשור
· איפוס ואתחול קישור בעמוד 37
· F-Tile Serial Lite IV Intel FPGA IP Design Exampהמדריך למשתמש

7.2. הנחיות לטיפול בשגיאות

הטבלה הבאה מפרטת את הנחיות הטיפול בשגיאות עבור מצבי שגיאה שעלולים להתרחש עם עיצוב ה-IP F-Tile Serial Lite IV Intel FPGA.

טבלה 26. מצב שגיאה והנחיות טיפול

מצב שגיאה
נתיב אחד או יותר אינם יכולים ליצור תקשורת לאחר מסגרת זמן נתונה.

הנחיות
הטמעת מערכת פסק זמן לאיפוס הקישור ברמת האפליקציה.

נתיב מאבד תקשורת לאחר יצירת תקשורת.
נתיב מאבד תקשורת במהלך תהליך ההטייה.

זה עשוי לקרות לאחר או במהלך שלבי העברת הנתונים. הטמע זיהוי אובדן קישור ברמת האפליקציה ואפס את הקישור.
יישם תהליך אתחול מחדש של קישור עבור הנתיב השגוי. עליך לוודא כי ניתוב הלוח לא יעלה על 320 UI.

אובדן יישור נתיב לאחר יישור כל הנתיבים.

זה עשוי לקרות לאחר או במהלך שלבי העברת הנתונים. יישם זיהוי אובדן יישור נתיב ברמת היישום כדי להפעיל מחדש את תהליך יישור הנתיב.

ISO 9001:2015 רשום

683074 | 2022.04.28 שלח משוב

8. F-Tile Serial Lite IV Intel FPGA IP מדריך למשתמש ארכיון

גרסאות IP זהות לגרסאות תוכנת Intel Quartus Prime Design Suite עד v19.1. מגרסה 19.2 ואילך של תוכנת Intel Quartus Prime Design Suite, לליבות IP יש ערכת גירסאות IP חדשה.

אם גרסת ליבת IP אינה רשומה, המדריך למשתמש עבור גרסת ליבת IP הקודמת חל.

גרסת Intel Quartus Prime
21.3

גרסת ליבת IP 3.0.0

מדריך למשתמש F-Tile Serial Lite IV מדריך למשתמש של Intel® FPGA IP

ISO 9001:2015 רשום

683074 | 2022.04.28 שלח משוב

9. היסטוריית תיקונים של מסמך עבור המדריך למשתמש של F-Tile Serial Lite IV Intel FPGA IP

גרסת מסמך 2022.04.28
2021.11.16 2021.10.22 2021.08.18

גרסת Intel Quartus Prime
22.1
21.3 21.3 21.2

גרסת IP 5.0.0
3.0.0 3.0.0 2.0.0

שינויים
· טבלה מעודכנת: F-Tile Serial Lite IV תכונות IP FPGA של Intel — תיאור העברת נתונים מעודכן עם תמיכה נוספת בקצב מקלט FHT: 58G NRZ, 58G PAM4 ו-116G PAM4
· טבלה מעודכנת: F-Tile Serial Lite IV Intel FPGA IP תיאור פרמטר - נוסף פרמטר חדש · תדר שעון התייחסות ל-PLL של המערכת · אפשר נקודת קצה של ניפוי באגים - עודכן את הערכים עבור קצב נתונים PMA - עדכון שם של פרמטר כך שיתאים ל-GUI
· עודכן את התיאור להעברת נתונים בטבלה: F-Tile Serial Lite IV Intel FPGA IP Features.
· שם הטבלה שונה ל-IP ל-F-Tile Serial Lite IV Intel FPGA IP תיאור פרמטר בפרמטרים לבהירות.
· טבלה מעודכנת: פרמטרי IP: - נוסף פרמטר חדש-RSFEC מופעל על ה-Serial Lite IV Simplex IP האחר הממוקם באותו ערוצי FGT. — עדכנו את ערכי ברירת המחדל עבור תדר השעון הייחוס של מקלט משדר.
שחרור ראשוני.

ISO 9001:2015 רשום

מסמכים / משאבים

	intel F Tile Serial Lite IV Intel FPGA IP [pdfמדריך למשתמש F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdfמדריך למשתמש F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP