F Tile Serial Lite IV Intel FPGA IP notendahandbók

Innihald fela sig

F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók
Uppfært fyrir Intel® Quartus® Prime Design Suite: 22.1 IP útgáfa: 5.0.0

Netútgáfa Sendu athugasemdir

UG-20324

ID: 683074 Útgáfa: 2022.04.28

Innihald
Innihald
1. Um F-Tile Serial Lite IV Intel® FPGA IP notendahandbók……………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview…………………………………………………………………. 6 2.1. Upplýsingar um útgáfu…………………………………………………………………………………………..7 2.2. Studdir eiginleikar………………………………………………………………………………………….. 7 2.3. Stuðningsstig IP útgáfu…………………………………………………………………………………..8 2.4. Stuðningur við hraðastig tækis………………………………………………………………………………..8 2.5. Auðlindanýting og seinkun…………………………………………………………………………………9 2.6. Bandbreiddarskilvirkni…………………………………………………………………………………………. 9
3. Að byrja………………………………………………………………………………………………………. 11 3.1. Uppsetning og leyfisveiting Intel FPGA IP kjarna………………………………………………………… 11 3.1.1. Intel FPGA IP matsstilling…………………………………………………………………. 11 3.2. Tilgreina IP færibreytur og valkosti……………………………………………………………… 14 3.3. Mynduð File Uppbygging………………………………………………………………………………………… 14 3.4. Herma eftir Intel FPGA IP kjarna……………………………………………………………………………… 16 3.4.1. Herma eftir og sannreyna hönnunina………………………………………………………….. 17 3.5. Að búa til IP kjarna í öðrum EDA verkfærum………………………………………………………………. 17 3.6. Að setja saman heildarhönnunina…………………………………………………………………………………..18
4. Virka lýsing………………………………………………………………………………………….. 19 4.1. TX gagnaslóð………………………………………………………………………………………………..20 4.1.1. TX MAC millistykki……………………………………………………………………………………….. 21 4.1.2. Innsetning stýriorðs (CW)………………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………………28 4.1.4. TX MII kóðari……………………………………………………………………………………….29 4.1.5. TX PCS og PMA………………………………………………………………………………….. 30 4.2. RX gagnaslóð………………………………………………………………………………………………………. 30 4.2.1. RX PCS og PMA………………………………………………………………………………….. 31 4.2.2. RX MII afkóðari……………………………………………………………………………………… 31 4.2.3. RX CRC………………………………………………………………………………………………….. 31 4.2.4. RX Deskew……………………………………………………………………………………………….32 4.2.5. Fjarlæging RX CW…………………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP klukkaarkitektúr………………………………………………………. 36 4.4. Núllstilla og tengja frumstilling………………………………………………………………………………..37 4.4.1. TX endurstilling og frumstillingaröð…………………………………………………………. 38 4.4.2. RX endurstilling og frumstillingaröð………………………………………………………. 39 4.5. Útreikningur á tengingarhraða og bandbreidd skilvirkni……………………………………………………….. 40
5. Færibreytur………………………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP tengimerki………………………………………………….. 44 6.1. Klukkumerki……………………………………………………………………………………………………….44 6.2. Endurstilla merki……………………………………………………………………………………………… 44 6.3. MAC merki……………………………………………………………………………………………….. 45 6.4. Endurstillingarmerki senditækis……………………………………………………………………… 48 6.5. PMA merki……………………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 2

Sendu athugasemdir

Innihald
7. Hönnun með F-Tile Serial Lite IV Intel FPGA IP……………………………………………………………… 51 7.1. Endurstilla leiðbeiningar……………………………………………………………………………………………….. 51 7.2. Leiðbeiningar um villumeðferð…………………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP notendahandbókasafn…………………………………………. 52 9. Endurskoðunarsaga skjala fyrir F-Tile Serial Lite IV Intel FPGA IP notendahandbók………53

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 3

683074 | 2022.04.28 Senda athugasemd

1. Um F-Tile Serial Lite IV Intel® FPGA IP notendahandbók

Þetta skjal lýsir IP eiginleikum, arkitektúrlýsingu, skrefum til að búa til og leiðbeiningar til að hanna F-Tile Serial Lite IV Intel® FPGA IP með því að nota F-tile senditæki í Intel AgilexTM tækjum.

Ætlaðir áhorfendur

Þetta skjal er ætlað eftirfarandi notendum:
· Hönnun arkitekta til að velja IP á kerfisstigi hönnunaráætlunar
· Vélbúnaðarhönnuðir þegar þeir samþætta IP inn í hönnun þeirra á kerfisstigi
· Löggildingarverkfræðingar á kerfisstigi uppgerð og vélbúnaðarprófunarfasa

Tengd skjöl

Eftirfarandi tafla sýnir önnur tilvísunarskjöl sem tengjast F-Tile Serial Lite IV Intel FPGA IP.

Tafla 1.

Tengd skjöl

Tilvísun

F-Tile Serial Lite IV Intel FPGA IP hönnun Example Notendahandbók

Intel Agilex tæki gagnablað

Lýsing
Þetta skjal veitir framleiðslu, notkunarleiðbeiningar og virknilýsingu á F-Tile Serial Lite IV Intel FPGA IP hönnun ex.amples í Intel Agilex tækjum.
Þetta skjal lýsir rafeiginleikum, rofaeiginleikum, stillingarforskriftum og tímasetningu fyrir Intel Agilex tæki.

Tafla 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Skammstafanir og orðalisti Skammstöfunarlisti
Skammstöfun

Stækkunarstýring Orð Reed-Solomon Áfram villuleiðrétting Líkamleg miðlungs viðhengi Sendandi móttakari Púls-Amplitude Mótun 4-Level Non-return-to-null

áfram…

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.

ISO 9001:2015 Skráð

1. Um F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 683074 | 2022.04.28

PCS MII XGMII

Skammstöfun

Expansion Physical Coding Sublayer Media Independent Interface 10 Gigabit Media Independent Interface

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 5

683074 | 2022.04.28 Senda athugasemd

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Mynd 1.

F-Tile Serial Lite IV Intel FPGA IP er hentugur fyrir gagnasamskipti með mikilli bandbreidd fyrir flís-til-flís, borð-til-borð, og bakborðsforrit.

F-Tile Serial Lite IV Intel FPGA IP inniheldur fjölmiðlaaðgangsstýringu (MAC), efniskóðun undirlag (PCS) og efnislega viðhengi (PMA) blokkir. IP styður gagnaflutningshraða allt að 56 Gbps á akrein með að hámarki fjórum PAM4 brautum eða 28 Gbps á akrein með hámarki 16 NRZ brautir. Þessi IP býður upp á mikla bandbreidd, lága ramma í loftinu, lágt I/O fjölda og styður mikla sveigjanleika bæði í fjölda akreina og hraða. Þetta IP er einnig auðvelt að stilla aftur með stuðningi við margs konar gagnahraða með Ethernet PCS ham F-tile senditækisins.

Þessi IP styður tvær sendingarstillingar:
· Grunnstilling – Þetta er hreinn streymishamur þar sem gögn eru send án upphafs pakka, tómrar lotu og enda pakka til að auka bandbreidd. IP-talan tekur fyrstu gildu gögnin sem upphaf springa.
· Full ham – Þetta er pakkaflutningshamur. Í þessum ham sendir IP-talan springa og samstillingarlotu í upphafi og lok pakka sem afmörkun.

F-Tile Serial Lite IV High Level Block skýringarmynd

Avalon streymisviðmót TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n brautir bitar (NRZ ham)/ 2*n brautir bitar (PAM4 ham)

TX MAC

Millistykki INSERT

MII ENCODE

Sérsniðin PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Akreinabitar (PAM4 ham)/ n Akreinabitar (NRZ ham)
TX raðviðmót

Avalon streymisviðmót RX
64*n brautir bitar (NRZ ham)/ 2*n brautir bitar (PAM4 ham)

RX PCS

CW RMV

SKIPULAG

MII

& JÁRÆTA AFKOÐA

RX MII

EMIB

AFKÓÐA BLOKKARSAMSTÖRKU OG FEC AFSKRIFARI

RX PMA

CSR

2n brautir bitar (PAM4 ham)/ n brautir bitar (NRZ ham) RX raðviðmót
Avalon Memory-Mapped Interface Register Config

Goðsögn

Mjúk rökfræði

Hörð rökfræði

ISO 9001:2015 Skráð

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Þú getur búið til F-Tile Serial Lite IV Intel FPGA IP hönnun tdamples til að læra meira um IP eiginleikana. Sjá F-Tile Serial Lite IV Intel FPGA IP Design Example Notendahandbók.
Tengdar upplýsingar · Virknilýsing á síðu 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Notendahandbók

2.1. Upplýsingar um útgáfu

Intel FPGA IP útgáfur passa við Intel Quartus® Prime Design Suite hugbúnaðarútgáfur þar til v19.1. Byrjar í Intel Quartus Prime Design Suite hugbúnaðarútgáfu 19.2, Intel FPGA IP er með nýtt útgáfukerfi.

Intel FPGA IP útgáfu (XYZ) númerið getur breyst með hverri Intel Quartus Prime hugbúnaðarútgáfu. Breyting á:

· X gefur til kynna meiriháttar endurskoðun á IP. Ef þú uppfærir Intel Quartus Prime hugbúnaðinn verður þú að endurskapa IP.
· Y gefur til kynna að IP-talan inniheldur nýja eiginleika. Endurskapaðu IP-töluna þína til að innihalda þessa nýju eiginleika.
· Z gefur til kynna að IP-talan inniheldur smávægilegar breytingar. Endurskapaðu IP-töluna þína til að innihalda þessar breytingar.

Tafla 3.

F-Tile Serial Lite IV Intel FPGA IP útgáfuupplýsingar

Vara IP útgáfa Intel Quartus Prime útgáfa útgáfudagur pöntunarkóði

5.0.0 22.1 2022.04.28 IP-SLITE4F

Lýsing

2.2. Styður eiginleikar
Eftirfarandi tafla sýnir þá eiginleika sem eru í boði í F-Tile Serial Lite IV Intel FPGA IP:

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Tafla 4.

F-Tile Serial Lite IV Intel FPGA IP eiginleikar

Eiginleiki

Lýsing

Gagnaflutningur

· Fyrir PAM4 ham:
— FHT styður aðeins 56.1, 58 og 116 Gbps á akrein með að hámarki 4 brautir.
— FGT styður allt að 58 Gbps á hverja braut að hámarki 12 brautir.
Sjá töflu 18 á blaðsíðu 42 til að fá frekari upplýsingar um studd sendimóttakaragagnahraða fyrir PAM4 stillingu.
· Fyrir NRZ ham:
— FHT styður aðeins 28.05 og 58 Gbps á akrein með að hámarki 4 brautir.
— FGT styður allt að 28.05 Gbps á akrein með að hámarki 16 brautir.
Sjá töflu 18 á blaðsíðu 42 til að fá frekari upplýsingar um studd gagnaflutningshraða senditækis fyrir NRZ-stillingu.
· Styður stöðuga streymi (Basic) eða pakka (Full) stillingar.
· Styður lágt rammapakka.
· Styður bætikornaflutning fyrir hverja sprengistærð.
· Styður við notanda eða sjálfvirka akreinarstillingu.
· Styður forritanlegt jöfnunartímabil.

PCS

· Notar harða IP rökfræði sem tengist Intel Agilex F-flísar sendum til að draga úr mjúkri rökfræði.
· Styður PAM4 mótunarstillingu fyrir 100GBASE-KP4 forskrift. RS-FEC er alltaf virkt í þessari mótunarham.
· Styður NRZ með valfrjálsum RS-FEC mótunarstillingu.
· Styður 64b/66b kóðun umkóðun.

Villugreining og meðhöndlun

· Styður CRC villuskoðun á TX og RX gagnaleiðum. · Styður villuskoðun á RX tengil. · Styður RX PCS villugreiningu.

Viðmót

· Styður aðeins full duplex pakkaflutning með sjálfstæðum tenglum.
· Notar punkt-til-punkt samtengingu við mörg FPGA tæki með litla flutningsleynd.
· Styður notendaskilgreindar skipanir.

2.3. Stuðningsstig IP útgáfu

Intel Quartus Prime hugbúnaðurinn og Intel FPGA tæki stuðningur fyrir F-Tile Serial Lite IV Intel FPGA IP er sem hér segir:

Tafla 5.

IP útgáfa og stuðningsstig

Intel Quartus Prime 22.1

Tæki Intel Agilex F-flísar senditæki

IP útgáfa Simulation Compilation Vélbúnaðarhönnun

5.0.0

2.4. Stuðningur við tækjahraða
F-Tile Serial Lite IV Intel FPGA IP styður eftirfarandi hraðastig fyrir Intel Agilex F-tile tæki: · Hraðastig senditækis: -1, -2 og -3 · Kjarnahraðastig: -1, -2 og - 3

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 8

Sendu athugasemdir

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Tengdar upplýsingar
Intel Agilex Device Data Sheet Nánari upplýsingar um studdan gagnahraða í Intel Agilex F-tile sendimóttökum.

2.5. Auðlindanýting og bið

Tilföng og leynd fyrir F-Tile Serial Lite IV Intel FPGA IP voru fengin úr Intel Quartus Prime Pro Edition hugbúnaðarútgáfu 22.1.

Tafla 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP auðlindanýting
Töfunarmælingin byggir á biðtíma fram og til baka frá TX kjarnainntakinu til RX kjarnaúttaksins.

Senditæki gerð

Afbrigði

Fjöldi gagnabrauta Mode RS-FEC ALM

Töf (TX kjarna klukkulota)

FGT

28.05 Gbps NRZ 16

Grunn fatlaðir 21,691 65

Fullt öryrkjar 22,135 65

Grunnvirkt 21,915 189

Fullvirkt 22,452 189

58 Gbps PAM4 12

Grunnvirkt 28,206 146

Fullvirkt 30,360 146

FHT

58 Gbps NRZ

Grunnvirkt 15,793 146

Fullvirkt 16,624 146

58 Gbps PAM4 4

Grunnvirkt 15,771 154

Fullvirkt 16,611 154

116 Gbps PAM4 4

Grunnvirkt 21,605 128

Fullvirkt 23,148 128

2.6. Bandbreidd skilvirkni

Tafla 7.

Bandbreidd skilvirkni

Variables Senditæki ham

PAM4

Straumstilling RS-FEC

Fullvirkt

Basic virkt

Bitahraði raðviðmóts í Gbps (RAW_RATE)
Burstærð flutnings í orðafjölda (BURST_SIZE) (1)
Jöfnunartímabil í klukkulotu (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Stillingar

NRZ

Fullt

Öryrkjar

Virkt

28.0

2,048

4,096

Basic Disabled 28.0

Virkt 28.0

4,194,304

4,096

4,096 áfram…

(1) BURST_SIZE fyrir grunnstillingu nálgast óendanlegt, þess vegna er stór tala notuð.

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Breytur

Stillingar

64/66b kóða

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Yfirborðsstærð myndastærðar í orðafjölda (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Jöfnunarmerkistímabil 81,915 í klukkulotu (ALIGN_MARKER_PERIOD)

81,915

81,916

Breidd jöfnunarmerkis í 5

hringrás klukku

(ALIGN_MARKER_WIDTH)

Bandbreiddarnýting (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Virkur hlutfall (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Hámarksklukkutíðni notanda (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Tengdar upplýsingar Útreikningur á tengihraða og bandbreidd skilvirkni á síðu 40

(2) Í fullri stillingu er stærð BURST_SIZE_OVHD innifalin START/END pöruðu stjórnorðin í gagnastraumi.
(3) Fyrir grunnstillingu er BURST_SIZE_OVHD 0 vegna þess að það er ekkert START/END meðan á streymi stendur.
(4) Sjá Útreikningur á tengingarhraða og bandbreidd skilvirkni fyrir útreikning bandbreiddar skilvirkni.
(5) Sjá Útreikningur á skilvirkni tengihraða og bandbreiddar til að fá útreikning á virkum hlutfalli.
(6) Sjá Útreikning á skilvirkni tengihraða og bandbreiddar fyrir útreikning á hámarksklukkutíðni notanda.

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 10

Sendu athugasemdir

683074 | 2022.04.28 Senda athugasemd

3. Að byrja

3.1. Uppsetning og leyfisveiting Intel FPGA IP kjarna

Intel Quartus Prime hugbúnaðaruppsetningin inniheldur Intel FPGA IP bókasafnið. Þetta bókasafn býður upp á marga gagnlega IP-kjarna fyrir framleiðslunotkun þína án þess að þurfa viðbótarleyfi. Sumir Intel FPGA IP kjarna þurfa að kaupa sérstakt leyfi fyrir framleiðslunotkun. Intel FPGA IP Evaluation Mode gerir þér kleift að meta þessa leyfisskyldu Intel FPGA IP kjarna í uppgerð og vélbúnaði, áður en þú ákveður að kaupa fullt framleiðslu IP kjarna leyfi. Þú þarft aðeins að kaupa fullt framleiðsluleyfi fyrir leyfisskylda Intel IP kjarna eftir að þú hefur lokið vélbúnaðarprófunum og ert tilbúinn til að nota IP í framleiðslu.

Intel Quartus Prime hugbúnaðurinn setur sjálfgefið upp IP kjarna á eftirfarandi stöðum:

Mynd 2.

IP Core Uppsetningarleið
intelFPGA(_pro) quartus – Inniheldur Intel Quartus Prime hugbúnaðinn ip – Inniheldur Intel FPGA IP bókasafnið og þriðja aðila IP kjarna altera – Inniheldur frumkóðann Intel FPGA IP bókasafnsins – Inniheldur Intel FPGA IP uppsprettu files

Tafla 8.

IP kjarna uppsetningarstaðir

Staðsetning

Hugbúnaður

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Pallur Windows* Linux*

Athugið:

Intel Quartus Prime hugbúnaðurinn styður ekki rými í uppsetningarleiðinni.

3.1.1. Intel FPGA IP matshamur
Ókeypis Intel FPGA IP matshamur gerir þér kleift að meta leyfisskylda Intel FPGA IP kjarna í uppgerð og vélbúnaði fyrir kaup. Intel FPGA IP Evaluation Mode styður eftirfarandi mat án viðbótarleyfis:
· Líktu eftir hegðun leyfisskylds Intel FPGA IP kjarna í kerfinu þínu. · Staðfestu virkni, stærð og hraða IP kjarna á fljótlegan og auðveldan hátt. · Búðu til tímatakmarkaða forritun tækja files fyrir hönnun sem inniheldur IP kjarna. · Forritaðu tæki með IP kjarna þínum og staðfestu hönnun þína í vélbúnaði.

ISO 9001:2015 Skráð

3. Að byrja
683074 | 2022.04.28
Intel FPGA IP matshamur styður eftirfarandi rekstrarhami:
· Tethered – Leyfir að keyra hönnunina sem inniheldur leyfisskylda Intel FPGA IP endalaust með tengingu milli borðsins þíns og hýsingartölvunnar. Tjóðrað stilling krefst raðaðgerðahóps fyrir sameiginlega prófun (JTAG) snúru tengdur á milli JTAG port á borðinu þínu og hýsingartölvunni, sem keyrir Intel Quartus Prime forritarann á meðan vélbúnaðarmatstímabilið stendur yfir. Forritarinn þarf aðeins lágmarksuppsetningu á Intel Quartus Prime hugbúnaðinum og krefst ekki Intel Quartus Prime leyfis. Hýsingartölvan stjórnar matstímanum með því að senda reglubundið merki til tækisins í gegnum JTAG höfn. Ef allir leyfisskyldir IP-kjarnar í hönnuninni styðja tjóðraða stillingu, mun matstíminn líða þar til hvaða IP-kjarnamat rennur út. Ef allir IP-kjarnar styðja ótakmarkaðan matstíma tekur tækið ekki tíma.
· Untethered – Leyfir að keyra hönnunina sem inniheldur leyfis IP í takmarkaðan tíma. IP kjarninn fer aftur í ótengda stillingu ef tækið aftengir sig frá hýsingartölvunni sem keyrir Intel Quartus Prime hugbúnaðinn. IP kjarninn fer einnig aftur í ótjóðraðan hátt ef einhver annar leyfilegur IP kjarni í hönnuninni styður ekki tjóðraða stillingu.
Þegar matstíminn rennur út fyrir hvaða Intel FPGA IP sem er með leyfi í hönnuninni hættir hönnunin að virka. Allir IP-kjarnar sem nota Intel FPGA IP-matshaminn fara út á sama tíma þegar einhver IP-kjarna í hönnuninni rennur út. Þegar matstíminn rennur út verður þú að endurforrita FPGA tækið áður en þú heldur áfram vélbúnaðarstaðfestingu. Til að lengja notkun á IP kjarnanum til framleiðslu skaltu kaupa fullt framleiðsluleyfi fyrir IP kjarnann.
Þú verður að kaupa leyfið og búa til fullan framleiðsluleyfislykil áður en þú getur búið til ótakmarkaða tækjaforritun file. Meðan á Intel FPGA IP matsham stendur býr þýðandinn aðeins til tímatakmarkaða forritun tækis file ( _time_limited.sof) sem rennur út við tímamörkin.

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 12

Sendu athugasemdir

3. Að byrja 683074 | 2022.04.28

Mynd 3.

Intel FPGA IP matshamflæði
Settu upp Intel Quartus Prime hugbúnaðinn með Intel FPGA IP bókasafni

Stilltu og staðfestu leyfilegan Intel FPGA IP kjarna

Staðfestu IP í studdum hermir

Safnaðu hönnuninni saman í Intel Quartus Prime hugbúnaðinum

Búðu til tímatakmarkaða forritun tækja File

Forritaðu Intel FPGA tækið og staðfestu virkni á borðinu
Engin IP tilbúin til framleiðslunotkunar?
Já Kauptu fulla framleiðslu
IP leyfi

Athugið:

Hafa leyfisbundin IP í viðskiptavörum
Skoðaðu notendahandbók hvers IP-kjarna fyrir færibreytuskref og útfærsluupplýsingar.
Intel veitir IP kjarna leyfi fyrir hvert sæti, endalaust. Leyfisgjaldið inniheldur fyrsta árs viðhald og stuðning. Þú verður að endurnýja viðhaldssamninginn til að fá uppfærslur, villuleiðréttingar og tæknilega aðstoð fram yfir fyrsta árið. Þú verður að kaupa fullt framleiðsluleyfi fyrir Intel FPGA IP kjarna sem krefjast framleiðsluleyfis áður en þú býrð til forritun files sem þú getur notað í ótakmarkaðan tíma. Meðan á Intel FPGA IP matsham stendur býr þýðandinn aðeins til tímatakmarkaða forritun tækis file ( _time_limited.sof) sem rennur út við tímamörkin. Til að fá framleiðsluleyfislyklana þína skaltu fara á Intel FPGA Self-Service Licensing Center.
Leyfissamningar Intel FPGA hugbúnaðar gilda um uppsetningu og notkun á leyfiskjörnum IP kjarna, Intel Quartus Prime hönnunarhugbúnaðinum og öllum óleyfisskyldum IP kjarna.

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 13

3. Að byrja 683074 | 2022.04.28
Tengdar upplýsingar · Intel FPGA leyfisveitingarmiðstöð · Kynning á Intel FPGA hugbúnaðaruppsetningu og leyfisveitingu
3.2. Tilgreina IP færibreytur og valkosti
IP breytu ritstjórinn gerir þér kleift að stilla sérsniðið IP afbrigði fljótt. Notaðu eftirfarandi skref til að tilgreina IP valkosti og færibreytur í Intel Quartus Prime Pro Edition hugbúnaðinum.
1. Ef þú ert ekki nú þegar með Intel Quartus Prime Pro Edition verkefni til að samþætta F-Tile Serial Lite IV Intel FPGA IP í, verður þú að búa til eitt. a. Í Intel Quartus Prime Pro Edition, smelltu File New Project Wizard til að búa til nýtt Quartus Prime verkefni, eða File Opið verkefni til að opna fyrirliggjandi Quartus Prime verkefni. Töframaðurinn biður þig um að tilgreina tæki. b. Tilgreindu tækjafjölskylduna Intel Agilex og veldu framleiðslu F-flísartæki sem uppfyllir kröfur um hraðastig fyrir IP. c. Smelltu á Ljúka.
2. Í IP Catalog, finndu og veldu F-Tile Serial Lite IV Intel FPGA IP. Nýtt IP afbrigði glugginn birtist.
3. Tilgreindu efsta nafn fyrir nýja sérsniðna IP-afbrigðið þitt. Færibreytirtillinn vistar IP afbrigðisstillingarnar í a file nefndur .ip.
4. Smelltu á OK. Færibreytirtillinn birtist. 5. Tilgreindu breytur fyrir IP-afbrigðið þitt. Sjá kaflann Færibreytur fyrir
upplýsingar um F-Tile Serial Lite IV Intel FPGA IP breytur. 6. Valfrjálst, til að búa til uppgerð prófbekk eða samantekt og vélbúnaðarhönnun
example, fylgdu leiðbeiningunum í Hönnun Example Notendahandbók. 7. Smelltu á Búa til HDL. Generation valmyndin birtist. 8. Tilgreindu framleiðsla file kynslóðarvalkostir og smelltu síðan á Búa til. IP afbrigðið
files mynda í samræmi við forskriftir þínar. 9. Smelltu á Ljúka. Færibreytirtillinn bætir við efstu .ip file til núverandi
verkefni sjálfkrafa. Ef þú ert beðinn um að bæta við .ip file í verkefnið, smelltu á Verkefni Bæta við/Fjarlægja Files í Project til að bæta við file. 10. Eftir að hafa búið til og staðfest IP-afbrigðið þitt skaltu úthluta viðeigandi pinnaúthlutun til að tengja tengi og stilla allar viðeigandi RTL-breytur fyrir hvert tilvik.
Tengdar færibreytur upplýsinga á síðu 42
3.3. Mynduð File Uppbygging
Intel Quartus Prime Pro Edition hugbúnaðurinn býr til eftirfarandi IP-úttak file uppbyggingu.
Fyrir upplýsingar um file uppbygging hönnunar tdamples, vísa til F-Tile Serial Lite IV Intel FPGA IP Design Example Notendahandbók.

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 14

Sendu athugasemdir

3. Að byrja 683074 | 2022.04.28

Mynd 4. F-Tile Serial Lite IV Intel FPGA IP myndaður Files
.ip – IP samþætting file

IP afbrigði files

_ IP afbrigði files

example_hönnun

.cmp – VHDL íhlutayfirlýsing file _bb.v – Verilog HDL svartur kassi EDA nýmyndun file _inst.v og .vhd – Sample stöðvunarsniðmát .xml- XML skýrsla file

Exampstaðsetning fyrir IP kjarnahönnun þína tdample files. Sjálfgefin staðsetning er tdample_design, en þú ert beðinn um að tilgreina aðra leið.

.qgsimc – Listar eftirlíkingarfæribreytur til að styðja við stigvaxandi endurnýjun .qgsynthc – Listar nýmyndunarfæribreytur til að styðja við stigvaxandi endurnýjun

.qip – Listar IP nýmyndun files

_generation.rpt- IP kynslóð skýrsla

.sopcinfo- Samþætting hugbúnaðarverkfæra og keðju file .html- Tengi- og minniskortsgögn

.csv – pinnaverkefni file

.spd – Sameinar einstök hermiforrit

uppgerð files

synth IP nýmyndun files

.v Uppgerð á hæsta stigi file

.v IP nýmyndun á efstu stigi file

Hermir forskriftir

Undirkjarnasöfn

synth
Undirkjarnamyndun files

sim
Subcore Simulation files

Tafla 9.

F-Tile Serial Lite IV Intel FPGA IP myndaður Files

File Nafn

Lýsing

.ip

Platform Designer kerfið eða IP afbrigði á efstu stigi file. er nafnið sem þú gefur upp IP-afbrigðið þitt.

.cmp

Yfirlýsing VHDL íhluta (.cmp) file er texti file sem inniheldur staðbundnar almennar og gáttarskilgreiningar sem þú getur notað í VHDL hönnun files.

.html

Skýrsla sem inniheldur upplýsingar um tengingar, minniskort sem sýnir heimilisfang hvers þræls með tilliti til hvers skipstjóra sem hann er tengdur við og færibreytuúthlutun.

_kynslóð.rpt

IP eða Platform Designer kynslóð log file. Yfirlit yfir skilaboðin við IP-gerð.

.qgsimc

Listar upp eftirlíkingarfæribreytur til að styðja við stigvaxandi endurnýjun.

.qgsynthc

Listar nýmyndunarfæribreytur til að styðja við stigvaxandi endurnýjun.

.qip

Inniheldur allar nauðsynlegar upplýsingar um IP-hlutann til að samþætta og setja saman IP-hlutann í Intel Quartus Prime hugbúnaðinum.
áfram…

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 15

3. Að byrja 683074 | 2022.04.28

File Nafn .sopcinfo
.csv .spd _bb.v _inst.v eða _inst.vhd .regmap
.svd
.v eða .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Lýsing
Lýsir tengingum og breytum IP íhluta í Platform Designer kerfinu þínu. Þú getur flokkað innihald þess til að fá kröfur þegar þú þróar hugbúnaðarrekla fyrir IP íhluti. Verkfæri eins og Nios® II verkfærakeðjan nota þetta file. .sopcinfo file og kerfið.h file mynda fyrir Nios II verkfærakeðjuna innihalda upplýsingar um heimilisfangskort fyrir hvern þræl miðað við hvern húsbónda sem hefur aðgang að þrælnum. Mismunandi húsbændur geta verið með mismunandi heimilisfangakort til að fá aðgang að tilteknum þrælahluta.
Inniheldur upplýsingar um uppfærslustöðu IP-hlutans.
Nauðsynlegt inntak file fyrir ip-make-simscript til að búa til hermiforskriftir fyrir studda herma. .spd file inniheldur lista yfir fileer búið til fyrir uppgerð, ásamt upplýsingum um minningar sem þú getur frumstillt.
Þú getur notað Verilog svarta kassann (_bb.v) file sem tóm einingayfirlýsing til notkunar sem svartur kassi.
HDL tdampsniðmát fyrir staðfestingu. Þú getur afritað og límt innihald þessa file inn í HDL þinn file til að sýna IP-afbrigðið.
Ef IP inniheldur skráarupplýsingar, .regmap file býr til. .regmapið file lýsir skrákortaupplýsingum um skipstjóra- og þrælaviðmót. Þetta file bætir við .sopcinfo file með því að veita ítarlegri skráarupplýsingar um kerfið. Þetta gerir skráningarskjá kleift views og sérhannaðar tölfræði notenda í System Console.
Leyfir hörðum örgjörvakerfi (HPS) Kerfisvilluverkfærum að view skrákortin yfir jaðartæki tengd HPS í Platform Designer kerfi. Meðan á myndun stendur er .svd files fyrir þrælaviðmót sem eru sýnileg System Console herrum eru geymd í .sof file í villuleitarhlutanum. System Console les þennan hluta, sem pallahönnuður getur spurt um skráarkortaupplýsingar. Fyrir kerfisþræla getur Platform Designer fengið aðgang að skránum með nafni.
HDL files sem sýna hverja undireiningu eða barn IP fyrir myndun eða uppgerð.
Inniheldur ModelSim*/QuestaSim* forskrift msim_setup.tcl til að setja upp og keyra uppgerð.
Inniheldur skeljaskriftu vcs_setup.sh til að setja upp og keyra VCS* uppgerð. Inniheldur skeljaskriftu vcsmx_setup.sh og synopsys_sim.setup file að setja upp og keyra VCS MX uppgerð.
Inniheldur skeljaskriftu xcelium_setup.sh og aðra uppsetningu files til að setja upp og keyra Xcelium* uppgerð.
Inniheldur HDL files fyrir IP undireiningarnar.
Fyrir hverja myndaða undir-IP möppu býr Platform Designer til synth/ og sim/ undirmöppur.

3.4. Hermir eftir Intel FPGA IP kjarna
Intel Quartus Prime hugbúnaðurinn styður IP kjarna RTL uppgerð í sérstökum EDA hermum. IP kynslóð skapar mögulega uppgerð files, þar með talið virkt hermilíkan, hvaða prófbekk sem er (eða tdample hönnun), og söluaðilasértæk hermir uppsetningarforskriftir fyrir hvern IP kjarna. Þú getur notað hagnýta hermilíkanið og hvaða prófbekk sem er eða tdample hönnun fyrir uppgerð. IP kynslóð framleiðsla getur einnig innihaldið forskriftir til að safna saman og keyra hvaða prófbekk sem er. Forskriftirnar sýna allar gerðir eða bókasöfn sem þú þarft til að líkja eftir IP kjarna þínum.

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 16

Sendu athugasemdir

3. Að byrja 683074 | 2022.04.28

Intel Quartus Prime hugbúnaðurinn veitir samþættingu við marga herma og styður mörg uppgerð flæði, þar á meðal eigin forskriftarflæði og sérsniðna uppgerð. Hvaða flæði sem þú velur, IP kjarnahermun felur í sér eftirfarandi skref:
1. Búðu til IP HDL, prófunarbekk (eða tdample design), og uppsetningarforrit fyrir hermir files.
2. Settu upp hermiumhverfið þitt og hvaða hermiforrit sem er.
3. Settu saman hermunasöfn.
4. Keyrðu hermirinn þinn.

3.4.1. Herma og sannreyna hönnunina

Sjálfgefið er að færibreyturitlin býr til herma-sérstök forskriftir sem innihalda skipanir til að safna saman, útfæra og líkja eftir Intel FPGA IP líkönum og hermilíkönasafni files. Þú getur afritað skipanirnar inn í hermiprófunarforritið þitt eða breytt þeim files til að bæta við skipunum til að setja saman, útfæra og líkja eftir hönnun þinni og prófunarbekk.

Tafla 10. Intel FPGA IP Core Simulation Scripts

Hermir

File Skrá

ModelSim

_sim/leiðbeinandi

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Forskrift msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Að búa til IP kjarna í öðrum EDA verkfærum
Notaðu valfrjálst annað studd EDA tól til að búa til hönnun sem inniheldur Intel FPGA IP kjarna. Þegar þú býrð til IP kjarna myndun fileTil notkunar með þriðja aðila EDA myndunarverkfærum geturðu búið til svæðis- og tímamatsnetlista. Til að virkja myndun, kveiktu á Búðu til tímasetningu og tilföngsáætlanir fyrir þriðja aðila EDA myndunarverkfæri þegar þú sérsniðnar IP-afbrigðið þitt.
Netlistinn fyrir mat á flatarmáli og tímasetningu lýsir IP kjarna tengingu og arkitektúr, en inniheldur ekki upplýsingar um raunverulega virkni. Þessar upplýsingar gera tilteknum verkfærum þriðja aðila kleift að tilkynna betur svæðis- og tímaáætlanir. Að auki geta myndunarverkfæri notað tímasetningarupplýsingarnar til að ná fram tímadrifinni hagræðingu og bæta gæði niðurstaðna.
Intel Quartus Prime hugbúnaðurinn býr til _syn.v netlisti file á Verilog HDL sniði, óháð framleiðslunni file snið sem þú tilgreinir. Ef þú notar þennan netlista fyrir myndun, verður þú að hafa IP kjarna umbúðirnar með file .v eða .vhd í Intel Quartus Prime verkefninu þínu.

(7) Ef þú settir ekki upp EDA tólavalkostinn – sem gerir þér kleift að ræsa EDA herma frá þriðja aðila úr Intel Quartus Prime hugbúnaðinum – keyrðu þetta handrit í ModelSim eða QuestaSim hermir Tcl stjórnborðinu (ekki í Intel Quartus Prime hugbúnaðinum Tcl console) til að forðast allar villur.

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 17

3. Að byrja 683074 | 2022.04.28
3.6. Að setja saman heildarhönnunina
Þú getur notað skipunina Start Compilation á Processing valmyndinni í Intel Quartus Prime Pro Edition hugbúnaðinum til að setja saman hönnunina þína.

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 18

Sendu athugasemdir

683074 | 2022.04.28 Senda athugasemd

4. Virknilýsing

Mynd 5.

F-Tile Serial Lite IV Intel FPGA IP samanstendur af MAC og Ethernet PCS. MAC hefur samskipti við sérsniðna PCS í gegnum MII tengi.

IP styður tvær mótunarstillingar:
· PAM4 – Veitir 1 til 12 fjölda akreina til að velja. IP-talan sýnir alltaf tvær PCS rásir fyrir hverja akrein í PAM4 mótunarham.
· NRZ – Veitir 1 til 16 fjölda akreina til að velja.

Hver mótunarstilling styður tvær gagnastillingar:
· Grunnstilling – Þetta er hreinn streymishamur þar sem gögn eru send án upphafs pakka, tómrar lotu og enda pakka til að auka bandbreidd. IP-talan tekur fyrstu gildu gögnin sem upphaf springa.

Grunnhamur Gagnaflutningur tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Skráð

4. Virknilýsing 683074 | 2022.04.28

Mynd 6.

· Full ham – Þetta er gagnaflutningur í pakkaham. Í þessum ham sendir IP-talan burst og samstillingarlotu í byrjun og lok pakka sem afmörkun.

Gagnaflutningur í fullri stillingu tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Tengdar upplýsingar · F-Tile Serial Lite IV Intel FPGA IP Overview á síðu 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Notendahandbók

4.1. TX gagnaslóð
TX gagnaslóðin samanstendur af eftirfarandi hlutum: · MAC millistykki · Innsetningarblokk fyrir stjórnorð · CRC · MII kóðari · PCS blokk · PMA blokk

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 20

Sendu athugasemdir

4. Virknilýsing 683074 | 2022.04.28
Mynd 7. TX Datapath

Frá notendalogic

TX MAC

Avalon streymisviðmót

MAC millistykki

Stjórna innsetningu orða

CRC

MII kóðari

MII tengi sérsniðin PCS
PCS og PMA

TX raðtengi við annað FPGA tæki

4.1.1. TX MAC millistykki
TX MAC millistykkið stjórnar gagnaflutningi til notendarökfræðinnar með því að nota Avalon® streymisviðmótið. Þessi blokk styður notendaskilgreinda upplýsingasendingu og flæðistýringu.

Flutningur notendaskilgreindra upplýsinga

Í fullri stillingu gefur IP-talan tx_is_usr_cmd merki sem þú getur notað til að hefja notendaskilgreinda upplýsingalotu eins og XOFF/XON sendingu til notendarökfræðinnar. Þú getur hafið notendaskilgreinda upplýsingasendingarlotu með því að fullyrða um þetta merki og flytja upplýsingarnar með því að nota tx_avs_data ásamt fullyrðingu um tx_avs_startofpacket og tx_avs_valid merki. Kubburinn dregur síðan út tx_avs_ready í tvær lotur.

Athugið:

Notendaskilgreindi upplýsingaeiginleikinn er aðeins tiltækur í fullri stillingu.

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 21

4. Virknilýsing 683074 | 2022.04.28

Mynd 8.

Flæðisstýring

Það eru aðstæður þar sem TX MAC er ekki tilbúið til að taka á móti gögnum frá notendarökfræðinni eins og við endurröðunarferli tengla eða þegar engin gögn eru tiltæk fyrir sendingu frá notendarökfræðinni. Til að forðast gagnatap vegna þessara aðstæðna notar IP-talan tx_avs_ready merkið til að stjórna gagnaflæðinu frá notendarökfræðinni. IP-talan dregur úr merkinu þegar eftirfarandi aðstæður koma upp:
· Þegar tx_avs_startofpacket er fullyrt, er tx_avs_ready deasserted í eina klukkulotu.
· Þegar tx_avs_endofpacket er fullyrt, er tx_avs_ready deasserted í eina klukkulotu.
· Þegar einhver pöruð CWs er fullyrt er tx_avs_ready deasserted í tvær klukkulotur.
· Þegar innsetning RS-FEC jöfnunarmerkis á sér stað við sérsniðna PCS viðmótið, er tx_avs_ready aflétt í fjórar klukkulotur.
· Hver 17 Ethernet kjarna klukka hringir í PAM4 mótunarham og hver 33 Ethernet kjarna klukka hringir í NRZ mótunarham. The tx_avs_ready er afsert í eina klukkulotu.
· Þegar notendalogic deasserts tx_avs_valid á meðan engin gagnasending er.

Eftirfarandi tímasetningarmyndir eru tdamples af TX MAC millistykki sem notar tx_avs_ready fyrir gagnaflæðisstýringu.

Flæðisstýring með tx_avs_valid Deassertion og START/END pöruðum CWs

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Gildir merki deasserts

D5 D6

tx_avs_ready tx_avs_startofpacket

Tilbúið merki deasserts í tvær lotur til að setja END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_gögn

DN END STRT D0 D1 D2 D3 TÓMT D4

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 22

Sendu athugasemdir

4. Virknilýsing 683074 | 2022.04.28

Mynd 9.

Flæðisstýring með innsetningu jöfnunarmerkis
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Mynd 10.

Flæðisstýring með START/END pöruðum CWs falla saman við innsetningu jöfnunarmerkis

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_gögn

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_gögn

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_gögn

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

ENDA STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Control Word (CW) innsetning
F-Tile Serial Lite IV Intel FPGA IP smíðar CWs byggt á inntaksmerkjum frá notendalogic. CWs gefa til kynna pakkaafmörkun, upplýsingar um sendingarstöðu eða notendagögn í PCS blokkina og þau eru unnin úr XGMII stýrikóðum.
Eftirfarandi tafla sýnir lýsingu á studdum CW:

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 23

4. Virknilýsing 683074 | 2022.04.28

Tafla 11.
BYRJA ENDA JAFNA

Lýsing á studdum CWs

Fjöldi orða (1 orð

= 64 bitar)

Já

EMPTY_CYC

Já

AÐGERÐ

Nei

GÖGN

Já

Í-band

Lýsing
Byrjun gagnaafmörkunar. Lok gagnaafmörkunar. Stýriorð (CW) fyrir RX röðun. Tóm hringrás í gagnaflutningi. IDLE (utan hljómsveitar). Burðargeta.

Tafla 12. CW reitlýsing
Reitur RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

Lýsing
Frátekinn reitur. Má nota til framlengingar í framtíðinni. Jafnt í 0.
Fjöldi gildra bæta í síðasta orði (64-bita). Þetta er 3bita gildi. · 3'b000: 8 bæti · 3'b001: 1 bæti · 3'b010: 2 bæti · 3'b011: 3 bæti · 3'b100: 4 bæti · 3'b101: 5 bæti · 3'b110: 6 bæti · 3'b111: 7 bæti
Fjöldi ógildra orða í lok lotu.
Gefur til kynna RX Avalon streymisviðmótið til að fullyrða um lok pakkamerkis.
Gefur til kynna RX Avalon streymisviðmótið til að fullyrða um upphaf pakkamerkis.
Gefur til kynna RX Avalon streymisviðmótið til að staðfesta upphaf pakka og enda pakka í sömu lotu.
Athugaðu RX röðun.
Gildi reiknaðs CRC.
Gefur til kynna að stjórnorðið (CW) inniheldur notendaskilgreindar upplýsingar.

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 24

Sendu athugasemdir

4. Virknilýsing 683074 | 2022.04.28

4.1.2.1. Upphaf springa CW

Mynd 11. Start-of-burst CW Format

BYRJA

63:56

RSVD

55:48

RSVD

47:40

RSVD

gögn

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

rás

7:0

'hFB(START)

stjórn 7:0

Tafla 13.

Í fullri stillingu geturðu sett inn START CW með því að fullyrða tx_avs_startofpacket merkið. Þegar þú fullyrðir aðeins tx_avs_startofpacket merkið er sopbitinn stilltur. Þegar þú fullyrðir bæði tx_avs_startofpacket og tx_avs_endofpacket merki, er seop bitinn stilltur.

START CW Field Values
Vettvangur sop/seop
usr (8)
samræma

Gildi

Það fer eftir tx_is_usr_cmd merkinu:

1: Þegar tx_is_usr_cmd = 1

0: Þegar tx_is_usr_cmd = 0

Í grunnstillingu sendir MAC START CW eftir að endurstillingu er aflétt. Ef engin gögn eru tiltæk sendir MAC stöðugt EMPTY_CYC parað við END og START CW þar til þú byrjar að senda gögn.

4.1.2.2. End-of-burst CW

Mynd 12. End-of-burst CW Format

END

63:56

'hFD

55:48

CRC32 [31:24]

47:40

CRC32 [23:16]

gögn 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

TÓMT

7:0

RSVD

num_valid_bytes_eob

stjórna

7:0

(8) Þetta er aðeins stutt í fullri stillingu.
Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 25

4. Virknilýsing 683074 | 2022.04.28

Tafla 14.

MAC setur inn END CW þegar tx_avs_endofpacket er fullyrt. END CW inniheldur fjölda gilda bæta við síðasta gagnaorð og CRC upplýsingarnar.

CRC gildið er 32 bita CRC niðurstaða fyrir gögnin á milli START CW og gagnaorðsins fyrir END CW.

Eftirfarandi tafla sýnir gildi reitanna í END CW.

END CW Field Values
Reitur eop CRC32 num_valid_bytes_eob

Gildi 1
CRC32 reiknað gildi. Fjöldi gilda bæta við síðasta gagnaorð.

4.1.2.3. Jöfnunarparað CW

Mynd 13. Alignment Paired CW Format

JÆTTU CW Paraðu við START/END

64+8bita XGMII tengi

BYRJA

63:56

RSVD

55:48

RSVD

47:40

RSVD

gögn

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

stjórn 7:0

64+8bita XGMII tengi

END

63:56

'hFD

55:48

RSVD

47:40

RSVD

gögn

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

stjórn 7:0

ALIGN CW er pöruð CW með START/END eða END/START CW. Þú getur sett inn ALIGN paraða CW með því annað hvort að fullyrða um tx_link_reinit merkið, stilla Alignment Period teljarann eða hefja endurstillingu. Þegar ALIGN paraður CW er settur inn er jöfnunarreiturinn stilltur á 1 til að hefja móttakajöfnunarreitinn til að athuga gagnajöfnun yfir allar brautir.

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 26

Sendu athugasemdir

4. Virknilýsing 683074 | 2022.04.28

Tafla 15.

ALIGN CW Field Values
Reitur samræma
eop sop usr seop

Gildi 1 0 0 0 0

4.1.2.4. Tóm hringrás CW

Mynd 14. Tóm hringrás CW snið

EMPTY_CYC Paraðu við END/START

64+8bita XGMII tengi

END

63:56

'hFD

55:48

RSVD

47:40

RSVD

gögn

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

stjórn 7:0

64+8bita XGMII tengi

BYRJA

63:56

RSVD

55:48

RSVD

47:40

RSVD

gögn

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

stjórn 7:0

Tafla 16.

Þegar þú dregur úr tx_avs_valid í tvær klukkulotur meðan á hlaupi stendur, setur MAC inn EMPTY_CYC CW parað við END/START CWs. Þú getur notað þetta CW þegar engin gögn eru tiltæk fyrir sendingu í augnablikinu.

Þegar þú afassert tx_avs_valid í eina lotu, afassert IP tx_avs_valid í tvöfalt tímabilið tx_avs_valid deassertion til að búa til par af END/START CW.

EMPTY_CYC CW svæðisgildi
Reitur samræma
eop

Gildi 0 0

áfram…

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 27

4. Virknilýsing 683074 | 2022.04.28

Field sop usr seop

Gildi 0 0 0

4.1.2.5. Aðgerðalaus CW

Mynd 15. Idle CW Format

AÐGERÐ CW

63:56

'h07

55:48

'h07

47:40

'h07

gögn

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

stjórn 7:0

MAC-inn setur IDLE CW inn þegar það er engin sending. Á þessu tímabili er tx_avs_valid merkið lágt.
Hægt er að nota IDLE CW þegar hraðaflutningi er lokið eða sendingin er í aðgerðalausu ástandi.

4.1.2.6. Gagnaorð

Gagnaorðið er farmur pakka. XGMII stýribitarnir eru allir stilltir á 0 í gagnaorðasniði.

Mynd 16. Data Word Format

64+8 bita XGMII tengi

GAGNAORÐ

63:56

notendagögn 7

55:48

notendagögn 6

47:40

notendagögn 5

gögn

39:32 31:24

notendagögn 4 notendagögn 3

23:16

notendagögn 2

15:8

notendagögn 1

7:0

notendagögn 0

stjórn 7:0

4.1.3. TX CRC
Þú getur virkjað TX CRC blokkina með því að nota Enable CRC færibreytuna í IP Parameter Editor. Þessi eiginleiki er studdur bæði í grunn- og fullri stillingu.

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 28

Sendu athugasemdir

4. Virknilýsing 683074 | 2022.04.28

MAC bætir CRC gildinu við END CW með því að fullyrða tx_avs_endofpacket merkið. Í BASIC ham, aðeins ALIGN CW parað við END CW inniheldur gilt CRC reit.
TX CRC blokkin tengist TX Control Word Insertion og TX MII Encode blokk. TX CRC blokkin reiknar CRC gildið fyrir 64 bita gildi á hverri lotu gögn frá START CW upp að END CW.
Þú getur fullyrt að crc_error_inject merkið spilli viljandi gögnum á tiltekinni akrein til að búa til CRC villur.

4.1.4. TX MII kóðari

TX MII kóðarinn sér um pakkasendinguna frá MAC til TX PCS.

Eftirfarandi mynd sýnir gagnamynstrið á 8-bita MII strætó í PAM4 mótunarham. START og END CW birtast einu sinni á hverjum tveimur MII akreinum.

Mynd 17. PAM4 mótunarhamur MII gagnamynstur

HRINGUR 1

HRINGUR 2

HRINGUR 3

HRINGUR 4

HRINGUR 5

SOP_CW

DATA_1

DATA_9 DATA_17

AÐGERÐ

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

AÐGERÐ

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Eftirfarandi mynd sýnir gagnamynstrið á 8-bita MII strætó í NRZ mótunarham. START og END CW birtast á öllum MII brautum.

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 29

4. Virknilýsing 683074 | 2022.04.28

Mynd 18. NRZ mótunarhamur MII gagnamynstur

HRINGUR 1

HRINGUR 2

HRINGUR 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

HRINGUR 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

HRINGUR 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS og PMA
F-Tile Serial Lite IV Intel FPGA IP stillir F-tile senditækið í Ethernet PCS ham.

4.2. RX gagnaslóð
RX gagnaslóðin samanstendur af eftirfarandi hlutum: · PMA blokk · PCS blokk · MII afkóðari · CRC · Afskekkju blokk · Control Word flutningsblokk

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 30

Sendu athugasemdir

4. Virknilýsing 683074 | 2022.04.28
Mynd 19. RX Datapath

Til notendarökfræði Avalon streymisviðmót
RX MAC
Stjórna að fjarlægja orð
Deskew

CRC

MII afkóðari

MII tengi sérsniðin PCS
PCS og PMA

RX raðtengi frá öðru FPGA tæki
4.2.1. RX PCS og PMA
F-Tile Serial Lite IV Intel FPGA IP stillir F-tile senditæki í Ethernet PCS ham.
4.2.2. RX MII afkóðari
Þessi blokk auðkennir hvort innkomin gögn innihalda stjórnorð og jöfnunarmerki. RX MII afkóðarinn gefur út gögn í formi 1-bita gildra, 1-bita merkivísis, 1bita stýrivísis og 64-bita gagna á hverri braut.
4.2.3. RX CRC
Þú getur virkjað TX CRC blokkina með því að nota Enable CRC færibreytuna í IP Parameter Editor. Þessi eiginleiki er studdur bæði í grunn- og fullri stillingu. RX CRC blokkin tengist RX Control Word Removal og RX MII Decoder blokkunum. IP-talan fullyrðir rx_crc_error merki þegar CRC villa kemur upp.

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 31

4. Virknilýsing 683074 | 2022.04.28
IP-talan dregur úr rx_crc_error við hvert nýtt springa. Það er úttak til notendarökfræðinnar fyrir notendarökvillu meðhöndlun.
4.2.4. RX Deskew
RX deskew blokkin greinir jöfnunarmerkin fyrir hverja akrein og stillir gögnin aftur saman áður en þau eru send í RX CW fjarlægingarblokkina.
Þú getur valið að láta IP kjarnann samræma gögnin fyrir hverja akrein sjálfkrafa þegar stillingarvilla á sér stað með því að stilla færibreytuna Virkja sjálfvirka jöfnun í IP færibreytu ritlinum. Ef þú gerir sjálfvirka jöfnunareiginleikann óvirkan, fullyrðir IP kjarninn rx_error merkið til að gefa til kynna stillingarvillu. Þú verður að fullyrða um rx_link_reinit til að hefja akreinarjöfnunarferlið þegar akreinarjöfnunarvilla á sér stað.
RX deskew greinir jöfnunarmerkin út frá ástandsvél. Eftirfarandi skýringarmynd sýnir ástandið í RX deskew blokkinni.

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 32

Sendu athugasemdir

4. Virknilýsing 683074 | 2022.04.28

Mynd 20.

RX Deskew Lane Alignment State Machine með sjálfvirkri jöfnun virkt flæðirit
Byrjaðu

AÐGERÐ

Núllstilla = 1 já nei

Allt PCS

nei

brautir tilbúnar?

já

BÍÐU

Öll samstillingarmerki nr
uppgötvað?
já
ALIGN

nei
já Tímamörk?

já
Týnt jafnvægi?
enginn Endir

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 33

4. Virknilýsing 683074 | 2022.04.28

Mynd 21.

RX Deskew Lane Alignment State Machine með sjálfvirkri jöfnun óvirkt flæðirit
Byrjaðu

AÐGERÐ

Núllstilla = 1 já nei

Allt PCS

nei

brautir tilbúnar?

já

já
rx_link_reinit =1
engin VILLA

nei já Tímamörk?

BÍÐU
engin Öll samstillingarmerki
uppgötvað?
já JÁTTA

já
Týnt jafnvægi?
nei
Enda
1. Jöfnunarferlið byrjar með ILE ástandinu. Kubburinn færist yfir í WAIT ástand þegar allar PCS brautir eru tilbúnar og rx_link_reinit er afsætt.
2. Í WAIT ástandi, athugar blokkin að öll greind merki séu staðfest innan sömu lotunnar. Ef þetta skilyrði er satt færist blokkin í JÁTT ástand.
3. Þegar kubburinn er í JÁTTAR ástandi gefur það til kynna að brautirnar séu samræmdar. Í þessu ástandi heldur blokkin áfram að fylgjast með akreinarstillingu og athuga hvort öll merki séu til staðar innan sömu lotunnar. Ef að minnsta kosti eitt merki er ekki til staðar í sömu lotunni og færibreytan Virkja sjálfvirka jöfnun er stillt, fer kubburinn í

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 34

Sendu athugasemdir

4. Virknilýsing 683074 | 2022.04.28

IDLE ástand til að endurræsa jöfnunarferlið. Ef Virkja sjálfvirka jöfnun er ekki stillt og að minnsta kosti eitt merki er ekki til staðar í sömu lotu, fer kubburinn í VILLU ástand og bíður eftir að notendarökfræðin staðfesti rx_link_reinit merki til að hefja akreinarjöfnunarferli.

Mynd 22. Akreinarstilling með virkjað sjálfvirka jöfnun virkjuð rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew ríki

ALGNED

AÐGERÐ

BÍÐU

ALGNED

AUTO_ALIGN = 1

Mynd 23. Akreinarstilling með Virkja sjálfvirka jöfnun óvirka rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew ríki

ALGNED

VILLA

AÐGERÐ

BÍÐU

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW fjarlæging
Þessi blokk afkóðar CWs og sendir gögn til notendarökfræðinnar með því að nota Avalon streymisviðmótið eftir að CWs hafa verið fjarlægðar.
Þegar engin gild gögn eru tiltæk, dregur RX CW-fjarlægingarblokkin niður rx_avs_valid merkið.
Í FULL ham, ef notendabitinn er stilltur, fullyrðir þessi blokk rx_is_usr_cmd merkið og gögnin í fyrstu klukkulotunni eru notuð sem notendaskilgreindar upplýsingar eða skipun.
Þegar rx_avs_ready deasserts og rx_avs_valid fullyrðir, myndar RX CW fjarlægingarblokkinn villuskilyrði fyrir notendarökfræðina.
Avalon streymismerkin sem tengjast þessari blokk eru sem hér segir: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 35

4. Virknilýsing 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (aðeins í boði í fullri stillingu)
4.3. F-Tile Serial Lite IV Intel FPGA IP klukkaarkitektúr
F-Tile Serial Lite IV Intel FPGA IP hefur fjögur klukkuinntak sem búa til klukkur í mismunandi blokkir: · Viðmiðunarklukka senditækis (xcvr_ref_clk)–Inntaksklukka frá ytri klukku
flísar eða oscillators sem búa til klukkur fyrir TX MAC, RX MAC og TX og RX sérsniðnar PCS blokkir. Sjá færibreytur fyrir stutt tíðnisvið. · TX kjarnaklukka (tx_core_clk) - Þessi klukka er fengin frá senditæki PLL er notað fyrir TX MAC. Þessi klukka er einnig úttaksklukka frá F-tile senditækinu til að tengjast TX notendalogic. · RX kjarnaklukka (rx_core_clk)–Þessi klukka er fengin frá senditækinu PLL er notað fyrir RX deskew FIFO og RX MAC. Þessi klukka er einnig úttaksklukka frá F-tile senditækinu til að tengjast RX notendalogic. · Klukka fyrir endurstillingarviðmót sendimóttakara (reconfig_clk) – inntaksklukka frá ytri klukkurásum eða sveiflum sem býr til klukkur fyrir endurstillingarviðmót sendimóttakara í bæði TX og RX gagnaslóðum. Klukkutíðnin er 100 til 162 MHz.
Eftirfarandi blokkarmynd sýnir F-Tile Serial Lite IV Intel FPGA IP klukku lén og tengingar innan IP.

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 36

Sendu athugasemdir

4. Virknilýsing 683074 | 2022.04.28

Mynd 24.

F-Tile Serial Lite IV Intel FPGA IP klukkaarkitektúr

Oscillator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP senditæki endurstillingarklukka viðmóts
(reconfig_clk)

tx_core_clkout (tengdu við notendarökfræði)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Endurstillingarviðmótsklukka senditækis

(reconfig_clk)

Oscillator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (tengdu við notendarökfræði)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon streymisviðmót TX gögn
TX MAC

serial_link[n-1:0]

Deskew

FIFO

Avalon streymisviðmót RX Gögn RX MAC

Avalon streymisviðmót RX gögn
RX MAC

Afskekktu FIFO

rx_core_clkout (tengdu við notendarökfræði)

rx_core_clk= clk_pll_div64[mid_ch]

Sérsniðin PCS

serial_link[n-1:0]

TX MAC

Avalon streymisviðmót TX gögn

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (tengdu við notendarökfræði)

Viðvörunarklukka senditækis (xcvr_ref_clk)
Viðvörunarklukka senditækis (xcvr_ref_clk)

Oscillator*

Goðsögn

FPGA tæki
TX kjarna klukku lén
RX kjarna klukku lén
Senditæki tilvísunarklukku lén Ytra tæki Gagnamerki

4.4. Endurstilla og tengja frumstilling
MAC, F-tile Hard IP og endurstillingarblokkir hafa mismunandi endurstillingarmerki: · TX og RX MAC blokkir nota tx_core_rst_n og rx_core_rst_n endurstillingarmerki. · tx_pcs_fec_phy_reset_n og rx_pcs_fec_phy_reset_n endurstilla merki drif
mjúka endurstillingarstýringuna til að endurstilla F-tile Hard IP. · Endurstillingarblokk notar endurstillingarmerkið reconfig_reset.

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 37

4. Virknilýsing 683074 | 2022.04.28

Mynd 25. Endurstilla arkitektúr
Avalon streymisviðmót TX gögn
MAC
Avalon streymi SYNC tengi RX gögn

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-flísar Harður IP

TX raðgögn RX raðgögn

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Endurstilla rökfræði
Tengdar upplýsingar · Endurstillingarleiðbeiningar á bls. 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Notendahandbók
4.4.1. TX endurstilla og frumstillingaröð
TX endurstillingaröðin fyrir F-Tile Serial Lite IV Intel FPGA IP er sem hér segir: 1. Fullyrða tx_pcs_fec_phy_reset_n, tx_core_rst_n og reconfig_reset
samtímis til að endurstilla F-tile hard IP, MAC og endurstillingarblokkina. Slepptu tx_pcs_fec_phy_reset_n og endurstillingu endurstillt eftir að hafa beðið eftir tx_reset_ack til að tryggja að kubbarnir séu rétt endurstilltir. 2. IP-talan fullyrðir síðan phy_tx_lanes_stable, tx_pll_locked, og phy_ehip_ready merki eftir að tx_pcs_fec_phy_reset_n endurstillingu er sleppt, til að gefa til kynna að TX PHY sé tilbúið til sendingar. 3. Tx_core_rst_n merkið deassert eftir að phy_ehip_ready merkið fer hátt. 4. IP-talan byrjar að senda IDLE-stafi á MII viðmótinu þegar MAC-inn er ekki endurstilltur. Það er engin krafa um TX akreinarstillingu og skekkju því allar akreinar nota sömu klukkuna. 5. Á meðan hann sendir IDLE stafi, fullyrðir MAC merki tx_link_up. 6. MAC byrjar síðan að senda ALIGN parað við START/END eða END/START CW með föstu millibili til að hefja akreinarstillingarferli tengda móttakarans.

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 38

Sendu athugasemdir

4. Virknilýsing 683074 | 2022.04.28

Mynd 26.

TX endurstilla og frumstillingar tímamynd
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _læst

phy_tx_lanes_stable

phy_ehip_tilbúinn

tx_li nk_up

7
5 6 8

4.4.2. RX endurstilling og frumstillingaröð
RX endurstillingaröðin fyrir F-Tile Serial Lite IV Intel FPGA IP er sem hér segir:
1. Settu fram rx_pcs_fec_phy_reset_n, rx_core_rst_n og reconfig_reset samtímis til að endurstilla F-tile hard IP, MAC og endurstillingarblokkina. Losaðu rx_pcs_fec_phy_reset_n og endurstillingu endurstillt eftir að hafa beðið eftir rx_reset_ack til að tryggja að blokkirnar séu rétt endurstilltar.
2. IP-talan fullyrðir síðan phy_rx_pcs_ready merkið eftir að sérsniðnu PCS endurstillingunni er sleppt, til að gefa til kynna að RX PHY sé tilbúið til sendingar.
3. rx_core_rst_n merkið deassert eftir að phy_rx_pcs_ready merkið fer hátt.
4. IP-talan byrjar akreinarstillingarferlið eftir að RX MAC endurstillingu er sleppt og við móttöku ALIGN parað við START/END eða END/START CW.
5. RX deskew blokkin setur fram rx_link_up merkið þegar röðun fyrir allar brautir er lokið.
6. IP-talan setur síðan rx_link_up merki til notendarökfræðinnar til að gefa til kynna að RX hlekkurinn sé tilbúinn til að hefja gagnamóttöku.

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 39

4. Virknilýsing 683074 | 2022.04.28

Mynd 27. Tímastillingarmynd RX og frumstillingar
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Útreikningur á tengingarhraða og bandbreidd skilvirkni

F-Tile Serial Lite IV Intel FPGA IP bandbreiddar skilvirkni útreikningur er eins og hér að neðan:

Bandbreidd skilvirkni = hrá_hraði * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Tafla 17. Bandbreidd skilvirkni breytur Lýsing

Breytilegt

Lýsing

raw_rate burst_size

Þetta er bitahraði sem raðviðmótið nær. raw_rate = SERDES breidd * klukkutíðni senditækis Dæmiample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Gildi sprengistærðar. Til að reikna út meðaltal bandbreiddar skilvirkni, notaðu algengt gildi sprengistærðar. Til að fá hámarkshraða, notaðu hámarksgildi myndastærðar.

burst_size_ovhd

Yfirbyggingargildi sprengistærðar.
Í fullri stillingu vísar burst_size_ovhd gildið til START og END pöruð CW.
Í Basic ham er engin burst_size_ovhd vegna þess að það eru engin START og END pöruð CWs.

align_marker_period

Gildi tímabilsins þar sem jöfnunarmerki er sett inn. Gildið er 81920 klukkulota fyrir samantekt og 1280 fyrir hraðvirka uppgerð. Þetta gildi er fengið frá PCS hörðu rökfræðinni.

align_marker_width srl4_align_period

Fjöldi klukkulota þar sem gildu jöfnunarmerki er haldið hátt.
Fjöldi klukkunnar á milli tveggja jöfnunarmerkja. Þú getur stillt þetta gildi með því að nota færibreytuna Jöfnunartímabil í IP færibreyturitlinum.

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 40

Sendu athugasemdir

4. Virknilýsing 683074 | 2022.04.28
Útreikningar á tengihraða eru eins og hér að neðan: Virkur hlutfall = bandbreidd skilvirkni * raw_rate Þú getur fengið hámarks klukkutíðni notanda með eftirfarandi jöfnu. Útreikningur á hámarksklukkutíðni notanda gerir ráð fyrir samfelldri gagnastraumi og engin IDLE hringrás á sér stað við notendarökfræði. Þetta hlutfall er mikilvægt þegar hannað er notendalogic FIFO til að forðast FIFO flæði. Hámarksklukkutíðni notanda = virkur hlutfall / 64

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 41

683074 | 2022.04.28 Senda athugasemd

5. Breytur

Tafla 18. F-Tile Serial Lite IV Intel FPGA IP færibreytulýsing

Parameter

Gildi

Sjálfgefið

Lýsing

Almennir hönnunarvalkostir

PMA mótunargerð

· PAM4 · NRZ

PAM4

Veldu PCS mótunarstillingu.

PMA gerð

· FHT · FGT

FGT

Velur gerð senditækis.

PMA gagnahraði

· Fyrir PAM4 ham:
— Gerð FGT senditæki: 20 Gbps 58 Gbps
— Gerð FHT senditækis: 56.1 Gbps, 58 Gbps, 116 Gbps
· Fyrir NRZ ham:
— Gerð FGT senditæki: 10 Gbps 28.05 Gbps
— Gerð FHT senditækis: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Tilgreinir virkan gagnahraða við úttak senditækisins með sendingu og öðrum kostnaði. Gildið er reiknað út af IP með því að námundun upp í 1 aukastaf í Gbps einingu.

PMA ham

· Tvíhliða · Tx · Rx

Duplex

Fyrir gerð FHT senditækis er studd stefnan aðeins tvíhliða. Fyrir gerð FGT senditækis er studd stefna Duplex, Tx og Rx.

Fjöldi PMA

· Fyrir PAM4 ham:

brautir

- 1 til 12

· Fyrir NRZ ham:

- 1 til 16

Veldu fjölda akreina. Fyrir simplex hönnun er studdur fjöldi brauta 1.

PLL viðmiðunarklukkutíðni

· Fyrir gerð FHT senditæki: 156.25 MHz
· Fyrir gerð FGT senditæki: 27.5 MHz 379.84375 MHz, fer eftir völdum gagnahraða senditækisins.

· Fyrir gerð FHT senditæki: 156.25 MHz
· Fyrir gerð FGT senditæki: 165 MHz

Tilgreinir viðmiðunarklukkutíðni senditækisins.

Kerfi PLL

—

viðmiðunarklukka

tíðni

170 MHz

Aðeins fáanlegt fyrir gerð FHT senditæki. Tilgreinir System PLL viðmiðunarklukkuna og verður notuð sem inntak af F-Tile Reference og System PLL klukkum Intel FPGA IP til að búa til System PLL klukkuna.

PLL tíðni kerfisins
Jöfnunartímabil

— 128 65536

Virkjaðu RS-FEC

Virkja

876.5625 MHz 128 Virkja

Tilgreinir PLL klukkutíðni kerfisins.
Tilgreinir tímabil jöfnunarmerkja. Gildið verður að vera x2. Kveiktu á til að virkja RS-FEC eiginleikann.
áfram…

ISO 9001:2015 Skráð

5. Færibreytur 683074 | 2022.04.28

Parameter

Gildi

Sjálfgefið

Lýsing

Óvirkja

Fyrir PAM4 PCS mótunarham er RS-FEC alltaf virkt.

Notendaviðmót

Streymishamur

· FULLT · BASIC

Fullt

Veldu gagnastreymi fyrir IP.

Full: Þessi háttur sendir upphaf pakka og lok pakka hringrás innan ramma.

Basic: Þetta er hreinn streymishamur þar sem gögn eru send án upphafs pakka, tóms og enda pakka til að auka bandbreidd.

Virkja CRC

Virkja afvirkja

Óvirkja

Kveiktu á til að virkja CRC villugreiningu og leiðréttingu.

Virkja sjálfvirka jöfnun

Virkja afvirkja

Óvirkja

Kveiktu á til að virkja sjálfvirka akreinarstillingu.

Virkja villuleitarendapunkt

Virkja afvirkja

Óvirkja

Þegar Kveikt er á F-Tile Serial Lite IV Intel FPGA IP inniheldur innbyggðan villuleitarendapunkt sem tengist innbyrðis við Avalon minniskortað viðmót. IP getur framkvæmt ákveðnar prófanir og villuleitaraðgerðir í gegnum JTAG með því að nota System Console. Sjálfgefið gildi er Slökkt.

Simplex sameining (Þessi færibreytustilling er aðeins tiltæk þegar þú velur FGT tvískiptur einfaldur hönnun.)

RSFEC virkt á hinni Serial Lite IV Simplex IP sem er settur á sömu FGT rás(ir)

Virkja afvirkja

Óvirkja

Kveiktu á þessum valkosti ef þú þarfnast blöndu af stillingum með RS-FEC virkt og óvirkt fyrir F-Tile Serial Lite IV Intel FPGA IP í tvíþættri einfaldri hönnun fyrir NRZ senditæki, þar sem bæði TX og RX eru settar á sama FGT rás(ir).

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 43

683074 | 2022.04.28 Senda athugasemd

6. F-Tile Serial Lite IV Intel FPGA IP tengimerki

6.1. Klukkumerki

Tafla 19. Klukkumerki

Nafn

Breidd Stefna

Lýsing

tx_core_clkout

Úttak TX kjarnaklukku fyrir TX sérsniðna PCS tengi, TX MAC og notendarökfræði inn

TX gagnaslóðin.

Þessi klukka er búin til úr sérsniðnum PCS blokkinni.

rx_core_clkout

Úttaks RX kjarnaklukka fyrir RX sérsniðið PCS tengi, RX deskew FIFO, RX MAC

og notendarökfræði í RX gagnaslóðinni.

Þessi klukka er búin til úr sérsniðnum PCS blokkinni.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Inntaksviðmiðunarklukka senditækis.

Þegar gerð senditækisins er stillt á FGT skaltu tengja þessa klukku við úttaksmerkið (out_refclk_fgt_0) F-Tile Reference og System PLL klukka Intel FPGA IP. Þegar gerð senditækisins er stillt á FHT skaltu tengja

þessi klukka til úttaksmerkisins (out_fht_cmmpll_clk_0) F-Tile Reference og System PLL klukka Intel FPGA IP.

Sjá færibreytur fyrir stutt tíðnisvið.

Inntak Inntaksklukka fyrir endurstillingarviðmót senditækis.

Klukkutíðnin er 100 til 162 MHz.

Tengdu þetta inntaksklukkumerki við ytri klukkurásir eða oscillators.

Inntak Inntaksklukka fyrir endurstillingarviðmót senditækis.

Klukkutíðnin er 100 til 162 MHz.

Tengdu þetta inntaksklukkumerki við ytri klukkurásir eða oscillators.

out_systempll_clk_ 1

Inntak

System PLL klukka.
Tengdu þessa klukku við úttaksmerkið (out_systempll_clk_0) á F-Tile Reference og System PLL klukkum Intel FPGA IP.

Tengdar færibreytur upplýsinga á síðu 42

6.2. Endurstilla merki

Tafla 20. Endurstilla merki

Nafn

Breidd Stefna

tx_core_rst_n

Inntak

Klukka lén ósamstilltur

rx_core_rst_n

Inntak

Ósamstilltur

tx_pcs_fec_phy_reset_n 1

Inntak

Ósamstilltur

Lýsing

Virkt-lágt endurstillingarmerki. Endurstillir F-Tile Serial Lite IV TX MAC.

Virkt-lágt endurstillingarmerki. Endurstillir F-Tile Serial Lite IV RX MAC.

Virkt-lágt endurstillingarmerki.

áfram…

ISO 9001:2015 Skráð

6. F-Tile Serial Lite IV Intel FPGA IP tengimerki 683074 | 2022.04.28

Nafn

Breidd átt Clock Domain

Lýsing

Endurstillir F-Tile Serial Lite IV TX sérsniðna PCS.

rx_pcs_fec_phy_reset_n 1

Inntak

Ósamstilltur

Virkt-lágt endurstillingarmerki. Endurstillir F-Tile Serial Lite IV RX sérsniðna PCS.

reconfig_reset

Inntak

reconfig_clk Virkt-hátt endurstillingarmerki.

Endurstillir Avalon minniskortaða endurstillingarblokk viðmótsins.

reconfig_sl_reset

Inntak reconfig_sl_clk Virkt-há endurstillingarmerki.

Endurstillir Avalon minniskortaða endurstillingarblokk viðmótsins.

6.3. MAC merki

Tafla 21.

TX MAC merki
Í þessari töflu táknar N fjölda brauta sem settar eru í IP færibreytu ritlinum.

Nafn

Breidd

Stefna Clock Domain

Lýsing

tx_avs_ready

Úttak tx_core_clkout Avalon streymismerki.

Þegar fullyrt er, gefur það til kynna að TX MAC sé tilbúið til að taka við gögnum.

tx_avs_data

· (64*N)*2 (PAM4 ham)
· 64*N (NRZ ham)

Inntak

tx_core_clkout Avalon streymismerki. TX gögn.

tx_avs_channel

Inntak tx_core_clkout Avalon streymismerki.

Rásnúmer fyrir gögn sem eru flutt á núverandi lotu.

Þetta merki er ekki tiltækt í grunnstillingu.

tx_avs_valid

Inntak tx_core_clkout Avalon streymismerki.

Þegar fullyrt er, gefur til kynna að TX gagnamerkið sé gilt.

tx_avs_startofpacket

Inntak tx_core_clkout Avalon streymismerki.

Þegar fullyrt er, gefur til kynna upphaf TX gagnapakka.

Fullyrða aðeins um eina klukkulotu fyrir hvern pakka.

Þetta merki er ekki tiltækt í grunnstillingu.

tx_avs_endofpacket

Inntak tx_core_clkout Avalon streymismerki.

Þegar fullyrt er, gefur til kynna lok TX gagnapakka.

Fullyrða aðeins um eina klukkulotu fyrir hvern pakka.

Þetta merki er ekki tiltækt í grunnstillingu.

tx_avs_empty

Inntak tx_core_clkout Avalon streymismerki.

Gefur til kynna fjölda ógildra orða í lokahringi TX gagna.

Þetta merki er ekki tiltækt í grunnstillingu.

tx_num_valid_bytes_eob

Inntak

tx_core_clkout

Gefur til kynna fjölda gilda bæta í síðasta orði lokahringsins. Þetta merki er ekki tiltækt í grunnstillingu.
áfram…

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 45

6. F-Tile Serial Lite IV Intel FPGA IP tengimerki 683074 | 2022.04.28

Nafnið tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Breidd 1
1 1
N 5

Stefna Clock Domain

Lýsing

Inntak

tx_core_clkout

Þegar fullyrt er, mun þetta merki hefja notendaskilgreinda upplýsingalotu.
Settu þetta merki fram í sömu klukkulotu og tx_startofpacket fullyrðing.
Þetta merki er ekki tiltækt í grunnstillingu.

Úttak tx_core_clkout Þegar fullyrt er, gefur til kynna að TX gagnatengillinn sé tilbúinn til gagnaflutnings.

Framleiðsla

tx_core_clkout

Þegar fullyrt er, byrjar þetta merki að endurstilla akreina.
Settu þetta merki fram í eina klukkulotu til að kveikja á MAC til að senda ALIGN CW.

Inntak

tx_core_clkout Þegar fullyrt er, sprautar MAC CRC32 villu á valdar brautir.

Úttak tx_core_clkout Ekki notað.

Eftirfarandi tímasetningarmynd sýnir tdampLe of TX gagnasendingar á 10 orðum frá notendarökfræði yfir 10 TX raðbrautir.

Mynd 28.

Tímamynd TX gagnaflutnings
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2, ..., 9

… N-10..

Akrein 0

…………

STRT 0 10

N-10 END STRT 0

Akrein 1

…………

STRT 1 11

N-9 END STRT 1

N-10 ENDA LAGI LAGI N-9 ENDA LAGA LAGI

Akrein 9

…………

STRT 9 19

N-1 END STRT 9

N-1 ENDI LAUGLEGT

Tafla 22.

RX MAC merki
Í þessari töflu táknar N fjölda brauta sem settar eru í IP færibreytu ritlinum.

Nafn

Breidd

Stefna Clock Domain

Lýsing

rx_avs_tilbúinn

Inntak rx_core_clkout Avalon streymismerki.

Þegar fullyrt er, gefur til kynna að notendarökfræðin sé tilbúin til að samþykkja gögn.

rx_avs_data

(64*N)*2 (PAM4 ham)
64*N (NRZ ham)

Framleiðsla

rx_core_clkout Avalon streymismerki. RX gögn.

rx_avs_channel

Úttak rx_core_clkout Avalon streymismerki.

Rásnúmerið fyrir gagnavera

móttekið á núverandi lotu.

Þetta merki er ekki tiltækt í grunnstillingu.

rx_avs_valid

Úttak rx_core_clkout Avalon streymismerki.

áfram…

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 46

Sendu athugasemdir

6. F-Tile Serial Lite IV Intel FPGA IP tengimerki 683074 | 2022.04.28

Nafn

Breidd

Stefna Clock Domain

Lýsing

Þegar fullyrt er, gefur það til kynna að RX gagnamerkið sé gilt.

rx_avs_startofpacket

Úttak rx_core_clkout Avalon streymismerki.

Þegar fullyrt er, gefur til kynna upphaf RX gagnapakka.

Fullyrða aðeins um eina klukkulotu fyrir hvern pakka.

Þetta merki er ekki tiltækt í grunnstillingu.

rx_avs_endofpacket

Úttak rx_core_clkout Avalon streymismerki.

Þegar fullyrt er, gefur til kynna lok RX gagnapakka.

Fullyrða aðeins um eina klukkulotu fyrir hvern pakka.

Þetta merki er ekki tiltækt í grunnstillingu.

rx_avs_empty

Úttak rx_core_clkout Avalon streymismerki.

Gefur til kynna fjölda ógildra orða í lokahringi RX-gagnanna.

Þetta merki er ekki tiltækt í grunnstillingu.

rx_num_valid_bytes_eob

Framleiðsla

rx_core_clkout Gefur til kynna fjölda gilda bæta í síðasta orði lokahringsins.
Þetta merki er ekki tiltækt í grunnstillingu.

rx_is_usr_cmd

Output rx_core_clkout Þegar fullyrt er, mun þetta merki hefja notanda-

skilgreind upplýsingahringrás.

Settu þetta merki fram í sömu klukkulotu og tx_startofpacket fullyrðing.

Þetta merki er ekki tiltækt í grunnstillingu.

rx_link_up

Úttak rx_core_clkout Þegar fullyrt er, gefur til kynna RX gagnatengilinn

er tilbúið til gagnamóttöku.

rx_link_reinit

Inntak rx_core_clkout Þegar fullyrt er, ræsir þetta merki brautir

endurröðun.

Ef þú slekkur á Virkja sjálfvirka jöfnun skaltu fullyrða um þetta merki í eina klukkulotu til að kveikja á MAC til að stilla brautirnar aftur. Ef Virkja sjálfvirka jöfnun er stillt, endurstillir MAC brautirnar sjálfkrafa.

Ekki fullyrða um þetta merki þegar Virkja sjálfvirka jöfnun er stillt.

rx_villa

(N*2*2)+3 (PAM4 ham)
(N*2)*3 (NRZ ham)

Framleiðsla

rx_core_clkout

Þegar fullyrt er, gefur til kynna að villuskilyrði eigi sér stað í RX gagnaslóðinni.
· [(N*2+2):N+3] = Gefur til kynna PCS villu fyrir ákveðna akrein.
· [N+2] = Gefur til kynna rangfærsluvillu. Endurræstu akreinarstillingu ef þessi biti er fullyrt.
· [N+1]= Gefur til kynna að gögn séu send til notendarökfræðinnar þegar notendarökfræði er ekki tilbúin.
· [N] = Gefur til kynna tap á jöfnun.
· [(N-1):0] = Gefur til kynna að gögnin innihalda CRC villu.

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 47

6. F-Tile Serial Lite IV Intel FPGA IP tengimerki 683074 | 2022.04.28

6.4. Endurstillingarmerki senditækis

Tafla 23.

PCS endurstillingarmerki
Í þessari töflu táknar N fjölda brauta sem settar eru í IP færibreytu ritlinum.

Nafn

Breidd

Stefna Clock Domain

Lýsing

reconfig_sl_read

Inntak reconfig_sl_ PCS endurstillingar lesskipun

klk

merki.

reconfig_sl_write

Inntak reconfig_sl_ PCS endurstillingarskrifa

klk

skipunarmerki.

reconfig_sl_address

14 bita + clogb2N

Inntak

reconfig_sl_ clk

Tilgreinir PCS endurstillingu Avalon minniskortað viðmótsfang á valinni akrein.
Hver akrein hefur 14 bita og efri bitarnir vísa til akreinarjöfnunar.
Example, fyrir 4-brauta NRZ/PAM4 hönnun, með reconfig_sl_address[13:0] sem vísar til heimilisfangsgildisins:
· reconfig_sl_address[15:1 4] stillt á 00 = heimilisfang fyrir braut 0.
· reconfig_sl_address[15:1 4] stillt á 01 = heimilisfang fyrir braut 1.
· reconfig_sl_address[15:1 4] stillt á 10 = heimilisfang fyrir braut 2.
· reconfig_sl_address[15:1 4] stillt á 11 = heimilisfang fyrir braut 3.

reconfig_sl_readdata

Output reconfig_sl_ Tilgreinir PCS endurstillingargögn

klk

að lesa af tilbúinn hringrás í a

valin akrein.

reconfig_sl_waitrequest

Output reconfig_sl_ táknar PCS endurstillingu

klk

Avalon minniskortað viðmót

stöðvunarmerki á valinni akrein.

reconfig_sl_writedata

Inntak reconfig_sl_ Tilgreinir PCS endurstillingargögn

klk

að skrifast á rithring í a

valin akrein.

reconfig_sl_readdata_vali

Framleiðsla

reconfig_sl_ Tilgreinir PCS endurstillingu

klk

móttekin gögn eru gild í völdum

braut.

Tafla 24.

F-Tile Hard IP endurstillingarmerki
Í þessari töflu táknar N fjölda brauta sem settar eru í IP færibreytu ritlinum.

Nafn

Breidd

Stefna Clock Domain

Lýsing

reconfig_read

Inntak reconfig_clk PMA endurstilling lesin

skipunarmerki.

reconfig_write

Inntak reconfig_clk PMA endurstillingar skrifa

skipunarmerki.

reconfig_address

18 bitar + clog2bN

Inntak

reconfig_clk

Tilgreinir PMA Avalon minniskortað viðmótsfang á valinni akrein.
áfram…

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 48

Sendu athugasemdir

6. F-Tile Serial Lite IV Intel FPGA IP tengimerki 683074 | 2022.04.28

Nafn
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Breidd
32 1 32 1

Stefna Clock Domain

Lýsing

Í báðum PAM4 og NRZ stillingum hefur hver akrein 18 bita og efri bitarnir sem eftir eru vísa til akreinarjöfnunar.
Example, fyrir 4 akreina hönnun:
· reconfig_address[19:18] stillt á 00 = heimilisfang fyrir braut 0.
· reconfig_address[19:18] stillt á 01 = heimilisfang fyrir braut 1.
· reconfig_address[19:18] stillt á 10 = heimilisfang fyrir braut 2.
· reconfig_address[19:18] stillt á 11 = heimilisfang fyrir braut 3.

Framleiðsla

reconfig_clk Tilgreinir PMA gögn sem á að lesa af tilbúinni lotu á valinni akrein.

Framleiðsla

reconfig_clk táknar PMA Avalon memorymapped tengi stöðvunarmerki á valinni akrein.

Inntak

reconfig_clk Tilgreinir PMA gögn sem á að skrifa á ritferil á valinni braut.

Framleiðsla

reconfig_clk Tilgreinir PMA endurstillingu móttekin gögn eru gild á valinni akrein.

6.5. PMA merki

Tafla 25.

PMA merki
Í þessari töflu táknar N fjölda brauta sem settar eru í IP færibreytu ritlinum.

Nafn

Breidd

Stefna Clock Domain

Lýsing

phy_tx_lanes_stable

N*2 (PAM4 ham)
N (NRZ ham)

Framleiðsla

Ósamstilltur Þegar fullyrt er, gefur til kynna að TX gagnaslóð sé tilbúin til að senda gögn.

tx_pll_locked

N*2 (PAM4 ham)
N (NRZ ham)

Framleiðsla

Ósamstilltur Þegar fullyrt er, gefur til kynna að TX PLL hafi náð læsingarstöðu.

phy_ehip_tilbúinn

N*2 (PAM4 ham)
N (NRZ ham)

Framleiðsla

Ósamstilltur

Þegar fullyrt er, gefur til kynna að sérsniðna PCS hafi lokið innri frumstillingu og tilbúið til sendingar.
Þetta merki kemur fram eftir að tx_pcs_fec_phy_reset_n og tx_pcs_fec_phy_reset_nare afasserted.

tx_serial_data

Output TX raðklukka TX raðpinnar.

rx_serial_data

Inntak RX serial klukka RX serial pinna.

phy_rx_block_lock

N*2 (PAM4 ham)
N (NRZ ham)

Framleiðsla

Ósamstilltur Þegar fullyrt er, gefur til kynna að 66b blokkarjöfnuninni sé lokið fyrir brautirnar.

rx_cdr_lock

N*2 (PAM4 ham)

Framleiðsla

Ósamstilltur

Þegar fullyrt er, gefur það til kynna að endurheimtu klukkurnar séu læstar gögnum.
áfram…

Sendu athugasemdir

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 49

6. F-Tile Serial Lite IV Intel FPGA IP tengimerki 683074 | 2022.04.28

Nefndu phy_rx_pcs_ready phy_rx_hi_ber

Breidd

Stefna Clock Domain

Lýsing

N (NRZ ham)

N*2 (PAM4 ham)
N (NRZ ham)

Framleiðsla

Ósamstilltur

Þegar fullyrt er, gefur til kynna að RX brautir samsvarandi Ethernet rásar séu að fullu samræmdar og tilbúnar til að taka á móti gögnum.

N*2 (PAM4 ham)
N (NRZ ham)

Framleiðsla

Ósamstilltur

Þegar fullyrt er, gefur það til kynna að RX PCS samsvarandi Ethernet rásar sé í HI BER ástandi.

F-Tile Serial Lite IV Intel® FPGA IP notendahandbók 50

Sendu athugasemdir

683074 | 2022.04.28 Senda athugasemd

7. Hönnun með F-Tile Serial Lite IV Intel FPGA IP

7.1. Endurstilla leiðbeiningar
Fylgdu þessum endurstillingarleiðbeiningum til að innleiða endurstillingu þína á kerfisstigi.
· Bindið tx_pcs_fec_phy_reset_n og rx_pcs_fec_phy_reset_n merki saman á kerfisstigi til að endurstilla TX og RX PCS samtímis.
· Settu fram tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n og reconfig_reset merki á sama tíma. Sjá Endurstilla og tengja frumstilling fyrir frekari upplýsingar um IP endurstillingu og frumstillingarröð.
· Haltu tx_pcs_fec_phy_reset_n, og rx_pcs_fec_phy_reset_n merki lágt, og reconfig_reset merki hátt og bíddu eftir tx_reset_ack og rx_reset_ack til að endurstilla F-tile hard IP og endurstillingarblokkirnar.
· Til að ná hröðum tengingum á milli FPGA tækja skaltu endurstilla tengda F-Tile Serial Lite IV Intel FPGA IPs á sama tíma. Sjá F-Tile Serial Lite IV Intel FPGA IP Design ExampLe User Guide fyrir upplýsingar um eftirlit með IP TX og RX hlekknum með því að nota verkfærakistuna.
Tengdar upplýsingar
· Núllstilla og frumstilling tengja á síðu 37
· F-Tile Serial Lite IV Intel FPGA IP hönnun Example Notendahandbók

7.2. Leiðbeiningar um villumeðferð

Eftirfarandi tafla sýnir leiðbeiningar um villumeðferð fyrir villuskilyrði sem geta komið upp með F-Tile Serial Lite IV Intel FPGA IP hönnun.

Tafla 26. Villuástand og meðhöndlunarleiðbeiningar

Villuástand
Ein eða fleiri akreinar geta ekki komið á samskiptum eftir ákveðinn tímaramma.

Leiðbeiningar
Settu upp tímaleysiskerfi til að endurstilla hlekkinn á umsóknarstigi.

Akrein missir samskipti eftir að samband er komið á.
Akrein missir samskipti meðan á skekkjuferlinu stendur.

Þetta getur gerst eftir eða á meðan á gagnaflutningi stendur. Settu upp greiningartapsgreiningu á forritastigi og endurstilltu hlekkinn.
Innleiða endurræsingarferli tengla fyrir rangu akreinina. Þú verður að tryggja að töfluleiðin fari ekki yfir 320 UI.

Tap akreinar eftir að allar akreinar hafa verið jafnaðar.

Þetta getur gerst eftir eða á meðan á gagnaflutningi stendur. Innleiða akreinartapsskynjun á umsóknarstigi til að endurræsa akreinarjöfnunarferlið.

ISO 9001:2015 Skráð

683074 | 2022.04.28 Senda athugasemd

8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives

IP útgáfur eru þær sömu og Intel Quartus Prime Design Suite hugbúnaðarútgáfur upp að v19.1. Frá Intel Quartus Prime Design Suite hugbúnaðarútgáfu 19.2 eða nýrri, hafa IP kjarna nýtt IP útgáfukerfi.

Ef IP kjarnaútgáfa er ekki á listanum gildir notendahandbókin fyrir fyrri IP kjarnaútgáfuna.

Intel Quartus Prime útgáfa
21.3

IP Core útgáfa 3.0.0

Notendahandbók F-Tile Serial Lite IV Intel® FPGA IP notendahandbók

ISO 9001:2015 Skráð

683074 | 2022.04.28 Senda athugasemd

9. Endurskoðunarsaga skjala fyrir F-Tile Serial Lite IV Intel FPGA IP notendahandbók

Skjalútgáfa 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime útgáfa
22.1
21.3 21.3 21.2

IP útgáfa 5.0.0
3.0.0 3.0.0 2.0.0

Breytingar
· Uppfærð tafla: F-Tile Serial Lite IV Intel FPGA IP eiginleikar — Uppfærð lýsing á gagnaflutningi með viðbótar stuðningi við FHT senditæki: 58G NRZ, 58G PAM4 og 116G PAM4
· Uppfærð tafla: F-Tile Serial Lite IV Intel FPGA IP færibreytulýsing — Bætt við nýrri færibreytu · PLL viðmiðunarklukkutíðni kerfis · Virkja villuleitarendapunkt — Uppfærði gildi fyrir PMA gagnahraða — Uppfært nafn breytu til að passa við GUI
· Uppfærði lýsingu fyrir gagnaflutning í töflu: F-Tile Serial Lite IV Intel FPGA IP eiginleikar.
· Endurnefnt töfluheiti IP í F-Tile Serial Lite IV Intel FPGA IP færibreytulýsing í Parameters hlutanum til glöggvunar.
· Uppfærð tafla: IP breytur: — Bætti við nýrri færibreytu – RSFEC virkt á hinni Serial Lite IV Simplex IP sem er settur á sömu FGT rás(ir). — Uppfærði sjálfgefin gildi fyrir viðmiðunarklukkutíðni senditækis.
Upphafleg útgáfa.

ISO 9001:2015 Skráð

Skjöl / auðlindir

	intel F Tile Serial Lite IV Intel FPGA IP [pdfNotendahandbók F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdfNotendahandbók F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP