Arbiter UG0644 DDR AXI
Informasi Produk
DDR AXI Arbiter adalah komponen perangkat keras yang menyediakan a
Antarmuka master AXI 64-bit ke pengontrol on-chip DDR-SDRAM.
Ini biasanya digunakan dalam aplikasi video untuk buffering dan
pemrosesan data piksel video. Panduan pengguna produk menyediakan
informasi rinci dan instruksi tentang implementasi perangkat keras,
simulasi, dan pemanfaatan sumber daya.
Implementasi Perangkat Keras
DDR AXI Arbiter dirancang untuk berinteraksi dengan DDR-SDRAM
pengontrol pada chip. Ini menyediakan antarmuka master AXI 64-bit
yang memungkinkan pemrosesan data piksel video dengan cepat. Pengguna produk
manual memberikan penjelasan desain rinci tentang DDR AXI
Arbiter dan implementasi perangkat kerasnya.
Simulasi
Panduan pengguna produk memberikan instruksi tentang simulasi
DDR AXI Arbiter menggunakan alat MSS SmartDesign dan Testbench. Ini
alat memungkinkan pengguna untuk memvalidasi kebenaran desain dan
memastikan berfungsinya komponen perangkat keras.
Pemanfaatan Sumber Daya
DDR AXI Arbiter menggunakan sumber daya sistem seperti logika
sel, blok memori, dan sumber daya perutean. Pengguna produk
manual menyediakan laporan pemanfaatan sumber daya terperinci yang
menguraikan kebutuhan sumber daya DDR AXI Arbiter. Ini
informasi dapat digunakan untuk memastikan bahwa komponen perangkat keras dapat
diimplementasikan dalam sumber daya sistem yang tersedia.
Petunjuk Penggunaan Produk
Petunjuk berikut memberikan panduan tentang cara menggunakan
Arbiter DDR AXI:
Langkah 1: Implementasi Perangkat Keras
Implementasikan komponen perangkat keras DDR AXI Arbiter ke antarmuka
dengan pengontrol on-chip DDR-SDRAM. Ikuti desainnya
deskripsi disediakan dalam panduan pengguna produk untuk memastikan kebenarannya
implementasi komponen perangkat keras.
Langkah 2: Simulasi
Simulasikan desain DDR AXI Arbiter menggunakan MSS SmartDesign dan
Alat meja tes. Ikuti instruksi yang diberikan dalam produk
panduan pengguna untuk memvalidasi kebenaran desain dan memastikan
berfungsinya komponen perangkat keras.
Langkah 3: Pemanfaatan Sumber Daya
Review laporan pemanfaatan sumber daya yang disediakan dalam produk
panduan pengguna untuk menentukan kebutuhan sumber daya DDR AXI
Wasit. Pastikan komponen perangkat keras dapat diimplementasikan
dalam sumber daya sistem yang tersedia.
Dengan mengikuti petunjuk ini, Anda dapat menggunakan DDR secara efektif
Komponen perangkat keras AXI Arbiter untuk buffering data piksel video dan
pemrosesan dalam aplikasi video.
Panduan Pengguna UG0644
Arbiter DDR AXI
Februari 2018
Arbiter DDR AXI
Isi
1 Riwayat Revisi …………………………………………………………………………………………………………….. 1
1.1 Revisi 5.0 ………………………………………………………………………………………………………………………. 1 1.2 Revisi 4.0 ………………………………………………………………………………………………………………………. 1 1.3 Revisi 3.0 ………………………………………………………………………………………………………………………. 1 1.4 Revisi 2.0 ………………………………………………………………………………………………………………………. 1 1.5 Revisi 1.0 ………………………………………………………………………………………………………………………. 1
2 Pendahuluan………………………………………………………………………………………………………………….. 2 3 Perangkat Keras Implementasi .................................................................................................................................. 3
3.1 Deskripsi Desain …………………………………………………………………………………………………………… 3 3.2 Input dan Output …………………………………………………………………………………………………………….. 5 3.3 Parameter Konfigurasi……… ............................................................................................................................. 13 3.4 Diagram Waktu ………………………………………………………………………………………………………………………. 14 3.5 Meja Tes .................................................................................................................................................................................. 16
3.5.1 Mensimulasikan MSS SmartDesign …………………………………………………………………………………………………. 25 3.5.2 Simulasi Testbench ……………………………………………………………………………………………………………. 30 3.6 Pemanfaatan Sumber Daya .................................................................................................................................................................. 31
Panduan Pengguna UG0644 Revisi 5.0
Arbiter DDR AXI
1
Riwayat Revisi
Riwayat revisi menjelaskan perubahan yang diterapkan dalam dokumen. Perubahan dicantumkan berdasarkan revisi, dimulai dari publikasi terkini.
1.1
Revisi 5.0
Pada revisi 5.0 dokumen ini, bagian Pemanfaatan Sumber Daya dan Laporan Pemanfaatan Sumber Daya
telah diperbarui. Untuk informasi lebih lanjut, lihat Pemanfaatan Sumber Daya (lihat halaman 31).
1.2
Revisi 4.0
Berikut adalah ringkasan perubahan dalam revisi 4.0 dokumen ini.
Menambahkan parameter konfigurasi testbench di tabel. Untuk informasi lebih lanjut, lihat Parameter Konfigurasi (lihat halaman 16).. Menambahkan informasi untuk mensimulasikan inti menggunakan testbench. Untuk informasi lebih lanjut, lihat Testbench (lihat halaman 16). Memperbarui nilai Pemanfaatan Sumber Daya untuk DDR AXI Arbiter dalam tabel. Untuk informasi lebih lanjut, lihat Pemanfaatan Sumber Daya (lihat halaman 31).
1.3
Revisi 3.0
Berikut adalah ringkasan perubahan dalam revisi 3.0 dokumen ini.
Menambahkan informasi 8-bit untuk saluran tulis 1 dan 2. Untuk informasi lebih lanjut, lihat Deskripsi Desain (lihat halaman 3). Bagian Testbench yang diperbarui. Untuk informasi lebih lanjut, lihat Testbench (lihat halaman 16).
1.4
Revisi 2.0
Pada revisi 2.0 dokumen ini, gambar dan tabel pada bagian Testbench telah diperbarui.
Untuk informasi lebih lanjut, lihat Testbench (lihat halaman 16).
1.5
Revisi 1.0
Revisi 1.0 adalah publikasi pertama dokumen ini
Panduan Pengguna UG0644 Revisi 5.0
1
Arbiter DDR AXI
2
Perkenalan
Memori adalah bagian integral dari setiap aplikasi video dan grafis pada umumnya. Mereka digunakan untuk buffering data piksel video. Salah satu contoh buffering yang umumample adalah buffer bingkai tampilan di mana data piksel video lengkap untuk suatu bingkai disangga di memori.
Dual data rate (DDR)-synchronous DRAM (SDRAM) adalah salah satu memori yang umum digunakan dalam aplikasi video untuk buffering. SDRAM digunakan karena kecepatannya yang diperlukan untuk pemrosesan cepat dalam sistem video.
Gambar berikut menunjukkan mantanample diagram tingkat sistem memori DDR-SDRAM yang berinteraksi dengan aplikasi video.
Gambar 1 · Antarmuka Memori DDR-SDRAM
Di Microsemi SmartFusion®2 System-on-Chip (SoC), terdapat dua pengontrol DDR on-chip dengan antarmuka extensible lanjutan (AXI) 64-bit dan antarmuka slave bus kinerja tinggi (AHB) lanjutan 32-bit menuju bidang yang dapat diprogram kain gerbang array (FPGA). Antarmuka master AXI atau AHB diperlukan untuk membaca dan menulis memori DDR-SDRAM yang dihubungkan ke pengontrol DDR on-chip.
Panduan Pengguna UG0644 Revisi 5.0
2
Arbiter DDR AXI
3
Implementasi Perangkat Keras
3.1
Deskripsi Desain
DDR AXI Arbiter menyediakan antarmuka master AXI 64-bit ke pengontrol on-chip DDR-SDRAM dari
Perangkat SmartFusion2. DDR AXI Arbiter memiliki empat saluran baca dan dua saluran tulis menuju
logika pengguna. Blok tersebut melakukan arbitrasi antara empat saluran baca untuk menyediakan akses ke pembacaan AXI
saluran secara round-robin. Selama permintaan baca master saluran baca 1 tinggi, AXI
saluran baca dialokasikan untuk itu. Saluran baca 1 memiliki lebar data keluaran tetap 24-bit. Baca saluran 2, 3,
dan 4 dapat dikonfigurasi sebagai lebar keluaran data 8-bit, 24-bit, atau 32-bit. Ini dipilih secara global
parameter konfigurasi.
Blok ini juga melakukan arbitrasi antara dua saluran tulis untuk menyediakan akses ke saluran tulis AXI secara round-robin. Kedua saluran tulis memiliki prioritas yang sama. Saluran tulis 1 dan 2 dapat dikonfigurasikan sebagai lebar data input 8-bit, 24-bit, atau 32-bit.
Panduan Pengguna UG0644 Revisi 5.0
3
Arbiter DDR AXI
Gambar berikut menunjukkan diagram pin-out tingkat atas DDR AXI Arbiter. Gambar 2 · Diagram Blok Tingkat Atas Blok Arbiter DDR AXI
Panduan Pengguna UG0644 Revisi 5.0
4
Arbiter DDR AXI
Gambar berikut menunjukkan diagram blok tingkat atas sistem dengan blok DDR AXI Arbiter yang di-porting ke perangkat SmartFusion2. Gambar 3 · Diagram Blok Tingkat Sistem DDR AXI Arbiter pada Perangkat SmartFusion2
3.2
Input dan Output
Tabel berikut mencantumkan port input dan output DDR AXI Arbiter.
Tabel 1 · Port Input dan Output Arbiter DDR AXI
Nama Sinyal RESET_N_I
Masukan Arah
Lebar
SYS_CLOCK_I BUFF_READ_CLOCK_I
Masukan Masukan
rd_req_1_i rd_ack_o
Input output
rd_done_1_o start_read_addr_1_i
Masukan Keluaran
byte_to_read_1_i
Masukan
video_rdata_1_o
Keluaran
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Keterangan
Sinyal reset asinkron rendah aktif untuk dirancang
Jam sistem
Jam baca buffer internal saluran tulis, harus dua kali lipat frekuensi SYS_CLOCK_I
Baca permintaan dari Master 1
Pengakuan arbiter untuk membaca permintaan dari Master 1
Baca penyelesaian untuk Master 1
Alamat DDR tempat pembacaan harus dimulai untuk saluran baca 1
Byte yang akan dibaca dari saluran baca 1
Output data video dari saluran baca 1
Panduan Pengguna UG0644 Revisi 5.0
5
Arbiter DDR AXI
Nama Sinyal rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
byte_to_read_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
byte_to_read_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
byte_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
byte_to_write_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Keluaran Masukan Arah Keluaran
Masukan Keluaran
Masukan
Keluaran
Keluaran Masukan Keluaran
Masukan Keluaran
Masukan
Keluaran
Keluaran Masukan Keluaran
Masukan Keluaran
Masukan
Keluaran
Keluaran Masukan Keluaran
Masukan Keluaran
Masukan
Masukan
Masukan Masukan
Lebar
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL3_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL3_VIDEO_DATA_WIDTH1 ):0] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL4_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL4_AXI_BUFF_AWIDTH + 1) – 0 : 1 ] [(g_WR_CHANNEL0_VIDEO_DATA_WIDTH1):3]
Deskripsi Baca data valid dari saluran baca 1 Permintaan baca dari Master 2 Arbiter pengakuan untuk membaca permintaan dari Master 2 Penyelesaian baca ke alamat DDR Master 2 dari mana pembacaan harus dimulai untuk saluran baca 2 Byte yang harus dibaca dari saluran baca 2 Data video output dari saluran baca 2 Baca data valid dari saluran baca 2 Permintaan baca dari Master 3 Arbiter pengakuan untuk membaca permintaan dari Master 3 Penyelesaian baca ke alamat DDR Master 3 dari mana pembacaan harus dimulai untuk saluran baca 3 Byte yang harus dibaca dari baca saluran 3 Output data video dari saluran baca 3 Baca data valid dari saluran baca 3 Permintaan baca dari Master 4 Pengakuan Arbiter untuk membaca permintaan dari Master 4 Penyelesaian baca ke alamat DDR Master 4 dari mana pembacaan harus dimulai agar saluran baca 4 Byte menjadi pembacaan dari saluran baca 4 Keluaran data video dari saluran baca 4 Baca data valid dari saluran baca 4 Tulis permintaan dari Master 1 Arbiter pengakuan untuk menulis permintaan dari Master 1 Penyelesaian penulisan ke Master 1 Alamat DDR tempat penulisan harus dilakukan dari saluran tulis 1 Byte yang akan ditulis dari saluran tulis 1 Data video Masukan untuk menulis saluran 1
Tulis data yang valid untuk menulis saluran 1 Tulis permintaan dari Master 1
Panduan Pengguna UG0644 Revisi 5.0
6
Arbiter DDR AXI
Nama Sinyal wr_ack_2_o
Keluaran Arah
wr_done_2_o start_write_addr_2_i
Masukan Keluaran
byte_to_write_2_i
Masukan
video_wdata_2_i
Masukan
wdata_valid_2_i Sinyal AXI I/F Baca Saluran Alamat m_arid_o
Input output
m_araddr_o
Keluaran
m_arlen_o
Keluaran
m_arsize_o m_arburst_o
Keluaran Keluaran
m_arlock_o
Keluaran
m_arcache_o
Keluaran
m_arprot_o
Keluaran
Lebar
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Deskripsi Pengakuan Arbiter untuk menulis permintaan dari Master 2 Penyelesaian penulisan ke alamat DDR Master 2 dimana penulisan harus dilakukan dari saluran tulis 2 Byte yang harus ditulis dari saluran tulis 2 Data video Input untuk menulis saluran 2
Tulis data yang valid untuk menulis saluran 2
Baca ID alamat. Identifikasi tag untuk kelompok sinyal alamat baca.
Baca alamat. Memberikan alamat awal transaksi read burst. Hanya alamat awal ledakan yang disediakan.
Panjang ledakan. Memberikan jumlah pasti transfer dalam satu burst. Informasi ini menentukan jumlah transfer data yang terkait dengan alamat tersebut
Ukuran ledakan. Ukuran setiap transfer dalam burst
Tipe ledakan. Ditambah dengan informasi ukuran, merinci bagaimana alamat untuk setiap transfer dalam burst dihitung.
Diperbaiki ke 2'b01 à Lonjakan alamat tambahan
Jenis kunci. Memberikan informasi tambahan tentang karakteristik atom dari transfer.
Diperbaiki ke 2'b00 à Akses Normal
Jenis cache. Memberikan informasi tambahan tentang karakteristik transfer yang dapat di-cache.
Diperbaiki ke 4'b0000 à Non-cacheable dan non-bufferable
Jenis perlindungan. Memberikan informasi unit perlindungan untuk transaksi.
Diperbaiki ke 3'b000 à Akses data normal dan aman
Panduan Pengguna UG0644 Revisi 5.0
7
Arbiter DDR AXI
Nama Sinyal m_arvalid_o
Keluaran Arah
Lebar
m_sudah_i
Masukan
Baca Saluran Data
m_rid_i
Masukan
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Masukan Masukan
[(g_AXI_DWIDTH-1):0] [1:0]Masukan Masukan
m_rready_o
Keluaran
Tulis Address Channel
m_awid_o
Keluaran
m_awaddr_o
Keluaran
[3:0] [(g_AXI_AWIDTH-1):0]Panduan Pengguna UG0644 Revisi 5.0
Deskripsi Baca alamat valid.
Ketika HIGH, alamat yang dibaca dan informasi kontrol adalah valid dan tetap tinggi sampai sinyal pengakuan alamat, m_arready, tinggi.
`1′ = Informasi alamat dan kontrol valid
`0′ = Informasi alamat dan kontrol tidak valid. Baca alamat siap. Budak siap menerima alamat dan sinyal kontrol terkait:
1 = budak siap
0 = budak belum siap.
Baca ID tag. PENGENAL tag dari kelompok sinyal data yang dibaca. Nilai m_rid dihasilkan oleh Slave dan harus cocok dengan nilai m_arid dari transaksi baca yang ditanggapinya. Membaca data. Baca tanggapannya.
Status transfer baca. Tanggapan yang diperbolehkan adalah OKE, EXOKAY, SLVERR, dan DECERR. Baca terakhir.
Transfer terakhir dalam ledakan baca. Baca sah. Data baca yang diperlukan tersedia dan transfer baca dapat diselesaikan:
1 = membaca data yang tersedia
0 = data baca tidak tersedia. Baca siap. Master dapat menerima data baca dan informasi respons:
1 = tuan siap
0 = tuan belum siap.
Tulis ID alamat. Identifikasi tag untuk kelompok sinyal alamat tulis. Tulis alamat. Memberikan alamat transfer pertama dalam transaksi write burst. Sinyal kontrol terkait digunakan untuk menentukan alamat sisa transfer dalam burst.
8
Arbiter DDR AXI
Nama Sinyal m_awlen_o
Keluaran Arah
Lebar [3:0]
m_awsize_o
Keluaran
[2:0]m_awburst_o
Keluaran
[1:0]m_awlock_o
Keluaran
[1:0]m_awcache_o
Keluaran
[3:0]m_awprot_o
Keluaran
[2:0]m_awvalid_o
Keluaran
Keterangan
Panjang ledakan. Memberikan jumlah pasti transfer dalam satu burst. Informasi ini menentukan jumlah transfer data yang terkait dengan alamat tersebut.
Ukuran ledakan. Ukuran setiap transfer dalam burst. Lampu strobo jalur byte menunjukkan dengan tepat jalur byte mana yang akan diperbarui.
Diperbaiki ke 3'b011 à 8 byte per transfer data atau transfer 64-bit
Tipe ledakan. Ditambah dengan informasi ukuran, merinci bagaimana alamat untuk setiap transfer dalam burst dihitung.
Diperbaiki ke 2'b01 à Lonjakan alamat tambahan
Jenis kunci. Memberikan informasi tambahan tentang karakteristik atom dari transfer.
Diperbaiki ke 2'b00 à Akses Normal
Jenis cache. Menunjukkan atribut transaksi yang dapat di-buffer, dapat di-cache, dapat ditulis ulang, dapat ditulis kembali, dan dialokasikan.
Diperbaiki ke 4'b0000 à Non-cacheable dan non-bufferable
Jenis perlindungan. Menunjukkan tingkat perlindungan transaksi yang normal, istimewa, atau aman dan apakah transaksi tersebut merupakan akses data atau akses instruksi.
Diperbaiki ke 3'b000 à Akses data normal dan aman
Tulis alamat yang valid. Menunjukkan alamat tulis dan kontrol yang valid
tersedia informasi:
1 = informasi alamat dan kontrol tersedia
0 = informasi alamat dan kontrol tidak tersedia. Informasi alamat dan kontrol tetap stabil sampai sinyal pengakuan alamat, m_awready, menjadi TINGGI.
Panduan Pengguna UG0644 Revisi 5.0
9
Arbiter DDR AXI
Nama Sinyal m_awready_i
Masukan Arah
Lebar
Tulis Saluran Data
m_wid_o
Keluaran
[3:0]m_wdata_o m_wstrb_o
Keluaran Keluaran
[(g_AXI_DWIDTH-1):0]Parameter AXI_DWDITH[7:0]
m_wlast_o m_wvalid_o
Keluaran Keluaran
m_sudah siap_i
Masukan
Tulis Sinyal Saluran Respons
m_bid_i
Masukan
[3:0]m_bresp_i m_bvalid_i
Masukan
[1:0]Masukan
m_roti_o
Keluaran
Deskripsi Tulis alamat siap. Menunjukkan bahwa budak siap menerima alamat dan sinyal kontrol terkait:
1 = budak siap
0 = budak belum siap.
Tulis ID tag. PENGENAL tag dari transfer data tulis. Nilai m_wid harus sesuai dengan nilai m_awid transaksi tulis. Tulis data
Tulis strobo. Sinyal ini menunjukkan jalur byte mana yang harus diperbarui di memori. Terdapat satu strobo tulis untuk setiap delapan bit bus data tulis Tulis terakhir. Transfer terakhir dalam ledakan tulis. Tulis valid. Data tulis dan strobo yang valid tersedia:
1 = tulis data dan strobo tersedia
0 = tulis data dan strobo tidak tersedia. Tulis sudah siap. Budak dapat menerima data tulis: 1 = budak siap
0 = budak belum siap.
ID Respons. Identifikasi tag dari tanggapan tulis. Nilai m_bid harus sesuai dengan nilai m_awid dari transaksi tulis yang ditanggapi oleh budak. Tulis tanggapan. Status transaksi tulis. Tanggapan yang diperbolehkan adalah OKE, EXOKAY, SLVERR, dan DECERR. Tulis respons yang valid. Respons tulis yang valid tersedia:
1 = respon tulis tersedia
0 = respons tulis tidak tersedia. Respon siap. Guru dapat menerima informasi tanggapan.
1 = master siap
0 = tuan belum siap.
Gambar berikut menunjukkan diagram blok internal arbiter DDR AXI.
Panduan Pengguna UG0644 Revisi 5.0
10
Arbiter DDR AXI
Gambar berikut menunjukkan diagram blok internal arbiter DDR AXI. Gambar 4 · Diagram Blok Internal Arbiter DDR AXI
Setiap saluran baca terpicu ketika mendapat sinyal input tinggi pada input read_req_(x)_i. Lalu itu
Panduan Pengguna UG0644 Revisi 5.0
11
Arbiter DDR AXI
Setiap saluran baca terpicu ketika mendapat sinyal input tinggi pada input read_req_(x)_i. Lalu ituample alamat AXI awal dan byte untuk membaca input yang merupakan input dari master eksternal. Saluran mengakui master eksternal dengan mengaktifkan read_ack_(x)_o. Saluran memproses input dan menghasilkan transaksi AXI yang diperlukan untuk membaca data dari DDR-SDRAM. Data yang dibaca dalam format AXI 64-bit disimpan ke dalam buffer internal. Setelah data yang diperlukan dibacakan dan disimpan ke dalam buffer internal, modul un-packer diaktifkan. Modul un-packer membongkar setiap kata 64-bit ke dalam panjang bit data keluaran yang diperlukan untuk saluran tertentu, misalnyaample jika saluran dikonfigurasikan sebagai lebar data keluaran 32-bit, setiap kata 64-bit dikirim sebagai dua kata data keluaran 32-bit. Untuk saluran 1 yang merupakan saluran 24-bit, un-packer membongkar setiap kata 64-bit menjadi data keluaran 24-bit. Karena 64 bukan kelipatan 24, un-packer untuk saluran baca 1 menggabungkan sekelompok tiga kata 64-bit untuk menghasilkan delapan kata data 24-bit. Hal ini memberikan batasan pada saluran baca 1 bahwa byte data yang diminta oleh master eksternal harus habis dibagi 8. Saluran baca 2, 3, dan 4 dapat dikonfigurasi sebagai lebar data 8-bit, 24bit, dan 32-bit, yaitu ditentukan oleh parameter konfigurasi global g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH. Jika dikonfigurasi sebagai 24-bit, batasan yang disebutkan di atas juga akan berlaku untuk masing-masing bit. Namun jika dikonfigurasi sebagai 8-bit atau 32-bit, tidak ada batasan seperti 64 adalah kelipatan 32 dan 8. Dalam kasus ini, setiap kata 64-bit diuraikan menjadi dua kata data 32-bit atau delapan kata 8. -bit kata-kata data.
Read Channel 1 membongkar kata-kata data 64-bit yang dibaca dari DDR-SDRAM menjadi kata-kata data keluaran 24-bit dalam kumpulan 48 kata-kata 64-bit, yaitu setiap kali 48 kata-kata 64-bit tersedia di buffer internal saluran baca 1, un-packer mulai membongkarnya untuk menghasilkan data keluaran 24-bit. Jika byte data yang diminta untuk dibaca kurang dari 48 kata 64-bit, un-packer hanya diaktifkan setelah data lengkap dibacakan dari DDR-SDRAM. Di tiga saluran baca yang tersisa, un-packer mulai mengirimkan data baca hanya setelah jumlah byte lengkap yang diminta dibacakan dari DDR-SDRAM.
Ketika saluran baca dikonfigurasi untuk lebar keluaran 24-bit, alamat baca awal harus diselaraskan dengan batas 24-byte. Hal ini diperlukan untuk memenuhi batasan bahwa un-packer membongkar sekelompok tiga kata 64-bit untuk menghasilkan delapan kata keluaran 24-bit.
Semua saluran baca menghasilkan keluaran baca selesai ke master eksternal setelah byte yang diminta dikirim ke master eksternal.
Dalam kasus saluran tulis, master eksternal harus memasukkan data yang diperlukan ke saluran tertentu. Saluran tulis mengambil data masukan dan mengemasnya menjadi kata-kata 64-bit dan menyimpannya di penyimpanan internal. Setelah data yang diperlukan disimpan, master eksternal harus menyediakan permintaan penulisan beserta alamat awal dan byte untuk menulis. Di halampDengan menerima masukan ini, saluran tulis mengakui master eksternal. Setelah ini, saluran tersebut menghasilkan transaksi tulis AXI untuk menulis data yang disimpan ke dalam DDR-SDRAM. Semua saluran tulis menghasilkan output tulis selesai ke master eksternal setelah byte yang diminta ditulis ke dalam DDR-SDRAM. Setelah permintaan tulis diberikan ke saluran tulis mana pun, data baru tidak boleh ditulis ke saluran tulis, hingga penyelesaian transaksi saat ini ditunjukkan dengan pernyataan wr_done_(x)_o
Saluran tulis 1 dan 2 dapat dikonfigurasi sebagai lebar data 8-bit, 24-bit, dan 32-bit, yang ditentukan oleh parameter konfigurasi global g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH. Jika dikonfigurasi sebagai 24bit, maka byte yang akan ditulis harus kelipatan delapan karena pengemas internal mengemas delapan kata data 24-bit untuk menghasilkan tiga kata data 64-bit. Namun jika dikonfigurasi sebagai 8-bit atau 32-bit, tidak ada batasan seperti itu.
Untuk saluran 32-bit, minimal dua kata 32-bit harus dibaca. Untuk saluran 8-bit, minimal kata 8-bit yang perlu dibaca, karena tidak ada padding yang disediakan oleh modul arbiter. Di semua saluran baca dan tulis, kedalaman buffer internal adalah kelipatan lebar horizontal tampilan. Kedalaman buffer internal dihitung sebagai berikut:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Dimana, X = Nomor saluran
Lebar buffer internal ditentukan oleh lebar bus data AXI yaitu parameter konfigurasi
Panduan Pengguna UG0644 Revisi 5.0
12
Arbiter DDR AXI
Lebar buffer internal ditentukan oleh lebar bus data AXI yaitu parameter konfigurasi g_AXI_DWIDTH.
Transaksi baca dan tulis AXI dilakukan sesuai dengan spesifikasi ARM AMBA AXI. Ukuran transaksi untuk setiap transfer data ditetapkan menjadi 64-bit. Blok tersebut menghasilkan transaksi AXI dengan panjang burst tetap sebesar 16 ketukan. Blok tersebut juga memeriksa apakah ada ledakan tunggal yang melintasi batas alamat AXI sebesar 4 KByte. Jika satu ledakan melewati batas 4 KByte, ledakan tersebut dibagi menjadi 2 ledakan pada batas 4 KByte.
3.3
Parameter Konfigurasi
Tabel berikut mencantumkan parameter konfigurasi yang digunakan dalam implementasi perangkat keras DDR AXI Arbiter. Ini adalah parameter umum dan dapat bervariasi berdasarkan kebutuhan aplikasi.
Tabel 2 · Parameter Konfigurasi
Nama g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_rd_channel1_horizontal_resolution g_rd_channel2_horizontal_resolution g_rd_channel3_horizontal_resolution g_rd_channel4_horizontal_resolution g_wr_channel1_horizontal. Lebar g_rd_channel2_video_data_width g_rd_channel1_video_data_width g_rd_channel2_video_data_width g_wr_channel3_video_data_width G_WR_CHANNEL4_CHIDOO_DATA_WIDTH G_CHANNEL1_CHAND2 Usia
Keterangan
Lebar bus alamat AXI
Lebar bus data AXI
Lebar bus alamat untuk buffer internal Saluran 1 baca, yang menyimpan data pembacaan AXI.
Lebar bus alamat untuk buffer internal Saluran 2 baca, yang menyimpan data pembacaan AXI.
Lebar bus alamat untuk buffer internal Saluran 3 baca, yang menyimpan data pembacaan AXI.
Lebar bus alamat untuk buffer internal Saluran 4 baca, yang menyimpan data pembacaan AXI.
Lebar bus alamat untuk buffer internal Saluran 1 tulis, yang menyimpan data tulis AXI.
Lebar bus alamat untuk buffer internal Saluran 2 tulis, yang menyimpan data tulis AXI.
Video menampilkan resolusi horizontal untuk membaca Saluran 1
Video menampilkan resolusi horizontal untuk membaca Saluran 2
Video menampilkan resolusi horizontal untuk membaca Saluran 3
Video menampilkan resolusi horizontal untuk membaca Saluran 4
Resolusi horizontal tampilan video untuk saluran tulis 1
Resolusi horizontal tampilan video untuk saluran tulis 2
Baca lebar bit keluaran video Saluran 1
Baca lebar bit keluaran video Saluran 2
Baca lebar bit keluaran video Saluran 3
Baca lebar bit keluaran video Saluran 4
Tulis lebar bit masukan video Saluran 1.
Tulis lebar bit masukan video Saluran 2.
Kedalaman buffer internal untuk membaca Saluran 1 dalam hal jumlah garis horizontal tampilan. Kedalaman buffer adalah g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Panduan Pengguna UG0644 Revisi 5.0
13
Arbiter DDR AXI
3.4
Nama g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Keterangan
Kedalaman buffer internal untuk membaca Saluran 2 dalam hal jumlah garis horizontal tampilan. Kedalaman buffer adalah g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Kedalaman buffer internal untuk membaca Saluran 3 dalam hal jumlah garis horizontal tampilan. Kedalaman buffer adalah g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Kedalaman buffer internal untuk membaca Saluran 4 dalam hal jumlah garis horizontal tampilan. Kedalaman buffer adalah g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Kedalaman buffer internal untuk menulis Channel 1 dalam hal jumlah tampilan garis horizontal. Kedalaman buffer adalah g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Kedalaman buffer internal untuk menulis Channel 2 dalam hal jumlah tampilan garis horizontal. Kedalaman buffer adalah g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Diagram Waktu
Gambar berikut menunjukkan koneksi input permintaan baca dan tulis, alamat memori awal, byte untuk input baca atau tulis dari master eksternal, pengakuan baca atau tulis, dan keluaran penyelesaian baca atau tulis yang diberikan oleh arbiter.
Gambar 5 · Diagram Waktu untuk Sinyal yang Digunakan dalam Menulis/Membaca melalui Antarmuka AXI
Panduan Pengguna UG0644 Revisi 5.0
14
Arbiter DDR AXI
Gambar berikut menunjukkan hubungan antara input data tulis dari master eksternal dengan input data yang valid untuk kedua saluran tulis. Gambar 6 · Diagram Waktu untuk Menulis ke Penyimpanan Internal
Gambar berikut menunjukkan hubungan antara keluaran data baca menuju master eksternal beserta keluaran data valid untuk semua saluran baca 2, 3, dan 4. Gambar 7 · Diagram Waktu untuk Data yang Diterima melalui DDR AXI Arbiter untuk Saluran Baca 2, 3 , dan 4
Gambar berikut menunjukkan hubungan antara keluaran data baca untuk Saluran baca 1 ketika g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION lebih besar dari 128 (dalam hal ini = 256). Gambar 8 · Diagram Waktu untuk Data yang Diterima melalui DDR AXI Arbiter Read Channel 1 (lebih besar dari 128 byte)
Panduan Pengguna UG0644 Revisi 5.0
15
Arbiter DDR AXI
Gambar berikut menunjukkan hubungan antara keluaran data baca untuk Saluran baca 1 ketika g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION kurang dari atau sama dengan 128 (dalam hal ini = 64). Gambar 9 · Diagram Waktu untuk Data yang Diterima melalui DDR AXI Arbiter Read Channel 1 (kurang dari atau sama dengan 128 byte)
3.5
bangku tes
Sebuah testbench disediakan untuk memeriksa fungsionalitas inti DDR Arbiter. Tabel berikut mencantumkan parameter yang dapat dikonfigurasi sesuai dengan aplikasi.
Tabel 3 · Parameter Konfigurasi Testbench
Nama IMAGE_1_FILE_NAMA GAMBAR_2_FILE_NAME g_DATA_WIDTH LEBAR TINGGI
Deskripsi Masukan file nama gambar yang akan ditulis dengan menulis saluran 1 Input file nama gambar yang akan ditulis oleh saluran tulis 2 Lebar data video dari saluran baca atau tulis Resolusi horizontal gambar yang akan ditulis dan dibaca oleh saluran tulis dan baca Resolusi vertikal gambar yang akan ditulis dan dibaca oleh tulis dan baca saluran
Panduan Pengguna UG0644 Revisi 5.0
16
Arbiter DDR AXI
Langkah-langkah berikut menjelaskan bagaimana testbench digunakan untuk mensimulasikan inti melalui Libero SoC. 1. Di jendela Design Flow, klik kanan Create SmartDesign dan klik Run untuk membuat SmartDesign.
Gambar 10 · Membuat SmartDesign
2. Masukkan nama desain baru sebagai video_dma di kotak dialog Create New SmartDesign dan klik OK. SmartDesign dibuat, dan kanvas ditampilkan di sebelah kanan panel Design Flow.
Gambar 11 · Penamaan SmartDesign
3. Di jendela Katalog, perluas Solutions-Video dan seret dan lepas SF2 DDR Memory Arbiter di kanvas SmartDesign.
Panduan Pengguna UG0644 Revisi 5.0
17
Arbiter DDR AXI
Gambar 12 · DDR Memory Arbiter di Katalog SoC Libero
DDR Memory Arbiter Core ditampilkan, seperti yang ditunjukkan pada gambar berikut. Klik dua kali inti untuk mengonfigurasi arbiter jika diperlukan.
Panduan Pengguna UG0644 Revisi 5.0
18
Arbiter DDR AXI
Gambar 13 · DDR Memory Arbiter Core di SmartDesign Canvas
4. Pilih semua port inti dan klik kanan lalu klik Promosikan ke Tingkat Atas, seperti yang ditunjukkan pada
Panduan Pengguna UG0644 Revisi 5.0
19
Arbiter DDR AXI
4. Pilih semua port inti dan klik kanan lalu klik Promosikan ke Tingkat Atas, seperti yang ditunjukkan pada gambar berikut. Gambar 14 · Promosikan ke Opsi Tingkat Atas
Pastikan untuk mempromosikan semua port ke level teratas sebelum mengklik ikon buat komponen di toolbar.
5. Klik ikon Generate Component pada toolbar SmartDesign, seperti yang ditunjukkan pada gambar berikut.
Panduan Pengguna UG0644 Revisi 5.0
20
Arbiter DDR AXI
5. Klik ikon Generate Component pada toolbar SmartDesign, seperti yang ditunjukkan pada gambar berikut. Komponen SmartDesign dihasilkan. Gambar 15 · Menghasilkan Komponen
6. Navigasi ke View > jendela > FileS. Itu Filekotak dialog ditampilkan. 7. Klik kanan folder simulasi dan klik Impor Files, seperti terlihat pada gambar berikut.
Gambar 16 · Impor File
8. Untuk Mengimpor stimulus gambar file, navigasikan dan impor salah satu dari yang berikut ini files dan klik Buka.
Panduan Pengguna UG0644 Revisi 5.0
21
Arbiter DDR AXI
8. Untuk Mengimpor stimulus gambar file, navigasikan dan impor salah satu dari yang berikut ini files dan klik Buka. A. Sebagaiample RGB_in.txt file disediakan dengan testbench di jalur berikut:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Untuk mengimpor sample gambar masukan bangku tes, telusuri ke sample gambar masukan testbench file, dan klik Buka, seperti yang ditunjukkan pada gambar berikut. Gambar 17 · Gambar Masukan File Pilihan
B. Untuk mengimpor gambar lain, telusuri folder yang berisi gambar yang diinginkan file, dan klik Buka. Stimulus citra yang diimpor file terdaftar di bawah direktori simulasi, seperti yang ditunjukkan pada gambar berikut. Gambar 18 · Gambar Masukan File di Direktori Simulasi
9. Impor BFM DDR fileS. Dua files yang setara dengan
Panduan Pengguna UG0644 Revisi 5.0
Dan
22
Arbiter DDR AXI
9. Impor BFM DDR fileS. Dua files yang setara dengan DDR BFM — ddr3.v dan ddr3_parameters.v disediakan dengan testbench di jalur berikut: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Klik kanan folder stimulus dan pilih Impor Files pilihan, lalu pilih BFM yang disebutkan di atas fileS. DDR BFM yang diimpor files terdaftar di bawah stimulus, seperti yang ditunjukkan pada gambar berikut. Gambar 19 · Diimpor File
10. Navigasi ke File > Impor > Lainnya. Impor Filekotak dialog ditampilkan. Gambar 20 · Impor Testbench File
11. Impor komponen testbench dan MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf, dan mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
Panduan Pengguna UG0644 Revisi 5.0
23
11.
Arbiter DDR AXI
Gambar 21 · Impor Testbench dan Komponen MSS Files
Gambar 22 · top_tb Dibuat
Panduan Pengguna UG0644 Revisi 5.0
24
Arbiter DDR AXI
3.5.1
Mensimulasikan MSS SmartDesign
Petunjuk berikut menjelaskan cara menyimulasikan MSS SmartDesign:
1. Klik tab Design Hierarchy dan pilih Component dari daftar drop-down show. MSS SmartDesign yang diimpor ditampilkan.
2. Klik kanan mss_top di bawah Work dan klik Open Component, seperti yang ditunjukkan pada gambar berikut. Komponen mss_top_sb_0 ditampilkan.
Gambar 23 · Komponen Terbuka
3. Klik kanan komponen mss_top_sb_0 dan klik Configure, seperti yang ditunjukkan pada gambar berikut.
Panduan Pengguna UG0644 Revisi 5.0
25
Arbiter DDR AXI
3. Klik kanan komponen mss_top_sb_0 dan klik Configure, seperti yang ditunjukkan pada gambar berikut. Gambar 24 · Konfigurasikan Komponen
Jendela Konfigurasi MSS ditampilkan, seperti yang ditunjukkan pada gambar berikut. Gambar 25 · Jendela Konfigurasi MSS
4. Klik Berikutnya melalui semua tab konfigurasi, seperti yang ditunjukkan pada gambar berikut.
Panduan Pengguna UG0644 Revisi 5.0
26
Arbiter DDR AXI
4. Klik Berikutnya melalui semua tab konfigurasi, seperti yang ditunjukkan pada gambar berikut. Gambar 26 · Tab Konfigurasi
MSS dikonfigurasi setelah tab Interupsi dikonfigurasi. Gambar berikut menunjukkan perkembangan Konfigurasi MSS. Gambar 27 · Jendela Konfigurasi MSS Setelah Konfigurasi
5. Klik Next setelah konfigurasi selesai. Jendela Memory Map ditampilkan, seperti yang ditunjukkan pada gambar berikut.
Gambar 28 · Peta Memori
6. Klik Selesai.
7. Klik Hasilkan Komponen dari toolbar SmartDesign untuk menghasilkan MSS, seperti yang ditunjukkan pada
Panduan Pengguna UG0644 Revisi 5.0
27
Arbiter DDR AXI
7. Klik Hasilkan Komponen dari toolbar SmartDesign untuk menghasilkan MSS, seperti yang ditunjukkan pada gambar berikut. Gambar 29 · Menghasilkan Komponen
8. Di jendela Design Hierarchy, klik kanan mss_top di bawah Work dan klik Set As Root, seperti yang ditunjukkan pada gambar berikut. Gambar 30 · Atur MSS sebagai Root
9. Di jendela Alur Desain, perluas Verifikasi Desain Pra-sintesis di bawah Buat Desain, klik kanan
Panduan Pengguna UG0644 Revisi 5.0
28
Arbiter DDR AXI
9. Di jendela Alur Desain, perluas Verifikasi Desain Pra-sintesis di bawah Buat Desain, klik kanan Simulasikan dan klik Buka Secara Interaktif. Ini mensimulasikan MSS. Gambar 31 · Simulasikan Desain Pra-sintesis
10. Klik Tidak jika pesan peringatan ditampilkan untuk mengaitkan stimulus Testbench dengan MSS. 11. Tutup jendela Modelsim setelah simulasi selesai.
Gambar 32 · Jendela Simulasi
Panduan Pengguna UG0644 Revisi 5.0
29
Arbiter DDR AXI
3.5.2
Simulasi Testbench
Petunjuk berikut menjelaskan cara menyimulasikan testbench:
1. Pilih top_tb SmartDesign Testbench dan klik Generate Component dari toolbar SmartDesign untuk menghasilkan testbench, seperti yang ditunjukkan pada gambar berikut.
Gambar 33 · Menghasilkan Komponen
2. Di jendela Stimulus Hierarchy, klik kanan top_tb (top_tb.v) testbench file dan klik Tetapkan sebagai stimulus aktif. Stimulus diaktifkan untuk testbench top_tb file.
3. Di jendela Stimulus Hierarchy, klik kanan top_tb (
Panduan Pengguna UG0644 Revisi 5.0
) meja tes file dan klik Buka
30
Arbiter DDR AXI
3. Di jendela Stimulus Hierarchy, klik kanan top_tb (top_tb.v) testbench file dan klik Buka Secara Interaktif dari Simulasikan Desain Pra-Synth. Ini mensimulasikan inti untuk satu frame. Gambar 34 · Simulasi Desain Pra-Sintesis
4. Jika simulasi terganggu karena batas runtime di DO file, gunakan perintah run -all untuk menyelesaikan simulasi. Setelah simulasi selesai, navigasikan ke View > Files > simulasi ke view gambar keluaran bangku tes file di folder simulasi.
Output dari simulasi teks yang setara dengan satu frame gambar, disimpan dalam teks Read_out_rd_ch(x).txt file tergantung pada saluran baca yang digunakan. Ini dapat diubah menjadi gambar dan dibandingkan dengan gambar aslinya.
3.6
Pemanfaatan Sumber Daya
Blok DDR Arbiter diimplementasikan pada FPGA System-on-Chip (SoC) M2S150T SmartFusion®2 di
Paket FC1152) dan PolarFire FPGA (paket MPF300TS_ES – 1FCG1152E).
Tabel 4 · Pemanfaatan Sumber Daya untuk DDR AXI Arbiter
DFF Sumber Daya 4-input LUT MACC RAM1Kx18
Penggunaan 2992 4493 0 20
(Untuk:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
Panduan Pengguna UG0644 Revisi 5.0
31
Arbiter DDR AXI
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 AS Di AS: +1 Telepon: 800-713-4113 Di luar AS: +1 Telepon: 949-380-6100 Telp: +1 Telepon: 949-215-4996 Email: sales.support@microsemi.com www.microsemi.com
© 2018 Perusahaan Mikrosemi. Seluruh hak cipta. Microsemi dan logo Microsemi adalah merek dagang dari Microsemi Corporation. Semua merek dagang dan merek layanan lainnya adalah milik dari pemiliknya masing-masing.
Microsemi tidak memberikan jaminan, representasi, atau jaminan mengenai informasi yang terkandung di sini atau kesesuaian produk dan layanannya untuk tujuan tertentu, Microsemi juga tidak bertanggung jawab apa pun yang timbul dari aplikasi atau penggunaan produk atau sirkuit apa pun. Produk yang dijual di bawah ini dan produk lain yang dijual oleh Microsemi telah menjalani pengujian terbatas dan tidak boleh digunakan bersama dengan peralatan atau aplikasi penting misi. Spesifikasi kinerja apa pun diyakini dapat diandalkan tetapi tidak diverifikasi, dan Pembeli harus melakukan dan menyelesaikan semua kinerja dan pengujian produk lainnya, sendiri dan bersama-sama dengan, atau dipasang di, setiap produk akhir. Pembeli tidak boleh mengandalkan data dan spesifikasi kinerja atau parameter apa pun yang disediakan oleh Microsemi. Pembeli bertanggung jawab untuk secara independen menentukan kesesuaian produk apa pun dan menguji serta memverifikasinya. Informasi yang diberikan oleh Microsemi di bawah ini disediakan “sebagaimana adanya, di mana adanya” dan dengan semua kesalahan, dan seluruh risiko yang terkait dengan informasi tersebut sepenuhnya ditanggung oleh Pembeli. Microsemi tidak memberikan, secara eksplisit atau implisit, kepada pihak mana pun hak paten, lisensi, atau hak IP lainnya, baik yang berkaitan dengan informasi itu sendiri atau apa pun yang dijelaskan oleh informasi tersebut. Informasi yang diberikan dalam dokumen ini adalah hak milik Microsemi, dan Microsemi berhak untuk membuat perubahan apa pun pada informasi dalam dokumen ini atau pada produk dan layanan apa pun kapan saja tanpa pemberitahuan.
Microsemi Corporation (Nasdaq: MSCC) menawarkan portofolio lengkap semikonduktor dan solusi sistem untuk kedirgantaraan & pertahanan, komunikasi, pusat data, dan pasar industri. Produk termasuk sirkuit terpadu sinyal campuran analog berkinerja tinggi dan pengerasan radiasi, FPGA, SoC, dan ASIC; produk manajemen daya; perangkat pengaturan waktu dan sinkronisasi dan solusi waktu yang tepat, menetapkan standar waktu dunia; perangkat pengolah suara; solusi RF; komponen diskrit; solusi penyimpanan dan komunikasi perusahaan; teknologi keamanan dan anti-t yang dapat diskalakanampeh produk; solusi Ethernet; IC Power-over-Ethernet dan bentang tengah; serta kemampuan dan layanan desain khusus. Microsemi berkantor pusat di Aliso Viejo, California, dan memiliki sekitar 4,800 karyawan di seluruh dunia. Pelajari lebih lanjut di www.microsemi.com.
50200644
Panduan Pengguna UG0644 Revisi 5.0
32
Dokumen / Sumber Daya
 |
Microchip UG0644 DDR AXI Arbiter [Bahasa Indonesia:] Panduan Pengguna UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter |
