Panduan Pengguna F Tile Serial Lite IV Intel FPGA IP

Isi bersembunyi

F Ubin Serial Lite IV Intel FPGA IP

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP
Diperbarui untuk Intel® Quartus® Prime Design Suite: 22.1 Versi IP: 5.0.0

Versi Online Kirim Umpan Balik

UG-20324

ID: 683074 Versi: 2022.04.28

Isi
Isi
1. Tentang Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Berakhirview…………………………………………………………. 6 2.1. Informasi Pelepasan…………………………………………………………………………………………..7 2.2. Fitur yang Didukung……………………………………………………………………………………….. 7 2.3. Tingkat Dukungan Versi IP………………………………………………………………………………………..8 2.4. Dukungan Tingkat Kecepatan Perangkat………………………………………………………………………………..8 2.5. Pemanfaatan Sumber Daya dan Latensi……………………………………………………………………………9 2.6. Efisiensi Bandwidth………………………………………………………………………………………. 9
3. Memulai………………………………………………………………………………………………………. 11 3.1. Instalasi dan Lisensi Intel FPGA IP Cores……………………………………………………………… 11 3.1.1. Mode Evaluasi Intel FPGA IP………………………………………………………………. 11 3.2. Menentukan Parameter dan Pilihan IP……………………………………………………………… 14 3.3. Dihasilkan File Struktur……………………………………………………………………………… 14 3.4. Simulasi Intel FPGA IP Cores…………………………………………………………………………… 16 3.4.1. Simulasi dan Verifikasi Desain……………………………………………………….. 17 3.5. Mensintesis Inti IP di Alat EDA Lainnya………………………………………………………. 17 3.6. Menyusun Rancangan Lengkap………………………………………………………………………………..18
4. Deskripsi Fungsional…………………………………………………………………………………………….. 19 4.1. TX Datapath…………………………………………………………………………………………………..20 4.1.1. Adaptor TX MAC……………………………………………………………………………….. 21 4.1.2. Penyisipan Kata Kontrol (CW)…………………………………………………………………… 23 4.1.3. TX CRC……………………………………………………………………………………………………… 28 4.1.4. TX MII Encoder…………………………………………………………………………………….29 4.1.5. TX PCS dan PMA……………………………………………………………………………….. 30 4.2. RX Datapath………………………………………………………………………………………………. 30 4.2.1. RX PCS dan PMA………………………………………………………………………………….. 31 4.2.2. Dekoder RX MII…………………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………………….. 31 4.2.4. RX Deskew………………………………………………………………………………………….32 4.2.5. Pelepasan RX CW………………………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture…………………………………………. 36 4.4. Reset dan Inisialisasi Tautan………………………………………………………………………………..37 4.4.1. Reset TX dan Urutan Inisialisasi………………………………………………………. 38 4.4.2. Reset RX dan Urutan Inisialisasi………………………………………………………. 39 4.5. Perhitungan Link Rate dan Efisiensi Bandwidth……………………………………………………….. 40
5. Parameter………………………………………………………………………………………………………. 42
6. Sinyal Antarmuka F-Tile Serial Lite IV Intel FPGA IP…………………………………………….. 44 6.1. Sinyal Jam……………………………………………………………………………………………….44 6.2. Atur Ulang Sinyal……………………………………………………………………………………………… 44 6.3. Sinyal MAC……………………………………………………………………………………………….. 45 6.4. Sinyal Rekonfigurasi Transceiver……………………………………………………………………… 48 6.5. Sinyal PMA……………………………………………………………………………………………….. 49

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 2

Kirim Masukan

Isi
7. Perancangan dengan F-Tile Serial Lite IV Intel FPGA IP……………………………………………………… 51 7.1. Pedoman Reset……………………………………………………………………………………….. 51 7.2. Pedoman Penanganan Kesalahan………………………………………………………………………………..51
8. Arsip Panduan Pengguna F-Tile Serial Lite IV Intel FPGA IP…………………………………………. 52 9. Riwayat Revisi Dokumen untuk Panduan Pengguna F-Tile Serial Lite IV Intel FPGA IP………53

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 3

683074 | 2022.04.28 Kirim Umpan Balik

1. Tentang Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP

Dokumen ini menjelaskan fitur IP, deskripsi arsitektur, langkah-langkah pembuatan, dan pedoman untuk mendesain IP F-Tile Serial Lite IV Intel® FPGA menggunakan transceiver F-tile di perangkat Intel AgilexTM.

Sasaran Audiens

Dokumen ini ditujukan untuk pengguna berikut:
· Arsitek desain untuk membuat pemilihan IP selama fase perencanaan desain tingkat sistem
· Perancang perangkat keras saat mengintegrasikan IP ke dalam desain tingkat sistem mereka
· Insinyur validasi selama simulasi tingkat sistem dan fase validasi perangkat keras

Dokumen Terkait

Tabel berikut mencantumkan dokumen referensi lain yang terkait dengan IP F-Tile Serial Lite IV Intel FPGA.

Tabel 1.

Dokumen Terkait

Referensi

F-Tile Serial Lite IV Desain Intel FPGA IP Example Panduan Pengguna

Lembar Data Perangkat Intel Agilex

Keterangan
Dokumen ini menyediakan pembuatan, panduan penggunaan, dan deskripsi fungsional desain F-Tile Serial Lite IV Intel FPGA IP exampfile di perangkat Intel Agilex.
Dokumen ini menjelaskan karakteristik kelistrikan, karakteristik peralihan, spesifikasi konfigurasi, dan pengaturan waktu untuk perangkat Intel Agilex.

Tabel 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Akronim dan Glosarium Daftar Akronim
Akronim

Expansion Control Word Reed-Solomon Forward Error Correction Fisik Medium Attachment Transmitter Receiver Pulse-Ampmodulasi litude 4-Level Non-return-to-zero

lanjutan…

Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.

ISO 9001: 2015 Terdaftar

1. Tentang Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 683074 | 2022.04.28

PCS MII XGMII

Akronim

Ekspansi Pengodean Fisik Sublapisan Antarmuka Independen Media 10 Antarmuka Independen Media Gigabit

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 5

683074 | 2022.04.28 Kirim Umpan Balik

2. F-Tile Serial Lite IV Intel FPGA IP Berakhirview

Gambar 1.

F-Tile Serial Lite IV Intel FPGA IP cocok untuk komunikasi data bandwidth tinggi untuk aplikasi chip-to-chip, board-to-board, dan backplane.

F-Tile Serial Lite IV Intel FPGA IP menggabungkan media access control (MAC), physical coding sublayer (PCS), dan blok physical media attachment (PMA). IP mendukung kecepatan transfer data hingga 56 Gbps per jalur dengan maksimal empat jalur PAM4 atau 28 Gbps per jalur dengan maksimal 16 jalur NRZ. IP ini menawarkan bandwidth tinggi, frame overhead rendah, jumlah I/O rendah, dan mendukung skalabilitas tinggi baik dalam jumlah jalur maupun kecepatan. IP ini juga mudah dikonfigurasi ulang dengan dukungan berbagai kecepatan data dengan mode Ethernet PCS dari transceiver F-tile.

IP ini mendukung dua mode transmisi:
· Mode Dasar–Ini adalah mode streaming murni di mana data dikirim tanpa awal paket, siklus kosong, dan akhir paket untuk meningkatkan bandwidth. IP mengambil data valid pertama sebagai awal ledakan.
· Full mode–Ini adalah mode transfer paket. Dalam mode ini, IP mengirimkan burst dan siklus sinkronisasi pada awal dan akhir paket sebagai pembatas.

F-Tile Serial Lite IV Diagram Blok Tingkat Tinggi

Antarmuka Streaming Avalon TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n bit jalur (mode NRZ)/ 2*n bit jalur (mode PAM4)

Terima kasih MAC

MASUKKAN adaptor

KODE MII

PCS khusus

TX buah

TX MII

Pengacak ENCODE EMIB FEC

TX PMA

n Bit Jalur (mode PAM4)/ n Bit Jalur (mode NRZ)
Antarmuka Seri TX

Antarmuka Streaming Avalon RX
64*n bit jalur (mode NRZ)/ 2*n bit jalur (mode PAM4)

RX BUAH

CW RMV

MEJA

MII

& MENYELARASKAN DEKODE

RXMII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX-PMA

CSR

2n Lanes Bits (mode PAM4)/ n Lanes Bits (mode NRZ) RX Serial Interface
Konfigurasi Daftar Antarmuka Pemetaan Memori Avalon

Legenda

Logika lembut

Logika yang sulit

ISO 9001: 2015 Terdaftar

2. F-Tile Serial Lite IV Intel FPGA IP Berakhirview 683074 | 2022.04.28

Anda dapat membuat F-Tile Serial Lite IV Intel FPGA IP design example untuk mempelajari lebih lanjut tentang fitur IP. Lihat F-Tile Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna.
Informasi Terkait · Keterangan Fungsi pada halaman 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna

2.1. Informasi Rilis

Versi Intel FPGA IP cocok dengan versi perangkat lunak Intel Quartus® Prime Design Suite hingga v19.1. Dimulai pada perangkat lunak Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP memiliki skema versi baru.

Nomor versi Intel FPGA IP (XYZ) dapat berubah dengan setiap versi perangkat lunak Intel Quartus Prime. Perubahan dalam:

· X menunjukkan revisi besar dari IP. Jika Anda memperbarui perangkat lunak Intel Quartus Prime, Anda harus membuat ulang IP.
· Y menunjukkan IP menyertakan fitur baru. Regenerasi IP Anda untuk memasukkan fitur-fitur baru ini.
· Z menunjukkan IP termasuk perubahan kecil. Regenerasi IP Anda untuk menyertakan perubahan ini.

Tabel 3.

Informasi Rilis F-Tile Serial Lite IV Intel FPGA IP

Item Versi IP Kode Pemesanan Tanggal Rilis Intel Quartus Prime Version

5.0.0 22.1 2022.04.28 IP-SLITE4F

Keterangan

2.2. Fitur yang Didukung
Tabel berikut mencantumkan fitur yang tersedia di F-Tile Serial Lite IV Intel FPGA IP:

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 7

2. F-Tile Serial Lite IV Intel FPGA IP Berakhirview 683074 | 2022.04.28

Tabel 4.

Fitur F-Tile Serial Lite IV Intel FPGA IP

Fitur

Keterangan

Pemindahan Data

· Untuk mode PAM4:
— FHT hanya mendukung 56.1, 58, dan 116 Gbps per lajur dengan maksimum 4 lajur.
— FGT mendukung hingga 58 Gbps per lajur dengan maksimum 12 lajur.
Lihat Tabel 18 di halaman 42 untuk detail lebih lanjut tentang kecepatan data transceiver yang didukung untuk mode PAM4.
· Untuk mode NRZ:
— FHT hanya mendukung 28.05 dan 58 Gbps per jalur dengan maksimal 4 jalur.
— FGT mendukung hingga 28.05 Gbps per lajur dengan maksimum 16 lajur.
Lihat Tabel 18 di halaman 42 untuk detail lebih lanjut tentang kecepatan data transceiver yang didukung untuk mode NRZ.
· Mendukung mode streaming berkelanjutan (Dasar) atau paket (Penuh).
· Mendukung paket bingkai overhead rendah.
· Mendukung transfer perincian byte untuk setiap ukuran ledakan.
· Mendukung penyelarasan jalur yang diprakarsai pengguna atau otomatis.
· Mendukung periode penyelarasan yang dapat diprogram.

komputer

· Menggunakan logika IP keras yang berinteraksi dengan transceiver F-tile Intel Agilex untuk pengurangan sumber daya logika lunak.
· Mendukung mode modulasi PAM4 untuk spesifikasi 100GBASE-KP4. RS-FEC selalu diaktifkan dalam mode modulasi ini.
· Mendukung NRZ dengan mode modulasi RS-FEC opsional.
· Mendukung decoding pengkodean 64b/66b.

Deteksi dan Penanganan Kesalahan

· Mendukung pemeriksaan kesalahan CRC pada jalur data TX dan RX. · Mendukung pemeriksaan kesalahan tautan RX. · Mendukung deteksi kesalahan RX PCS.

Antarmuka

· Hanya mendukung transfer paket dupleks penuh dengan tautan independen.
· Menggunakan interkoneksi point-to-point ke beberapa perangkat FPGA dengan latensi transfer rendah.
· Mendukung perintah yang ditentukan pengguna.

2.3. Tingkat Dukungan Versi IP

Dukungan perangkat lunak Intel Quartus Prime dan perangkat Intel FPGA untuk F-Tile Serial Lite IV Intel FPGA IP adalah sebagai berikut:

Tabel 5.

Versi IP dan Tingkat Dukungan

Intel Quartus Prime 22.1

Perangkat transceiver F-tile Intel Agilex

Desain Perangkat Keras Kompilasi Simulasi Versi IP

5.0.0

2.4. Dukungan Tingkat Kecepatan Perangkat
F-Tile Serial Lite IV Intel FPGA IP mendukung tingkat kecepatan berikut untuk perangkat Intel Agilex F-tilex: · Tingkat kecepatan transceiver: -1, -2, dan -3 · Tingkat kecepatan inti: -1, -2, dan - 3

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 8

Kirim Masukan

2. F-Tile Serial Lite IV Intel FPGA IP Berakhirview 683074 | 2022.04.28

Informasi Terkait
Lembar Data Perangkat Intel Agilex Informasi selengkapnya tentang kecepatan data yang didukung di transceiver F-tile Intel Agilex.

2.5. Pemanfaatan Sumber Daya dan Latensi

Sumber daya dan latensi untuk F-Tile Serial Lite IV Intel FPGA IP diperoleh dari perangkat lunak Intel Quartus Prime Pro Edition versi 22.1.

Tabel 6.

Intel Agilex F-Tile Serial Lite IV Pemanfaatan Sumber Daya Intel FPGA IP
Pengukuran latensi didasarkan pada latensi bolak-balik dari input inti TX ke output inti RX.

Jenis Transceiver

Variasi

Jumlah Jalur Data Mode RS-FEC ALM

Latensi (siklus jam inti TX)

FGT

28.05 Gbps NRZ 16

Penyandang Cacat Dasar 21,691 65

Cacat Penuh 22,135 65

Dasar Diaktifkan 21,915 189

Penuh Diaktifkan 22,452 189

58Gbps PAM4 12

Dasar Diaktifkan 28,206 146

Penuh Diaktifkan 30,360 146

FHT

NRZ 58 Gbps

Dasar Diaktifkan 15,793 146

Penuh Diaktifkan 16,624 146

58Gbps PAM4 4

Dasar Diaktifkan 15,771 154

Penuh Diaktifkan 16,611 154

116Gbps PAM4 4

Dasar Diaktifkan 21,605 128

Penuh Diaktifkan 23,148 128

2.6. Efisiensi Bandwidth

Tabel 7.

Efisiensi Bandwidth

Mode Transceiver Variabel

PAM4

Mode streaming RS-FEC

Penuh Diaktifkan

Dasar Diaktifkan

Laju bit antarmuka serial dalam Gbps (RAW_RATE)
Ukuran semburan transfer dalam jumlah kata (BURST_SIZE) (1)
Periode penyelarasan dalam siklus jam (SRL4_ALIGN_PERIOD)

Telepon 56.0 2,048 4,096

Telepon 56.0 4,194,304 4,096

Pengaturan

NRZ

Penuh

Dengan disabilitas

Diaktifkan

28.0

2,048

4,096

Dasar Dinonaktifkan 28.0

Diaktifkan 28.0

4,194,304

4,096

4,096 lanjutan…

(1) BURST_SIZE untuk mode Dasar mendekati tak terhingga, sehingga digunakan angka yang besar.

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 9

2. F-Tile Serial Lite IV Intel FPGA IP Berakhirview 683074 | 2022.04.28

Variabel

Pengaturan

Enkode 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Overhead ukuran burst dalam jumlah kata (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Periode penanda penyelarasan 81,915 dalam siklus jam (ALIGN_MARKER_PERIOD)

81,915

81,916

Lebar penanda perataan dalam 5

siklus jam

(ALIGN_MARKER_WIDTH)

Efisiensi bandwidth (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Tarif efektif (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Frekuensi jam pengguna maksimum (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Informasi Terkait Link Rate dan Perhitungan Efisiensi Bandwidth pada halaman 40

(2) Dalam mode Penuh, ukuran BURST_SIZE_OVHD termasuk Kata Kontrol START/END yang dipasangkan dalam aliran data.
(3) Untuk mode Dasar, BURST_SIZE_OVHD adalah 0 karena tidak ada START/END selama streaming.
(4) Lihat Link Rate dan Perhitungan Efisiensi Bandwidth untuk perhitungan efisiensi bandwidth.
(5) Lihat Perhitungan Link Rate dan Efisiensi Bandwidth untuk perhitungan tarif efektif.
(6) Lihat Perhitungan Efisiensi Bandwidth dan Laju Tautan untuk perhitungan frekuensi jam maksimum pengguna.

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 10

Kirim Masukan

683074 | 2022.04.28 Kirim Umpan Balik

3. Memulai

3.1. Menginstal dan Melisensikan Intel FPGA IP Cores

Penginstalan perangkat lunak Intel Quartus Prime mencakup pustaka Intel FPGA IP. Pustaka ini menyediakan banyak inti IP yang berguna untuk penggunaan produksi Anda tanpa memerlukan lisensi tambahan. Beberapa inti Intel FPGA IP memerlukan pembelian lisensi terpisah untuk penggunaan produksi. Mode Evaluasi Intel FPGA IP memungkinkan Anda untuk mengevaluasi inti IP Intel FPGA berlisensi ini dalam simulasi dan perangkat keras, sebelum memutuskan untuk membeli lisensi inti IP produksi penuh. Anda hanya perlu membeli lisensi produksi penuh untuk inti IP Intel berlisensi setelah Anda menyelesaikan pengujian perangkat keras dan siap menggunakan IP dalam produksi.

Perangkat lunak Intel Quartus Prime menginstal inti IP di lokasi berikut secara default:

Gambar 2.

Jalur Instalasi Inti IP
intelFPGA(_pro) quartus – Berisi ip perangkat lunak Intel Quartus Prime – Berisi pustaka Intel FPGA IP dan altera inti IP pihak ketiga – Berisi kode sumber pustaka Intel FPGA IP – Berisi sumber Intel FPGA IP files

Tabel 8.

Lokasi Instalasi Inti IP

Lokasi

Perangkat lunak

: intelFPGA_proquartusipaltera

Edisi Intel Quartus Prime Pro

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Peron Windows* Linux*

Catatan:

Perangkat lunak Intel Quartus Prime tidak mendukung ruang di jalur penginstalan.

3.1.1. Mode Evaluasi Intel FPGA IP
Mode Evaluasi Intel FPGA IP gratis memungkinkan Anda untuk mengevaluasi inti Intel FPGA IP berlisensi dalam simulasi dan perangkat keras sebelum membeli. Mode Evaluasi Intel FPGA IP mendukung evaluasi berikut tanpa lisensi tambahan:
· Simulasikan perilaku inti IP Intel FPGA berlisensi di sistem Anda. · Verifikasi fungsionalitas, ukuran, dan kecepatan inti IP dengan cepat dan mudah. · Hasilkan pemrograman perangkat terbatas waktu files untuk desain yang menyertakan inti IP. · Program perangkat dengan inti IP Anda dan verifikasi desain Anda di perangkat keras.

ISO 9001: 2015 Terdaftar

3. Memulai
683074 | 2022.04.28
Mode Evaluasi Intel FPGA IP mendukung mode operasi berikut:
· Tethered–Memungkinkan menjalankan desain yang berisi Intel FPGA IP berlisensi tanpa batas waktu dengan koneksi antara papan Anda dan komputer host. Mode tertambat membutuhkan grup aksi uji bersama serial (JTAG) kabel terhubung antara JTAG port di papan Anda dan komputer host, yang menjalankan Intel Quartus Prime Programmer selama periode evaluasi perangkat keras. Programmer hanya memerlukan instalasi minimal perangkat lunak Intel Quartus Prime, dan tidak memerlukan lisensi Intel Quartus Prime. Komputer host mengontrol waktu evaluasi dengan mengirimkan sinyal periodik ke perangkat melalui JTAG Pelabuhan. Jika semua inti IP berlisensi dalam desain mendukung mode tertambat, waktu evaluasi akan berjalan hingga evaluasi inti IP habis masa berlakunya. Jika semua inti IP mendukung waktu evaluasi tak terbatas, perangkat tidak akan kehabisan waktu.
· Untethered–Memungkinkan menjalankan desain yang berisi IP berlisensi untuk waktu yang terbatas. Inti IP beralih ke mode tidak tertambat jika perangkat terputus dari komputer host yang menjalankan perangkat lunak Intel Quartus Prime. Inti IP juga beralih ke mode tidak tertambat jika inti IP berlisensi lainnya dalam desain tidak mendukung mode tertambat.
Ketika waktu evaluasi berakhir untuk setiap IP Intel FPGA berlisensi dalam desain, desain berhenti berfungsi. Semua inti IP yang menggunakan Mode Evaluasi Intel FPGA IP habis waktu secara bersamaan saat inti IP apa pun dalam desain habis waktu. Ketika waktu evaluasi habis, Anda harus memprogram ulang perangkat FPGA sebelum melanjutkan verifikasi perangkat keras. Untuk memperluas penggunaan inti IP untuk produksi, belilah lisensi produksi penuh untuk inti IP.
Anda harus membeli lisensi dan membuat kunci lisensi produksi lengkap sebelum dapat membuat pemrograman perangkat yang tidak dibatasi file. Selama Intel FPGA IP Evaluation Mode, Compiler hanya menghasilkan pemrograman perangkat dengan waktu terbatas file ( _time_limited.sof) yang kedaluwarsa pada batas waktu.

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 12

Kirim Masukan

3. Memulai 683074 | 2022.04.28

Gambar 3.

Alur Mode Evaluasi Intel FPGA IP
Instal Perangkat Lunak Intel Quartus Prime dengan Intel FPGA IP Library

Parameterisasi dan Instansiasi Intel FPGA IP Core Berlisensi

Verifikasi IP di Simulator yang Didukung

Kompilasi Desain di Perangkat Lunak Intel Quartus Prime

Hasilkan Pemrograman Perangkat Berbatas Waktu File

Programlah Perangkat Intel FPGA dan Verifikasi Operasi di Board
Tidak Ada IP Siap untuk Penggunaan Produksi?
Ya Beli Produksi Penuh
Lisensi IP

Catatan:

Sertakan IP Berlisensi dalam Produk Komersial
Lihat panduan pengguna setiap inti IP untuk langkah-langkah parameterisasi dan detail implementasi.
Intel melisensikan inti IP per kursi, secara terus-menerus. Biaya lisensi termasuk pemeliharaan dan dukungan tahun pertama. Anda harus memperbarui kontrak pemeliharaan untuk menerima pembaruan, perbaikan bug, dan dukungan teknis setelah tahun pertama. Anda harus membeli lisensi produksi penuh untuk inti Intel FPGA IP yang memerlukan lisensi produksi, sebelum membuat pemrograman files yang dapat Anda gunakan untuk waktu yang tidak terbatas. Selama Intel FPGA IP Evaluation Mode, Compiler hanya menghasilkan pemrograman perangkat dengan waktu terbatas file ( _time_limited.sof) yang kedaluwarsa pada batas waktu. Untuk mendapatkan kunci lisensi produksi Anda, kunjungi Pusat Lisensi Layanan Mandiri Intel FPGA.
Perjanjian Lisensi Perangkat Lunak Intel FPGA mengatur penginstalan dan penggunaan inti IP berlisensi, perangkat lunak desain Intel Quartus Prime, dan semua inti IP tanpa lisensi.

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 13

3. Memulai 683074 | 2022.04.28
Informasi Terkait · Pusat Dukungan Lisensi FPGA Intel · Pengantar Instalasi dan Lisensi Perangkat Lunak Intel FPGA
3.2. Menentukan Parameter dan Opsi IP
Editor parameter IP memungkinkan Anda dengan cepat mengonfigurasi variasi IP kustom Anda. Gunakan langkah-langkah berikut untuk menentukan opsi dan parameter IP dalam perangkat lunak Intel Quartus Prime Pro Edition.
1. Jika Anda belum memiliki proyek Intel Quartus Prime Pro Edition untuk mengintegrasikan F-Tile Serial Lite IV Intel FPGA IP, Anda harus membuatnya. sebuah. Di Intel Quartus Prime Pro Edition, klik File New Project Wizard untuk membuat proyek Quartus Prime baru, atau File Buka Proyek untuk membuka proyek Quartus Prime yang sudah ada. Wisaya meminta Anda untuk menentukan perangkat. b. Tentukan rangkaian perangkat Intel Agilex dan pilih perangkat F-tilex produksi yang memenuhi persyaratan tingkat kecepatan untuk IP. c. Klik Selesai.
2. Di IP Catalog, cari dan pilih F-Tile Serial Lite IV Intel FPGA IP. Jendela New IP Variation muncul.
3. Tentukan nama tingkat teratas untuk variasi IP kustom baru Anda. Editor parameter menyimpan pengaturan variasi IP di a file bernama .aku p.
4. Klik Oke. Editor parameter muncul. 5. Tentukan parameter untuk variasi IP Anda. Lihat bagian Parameter untuk
informasi tentang parameter F-Tile Serial Lite IV Intel FPGA IP. 6. Secara opsional, untuk menghasilkan testbench atau kompilasi simulasi dan desain perangkat keras
example, ikuti petunjuk di Design Example Panduan Pengguna. 7. Klik Hasilkan HDL. Kotak dialog Generasi akan muncul. 8. Tentukan keluaran file opsi pembuatan, lalu klik Hasilkan. Variasi IP
files menghasilkan sesuai dengan spesifikasi Anda. 9. Klik Selesai. Editor parameter menambahkan .ip tingkat atas file ke saat ini
proyek secara otomatis. Jika Anda diminta untuk menambahkan .ip secara manual file ke proyek, klik Tambah/Hapus Proyek Files di Proyek untuk menambahkan file. 10. Setelah membuat dan membuat instance variasi IP Anda, buat penetapan pin yang sesuai untuk menyambungkan port dan menyetel parameter RTL per instans yang sesuai.
Parameter Informasi Terkait di halaman 42
3.3. Dihasilkan File Struktur
Perangkat lunak Intel Quartus Prime Pro Edition menghasilkan keluaran IP berikut file struktur.
Untuk informasi tentang file struktur desain example, lihat F-Tile Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna.

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 14

Kirim Masukan

3. Memulai 683074 | 2022.04.28

Gambar 4. F-Tile Serial Lite IV Intel FPGA IP Generated Files
.ip – Integrasi IP file

variasi IP files

_ variasi IP files

example_desain

.cmp – Deklarasi komponen VHDL file _bb.v – Sintesis kotak hitam EDA Verilog HDL file _inst.v dan .vhd – Sample contoh template .xml- laporan XML file

Example lokasi untuk desain inti IP Anda example files. Lokasi defaultnya adalah example_design, tetapi Anda diminta untuk menentukan jalur yang berbeda.

.qgsimc – Mencantumkan parameter simulasi untuk mendukung regenerasi bertahap .qgsynthc – Mencantumkan parameter sintesis untuk mendukung regenerasi bertahap

.qip – Daftar sintesis IP files

_generation.rpt- Laporan generasi IP

.sopcinfo- Integrasi rantai alat perangkat lunak file .html- Koneksi dan data peta memori

.csv – Penetapan pin file

.spd – Menggabungkan skrip simulasi individual

Simulasi sim files

sintesis IP synth files

.v Simulasi tingkat atas file

.v Sintesis IP tingkat atas file

Skrip simulator

Pustaka subinti

Sintetis
Sintesis subinti files

sim
Simulasi Subinti files

Tabel 9.

F-Tile Serial Lite IV Intel FPGA IP Dihasilkan Files

File Nama

Keterangan

.aku p

Sistem Perancang Platform atau variasi IP tingkat atas file. adalah nama yang Anda berikan variasi IP Anda.

.cmp

Deklarasi Komponen VHDL (.cmp) file adalah sebuah teks file yang berisi definisi generik dan port lokal yang dapat Anda gunakan dalam desain VHDL files.

.html

Laporan yang berisi informasi koneksi, peta memori yang menunjukkan alamat setiap budak sehubungan dengan setiap master yang terhubung, dan penetapan parameter.

_generasi.rpt

Log pembuatan IP atau Platform Designer file. Ringkasan pesan selama pembuatan IP.

.qgsimc

Daftar parameter simulasi untuk mendukung regenerasi inkremental.

.qgsynthc

Daftar parameter sintesis untuk mendukung regenerasi inkremental.

.qip

Berisi semua informasi yang diperlukan tentang komponen IP untuk mengintegrasikan dan menyusun komponen IP dalam perangkat lunak Intel Quartus Prime.
lanjutan…

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 15

3. Memulai 683074 | 2022.04.28

File Nama .sopcinfo
.csv .spd _bb.v _inst.v atau _inst.vhd .regmap
.svd
.v atau .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Keterangan
Menjelaskan koneksi dan parameterisasi komponen IP dalam sistem Perancang Platform Anda. Anda dapat mengurai isinya untuk mendapatkan persyaratan saat Anda mengembangkan driver perangkat lunak untuk komponen IP. Alat hilir seperti rantai alat Nios® II menggunakan ini file. .sopcinfo file dan sistem.h file dihasilkan untuk rantai alat Nios II termasuk informasi peta alamat untuk setiap budak relatif terhadap setiap master yang mengakses budak. Master yang berbeda mungkin memiliki peta alamat yang berbeda untuk mengakses komponen slave tertentu.
Berisi informasi tentang status upgrade komponen IP.
Masukan yang diperlukan file untuk ip-make-simscript untuk menghasilkan skrip simulasi untuk simulator yang didukung. .spd file berisi daftar filedihasilkan untuk simulasi, bersama dengan informasi tentang memori yang dapat Anda inisialisasi.
Anda dapat menggunakan kotak hitam Verilog (_bb.v) file sebagai deklarasi modul kosong untuk digunakan sebagai kotak hitam.
mantan hdlampfile instantiation template. Anda dapat menyalin dan menempelkan konten ini file ke dalam HDL Anda file untuk menginstansiasi variasi IP.
Jika IP berisi informasi register, .regmap file menghasilkan. .regmap file menjelaskan informasi peta register dari antarmuka master dan slave. Ini file melengkapi .sopcinfo file dengan memberikan informasi register yang lebih rinci tentang sistem. Ini memungkinkan tampilan register views dan statistik yang dapat disesuaikan pengguna di Konsol Sistem.
Mengizinkan alat Debug Sistem sistem prosesor keras (HPS). view peta register periferal yang terhubung ke HPS dalam sistem Perancang Platform. Selama sintesis, file .svd files untuk antarmuka budak yang terlihat oleh master Konsol Sistem disimpan di .sof file di bagian debug. Konsol Sistem membaca bagian ini, yang dapat diminta oleh Perancang Platform untuk mendaftarkan informasi peta. Untuk budak sistem, Perancang Platform dapat mengakses register berdasarkan nama.
HDL files yang memberi contoh setiap submodule atau IP anak untuk sintesis atau simulasi.
Berisi skrip ModelSim*/QuestaSim* msim_setup.tcl untuk menyiapkan dan menjalankan simulasi.
Berisi skrip shell vcs_setup.sh untuk menyiapkan dan menjalankan simulasi VCS*. Berisi skrip shell vcsmx_setup.sh dan synopsys_sim.setup file untuk menyiapkan dan menjalankan simulasi VCS MX.
Berisi skrip shell xcelium_setup.sh dan pengaturan lainnya files untuk menyiapkan dan menjalankan simulasi Xcelium*.
Mengandung HDL files untuk submodul IP.
Untuk setiap direktori IP anak yang dihasilkan, Perancang Platform menghasilkan subdirektori synth/ dan sim/.

3.4. Mensimulasikan Intel FPGA IP Cores
Perangkat lunak Intel Quartus Prime mendukung simulasi IP core RTL di simulator EDA tertentu. Pembuatan IP secara opsional membuat simulasi files, termasuk model simulasi fungsional, testbench apa pun (atau exampdesain file), dan skrip pengaturan simulator khusus vendor untuk setiap inti IP. Anda dapat menggunakan model simulasi fungsional dan testbench atau example desain untuk simulasi. Output pembuatan IP juga dapat menyertakan skrip untuk mengkompilasi dan menjalankan testbench apa pun. Skrip mencantumkan semua model atau pustaka yang Anda perlukan untuk mensimulasikan inti IP Anda.

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 16

Kirim Masukan

3. Memulai 683074 | 2022.04.28

Perangkat lunak Intel Quartus Prime menyediakan integrasi dengan banyak simulator dan mendukung beberapa alur simulasi, termasuk alur simulasi skrip dan kustom Anda sendiri. Apapun aliran yang Anda pilih, simulasi inti IP melibatkan langkah-langkah berikut:
1. Hasilkan IP HDL, testbench (atau example design), dan skrip penyiapan simulator files.
2. Siapkan lingkungan simulator Anda dan skrip simulasi apa pun.
3. Mengkompilasi pustaka model simulasi.
4. Jalankan simulator Anda.

3.4.1. Simulasi dan Verifikasi Desain

Secara default, editor parameter menghasilkan skrip khusus simulator yang berisi perintah untuk mengkompilasi, menguraikan, dan mensimulasikan model Intel FPGA IP dan perpustakaan model simulasi files. Anda dapat menyalin perintah ke dalam skrip testbench simulasi Anda, atau mengeditnya files untuk menambahkan perintah untuk mengkompilasi, mengelaborasi, dan mensimulasikan desain dan testbench Anda.

Tabel 10. Skrip Simulasi Intel FPGA IP Core

Simulasi

File Direktori

Model Sim

_sim/mentor

QuestaSim

VCS

_sim/sinopsis/vcs

VCS MX

_sim/synopsis/vcsmx

Xcelium

_sim/xcelium

Skrip msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Mensintesis Inti IP di Alat EDA Lainnya
Opsional, gunakan alat EDA lain yang didukung untuk mensintesis desain yang mencakup inti Intel FPGA IP. Ketika Anda menghasilkan sintesis inti IP files untuk digunakan dengan alat sintesis EDA pihak ketiga, Anda dapat membuat netlist estimasi area dan waktu. Untuk mengaktifkan pembuatan, aktifkan Buat perkiraan waktu dan sumber daya untuk alat sintesis EDA pihak ketiga saat menyesuaikan variasi IP Anda.
Netlist estimasi area dan waktu menjelaskan konektivitas dan arsitektur inti IP, tetapi tidak menyertakan detail tentang fungsionalitas yang sebenarnya. Informasi ini memungkinkan alat sintesis pihak ketiga tertentu untuk melaporkan estimasi area dan waktu dengan lebih baik. Selain itu, alat sintesis dapat menggunakan informasi pengaturan waktu untuk mencapai pengoptimalan yang digerakkan oleh pengaturan waktu dan meningkatkan kualitas hasil.
Perangkat lunak Intel Quartus Prime menghasilkan _syn.v netlist file dalam format HDL Verilog, terlepas dari output file format yang Anda tentukan. Jika Anda menggunakan netlist ini untuk sintesis, Anda harus menyertakan pembungkus inti IP file .v atau .vhd di proyek Intel Quartus Prime Anda.

(7) Jika Anda tidak menyetel opsi alat EDA– yang memungkinkan Anda memulai simulator EDA pihak ketiga dari perangkat lunak Intel Quartus Prime–jalankan skrip ini di konsol Tcl simulator ModelSim atau QuestaSim (bukan di perangkat lunak Intel Quartus Prime Tcl console) untuk menghindari kesalahan.

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 17

3. Memulai 683074 | 2022.04.28
3.6. Menyusun Desain Lengkap
Anda dapat menggunakan perintah Mulai Kompilasi pada menu Pemrosesan di perangkat lunak Intel Quartus Prime Pro Edition untuk mengompilasi desain Anda.

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 18

Kirim Masukan

683074 | 2022.04.28 Kirim Umpan Balik

4. Deskripsi Fungsional

Gambar 5.

F-Tile Serial Lite IV Intel FPGA IP terdiri dari MAC dan Ethernet PCS. MAC berkomunikasi dengan PCS khusus melalui antarmuka MII.

IP mendukung dua mode modulasi:
· PAM4–Menyediakan 1 hingga 12 jumlah jalur untuk seleksi. IP selalu membuat dua saluran PCS untuk setiap jalur dalam mode modulasi PAM4.
· NRZ–Menyediakan 1 hingga 16 jumlah lajur untuk seleksi.

Setiap mode modulasi mendukung dua mode data:
· Mode Dasar–Ini adalah mode streaming murni di mana data dikirim tanpa awal paket, siklus kosong, dan akhir paket untuk meningkatkan bandwidth. IP mengambil data valid pertama sebagai awal ledakan.

Transfer Data Mode Dasar tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001: 2015 Terdaftar

4. Deskripsi Fungsional 683074 | 2022.04.28

Gambar 6.

· Mode penuh–Ini adalah transfer data mode paket. Dalam mode ini, IP mengirimkan burst dan siklus sinkronisasi di awal dan akhir paket sebagai pembatas.

Transfer Data Mode Penuh tx_core_clkout

tx_avs_siap tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Informasi Terkait · F-Tile Serial Lite IV Intel FPGA IP Overview di halaman 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna

4.1. Jalur Data TX
Datapath TX terdiri dari komponen-komponen berikut: · Adaptor MAC · Blok penyisipan kata kontrol · CRC · Penyandi MII · Blok PCS · Blok PMA

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 20

Kirim Masukan

4. Deskripsi Fungsional 683074 | 2022.04.28
Gambar 7. TX Datapath

Dari logika pengguna

Terima kasih MAC

Antarmuka Streaming Avalon

Adaptor MAC

Kontrol Penyisipan Kata

CRC

Enkode MII

PCS Kustom Antarmuka MII
PCS dan PMA

Antarmuka Serial TX Ke Perangkat FPGA Lainnya

4.1.1. Adaptor TX MAC
Adaptor TX MAC mengontrol transmisi data ke logika pengguna menggunakan antarmuka streaming Avalon®. Blok ini mendukung transmisi informasi yang ditentukan pengguna dan kontrol aliran.

Mentransfer Informasi yang Ditentukan Pengguna

Dalam mode Penuh, IP menyediakan sinyal tx_is_usr_cmd yang dapat Anda gunakan untuk memulai siklus informasi yang ditentukan pengguna seperti transmisi XOFF/XON ke logika pengguna. Anda dapat memulai siklus transmisi informasi yang ditentukan pengguna dengan menyatakan sinyal ini dan mentransfer informasi menggunakan tx_avs_data bersama dengan pernyataan sinyal tx_avs_startofpacket dan tx_avs_valid. Blok kemudian menghapus tx_avs_ready selama dua siklus.

Catatan:

Fitur informasi yang ditentukan pengguna hanya tersedia dalam mode Penuh.

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 21

4. Deskripsi Fungsional 683074 | 2022.04.28

Gambar 8.

Kontrol Aliran

Ada kondisi di mana TX MAC tidak siap untuk menerima data dari logika pengguna seperti saat proses penyelarasan ulang tautan atau saat tidak ada data yang tersedia untuk transmisi dari logika pengguna. Untuk menghindari kehilangan data karena kondisi ini, IP menggunakan sinyal tx_avs_ready untuk mengontrol aliran data dari logika pengguna. IP membatalkan sinyal ketika kondisi berikut terjadi:
· Ketika tx_avs_startofpacket ditegaskan, tx_avs_ready di-deasserted untuk satu siklus clock.
· Ketika tx_avs_endofpacket ditegaskan, tx_avs_ready di-deasserted untuk satu siklus clock.
· Ketika CW yang dipasangkan ditegaskan, tx_avs_ready di-deasserted selama dua siklus clock.
· Saat penyisipan penanda penyelarasan RS-FEC terjadi pada antarmuka PCS kustom, tx_avs_ready di-deasserted selama empat siklus clock.
· Setiap 17 siklus jam inti Ethernet dalam mode modulasi PAM4 dan setiap 33 siklus jam inti Ethernet dalam mode modulasi NRZ. tx_avs_ready di-deasserted untuk satu siklus clock.
· Ketika logika pengguna membatalkan pernyataan tx_avs_valid selama tidak ada transmisi data.

Diagram waktu berikut adalah exampfile adaptor TX MAC menggunakan tx_avs_ready untuk kontrol aliran data.

Flow Control dengan tx_avs_valid Deassertion dan START/END Paired CWs

tx_core_clkout

tx_avs_valid tx_avs_data

Kelas 1 Kelas 2 Kelas 3

Deassert sinyal yang valid

D5 D6

tx_avs_ready tx_avs_startofpacket

Deassert sinyal siap untuk dua siklus untuk memasukkan END-STRT CW

tx_avs_endofpacket

usrif_data

Kelas 1 Kelas 2 Kelas 3

CW_data

DN END STRT D0 D1 D2 D3 KOSONG D4

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 22

Kirim Masukan

4. Deskripsi Fungsional 683074 | 2022.04.28

Gambar 9.

Kontrol Aliran dengan Penyisipan Penanda Penjajaran
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_siap

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

ukuran 0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Gambar 10.

Flow Control dengan START/END Pasangan CW Bertepatan dengan Penyisipan Penanda Penjajaran

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_siap

Telepon 012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 AKHIR STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 AKHIR STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 AKHIR STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 AKHIR STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

STRT AKHIR D0

i_sl_tx_mii_c[7:0]

ukuran 0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Penyisipan Kata Kontrol (CW).
F-Tile Serial Lite IV Intel FPGA IP membangun CW berdasarkan sinyal input dari logika pengguna. CW menunjukkan pembatas paket, informasi status transmisi atau data pengguna ke blok PCS dan berasal dari kode kontrol XGMII.
Tabel berikut menunjukkan deskripsi CW yang didukung:

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 23

4. Deskripsi Fungsional 683074 | 2022.04.28

Tabel 11.
MULAI AKHIR ALIGN

Deskripsi CW yang Didukung

Jumlah Kata (1 kata

= 64 bit)

KOSONG_CYC

MENGANGGUR

TIDAK

DATA

Di-band

Keterangan
Mulai pembatas data. Akhir pembatas data. Kata kontrol (CW) untuk perataan RX. Siklus kosong dalam transfer data. IDLE (keluar dari band). Muatan.

Tabel 12. Deskripsi Bidang CW
Bidang RSVD num_valid_bytes_eob
KOSONG eop sop seop sejajarkan CRC32 usr

Keterangan
Bidang cadangan. Dapat digunakan untuk perpanjangan di masa mendatang. Diikat ke 0.
Jumlah byte yang valid di kata terakhir (64-bit). Ini adalah nilai 3bit. · 3'b000: 8 byte · 3'b001: 1 byte · 3'b010: 2 byte · 3'b011: 3 byte · 3'b100: 4 byte · 3'b101: 5 byte · 3'b110: 6 byte · 3'b111: 7 byte
Jumlah kata yang tidak valid di akhir rentetan.
Menunjukkan antarmuka streaming RX Avalon untuk menegaskan sinyal akhir paket.
Menunjukkan antarmuka streaming RX Avalon untuk menegaskan sinyal awal paket.
Menunjukkan antarmuka streaming RX Avalon untuk menyatakan paket awal dan paket akhir dalam siklus yang sama.
Periksa perataan RX.
Nilai CRC yang dihitung.
Menunjukkan bahwa kata kontrol (CW) berisi informasi yang ditentukan pengguna.

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 24

Kirim Masukan

4. Deskripsi Fungsional 683074 | 2022.04.28

4.1.2.1. CW mulai meledak

Gambar 11. Format CW Start-of-burst

AWAL

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

Jam 39:32 dan 31:24

RSVD RSVD

23:16

sop usr menyelaraskan = 0 seop

15:8

saluran

7:0

'hFB(MULAI)

kontrol 7:0

Tabel 13.

Dalam mode Penuh, Anda dapat memasukkan START CW dengan menegaskan sinyal tx_avs_startofpacket. Saat Anda menegaskan hanya sinyal tx_avs_startofpacket, bit sop disetel. Saat Anda menyatakan sinyal tx_avs_startofpacket dan tx_avs_endofpacket, bit seop disetel.

MULAI Nilai Bidang CW
sop/seop lapangan
usr (8)
meluruskan

Nilai

Bergantung pada sinyal tx_is_usr_cmd:

1: Ketika tx_is_usr_cmd = 1

0: Ketika tx_is_usr_cmd = 0

Dalam mode Dasar, MAC mengirimkan START CW setelah reset dibatalkan. Jika tidak ada data yang tersedia, MAC akan terus mengirimkan EMPTY_CYC yang dipasangkan dengan END dan START CW hingga Anda mulai mengirim data.

4.1.2.2. CW akhir ledakan

Gambar 12. Format CW End-of-burst

AKHIR

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

data 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

KOSONG

7:0

RSVD

num_valid_bytes_eob

kontrol

7:0

(8) Ini hanya didukung dalam mode Penuh.
Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 25

4. Deskripsi Fungsional 683074 | 2022.04.28

Tabel 14.

MAC menyisipkan END CW saat tx_avs_endofpacket ditegaskan. END CW berisi jumlah byte yang valid pada kata data terakhir dan informasi CRC.

Nilai CRC adalah hasil CRC 32-bit untuk data antara START CW dan kata data sebelum END CW.

Tabel berikut menunjukkan nilai bidang di END CW.

AKHIR Nilai Bidang CW
Bidang eop CRC32 num_valid_bytes_eob

Nilai 1
Nilai yang dihitung CRC32. Jumlah byte yang valid pada kata data terakhir.

4.1.2.3. Perataan Berpasangan CW

Gambar 13. Format CW Berpasangan Alignment

ALIGN CW Pasangkan dengan START/END

Antarmuka XGMII 64+8 bit

AWAL

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

Jam 39:32 dan 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 sejajarkan=1 seop=0

15:8

RSVD

7:0

'hFB

kontrol 7:0

Antarmuka XGMII 64+8 bit

AKHIR

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

Jam 39:32 dan 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrol 7:0

CW ALIGN adalah CW yang dipasangkan dengan CW START/END atau END/START. Anda dapat memasukkan CW berpasangan ALIGN dengan menegaskan sinyal tx_link_reinit, menyetel penghitung Periode Penyelarasan, atau memulai reset. Ketika CW berpasangan ALIGN dimasukkan, bidang pelurusan diatur ke 1 untuk memulai blok penyelarasan penerima untuk memeriksa penyelarasan data di semua jalur.

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 26

Kirim Masukan

4. Deskripsi Fungsional 683074 | 2022.04.28

Tabel 15.

ALIGN Nilai Bidang CW
Perataan bidang
eop sop usr seop

Nilai 1 0 0 0 0

4.1.2.4. CW siklus kosong

Gambar 14. Format CW siklus kosong

EMPTY_CYC Pasangkan dengan END/START

Antarmuka XGMII 64+8 bit

AKHIR

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

Jam 39:32 dan 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrol 7:0

Antarmuka XGMII 64+8 bit

AWAL

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

Jam 39:32 dan 31:24

RSVD RSVD

23:16

sop=0 usr=0 sejajarkan=0 seop=0

15:8

RSVD

7:0

'hFB

kontrol 7:0

Tabel 16.

Saat Anda menghapus tx_avs_valid untuk dua siklus clock selama burst, MAC memasukkan EMPTY_CYC CW yang dipasangkan dengan END/START CW. Anda dapat menggunakan CW ini saat tidak ada data yang tersedia untuk transmisi sementara.

Saat Anda membatalkan penetapan tx_avs_valid untuk satu siklus, IP membatalkan penetapan tx_avs_valid selama dua kali periode penetapan ulang tx_avs_valid untuk menghasilkan sepasang END/START CW.

Nilai Bidang CW EMPTY_CYC
Perataan bidang
akhir pekan

Nilai 0 0

lanjutan…

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 27

4. Deskripsi Fungsional 683074 | 2022.04.28

Sop lapangan usr seop

Nilai 0 0 0

4.1.2.5. CW menganggur

Gambar 15. Format CW menganggur

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

data

Jam 39:32 dan 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

kontrol 7:0

MAC memasukkan IDLE CW saat tidak ada transmisi. Selama periode ini, sinyal tx_avs_valid rendah.
Anda dapat menggunakan IDLE CW saat transfer burst telah selesai atau transmisi dalam keadaan diam.

4.1.2.6. Kata Data

Kata data adalah muatan dari sebuah paket. Bit kontrol XGMII semuanya diatur ke 0 dalam format kata data.

Gambar 16. Format Kata Data

Antarmuka XGMII 64+8 bit

KATA DATA

63:56

data pengguna 7

55:48

data pengguna 6

47:40

data pengguna 5

data

Jam 39:32 dan 31:24

data pengguna 4 data pengguna 3

23:16

data pengguna 2

15:8

data pengguna 1

7:0

data pengguna 0

kontrol 7:0

4.1.3. TX CRC
Anda dapat mengaktifkan blok TX CRC menggunakan parameter Enable CRC di Editor Parameter IP. Fitur ini didukung dalam mode Dasar dan Penuh.

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 28

Kirim Masukan

4. Deskripsi Fungsional 683074 | 2022.04.28

MAC menambahkan nilai CRC ke END CW dengan menegaskan sinyal tx_avs_endofpacket. Dalam mode BASIC, hanya ALIGN CW yang dipasangkan dengan END CW yang berisi kolom CRC yang valid.
Blok TX CRC berinteraksi dengan blok TX Control Word Insertion dan TX MII Encode. Blok TX CRC menghitung nilai CRC untuk data 64-bit nilai per-siklus mulai dari START CW hingga END CW.
Anda dapat menegaskan sinyal crc_error_inject untuk secara sengaja merusak data di jalur tertentu untuk membuat kesalahan CRC.

4.1.4. Enkode TX MII

Encoder TX MII menangani transmisi paket dari MAC ke TX PCS.

Gambar berikut menunjukkan pola data pada bus MII 8-bit dalam mode modulasi PAM4. START dan END CW muncul sekali di setiap dua jalur MII.

Gambar 17. Pola Data MII Mode Modulasi PAM4

SIKLUS 1

SIKLUS 2

SIKLUS 3

SIKLUS 4

SIKLUS 5

SOP_CW

DATA_1

DATA_9DATA_17

MENGANGGUR

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

MENGANGGUR

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7DATA_8

DATA_15DATA_16

DATA_23DATA_24

IDLE EOP_CW

Gambar berikut menunjukkan pola data pada bus MII 8-bit dalam mode modulasi NRZ. START dan END CW muncul di setiap jalur MII.

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 29

4. Deskripsi Fungsional 683074 | 2022.04.28

Gambar 18. Pola Data MII Mode Modulasi NRZ

SIKLUS 1

SIKLUS 2

SIKLUS 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2DATA_10

SOP_CW SOP_CW

DATA_3DATA_4

DATA_11DATA_12

SOP_CW

DATA_5DATA_13

SOP_CW

DATA_6DATA_14

SOP_CW

DATA_7DATA_15

SOP_CW

DATA_8DATA_16

SIKLUS 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

SIKLUS 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TXPCS dan PMA
F-Tile Serial Lite IV Intel FPGA IP mengonfigurasi transceiver F-tile ke mode Ethernet PCS.

4.2. Datapath RX
Datapath RX terdiri dari komponen-komponen berikut: · Blok PMA · Blok PCS · Decoder MII · CRC · Blok Deskew · Blok Penghilang Kata Kontrol

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 30

Kirim Masukan

4. Deskripsi Fungsional 683074 | 2022.04.28
Gambar 19. RX Datapath

Untuk logika pengguna Antarmuka Streaming Avalon
RX MAC
Kontrol Penghapusan Kata
meja tulis

CRC

Dekoder MII

PCS Kustom Antarmuka MII
PCS dan PMA

Antarmuka Seri RX Dari Perangkat FPGA Lain
4.2.1. RXPCS dan PMA
F-Tile Serial Lite IV Intel FPGA IP mengonfigurasi transceiver F-tile ke mode Ethernet PCS.
4.2.2. Dekoder RX MII
Blok ini mengidentifikasi apakah data yang masuk berisi kata kontrol dan penanda perataan. Decoder RX MII mengeluarkan data berupa 1-bit valid, 1-bit marker indicator, 1bit control indicator, dan 64-bit data per lane.
4.2.3. RX-CRC
Anda dapat mengaktifkan blok TX CRC menggunakan parameter Enable CRC di Editor Parameter IP. Fitur ini didukung dalam mode Dasar dan Penuh. Blok RX CRC berinteraksi dengan blok RX Control Word Removal dan RX MII Decoder. IP menegaskan sinyal rx_crc_error saat terjadi kesalahan CRC.

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 31

4. Deskripsi Fungsional 683074 | 2022.04.28
IP membatalkan rx_crc_error di setiap ledakan baru. Ini adalah output ke logika pengguna untuk penanganan kesalahan logika pengguna.
4.2.4. RX Meja
Blok deskew RX mendeteksi penanda penyelarasan untuk setiap jalur dan menyelaraskan ulang data sebelum mengirimkannya ke blok penghapus RX CW.
Anda dapat memilih untuk membiarkan inti IP menyelaraskan data untuk setiap jalur secara otomatis saat terjadi kesalahan penyelarasan dengan menyetel parameter Aktifkan Penyelarasan Otomatis di Editor parameter IP. Jika Anda menonaktifkan fitur penyelarasan otomatis, inti IP menegaskan sinyal rx_error untuk menunjukkan kesalahan penyelarasan. Anda harus menyatakan rx_link_reinit untuk memulai proses penyelarasan jalur saat terjadi kesalahan penyelarasan jalur.
Deskew RX mendeteksi penanda penyelarasan berdasarkan mesin status. Diagram berikut menunjukkan status di blok deskew RX.

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 32

Kirim Masukan

4. Deskripsi Fungsional 683074 | 2022.04.28

Gambar 20.

RX Deskew Lane Alignment State Machine dengan Diagram Alir Diaktifkan Auto Alignment
Awal

MENGANGGUR

Setel ulang = 1 ya tidak

Semua PCS

TIDAK

jalur siap?

TUNGGU

Semua penanda sinkronisasi no
terdeteksi?
Ya
MELURUSKAN

TIDAK
ya Waktu habis?

Ya
Kehilangan keselarasan?
tidak ada Akhir

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 33

4. Deskripsi Fungsional 683074 | 2022.04.28

Gambar 21.

RX Deskew Lane Alignment State Machine dengan Diagram Alir Alignment Nonaktif Otomatis
Awal

MENGANGGUR

Setel ulang = 1 ya tidak

Semua PCS

TIDAK

jalur siap?

Ya
rx_link_reinit =1
tidak ada KESALAHAN

tidak ya Waktu habis?

TUNGGU
tidak Semua penanda sinkronisasi
terdeteksi?
ya SESUAIKAN

Ya
Kehilangan keselarasan?
TIDAK
Akhir
1. Proses penyelarasan dimulai dengan status IDLE. Blok berpindah ke status WAIT saat semua jalur PCS siap dan rx_link_reinit dibatalkan.
2. Dalam status WAIT, blok memeriksa semua penanda yang terdeteksi dinyatakan dalam siklus yang sama. Jika kondisi ini benar, blok berpindah ke status ALIGNED.
3. Saat blok dalam keadaan TERBENTUK, ini menandakan jalur sudah sejajar. Dalam keadaan ini, blok terus memantau penyelarasan jalur dan memeriksa apakah semua penanda ada dalam siklus yang sama. Jika setidaknya satu penanda tidak ada dalam siklus yang sama dan parameter Aktifkan Penyelarasan Otomatis disetel, blok akan dialihkan ke

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 34

Kirim Masukan

4. Deskripsi Fungsional 683074 | 2022.04.28

Status IDLE untuk menginisialisasi ulang proses penyelarasan. Jika Enable Auto Alignment tidak disetel dan setidaknya satu penanda tidak ada dalam siklus yang sama, blok akan beralih ke status ERROR dan menunggu logika pengguna menyatakan sinyal rx_link_reinit untuk memulai proses penyelarasan jalur.

Gambar 22. Penataan Jalur dengan Enable Auto Alignment Enabled rx_core_clk

rx_link_up

rx_link_reinit

dan_semua_penanda

Negara Bagian Deskew

DIBANDINGKAN

MENGANGGUR

TUNGGU

DIBANDINGKAN

AUTO_ALIGN = 1

Gambar 23. Penataan Jalur dengan Enable Auto Alignment Disabled rx_core_clk

rx_link_up

rx_link_reinit

dan_semua_penanda

Negara Bagian Deskew

DIBANDINGKAN

KESALAHAN

MENGANGGUR

TUNGGU

DIBANDINGKAN

AUTO_ALIGN = 0
4.2.5. Pelepasan RX CW
Blok ini menerjemahkan CW dan mengirimkan data ke logika pengguna menggunakan antarmuka streaming Avalon setelah penghapusan CW.
Ketika tidak ada data valid yang tersedia, blok penghapusan RX CW membatalkan sinyal rx_avs_valid.
Dalam mode FULL, jika bit pengguna disetel, blok ini menegaskan sinyal rx_is_usr_cmd dan data dalam siklus clock pertama digunakan sebagai informasi atau perintah yang ditentukan pengguna.
Saat rx_avs_ready deasserts dan rx_avs_valid menegaskan, blok penghapusan RX CW menghasilkan kondisi kesalahan pada logika pengguna.
Sinyal streaming Avalon yang terkait dengan blok ini adalah sebagai berikut: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 35

4. Deskripsi Fungsional 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (hanya tersedia dalam mode Penuh)
4.3. F-Tile Serial Lite IV Intel FPGA IP Jam Arsitektur
F-Tile Serial Lite IV Intel FPGA IP memiliki empat input jam yang menghasilkan jam ke blok yang berbeda: · Jam referensi transceiver (xcvr_ref_clk)–Masukan jam dari jam eksternal
chip atau osilator yang menghasilkan jam untuk blok PCS khusus TX MAC, RX MAC, dan TX dan RX. Lihat Parameter untuk rentang frekuensi yang didukung. · TX core clock (tx_core_clk)–Jam ini berasal dari transceiver PLL yang digunakan untuk TX MAC. Jam ini juga merupakan jam keluaran dari transceiver F-tile untuk terhubung ke logika pengguna TX. · RX core clock (rx_core_clk)–Jam ini berasal dari transceiver PLL yang digunakan untuk RX deskew FIFO dan RX MAC. Jam ini juga merupakan jam keluaran dari transceiver F-tile untuk terhubung ke logika pengguna RX. · Jam untuk antarmuka rekonfigurasi transceiver (reconfig_clk)–masukan jam dari sirkuit jam eksternal atau osilator yang menghasilkan jam untuk antarmuka rekonfigurasi transceiver F-tile di jalur data TX dan RX. Frekuensi clock adalah 100 hingga 162 MHz.
Diagram blok berikut menunjukkan domain jam IP F-Tile Serial Lite IV Intel FPGA dan koneksi di dalam IP.

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 36

Kirim Masukan

4. Deskripsi Fungsional 683074 | 2022.04.28

Gambar 24.

F-Tile Serial Lite IV Intel FPGA IP Jam Arsitektur

Osilator

FPGA1
F-Tile Serial Lite IV Jam Antarmuka Konfigurasi Ulang Transceiver IP Intel FPGA
(konfigurasi ulang_clk)

tx_core_clkout (sambungkan ke logika pengguna)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Jam Antarmuka Konfigurasi Ulang Transceiver

(konfigurasi ulang_clk)

Osilator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (sambungkan ke logika pengguna)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Antarmuka Streaming Data TX Avalon
Terima kasih MAC

tautan_seri[n-1:0]

meja tulis

Waktu tempuh 15 menit

Antarmuka Streaming Avalon RX Data RX MAC

Data RX Antarmuka Streaming Avalon
RX MAC

FIFO meja

rx_core_clkout (sambungkan ke logika pengguna)

rx_core_clk= clk_pll_div64[mid_ch]

PCS khusus

tautan_seri[n-1:0]

Terima kasih MAC

Antarmuka Streaming Data TX Avalon

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (sambungkan ke logika pengguna)

Jam Referensi Transceiver (xcvr_ref_clk)
Jam Referensi Transceiver (xcvr_ref_clk)

Osilator*

Legenda

perangkat FPGA
Domain jam inti TX
Domain jam inti RX
Domain jam referensi transceiver Sinyal data perangkat eksternal

4.4. Atur Ulang dan Inisialisasi Tautan
MAC, F-tile Hard IP, dan blok konfigurasi ulang memiliki sinyal reset yang berbeda: · Blok TX dan RX MAC menggunakan sinyal reset tx_core_rst_n dan rx_core_rst_n. · tx_pcs_fec_phy_reset_n dan rx_pcs_fec_phy_reset_n mengatur ulang sinyal drive
pengontrol soft reset untuk mengatur ulang Hard IP F-tile. · Blok konfigurasi ulang menggunakan sinyal reset reconfig_reset.

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 37

4. Deskripsi Fungsional 683074 | 2022.04.28

Gambar 25. Reset Arsitektur
Antarmuka Streaming Data TX Avalon
Bahasa Indonesia: MAC
Data RX Antarmuka SYNC Streaming Avalon

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

IP Keras F-ubin

Data Seri TX Data Seri RX

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Atur Ulang Logika
Informasi Terkait · Pedoman Reset pada halaman 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna
4.4.1. Reset TX dan Urutan Inisialisasi
Urutan reset TX untuk F-Tile Serial Lite IV Intel FPGA IP adalah sebagai berikut: 1. Assert tx_pcs_fec_phy_reset_n, tx_core_rst_n, dan reconfig_reset
secara bersamaan untuk mereset hard IP F-tile, MAC, dan blok konfigurasi ulang. Lepaskan tx_pcs_fec_phy_reset_n dan konfigurasi ulang setelah menunggu tx_reset_ack untuk memastikan blok diatur ulang dengan benar. 2. IP kemudian menyatakan sinyal phy_tx_lanes_stable, tx_pll_locked, dan phy_ehip_ready setelah reset tx_pcs_fec_phy_reset_n dilepaskan, untuk menunjukkan TX PHY siap untuk transmisi. 3. Sinyal tx_core_rst_n dihapus setelah sinyal phy_ehip_ready menjadi tinggi. 4. IP mulai mentransmisikan karakter IDLE pada antarmuka MII setelah MAC tidak diatur ulang. Tidak ada persyaratan untuk penyelarasan dan kemiringan jalur TX karena semua jalur menggunakan jam yang sama. 5. Saat mentransmisikan karakter IDLE, MAC menegaskan sinyal tx_link_up. 6. MAC kemudian mulai mentransmisikan ALIGN yang dipasangkan dengan START/END atau END/START CW pada interval tetap untuk memulai proses penyelarasan jalur penerima yang terhubung.

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 38

Kirim Masukan

4. Deskripsi Fungsional 683074 | 2022.04.28

Gambar 26.

Reset TX dan Diagram Pengaturan Waktu Inisialisasi
konfigurasi ulang_sl_clk

konfigurasi ulang_clk

tx_core_first_n

tx_pcs_fec_phy_reset_n 1

konfigurasi ulang_reset

konfigurasi ulang_sl_reset

tx_reset_ack

tx_pll _terkunci

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
Telepon 5 6 8

4.4.2. Reset RX dan Urutan Inisialisasi
Urutan reset RX untuk F-Tile Serial Lite IV Intel FPGA IP adalah sebagai berikut:
1. Nyatakan rx_pcs_fec_phy_reset_n, rx_core_rst_n, dan reconfig_reset secara bersamaan untuk mengatur ulang IP keras F-tile, MAC, dan blok konfigurasi ulang. Lepaskan rx_pcs_fec_phy_reset_n dan konfigurasi ulang setelah menunggu rx_reset_ack untuk memastikan blok diatur ulang dengan benar.
2. IP kemudian menegaskan sinyal phy_rx_pcs_ready setelah reset PCS kustom dilepaskan, untuk menunjukkan RX PHY siap untuk transmisi.
3. Sinyal rx_core_rst_n dihilangkan setelah sinyal phy_rx_pcs_ready menjadi tinggi.
4. IP memulai proses penyelarasan lajur setelah reset RX MAC dilepaskan dan setelah menerima ALIGN yang dipasangkan dengan START/END atau END/START CW.
5. Blok deskew RX menegaskan sinyal rx_link_up setelah penyelarasan untuk semua jalur selesai.
6. IP kemudian menegaskan sinyal rx_link_up ke logika pengguna untuk menunjukkan bahwa tautan RX siap memulai penerimaan data.

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 39

4. Deskripsi Fungsional 683074 | 2022.04.28

Gambar 27. Reset RX dan Diagram Timing Inisialisasi
konfigurasi ulang_sl_clk

konfigurasi ulang_clk

rx_core_first_n

rx_pcs_fec_phy_reset_n 1

konfigurasi ulang_reset

konfigurasi ulang_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_siap

rx_link_up

Telepon: 3 3 3 2

Telepon 4 5 5

6 7

4.5. Perhitungan Link Rate dan Efisiensi Bandwidth

Perhitungan efisiensi bandwidth F-Tile Serial Lite IV Intel FPGA IP adalah sebagai berikut:

Efisiensi bandwidth = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Tabel 17. Deskripsi Variabel Efisiensi Bandwidth

Variabel

Keterangan

raw_rate burst_size

Ini adalah kecepatan bit yang dicapai oleh antarmuka serial. raw_rate = lebar SERDES * frekuensi clock transceiver Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Nilai ukuran ledakan. Untuk menghitung efisiensi bandwidth rata-rata, gunakan nilai ukuran ledakan umum. Untuk tingkat maksimum, gunakan nilai ukuran burst maksimum.

burst_size_ovhd

Nilai overhead ukuran ledakan.
Dalam mode Penuh, nilai burst_size_ovhd mengacu pada pasangan CW START dan END.
Dalam mode Dasar, tidak ada burst_size_ovhd karena tidak ada CW berpasangan START dan END.

sejajarkan_marker_periode

Nilai periode saat penanda perataan disisipkan. Nilainya adalah 81920 clock cycle untuk kompilasi dan 1280 untuk simulasi cepat. Nilai ini didapat dari logika keras PCS.

align_marker_width srl4_align_period

Jumlah siklus jam di mana sinyal penanda penyelarasan yang valid dijunjung tinggi.
Jumlah siklus jam antara dua penanda penyelarasan. Anda dapat mengatur nilai ini menggunakan parameter Alignment Period di Editor Parameter IP.

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 40

Kirim Masukan

4. Deskripsi Fungsional 683074 | 2022.04.28
Perhitungan link rate adalah sebagai berikut: Effective rate = bandwidth efficiency * raw_rate Anda bisa mendapatkan frekuensi jam maksimum pengguna dengan persamaan berikut. Perhitungan frekuensi jam maksimum pengguna mengasumsikan streaming data terus menerus dan tidak ada siklus IDLE yang terjadi pada logika pengguna. Laju ini penting saat merancang FIFO logika pengguna untuk menghindari limpahan FIFO. Frekuensi jam pengguna maksimum = tingkat efektif / 64

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 41

683074 | 2022.04.28 Kirim Umpan Balik

5. Parameter

Tabel 18. Deskripsi Parameter F-Tile Serial Lite IV Intel FPGA IP

Parameter

Nilai

Bawaan

Keterangan

Opsi Desain Umum

Jenis modulasi PMA

· PAM4 · NRZ

PAM4

Pilih mode modulasi PCS.

Tipe PMA

· FHT · FGT

FGT

Memilih jenis transceiver.

kecepatan data PMA

· Untuk mode PAM4:
— Jenis transceiver FGT: 20 Gbps 58 Gbps
— Jenis transceiver FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Untuk mode NRZ:
— Jenis transceiver FGT: 10 Gbps 28.05 Gbps
— Jenis transceiver FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Menentukan laju data efektif pada keluaran transceiver yang menggabungkan transmisi dan overhead lainnya. Nilai dihitung oleh IP dengan membulatkan ke atas hingga 1 desimal dalam satuan Gbps.

modus PMA

· Dupleks · Tx · Rx

Rangkap

Untuk tipe transceiver FHT, arah yang didukung hanya dupleks. Untuk jenis transceiver FGT, arah yang didukung adalah Duplex, Tx, dan Rx.

Nomor PMA

· Untuk mode PAM4:

jalur

- 1 hingga 12

· Untuk mode NRZ:

- 1 hingga 16

Pilih jumlah jalur. Untuk desain simpleks, jumlah lajur yang didukung adalah 1.

Frekuensi jam referensi PLL

· Untuk jenis transceiver FHT: 156.25 MHz
· Untuk jenis transceiver FGT: 27.5 MHz 379.84375 MHz, tergantung pada kecepatan data transceiver yang dipilih.

· Untuk jenis transceiver FHT: 156.25 MHz
· Untuk jenis transceiver FGT: 165 MHz

Menentukan frekuensi clock referensi dari transceiver.

Sistem PLL

—

jam referensi

frekuensi

Frekuensi 170 MHz

Hanya tersedia untuk tipe transceiver FHT. Menentukan jam referensi PLL Sistem dan akan digunakan sebagai input Referensi F-Tile dan Jam PLL Sistem Intel FPGA IP untuk menghasilkan jam PLL Sistem.

Frekuensi sistem PLL
Periode Penyelarasan

— 128 65536

Aktifkan RS-FEC

Memungkinkan

876.5625 MHz 128 Aktifkan

Menentukan frekuensi jam Sistem PLL.
Menentukan periode penanda perataan. Nilainya harus x2. Aktifkan untuk mengaktifkan fitur RS-FEC.
lanjutan…

ISO 9001: 2015 Terdaftar

5. Parameter 683074 | 2022.04.28

Parameter

Nilai

Bawaan

Keterangan

Cacat

Untuk mode modulasi PAM4 PCS, RS-FEC selalu diaktifkan.

Antarmuka Pengguna

Mode streaming

· LENGKAP · DASAR

Penuh

Pilih streaming data untuk IP.

Penuh: Mode ini mengirimkan siklus awal paket dan akhir paket dalam satu bingkai.

Dasar: Ini adalah mode streaming murni di mana data dikirim tanpa awal paket, kosong, dan akhir paket untuk meningkatkan bandwidth.

Aktifkan CRC

Aktifkan Nonaktifkan

Cacat

Aktifkan untuk mengaktifkan deteksi dan koreksi kesalahan CRC.

Aktifkan perataan otomatis

Aktifkan Nonaktifkan

Cacat

Aktifkan untuk mengaktifkan fitur penyelarasan jalur otomatis.

Aktifkan titik akhir debug

Aktifkan Nonaktifkan

Cacat

Saat HIDUP, F-Tile Serial Lite IV Intel FPGA IP menyertakan Titik Akhir Debug tersemat yang terhubung secara internal ke antarmuka yang dipetakan memori Avalon. IP dapat melakukan tes tertentu dan fungsi debug melalui JTAG menggunakan Konsol Sistem. Nilai default adalah Mati.

Penggabungan Simplex (Pengaturan parameter ini hanya tersedia bila Anda memilih desain simpleks ganda FGT.)

RSFEC diaktifkan pada Serial Lite IV Simplex IP lainnya yang ditempatkan di saluran FGT yang sama

Aktifkan Nonaktifkan

Cacat

Aktifkan opsi ini jika Anda memerlukan campuran konfigurasi dengan RS-FEC diaktifkan dan dinonaktifkan untuk F-Tile Serial Lite IV Intel FPGA IP dalam desain simpleks ganda untuk mode transceiver NRZ, di mana TX dan RX ditempatkan pada FGT yang sama saluran.

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 43

683074 | 2022.04.28 Kirim Umpan Balik

6. Sinyal Antarmuka F-Tile Serial Lite IV Intel FPGA IP

6.1. Sinyal Jam

Tabel 19. Sinyal Jam

Nama

Arah Lebar

Keterangan

tx_core_clkout

Keluarkan TX core clock untuk antarmuka TX custom PCS, TX MAC, dan logika pengguna

jalur data TX.

Jam ini dihasilkan dari blok PCS khusus.

rx_core_clkout

Output RX core clock untuk antarmuka RX custom PCS, RX deskew FIFO, RX MAC

dan logika pengguna di jalur data RX.

Jam ini dihasilkan dari blok PCS khusus.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Masukkan jam referensi Transceiver.

Ketika tipe transceiver diatur ke FGT, sambungkan clock ini ke sinyal output (out_refclk_fgt_0) dari F-Tile Reference dan System PLL Clocks Intel FPGA IP. Saat jenis transceiver diatur ke FHT, sambungkan

jam ini ke sinyal keluaran (out_fht_cmmpll_clk_0) dari Referensi F-Tile dan Sistem PLL Jam Intel FPGA IP.

Lihat Parameter untuk rentang frekuensi yang didukung.

Input Jam input untuk antarmuka konfigurasi ulang transceiver.

Frekuensi clock adalah 100 hingga 162 MHz.

Sambungkan sinyal clock input ini ke sirkuit atau osilator clock eksternal.

Input Jam input untuk antarmuka konfigurasi ulang transceiver.

Frekuensi clock adalah 100 hingga 162 MHz.

Sambungkan sinyal clock input ini ke sirkuit atau osilator clock eksternal.

out_systempll_clk_ 1

Masukan

Jam sistem PLL.
Sambungkan jam ini ke sinyal keluaran (out_systempll_clk_0) Referensi F-Tile dan Sistem PLL Jam Intel FPGA IP.

Parameter Informasi Terkait di halaman 42

6.2. Atur Ulang Sinyal

Tabel 20. Atur Ulang Sinyal

Nama

Arah Lebar

tx_core_first_n

Masukan

Domain Jam Asinkron

rx_core_first_n

Masukan

Asinkron

tx_pcs_fec_phy_reset_n 1

Masukan

Asinkron

Keterangan

Sinyal reset aktif-rendah. Mereset F-Tile Serial Lite IV TX MAC.

Sinyal reset aktif-rendah. Mereset F-Tile Serial Lite IV RX MAC.

Sinyal reset aktif-rendah.

lanjutan…

ISO 9001: 2015 Terdaftar

6. Sinyal Antarmuka F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

Nama

Domain Jam Arah Lebar

Keterangan

Mereset PCS kustom F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Masukan

Asinkron

Sinyal reset aktif-rendah. Mereset PCS kustom F-Tile Serial Lite IV RX.

konfigurasi ulang_reset

Masukan

reconfig_clk Sinyal reset aktif-tinggi.

Mereset blok konfigurasi ulang antarmuka yang dipetakan memori Avalon.

konfigurasi ulang_sl_reset

Masukan reconfig_sl_clk Sinyal reset aktif-tinggi.

Mereset blok konfigurasi ulang antarmuka yang dipetakan memori Avalon.

6.3. Sinyal MAC

Tabel 21.

Sinyal TX MAC
Dalam tabel ini, N mewakili jumlah lajur yang diatur dalam editor parameter IP.

Nama

Lebar

Domain Jam Arah

Keterangan

tx_avs_siap

Keluarkan sinyal streaming Avalon tx_core_clkout.

Saat ditegaskan, menunjukkan bahwa TX MAC siap menerima data.

tx_avs_data

· (64*N)*2 (mode PAM4)
· 64*N (mode NRZ)

Masukan

tx_core_clkout sinyal streaming Avalon. Data TX.

tx_avs_channel

Masukkan tx_core_clkout sinyal streaming Avalon.

Nomor saluran untuk data yang sedang ditransfer pada siklus saat ini.

Sinyal ini tidak tersedia dalam mode Dasar.

tx_avs_valid

Masukkan tx_core_clkout sinyal streaming Avalon.

Saat ditegaskan, menunjukkan sinyal data TX valid.

tx_avs_startofpacket

Masukkan tx_core_clkout sinyal streaming Avalon.

Saat ditegaskan, menunjukkan awal dari paket data TX.

Menegaskan hanya satu siklus jam untuk setiap paket.

Sinyal ini tidak tersedia dalam mode Dasar.

tx_avs_endofpacket

Masukkan tx_core_clkout sinyal streaming Avalon.

Saat ditegaskan, menunjukkan akhir dari paket data TX.

Menegaskan hanya satu siklus jam untuk setiap paket.

Sinyal ini tidak tersedia dalam mode Dasar.

tx_avs_kosong

Masukkan tx_core_clkout sinyal streaming Avalon.

Menunjukkan jumlah kata yang tidak valid dalam letupan terakhir data TX.

Sinyal ini tidak tersedia dalam mode Dasar.

tx_num_valid_bytes_eob

Masukan

tx_core_clkout

Menunjukkan jumlah byte yang valid di kata terakhir dari letupan terakhir. Sinyal ini tidak tersedia dalam mode Dasar.
lanjutan…

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 45

6. Sinyal Antarmuka F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

Beri nama tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Lebar 1
1 1
N 5

Domain Jam Arah

Keterangan

Masukan

tx_core_clkout

Saat ditegaskan, sinyal ini memulai siklus informasi yang ditentukan pengguna.
Tegaskan sinyal ini pada siklus jam yang sama dengan pernyataan tx_startofpacket.
Sinyal ini tidak tersedia dalam mode Dasar.

Keluaran tx_core_clkout Ketika dinyatakan, menunjukkan tautan data TX siap untuk transmisi data.

Keluaran

tx_core_clkout

Saat ditegaskan, sinyal ini memulai penyelarasan ulang jalur.
Tegaskan sinyal ini selama satu siklus clock untuk memicu MAC mengirimkan ALIGN CW.

Masukan

tx_core_clkout Saat ditegaskan, MAC menyuntikkan kesalahan CRC32 ke jalur yang dipilih.

Keluaran tx_core_clkout Tidak digunakan.

Diagram waktu berikut menunjukkan exampfile transmisi data TX 10 kata dari logika pengguna melintasi 10 jalur serial TX.

Gambar 28.

Diagram Waktu Transmisi Data TX
tx_core_clkout

tx_avs_valid

tx_avs_siap

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19……N-10..

0,1,2,…,9

…N-10..

Jalur 0

…………

STR 0 10

N-10 AKHIR STRT 0

Jalur 1

…………

STR 1 11

N-9 AKHIR STRT 1

N-10 AKHIR IDLE IDLE N-9 AKHIR IDLE IDLE

Jalur 9

…………

STR 9 19

N-1 AKHIR STRT 9

N-1 IDLE AKHIR IDLE

Tabel 22.

Sinyal RX MAC
Dalam tabel ini, N mewakili jumlah lajur yang diatur dalam editor parameter IP.

Nama

Lebar

Domain Jam Arah

Keterangan

rx_avs_siap

Masukkan rx_core_clkout sinyal streaming Avalon.

Saat ditegaskan, menunjukkan bahwa logika pengguna siap menerima data.

rx_avs_data

(64*N)*2 (modus PAM4)
64*N (mode NRZ)

Keluaran

rx_core_clkout sinyal streaming Avalon. informasi RX.

rx_avs_channel

Keluarkan sinyal streaming Avalon rx_core_clkout.

Nomor saluran untuk data sedang

diterima pada siklus saat ini.

Sinyal ini tidak tersedia dalam mode Dasar.

rx_avs_valid

Keluarkan sinyal streaming Avalon rx_core_clkout.

lanjutan…

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 46

Kirim Masukan

6. Sinyal Antarmuka F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

Nama

Lebar

Domain Jam Arah

Keterangan

Saat ditegaskan, menandakan sinyal data RX valid.

rx_avs_startofpacket

Keluarkan sinyal streaming Avalon rx_core_clkout.

Saat ditegaskan, menunjukkan awal dari paket data RX.

Menegaskan hanya satu siklus jam untuk setiap paket.

Sinyal ini tidak tersedia dalam mode Dasar.

rx_avs_endofpacket

Keluarkan sinyal streaming Avalon rx_core_clkout.

Saat ditegaskan, menunjukkan akhir dari paket data RX.

Menegaskan hanya satu siklus jam untuk setiap paket.

Sinyal ini tidak tersedia dalam mode Dasar.

rx_avs_kosong

Keluarkan sinyal streaming Avalon rx_core_clkout.

Mengindikasikan jumlah kata yang tidak valid dalam letupan akhir data RX.

Sinyal ini tidak tersedia dalam mode Dasar.

rx_num_valid_bytes_eob

Keluaran

rx_core_clkout Menunjukkan jumlah byte yang valid di kata terakhir dari ledakan terakhir.
Sinyal ini tidak tersedia dalam mode Dasar.

rx_is_usr_cmd

Keluaran rx_core_clkout Ketika ditegaskan, sinyal ini menginisiasi pengguna-

siklus informasi yang ditentukan.

Tegaskan sinyal ini pada siklus jam yang sama dengan pernyataan tx_startofpacket.

Sinyal ini tidak tersedia dalam mode Dasar.

rx_link_up

Keluaran rx_core_clkout Saat ditegaskan, menunjukkan tautan data RX

siap untuk penerimaan data.

rx_link_reinit

Input rx_core_clkout Saat ditegaskan, sinyal ini memulai jalur

penyusunan kembali.

Jika Anda menonaktifkan Enable Auto Alignment, nyatakan sinyal ini selama satu siklus clock untuk memicu MAC menyelaraskan ulang jalur. Jika Enable Auto Alignment (Aktifkan Penjajaran Otomatis) diatur, MAC menyelaraskan ulang jalur secara otomatis.

Jangan tegaskan sinyal ini saat Enable Auto Alignment (Aktifkan Penyelarasan Otomatis) diatur.

rx_error

(N*2*2)+3 (modus PAM4)
(N*2)*3 (mode NRZ)

Keluaran

rx_core_clkout

Saat ditegaskan, menunjukkan kondisi kesalahan terjadi di jalur data RX.
· [(N*2+2):N+3] = Menunjukkan kesalahan PCS untuk jalur tertentu.
· [N+2] = Menunjukkan kesalahan perataan. Inisialisasi ulang penyelarasan jalur jika bit ini ditegaskan.
· [N+1]= Menunjukkan data diteruskan ke logika pengguna saat logika pengguna belum siap.
· [N] = Mengindikasikan kehilangan keselarasan.
· [(N-1):0] = Menunjukkan data mengandung kesalahan CRC.

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 47

6. Sinyal Antarmuka F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

6.4. Sinyal Konfigurasi Ulang Transceiver

Tabel 23.

Sinyal Konfigurasi Ulang PCS
Dalam tabel ini, N mewakili jumlah lajur yang diatur dalam editor parameter IP.

Nama

Lebar

Domain Jam Arah

Keterangan

konfigurasi ulang_sl_read

Masukkan perintah baca konfigurasi ulang reconfig_sl_ PCS

klik

sinyal.

konfigurasi ulang_sl_write

Masukkan reconfig_sl_ PCS konfigurasi ulang tulis

klik

sinyal perintah.

reconfig_sl_address

14 bit + clogb2N

Masukan

konfigurasi ulang_sl_clk

Menentukan konfigurasi ulang PCS alamat antarmuka yang dipetakan memori Avalon di jalur yang dipilih.
Setiap jalur memiliki 14 bit dan bit atas mengacu pada offset jalur.
Example, untuk desain NRZ/PAM4 4 jalur, dengan reconfig_sl_address[13:0] mengacu pada nilai alamat:
· reconfig_sl_address[15:1 4] disetel ke 00 = alamat untuk jalur 0.
· reconfig_sl_address[15:1 4] disetel ke 01 = alamat untuk jalur 1.
· reconfig_sl_address[15:1 4] disetel ke 10 = alamat untuk jalur 2.
· reconfig_sl_address[15:1 4] disetel ke 11 = alamat untuk jalur 3.

konfigurasi ulang_sl_readdata

Keluaran reconfig_sl_ Menentukan data konfigurasi ulang PCS

klik

untuk dibaca oleh siklus siap dalam a

jalur yang dipilih.

konfigurasi ulang_sl_waitrequest

Output reconfig_sl_ Mewakili konfigurasi ulang PCS

klik

Antarmuka yang dipetakan memori Avalon

mengulur-ulur sinyal di jalur yang dipilih.

konfigurasi ulang_sl_writedata

Masukkan reconfig_sl_ Menentukan data konfigurasi ulang PCS

klik

untuk ditulis pada siklus tulis di a

jalur yang dipilih.

konfigurasi ulang_sl_readdata_vali

Keluaran

reconfig_sl_ Menentukan konfigurasi ulang PCS

klik

data yang diterima valid dalam dipilih

jalur.

Tabel 24.

Sinyal Konfigurasi Ulang Hard IP F-Tile
Dalam tabel ini, N mewakili jumlah lajur yang diatur dalam editor parameter IP.

Nama

Lebar

Domain Jam Arah

Keterangan

konfigurasi ulang_baca

Masukan reconfig_clk PMA reconfiguration baca

sinyal perintah.

konfigurasi ulang_tulis

Masukkan reconfig_clk tulis konfigurasi ulang PMA

sinyal perintah.

konfigurasi ulang_alamat

18 bit + clog2bN

Masukan

konfigurasi ulang_clk

Menentukan alamat antarmuka yang dipetakan memori PMA Avalon di jalur yang dipilih.
lanjutan…

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 48

Kirim Masukan

6. Sinyal Antarmuka F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

Nama
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Lebar
Telepon: 32 1 32 1

Domain Jam Arah

Keterangan

Dalam kedua mode PAM4 ad NRZ, setiap jalur memiliki 18 bit dan bit atas yang tersisa mengacu pada jalur offset.
Example, untuk desain 4 jalur:
· reconfig_address[19:18] disetel ke 00 = alamat untuk jalur 0.
· reconfig_address[19:18] disetel ke 01 = alamat untuk jalur 1.
· reconfig_address[19:18] disetel ke 10 = alamat untuk jalur 2.
· reconfig_address[19:18] disetel ke 11 = alamat untuk jalur 3.

Keluaran

reconfig_clk Menentukan data PMA untuk dibaca oleh siklus siap di jalur yang dipilih.

Keluaran

reconfig_clk Merupakan sinyal kemacetan antarmuka PMA Avalon yang dipetakan di jalur yang dipilih.

Masukan

reconfig_clk Menentukan data PMA yang akan ditulis pada siklus tulis di jalur yang dipilih.

Keluaran

reconfig_clk Menentukan rekonfigurasi PMA data yang diterima valid di jalur yang dipilih.

6.5. Sinyal PMA

Tabel 25.

Sinyal PMA
Dalam tabel ini, N mewakili jumlah lajur yang diatur dalam editor parameter IP.

Nama

Lebar

Domain Jam Arah

Keterangan

phy_tx_lanes_stable

N*2 (modus PAM4)
N (mode NRZ)

Keluaran

Asinkron Saat ditegaskan, menunjukkan TX datapath siap mengirim data.

tx_pll_locked

N*2 (modus PAM4)
N (mode NRZ)

Keluaran

Asinkron Saat ditegaskan, menunjukkan TX PLL telah mencapai status kunci.

phy_ehip_ready

N*2 (modus PAM4)
N (mode NRZ)

Keluaran

Asinkron

Saat ditegaskan, menandakan bahwa PCS kustom telah menyelesaikan inisialisasi internal dan siap untuk transmisi.
Sinyal ini menegaskan setelah tx_pcs_fec_phy_reset_n dan tx_pcs_fec_phy_reset_nare deasserted.

tx_serial_data

Keluarkan TX serial clock TX serial pin.

rx_serial_data

Masukkan jam serial RX Pin serial RX.

phy_rx_block_lock

N*2 (modus PAM4)
N (mode NRZ)

Keluaran

Asinkron Saat ditegaskan, menunjukkan bahwa penyelarasan blok 66b telah selesai untuk jalur.

rx_cdr_lock

N*2 (modus PAM4)

Keluaran

Asinkron

Saat ditegaskan, menunjukkan bahwa jam yang dipulihkan dikunci ke data.
lanjutan…

Kirim Masukan

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 49

6. Sinyal Antarmuka F-Tile Serial Lite IV Intel FPGA IP 683074 | 2022.04.28

Beri nama phy_rx_pcs_ready phy_rx_hi_ber

Lebar

Domain Jam Arah

Keterangan

N (mode NRZ)

N*2 (modus PAM4)
N (mode NRZ)

Keluaran

Asinkron

Saat ditegaskan, menunjukkan bahwa jalur RX dari saluran Ethernet yang sesuai sepenuhnya selaras dan siap menerima data.

N*2 (modus PAM4)
N (mode NRZ)

Keluaran

Asinkron

Jika ditegaskan, menunjukkan bahwa RX PCS dari saluran Ethernet yang sesuai berada dalam status HI BER.

Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP 50

Kirim Masukan

683074 | 2022.04.28 Kirim Umpan Balik

7. Merancang dengan F-Tile Serial Lite IV Intel FPGA IP

7.1. Atur Ulang Pedoman
Ikuti pedoman setel ulang ini untuk menerapkan setel ulang tingkat sistem Anda.
· Hubungkan sinyal tx_pcs_fec_phy_reset_n dan rx_pcs_fec_phy_reset_n secara bersamaan pada level sistem untuk mereset TX dan RX PCS secara bersamaan.
· Menegaskan sinyal tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, dan reconfig_reset secara bersamaan. Lihat Atur Ulang dan Inisialisasi Tautan untuk informasi lebih lanjut tentang pengaturan ulang IP dan urutan inisialisasi.
· Tahan sinyal tx_pcs_fec_phy_reset_n, dan rx_pcs_fec_phy_reset_n rendah, dan sinyal reconfig_reset tinggi dan tunggu tx_reset_ack dan rx_reset_ack untuk mengatur ulang hard IP F-tile dan blok konfigurasi ulang dengan benar.
· Untuk mencapai hubungan cepat antara perangkat FPGA, setel ulang IP F-Tile Serial Lite IV Intel FPGA yang terhubung secara bersamaan. Lihat F-Tile Serial Lite IV Intel FPGA IP Design Example Panduan Pengguna untuk informasi tentang pemantauan tautan IP TX dan RX menggunakan toolkit.
Informasi Terkait
· Atur Ulang dan Inisialisasi Tautan di halaman 37
· F-Tile Serial Lite IV Intel FPGA IP Desain Example Panduan Pengguna

7.2. Pedoman Penanganan Kesalahan

Tabel berikut mencantumkan pedoman penanganan kesalahan untuk kondisi kesalahan yang mungkin terjadi dengan desain IP F-Tile Serial Lite IV Intel FPGA.

Tabel 26. Kondisi Error dan Pedoman Penanganannya

Kondisi Kesalahan
Satu atau lebih jalur tidak dapat menjalin komunikasi setelah jangka waktu tertentu.

Pedoman
Terapkan sistem batas waktu untuk mengatur ulang tautan di tingkat aplikasi.

Jalur kehilangan komunikasi setelah komunikasi terjalin.
Jalur kehilangan komunikasi selama proses deskew.

Hal ini dapat terjadi setelah atau selama fase transfer data. Terapkan deteksi kehilangan tautan di tingkat aplikasi dan setel ulang tautan.
Terapkan proses inisialisasi tautan untuk jalur yang salah. Anda harus memastikan bahwa perutean papan tidak melebihi 320 UI.

Loss lane alignment setelah semua jalur diselaraskan.

Hal ini dapat terjadi setelah atau selama fase transfer data. Terapkan deteksi kehilangan keselarasan lajur pada tingkat aplikasi untuk memulai kembali proses penyelarasan lajur.

ISO 9001: 2015 Terdaftar

683074 | 2022.04.28 Kirim Umpan Balik

8. Arsip Panduan Pengguna F-Tile Serial Lite IV Intel FPGA IP

Versi IP sama dengan versi perangkat lunak Intel Quartus Prime Design Suite hingga v19.1. Dari perangkat lunak Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, inti IP memiliki skema versi IP baru.

Jika versi inti IP tidak terdaftar, panduan pengguna untuk versi inti IP sebelumnya berlaku.

Versi Intel Quartus Prime
21.3

IP Inti Versi 3.0.0

Panduan Pengguna Panduan Pengguna F-Tile Serial Lite IV Intel® FPGA IP

ISO 9001: 2015 Terdaftar

683074 | 2022.04.28 Kirim Umpan Balik

9. Riwayat Revisi Dokumen untuk Panduan Pengguna F-Tile Serial Lite IV Intel FPGA IP

Versi Dokumen 2022.04.28
Telepon 2021.11.16 2021.10.22 2021.08.18

Versi Intel Quartus Prime
22.1
Telepon 21.3 21.3 21.2

IP Versi 5.0.0
Telepon 3.0.0 3.0.0 2.0.0

Perubahan
· Tabel yang Diperbarui: Fitur F-Tile Serial Lite IV Intel FPGA IP — Deskripsi Transfer Data yang diperbarui dengan dukungan tingkat transceiver FHT tambahan: 58G NRZ, 58G PAM4, dan 116G PAM4
· Tabel Diperbarui: F-Tile Serial Lite IV Intel FPGA IP Deskripsi Parameter — Menambahkan parameter baru · Frekuensi jam referensi PLL sistem · Mengaktifkan titik akhir debug — Memperbarui Nilai untuk kecepatan data PMA — Memperbarui penamaan parameter agar sesuai dengan GUI
· Memperbarui deskripsi untuk transfer data pada Tabel: Fitur F-Tile Serial Lite IV Intel FPGA IP.
· Mengganti nama tabel IP menjadi F-Tile Serial Lite IV Intel FPGA IP Parameter Deskripsi di bagian Parameter untuk kejelasan.
· Tabel yang Diperbarui: Parameter IP: — Menambahkan parameter baru–RSFEC yang diaktifkan pada IP Simplex Serial Lite IV lainnya yang ditempatkan di saluran FGT yang sama. — Memperbarui nilai default untuk frekuensi jam referensi Transceiver.
Rilis awal.

ISO 9001: 2015 Terdaftar

Dokumen / Sumber Daya

	intel F Tile Serial Lite IV Intel FPGA IP [Bahasa Indonesia:] Panduan Pengguna F Ubin Serial Lite IV Intel FPGA IP, F Ubin Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [Bahasa Indonesia:] Panduan Pengguna F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP