F Tile Serial Lite IV Intel FPGA IP Օգտագործողի ուղեցույց

Բովանդակություն թաքցնել

F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP Օգտագործողի ուղեցույց
Թարմացվել է Intel® Quartus® Prime Design Suite-ի համար՝ 22.1 IP տարբերակ՝ 5.0.0

Առցանց տարբերակ Ուղարկել հետադարձ կապ

UG-20324

ID՝ 683074 Տարբերակ՝ 2022.04.28

Բովանդակություն
Բովանդակություն
1. F-Tile Serial Lite IV Intel® FPGA IP-ի օգտագործման ուղեցույցի մասին………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview…………………………………………………………………. 6 2.1. Թողարկման տեղեկատվությունը………………………………………………………………………………………..7 2.2. Աջակցվող առանձնահատկություններ………………………………………………………………………………………………….. 7 2.3. IP տարբերակի աջակցման մակարդակ………………………………………………………………………………..8 2.4. Սարքի արագության աստիճանի աջակցություն……………………………………………………………………………..8 2.5. Ռեսուրսների օգտագործում և ուշացում………………………………………………………………………9 2.6. Թողունակության արդյունավետություն……………………………………………………………………………………… 9
3. Սկսել…………………………………………………………………………………………………………… 11 3.1. Intel FPGA IP միջուկների տեղադրում և լիցենզավորում………………………………………………………… 11 3.1.1. Intel FPGA IP գնահատման ռեժիմ…………………………………………………………… 11 3.2. IP-ի պարամետրերի և ընտրանքների նշում…………………………………………………………… 14 3.3. Գեներացվել է File Կառուցվածքը………………………………………………………………………………… 14 3.4. Intel FPGA IP միջուկների մոդելավորում………………………………………………………………………… 16 3.4.1. Դիզայնի մոդելավորում և ստուգում……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… IP միջուկների սինթեզավորում այլ EDA գործիքներում……………………………………………………………… 17 3.5. Ամբողջական դիզայնի կազմում……………………………………………………………………………………………………………………………………………………………………………………
4. Գործառույթի նկարագրություն…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… TX տվյալների ուղի……………………………………………………………………………………………..19 4.1. TX MAC ադապտեր………………………………………………………………………….. 20 4.1.1. Control Word (CW) Տեղադրում……………………………………………………………… 21 4.1.2. TX CRC…………………………………………………………………………………………23 4.1.3. TX MII կոդավորիչ…………………………………………………………………………….28 4.1.4. TX PCS և PMA………………………………………………………………………….. 29 4.1.5. RX տվյալների ուղի………………………………………………………………………………………… 30 4.2. RX PCS և PMA………………………………………………………………………….. 30 4.2.1. RX MII ապակոդավորիչ………………………………………………………………………………… 31 4.2.2. RX CRC……………………………………………………………………………………….. 31 4.2.3. RX Deskew………………………………………………………………………………….31 4.2.4. RX CW-ի հեռացում…………………………………………………………………………………………………………………………………………………………………………………32 4.2.5. F-Tile Serial Lite IV Intel FPGA IP Ժամացույցի ճարտարապետություն………………………………………………. 35 4.3. Վերականգնել և կապել սկզբնավորումը……………………………………………………………………………..36 4.4. TX վերականգնում և սկզբնավորման հաջորդականություն……………………………………………………… 37 4.4.1. RX-ի վերակայման և սկզբնավորման հաջորդականությունը……………………………………………………… 38 4.4.2. Կապի արագության և թողունակության արդյունավետության հաշվարկ…………………………………………………….. 39
5. Պարամետրեր………………………………………………………………………………………………………… 42
6. F-Tile Serial Lite IV Intel FPGA IP միջերեսի ազդանշաններ…………………………………………………………….. 44 6.1. Ժամացույցի ազդանշաններ………………………………………………………………………………………….44 6.2. Վերականգնել ազդանշանները…………………………………………………………………………………………… 44 6.3. MAC ազդանշաններ…………………………………………………………………………………………….. 45 6.4. Հաղորդիչի վերակազմակերպման ազդանշաններ…………………………………………………………………… 48 6.5. PMA ազդանշաններ……………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 2

Ուղարկել կարծիք

Բովանդակություն
7. Նախագծում F-Tile Serial Lite IV Intel FPGA IP-ով…………………………………………………… 51 7.1. Վերականգնել ուղեցույցները………………………………………………………………………………………………….. 51 7.2. Սխալների հետ կապված ուղեցույցներ……………………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP Օգտագործողի ուղեցույց Արխիվներ………………………………………………. 52 9. Փաստաթղթերի վերանայման պատմություն F-Tile Serial Lite IV Intel FPGA IP օգտագործողի ուղեցույց………53

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 3

683074 | 2022.04.28 Ուղարկել կարծիք

1. F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույցի մասին

Այս փաստաթուղթը նկարագրում է IP-ի առանձնահատկությունները, ճարտարապետության նկարագրությունը, ստեղծման քայլերը և F-Tile Serial Lite IV Intel® FPGA IP-ի նախագծման ուղեցույցները՝ օգտագործելով F-սալիկի հաղորդիչները Intel AgilexTM սարքերում:

Նախատեսված հանդիսատես

Այս փաստաթուղթը նախատեսված է հետևյալ օգտվողների համար.
· Նախագծող ճարտարապետներ՝ համակարգի մակարդակով նախագծման պլանավորման փուլում IP-ի ընտրություն կատարելու համար
· Սարքավորումների դիզայներները, երբ IP-ն ինտեգրում են իրենց համակարգի մակարդակի դիզայնին
· Վավերացման ինժեներները համակարգի մակարդակի մոդելավորման և ապարատային վավերացման փուլերում

Առնչվող փաստաթղթեր

Հետևյալ աղյուսակը թվարկում է այլ տեղեկատու փաստաթղթեր, որոնք կապված են F-Tile Serial Lite IV Intel FPGA IP-ի հետ:

Աղյուսակ 1.

Առնչվող փաստաթղթեր

Հղում

F-Tile Serial Lite IV Intel FPGA IP դիզայն ExampՕգտագործողի ուղեցույց

Intel Agilex սարքի տվյալների թերթիկ

Նկարագրություն
Այս փաստաթուղթը տրամադրում է F-Tile Serial Lite IV Intel FPGA IP դիզայնի ստեղծման, օգտագործման ուղեցույցներ և ֆունկցիոնալ նկարագրություն:amples Intel Agilex սարքերում:
Այս փաստաթուղթը նկարագրում է Intel Agilex սարքերի էլեկտրական բնութագրերը, անջատման բնութագրերը, կոնֆիգուրացիայի առանձնահատկությունները և ժամանակացույցը:

Աղյուսակ 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Հապավումներ և բառարանների հապավումների ցանկ
Հապավում

Ընդլայնման կառավարում Word Reed-Solomon առաջ սխալի ուղղում Ֆիզիկական միջին հավելվածի հաղորդիչի զարկերակ-Amplitude Modulation 4-Level Չվերադարձ-զրոյի

շարունակել…

Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը: *Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:

ISO 9001:2015 Գրանցված է

1. F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 683074 | 2022.04.28

PCS MII XGMII

Հապավում

Ընդլայնման ֆիզիկական կոդավորման ենթաշերտ մեդիա անկախ ինտերֆեյս 10 Գիգաբիթ մեդիա անկախ ինտերֆեյս

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 5

683074 | 2022.04.28 Ուղարկել կարծիք

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Նկար 1.

F-Tile Serial Lite IV Intel FPGA IP-ն հարմար է բարձր թողունակության տվյալների հաղորդակցման համար՝ չիպից չիպ, տախտակից տախտակ և հետնախորշ հավելվածների համար:

F-Tile Serial Lite IV Intel FPGA IP-ն ներառում է մեդիա մուտքի վերահսկում (MAC), ֆիզիկական կոդավորման ենթաշերտ (PCS) և ֆիզիկական մեդիա կցման (PMA) բլոկներ: IP-ն աջակցում է տվյալների փոխանցման արագություն մինչև 56 Գբիտ/վ մեկ գոտում առավելագույնը չորս PAM4 գծով կամ 28 Գբիտ/վ մեկ գոտում առավելագույնը 16 NRZ գոտիներով: Այս IP-ն առաջարկում է բարձր թողունակություն, ցածր վերադիր շրջանակներ, I/O-ի ցածր քանակ և աջակցում է մեծ մասշտաբայնության ինչպես գծերի, այնպես էլ արագության համար: Այս IP-ն նաև հեշտությամբ կարգավորելի է տվյալների փոխանցման արագության լայն շրջանակի աջակցությամբ՝ F-սալիկի հաղորդիչի Ethernet PCS ռեժիմով:

Այս IP-ն աջակցում է փոխանցման երկու ռեժիմ.
· Հիմնական ռեժիմ – Սա մաքուր հոսքային ռեժիմ է, որտեղ տվյալները ուղարկվում են առանց փաթեթի մեկնարկի, դատարկ ցիկլի և փաթեթի ավարտի՝ թողունակությունը մեծացնելու համար: IP-ն ընդունում է առաջին վավեր տվյալները որպես պայթյունի սկիզբ:
· Ամբողջական ռեժիմ – Սա փաթեթների փոխանցման ռեժիմ է: Այս ռեժիմում IP-ն ուղարկում է պոռթկում և համաժամացման ցիկլ փաթեթի սկզբում և վերջում՝ որպես սահմանազատիչներ:

F-Tile Serial Lite IV Բարձր մակարդակի բլոկային դիագրամ

Avalon հոսքային ինտերֆեյս TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n երթևեկության բիթ (NRZ ռեժիմ)/ 2*n գոտի բիթ (PAM4 ռեժիմ)

TX MAC

Ադապտոր INSERT

MII ENCODE

Պատվերով հատ

TX հատ

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Գոտիների բիթ (PAM4 ռեժիմ)/ n Գոտի բիթ (NRZ ռեժիմ)
TX սերիական ինտերֆեյս

Avalon հոսքային ինտերֆեյս RX
64*n երթևեկության բիթ (NRZ ռեժիմ)/ 2*n գոտի բիթ (PAM4 ռեժիմ)

RX հատ

CW RMV

DESKEW

MII

& ՀԱՍՏԵՑՆԵԼ ապակոդավորումը

RX MII

ԷՄԻԲ

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

ԿՍՊ

2n Գոտի բիթ (PAM4 ռեժիմ)/ n Գոտի բիթ (NRZ ռեժիմ) RX սերիական ինտերֆեյս
Avalon հիշողության քարտեզագրված ինտերֆեյսի ռեգիստրի կազմաձևում

Լեգենդ

Փափուկ տրամաբանություն

Դժվար տրամաբանություն

ISO 9001:2015 Գրանցված է

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Դուք կարող եք ստեղծել F-Tile Serial Lite IV Intel FPGA IP դիզայն նախկինումampավելին իմանալու համար IP հատկանիշների մասին: Տե՛ս F-Tile Serial Lite IV Intel FPGA IP Design ExampՕգտագործողի ուղեցույց:
Առնչվող տեղեկություններ · Գործառույթի նկարագրությունը էջում 19 · F-Tile Serial Lite IV Intel FPGA IP Design ExampՕգտագործողի ուղեցույց

2.1. Տեղեկատվություն թողարկման մասին

Intel FPGA IP-ի տարբերակները համապատասխանում են Intel Quartus® Prime Design Suite ծրագրաշարի տարբերակներին մինչև v19.1: Intel Quartus Prime Design Suite ծրագրային ապահովման 19.2 տարբերակից սկսած՝ Intel FPGA IP-ն ունի նոր տարբերակի սխեմա:

Intel FPGA IP տարբերակի (XYZ) համարը կարող է փոխվել Intel Quartus Prime ծրագրաշարի յուրաքանչյուր տարբերակի հետ: Փոփոխություն՝

· X-ը ցույց է տալիս IP-ի հիմնական վերանայումը: Եթե դուք թարմացնում եք Intel Quartus Prime ծրագրակազմը, դուք պետք է վերականգնեք IP-ն:
· Y-ը ցույց է տալիս, որ IP-ն ներառում է նոր հնարավորություններ: Վերականգնեք ձեր IP-ն՝ ներառելու այս նոր հնարավորությունները:
· Z-ը ցույց է տալիս, որ IP-ն ներառում է փոքր փոփոխություններ: Վերականգնեք ձեր IP-ն՝ ներառելու այս փոփոխությունները:

Աղյուսակ 3.

F-Tile Serial Lite IV Intel FPGA IP թողարկման տեղեկատվություն

Նյութի IP տարբերակ Intel Quartus Prime տարբերակի Թողարկման ամսաթիվ Պատվերի կոդը

5.0.0 22.1 2022.04.28 IP-SLITE4F

Նկարագրություն

2.2. Աջակցվող հատկանիշներ
Հետևյալ աղյուսակը թվարկում է F-Tile Serial Lite IV Intel FPGA IP-ում առկա հնարավորությունները.

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Աղյուսակ 4.

F-Tile Serial Lite IV Intel FPGA IP-ի առանձնահատկությունները

Առանձնահատկություն

Նկարագրություն

Տվյալների փոխանցում

· PAM4 ռեժիմի համար.
— FHT-ն աջակցում է միայն 56.1, 58 և 116 Գբիտ/վ արագություն յուրաքանչյուր գոտու համար՝ առավելագույնը 4 գծով:
— FGT-ն աջակցում է մինչև 58 Գբիտ/վ արագություն յուրաքանչյուր գծի՝ առավելագույնը 12 գծով:
Տե՛ս Աղյուսակ 18-ը 42-րդ էջի վրա՝ PAM4 ռեժիմի համար աջակցվող հաղորդիչի տվյալների արագության վերաբերյալ լրացուցիչ մանրամասների համար:
· NRZ ռեժիմի համար.
— FHT-ն աջակցում է միայն 28.05 և 58 Գբիտ/վ արագություն յուրաքանչյուր գոտու համար՝ առավելագույնը 4 գծով:
— FGT-ն աջակցում է մինչև 28.05 Գբիտ/վ արագություն յուրաքանչյուր գծի համար՝ առավելագույնը 16 գոտիով:
Տե՛ս Աղյուսակ 18-ը 42-րդ էջի վրա՝ NRZ ռեժիմի համար աջակցվող հաղորդիչի տվյալների արագության վերաբերյալ լրացուցիչ մանրամասների համար:
· Աջակցում է շարունակական հոսքի (հիմնական) կամ փաթեթային (լրիվ) ռեժիմներին:
· Աջակցում է ցածր վերադիր շրջանակի փաթեթներին:
· Աջակցում է բայթի հատիկավորության փոխանցումը յուրաքանչյուր պոռթկումի չափի համար:
· Աջակցում է օգտագործողի նախաձեռնությամբ կամ ավտոմատ գոտիների հավասարեցմանը:
· Աջակցում է ծրագրավորվող հավասարեցման ժամանակաշրջանին:

հատ

· Օգտագործում է կոշտ IP տրամաբանություն, որը ինտերֆեյս է Intel Agilex F-սալիկի հաղորդիչների հետ՝ փափուկ տրամաբանական ռեսուրսների կրճատման համար:
· Աջակցում է PAM4 մոդուլյացիայի ռեժիմին 100GBASE-KP4 ճշգրտման համար: RS-FEC-ը միշտ միացված է այս մոդուլյացիայի ռեժիմում:
· Աջակցում է NRZ-ին կամընտիր RS-FEC մոդուլյացիայի ռեժիմով:
· Աջակցում է 64b/66b կոդավորման ապակոդավորումը:

Սխալների հայտնաբերում և կառավարում

· Աջակցում է CRC սխալների ստուգումը TX և RX տվյալների ուղիներում: · Աջակցում է RX հղման սխալի ստուգմանը: · Աջակցում է RX PCS սխալի հայտնաբերմանը:

Ինտերֆեյսեր

· Աջակցում է միայն ամբողջական դուպլեքս փաթեթների փոխանցում անկախ հղումներով:
· Օգտագործում է կետ առ կետ փոխկապակցված մի քանի FPGA սարքերի հետ ցածր փոխանցման ուշացումով:
· Աջակցում է օգտագործողի կողմից սահմանված հրամաններին:

2.3. IP տարբերակի աջակցության մակարդակ

Intel Quartus Prime ծրագրաշարը և Intel FPGA սարքի աջակցությունը F-Tile Serial Lite IV Intel FPGA IP-ի համար հետևյալն է.

Աղյուսակ 5.

IP տարբերակ և աջակցության մակարդակ

Intel Quartus Prime 22.1

Սարք Intel Agilex F-սալիկի փոխանցիչներ

IP տարբերակի սիմուլյացիայի հավաքման ապարատային ձևավորում

5.0.0

2.4. Սարքի արագության աստիճանի աջակցություն
F-Tile Serial Lite IV Intel FPGA IP-ն ապահովում է հետևյալ արագության աստիճանները Intel Agilex F-սալիկների սարքերի համար. 1

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 8

Ուղարկել կարծիք

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Առնչվող տեղեկատվություն
Intel Agilex սարքի տվյալների թերթիկ Լրացուցիչ տեղեկություններ Intel Agilex F-սալիկի հաղորդիչների աջակցվող տվյալների արագության մասին:

2.5. Ռեսուրսների օգտագործում և ուշացում

F-Tile Serial Lite IV Intel FPGA IP-ի ռեսուրսները և հետաձգումը ստացվել են Intel Quartus Prime Pro Edition ծրագրաշարի 22.1 տարբերակից:

Աղյուսակ 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP ռեսուրսների օգտագործում
Հետաձգման չափումը հիմնված է TX միջուկի մուտքից մինչև RX միջուկի ելքային շրջանաձև ուշացման վրա:

Փոխանցիչի տեսակը

Տարբերակ

Տվյալների գծերի քանակը RS-FEC ALM ռեժիմ

Լատենտություն (TX հիմնական ժամացույցի ցիկլ)

FGT

28.05 Գբիտ/վ NRZ 16

Հիմնական հաշմանդամներ 21,691 65

Ամբողջական հաշմանդամություն 22,135 65

Հիմնական միացված է 21,915 189

Ամբողջական միացված է 22,452 189

58 Գբիտ/վ PAM4 12

Հիմնական միացված է 28,206 146

Ամբողջական միացված է 30,360 146

FHT

58 Գբիթ/վ NRZ

Հիմնական միացված է 15,793 146

Ամբողջական միացված է 16,624 146

58 Գբիտ/վ PAM4 4

Հիմնական միացված է 15,771 154

Ամբողջական միացված է 16,611 154

116 Գբիտ/վ PAM4 4

Հիմնական միացված է 21,605 128

Ամբողջական միացված է 23,148 128

2.6. Թողունակության արդյունավետություն

Աղյուսակ 7.

Թողունակության արդյունավետություն

Փոփոխականներ Փոխանցիչի ռեժիմ

PAM4

Հոսքային ռեժիմ RS-FEC

Լիովին միացված է

Հիմնական միացված է

Սերիական միջերեսի բիթային արագությունը Գբիթ/վրկ (RAW_RATE)
Փոխանցման չափը բառերի քանակով (BURST_SIZE) (1)
Հավասարեցման ժամանակահատվածը ժամացույցի ցիկլում (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Կարգավորումներ

NRZ

Լրիվ

Հաշմանդամ

Միացված է

28.0

2,048

4,096

Հիմնական հաշմանդամ 28.0

Միացված է 28.0

4,194,304

4,096

4,096 շարունակություն…

(1) Հիմնական ռեժիմի BURST_SIZE-ը մոտենում է անսահմանությանը, հետևաբար օգտագործվում է մեծ թիվ:

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Փոփոխականներ

Կարգավորումներ

64/66b կոդավորում

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Բառերի քանակով պոռթկման չափի վերին մասը (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Հավասարեցման նշիչի ժամանակահատվածը 81,915 ժամացույցի ցիկլում (ALIGN_MARKER_PERIOD)

81,915

81,916

Հավասարեցման նշիչի լայնությունը 5-ում

ժամացույցի ցիկլը

(ALIGN_MARKER_WIDTH)

Լայնության արդյունավետություն (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Արդյունավետ արագություն (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Օգտագործողի ժամացույցի առավելագույն հաճախականությունը (ՄՀց) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Առնչվող տեղեկատվության Հղման արագության և թողունակության արդյունավետության հաշվարկ 40-րդ էջում

(2) Ամբողջական ռեժիմում BURST_SIZE_OVHD չափը ներառում է տվյալների հոսքի START/END զուգակցված Կառավարման բառերը:
(3) Հիմնական ռեժիմի համար BURST_SIZE_OVHD-ը 0 է, քանի որ հոսքի ընթացքում START/END չկա:
(4) Տե՛ս կապի արագության և թողունակության արդյունավետության հաշվարկը թողունակության արդյունավետության հաշվարկման համար:
(5) Արդյունավետ տոկոսադրույքի հաշվարկման համար տես կապի արագության և թողունակության արդյունավետության հաշվարկը:
(6) Տե՛ս կապի արագության և թողունակության արդյունավետության հաշվարկը՝ օգտագործողի ժամացույցի առավելագույն հաճախականության հաշվարկի համար:

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 10

Ուղարկել կարծիք

683074 | 2022.04.28 Ուղարկել կարծիք

3. Սկսել

3.1. Intel FPGA IP միջուկների տեղադրում և լիցենզավորում

Intel Quartus Prime ծրագրային ապահովման տեղադրումը ներառում է Intel FPGA IP գրադարան: Այս գրադարանը տրամադրում է բազմաթիվ օգտակար IP միջուկներ ձեր արտադրական օգտագործման համար՝ առանց լրացուցիչ լիցենզիայի անհրաժեշտության: Որոշ Intel FPGA IP միջուկներ պահանջում են առանձին լիցենզիա գնել արտադրական օգտագործման համար: Intel FPGA IP-ի գնահատման ռեժիմը թույլ է տալիս գնահատել այս լիցենզավորված Intel FPGA IP միջուկները սիմուլյացիայի և սարքավորումների մեջ՝ նախքան ամբողջական արտադրության IP հիմնական լիցենզիա գնելու որոշումը: Դուք միայն պետք է ձեռք բերեք ամբողջական արտադրության լիցենզիա լիցենզավորված Intel IP միջուկների համար, երբ ավարտեք ապարատային փորձարկումը և պատրաստ կլինեք օգտագործել IP-ն արտադրության մեջ:

Intel Quartus Prime ծրագիրը լռելյայն տեղադրում է IP միջուկներ հետևյալ վայրերում.

Նկար 2.

IP Core տեղադրման ուղի
intelFPGA(_pro) quartus – Պարունակում է Intel Quartus Prime ծրագրային ip – Պարունակում է Intel FPGA IP գրադարան և երրորդ կողմի IP միջուկներ altera – Պարունակում է Intel FPGA IP գրադարանի աղբյուրի կոդը – Պարունակում է Intel FPGA IP աղբյուր files

Աղյուսակ 8.

IP Core տեղադրման վայրեր

Գտնվելու վայրը

Ծրագրային ապահովում

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Հարթակ Windows* Linux*

Նշում.

Intel Quartus Prime ծրագրակազմը չի աջակցում տեղադրման ուղու բացատները:

3.1.1. Intel FPGA IP գնահատման ռեժիմ
Անվճար Intel FPGA IP գնահատման ռեժիմը թույլ է տալիս գնահատել լիցենզավորված Intel FPGA IP միջուկները սիմուլյացիայի և սարքավորումների մեջ նախքան գնումը: Intel FPGA IP գնահատման ռեժիմն աջակցում է հետևյալ գնահատականներին՝ առանց լրացուցիչ լիցենզիայի.
· Նմանակել լիցենզավորված Intel FPGA IP միջուկի վարքագիծը ձեր համակարգում: · Արագ և հեշտությամբ ստուգեք IP միջուկի ֆունկցիոնալությունը, չափը և արագությունը: · Ստեղծել ժամանակով սահմանափակված սարքի ծրագրավորում files նախագծերի համար, որոնք ներառում են IP միջուկներ: · Ծրագրավորեք սարքը ձեր IP միջուկով և ստուգեք ձեր դիզայնը սարքաշարում:

ISO 9001:2015 Գրանցված է

3. Սկսել
683074 | 2022.04.28
Intel FPGA IP-ի գնահատման ռեժիմն աջակցում է աշխատանքի հետևյալ ռեժիմներին.
· Tethered– Թույլ է տալիս անժամկետ գործարկել լիցենզավորված Intel FPGA IP-ն պարունակող դիզայնը՝ ձեր տախտակի և հյուրընկալող համակարգչի միջև կապով: Կապակցված ռեժիմը պահանջում է սերիական համատեղ փորձարկման գործողությունների խումբ (JTAG) մալուխը միացված է JTAG միացք ձեր տախտակի և հյուրընկալող համակարգչի վրա, որն աշխատում է Intel Quartus Prime Programmer-ը սարքաշարի գնահատման ժամանակահատվածի ընթացքում: Ծրագրավորողը պահանջում է միայն Intel Quartus Prime ծրագրաշարի նվազագույն տեղադրում և չի պահանջում Intel Quartus Prime լիցենզիա: Հյուրընկալող համակարգիչը վերահսկում է գնահատման ժամանակը` սարքին պարբերական ազդանշան ուղարկելով J-ի միջոցովTAG նավահանգիստ. Եթե բոլոր լիցենզավորված IP միջուկները նախագծման աջակցում են կապակցված ռեժիմում, ապա գնահատման ժամանակը տևում է մինչև IP-ի հիմնական գնահատման ժամկետի ավարտը: Եթե IP-ի բոլոր միջուկներն աջակցում են անսահմանափակ գնահատման ժամանակ, սարքը չի դադարեցնում ժամանակը:
· Untethered – Թույլ է տալիս գործարկել լիցենզավորված IP պարունակող դիզայնը սահմանափակ ժամանակով: IP միջուկը վերադառնում է չկապված ռեժիմի, եթե սարքն անջատվի հյուրընկալող համակարգչից, որն աշխատում է Intel Quartus Prime ծրագրաշարով: IP միջուկը նույնպես վերադառնում է չկապված ռեժիմին, եթե դիզայնի որևէ այլ լիցենզավորված IP միջուկ չի աջակցում կապակցված ռեժիմին:
Երբ նախագծում լիցենզավորված Intel FPGA IP-ի գնահատման ժամանակը սպառվում է, դիզայնը դադարում է գործել: Բոլոր IP միջուկները, որոնք օգտագործում են Intel FPGA IP գնահատման ռեժիմը, միաժամանակ սպառվում են, երբ դիզայնի ցանկացած IP միջուկը սպառվում է: Երբ գնահատման ժամանակը սպառվում է, դուք պետք է վերածրագրավորեք FPGA սարքը՝ նախքան ապարատային ստուգումը շարունակելը: Արտադրության համար IP միջուկի օգտագործումը երկարացնելու համար գնեք IP միջուկի արտադրության ամբողջական լիցենզիա:
Դուք պետք է գնեք լիցենզիան և ստեղծեք ամբողջական արտադրության լիցենզիայի բանալի, նախքան սարքի անսահմանափակ ծրագրավորում ստեղծելը file. Intel FPGA IP գնահատման ռեժիմի ժամանակ Կազմիչը ստեղծում է միայն ժամանակով սահմանափակված սարքի ծրագրավորում file ( _time_limited.sof), որը լրանում է ժամկետի սահմանագծին:

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 12

Ուղարկել կարծիք

3. Սկսել 683074 | 2022.04.28

Նկար 3.

Intel FPGA IP գնահատման ռեժիմի հոսք
Տեղադրեք Intel Quartus Prime Software-ը Intel FPGA IP գրադարանով

Պարամետրիզացրեք և ստեղծեք լիցենզավորված Intel FPGA IP միջուկը

Ստուգեք IP-ն աջակցվող սիմուլյատորում

Կազմեք դիզայնը Intel Quartus Prime Software-ում

Ստեղծեք ժամանակով սահմանափակված սարքի ծրագրավորում File

Ծրագրավորեք Intel FPGA սարքը և ստուգեք աշխատանքը տախտակի վրա
IP պատրաստ չէ՞ արտադրության օգտագործման համար:
Այո Գնել ամբողջական արտադրություն
IP լիցենզիա

Նշում.

Ներառեք լիցենզավորված IP-ն առևտրային ապրանքներում
Պարամետրացման քայլերի և իրականացման մանրամասների համար դիմեք յուրաքանչյուր IP միջուկի օգտագործողի ուղեցույցին:
Intel-ը լիցենզավորում է IP միջուկները մեկ նստատեղի համար, հավերժական հիմունքներով: Լիցենզիայի վճարը ներառում է առաջին տարվա սպասարկում և աջակցություն: Դուք պետք է թարմացնեք սպասարկման պայմանագիրը՝ առաջին տարվանից հետո թարմացումներ, վրիպակների շտկումներ և տեխնիկական աջակցություն ստանալու համար: Նախքան ծրագրավորում ստեղծելը, դուք պետք է ձեռք բերեք ամբողջական արտադրության լիցենզիա Intel FPGA IP միջուկների համար, որոնք պահանջում են արտադրության լիցենզիա files, որը դուք կարող եք օգտագործել անսահմանափակ ժամանակով: Intel FPGA IP գնահատման ռեժիմի ժամանակ Կազմիչը ստեղծում է միայն ժամանակով սահմանափակված սարքի ծրագրավորում file ( _time_limited.sof), որը լրանում է ժամկետի սահմանագծին: Ձեր արտադրության լիցենզիայի բանալիները ստանալու համար այցելեք Intel FPGA ինքնասպասարկման լիցենզավորման կենտրոն:
Intel FPGA Ծրագրային ապահովման լիցենզիայի համաձայնագրերը կարգավորում են լիցենզավորված IP միջուկների տեղադրումն ու օգտագործումը, Intel Quartus Prime դիզայնի ծրագրակազմը և բոլոր չլիցենզավորված IP միջուկները:

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 13

3. Սկսել 683074 | 2022.04.28
Առնչվող տեղեկատվություն · Intel FPGA Լիցենզավորման Աջակցման Կենտրոն · Ներածություն Intel FPGA Ծրագրաշարի տեղադրման և Լիցենզավորման
3.2. Նշելով IP-ի պարամետրերը և ընտրանքները
IP պարամետրի խմբագրիչը թույլ է տալիս արագ կարգավորել ձեր անհատականացված IP-ի տատանումները: Օգտագործեք հետևյալ քայլերը՝ Intel Quartus Prime Pro Edition ծրագրաշարում IP ընտրանքները և պարամետրերը նշելու համար:
1. Եթե դուք դեռ չունեք Intel Quartus Prime Pro Edition նախագիծ, որում կարող եք ինտեգրել ձեր F-Tile Serial Lite IV Intel FPGA IP-ն, դուք պետք է ստեղծեք այն: ա. Intel Quartus Prime Pro Edition-ում սեղմեք File New Project Wizard՝ նոր Quartus Prime նախագիծ ստեղծելու համար, կամ File Բացեք նախագիծը՝ գոյություն ունեցող Quartus Prime նախագիծը բացելու համար: Վիզարդը ձեզ հուշում է նշել սարքը: բ. Նշեք Intel Agilex սարքերի ընտանիքը և ընտրեք արտադրական F-սալիկի սարք, որը համապատասխանում է IP-ի արագության աստիճանի պահանջներին: գ. Սեղմեք Ավարտել:
2. IP կատալոգում գտնեք և ընտրեք F-Tile Serial Lite IV Intel FPGA IP-ն: Հայտնվում է նոր IP տարբերակի պատուհանը:
3. Նշեք վերին մակարդակի անուն ձեր նոր մաքսային IP տարբերակի համար: Պարամետրերի խմբագրիչը պահպանում է IP տատանումների կարգավորումները a file անվանված .ip.
4. Սեղմեք OK: Պարամետրերի խմբագրիչը հայտնվում է: 5. Նշեք ձեր IP փոփոխության պարամետրերը: Տե՛ս Պարամետր բաժինը
տեղեկատվություն F-Tile Serial Lite IV Intel FPGA IP պարամետրերի մասին: 6. Ընտրովի, սիմուլյացիոն թեստային նստարան կամ կոմպիլյացիա և ապարատային դիզայն ստեղծելու համար
exampհետևեք Դիզայնի օրինակի հրահանգներինampՕգտագործողի ուղեցույց: 7. Սեղմեք Generate HDL: Հայտնվում է «Սերունդ» երկխոսության տուփը: 8. Նշեք արդյունքը file սերնդի ընտրանքներ, այնուհետև կտտացրեք Ստեղծել: IP-ի տատանումները
files առաջացնում է ըստ ձեր բնութագրերի: 9. Սեղմեք Ավարտել: Պարամետրերի խմբագրիչը ավելացնում է վերին մակարդակի .ip file հոսանքի նկատմամբ
նախագիծը ավտոմատ կերպով: Եթե Ձեզ հուշում են ձեռքով ավելացնել .ip-ը file նախագծին սեղմեք Project Add/Remove Files Ծրագրում ավելացնելու համար file. 10. Ձեր IP-ի տատանումները ստեղծելուց և օրինականացնելուց հետո կատարեք համապատասխան փին հանձնարարություններ՝ նավահանգիստները միացնելու համար և սահմանեք ցանկացած համապատասխան RTL պարամետր:
Առնչվող տեղեկատվության պարամետրերը 42-րդ էջում
3.3. Գեներացվել է File Կառուցվածք
Intel Quartus Prime Pro Edition ծրագիրը առաջացնում է հետևյալ IP ելքը file կառուցվածքը։
-ի մասին տեղեկությունների համար file դիզայնի կառուցվածքը, օրինակample, տես F-Tile Serial Lite IV Intel FPGA IP Design ExampՕգտագործողի ուղեցույց:

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 14

Ուղարկել կարծիք

3. Սկսել 683074 | 2022.04.28

Նկար 4. F-Tile Serial Lite IV Intel FPGA IP-ն ստեղծվել է Files
.ip – IP ինտեգրում file

IP տատանումներ files

_ IP տատանումներ files

example_design

.cmp – VHDL բաղադրիչի հռչակագիր file _bb.v – Verilog HDL սև տուփի EDA սինթեզ file _inst.v և .vhd – Սample instantiation կաղապարներ .xml- XML հաշվետվություն file

Exampձեր IP հիմնական դիզայնի գտնվելու վայրը, օրինակample fileս. Լռելյայն գտնվելու վայրը նախկինն էample_design, բայց ձեզ կառաջարկվի նշել այլ ճանապարհ:

.qgsimc – Ցուցակում է սիմուլյացիոն պարամետրերը` աճող վերածնումն աջակցելու համար .qgsynthc – Ցուցակում է սինթեզի պարամետրերը՝ աճող վերածնումն աջակցելու համար

.qip – Ցուցակում է IP սինթեզը files

_generation.rpt- IP-ի ստեղծման հաշվետվություն

.sopcinfo- Ծրագրային գործիք-շղթայի ինտեգրում file .html- Կապի և հիշողության քարտեզի տվյալներ

.csv – Փին հանձնարարություն file

.spd – Համատեղում է անհատական սիմուլյացիոն սցենարներ

sim մոդելավորում files

synth IP սինթեզ files

.v Վերին մակարդակի մոդելավորում file

.v Բարձր մակարդակի IP սինթեզ file

Սիմուլյատորի սցենարներ

Subcore գրադարաններ

սինթեզ
Ենթամիջուկի սինթեզ files

սիմ
Ենթամիջուկային մոդելավորում files

Աղյուսակ 9.

F-Tile Serial Lite IV Intel FPGA IP-ն ստեղծվել է Files

File Անուն

Նկարագրություն

.ip

Պլատֆորմ դիզայներ համակարգը կամ IP-ի վերին մակարդակի փոփոխությունը file. այն անունն է, որը դուք տալիս եք ձեր IP տատանումները:

.cmp

VHDL բաղադրիչի հռչակագիրը (.cmp) file տեքստ է file որը պարունակում է տեղական ընդհանուր և նավահանգիստ սահմանումներ, որոնք կարող եք օգտագործել VHDL ձևավորման մեջ files.

.html

Հաշվետվություն, որը պարունակում է կապի մասին տեղեկատվություն, հիշողության քարտեզ, որը ցույց է տալիս յուրաքանչյուր ստրուկի հասցեն յուրաքանչյուր վարպետի նկատմամբ, որին այն միացված է, և պարամետրերի նշանակումներ:

_generation.rpt

IP կամ պլատֆորմի դիզայներների սերնդի մատյան file. IP-ի ստեղծման ընթացքում հաղորդագրությունների ամփոփում:

.qgsimc

Ցուցակում է սիմուլյացիայի պարամետրերը` աճող վերածնումն աջակցելու համար:

.qgsynthc

Ցուցակում է սինթեզի պարամետրերը՝ աճող վերածնումն աջակցելու համար:

.qip

Պարունակում է IP բաղադրիչի մասին բոլոր անհրաժեշտ տեղեկությունները Intel Quartus Prime ծրագրաշարում IP բաղադրիչը ինտեգրելու և կազմելու համար:
շարունակել…

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 15

3. Սկսել 683074 | 2022.04.28

File Անուն .sopcinfo
.csv .spd _bb.v _inst.v կամ _inst.vhd .regmap
.svd
.վ կամ .vhd մենթոր/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Նկարագրություն
Նկարագրում է կապերը և IP բաղադրիչի պարամետրերը ձեր Platform Designer համակարգում: Դուք կարող եք վերլուծել դրա բովանդակությունը՝ պահանջներ ստանալու համար, երբ մշակում եք ծրագրային ապահովման դրայվերներ IP բաղադրիչների համար: Ներքևի գործիքները, ինչպիսիք են Nios® II գործիքների շղթան, օգտագործում են սա file. The .sopcinfo file իսկ համակարգը.հ file Nios II գործիքների շղթայի համար ստեղծված, ներառում է հասցեների քարտեզի տեղեկատվություն յուրաքանչյուր ստրուկի համար, որը վերաբերում է յուրաքանչյուր վարպետին, որը մուտք է գործում ստրուկ: Տարբեր վարպետներ կարող են ունենալ տարբեր հասցեների քարտեզ՝ որոշակի ստրուկ բաղադրիչ մուտք գործելու համար:
Պարունակում է տեղեկատվություն IP բաղադրիչի արդիականացման կարգավիճակի մասին:
Պահանջվող մուտքագրում file ip-make-simscript-ի համար՝ աջակցվող սիմուլյատորների համար սիմուլյացիոն սցենարներ ստեղծելու համար: The .spd file պարունակում է ցանկ files-ն ստեղծվել է սիմուլյացիայի համար, ինչպես նաև հիշողությունների մասին տեղեկություններ, որոնք կարող եք սկզբնավորել:
Դուք կարող եք օգտագործել Verilog սև արկղը (_bb.v) file որպես դատարկ մոդուլի հայտարարություն՝ որպես սև արկղ օգտագործելու համար:
HDL նախկինample instantiation կաղապար. Դուք կարող եք պատճենել և տեղադրել սրա բովանդակությունը file ձեր HDL-ի մեջ file IP-ի տատանումները օրինականացնելու համար:
Եթե IP-ն պարունակում է գրանցման տեղեկատվություն, .regmap file առաջացնում է. .regmap file նկարագրում է հիմնական և ստրուկ միջերեսների ռեգիստրի քարտեզի տեղեկատվությունը: Սա file լրացնում է .sopcinfo-ն file համակարգի մասին ավելի մանրամասն ռեգիստրի տեղեկատվություն տրամադրելու միջոցով: Սա հնարավորություն է տալիս գրանցման ցուցադրումը views և օգտագործողի կողմից հարմարեցված վիճակագրություն System Console-ում:
Թույլ է տալիս կոշտ պրոցեսորային համակարգի (HPS) System Debug գործիքներին view HPS-ին միացված ծայրամասային սարքերի գրանցամատյանների քարտեզները Platform Designer համակարգում: Սինթեզի ընթացքում .svd fileՀամակարգի վահանակի վարպետներին տեսանելի ստրուկ ինտերֆեյսների համար s-ը պահվում է .sof-ում file վրիպազերծման բաժնում: Համակարգի վահանակը կարդում է այս բաժինը, որից Պլատֆորմի դիզայները կարող է հարցումներ կատարել քարտեզի գրանցման համար: Համակարգի ստրուկների համար պլատֆորմի դիզայները կարող է մուտք գործել գրանցամատյաններ անունով:
HDL fileներ, որոնք ներկայացնում են յուրաքանչյուր ենթամոդուլի կամ երեխայի IP-ն սինթեզի կամ մոդելավորման համար:
Պարունակում է ModelSim*/QuestaSim* սկրիպտ msim_setup.tcl՝ սիմուլյացիա ստեղծելու և գործարկելու համար:
Պարունակում է shell script vcs_setup.sh՝ VCS* մոդելավորումը կարգավորելու և գործարկելու համար: Պարունակում է shell script vcsmx_setup.sh և synopsys_sim.setup file VCS MX սիմուլյացիա ստեղծելու և գործարկելու համար:
Պարունակում է shell script xcelium_setup.sh և այլ կարգավորումներ files ստեղծել և գործարկել Xcelium* մոդելավորում:
Պարունակում է HDL files IP ենթամոդուլների համար:
Յուրաքանչյուր գեներացված մանկական IP գրացուցակի համար Platform Designer-ը ստեղծում է synth/ և sim/ ենթատեղեկատուներ:

3.4. Intel FPGA IP միջուկների մոդելավորում
Intel Quartus Prime ծրագրաշարն աջակցում է IP հիմնական RTL մոդելավորմանը հատուկ EDA սիմուլյատորներում: IP-ի ստեղծումը ընտրովի ստեղծում է սիմուլյացիա files, ներառյալ ֆունկցիոնալ մոդելավորման մոդելը, ցանկացած փորձարկման նստարան (կամ օրինակample design), և վաճառողի համար նախատեսված սիմուլյատորի տեղադրման սցենարներ յուրաքանչյուր IP միջուկի համար: Դուք կարող եք օգտագործել ֆունկցիոնալ մոդելավորման մոդելը և ցանկացած փորձարկման նստարան կամ նախկինampդիզայն մոդելավորման համար: IP-ի ստեղծման ելքը կարող է ներառել նաև սկրիպտներ՝ ցանկացած թեստային նստարան կազմելու և գործարկելու համար: Սցենարները թվարկում են բոլոր մոդելները կամ գրադարանները, որոնք ձեզ անհրաժեշտ են ձեր IP միջուկը մոդելավորելու համար:

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 16

Ուղարկել կարծիք

3. Սկսել 683074 | 2022.04.28

Intel Quartus Prime ծրագրաշարը ապահովում է բազմաթիվ սիմուլյատորների հետ ինտեգրում և աջակցում է բազմաթիվ սիմուլյացիոն հոսքերի, ներառյալ ձեր սեփական սցենարով և հատուկ սիմուլյատորների հոսքերը: Ինչ հոսք էլ ընտրեք, IP միջուկի մոդելավորումը ներառում է հետևյալ քայլերը.
1. Ստեղծեք IP HDL, testbench (կամ օրինակample design) և սիմուլյատորի տեղադրման սցենար files.
2. Ստեղծեք ձեր սիմուլյատորի միջավայրը և ցանկացած մոդելավորման սցենար:
3. Կազմել մոդելավորման մոդելային գրադարաններ:
4. Գործարկեք ձեր սիմուլյատորը:

3.4.1. Դիզայնի մոդելավորում և ստուգում

Լռելյայնորեն, պարամետրերի խմբագրիչը ստեղծում է սիմուլյատորին հատուկ սկրիպտներ, որոնք պարունակում են հրամաններ՝ կազմելու, մշակելու և նմանակելու Intel FPGA IP մոդելները և մոդելավորման մոդելների գրադարանը: fileս. Դուք կարող եք պատճենել հրամանները ձեր մոդելավորման testbench սցենարի մեջ կամ խմբագրել դրանք fileՁեր դիզայնը և թեստային նստարանը կազմելու, մշակելու և մոդելավորելու հրամաններ ավելացնելու համար:

Աղյուսակ 10. Intel FPGA IP Core մոդելավորման սցենարներ

Սիմուլյատոր

File տեղեկատու

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Script msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. IP միջուկների սինթեզավորում այլ EDA գործիքներում
Ընտրովի, օգտագործեք մեկ այլ աջակցվող EDA գործիք՝ դիզայնը սինթեզելու համար, որը ներառում է Intel FPGA IP միջուկներ: Երբ դուք առաջացնում եք IP միջուկի սինթեզ fileերրորդ կողմի EDA սինթեզի գործիքների հետ օգտագործելու համար կարող եք ստեղծել տարածքի և ժամանակի գնահատման ցանցացանկ: Ստեղծումը միացնելու համար միացրեք «Ստեղծել ժամանակի և ռեսուրսների գնահատումներ երրորդ կողմի EDA սինթեզի գործիքների համար»՝ ձեր IP-ի փոփոխությունը հարմարեցնելիս:
Տարածքի և ժամանակի գնահատման ցանցացանկը նկարագրում է IP հիմնական կապը և ճարտարապետությունը, բայց չի ներառում մանրամասներ իրական ֆունկցիոնալության մասին: Այս տեղեկատվությունը հնարավորություն է տալիս երրորդ կողմի սինթեզի որոշ գործիքներին ավելի լավ հաղորդել տարածքի և ժամանակի գնահատականները: Բացի այդ, սինթեզի գործիքները կարող են օգտագործել ժամանակի տեղեկատվությունը ժամանակի վրա հիմնված օպտիմալացումների հասնելու և արդյունքների որակը բարելավելու համար:
Intel Quartus Prime ծրագրաշարը առաջացնում է _syn.v ցանցացանկ file Verilog HDL ձևաչափով, անկախ ելքից file ձեր նշած ձևաչափը: Եթե դուք օգտագործում եք այս ցանցացանկը սինթեզի համար, դուք պետք է ներառեք IP միջուկի փաթաթան file .վ կամ .vhd ձեր Intel Quartus Prime նախագծում:

(7) Եթե դուք չեք ստեղծել EDA գործիքի տարբերակը, որը թույլ է տալիս գործարկել երրորդ կողմի EDA սիմուլյատորներ Intel Quartus Prime ծրագրաշարից, գործարկեք այս սցենարը ModelSim կամ QuestaSim simulator Tcl վահանակում (ոչ Intel Quartus Prime ծրագրաշարում): Tcl կոնսոլ) ցանկացած սխալներից խուսափելու համար:

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 17

3. Սկսել 683074 | 2022.04.28
3.6. Ամբողջական դիզայնի կազմում
Դուք կարող եք օգտագործել Start Compilation հրամանը Processing ընտրացանկում Intel Quartus Prime Pro Edition ծրագրաշարում՝ ձեր դիզայնը կազմելու համար:

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 18

Ուղարկել կարծիք

683074 | 2022.04.28 Ուղարկել կարծիք

4. Ֆունկցիոնալ նկարագրություն

Նկար 5.

F-Tile Serial Lite IV Intel FPGA IP-ն բաղկացած է MAC-ից և Ethernet PCS-ից: MAC-ը շփվում է հատուկ PCS-ի հետ MII միջերեսների միջոցով:

IP-ն աջակցում է մոդուլյացիայի երկու ռեժիմ.
· PAM4–Տրամադրում է 1-ից 12 թվով գոտիներ ընտրության համար: IP-ն միշտ ցուցադրում է երկու PCS ալիք յուրաքանչյուր գծի համար PAM4 մոդուլյացիայի ռեժիմում:
· NRZ–Տրամադրում է 1-ից 16 թվով գոտիներ ընտրության համար:

Մոդուլյացիայի յուրաքանչյուր ռեժիմ աջակցում է տվյալների երկու ռեժիմ.
· Հիմնական ռեժիմ – Սա մաքուր հոսքային ռեժիմ է, որտեղ տվյալները ուղարկվում են առանց փաթեթի մեկնարկի, դատարկ ցիկլի և փաթեթի ավարտի՝ թողունակությունը մեծացնելու համար: IP-ն ընդունում է առաջին վավեր տվյալները որպես պայթյունի սկիզբ:

Հիմնական ռեժիմի տվյալների փոխանցում tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Գրանցված է

4. Գործառական նկարագրություն 683074 | 2022.04.28

Նկար 6.

· Ամբողջական ռեժիմ – Սա փաթեթային ռեժիմի տվյալների փոխանցում է: Այս ռեժիմում IP-ն ուղարկում է պոռթկում և համաժամացման ցիկլ փաթեթի սկզբում և վերջում՝ որպես սահմանազատիչներ:

Ամբողջական ռեժիմ տվյալների փոխանցում tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Առնչվող տեղեկություններ · F-Tile Serial Lite IV Intel FPGA IP Overview 6-րդ էջում · F-Tile Serial Lite IV Intel FPGA IP դիզայն ExampՕգտագործողի ուղեցույց

4.1. TX Datapath
TX տվյալների ուղին բաղկացած է հետևյալ բաղադրիչներից.

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 20

Ուղարկել կարծիք

4. Գործառական նկարագրություն 683074 | 2022.04.28
Նկար 7. TX Datapath

Օգտատիրոջ տրամաբանությունից

TX MAC

Avalon հոսքային ինտերֆեյս

MAC ադապտեր

Վերահսկել Բառի տեղադրումը

CRC

MII կոդավորիչ

MII ինտերֆեյս Պատվերով հատ
PCS և PMA

TX սերիական ինտերֆեյս այլ FPGA սարքի համար

4.1.1. TX MAC ադապտեր
TX MAC ադապտերը վերահսկում է տվյալների փոխանցումը դեպի օգտվողի տրամաբանություն՝ օգտագործելով Avalon® հոսքային ինտերֆեյսը: Այս բլոկը աջակցում է օգտագործողի կողմից սահմանված տեղեկատվության փոխանցմանը և հոսքի վերահսկմանը:

Օգտատիրոջ կողմից սահմանված տեղեկատվության փոխանցում

Լրիվ ռեժիմում IP-ն ապահովում է tx_is_usr_cmd ազդանշան, որը կարող եք օգտագործել օգտատիրոջ կողմից սահմանված տեղեկատվական ցիկլը սկսելու համար, ինչպիսին է XOFF/XON փոխանցումը օգտվողի տրամաբանությանը: Դուք կարող եք սկսել օգտվողի կողմից սահմանված տեղեկատվության փոխանցման ցիկլը՝ հաստատելով այս ազդանշանը և փոխանցել տեղեկատվությունը tx_avs_data-ի միջոցով tx_avs_startofpacket-ի և tx_avs_valid ազդանշանների հաստատման հետ մեկտեղ: Այնուհետև բլոկը վերացնում է tx_avs_ready-ը երկու ցիկլով:

Նշում.

Օգտատիրոջ կողմից սահմանված տեղեկատվության հատկությունը հասանելի է միայն Full ռեժիմում:

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 21

4. Գործառական նկարագրություն 683074 | 2022.04.28

Նկար 8.

Հոսքի վերահսկում

Կան պայմաններ, երբ TX MAC-ը պատրաստ չէ ստանալ տվյալներ օգտատիրոջ տրամաբանությունից, ինչպես օրինակ՝ հղման վերահավասարեցման գործընթացում կամ երբ չկան հասանելի տվյալներ օգտատիրոջ տրամաբանությունից փոխանցելու համար: Այս պայմանների պատճառով տվյալների կորստից խուսափելու համար IP-ն օգտագործում է tx_avs_ready ազդանշանը՝ օգտվողի տրամաբանությունից տվյալների հոսքը վերահսկելու համար: IP-ն անջատում է ազդանշանը, երբ տեղի են ունենում հետևյալ պայմանները.
· Երբ tx_avs_startofpacket-ը հաստատվում է, tx_avs_ready-ն անջատվում է մեկ ժամացույցի ցիկլի համար:
· Երբ tx_avs_endofpacket-ը հաստատվում է, tx_avs_ready-ն անջատվում է մեկ ժամացույցի ցիկլի համար:
· Երբ որևէ զուգակցված CW-ներ հաստատվում են, tx_avs_ready-ն անջատվում է երկու ժամացույցի ցիկլով:
· Երբ RS-FEC հավասարեցման մարկերի տեղադրումը տեղի է ունենում անհատական PCS ինտերֆեյսում, tx_avs_ready-ն անջատվում է չորս ժամացույցի ցիկլով:
· Յուրաքանչյուր 17 Ethernet միջուկային ժամացույցի ցիկլեր PAM4 մոդուլյացիայի ռեժիմում և յուրաքանչյուր 33 Ethernet հիմնական ժամացույցի ցիկլեր NRZ մոդուլյացիայի ռեժիմում: tx_avs_ready-ն անջատված է մեկ ժամացույցի ցիկլի համար:
· Երբ օգտվողի տրամաբանությունը դադարեցնում է tx_avs_valid-ը տվյալների փոխանցման ժամանակ:

Հետևյալ ժամանակային դիագրամներն են օրինակampTX MAC ադապտեր, օգտագործելով tx_avs_ready տվյալների հոսքի կառավարման համար:

Հոսքի կառավարում tx_avs_valid Deassertion-ով և START/END Զուգակցված CW-ներով

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Վավեր ազդանշանային աղանդեր

D5 D6

tx_avs_ready tx_avs_startofpacket

END-STRT CW-ը տեղադրելու համար պատրաստի ազդանշանը երկու ցիկլով հալեցնում է

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_տվյալներ

DN END STRT D0 D1 D2 D3 ԴԱՏԱՐԿ D4

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 22

Ուղարկել կարծիք

4. Գործառական նկարագրություն 683074 | 2022.04.28

Նկար 9.

Հոսքի կառավարում` հավասարեցման նշանի ներդրմամբ
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN + 1 DN-1 DN DN DN DN DN DN DN + 1 DN-1 DN DN DN DN DN DN DN +1 DN-1 DN DN DN DN DN DN

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ԴՆ-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Նկար 10.

Հոսքի կառավարում START/END Զուգակցված CW-ներով համընկնում է հավասարեցման նշիչի տեղադրման հետ

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_տվյալներ

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_տվյալներ

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_տվյալներ

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ԴՆ-1

END STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Control Word (CW) ներդրում
F-Tile Serial Lite IV Intel FPGA IP-ն կառուցում է CW-ներ՝ հիմնվելով օգտագործողի տրամաբանության մուտքային ազդանշանների վրա: CW-ները ցույց են տալիս փաթեթների սահմանազատիչներ, փոխանցման կարգավիճակի տեղեկատվությունը կամ օգտվողի տվյալները PCS բլոկին և դրանք բխում են XGMII կառավարման կոդերից:
Հետևյալ աղյուսակը ցույց է տալիս աջակցվող CW-ների նկարագրությունը.

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 23

4. Գործառական նկարագրություն 683074 | 2022.04.28

Աղյուսակ 11.
ՍԿՍԵԼ ՎԵՐՋ ՀԱՎԱՍԱՐՎԵԼ

Աջակցվող CW-ների նկարագրությունը

Բառերի քանակը (1 բառ

= 64 բիթ)

Այո՛

EMPTY_CYC

Այո՛

ՊԱՐԶ

Ոչ

ՏՎՅԱԼՆԵՐ

Այո՛

In-խումբը

Նկարագրություն
Տվյալների սահմանազատողի սկիզբ: Տվյալների սահմանազատիչի ավարտը: Վերահսկիչ բառ (CW) RX հավասարեցման համար: Դատարկ ցիկլ տվյալների փոխանցման մեջ: ՊԱՐԶ (խումբից դուրս): Օգտակար բեռ.

Աղյուսակ 12. CW դաշտի նկարագրություն
Դաշտ RSVD num_valid_bytes_eob
ԴԱՏԱՐԿ eop sop seop align CRC32 usr

Նկարագրություն
Պահպանված դաշտ. Կարող է օգտագործվել ապագա ընդլայնման համար: Կապված 0-ի հետ:
Վերջին բառում վավեր բայթերի քանակը (64 բիթ): Սա 3 բիթ արժեք է: · 3'b000: 8 բայթ · 3'b001: 1 բայթ · 3'b010: 2 բայթ · 3'b011: 3 բայթ · 3'b100: 4 բայթ · 3'b101: 5 բայթ · 3'b110: 6 բայթ · 3'b111: 7 բայթ
Պայթյունի վերջում ոչ վավեր բառերի քանակը:
Ցույց է տալիս RX Avalon հոսքային միջերեսը՝ փաթեթի ավարտի ազդանշան հաստատելու համար:
Ցույց է տալիս RX Avalon հոսքային միջերեսը՝ փաթեթի մեկնարկի ազդանշան հաստատելու համար:
Ցույց է տալիս RX Avalon հոսքային ինտերֆեյսը` նույն ցիկլում փաթեթի մեկնարկը և փաթեթի ավարտը հաստատելու համար:
Ստուգեք RX հավասարեցումը:
Հաշվարկված CRC-ի արժեքները.
Ցույց է տալիս, որ վերահսկիչ բառը (CW) պարունակում է օգտագործողի կողմից սահմանված տեղեկատվություն:

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 24

Ուղարկել կարծիք

4. Գործառական նկարագրություն 683074 | 2022.04.28

4.1.2.1. Պայթյունի սկիզբը CW

Գծապատկեր 11. Մեկնարկային CW ձևաչափ

ՍԿՍԵԼ

63։56

RSVD

55։48

RSVD

47։40

RSVD

տվյալները

39:32 31:24

RSVD RSVD

23։16

sop usr align=0 seop

15։8

ալիք

7։0

'hFB (ՍԿՍԵԼ)

վերահսկողություն 7:0

Աղյուսակ 13.

Ամբողջական ռեժիմում կարող եք տեղադրել START CW-ը՝ հաստատելով tx_avs_startofpacket ազդանշանը: Երբ հաստատում եք միայն tx_avs_startofpacket ազդանշանը, sop բիթը սահմանվում է: Երբ հաստատում եք tx_avs_startofpacket և tx_avs_endofpacket ազդանշանները, seop bit-ը սահմանվում է:

START CW դաշտային արժեքներ
Դաշտային սոպ/սեպ
usr (8)
հարթեցնել

Արժեք

Կախված tx_is_usr_cmd ազդանշանից.

1. Երբ tx_is_usr_cmd = 1

0. Երբ tx_is_usr_cmd = 0

Հիմնական ռեժիմում MAC-ն ուղարկում է START CW այն բանից հետո, երբ վերակայումը դադարեցվի: Եթե տվյալներ չկան, MAC-ն անընդհատ ուղարկում է EMPTY_CYC՝ զուգակցված END և START CW-ների հետ, մինչև որ սկսեք տվյալներ ուղարկել:

4.1.2.2. Պայթյունի ավարտի CW

Նկար 12. Պայթյունի ավարտի CW ձևաչափ

ՎԵՐՋ

63։56

«hFD

55։48

CRC32 [31:24]

47։40

CRC32 [23:16]

տվյալներ 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15։8

RSVD

ԴԱՏԱՐԿ

7։0

RSVD

num_valid_bytes_eob

վերահսկողություն

7։0

(8) Սա աջակցվում է միայն Full ռեժիմում:
Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 25

4. Գործառական նկարագրություն 683074 | 2022.04.28

Աղյուսակ 14.

MAC-ը տեղադրում է END CW-ը, երբ հաստատվում է tx_avs_endofpacket-ը: END CW-ը պարունակում է վավեր բայթերի քանակը վերջին տվյալների բառում և CRC տեղեկատվությունը:

CRC արժեքը 32-բիթանոց CRC արդյունք է START CW-ի և END CW-ից առաջ տվյալների բառի միջև եղած տվյալների համար:

Հետևյալ աղյուսակը ցույց է տալիս END CW դաշտերի արժեքները:

END CW դաշտային արժեքներ
Դաշտի eop CRC32 num_valid_bytes_eob

Արժեք 1
CRC32 հաշվարկված արժեքը. Վավեր բայթերի քանակը վերջին տվյալների բառում:

4.1.2.3. Հավասարեցում Զուգտկված CW

Նկար 13. Հավասարեցման զուգակցված CW ձևաչափ

ՀԱՍՏԵՑՆԵԼ CW Զուգավորել START/END-ի հետ

64 + 8 բիթ XGMII ինտերֆեյս

ՍԿՍԵԼ

63։56

RSVD

55։48

RSVD

47։40

RSVD

տվյալները

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15։8

RSVD

7։0

«hFB

վերահսկողություն 7:0

64 + 8 բիթ XGMII ինտերֆեյս

ՎԵՐՋ

63։56

«hFD

55։48

RSVD

47։40

RSVD

տվյալները

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15։8

RSVD

7։0

RSVD

վերահսկողություն 7:0

ALIGN CW-ն զուգակցված CW է START/END կամ END/START CW-ներով: Դուք կարող եք տեղադրել ALIGN զուգակցված CW-ը՝ կա՛մ հաստատելով tx_link_reinit ազդանշանը, կա՛մ սահմանելով հավասարեցման ժամանակաշրջանի հաշվիչը, կա՛մ սկսելով վերակայում: Երբ ALIGN զուգակցված CW-ն տեղադրվում է, հավասարեցման դաշտը սահմանվում է 1-ի, որպեսզի սկսի ստացողի հավասարեցման բլոկը՝ ստուգելու տվյալների հավասարեցումը բոլոր գոտիներում:

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 26

Ուղարկել կարծիք

4. Գործառական նկարագրություն 683074 | 2022.04.28

Աղյուսակ 15.

ՀԱՎԱՍՏԵԼ CW դաշտի արժեքները
Դաշտի հավասարեցում
eop sop usr seop

Արժեքը 1 0 0 0 0

4.1.2.4. Դատարկ ցիկլի CW

Նկար 14. Դատարկ ցիկլի CW ձևաչափ

EMPTY_CYC Զուգտկել END/START-ի հետ

64 + 8 բիթ XGMII ինտերֆեյս

ՎԵՐՋ

63։56

«hFD

55։48

RSVD

47։40

RSVD

տվյալները

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15։8

RSVD

7։0

RSVD

վերահսկողություն 7:0

64 + 8 բիթ XGMII ինտերֆեյս

ՍԿՍԵԼ

63։56

RSVD

55։48

RSVD

47։40

RSVD

տվյալները

39:32 31:24

RSVD RSVD

23։16

sop=0 usr=0 հավասարեցում=0 seop=0

15։8

RSVD

7։0

«hFB

վերահսկողություն 7:0

Աղյուսակ 16.

Երբ դուք դադարեցնում եք tx_avs_valid-ը երկու ժամացույցի ցիկլերի համար, MAC-ը տեղադրում է EMPTY_CYC CW՝ զուգակցված END/START CW-ների հետ: Դուք կարող եք օգտագործել այս CW-ն, երբ ակնթարթորեն փոխանցման համար հասանելի տվյալներ չկան:

Երբ դուք ապասերտում եք tx_avs_valid-ը մեկ ցիկլի համար, IP-ն ապասերտում է tx_avs_valid-ը tx_avs_valid ապասերտացիայի ժամանակաշրջանի կրկնակի անգամ՝ ստեղծելու զույգ END/START CW-ներ:

EMPTY_CYC CW դաշտի արժեքներ
Դաշտի հավասարեցում
էոպ

Արժեքը 0 0

շարունակել…

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 27

4. Գործառական նկարագրություն 683074 | 2022.04.28

Դաշտային սոպ usr seop

Արժեքը 0 0 0

4.1.2.5. Պարապ CW

Նկար 15. Անգործուն CW ձևաչափ

ՊԱՐԶ CW

63։56

«h07

55։48

«h07

47։40

«h07

տվյալները

39:32 31:24

'h07 'h07

23։16

«h07

15։8

«h07

7։0

«h07

վերահսկողություն 7:0

MAC-ը տեղադրում է IDLE CW-ն, երբ փոխանցում չկա: Այս ժամանակահատվածում tx_avs_valid ազդանշանը ցածր է:
Դուք կարող եք օգտագործել IDLE CW-ն, երբ պայթուցիկ փոխանցումն ավարտված է կամ փոխանցումը գտնվում է պարապ վիճակում:

4.1.2.6. Data Word

Տվյալների բառը փաթեթի օգտակար բեռն է: XGMII կառավարման բիթերը բոլորը դրված են 0-ի տվյալների բառի ձևաչափով:

Նկար 16. Տվյալների Բառի ձևաչափ

64+8 բիթ XGMII ինտերֆեյս

ՏՎՅԱԼՆԵՐԻ ԲԱՌ

63։56

օգտագործողի տվյալներ 7

55։48

օգտագործողի տվյալներ 6

47։40

օգտագործողի տվյալներ 5

տվյալները

39:32 31:24

օգտատիրոջ տվյալներ 4 օգտատիրոջ տվյալներ 3

23։16

օգտագործողի տվյալներ 2

15։8

օգտագործողի տվյալներ 1

7։0

օգտագործողի տվյալներ 0

վերահսկողություն 7:0

4.1.3. TX CRC
Դուք կարող եք միացնել TX CRC բլոկը՝ օգտագործելով Enable CRC պարամետրը IP պարամետրի խմբագրիչում: Այս ֆունկցիան աջակցվում է ինչպես Հիմնական, այնպես էլ Full ռեժիմներում:

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 28

Ուղարկել կարծիք

4. Գործառական նկարագրություն 683074 | 2022.04.28

MAC-ն ավելացնում է CRC արժեքը END CW-ին՝ հաստատելով tx_avs_endofpacket ազդանշանը: ՀԻՄՆԱԿԱՆ ռեժիմում միայն ALIGN CW-ն, որը զուգակցված է END CW-ի հետ, պարունակում է վավեր CRC դաշտ:
TX CRC բլոկը փոխկապակցված է TX Control Word Insertion և TX MII Encode բլոկի հետ: TX CRC բլոկը հաշվարկում է CRC արժեքը 64-բիթանոց արժեքի մեկ ցիկլի տվյալների համար՝ սկսած START CW-ից մինչև END CW:
Դուք կարող եք հաստատել crc_error_inject ազդանշանը, որը միտումնավոր կփչացնի տվյալ գծի տվյալները՝ CRC սխալներ ստեղծելու համար:

4.1.4. TX MII կոդավորիչ

TX MII կոդավորիչը կարգավորում է փաթեթների փոխանցումը MAC-ից դեպի TX PCS:

Հետևյալ նկարը ցույց է տալիս PAM8 մոդուլյացիայի ռեժիմում 4-բիթանոց MII ավտոբուսի տվյալների օրինաչափությունը: START և END CW-ները հայտնվում են յուրաքանչյուր երկու MII գծում մեկ անգամ:

Նկար 17. PAM4 մոդուլյացիայի ռեժիմի MII տվյալների օրինակ

ՑԻԿԼ 1

ՑԻԿԼ 2

ՑԻԿԼ 3

ՑԻԿԼ 4

ՑԻԿԼ 5

SOP_CW

ՏՎՅԱԼՆԵՐ_1

DATA_9 DATA_17

ՊԱՐԶ

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

ՊԱՐԶ

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Հետևյալ նկարը ցույց է տալիս NRZ մոդուլյացիայի ռեժիմում 8-բիթանոց MII ավտոբուսի տվյալների օրինաչափությունը: START և END CW-ները հայտնվում են MII-ի յուրաքանչյուր գծում:

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 29

4. Գործառական նկարագրություն 683074 | 2022.04.28

Նկար 18. NRZ մոդուլյացիայի ռեժիմի MII տվյալների օրինակ

ՑԻԿԼ 1

ՑԻԿԼ 2

ՑԻԿԼ 3

SOP_CW

ՏՎՅԱԼՆԵՐ_1

ՏՎՅԱԼՆԵՐ_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS և PMA
F-Tile Serial Lite IV Intel FPGA IP-ը կարգավորում է F-սալիկի փոխանցիչը Ethernet PCS ռեժիմի:

4.2. RX Datapath
RX տվյալների ուղին բաղկացած է հետևյալ բաղադրիչներից.

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 30

Ուղարկել կարծիք

4. Գործառական նկարագրություն 683074 | 2022.04.28
Նկար 19. RX Datapath

Օգտվողի տրամաբանությանը Avalon հոսքային ինտերֆեյս
RX MAC
Վերահսկել Բառի հեռացումը
Շեղբայր

CRC

MII ապակոդավորիչ

MII ինտերֆեյս Պատվերով հատ
PCS և PMA

RX սերիական ինտերֆեյս այլ FPGA սարքից
4.2.1. RX PCS և PMA
F-Tile Serial Lite IV Intel FPGA IP-ը կարգավորում է F-սալիկի փոխանցիչը Ethernet PCS ռեժիմի:
4.2.2. RX MII ապակոդավորիչ
Այս բլոկը բացահայտում է, թե արդյոք մուտքային տվյալները պարունակում են հսկիչ բառ և հավասարեցման ցուցիչներ: RX MII ապակոդավորիչը տվյալներ է թողարկում 1-բիթանոց վավերական, 1-բիթանոց նշիչի ցուցիչի, 1 բիթ կառավարման ցուցիչի և 64-բիթանոց տվյալների տեսքով յուրաքանչյուր գոտում:
4.2.3. RX CRC
Դուք կարող եք միացնել TX CRC բլոկը՝ օգտագործելով Enable CRC պարամետրը IP պարամետրի խմբագրիչում: Այս ֆունկցիան աջակցվում է ինչպես Հիմնական, այնպես էլ Full ռեժիմներում: RX CRC բլոկը փոխկապակցված է RX Control Word Removal և RX MII Decoder բլոկների հետ: IP-ն հաստատում է rx_crc_error ազդանշանը, երբ տեղի է ունենում CRC սխալ:

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 31

4. Գործառական նկարագրություն 683074 | 2022.04.28
IP-ն վերացնում է rx_crc_error-ը ամեն նոր պայթյունի ժամանակ: Դա ելք է օգտատիրոջ տրամաբանության համար՝ օգտագործողի տրամաբանական սխալների հետ կապված:
4.2.4. RX Deskew
RX deskew բլոկը հայտնաբերում է հավասարեցման մարկերները յուրաքանչյուր գծի համար և նորից հավասարեցնում է տվյալները՝ նախքան դրանք ուղարկելը RX CW հեռացման բլոկ:
Դուք կարող եք ընտրել, որ IP միջուկը ավտոմատ կերպով հավասարեցնի տվյալները յուրաքանչյուր գծի համար, երբ հավասարեցման սխալ է տեղի ունենում՝ IP պարամետրի խմբագրիչում միացնել «Միացնել ավտոմատ հավասարեցում» պարամետրը: Եթե անջատեք ավտոմատ հավասարեցման հնարավորությունը, IP միջուկը հաստատում է rx_error ազդանշանը՝ ցույց տալու հավասարեցման սխալը: Դուք պետք է հաստատեք rx_link_reinit-ը, որպեսզի սկսեք գծերի հավասարեցման գործընթացը, երբ տեղի է ունենում գոտիների հավասարեցման սխալ:
RX deskew-ը հայտնաբերում է հավասարեցման մարկերները՝ հիմնված վիճակի մեքենայի վրա: Հետևյալ դիագրամը ցույց է տալիս RX deskew բլոկի վիճակները:

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 32

Ուղարկել կարծիք

4. Գործառական նկարագրություն 683074 | 2022.04.28

Նկար 20.

RX Deskew Lane Alignment State Machine ավտոմատ հավասարեցման միացված հոսքի գծապատկերով
Սկսել

ՊԱՐԶ

Վերականգնել = 1 այո ոչ

Բոլոր հատ

ոչ

երթուղիները պատրա՞ստ են

այո

ՍՊԱՍԵՔ

Բոլոր համաժամացման նշիչները՝ ոչ
հայտնաբերվե՞լ է
այո
ՇԱՐԵԼ

ոչ
այո Ժամկետ?

այո
Կորցնե՞լ եք դասավորվածությունը:
ոչ վերջ

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 33

4. Գործառական նկարագրություն 683074 | 2022.04.28

Նկար 21.

RX Deskew Lane Alignment State Machine ավտոմատ հավասարեցման անջատված հոսքի գծապատկերով
Սկսել

ՊԱՐԶ

Վերականգնել = 1 այո ոչ

Բոլոր հատ

ոչ

երթուղիները պատրա՞ստ են

այո

այո
rx_link_reinit =1
ոչ ՍԽԱԼ

ոչ այո Ժամկետ?

ՍՊԱՍԵՔ
ոչ Բոլոր համաժամացման մարկերները
հայտնաբերվե՞լ է
այո ՀԱՎԱՍՏՎԵԼ

այո
Կորցնե՞լ եք դասավորվածությունը:
ոչ
Վերջ
1. Հավասարեցման գործընթացը սկսվում է IDLE վիճակից: Բլոկը տեղափոխվում է WAIT վիճակ, երբ բոլոր PCS երթուղիները պատրաստ են, և rx_link_reinit-ն անջատված է:
2. ՍՊԱՍԵԼ վիճակում բլոկը ստուգում է, որ բոլոր հայտնաբերված մարկերները հաստատված են նույն ցիկլի ընթացքում: Եթե այս պայմանը ճշմարիտ է, ապա բլոկը տեղափոխվում է ALIGNED վիճակ:
3. Երբ բլոկը գտնվում է ՀԱՎԱՍՏՎԱԾ վիճակում, դա ցույց է տալիս, որ գոտիները հավասարեցված են: Այս վիճակում բլոկը շարունակում է վերահսկել գոտիների հավասարեցումը և ստուգել, թե արդյոք բոլոր նշիչները առկա են նույն ցիկլի ընթացքում: Եթե նույն ցիկլում առնվազն մեկ նշիչ չկա, և «Միացնել ավտոմատ հավասարեցում» պարամետրը սահմանված է, ապա բլոկը անցնում է

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 34

Ուղարկել կարծիք

4. Գործառական նկարագրություն 683074 | 2022.04.28

IDLE վիճակ՝ հավասարեցման գործընթացը նորից սկսելու համար: Եթե Enable Auto Alignment-ը սահմանված չէ, և առնվազն մեկ նշիչ չկա նույն ցիկլում, ապա բլոկը անցնում է ERROR վիճակի և սպասում է, որ օգտագործողի տրամաբանությունը հաստատի rx_link_reinit ազդանշանը, որպեսզի սկսի գոտիների հավասարեցման գործընթացը:

Նկար 22. Գոտու վերադասավորում՝ Enable Auto Alignment Enabled rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew State

ԱԼԳՆԵԴ

ՊԱՐԶ

ՍՊԱՍԵՔ

ԱԼԳՆԵԴ

AUTO_ALIGN = 1

Նկար 23. Գոտի վերադասավորում՝ Enable Auto Alignment Disabled rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew State

ԱԼԳՆԵԴ

ՍԽԱԼ

ՊԱՐԶ

ՍՊԱՍԵՔ

ԱԼԳՆԵԴ

AUTO_ALIGN = 0
4.2.5. RX CW հեռացում
Այս բլոկը վերծանում է CW-ները և տվյալները ուղարկում օգտվողի տրամաբանությանը, օգտագործելով Avalon հոսքային միջերեսը CW-ների հեռացումից հետո:
Երբ չկան վավեր տվյալներ, RX CW հեռացման բլոկը վերացնում է rx_avs_valid ազդանշանը:
FULL ռեժիմում, եթե օգտագործողի բիթը սահմանված է, այս բլոկը հաստատում է rx_is_usr_cmd ազդանշանը և առաջին ժամացույցի ցիկլի տվյալները օգտագործվում են որպես օգտագործողի կողմից սահմանված տեղեկատվություն կամ հրաման:
Երբ rx_avs_ready deasserts-ը և rx_avs_valid-ը պնդում է, RX CW-ի հեռացման բլոկը ստեղծում է սխալի պայման օգտվողի տրամաբանության համար:
Այս բլոկի հետ կապված Avalon հոսքային ազդանշանները հետևյալն են՝ · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 35

4. Գործառական նկարագրություն 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (հասանելի է միայն Full ռեժիմում)
4.3. F-Tile Serial Lite IV Intel FPGA IP Ժամացույցի ճարտարապետություն
F-Tile Serial Lite IV Intel FPGA IP-ն ունի չորս ժամացույցի մուտքեր, որոնք առաջացնում են ժամացույցներ տարբեր բլոկների վրա.
չիպսեր կամ տատանվողներ, որոնք ժամացույցներ են ստեղծում TX MAC, RX MAC և TX և RX հատուկ PCS բլոկների համար: Աջակցվող հաճախականությունների տիրույթի համար տե՛ս Պարամետրերը: · TX միջուկային ժամացույց (tx_core_clk) – Այս ժամացույցը ստացված է PLL հաղորդիչից, որն օգտագործվում է TX MAC-ի համար: Այս ժամացույցը նաև ելքային ժամացույց է F-սալիկի հաղորդիչից՝ TX օգտագործողի տրամաբանությանը միանալու համար: · RX միջուկային ժամացույց (rx_core_clk) – Այս ժամացույցը ստացվել է PLL հաղորդիչից, որն օգտագործվում է RX deskew FIFO-ի և RX MAC-ի համար: Այս ժամացույցը նաև ելքային ժամացույց է F-սալիկի հաղորդիչից՝ RX օգտագործողի տրամաբանությանը միանալու համար: · Ժամացույց հաղորդիչի վերակազմավորման ինտերֆեյսի համար (reconfig_clk) – մուտքային ժամացույց արտաքին ժամացույցի սխեմաներից կամ տատանվողներից, որոնք ստեղծում են ժամացույցներ F-սալիկի հաղորդիչի վերակազմավորման միջերեսի համար և՛ TX, և՛ RX տվյալների ուղիներում: Ժամացույցի հաճախականությունը 100-ից 162 ՄՀց է:
Հետևյալ բլոկային դիագրամը ցույց է տալիս F-Tile Serial Lite IV Intel FPGA IP ժամացույցի տիրույթները և կապերը IP-ի ներսում:

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 36

Ուղարկել կարծիք

4. Գործառական նկարագրություն 683074 | 2022.04.28

Նկար 24.

F-Tile Serial Lite IV Intel FPGA IP Ժամացույցի ճարտարապետություն

Օսկիլյատոր

FPGA1
F-Tile Serial Lite IV Intel FPGA IP հաղորդիչի վերակազմակերպման միջերեսի ժամացույց
(reconfig_clk)

tx_core_clkout (միացեք օգտվողի տրամաբանությանը)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Փոխանցիչի վերակազմակերպման ինտերֆեյսի ժամացույց

(reconfig_clk)

Օսկիլյատոր

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (միացեք օգտվողի տրամաբանությանը)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon հոսքային ինտերֆեյսի TX տվյալներ
TX MAC

սերիական_հղում[n-1:0]

Շեղբայր

ՖԻՖՈ

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

Deskew FIFO

rx_core_clkout (միացեք օգտվողի տրամաբանությանը)

rx_core_clk= clk_pll_div64[mid_ch]

Պատվերով հատ

սերիական_հղում[n-1:0]

TX MAC

Avalon հոսքային ինտերֆեյսի TX տվյալներ

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (միացեք օգտվողի տրամաբանությանը)

Փոխանցիչի Ref Ժամացույց (xcvr_ref_clk)
Փոխանցիչի Ref Ժամացույց (xcvr_ref_clk)

Օսկիլյատոր*

Լեգենդ

FPGA սարք
TX հիմնական ժամացույցի տիրույթ
RX հիմնական ժամացույցի տիրույթ
Փոխանցիչի տեղեկատու ժամացույցի տիրույթ Արտաքին սարք Տվյալների ազդանշաններ

4.4. Վերականգնել և կապել սկզբնավորումը
MAC, F-tile Hard IP-ն և վերակազմավորման բլոկներն ունեն տարբեր վերակայման ազդանշաններ. · tx_pcs_fec_phy_reset_n և rx_pcs_fec_phy_reset_n վերակայման ազդանշանների սկավառակ
փափուկ վերակայման կարգավորիչը՝ F-սալիկի կոշտ IP-ն վերականգնելու համար: · Վերակազմակերպման բլոկը օգտագործում է reconfig_reset վերակայման ազդանշանը:

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 37

4. Գործառական նկարագրություն 683074 | 2022.04.28

Նկար 25. Վերականգնել ճարտարապետությունը
Avalon հոսքային ինտերֆեյսի TX տվյալներ
MAC
Avalon Streaming SYNC ինտերֆեյսի RX տվյալները

FPGA F-կղմինդր Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-սալիկ Կոշտ IP

TX Serial Data RX Serial Data

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Վերականգնել տրամաբանությունը
Առնչվող տեղեկություններ · Վերականգնել ուղեցույցները 51-րդ էջում · F-Tile Serial Lite IV Intel FPGA IP Design ExampՕգտագործողի ուղեցույց
4.4.1. TX վերականգնում և սկզբնավորման հաջորդականություն
TX վերակայման հաջորդականությունը F-Tile Serial Lite IV Intel FPGA IP-ի համար հետևյալն է. 1. Հաստատեք tx_pcs_fec_phy_reset_n, tx_core_rst_n և reconfig_reset:
միաժամանակ վերականգնելու F-սալիկի կոշտ IP-ն, MAC-ը և վերակազմավորման բլոկները: Թողարկեք tx_pcs_fec_phy_reset_n և վերակազմավորեք վերակայումը tx_reset_ack-ին սպասելուց հետո, որպեսզի համոզվեք, որ բլոկները պատշաճ կերպով վերակայված են: 2. IP-ն այնուհետև հաստատում է phy_tx_lanes_stable, tx_pll_locked և phy_ehip_ready ազդանշանները tx_pcs_fec_phy_reset_n վերակայումից հետո՝ ցույց տալու համար, որ TX PHY-ը պատրաստ է փոխանցման: 3. tx_core_rst_n ազդանշանն անհետանում է այն բանից հետո, երբ phy_ehip_ready ազդանշանը բարձրանում է: 4. IP-ն սկսում է փոխանցել IDLE նիշերը MII ինտերֆեյսի վրա, երբ MAC-ը վերակայվում է: TX գոտիների հավասարեցման և թեքության պահանջ չկա, քանի որ բոլոր գոտիներն օգտագործում են նույն ժամացույցը: 5. IDLE նիշերը փոխանցելիս MAC-ը հաստատում է tx_link_up ազդանշանը: 6. Այնուհետև MAC-ը սկսում է փոխանցել ALIGN-ը՝ զուգակցված START/END կամ END/START CW-ի հետ ֆիքսված ընդմիջումով՝ միացված ստացողի գոտիների հավասարեցման գործընթացը սկսելու համար:

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 38

Ուղարկել կարծիք

4. Գործառական նկարագրություն 683074 | 2022.04.28

Նկար 26.

TX վերականգնում և սկզբնավորման ժամանակի դիագրամ
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _կողպված

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX վերականգնում և սկզբնավորման հաջորդականություն
RX վերակայման հաջորդականությունը F-Tile Serial Lite IV Intel FPGA IP-ի համար հետևյալն է.
1. Միաժամանակ հաստատեք rx_pcs_fec_phy_reset_n, rx_core_rst_n և reconfig_reset՝ F-սալիկի կոշտ IP-ն, MAC-ը և վերակազմավորման բլոկները զրոյացնելու համար: Թողարկեք rx_pcs_fec_phy_reset_n և վերակազմավորեք վերակայումը rx_reset_ack-ին սպասելուց հետո, որպեսզի համոզվեք, որ բլոկները պատշաճ կերպով վերակայված են:
2. IP-ն այնուհետև հաստատում է phy_rx_pcs_ready ազդանշանը հատուկ PCS-ի վերակայման թողարկումից հետո՝ ցույց տալու համար, որ RX PHY-ը պատրաստ է փոխանցման:
3. rx_core_rst_n ազդանշանն անհետանում է այն բանից հետո, երբ phy_rx_pcs_ready ազդանշանը բարձրանում է:
4. IP-ն սկսում է գոտիների հավասարեցման գործընթացը RX MAC-ի վերականգնումից հետո և ALIGN-ը ստանալուց հետո՝ զուգակցված START/END կամ END/START CW-ի հետ:
5. RX deskew բլոկը հաստատում է rx_link_up ազդանշանը, երբ բոլոր գծերի հավասարեցումն ավարտվի:
6. IP-ն այնուհետև հաստատում է rx_link_up ազդանշանը օգտվողի տրամաբանությանը` ցույց տալու, որ RX հղումը պատրաստ է սկսել տվյալների ընդունումը:

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 39

4. Գործառական նկարագրություն 683074 | 2022.04.28

Նկար 27. RX վերականգնում և սկզբնավորման ժամանակի դիագրամ
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Կապի արագության և թողունակության արդյունավետության հաշվարկ

F-Tile Serial Lite IV Intel FPGA IP թողունակության արդյունավետության հաշվարկը հետևյալն է.

Թողունակության արդյունավետություն = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2]_als.

Աղյուսակ 17. Թողունակության արդյունավետության փոփոխականների նկարագրություն

Փոփոխական

Նկարագրություն

raw_rate burst_size

Սա սերիական ինտերֆեյսի միջոցով ձեռք բերված բիթային արագությունն է: raw_rate = SERDES լայնություն * հաղորդիչի ժամացույցի հաճախականություն Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Պայթեցման չափի արժեքը. Միջին թողունակության արդյունավետությունը հաշվարկելու համար օգտագործեք պոռթկման չափի ընդհանուր արժեքը: Առավելագույն արագության համար օգտագործեք պայթյունի առավելագույն չափի արժեքը:

burst_size_ovhd

Պայթեցման չափի վերադիր արժեքը:
Ամբողջական ռեժիմում burst_size_ovhd արժեքը վերաբերում է START և END զուգակցված CW-ներին:
Հիմնական ռեժիմում burst_size_ovhd չկա, քանի որ չկան START և END զուգակցված CW-ներ:

align_marker_period

Այն ժամանակաշրջանի արժեքը, որտեղ տեղադրվում է հավասարեցման նշիչ: Արժեքը կազմում է 81920 ժամացույցի ցիկլը կոմպիլյացիայի համար և 1280 արագ մոդելավորման համար: Այս արժեքը ստացվում է PCS կոշտ տրամաբանությունից:

align_marker_width srl4_align_period

Ժամացույցի ցիկլերի քանակը, որտեղ հավասարեցման նշանի վավեր ազդանշանը բարձր է պահվում:
Երկու հավասարեցման մարկերների միջև ժամացույցի ցիկլերի քանակը: Դուք կարող եք սահմանել այս արժեքը՝ օգտագործելով Alignment Period պարամետրը IP Parameter Editor-ում:

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 40

Ուղարկել կարծիք

4. Գործառական նկարագրություն 683074 | 2022.04.28
Կապի արագության հաշվարկները հետևյալն են. Արդյունավետ արագություն = թողունակության արդյունավետություն * raw_rate Դուք կարող եք ստանալ օգտվողի առավելագույն ժամացույցի հաճախականությունը հետևյալ հավասարմամբ: Օգտագործողի ժամացույցի առավելագույն հաճախականության հաշվարկը ենթադրում է տվյալների շարունակական հոսք, և օգտագործողի տրամաբանությամբ IDLE ցիկլ չի առաջանում: Այս դրույքաչափը կարևոր է FIFO-ի օգտագործողի տրամաբանությունը նախագծելիս՝ FIFO-ի արտահոսքից խուսափելու համար: Օգտագործողի ժամացույցի առավելագույն հաճախականությունը = արդյունավետ արագություն / 64

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 41

683074 | 2022.04.28 Ուղարկել կարծիք

5: Պարամետրեր

Աղյուսակ 18. F-Tile Serial Lite IV Intel FPGA IP պարամետրի նկարագրությունը

Պարամետր

Արժեք

Կանխադրված

Նկարագրություն

Դիզայնի ընդհանուր ընտրանքներ

PMA մոդուլյացիայի տեսակը

· PAM4 · NRZ

PAM4

Ընտրեք PCS մոդուլյացիայի ռեժիմը:

PMA տեսակը

· FHT · FGT

FGT

Ընտրում է հաղորդիչի տեսակը:

PMA տվյալների արագությունը

· PAM4 ռեժիմի համար.
— FGT հաղորդիչի տեսակը՝ 20 Գբիտ/վ 58 Գբիտ/վ
— FHT հաղորդիչի տեսակը՝ 56.1 Գբիտ/վ, 58 Գբ/վ, 116 Գբիտ/վ
· NRZ ռեժիմի համար.
— FGT հաղորդիչի տեսակը՝ 10 Գբիտ/վ 28.05 Գբիտ/վ
— FHT հաղորդիչի տեսակը՝ 28.05 Գբիտ/վ, 58 Գբիտ/վ

56.1 (FGT/FHT PAM4)
28.05 Գբիտ/վ (FGT/FHT NRZ)

Հստակեցնում է տվյալների արդյունավետ արագությունը հաղորդիչի ելքի վրա, որը ներառում է փոխանցում և այլ ծախսեր: Արժեքը հաշվարկվում է IP-ի կողմից՝ կլորացնելով մինչև 1 տասնորդական տեղ Gbps միավորում:

PMA ռեժիմ

· Դուպլեքս · Tx · Rx

Դուպլեքս

FHT հաղորդիչի տիպի համար աջակցվող ուղղությունը միայն դուպլեքս է: FGT հաղորդիչի տիպի համար աջակցվող ուղղությունն է Duplex, Tx և Rx:

PMA-ի համարը

· PAM4 ռեժիմի համար.

ուղիները

- 1-ից 12

· NRZ ռեժիմի համար.

- 1-ից 16

Ընտրեք գոտիների քանակը: Սիմպլեքս դիզայնի համար աջակցվող գոտիների թիվը 1 է:

PLL հղման ժամացույցի հաճախականությունը

· FHT հաղորդիչի տիպի համար՝ 156.25 ՄՀց
· FGT հաղորդիչի տեսակի համար՝ 27.5 ՄՀց 379.84375 ՄՀց՝ կախված ընտրված հաղորդիչի տվյալների արագությունից:

· FHT հաղորդիչի տիպի համար՝ 156.25 ՄՀց
· FGT հաղորդիչի տիպի համար՝ 165 ՄՀց

Նշում է հաղորդիչի տեղեկատու ժամացույցի հաճախականությունը:

Համակարգի PLL

—

տեղեկատու ժամացույց

հաճախականությունը

170 ՄՀց

Հասանելի է միայն FHT հաղորդիչի տեսակի համար: Հստակեցնում է System PLL տեղեկատու ժամացույցը և կօգտագործվի որպես F-Tile Reference և System PLL ժամացույցների Intel FPGA IP-ի մուտքագրում՝ System PLL ժամացույցը ստեղծելու համար:

Համակարգի PLL հաճախականությունը
Հավասարեցման ժամանակաշրջան

— 128 65536

Միացնել RS-FEC-ը

Միացնել

876.5625 ՄՀց 128 Միացնել

Նշում է System PLL ժամացույցի հաճախականությունը:
Հատկանշում է հավասարեցման նշիչի ժամանակահատվածը: Արժեքը պետք է լինի x2: Միացրեք՝ RS-FEC ֆունկցիան ակտիվացնելու համար:
շարունակել…

ISO 9001:2015 Գրանցված է

5. Պարամետրեր 683074 | 2022.04.28

Պարամետր

Արժեք

Կանխադրված

Նկարագրություն

Անջատել

PAM4 PCS մոդուլյացիայի ռեժիմի համար RS-FEC-ը միշտ միացված է:

Օգտագործողի միջերես

Հոսքային ռեժիմ

· ԼՐԻՎ · ՀԻՄՆԱԿԱՆ

Լրիվ

Ընտրեք տվյալների հոսքը IP-ի համար:

Լրիվ. այս ռեժիմն ուղարկում է փաթեթի մեկնարկի և փաթեթի ավարտի ցիկլը շրջանակում:

Հիմնական. Սա մաքուր հոսքային ռեժիմ է, որտեղ տվյալները ուղարկվում են առանց փաթեթի մեկնարկի, դատարկ և փաթեթի վերջի թողունակությունը մեծացնելու համար:

Միացնել CRC-ը

Միացնել անջատել

Անջատել

Միացրեք՝ CRC սխալի հայտնաբերումն ու ուղղումը միացնելու համար:

Միացնել ավտոմատ հավասարեցումը

Միացնել անջատել

Անջատել

Միացրեք՝ գծերի ավտոմատ հավասարեցման գործառույթը միացնելու համար:

Միացնել վրիպազերծման վերջնակետը

Միացնել անջատել

Անջատել

Երբ միացված է, F-Tile Serial Lite IV Intel FPGA IP-ն ներառում է ներկառուցված վրիպազերծման վերջնակետ, որը ներսից միանում է Avalon հիշողության քարտեզագրված ինտերֆեյսին: IP-ն կարող է կատարել որոշակի թեստեր և վրիպազերծման գործառույթներ J-ի միջոցովTAG օգտագործելով System Console-ը: Կանխադրված արժեքը Անջատված է:

Simplex Merging (Այս պարամետրի կարգավորումը հասանելի է միայն այն դեպքում, երբ ընտրում եք FGT dual simplex դիզայն):

RSFEC-ը միացված է մյուս Serial Lite IV Simplex IP-ին, որը տեղադրված է նույն FGT ալիք(ներ)ում:

Միացնել անջատել

Անջատել

Միացրեք այս տարբերակը, եթե Ձեզ անհրաժեշտ է կոնֆիգուրացիայի խառնուրդ՝ միացված և անջատված RS-FEC-ով F-Tile Serial Lite IV Intel FPGA IP-ի համար NRZ հաղորդիչի ռեժիմի երկակի սիմպլեքս դիզայնով, որտեղ և՛ TX, և՛ RX տեղադրվում են նույն FGT-ի վրա: ալիք(ներ):

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 43

683074 | 2022.04.28 Ուղարկել կարծիք

6. F-Tile Serial Lite IV Intel FPGA IP միջերեսի ազդանշաններ

6.1. Ժամացույցի ազդանշաններ

Աղյուսակ 19. Ժամացույցի ազդանշաններ

Անուն

Լայնության ուղղություն

Նկարագրություն

tx_core_clkout

Արդյունք TX հիմնական ժամացույցը TX անհատական PCS ինտերֆեյսի, TX MAC-ի և օգտագործողի տրամաբանության համար

TX տվյալների ուղին:

Այս ժամացույցը ստեղծվում է անհատական PCS բլոկից:

rx_core_clkout

Արդյունք RX միջուկային ժամացույց RX անհատական PCS ինտերֆեյսի համար, RX deskew FIFO, RX MAC

և օգտագործողի տրամաբանությունը RX տվյալների ուղու վրա:

Այս ժամացույցը ստեղծվում է անհատական PCS բլոկից:

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Մուտքային հաղորդիչի տեղեկատու ժամացույց:

Երբ հաղորդիչի տեսակը դրված է FGT, միացրեք այս ժամացույցը F-Tile Reference և System PLL ժամացույցների Intel FPGA IP-ի ելքային ազդանշանին (out_refclk_fgt_0): Երբ հաղորդիչի տեսակը դրված է FHT, միացեք

այս ժամացույցը F-Tile Reference-ի և System PLL ժամացույցների Intel FPGA IP-ի ելքային ազդանշանին (out_fht_cmmpll_clk_0):

Աջակցվող հաճախականությունների տիրույթի համար տե՛ս Պարամետրերը:

Մուտքային մուտքային ժամացույց՝ հաղորդիչի վերակազմավորման ինտերֆեյսի համար:

Ժամացույցի հաճախականությունը 100-ից 162 ՄՀց է:

Միացրեք այս մուտքային ժամացույցի ազդանշանը արտաքին ժամացույցի սխեմաներին կամ տատանվողներին:

Մուտքային մուտքային ժամացույց՝ հաղորդիչի վերակազմավորման ինտերֆեյսի համար:

Ժամացույցի հաճախականությունը 100-ից 162 ՄՀց է:

Միացրեք այս մուտքային ժամացույցի ազդանշանը արտաքին ժամացույցի սխեմաներին կամ տատանվողներին:

out_systemll_clk_ 1

Մուտքագրում

Համակարգի PLL ժամացույց:
Միացրեք այս ժամացույցը F-Tile Reference և System PLL ժամացույցների Intel FPGA IP-ի ելքային ազդանշանին (out_systempll_clk_0):

Առնչվող տեղեկատվության պարամետրերը 42-րդ էջում

6.2. Վերականգնել ազդանշանները

Աղյուսակ 20. Վերականգնել ազդանշանները

Անուն

Լայնության ուղղություն

tx_core_rst_n

Մուտքագրում

Ժամացույց տիրույթի ասինխրոն

rx_core_rst_n

Մուտքագրում

Ասինխրոն

tx_pcs_fec_phy_reset_n 1

Մուտքագրում

Ասինխրոն

Նկարագրություն

Ակտիվ-ցածր վերակայման ազդանշան: Վերականգնում է F-Tile Serial Lite IV TX MAC-ը:

Ակտիվ-ցածր վերակայման ազդանշան: Վերականգնում է F-Tile Serial Lite IV RX MAC-ը:

Ակտիվ-ցածր վերակայման ազդանշան:

շարունակել…

ISO 9001:2015 Գրանցված է

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Անուն

Լայնության ուղղության ժամացույցի տիրույթ

Նկարագրություն

Վերակայում է F-Tile Serial Lite IV TX հատուկ ԱՀ-ը:

rx_pcs_fec_phy_reset_n 1

Մուտքագրում

Ասինխրոն

Ակտիվ-ցածր վերակայման ազդանշան: Վերակայում է F-Tile Serial Lite IV RX հատուկ ԱՀ-ը:

reconfig_reset

Մուտքագրում

reconfig_clk Ակտիվ-բարձր վերակայման ազդանշան:

Վերականգնում է Avalon-ի հիշողության քարտեզագրված ինտերֆեյսի վերակազմավորման բլոկը:

reconfig_sl_reset

Մուտքագրեք reconfig_sl_clk Ակտիվ-բարձր վերակայման ազդանշան:

Վերականգնում է Avalon-ի հիշողության քարտեզագրված ինտերֆեյսի վերակազմավորման բլոկը:

6.3. MAC ազդանշաններ

Աղյուսակ 21.

TX MAC ազդանշաններ
Այս աղյուսակում N-ը ներկայացնում է IP պարամետրի խմբագրում սահմանված գծերի քանակը:

Անուն

Լայնություն

Ուղղության ժամացույցի տիրույթ

Նկարագրություն

tx_avs_ready

Արդյունք tx_core_clkout Avalon հոսքային ազդանշան:

Երբ պնդում է, ցույց է տալիս, որ TX MAC-ը պատրաստ է ընդունել տվյալներ:

tx_avs_data

· (64*N)*2 (PAM4 ռեժիմ)
· 64*N (NRZ ռեժիմ)

Մուտքագրում

tx_core_clkout Avalon հոսքային ազդանշան: TX տվյալներ.

tx_avs_channel

Մուտքագրեք tx_core_clkout Avalon հոսքային ազդանշան:

Ընթացիկ ցիկլի ընթացքում փոխանցվող տվյալների ալիքի համարը:

Այս ազդանշանը հասանելի չէ Հիմնական ռեժիմում:

tx_avs_valid

Մուտքագրեք tx_core_clkout Avalon հոսքային ազդանշան:

Երբ հաստատվում է, ցույց է տալիս, որ TX տվյալների ազդանշանը վավեր է:

tx_avs_startofpacket

Մուտքագրեք tx_core_clkout Avalon հոսքային ազդանշան:

Երբ պնդում է, ցույց է տալիս TX տվյալների փաթեթի սկիզբը:

Պնդեք միայն մեկ ժամացույցի ցիկլ յուրաքանչյուր փաթեթի համար:

Այս ազդանշանը հասանելի չէ Հիմնական ռեժիմում:

tx_avs_endofpacket

Մուտքագրեք tx_core_clkout Avalon հոսքային ազդանշան:

Երբ պնդում է, ցույց է տալիս TX տվյալների փաթեթի ավարտը:

Պնդեք միայն մեկ ժամացույցի ցիկլ յուրաքանչյուր փաթեթի համար:

Այս ազդանշանը հասանելի չէ Հիմնական ռեժիմում:

tx_avs_empty

Մուտքագրեք tx_core_clkout Avalon հոսքային ազդանշան:

Ցույց է տալիս անվավեր բառերի քանակը TX-ի տվյալների վերջնական պայթյունում:

Այս ազդանշանը հասանելի չէ Հիմնական ռեժիմում:

tx_num_valid_bytes_eob

Մուտքագրում

tx_core_clkout

Ցույց է տալիս վավեր բայթերի քանակը վերջնական պայթյունի վերջին բառում: Այս ազդանշանը հասանելի չէ Հիմնական ռեժիմում:
շարունակել…

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Անունը tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Լայնությունը 1
1 1
N 5

Ուղղության ժամացույցի տիրույթ

Նկարագրություն

Մուտքագրում

tx_core_clkout

Երբ հաստատվում է, այս ազդանշանը սկսում է օգտագործողի կողմից սահմանված տեղեկատվական ցիկլը:
Հաստատեք այս ազդանշանը նույն ժամացույցի ցիկլում, ինչպես tx_startofpacket պնդումը:
Այս ազդանշանը հասանելի չէ Հիմնական ռեժիմում:

Արդյունք tx_core_clkout Երբ հաստատվում է, ցույց է տալիս, որ TX տվյալների հղումը պատրաստ է տվյալների փոխանցման:

Արդյունք

tx_core_clkout

Երբ հաստատվում է, այս ազդանշանը սկսում է գոտիների վերահաստատումը:
Հաստատեք այս ազդանշանը մեկ ժամացույցի ընթացքում, որպեսզի MAC-ը գործարկի ALIGN CW ուղարկելու համար:

Մուտքագրում

tx_core_clkout Երբ հաստատվում է, MAC-ը ներարկում է CRC32 սխալ ընտրված գոտիներում:

Արդյունք tx_core_clkout Չի օգտագործվում:

Հետևյալ ժամանակային դիագրամը ցույց է տալիս նախկինampTX տվյալների փոխանցում 10 բառից օգտվողի տրամաբանությունից 10 TX սերիական ուղիներով:

Նկար 28.

TX տվյալների փոխանցման ժամանակի դիագրամ
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

0 նրբ

……………

STRT 0 10

N-10 END STRT 0

1 նրբ

……………

STRT 1 11

N-9 END STRT 1

N-10 END SIDLE N-9 END SIDLE

9 նրբ

……………

STRT 9 19

N-1 END STRT 9

N-1 END ՊԱՐՏԱԿԱՆ ՊԱՐՏԱԿԱՆ

Աղյուսակ 22.

RX MAC ազդանշաններ
Այս աղյուսակում N-ը ներկայացնում է IP պարամետրի խմբագրում սահմանված գծերի քանակը:

Անուն

Լայնություն

Ուղղության ժամացույցի տիրույթ

Նկարագրություն

rx_avs_ready

Մուտքագրեք rx_core_clkout Avalon հոսքային ազդանշան:

Երբ պնդում է, ցույց է տալիս, որ օգտագործողի տրամաբանությունը պատրաստ է ընդունել տվյալներ:

rx_avs_data

(64*N)*2 (PAM4 ռեժիմ)
64*N (NRZ ռեժիմ)

Արդյունք

rx_core_clkout Avalon հոսքային ազդանշան: RX տվյալներ.

rx_avs_channel

Արդյունք rx_core_clkout Avalon հոսքային ազդանշան:

Տվյալների համար ալիքի համարը

ստացված ընթացիկ ցիկլի վրա:

Այս ազդանշանը հասանելի չէ Հիմնական ռեժիմում:

rx_avs_valid

Արդյունք rx_core_clkout Avalon հոսքային ազդանշան:

շարունակել…

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 46

Ուղարկել կարծիք

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Անուն

Լայնություն

Ուղղության ժամացույցի տիրույթ

Նկարագրություն

Երբ հաստատվում է, ցույց է տալիս, որ RX տվյալների ազդանշանը վավեր է:

rx_avs_startofpacket

Արդյունք rx_core_clkout Avalon հոսքային ազդանշան:

Երբ պնդում է, ցույց է տալիս RX տվյալների փաթեթի սկիզբը:

Պնդեք միայն մեկ ժամացույցի ցիկլ յուրաքանչյուր փաթեթի համար:

Այս ազդանշանը հասանելի չէ Հիմնական ռեժիմում:

rx_avs_endofpacket

Արդյունք rx_core_clkout Avalon հոսքային ազդանշան:

Երբ պնդում է, ցույց է տալիս RX տվյալների փաթեթի ավարտը:

Պնդեք միայն մեկ ժամացույցի ցիկլ յուրաքանչյուր փաթեթի համար:

Այս ազդանշանը հասանելի չէ Հիմնական ռեժիմում:

rx_avs_empty

Արդյունք rx_core_clkout Avalon հոսքային ազդանշան:

Ցույց է տալիս ոչ վավեր բառերի քանակը RX-ի տվյալների վերջնական պայթյունում:

Այս ազդանշանը հասանելի չէ Հիմնական ռեժիմում:

rx_num_valid_bytes_eob

Արդյունք

rx_core_clkout Ցույց է տալիս վավեր բայթերի քանակը վերջնական պայթյունի վերջին բառում:
Այս ազդանշանը հասանելի չէ Հիմնական ռեժիմում:

rx_is_usr_cmd

Արդյունք rx_core_clkout Երբ հաստատվում է, այս ազդանշանը սկսում է օգտվող-

սահմանված տեղեկատվական ցիկլը.

Հաստատեք այս ազդանշանը նույն ժամացույցի ցիկլում, ինչպես tx_startofpacket պնդումը:

Այս ազդանշանը հասանելի չէ Հիմնական ռեժիմում:

rx_link_up

Արդյունք rx_core_clkout Երբ հաստատվում է, ցույց է տալիս RX տվյալների հղումը

պատրաստ է տվյալների ընդունման:

rx_link_reinit

Մուտք rx_core_clkout Երբ հաստատվում է, այս ազդանշանը սկսում է գոտիներ

վերահաստատում.

Եթե անջատում եք Enable Auto Alignment-ը, հաստատեք այս ազդանշանը մեկ ժամացույցի ընթացքում, որպեսզի MAC-ը նորից հարթեցնի գոտիները: Եթե միացնել «Auto Alignment»-ը սահմանված է, MAC-ն ավտոմատ կերպով վերահաստատում է գոտիները:

Մի հաստատեք այս ազդանշանը, երբ միացնել ավտոմատ հավասարեցումը սահմանված է:

rx_error

(N*2*2)+3 (PAM4 ռեժիմ)
(N*2)*3 (NRZ ռեժիմ)

Արդյունք

rx_core_clkout

Երբ պնդում է, ցույց է տալիս, որ սխալի պայմանները տեղի են ունենում RX տվյալների ուղու վրա:
· [(N*2+2):N+3] = Ցույց է տալիս PCS-ի սխալը կոնկրետ գծի համար:
· [N+2] = Ցույց է տալիս հավասարեցման սխալը: Վերսկսեք գծի հավասարեցումը, եթե այս բիթը հաստատված է:
· [N+1]= Ցույց է տալիս, որ տվյալները փոխանցվում են օգտվողի տրամաբանությանը, երբ օգտագործողի տրամաբանությունը պատրաստ չէ:
· [N] = Ցույց է տալիս հավասարեցման կորուստը:
· [(N-1):0] = Ցույց է տալիս, որ տվյալները պարունակում են CRC սխալ:

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

6.4. Փոխանցիչի վերակազմակերպման ազդանշաններ

Աղյուսակ 23.

PCS-ի վերակազմակերպման ազդանշաններ
Այս աղյուսակում N-ը ներկայացնում է IP պարամետրի խմբագրում սահմանված գծերի քանակը:

Անուն

Լայնություն

Ուղղության ժամացույցի տիրույթ

Նկարագրություն

reconfig_sl_read

Մուտքագրեք reconfig_sl_ PCS-ի վերակազմակերպման կարդալ հրամանը

clk

ազդանշաններ.

reconfig_sl_write

Մուտքագրեք reconfig_sl_ PCS-ի վերակազմակերպման գրել

clk

հրամանի ազդանշաններ.

reconfig_sl_address

14 բիթ + clogb2N

Մուտքագրում

reconfig_sl_ clk

Նշում է PCS-ի վերակազմավորումը Avalon-ի հիշողության քարտեզագրված ինտերֆեյսի հասցեն ընտրված գոտում:
Յուրաքանչյուր գիծ ունի 14 բիթ, իսկ վերին բիթերը վերաբերում են գծի շեղմանը:
Example, 4-գիծ NRZ/PAM4 դիզայնի համար՝ reconfig_sl_address[13:0]՝ հղում անելով հասցեի արժեքին.
· reconfig_sl_address[15:1 4] սահմանվել է 00 = հասցե 0-ի համար:
· reconfig_sl_address[15:1 4] սահմանվել է 01 = հասցե 1-ի համար:
· reconfig_sl_address[15:1 4] սահմանվել է 10 = հասցե 2-ի համար:
· reconfig_sl_address[15:1 4] սահմանվել է 11 = հասցե 3-ի համար:

reconfig_sl_readdata

Արդյունք reconfig_sl_ Նշում է PCS-ի վերակազմավորման տվյալները

clk

կարդալու պատրաստ ցիկլով a

ընտրված գոտի.

reconfig_sl_waitrequest

Արդյունք reconfig_sl_ ներկայացնում է PCS-ի վերակազմավորումը

clk

Avalon հիշողության քարտեզագրված ինտերֆեյս

փակող ազդանշան ընտրված գոտում:

reconfig_sl_writedata

Մուտք reconfig_sl_ Նշում է PCS-ի վերակազմավորման տվյալները

clk

գրելու ցիկլի վրա a

ընտրված գոտի.

reconfig_sl_readdata_vali

Արդյունք

reconfig_sl_ Նշում է PCS-ի վերակազմավորումը

clk

ստացված տվյալները վավեր են ընտրվածում

գոտի.

Աղյուսակ 24.

F-Tile կոշտ IP-ի վերակազմակերպման ազդանշաններ
Այս աղյուսակում N-ը ներկայացնում է IP պարամետրի խմբագրում սահմանված գծերի քանակը:

Անուն

Լայնություն

Ուղղության ժամացույցի տիրույթ

Նկարագրություն

reconfig_read

Մուտքագրեք reconfig_clk PMA-ի վերակազմակերպման ընթերցումը

հրամանի ազդանշաններ.

reconfig_write

Մուտքագրեք reconfig_clk PMA վերակազմակերպման գրություն

հրամանի ազդանշաններ.

reconfig_address

18 բիթ + clog2bN

Մուտքագրում

reconfig_clk

Նշում է PMA Avalon հիշողության քարտեզագրված ինտերֆեյսի հասցեն ընտրված գոտում:
շարունակել…

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 48

Ուղարկել կարծիք

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Անուն
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Լայնություն
32 1 32 1

Ուղղության ժամացույցի տիրույթ

Նկարագրություն

Երկու PAM4 և NRZ ռեժիմներում յուրաքանչյուր գիծ ունի 18 բիթ, իսկ մնացած վերին բիթերը վերաբերում են գծի շեղմանը:
Example, 4 գծի դիզայնի համար.
· reconfig_address[19:18] սահմանվել է 00 = հասցե 0-ի համար:
· reconfig_address[19:18] սահմանվել է 01 = հասցե 1-ի համար:
· reconfig_address[19:18] սահմանվել է 10 = հասցե 2-ի համար:
· reconfig_address[19:18] սահմանվել է 11 = հասցե 3-ի համար:

Արդյունք

reconfig_clk Նշում է PMA-ի տվյալները, որոնք պետք է ընթերցվեն պատրաստի ցիկլով ընտրված գոտում:

Արդյունք

reconfig_clk Ներկայացնում է PMA Avalon հիշողության քարտեզագրված ինտերֆեյսի դադարեցման ազդանշան ընտրված գոտում:

Մուտքագրում

reconfig_clk Նշում է PMA-ի տվյալները, որոնք պետք է գրվեն ընտրված գոտում գրելու ցիկլի վրա:

Արդյունք

reconfig_clk Նշում է, որ PMA-ի վերակազմակերպման ստացված տվյալները վավեր են ընտրված գոտում:

6.5. PMA ազդանշաններ

Աղյուսակ 25.

PMA ազդանշաններ
Այս աղյուսակում N-ը ներկայացնում է IP պարամետրի խմբագրում սահմանված գծերի քանակը:

Անուն

Լայնություն

Ուղղության ժամացույցի տիրույթ

Նկարագրություն

phy_tx_lanes_stable

N*2 (PAM4 ռեժիմ)
N (NRZ ռեժիմ)

Արդյունք

Ասինխրոն Երբ պնդում է, ցույց է տալիս, որ TX տվյալների ուղին պատրաստ է տվյալներ ուղարկելու:

tx_pll_locked

N*2 (PAM4 ռեժիմ)
N (NRZ ռեժիմ)

Արդյունք

Ասինխրոն Երբ հաստատվում է, ցույց է տալիս, որ TX PLL-ը հասել է արգելափակման կարգավիճակին:

phy_ehip_ready

N*2 (PAM4 ռեժիմ)
N (NRZ ռեժիմ)

Արդյունք

Ասինխրոն

Երբ պնդում է, ցույց է տալիս, որ մաքսային PCS-ն ավարտել է ներքին սկզբնավորումը և պատրաստ է փոխանցման:
Այս ազդանշանը հաստատվում է tx_pcs_fec_phy_reset_n և tx_pcs_fec_phy_reset_nare-ից հետո:

tx_serial_data

Արդյունք TX սերիական ժամացույց TX սերիական կապում:

rx_serial_data

Մուտքագրեք RX սերիական ժամացույց RX սերիական կապում:

phy_rx_block_lock

N*2 (PAM4 ռեժիմ)
N (NRZ ռեժիմ)

Արդյունք

Asynchronous Երբ պնդում է, ցույց է տալիս, որ 66b բլոկի հավասարեցումն ավարտվել է գոտիների համար:

rx_cdr_lock

N*2 (PAM4 ռեժիմ)

Արդյունք

Ասինխրոն

Երբ պնդում է, ցույց է տալիս, որ վերականգնված ժամացույցները կողպված են տվյալների համար:
շարունակել…

Ուղարկել կարծիք

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Անվանեք phy_rx_pcs_ready phy_rx_hi_ber

Լայնություն

Ուղղության ժամացույցի տիրույթ

Նկարագրություն

N (NRZ ռեժիմ)

N*2 (PAM4 ռեժիմ)
N (NRZ ռեժիմ)

Արդյունք

Ասինխրոն

Երբ պնդում է, ցույց է տալիս, որ համապատասխան Ethernet ալիքի RX ուղիները լիովին հավասարեցված են և պատրաստ են տվյալներ ստանալու համար:

N*2 (PAM4 ռեժիմ)
N (NRZ ռեժիմ)

Արդյունք

Ասինխրոն

Երբ պնդում է, ցույց է տալիս, որ համապատասխան Ethernet ալիքի RX PCS-ը գտնվում է HI BER վիճակում:

F-Tile Serial Lite IV Intel® FPGA IP օգտագործողի ուղեցույց 50

Ուղարկել կարծիք

683074 | 2022.04.28 Ուղարկել կարծիք

7. Նախագծում F-Tile Serial Lite IV Intel FPGA IP-ով

7.1. Վերականգնել ուղեցույցները
Հետևեք վերակայման այս ուղեցույցներին՝ ձեր համակարգի մակարդակի վերակայումն իրականացնելու համար:
· Համակարգի մակարդակում tx_pcs_fec_phy_reset_n և rx_pcs_fec_phy_reset_n ազդանշանները կապել՝ TX և RX PCS-ները միաժամանակ վերականգնելու համար:
· Միաժամանակ հաստատեք tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n և reconfig_reset ազդանշանները: IP-ի վերակայման և սկզբնավորման հաջորդականությունների մասին լրացուցիչ տեղեկությունների համար տե՛ս Վերակայել և կապել սկզբնավորումը:
· Պահեք tx_pcs_fec_phy_reset_n, և rx_pcs_fec_phy_reset_n ազդանշանները ցածր, և reconfig_reset ազդանշանը բարձր և սպասեք, որ tx_reset_ack և rx_reset_ack պատշաճ կերպով զրոյացնեն F-սալիկի կոշտ IP-ն և վերակազմավորման բլոկները:
· FPGA սարքերի միջև արագ կապակցման հասնելու համար միևնույն ժամանակ վերակայեք միացված F-Tile Serial Lite IV Intel FPGA IP-ները: Տե՛ս F-Tile Serial Lite IV Intel FPGA IP Design ExampՕգտագործողի ուղեցույց՝ գործիքակազմի միջոցով IP TX և RX կապի մոնիտորինգի մասին տեղեկությունների համար:
Առնչվող տեղեկատվություն
· Վերականգնել և կապել սկզբնավորումը 37-րդ էջում
· F-Tile Serial Lite IV Intel FPGA IP դիզայն ExampՕգտագործողի ուղեցույց

7.2. Սխալների հետ կապված ուղեցույցներ

Հետևյալ աղյուսակը թվարկում է սխալների հետ կապված ուղեցույցները սխալի պայմանների համար, որոնք կարող են առաջանալ F-Tile Serial Lite IV Intel FPGA IP դիզայնի հետ:

Աղյուսակ 26. Սխալների վիճակի և բեռնաթափման ուղեցույցներ

Սխալի պայման
Մեկ կամ մի քանի երթուղիներ չեն կարող կապ հաստատել տվյալ ժամանակաշրջանից հետո:

Ուղեցույցներ
Կիրառեք ժամանակի դադարեցման համակարգ՝ հավելվածի մակարդակում հղումը վերականգնելու համար:

Կապի հաստատումից հետո գոտին կորցնում է հաղորդակցությունը:
Գոտին կորցնում է հաղորդակցությունը երեսպատման գործընթացում:

Դա կարող է տեղի ունենալ տվյալների փոխանցման փուլերից հետո կամ ընթացքում: Կիրառեք կապի կորստի հայտնաբերում հավելվածի մակարդակում և վերակայեք հղումը:
Իրականացնել հղման վերսկսման գործընթացը սխալ գծի համար: Դուք պետք է համոզվեք, որ տախտակի երթուղին չի գերազանցում 320 միջերեսը:

Կորստի գոտիների հավասարեցում բոլոր գոտիների հավասարեցումից հետո:

Դա կարող է տեղի ունենալ տվյալների փոխանցման փուլերից հետո կամ ընթացքում: Կիրառեք երթևեկության հավասարեցման կորստի հայտնաբերում կիրառման մակարդակում՝ գոտիների հավասարեցման գործընթացը վերսկսելու համար:

ISO 9001:2015 Գրանցված է

683074 | 2022.04.28 Ուղարկել կարծիք

8. F-Tile Serial Lite IV Intel FPGA IP Օգտագործողի ուղեցույց Արխիվներ

IP տարբերակները նույնն են, ինչ Intel Quartus Prime Design Suite ծրագրային ապահովման տարբերակները մինչև v19.1: Intel Quartus Prime Design Suite ծրագրային ապահովման 19.2 կամ ավելի նոր տարբերակից IP միջուկներն ունեն IP տարբերակման նոր սխեմա:

Եթե IP-ի հիմնական տարբերակը նշված չէ, ապա կիրառվում է նախորդ IP-ի հիմնական տարբերակի օգտագործման ուղեցույցը:

Intel Quartus Prime տարբերակը
21.3

IP Core տարբերակը 3.0.0

Օգտագործման ուղեցույց F-Tile Serial Lite IV Intel® FPGA IP Օգտագործողի ուղեցույց

ISO 9001:2015 Գրանցված է

683074 | 2022.04.28 Ուղարկել կարծիք

9. Փաստաթղթերի վերանայման պատմություն F-Tile Serial Lite IV Intel FPGA IP օգտագործողի ուղեցույց

Փաստաթղթի տարբերակ 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime տարբերակը
22.1
21.3 21.3 21.2

IP տարբերակ 5.0.0
3.0.0 3.0.0 2.0.0

Փոփոխություններ
· Թարմացված աղյուսակ. F-Tile Serial Lite IV Intel FPGA IP-ի առանձնահատկություններ — Տվյալների փոխանցման թարմացված նկարագրություն՝ լրացուցիչ FHT հաղորդիչի արագության աջակցությամբ՝ 58G NRZ, 58G PAM4 և 116G PAM4:
· Թարմացված աղյուսակ. F-Tile Serial Lite IV Intel FPGA IP պարամետրի նկարագրություն — Ավելացված է նոր պարամետր · Համակարգի PLL հղման ժամացույցի հաճախականություն · Միացնել վրիպազերծման վերջնակետը — Թարմացվել է PMA տվյալների արագության արժեքները.
· Թարմացվել է աղյուսակում տվյալների փոխանցման նկարագրությունը. F-Tile Serial Lite IV Intel FPGA IP-ի առանձնահատկությունները:
· Սեղանի անունը վերանվանվել է IP-ի F-Tile Serial Lite IV Intel FPGA IP պարամետրի նկարագրությունը Պարամետրերի բաժնում՝ պարզության համար:
· Թարմացված աղյուսակ. IP պարամետրեր. — Ավելացվել է նոր պարամետր – RSFEC-ը միացված է մյուս Serial Lite IV Simplex IP-ին, որը տեղադրված է նույն FGT ալիք(ներ)ում: — Թարմացվել է հաղորդիչի հղման ժամացույցի հաճախականության լռելյայն արժեքները:
Նախնական թողարկում.

ISO 9001:2015 Գրանցված է

Փաստաթղթեր / ռեսուրսներ

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] Օգտագործողի ուղեցույց F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Օգտագործողի ուղեցույց F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP