UG0644 DDR AXI Arbiter
Termékinformáció
A DDR AXI Arbiter egy hardverkomponens, amely a
64 bites AXI-mester interfész a DDR-SDRAM-chip vezérlőkhöz.
Általában videoalkalmazásokban használják pufferelésre és
videó pixel adatok feldolgozása. A termék használati útmutatója biztosítja
részletes információk és utasítások a hardver implementációjáról,
szimuláció és erőforrás-felhasználás.
Hardver megvalósítás
A DDR AXI Arbitert úgy tervezték, hogy interfész legyen a DDR-SDRAM-mal
chipen lévő vezérlők. 64 bites AXI master interfészt biztosít
amely lehetővé teszi a videó pixel adatainak gyors feldolgozását. A termék felhasználója
kézikönyv a DDR AXI részletes tervezési leírását tartalmazza
Arbiter és hardveres megvalósítása.
Szimuláció
A termék használati útmutatója utasításokat ad a szimulációhoz
DDR AXI Arbiter MSS SmartDesign és Testbench eszközökkel. Ezek
eszközök segítségével a felhasználó ellenőrizheti a tervezés helyességét és
biztosítsa a hardverkomponens megfelelő működését.
Erőforrás felhasználás
A DDR AXI Arbiter rendszererőforrásokat, például logikát használ
cellák, memóriablokkok és útválasztási erőforrások. A termék felhasználója
kézikönyv részletes erőforrás-felhasználási jelentést ad, amely
felvázolja a DDR AXI Arbiter erőforrásigényét. Ez
információk felhasználhatók annak biztosítására, hogy a hardverkomponens képes legyen
a rendelkezésre álló rendszererőforrásokon belül kell megvalósítani.
A termék használati útmutatója
A következő utasítások útmutatást adnak a használatához
DDR AXI döntőbíró:
1. lépés: Hardvermegvalósítás
Valósítsa meg a DDR AXI Arbiter hardverkomponenst az interfészhez
a DDR-SDRAM chip-vezérlőkkel. Kövesse a tervezést
a termék használati útmutatójában található leírást a megfelelőség biztosítása érdekében
a hardverkomponens megvalósítása.
2. lépés: Szimuláció
Szimulálja a DDR AXI Arbiter tervezést az MSS SmartDesign és a
Próbapadi szerszámok. Kövesse a termékben található utasításokat
használati útmutatót a tervezés helyességének ellenőrzésére és biztosítására
a hardverkomponens megfelelő működése.
3. lépés: Erőforrások felhasználása
Review a termékben található erőforrás-felhasználási jelentést
felhasználói kézikönyv a DDR AXI erőforrásigényének meghatározásához
Döntőbíró. Győződjön meg arról, hogy a hardverkomponens implementálható
a rendelkezésre álló rendszererőforrásokon belül.
Ezen utasítások követésével hatékonyan használhatja a DDR-t
AXI Arbiter hardver komponens videó pixel adatok puffereléséhez és
feldolgozás videó alkalmazásokban.
UG0644 felhasználói kézikönyv
DDR AXI döntőbíró
2018. február
DDR AXI döntőbíró
Tartalom
1 Verziótörténet ………………………………………………………………………………………………………………….. 1
1.1 5.0 verzió …………………………………………………………………………………………………………………………. 1 1.2 Verzió 4.0 …………………………………………………………………………………………………………………………. 1 1.3 3.0 verzió …………………………………………………………………………………………………………………………. 1 1.4 Verzió 2.0 …………………………………………………………………………………………………………………………. 1 1.5 Verzió 1.0 …………………………………………………………………………………………………………………………. 1
2 Bevezetés …………………………………………………………………………………………………………………….. 2 3 Hardver Megvalósítás ………………………………………………………………………………………………… 3
3.1 Tervezési leírás …………………………………………………………………………………………………………………… 3 3.2 Bemenetek és kimenetek ………………………………………………………………………………………………………………….. 5 3.3 Konfigurációs paraméterek ……… …………………………………………………………………………………………. 13 3.4 Időzítési diagramok …………………………………………………………………………………………………………………. 14 3.5 Tesztpad ……………………………………………………………………………………………………………………….. 16
3.5.1 Az MSS SmartDesign szimulálása ……………………………………………………………………………………………………. 25 3.5.2 Szimulációs próbapad ………………………………………………………………………………………………………………. 30 3.6 Erőforrások felhasználása ……………………………………………………………………………………………………………….. 31
UG0644 Felhasználói kézikönyv 5.0-s verzió
DDR AXI döntőbíró
1
Revíziótörténet
A felülvizsgálati előzmények leírják a dokumentumban végrehajtott változtatásokat. A változtatások átdolgozásonként vannak felsorolva, a legfrissebb kiadványtól kezdve.
1.1
Felülvizsgálat 5.0
A jelen dokumentum 5.0-s verziójában az Erőforrás-felhasználás szakasz és az Erőforrás-használati jelentés
frissítve lettek. További információkért lásd: Erőforrás-felhasználás (lásd: 31. oldal).
1.2
Felülvizsgálat 4.0
Az alábbiakban összefoglaljuk a jelen dokumentum 4.0-s verziójában történt változásokat.
A tesztpad konfigurációs paraméterei hozzáadva a táblázathoz. További információkért lásd: Konfigurációs paraméterek (lásd: 16. oldal). Hozzáadott információk a mag tesztpaddal történő szimulálásához. További információkért lásd: Testbench (lásd: 16. oldal). Frissítette a táblázatban szereplő DDR AXI Arbiter erőforrás-kihasználtságát. További információkért lásd: Erőforrás-felhasználás (lásd: 31. oldal).
1.3
Felülvizsgálat 3.0
Az alábbiakban összefoglaljuk a jelen dokumentum 3.0-s verziójában történt változásokat.
8 bites információ hozzáadva az 1. és 2. írási csatornához. További információkért lásd a Tervezési leírást (lásd a 3. oldalt). Frissített Testbench szakasz. További információkért lásd: Testbench (lásd: 16. oldal).
1.4
Felülvizsgálat 2.0
Ennek a dokumentumnak a 2.0-s verziójában az ábrákat és táblázatokat a Testbench részben frissítettük.
További információkért lásd: Testbench (lásd: 16. oldal).
1.5
Felülvizsgálat 1.0
Az 1.0-s verzió volt a dokumentum első kiadása
UG0644 Felhasználói kézikönyv 5.0-s verzió
1
DDR AXI döntőbíró
2
Bevezetés
Az emlékek minden tipikus video- és grafikus alkalmazás szerves részét képezik. A videó pixeladatok pufferelésére szolgálnak. Egy általános pufferelés plampLe olyan megjelenítési keretpufferek, amelyekben a képkocka teljes videopixeladata pufferelve van a memóriában.
A kettős adatsebességű (DDR) szinkron DRAM (SDRAM) a pufferelésre szolgáló videoalkalmazások egyik leggyakrabban használt memóriája. Az SDRAM-ot a sebessége miatt használják, amely a videorendszerek gyors feldolgozásához szükséges.
A következő ábrán egy exampA DDR-SDRAM memória és a videoalkalmazás rendszerszintű diagramja.
1. ábra · DDR-SDRAM memória interfész
A Microsemi SmartFusion®2 System-on-Chip (SoC) rendszerben két chipen található DDR-vezérlő található 64 bites továbbfejlesztett bővíthető interfésszel (AXI) és 32 bites fejlett, nagy teljesítményű busz (AHB) szolga interfésszel a terepi programozhatóság felé. kaputömb (FPGA) szövet. Egy AXI vagy AHB mester interfész szükséges a DDR-SDRAM memória olvasásához és írásához, amely a chipen található DDR vezérlőkhöz kapcsolódik.
UG0644 Felhasználói kézikönyv 5.0-s verzió
2
DDR AXI döntőbíró
3
Hardver megvalósítás
3.1
Tervezési leírás
A DDR AXI Arbiter 64 bites AXI master interfészt biztosít a DDR-SDRAM chipen lévő vezérlőihez.
SmartFusion2 eszközök. A DDR AXI Arbiternek négy olvasási és két írási csatornája van
felhasználói logika. A blokk dönt a négy olvasási csatorna között, hogy hozzáférést biztosítson az AXI olvasáshoz
körmérkőzéses módon. Amíg az 1. olvasási csatorna master olvasási kérelme magas, az AXI
olvasási csatorna van hozzárendelve. Az 1. olvasási csatorna rögzített kimeneti adatszélessége 24 bit. Olvassa el a 2., 3. csatornát,
és 4 8 bites, 24 bites vagy 32 bites adatkimeneti szélességként konfigurálható. Ezt a globális választja ki
konfigurációs paraméter.
A blokk dönt a két írási csatorna között is, hogy kör-robin módon hozzáférést biztosítson az AXI írási csatornához. Mindkét írási csatorna azonos prioritású. Az 1. és 2. írási csatorna 8 bites, 24 bites vagy 32 bites bemeneti adatszélességként konfigurálható.
UG0644 Felhasználói kézikönyv 5.0-s verzió
3
DDR AXI döntőbíró
A következő ábra a DDR AXI Arbiter legfelső szintű kitűzési diagramját mutatja. 2. ábra · A DDR AXI Arbiter blokk legfelső szintű blokkdiagramja
UG0644 Felhasználói kézikönyv 5.0-s verzió
4
DDR AXI döntőbíró
A következő ábra a SmartFusion2 eszközbe portolt DDR AXI Arbiter blokkkal rendelkező rendszer legfelső szintű blokkdiagramját mutatja. 3. ábra · A DDR AXI Arbiter rendszerszintű blokkdiagramja a SmartFusion2 eszközön
3.2
Bemenetek és kimenetek
Az alábbi táblázat felsorolja a DDR AXI Arbiter bemeneti és kimeneti portjait.
1. táblázat · A DDR AXI Arbiter bemeneti és kimeneti portjai
Jel neve RESET_N_I
Iránybevitel
Szélesség
SYS_CLOCK_I BUFF_READ_CLOCK_I
Bemenet Bemenet
rd_req_1_i rd_ack_o
Bemenet kimenet
rd_done_1_o start_read_addr_1_i
Kimenet bemenet
bájtok_olvasandó_1_i
Bemenet
video_rdata_1_o
Kimenet
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Leírás
Aktív alacsony aszinkron visszaállítási jel a tervezéshez
Rendszeróra
Az írási csatorna belső pufferének olvasási órája a SYS_CLOCK_I frekvenciájának duplája kell legyen
Olvassa el a Mester 1 kérését
Választottbírói nyugtázás az 1. mestertől érkező kérés olvasásához
Olvassa el a befejezést a Mester 1-hez
DDR-cím, ahonnan az olvasást el kell indítani a 1-s olvasási csatornához
Az 1. olvasási csatornából kiolvasandó bájtok
Videó adatkimenet az 1. olvasási csatornáról
UG0644 Felhasználói kézikönyv 5.0-s verzió
5
DDR AXI döntőbíró
Jel neve rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bájtok_olvasandó_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bájtok_olvasandó_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bájtok_olvasandó_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bájtok_írása_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Irány Kimenet Bemenet Kimenet
Kimenet bemenet
Bemenet
Kimenet
Kimenet Bemenet Kimenet
Kimenet bemenet
Bemenet
Kimenet
Kimenet Bemenet Kimenet
Kimenet bemenet
Bemenet
Kimenet
Kimenet Bemenet Kimenet
Kimenet bemenet
Bemenet
Bemenet
Bemenet Bemenet
Szélesség
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_AXI_CHANN] g_RD_CHANNEL3_VIDEO_DATA_WIDTH3 ):1] [(g_AXI_AWIDTH-0:3] 1 ] [(g_WR_CHANNEL0_VIDEO_DATA_WIDTH1):0]
Leírás Érvényes adatok olvasása az 1. olvasási csatornáról Olvasási kérés a 2. mestertől Arbiter nyugtázása a 2. mester olvasási kérelméhez Olvasás befejezése a 2. mestertől DDR címre, ahonnan az olvasást el kell kezdeni a 2. olvasási csatornához, a 2. olvasási csatornából kiolvasandó bájtok Videó adatok kimenet a 2. olvasási csatornáról Érvényes adatok olvasása a 2. olvasási csatornáról Olvasási kérés a Master 3-tól Arbiter nyugtázása a Master 3 olvasási kérelméhez Olvasás befejezése a Master 3 DDR-címhez, ahonnan az olvasást el kell kezdeni az olvasási csatornához 3. bájtokat kell kiolvasni az olvasásból 3. csatorna Videó adatkimenet a 3. olvasási csatornáról Érvényes adatok olvasása a 3. olvasási csatornáról Olvasási kérés a mestertől 4. Arbiter nyugtázása a mestertől érkező olvasási kérelemhez kiolvasás a 4-es olvasási csatornából Videó adatkimenet a 4-es olvasási csatornából Érvényes adatok olvasása az olvasási csatornából Az 4. írási csatornáról írandó bájtok Videó adatok Bemenet az 4. írási csatornára
Az 1. csatorna írására érvényes adatok írása Írási kérés az 1. mestertől
UG0644 Felhasználói kézikönyv 5.0-s verzió
6
DDR AXI döntőbíró
Jel neve wr_ack_2_o
Irány kimenet
wr_done_2_o start_write_addr_2_i
Kimenet bemenet
bájtok_írása_2_i
Bemenet
video_wdata_2_i
Bemenet
wdata_valid_2_i AXI I/F jelek Olvasás Cím Csatorna m_arid_o
Bemenet kimenet
m_araddr_o
Kimenet
m_arlen_o
Kimenet
m_arsize_o m_arburst_o
Kimenet Kimenet
m_arlock_o
Kimenet
m_arcache_o
Kimenet
m_arprot_o
Kimenet
Szélesség
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Leírás Arbiter nyugtázása a Master 2 írási kérelméhez Az írás befejezése a Master 2 DDR címre, amelyre az írásnak a 2. írási csatornáról kell történnie
A 2-s csatorna írására érvényes adatok írása
Olvassa el a címazonosítót. Azonosítás tag a jelek olvasási címcsoportjához.
Olvassa el a címet. Az olvasási sorozatos tranzakció kezdeti címét adja meg. Csak a sorozat kezdeti címe van megadva.
Burst hossza. Az átvitelek pontos számát adja meg egy sorozatban. Ez az információ határozza meg a címhez tartozó adatátvitelek számát
Burst mérete. Az egyes átvitelek mérete a sorozatban
Burst típusú. A méretinformációkkal együtt részletezi, hogyan számítják ki a sorozaton belüli egyes átvitelek címét.
Javítva: 2'b01 à Növekményes címsorozat
Zár típusa. További információkat nyújt az átvitel atomi jellemzőiről.
Javítva 2'b00 à Normál hozzáférés
Gyorsítótár típusa. További információkat nyújt az átvitel gyorsítótárazható jellemzőiről.
Javítva 4'b0000 à Nem gyorsítótárazható és nem pufferelhető
Védelem típusa. Védelmi egység információkat biztosít a tranzakcióhoz.
Javítva 3'b000 à Normál, biztonságos adathozzáférés
UG0644 Felhasználói kézikönyv 5.0-s verzió
7
DDR AXI döntőbíró
Jel neve m_arvalid_o
Irány kimenet
Szélesség
m_ready_i
Bemenet
Adatcsatorna olvasása
m_rid_i
Bemenet
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Bemenet Bemenet
[(g_AXI_DWIDTH-1):0] [1:0]Bemenet Bemenet
m_rready_o
Kimenet
Írja be a címcsatornát
m_awid_o
Kimenet
m_awaddr_o
Kimenet
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Felhasználói kézikönyv 5.0-s verzió
Leírás Olvasott cím érvényes.
Ha MAGAS, az olvasási cím és a vezérlő információ érvényes, és magas marad mindaddig, amíg az m_arready cím nyugtázó jele magas lesz.
'1' = A cím és a vezérlő információ érvényes
'0' = A cím és a vezérlő információ nem érvényes. Olvassa el a címet. A slave készen áll egy cím és a kapcsolódó vezérlőjelek fogadására:
1 = slave kész
0 = a slave nem kész.
Olvassa el az azonosítót tag. ID tag jelek olvasott adatcsoportjából. Az m_rid értéket a slave generálja, és meg kell egyeznie az olvasási tranzakció m_arid értékével, amelyre válaszol. Adatok olvasása. Olvassa el a választ.
Az olvasási átvitel állapota. A megengedett válaszok: OKAY, EXOKAY, SLVERR és DECERR. Olvassa el utoljára.
Utolsó átvitel olvasási sorozatban. Olvasás érvényes. A szükséges kiolvasási adatok rendelkezésre állnak, és az olvasási átvitel befejeződhet:
1 = elérhető adatok olvashatók
0 = az adatok nem állnak rendelkezésre. Olvassa kész. A Mester elfogadhatja a beolvasott adatokat és válaszinformációkat:
1= mester kész
0 = a mester nem kész.
Írja be a címazonosítót. Azonosítás tag a jelek írási címcsoportjához. Írj címet. Megadja az első átvitel címét egy írási sorozatos tranzakcióban. A kapcsolódó vezérlőjelek a burst fennmaradó átviteleinek címének meghatározására szolgálnak.
8
DDR AXI döntőbíró
Jel neve m_awlen_o
Irány kimenet
Szélesség [3:0]
m_awsize_o
Kimenet
[2:0]m_awburst_o
Kimenet
[1:0]m_awlock_o
Kimenet
[1:0]m_awcache_o
Kimenet
[3:0]m_awprot_o
Kimenet
[2:0]m_awvalid_o
Kimenet
Leírás
Burst hossza. Az átvitelek pontos számát adja meg egy sorozatban. Ez az információ határozza meg a címhez tartozó adatátvitelek számát.
Burst mérete. Az egyes átvitelek mérete a sorozatban. A bájtsáv villogó jelzései pontosan jelzik, hogy mely bájtsávokat kell frissíteni.
Rögzítve 3'b011 ± 8 bájt adatátvitelenként vagy 64 bites átvitelenként
Burst típusú. A méretinformációkkal együtt részletezi, hogyan számítják ki a sorozaton belüli egyes átvitelek címét.
Javítva: 2'b01 à Növekményes címsorozat
Zár típusa. További információkat nyújt az átvitel atomi jellemzőiről.
Javítva 2'b00 à Normál hozzáférés
Gyorsítótár típusa. A tranzakció pufferelhető, gyorsítótárazható, átírható, visszaírható és allokációs attribútumait jelzi.
Javítva 4'b0000 à Nem gyorsítótárazható és nem pufferelhető
Védelem típusa. Jelzi a tranzakció normál, privilegizált vagy biztonságos védelmi szintjét, és azt, hogy a tranzakció adathozzáférés vagy utasítás hozzáférés.
Javítva 3'b000 à Normál, biztonságos adathozzáférés
Írj érvényes címet. Jelzi az érvényes írási címet és vezérlést
információk állnak rendelkezésre:
1 = elérhető cím és vezérlő információ
0 = a cím és a vezérlő információ nem elérhető. A cím és a vezérlő információ mindaddig stabil marad, amíg a cím nyugtázó jele (m_awready) HIGH nem lesz.
UG0644 Felhasználói kézikönyv 5.0-s verzió
9
DDR AXI döntőbíró
Jel neve m_awready_i
Iránybevitel
Szélesség
Adatcsatorna írása
m_wid_o
Kimenet
[3:0]m_wdata_o m_wstrb_o
Kimenet Kimenet
[(g_AXI_DWIDTH-1):0]AXI_DWDITH paraméter[7:0]
m_wlast_o m_wvalid_o
Kimenet Kimenet
m_wready_i
Bemenet
Írjon válaszcsatorna jeleket
m_bid_i
Bemenet
[3:0]m_bresp_i m_bvalid_i
Bemenet
[1:0]Bemenet
m_bready_o
Kimenet
Leírás Írja be a címet. Azt jelzi, hogy a slave készen áll egy cím és a kapcsolódó vezérlőjelek fogadására:
1 = slave kész
0 = a slave nem kész.
Írjon azonosítót tag. ID tag az írási adatátvitelről. Az m_wid értéknek meg kell egyeznie az írási tranzakció m_awid értékével. Írjon adatokat
Írj stroboszkópokat. Ez a jel jelzi, hogy mely bájtsávokat kell frissíteni a memóriában. Az írási adatbusz nyolc bitjéhez tartozik egy írási villogó. Utolsó átvitel írási sorozatban. Érvényes írás. Érvényes írási adatok és villogók állnak rendelkezésre:
1 = írási adatok és villogók állnak rendelkezésre
0 = az adatok írása és a villogók nem érhetők el. Írj készen. A slave képes elfogadni az írási adatokat: 1 = slave kész
0 = a slave nem kész.
Válaszazonosító. Az azonosítás tag az írási válaszból. Az m_bid értéknek meg kell egyeznie annak az írási tranzakciónak az m_awid értékével, amelyre a slave válaszol. Írj választ. Az írási tranzakció állapota. A megengedett válaszok: OKAY, EXOKAY, SLVERR és DECERR. Érvényes válasz írása. Érvényes írási válasz elérhető:
1 = írási válasz elérhető
0 = az írási válasz nem érhető el. Válasz kész. A mester elfogadhatja a válaszinformációkat.
1 = mester kész
0 = a mester nem kész.
A következő ábra a DDR AXI döntőbíró belső blokkdiagramját mutatja.
UG0644 Felhasználói kézikönyv 5.0-s verzió
10
DDR AXI döntőbíró
A következő ábra a DDR AXI döntőbíró belső blokkdiagramját mutatja. 4. ábra · A DDR AXI Arbiter belső blokkdiagramja
Minden olvasási csatorna akkor aktiválódik, amikor magas bemeneti jelet kap a read_req_(x)_i bemeneten. Akkor azt
UG0644 Felhasználói kézikönyv 5.0-s verzió
11
DDR AXI döntőbíró
Minden olvasási csatorna akkor aktiválódik, amikor magas bemeneti jelet kap a read_req_(x)_i bemeneten. Akkor ez sampA kezdő AXI-címet és a bájtokat a külső mastertől érkező bemenetek olvasásához. A csatorna a read_ack_(x)_o kapcsolóval nyugtázza a külső mastert. A csatorna feldolgozza a bemeneteket, és létrehozza a szükséges AXI-tranzakciókat, hogy kiolvassa az adatokat a DDR-SDRAM-ból. A 64 bites AXI formátumban kiolvasott adatok a belső pufferben tárolódnak. A szükséges adatok kiolvasása és a belső pufferben való tárolása után az un-packer modul engedélyezve van. A kicsomagoló modul minden 64 bites szót kicsomagol az adott csatornához szükséges kimeneti adatbit-hosszba, pl.ampha a csatorna 32 bites kimeneti adatszélességként van beállítva, minden 64 bites szó két 32 bites kimeneti adatszóként kerül kiküldésre. Az 1. csatorna esetében, amely egy 24 bites csatorna, a kicsomagoló minden 64 bites szót 24 bites kimeneti adatokká bont ki. Mivel a 64 nem többszöröse a 24-nek, az 1. olvasási csatorna kicsomagolója három 64 bites szóból álló csoportot kombinál nyolc 24 bites adatszó létrehozásához. Ez korlátozza az 1. olvasási csatornát, hogy a külső master által kért adatbájtoknak oszthatónak kell lenniük 8-cal. A 2., 3. és 4. olvasási csatorna 8 bites, 24 bites és 32 bites adatszélességre konfigurálható, ami a g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH globális konfigurációs paraméter határozza meg. Ha 24 bitesnek vannak konfigurálva, akkor a fent említett megszorítás mindegyikre érvényes lesz. De ha 8 bitesnek vagy 32 bitesnek vannak beállítva, akkor nincs olyan megszorítás, hogy a 64 a 32 és a 8 többszöröse. Ezekben az esetekben minden 64 bites szó vagy két 32 bites adatszóra vagy nyolc 8-ra van kicsomagolva. -bit adatszavak.
Az 1. olvasási csatorna a DDR-SDRAM-ból kiolvasott 64 bites adatszavakat 24 bites kimeneti adatszavakra csomagolja ki 48 64 bites szóból álló kötegekben, vagyis amikor 48 64 bites szó áll rendelkezésre az 1. olvasási csatorna belső pufferében, a kicsomagoló elkezdi kicsomagolni őket, hogy 24 bites kimeneti adatokat adjon. Ha a beolvasandó adatbájtok 48 64 bites szónál kisebbek, a kicsomagoló csak a teljes adat DDR-SDRAM-ból történő kiolvasása után engedélyezett. A fennmaradó három olvasási csatornán a kicsomagoló csak azután kezdi meg az olvasási adatok kiküldését, hogy a DDR-SDRAM-ból a teljes kért számú bájt kiolvasásra került.
Ha egy olvasási csatorna 24 bites kimeneti szélességre van beállítva, a kezdő olvasási címet a 24 bájtos határhoz kell igazítani. Erre azért van szükség, hogy eleget tegyen annak a megkötésnek, hogy a kicsomagoló három 64 bites szóból álló csoportot bont ki nyolc 24 bites kimeneti szó előállításához.
Minden olvasási csatorna az olvasás kész kimenetet generálja a külső masternek, miután a kért bájtok elküldésre kerültek a külső masternek.
Írási csatornák esetén a külső masternek kell bevinnie a szükséges adatokat az adott csatornába. Az írási csatorna veszi a bemeneti adatokat, és 64 bites szavakba csomagolja, és a belső tárhelyen tárolja. A szükséges adatok tárolása után a külső masternek meg kell adnia az írási kérelmet a kezdő címmel és az írandó bájtokkal együtt. sampEzeken a bemeneteken az írási csatorna nyugtázza a külső mastert. Ezt követően a csatorna létrehozza az AXI írási tranzakciókat, hogy a tárolt adatokat DDR-SDRAM-ba írja. Az összes írási csatorna az írás kész kimenetet generálja a külső masternek, miután a kért bájtokat DDR-SDRAM-ba írták. Miután írási kérést adtunk bármely írási csatornához, nem szabad új adatokat írni az írási csatornába, amíg az aktuális tranzakció befejezését nem jelzi a wr_done_(x)_o
Az 1. és 2. írási csatorna 8 bites, 24 bites és 32 bites adatszélességként konfigurálható, amelyet a g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH globális konfigurációs paraméter határoz meg. Ha 24 bitesnek vannak konfigurálva, akkor az írandó bájtoknak nyolcszorosának kell lenniük, mivel a belső csomagoló nyolc 24 bites adatszót csomagol három 64 bites adatszó létrehozásához. De ha 8 bitesnek vagy 32 bitesnek vannak beállítva, akkor nincs ilyen megkötés.
Egy 32 bites csatornához legalább két 32 bites szót kell beolvasni. Egy 8 bites csatornánál minimum 8 bites szavakat kell beolvasni, mert az döntő modul nem biztosít kitöltést. Az összes olvasási és írási csatornában a belső pufferek mélysége többszöröse a kijelző vízszintes szélességének. A belső puffer mélységét a következőképpen számítjuk ki:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Ahol X = csatorna száma
A belső puffer szélességét az AXI adatbusz szélessége, azaz a konfigurációs paraméter határozza meg
UG0644 Felhasználói kézikönyv 5.0-s verzió
12
DDR AXI döntőbíró
A belső puffer szélességét az AXI adatbusz szélessége, azaz a g_AXI_DWIDTH konfigurációs paraméter határozza meg.
Az AXI olvasási és írási tranzakciók az ARM AMBA AXI specifikációi szerint történnek. Az egyes adatátviteli tranzakciók mérete 64 bites. A blokk fix, 16 ütemes sorozathosszúságú AXI tranzakciókat generál. A blokk azt is ellenőrzi, hogy egyetlen burst átlépi-e a 4 KByte-os AXI-címhatárt. Ha egyetlen börszt átlépi a 4 KByte-os határt, akkor a sorozat 2-re osztódik fel a 4 KByte-os határon.
3.3
Konfigurációs paraméterek
Az alábbi táblázat felsorolja a DDR AXI Arbiter hardveres megvalósításában használt konfigurációs paramétereket. Ezek általános paraméterek, és az alkalmazási követelményektől függően változtathatók.
2. táblázat · Konfigurációs paraméterek
Név g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTIONG_HORIZONTAL_RESOLUTIONG 2_VIDEO_DATA_WIDTH g_RD_CHANNEL1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_WR_CHANNEL4_VIDEO_DATA_WIDTH g_WR_CHANNEL1_DATA_WIDTH g_WR_CHANNEL2_DATA_WIDTH g_WR_CHANNEL1_VIDEO_DATA_FFCHERLINE_THANNEL_DATA_WCHERLINE_THEL_DATA_WCHERAGE
Leírás
AXI címbusz szélesség
AXI adatbusz szélesség
Címbusz szélessége az olvasási 1. csatorna belső pufferéhez, amely az AXI olvasási adatokat tárolja.
Címbusz szélessége az olvasási 2. csatorna belső pufferéhez, amely az AXI olvasási adatokat tárolja.
Címbusz szélessége az olvasási 3. csatorna belső pufferéhez, amely az AXI olvasási adatokat tárolja.
Címbusz szélessége az olvasási 4. csatorna belső pufferéhez, amely az AXI olvasási adatokat tárolja.
Címbusz szélessége az írási 1. csatorna belső pufferéhez, amely az AXI írási adatokat tárolja.
Címbusz szélessége az írási 2. csatorna belső pufferéhez, amely az AXI írási adatokat tárolja.
Videó kijelző vízszintes felbontása az 1. csatorna olvasásához
Videó kijelző vízszintes felbontása az 2. csatorna olvasásához
Videó kijelző vízszintes felbontása az 3. csatorna olvasásához
Videó kijelző vízszintes felbontása az 4. csatorna olvasásához
Videómegjelenítés vízszintes felbontása az 1. csatorna írásához
Videómegjelenítés vízszintes felbontása az 2. csatorna írásához
Olvassa el az 1. csatorna videokimeneti bitszélességét
Olvassa el az 2. csatorna videokimeneti bitszélességét
Olvassa el az 3. csatorna videokimeneti bitszélességét
Olvassa el az 4. csatorna videokimeneti bitszélességét
Írási csatorna 1. videó Bemeneti bitszélesség.
Írási csatorna 2. videó Bemeneti bitszélesség.
Az 1. csatorna belső pufferének mélysége a kijelző vízszintes vonalainak számában. A puffer mélysége g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Felhasználói kézikönyv 5.0-s verzió
13
DDR AXI döntőbíró
3.4
Név g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Leírás
Az 2. csatorna belső pufferének mélysége a kijelző vízszintes vonalainak számában. A puffer mélysége g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Az 3. csatorna belső pufferének mélysége a kijelző vízszintes vonalainak számában. A puffer mélysége g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Az 4. csatorna belső pufferének mélysége a kijelző vízszintes vonalainak számában. A puffer mélysége g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Az 1. csatorna írási belső pufferének mélysége a kijelző vízszintes soraiban kifejezve. A puffer mélysége g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Az 2. csatorna írási belső pufferének mélysége a kijelző vízszintes soraiban kifejezve. A puffer mélysége g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Időzítési diagramok
Az alábbi ábrán látható az olvasási és írási kérelmek bemeneteinek kapcsolata, a kezdő memóriacím, a külső mester olvasási vagy írási bemeneteihez szükséges bájtok, az olvasási vagy írási nyugtázás, valamint az arbiter által adott olvasási vagy írási befejezés kimenetei.
5. ábra · Az AXI interfészen keresztüli írás/olvasás során használt jelek időzítési diagramja
UG0644 Felhasználói kézikönyv 5.0-s verzió
14
DDR AXI döntőbíró
A következő ábra a külső masterről érkező adatbemenet és a mindkét írási csatornára érvényes adatbemenet közötti kapcsolatot mutatja. 6. ábra · Időzítési diagram a belső tárhelyre való íráshoz
A következő ábra a külső master felé kiolvasott adatkimenet és az összes 2., 3. és 4. olvasási csatornára érvényes adatkimenet közötti kapcsolatot mutatja. 7. ábra · Időzítési diagram a DDR AXI Arbiteren keresztül fogadott adatokhoz a 2., 3. olvasási csatornákhoz és 4
A következő ábra az 1. csatorna olvasási adatkimenete közötti kapcsolatot mutatja, ha a g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION nagyobb, mint 128 (ebben az esetben = 256). 8. ábra · Időzítési diagram a DDR AXI Arbiter 1. olvasási csatornáján keresztül fogadott adatokhoz (128 bájtnál nagyobb)
UG0644 Felhasználói kézikönyv 5.0-s verzió
15
DDR AXI döntőbíró
A következő ábra az 1. csatorna olvasási adatkimenete közötti kapcsolatot mutatja, ha a g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION kisebb vagy egyenlő, mint 128 (ebben az esetben = 64). 9. ábra · Időzítési diagram a DDR AXI Arbiter 1. olvasási csatornáján keresztül fogadott adatokhoz (128 bájt vagy annál kisebb)
3.5
Próbapad
A DDR Arbiter mag működésének ellenőrzésére egy tesztpad áll rendelkezésre. Az alábbi táblázat az alkalmazásnak megfelelően konfigurálható paramétereket sorolja fel.
3. táblázat · Testbench konfigurációs paraméterek
Név IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Leírás Bemenet file az 1. írási csatorna által írandó kép neve. Bemenet file a 2. írási csatornán írandó kép neve Az olvasási vagy írási csatorna videoadat-szélessége Az írandó és olvasandó kép vízszintes felbontása az írási és olvasási csatornákkal Az írandó és olvasandó kép függőleges felbontása az írási és olvasási csatornákkal csatornák
UG0644 Felhasználói kézikönyv 5.0-s verzió
16
DDR AXI döntőbíró
A következő lépések leírják, hogyan használják a tesztpadot a mag szimulálására a Libero SoC segítségével. 1. A Design Flow ablakban kattintson a jobb gombbal a SmartDesign létrehozása elemre, majd kattintson a Futtatás parancsra a SmartDesign létrehozásához.
10. ábra · SmartDesign létrehozása
2. Írja be az új terv nevét, mint video_dma a Create New SmartDesign párbeszédpanelen, majd kattintson az OK gombra. Létrejön egy SmartDesign, és egy vászon jelenik meg a Tervezési folyamat ablaktábla jobb oldalán.
11. ábra · SmartDesign elnevezése
3. A Katalógus ablakban bontsa ki a Solutions-Video elemet, és húzza át az SF2 DDR memóriakezelőt a SmartDesign vásznon.
UG0644 Felhasználói kézikönyv 5.0-s verzió
17
DDR AXI döntőbíró
12. ábra · DDR memóriabíró a Libero SoC katalógusban
A DDR Memory Arbiter Core megjelenik, ahogy az a következő ábrán látható. Ha szükséges, kattintson duplán a magra a döntőbíró konfigurálásához.
UG0644 Felhasználói kézikönyv 5.0-s verzió
18
DDR AXI döntőbíró
13. ábra · DDR Memory Arbiter Core a SmartDesign Canvasban
4. Jelölje ki a mag összes portját, és kattintson a jobb gombbal, majd kattintson az Előléptetés a legfelső szintre elemre, ahogy az a
UG0644 Felhasználói kézikönyv 5.0-s verzió
19
DDR AXI döntőbíró
4. Jelölje ki a mag összes portját, kattintson a jobb gombbal, majd kattintson az Előléptetés a legfelső szintre elemre, ahogy az a következő ábrán látható. 14. ábra · Előléptetés a legfelső szintre opció
Győződjön meg arról, hogy az összes portot a legfelső szintre emelte, mielőtt az eszköztáron az összetevő létrehozása ikonjára kattint.
5. Kattintson a Komponens létrehozása ikonra a SmartDesign eszköztáron, a következő ábra szerint.
UG0644 Felhasználói kézikönyv 5.0-s verzió
20
DDR AXI döntőbíró
5. Kattintson a Komponens létrehozása ikonra a SmartDesign eszköztáron, a következő ábra szerint. A SmartDesign komponens létrejön. 15. ábra · Komponens létrehozása
6. Navigáljon ide View > Windows > Files. A Files párbeszédpanel jelenik meg. 7. Kattintson a jobb gombbal a szimulációs mappára, majd kattintson az Importálás parancsra Files, amint az a következő ábrán látható.
16. ábra · Import File
8. A képinger importálása file, navigáljon és importálja az alábbiak egyikét files, és kattintson a Megnyitás gombra.
UG0644 Felhasználói kézikönyv 5.0-s verzió
21
DDR AXI döntőbíró
8. A képinger importálása file, navigáljon és importálja az alábbiak egyikét files, és kattintson a Megnyitás gombra. a. A sample RGB_in.txt file a tesztpaddal együtt van ellátva a következő útvonalon:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Az s. importálásáhozample tesztpad beviteli kép, tallózással a sample testbench bemeneti kép file, majd kattintson a Megnyitás gombra az alábbi ábrán látható módon. 17. ábra · Input Image File Kiválasztás
b. Másik kép importálásához tallózással keresse meg a kívánt képet tartalmazó mappát file, majd kattintson a Megnyitás gombra. Az importált képinger file a szimulációs könyvtár alatt található, ahogy az a következő ábrán látható. 18. ábra · Input Image File a Simulation Directoryban
9. Importálja a ddr BFM-et files. Kettő files amelyek egyenértékűek
UG0644 Felhasználói kézikönyv 5.0-s verzió
és
22
DDR AXI döntőbíró
9. Importálja a ddr BFM-et files. Kettő fileA DDR BFM — ddr3.v és ddr3_parameters.v paraméterekkel egyenértékű s-ek a következő elérési úton találhatók a tesztpaddal: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Kattintson a jobb gombbal az inger mappára, és válassza az Importálás lehetőséget Files opciót, majd válassza ki a fent említett BFM-et files. Az importált DDR BFM files az inger alatt szerepel, ahogy az a következő ábrán látható. 19. ábra · Importált File
10. Navigáljon ide File > Importálás > Egyéb. Az Import Files párbeszédpanel jelenik meg. 20. ábra · Import Testbench File
11. Importálja a tesztpadot és az MSS összetevőt files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf és mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
UG0644 Felhasználói kézikönyv 5.0-s verzió
23
11.
DDR AXI döntőbíró
21. ábra · Import Testbench és MSS Component Files
22. ábra · top_tb Létrehozva
UG0644 Felhasználói kézikönyv 5.0-s verzió
24
DDR AXI döntőbíró
3.5.1
MSS SmartDesign szimulációja
A következő utasítások az MSS SmartDesign szimulációját írják le:
1. Kattintson a Tervezési hierarchia fülre, és a megjelenítés legördülő listából válassza az Összetevőt. Megjelenik az importált MSS SmartDesign.
2. Kattintson jobb gombbal az mss_top elemre a Munka alatt, majd kattintson az Összetevő megnyitása elemre, ahogy az a következő ábrán látható. Megjelenik az mss_top_sb_0 összetevő.
23. ábra · Nyitott komponens
3. Kattintson a jobb gombbal az mss_top_sb_0 összetevőre, majd kattintson a Konfigurálás parancsra, ahogy az a következő ábrán látható.
UG0644 Felhasználói kézikönyv 5.0-s verzió
25
DDR AXI döntőbíró
3. Kattintson a jobb gombbal az mss_top_sb_0 összetevőre, majd kattintson a Konfigurálás parancsra, ahogy az a következő ábrán látható. 24. ábra · Összetevő konfigurálása
Megjelenik az MSS konfigurációs ablak, amint az a következő ábrán látható. 25. ábra · MSS konfigurációs ablak
4. Kattintson a Tovább gombra az összes konfigurációs lapon, ahogy az a következő képen látható.
UG0644 Felhasználói kézikönyv 5.0-s verzió
26
DDR AXI döntőbíró
4. Kattintson a Tovább gombra az összes konfigurációs lapon, ahogy az a következő képen látható. 26. ábra · Konfigurációs lapok
Az MSS a Megszakítások lap konfigurálása után kerül konfigurálásra. A következő ábra az MSS konfiguráció előrehaladását mutatja. 27. ábra · MSS konfigurációs ablak a konfiguráció után
5. A konfiguráció befejezése után kattintson a Tovább gombra. Megjelenik a Memóriatérkép ablak, ahogy az a következő ábrán látható.
28. ábra · Memóriatérkép
6. Kattintson a Befejezés gombra.
7. Kattintson az Összetevő generálása elemre a SmartDesign eszköztáron az MSS generálásához, ahogy az az ábrán látható
UG0644 Felhasználói kézikönyv 5.0-s verzió
27
DDR AXI döntőbíró
7. Kattintson az Összetevő generálása elemre a SmartDesign eszköztáron az MSS generálásához, az alábbi ábrán látható módon. 29. ábra · Összetevő generálása
8. A Tervezési hierarchia ablakban kattintson a jobb gombbal az mss_top elemre a Work alatt, majd kattintson a Beállítás gyökérként elemre, ahogy az a következő ábrán látható. 30. ábra · Állítsa be az MSS-t gyökérként
9. A Tervezési folyamat ablakban bontsa ki az Előszintetizált terv ellenőrzése elemet a Tervezés létrehozása alatt, kattintson a jobb gombbal
UG0644 Felhasználói kézikönyv 5.0-s verzió
28
DDR AXI döntőbíró
9. A Tervezési folyamat ablakban bontsa ki az Előre szintetizált terv ellenőrzése elemet a Tervezés létrehozása alatt, kattintson a jobb gombbal a Szimuláció elemre, majd kattintson az Interaktív megnyitás parancsra. Az MSS-t szimulálja. 31. ábra · Szimulálja az előre szintetizált tervet
10. Kattintson a Nem gombra, ha figyelmeztető üzenet jelenik meg a Testbench stimulus MSS-hez való társításáról. 11. A szimuláció befejezése után zárja be a Modelsim ablakot.
32. ábra · Szimulációs ablak
UG0644 Felhasználói kézikönyv 5.0-s verzió
29
DDR AXI döntőbíró
3.5.2
Szimuláló tesztpad
A következő utasítások leírják, hogyan kell szimulálni a tesztpadot:
1. Válassza ki a top_tb SmartDesign Testbench elemet, és kattintson az Összetevő generálása elemre a SmartDesign eszköztáron a tesztpad létrehozásához, ahogy az a következő ábrán látható.
33. ábra · Komponens létrehozása
2. Az Ösztönzési hierarchia ablakban kattintson jobb gombbal a top_tb (top_tb.v) testbench elemre. file és kattintson a Beállítás aktív ingerként gombra. Az inger aktiválva van a top_tb tesztpadnál file.
3. Az Ösztönzési hierarchia ablakban kattintson jobb gombbal a top_tb (
UG0644 Felhasználói kézikönyv 5.0-s verzió
) próbapad file és kattintson a Megnyitás gombra
30
DDR AXI döntőbíró
3. Az Ösztönzési hierarchia ablakban kattintson jobb gombbal a top_tb (top_tb.v) testbench elemre. file és kattintson a Megnyitás interaktívan a Simulate Pre-Synth Design alkalmazásból. Ez szimulálja a magot egy képkocka számára. 34. ábra · Szintézis előtti tervezés szimulációja
4. Ha a szimuláció megszakad a DO futási korlátja miatt file, használja a run -all parancsot a szimuláció befejezéséhez. A szimuláció befejezése után navigáljon ide View > Files > szimuláció to view a tesztpad kimeneti képe file a szimulációs mappában.
A szimuláció kimenete a kép egy képkockájának szöveges megfelelője a Read_out_rd_ch(x).txt szövegben tárolódik file a használt olvasási csatornától függően. Ez képpé konvertálható és összehasonlítható az eredeti képpel.
3.6
Erőforrás felhasználás
A DDR Arbiter blokk egy M2S150T SmartFusion®2 System-on-Chip (SoC) FPGA-n valósul meg a
FC1152 csomag) és PolarFire FPGA (MPF300TS_ES – 1FCG1152E csomag).
4. táblázat · Erőforrás-felhasználás a DDR AXI Arbiterhez
Erőforrás DFF-ek 4 bemenetes LUT-ok MACC RAM1Kx18
Használat 2992 4493 0 20
(Azért:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM 64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Felhasználói kézikönyv 5.0-s verzió
31
DDR AXI döntőbíró
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 USA Az USA-n belül: +1 800-713-4113 Az USA-n kívül: +1 949-380-6100 Fax: +1 949-215-4996 E-mail: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Minden jog fenntartva. A Microsemi és a Microsemi logó a Microsemi Corporation védjegyei. Minden egyéb védjegy és szolgáltatási védjegy a megfelelő tulajdonosok tulajdona.
A Microsemi nem vállal garanciát, képviseletet vagy garanciát az itt található információkra, illetve termékeinek és szolgáltatásainak bármilyen meghatározott célra való alkalmasságára vonatkozóan, és a Microsemi nem vállal semmilyen felelősséget a termék vagy áramkör alkalmazásából vagy használatából eredően. Az itt értékesített termékek és a Microsemi által értékesített bármely más termék korlátozott tesztelésen esett át, és nem használhatók kritikus fontosságú berendezésekkel vagy alkalmazásokkal együtt. Bármely teljesítményspecifikáció megbízhatónak tekinthető, de nem ellenőrzött, és a Vevőnek el kell végeznie a termékek minden teljesítmény- és egyéb vizsgálatát, egyedül és a végtermékekkel együtt, vagy beleszerelve. A Vevő nem hagyatkozhat a Microsemi által biztosított adatokra és teljesítményspecifikációkra vagy paraméterekre. A Vevő felelőssége bármely termék alkalmasságának független megállapítása, valamint annak tesztelése és ellenőrzése. A Microsemi által az alábbiakban közölt információk „ahogy vannak, hol vannak” és minden hibával együtt, és az ilyen információkkal kapcsolatos teljes kockázat teljes mértékben a Vevőt terheli. A Microsemi sem kifejezetten, sem hallgatólagosan nem biztosít szabadalmi jogokat, licenceket vagy egyéb szellemi tulajdonjogokat sem magára az információra, sem az információ által leírtakra vonatkozóan. Az ebben a dokumentumban közölt információk a Microsemi tulajdonát képezik, és a Microsemi fenntartja a jogot, hogy bármikor, előzetes értesítés nélkül módosítsa a jelen dokumentumban található információkat, vagy bármely terméket és szolgáltatást.
A Microsemi Corporation (Nasdaq: MSCC) félvezető- és rendszermegoldások átfogó portfólióját kínálja repülési és védelmi, kommunikációs, adatközponti és ipari piacok számára. A termékek közé tartoznak a nagy teljesítményű és sugárzásálló analóg vegyes jelű integrált áramkörök, FPGA-k, SoC-k és ASIC-k; energiagazdálkodási termékek; időzítő és szinkronizáló eszközök és precíz időmegoldások, amelyek a világ időmércéjét állítják fel; Hangfeldolgozó eszközök; RF megoldások; diszkrét alkatrészek; vállalati tárolási és kommunikációs megoldások; biztonsági technológiák és méretezhető anti-tamper termékek; Ethernet megoldások; Power-over-Ethernet IC-k és midspans; valamint egyedi tervezési képességek és szolgáltatások. A Microsemi központja a kaliforniai Aliso Viejoban található, és világszerte körülbelül 4,800 alkalmazottat foglalkoztat. További információ a www.microsemi.com oldalon.
50200644
UG0644 Felhasználói kézikönyv 5.0-s verzió
32
Dokumentumok / Források
 |
Microchip UG0644 DDR AXI Arbiter [pdf] Felhasználói útmutató UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter |
