UG0644 DDR AXI Abit
Enfòmasyon sou pwodwi
DDR AXI Arbiter la se yon eleman pyès ki nan konpitè ki bay yon
64-bit AXI koòdone mèt nan DDR-SDRAM sou-chip contrôleur yo.
Li se souvan itilize nan aplikasyon videyo pou tanpon ak
pwosesis done pixel videyo. Manyèl itilizatè pwodwi a bay
enfòmasyon detaye ak enstriksyon sou aplikasyon pyès ki nan konpitè,
simulation, ak itilizasyon resous yo.
Aplikasyon Materyèl
DDR AXI Arbiter la fèt pou koòdone ak DDR-SDRAM la
sou-chip contrôleur. Li bay yon koòdone mèt AXI 64-bit
ki pèmèt pwosesis rapid nan done pixel videyo. Itilizatè pwodwi a
manyèl bay yon deskripsyon detaye konsepsyon DDR AXI la
Arbiter ak aplikasyon pyès ki nan konpitè li yo.
Simulation
Manyèl itilizatè pwodwi a bay enstriksyon sou simulation
DDR AXI Arbiter lè l sèvi avèk MSS SmartDesign ak zouti Testbench. Sa yo
zouti pèmèt itilizatè a valide kòrèk konsepsyon an ak
asire bon fonksyonman nan eleman pyès ki nan konpitè.
Itilizasyon Resous
DDR AXI Arbiter itilize resous sistèm tankou lojik
selil, blòk memwa, ak resous routage. Itilizatè pwodwi a
manyèl bay yon rapò detaye sou itilizasyon resous ki
esplike kondisyon resous DDR AXI Arbiter la. Sa a
enfòmasyon ka itilize pou asire ke eleman pyès ki nan konpitè kapab
dwe aplike nan resous sistèm ki disponib yo.
Enstriksyon Itilizasyon Pwodwi
Enstriksyon sa yo bay konsèy sou fason pou itilize
DDR AXI Abit:
Etap 1: Aplikasyon Materyèl
Aplike eleman pyès ki nan konpitè DDR AXI Arbiter pou koòdone
ak DDR-SDRAM sou-chip contrôleur yo. Swiv konsepsyon an
deskripsyon yo bay nan manyèl itilizatè pwodwi a pou asire bon
aplikasyon eleman pyès ki nan konpitè.
Etap 2: Simulation
Simile konsepsyon DDR AXI Arbiter la lè l sèvi avèk MSS SmartDesign ak
Zouti Testbench. Swiv enstriksyon yo bay nan pwodwi a
manyèl itilizatè pou valide kòrèk konsepsyon an epi asire
bon fonksyonman nan eleman pyès ki nan konpitè.
Etap 3: Itilizasyon Resous
Review rapò itilizasyon resous yo bay nan pwodwi a
manyèl itilizatè pou detèmine kondisyon resous DDR AXI la
Abit. Asire ke eleman pyès ki nan konpitè ka aplike
nan resous sistèm ki disponib yo.
Si w suiv enstriksyon sa yo, ou ka efektivman itilize DDR la
AXI Arbiter pyès ki nan konpitè pyès ki nan konpitè pou videyo pixel done tanpon ak
pwosesis nan aplikasyon videyo.
Gid Itilizatè UG0644
DDR AXI Abit
Fevriye 2018
DDR AXI Abit
Kontni
1 Istwa revizyon …………………………………………………………………………………………………………….. 1
1.1 Revizyon 5.0 ………………………………………………………………………………………………………………………. 1 1.2 Revizyon 4.0 ………………………………………………………………………………………………………………………. 1 1.3 Revizyon 3.0 ………………………………………………………………………………………………………………………. 1 1.4 Revizyon 2.0 ………………………………………………………………………………………………………………………. 1 1.5 Revizyon 1.0 ………………………………………………………………………………………………………………………. 1
2 Entwodiksyon ………………………………………………………………………………………………………………………….. 2 3 Materyèl Aplikasyon ……………………………………………………………………………………………… 3
3.1 Deskripsyon konsepsyon …………………………………………………………………………………………………………… 3 3.2 Antre ak Sòti …………………………………………………………………………………………………………….. 5 3.3 Paramèt Konfigirasyon ……… ………………………………………………………………………………………. 13 3.4 Dyagram distribisyon …………………………………………………………………………………………………………………………. 14 3.5 Bann tès ……………………………………………………………………………………………………………………….. 16
3.5.1 Simulation MSS SmartDesign ………………………………………………………………………………………………. 25 3.5.2 Simulation Bank tès ……………………………………………………………………………………………………………. 30 3.6 Itilizasyon Resous ………………………………………………………………………………………………………….. 31
UG0644 Gid Itilizatè Revizyon 5.0
DDR AXI Abit
1
Istwa revizyon
Istwa revizyon an dekri chanjman ki te aplike nan dokiman an. Chanjman yo nan lis pa revizyon, kòmanse ak piblikasyon ki pi aktyèl la.
1.1
Revizyon 5.0
Nan revizyon 5.0 dokiman sa a, seksyon Itilizasyon Resous ak Rapò Itilizasyon Resous
yo te mete ajou. Pou plis enfòmasyon, gade Itilizasyon Resous (gade paj 31).
1.2
Revizyon 4.0
Sa ki anba la a se yon rezime chanjman ki fèt nan revizyon 4.0 dokiman sa a.
Te ajoute paramèt konfigirasyon testbench nan tablo a. Pou plis enfòmasyon, gade Paramèt Konfigirasyon (gade paj 16). Pou plis enfòmasyon, gade Bann tès (gade paj 16). Mete ajou valè Itilizasyon Resous pou DDR AXI Arbiter nan tablo a. Pou plis enfòmasyon, gade Itilizasyon Resous (gade paj 31).
1.3
Revizyon 3.0
Sa ki anba la a se yon rezime chanjman ki fèt nan revizyon 3.0 dokiman sa a.
Te ajoute enfòmasyon 8-bit pou ekri chanèl 1 ak 2. Pou plis enfòmasyon, gade Deskripsyon Design (gade paj 3). Mete ajou seksyon Testbench. Pou plis enfòmasyon, gade Bann tès (gade paj 16).
1.4
Revizyon 2.0
Nan revizyon 2.0 dokiman sa a, figi yo ak tablo yo te mete ajou nan seksyon Testbench la.
Pou plis enfòmasyon, gade Bann tès (gade paj 16).
1.5
Revizyon 1.0
Revizyon 1.0 se premye piblikasyon dokiman sa a
UG0644 Gid Itilizatè Revizyon 5.0
1
DDR AXI Abit
2
Entwodiksyon
Memwa yo se yon pati entegral nan nenpòt aplikasyon videyo ak grafik tipik. Yo itilize yo pou tanpon done pixel videyo. Youn komen tampon example se ekspozisyon ankadreman tanpon nan ki done yo konplè videyo pixel pou yon ankadreman se tanpon nan memwa a.
Doub pousantaj done (DDR)-synchrone DRAM (SDRAM) se youn nan memwa yo souvan itilize nan aplikasyon videyo pou tanpon. SDRAM yo itilize akòz vitès li yo ki nesesè pou pwosesis rapid nan sistèm videyo.
Figi sa a montre yon ansyenampli nan yon dyagram nan nivo sistèm nan DDR-SDRAM memwa entèfas ak aplikasyon videyo.
Figi 1 · Entèfas memwa DDR-SDRAM
Nan Microsemi SmartFusion®2 System-on-Chip (SoC), gen de sou-chip DDR contrôleur ak 64-bit avanse koòdone ekstansibl (AXI) ak 32-bit avanse otobis segondè-pèfòmans (AHB) koòdone esklav nan direksyon pou jaden an pwogramasyon. pòtay etalaj (FPGA) twal. Yon koòdone mèt AXI oswa AHB oblije li ak ekri memwa DDR-SDRAM koòdone ak kontwolè DDR sou chip yo.
UG0644 Gid Itilizatè Revizyon 5.0
2
DDR AXI Abit
3
Aplikasyon Materyèl
3.1
Deskripsyon Design
DDR AXI Arbiter la bay yon koòdone mèt AXI 64-bit pou kontwolè sou chip DDR-SDRAM yo.
Aparèy SmartFusion2. DDR AXI Arbiter la gen kat chanèl lekti ak de chanèl ekri nan direksyon an
lojik itilizatè. Blòk la abitye ant kat chanèl li yo pou bay aksè a lekti AXI la
chanèl nan yon fason round-robin. Osi lontan ke lekti chanèl 1 demann li mèt la wo, AXI la
se li chanèl atribye ba li. Li chanèl 1 te fikse pwodiksyon done lajè 24-bit. Li chanèl 2, 3,
ak 4 ka configuré kòm lajè pwodiksyon done 8-bit, 24-bit, oswa 32-bit. Sa a se chwazi pa global
paramèt konfigirasyon.
Blòk la tou abitye ant de chanèl ekri yo pou bay aksè nan chanèl ekri AXI nan yon fason round-robin. Tou de chanèl ekri yo gen menm priyorite. Ekri chanèl 1 ak 2 ka configuré kòm lajè done antre 8-bit, 24-bit, oswa 32-bit.
UG0644 Gid Itilizatè Revizyon 5.0
3
DDR AXI Abit
Figi sa a montre dyagram pin-out nivo siperyè DDR AXI Arbiter la. Figi 2 · Dyagram Blòk Top Nivo DDR AXI Arbiter Block
UG0644 Gid Itilizatè Revizyon 5.0
4
DDR AXI Abit
Figi ki anba la a montre dyagram nan blòk siperyè nan yon sistèm ak blòk DDR AXI Arbiter pò nan aparèy SmartFusion2 la. Figi 3 · Dyagram blòk nivo sistèm DDR AXI Arbiter sou aparèy SmartFusion2 la
3.2
Antre ak Sorti
Tablo ki anba la a bay lis pò DDR AXI Arbiter la antre ak pwodiksyon.
Tablo 1 · Pò Antre ak Sòti DDR AXI Arbiter la
Non siyal RESET_N_I
Direksyon Antre
Lajè
SYS_CLOCK_I BUFF_READ_CLOCK_I
Antre Antre
rd_req_1_i rd_ack_o
Antre Sòti
rd_done_1_o start_read_addr_1_i
Sòti Antre
bytes_to_read_1_i
Antre
video_rdata_1_o
Sòti
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Deskripsyon
Aktif ba asynchrone reset siyal nan konsepsyon
Revèy sistèm lan
Ekri tanpon entèn chanèl li revèy la, dwe doub frekans SYS_CLOCK_I
Li demann Mèt 1 a
Rekonesans abit pou li demann Mèt 1 a
Li fini pou Mèt 1
Adrès DDR kote li dwe kòmanse pou li chanèl 1
Byte yo dwe li soti nan lekti chanèl 1
Pwodiksyon done videyo soti nan lekti chanèl 1
UG0644 Gid Itilizatè Revizyon 5.0
5
DDR AXI Abit
Non siyal rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_to_read_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_to_read_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o kòmanse_write_addr_1_i
bytes_to_write_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Direksyon Sòti Antre Sòti
Sòti Antre
Antre
Sòti
Sòti Antre Sòti
Sòti Antre
Antre
Sòti
Sòti Antre Sòti
Sòti Antre
Antre
Sòti
Sòti Antre Sòti
Sòti Antre
Antre
Antre
Antre Antre
Lajè
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL3_BUFF_3_____1] NEL0_VIDEO_DATA_WIDTH3 ):1] [(g_AXI_AWIDTH-0):1] [(g_RD_CHANNEL0_AXI_BUFF_AWIDTH + 4) – 3 : 1] [(g_RD_CHANNEL0_VIDEO_DATA_WIDTH4):1] [(g_AXI_AWIDTH-0):1] [(g_WR_AWIDTH-0): XI] [(g_WR_AWIDTH_1:3) ] [(g_WR_CHANNEL1_VIDEO_DATA_WIDTH0):1]
Deskripsyon Lekti done ki valab soti nan lekti kanal 1 Lekti demann nan men Master 2 Arbitre rekonesans pou li demann nan men Master 2 Lekti fini nan adrès DDR Mèt 2 kote li dwe kòmanse pou li chanèl 2 Byte yo dwe li soti nan lekti kanal 2 Done videyo pwodiksyon soti nan lekti chanèl 2 Li done ki valab nan lekti kanal 2 Lekti demann nan men Master 3 Arbiter rekonesans pou li demann nan men Master 3 Lekti fini nan adrès Mèt 3 DDR kote li dwe kòmanse pou li chanèl 3 Byte yo dwe li soti nan lekti chanèl 3 Sorti done videyo soti nan lekti chanèl 3 Li done ki valab nan lekti chanèl 3 Lekti demann nan men Mèt 4 Arbitre rekonesans pou li demann nan men Mèt 4 Konplete lekti nan adrès Mèt 4 DDR kote li dwe kòmanse pou li chanèl 4 Byte yo dwe li soti nan lekti chanèl 4 Done videyo pwodiksyon soti nan lekti chanèl 4 Li done ki valab nan lekti chanèl 4 Ekri demann nan men Mèt 1 Arbitre rekonesans pou ekri demann ekri nan men Mèt 1 Konplete ekri nan Mèt 1 adrès DDR kote ekri dwe rive nan kanal ekri 1. Byte yo dwe ekri nan kanal ekri 1 Done videyo Antre pou ekri kanal 1
Ekri done ki valab pou ekri chanèl 1 Ekri demann nan men Mèt 1
UG0644 Gid Itilizatè Revizyon 5.0
6
DDR AXI Abit
Non siyal wr_ack_2_o
Direksyon Sòti
wr_done_2_o kòmanse_write_addr_2_i
Sòti Antre
bytes_to_write_2_i
Antre
video_wdata_2_i
Antre
wdata_valid_2_i AXI I/F signals Read Address Channel m_arid_o
Antre Sòti
m_araddr_o
Sòti
m_arlen_o
Sòti
m_arsize_o m_arburst_o
Sòti Sòti
m_arlock_o
Sòti
m_arcache_o
Sòti
m_arprot_o
Sòti
Lajè
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Deskripsyon Rekonesans abit pou ekri demann Mèt 2 Konplete ekri nan Mèt 2 DDR adrès kote ekri dwe pase nan kanal ekri 2 Byte yo dwe ekri nan kanal ekri 2 Done videyo Antre pou ekri kanal 2
Ekri done ki valab pou ekri chanèl 2
Li ID adrès. Idantifikasyon tag pou gwoup la adrès li nan siyal.
Li adrès. Bay adrès inisyal yon tranzaksyon pete lekti. Se sèlman adrès la kòmanse nan pete a bay.
Longè pete. Bay kantite egzak transfè nan yon pete. Enfòmasyon sa a detèmine kantite transfè done ki asosye ak adrès la
Gwosè pete. Gwosè chak transfè nan pete a
Kalite pete. Makonnen ak enfòmasyon sou gwosè a, detay sou fason yo kalkile adrès pou chak transfè nan pete a.
Fiks nan 2'b01 à pete adrès enkremantal
Kalite fèmen. Bay plis enfòmasyon sou karakteristik atomik transfè a.
Fiks nan 2'b00 nan Aksè Nòmal
Kalite kachèt. Bay plis enfòmasyon sou karakteristik kachèt transfè a.
Fiks nan 4'b0000 Pòtapiman ki pa kache ak ki pa tampon
Kalite pwoteksyon. Bay enfòmasyon inite pwoteksyon pou tranzaksyon an.
Fiks nan 3'b000 à Nòmal, aksè done sekirite
UG0644 Gid Itilizatè Revizyon 5.0
7
DDR AXI Abit
Non siyal m_arvalid_o
Direksyon Sòti
Lajè
m_arready_i
Antre
Li Done Channel
m_rid_i
Antre
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Antre Antre
[(g_AXI_DWIDTH-1):0] [1:0]Antre Antre
m_rready_o
Sòti
Ekri Adrès Chèn
m_awid_o
Sòti
m_awaddr_o
Sòti
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Gid Itilizatè Revizyon 5.0
Deskripsyon Li adrès valab.
Lè HIGH, adrès li ak enfòmasyon kontwòl la valab epi yo rete wo jiskaske adrès la rekonèt siyal, m_arready, wo.
`1′ = Adrès ak enfòmasyon kontwòl valab
`0′ = Adrès ak enfòmasyon kontwòl pa valab. Li adrès la pare. Esklav la pare pou aksepte yon adrès ak siyal kontwòl ki asosye yo:
1 = esklav pare
0 = esklav pa pare.
Li ID tag. ID tag nan gwoup la done li nan siyal. Esklav la pwodui valè m_rid la epi li dwe koresponn ak valè m_arid tranzaksyon li a ke l ap reponn. Li done. Li repons.
Estati transfè li a. Repons ki pèmèt yo se OKAY, EXOKAY, SLVERR, ak DECERR. Li dènye.
Dènye transfè nan yon pete lekti. Li valab. Done lekti obligatwa yo disponib epi transfè lekti a ka konplete:
1 = li done ki disponib
0 = li done pa disponib. Li pare. Mèt ka aksepte done li yo ak enfòmasyon repons yo:
1= mèt pare
0 = mèt pa pare.
Ekri adrès ID. Idantifikasyon tag pou ekri adrès gwoup siyal yo. Ekri adrès. Bay adrès premye transfè a nan yon tranzaksyon ekri. Siyal kontwòl ki asosye yo itilize pou detèmine adrès transfè ki rete yo nan pete a.
8
DDR AXI Abit
Non siyal m_awlen_o
Direksyon Sòti
Lajè [3:0]
m_awsize_o
Sòti
[2:0]m_awburst_o
Sòti
[1:0]m_awlock_o
Sòti
[1:0]m_awcache_o
Sòti
[3:0]m_awprot_o
Sòti
[2:0]m_awvalid_o
Sòti
Deskripsyon
Longè pete. Bay kantite egzak transfè nan yon pete. Enfòmasyon sa a detèmine kantite transfè done ki asosye ak adrès la.
Gwosè pete. Gwosè chak transfè nan pete a. Byte lane strobo endike egzakteman ki liy byte yo mete ajou.
Fiks nan 3'b011 à 8 bytes pou chak transfè done oswa transfè 64-bit
Kalite pete. Makonnen ak enfòmasyon sou gwosè a, detay sou fason yo kalkile adrès pou chak transfè nan pete a.
Fiks nan 2'b01 à pete adrès enkremantal
Kalite fèmen. Bay plis enfòmasyon sou karakteristik atomik transfè a.
Fiks nan 2'b00 nan Aksè Nòmal
Kalite kachèt. Endike atribi tanpon, kachèt, ekri, ekri tounen, ak asiyen nan tranzaksyon an.
Fiks nan 4'b0000 Pòtapiman ki pa kache ak ki pa tampon
Kalite pwoteksyon. Endike nivo pwoteksyon nòmal, privilejye, oswa sekirite tranzaksyon an epi si tranzaksyon an se yon aksè done oswa yon aksè enstriksyon.
Fiks nan 3'b000 à Nòmal, aksè done sekirite
Ekri adrès valab. Endike ki valab ekri adrès ak kontwòl
enfòmasyon ki disponib:
1 = adrès ak kontwòl enfòmasyon disponib
0 = adrès ak enfòmasyon kontwòl pa disponib. Adrès ak enfòmasyon kontwòl yo rete estab jiskaske adrès la rekonèt siyal, m_awready, ale HIGH.
UG0644 Gid Itilizatè Revizyon 5.0
9
DDR AXI Abit
Non siyal m_awready_i
Direksyon Antre
Lajè
Ekri Data Channel
m_wid_o
Sòti
[3:0]m_wdata_o m_wstrb_o
Sòti Sòti
[(g_AXI_DWIDTH-1):0]AXI_DWDITH paramèt[7:0]
m_wlast_o m_wvalid_o
Sòti Sòti
m_wready_i
Antre
Ekri siyal chanèl repons yo
m_bid_i
Antre
[3:0]m_bresp_i m_bvalid_i
Antre
[1:0]Antre
m_bready_o
Sòti
Deskripsyon Ekri adrès pare. Endike ke esklav la pare pou aksepte yon adrès ak siyal kontwòl ki asosye yo:
1 = esklav pare
0 = esklav pa pare.
Ekri ID tag. ID tag nan transfè a done ekri. Valè m_wid la dwe matche ak valè m_awid tranzaksyon ekri a. Ekri done
Ekri strobes. Siyal sa a endike ki liy octets pou mete ajou nan memwa. Gen yon strobo ekri pou chak uit bit nan otobis done ekri Ekri dènye. Dènye transfè nan yon pete ekri. Ekri valab. Done ekri ki valab ak strobo yo disponib:
1 = ekri done ak strobo ki disponib
0 = ekri done ak strobo pa disponib. Ekri pare. Esklav ka aksepte done yo ekri: 1 = esklav pare
0 = esklav pa pare.
ID repons. Idantifikasyon an tag nan repons ekri a. Valè m_bid la dwe matche ak valè m_awid tranzaksyon ekri esklav la ap reponn. Ekri repons. Estati tranzaksyon ekri a. Repons ki pèmèt yo se OKAY, EXOKAY, SLVERR, ak DECERR. Ekri repons valab. Repons ekri ki valab disponib:
1 = ekri repons disponib
0 = ekri repons pa disponib. Repons pare. Mèt ka aksepte enfòmasyon repons lan.
1 = mèt pare
0 = mèt pa pare.
Figi sa a montre dyagram blòk entèn DDR AXI abit la.
UG0644 Gid Itilizatè Revizyon 5.0
10
DDR AXI Abit
Figi sa a montre dyagram blòk entèn DDR AXI abit la. Figi 4 · Dyagram blòk entèn DDR AXI Arbiter la
Chak chanèl lekti vin deklanche lè li jwenn yon siyal opinyon segondè sou opinyon read_req_(x)_i a. Lè sa a, li
UG0644 Gid Itilizatè Revizyon 5.0
11
DDR AXI Abit
Chak chanèl lekti vin deklanche lè li jwenn yon siyal opinyon segondè sou opinyon read_req_(x)_i a. Lè sa a, li samples adrès la kòmanse AXI ak bytes yo li entrées ki se opinyon soti nan mèt la ekstèn. Chanèl la rekonèt mèt ekstèn la lè li chanje read_ack_(x)_o. Chanèl la trete antre yo epi jenere tranzaksyon AXI ki nesesè yo pou li done ki soti nan DDR-SDRAM. Done yo li nan fòma AXI 64-bit yo estoke nan tanpon entèn yo. Apre yo fin li done ki nesesè yo epi estoke nan tanpon entèn la, modil un-packer la pèmèt. Modil un-packer la depake chak mo 64-bit nan longè bit pwodiksyon done ki nesesè pou kanal patikilye sa a pou ansyenample si chanèl la configuré kòm 32-bit pwodiksyon done lajè, chak mo 64-ti jan yo voye soti kòm de 32-ti mo done pwodiksyon. Pou chanèl 1 ki se yon chanèl 24-bit, un-packer a depake chak mo 64-bit nan done pwodiksyon 24-bit. Kòm 64 se pa yon miltip 24, un-packer pou li chanèl 1 konbine yon gwoup twa mo 64-bit pou jenere uit mo done 24-bit. Sa a mete yon kontrent sou lekti chanèl 1 ke bytes done yo mande pa mèt ekstèn lan ta dwe divizib pa 8. Li chanèl 2, 3, ak 4 ka configuré kòm lajè done 8-bit, 24-bit, ak 32-bit, ki se detèmine pa paramèt konfigirasyon mondyal g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH. Si yo configuré kòm 24-bit, kontrent ki endike anwo a ap aplikab pou chak nan yo tou. Men, si yo configuré kòm 8-bit oswa 32-bit, pa gen okenn kontrent tankou 64 se miltip 32 ak 8. Nan ka sa yo, chak mo 64-bit dekonekte nan swa de mo done 32-bit oswa uit 8. -bit mo done.
Read Channel 1 depake mo done 64-bit li soti nan DDR-SDRAM nan mo done pwodiksyon 24-bit nan pakèt 48 mo 64-bit, se sa ki chak fwa 48 mo 64-bit ki disponib nan tanpon entèn nan chanèl la lekti 1, un-packer a kòmanse debalaj yo bay done pwodiksyon 24-bit. Si done yo mande pou li yo mwens pase 48 mo 64-bit, un-packer a pèmèt sèlman apre yo fin li done konplè yo nan DDR-SDRAM la. Nan rès twa chanèl lekti, un-packer la kòmanse voye done lekti sèlman apre yo fin li tout kantite bytes yo mande soti nan DDR-SDRAM la.
Lè yon chanèl lekti configuré pou lajè pwodiksyon 24-bit, adrès li kòmanse dwe aliyen ak fwontyè 24-bytes. Sa a se oblije satisfè kontrent la ke un-packer a depake yon gwoup twa mo 64-bit yo pwodwi uit mo pwodiksyon 24-bit.
Tout chanèl li yo jenere pwodiksyon an li fè bay mèt ekstèn apre yo fin voye bytes yo mande bay mèt ekstèn lan.
Nan ka ekri chanèl, mèt ekstèn lan dwe antre done ki nesesè yo nan kanal la an patikilye. Chanèl ekri a pran done yo antre ak pake yo nan mo 64-bit epi estoke yo nan depo entèn la. Apre done ki nesesè yo estoke, mèt ekstèn lan dwe bay demann ekri a ansanm ak adrès la kòmanse ak bytes pou ekri. Sou sampling sa yo antre, kanal la ekri rekonèt mèt ekstèn lan. Apre sa, kanal la jenere tranzaksyon ekri AXI yo ekri done ki estoke yo nan DDR-SDRAM. Tout chanèl ekri yo jenere pwodiksyon an ekri nan mèt ekstèn yon fwa bytes yo mande yo ekri nan DDR-SDRAM. Apre yo fin bay yon demann ekri nan nenpòt chanèl ekri, yo pa dwe ekri nouvo done nan chanèl ekri a, jiskaske tranzaksyon aktyèl la fin endike pa afimasyon wr_done_(x)_o.
Chanèl ekri 1 ak 2 ka konfigirasyon kòm lajè done 8-bit, 24-bit, ak 32-bit, ki detèmine pa paramèt konfigirasyon mondyal g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH. Si yo configuré kòm 24 bit, Lè sa a, bytes yo dwe ekri yo dwe miltip nan uit kòm pake entèn la pake uit mo done 24-bit jenere twa mo done 64-bit. Men, si yo configuré kòm 8-bit oswa 32-bit, pa gen okenn kontrent sa yo.
Pou yon chanèl 32-bit, minimòm de mo 32-bit dwe li. Pou yon chanèl 8-bit, mo minimòm 8-bit bezwen li, paske pa gen okenn padding ki bay pa modil la abit. Nan tout chanèl lekti ak ekri, pwofondè tanpon entèn yo se miltip lajè orizontal ekspozisyon an. Pwofondè tanpon entèn la kalkile jan sa a:
g_RD_CHANNEL(X)_ORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Ki kote, X = Nimewo chanèl
Lajè tanpon entèn la detèmine pa lajè otobis done AXI ki se, paramèt konfigirasyon
UG0644 Gid Itilizatè Revizyon 5.0
12
DDR AXI Abit
Lajè tanpon entèn la detèmine pa lajè otobis done AXI ki se, paramèt konfigirasyon g_AXI_DWIDTH.
Tranzaksyon li ak ekri AXI yo fèt dapre espesifikasyon ARM AMBA AXI yo. Gwosè tranzaksyon an pou chak transfè done fiks nan 64-bit. Blòk la jenere tranzaksyon AXI nan longè pete fiks nan 16 bat. Blòk la tcheke tou si nenpòt sèl pete travèse fwontyè adrès AXI nan 4 KByte. Si yon sèl pete travèse fwontyè 4 KByte, pete a divize an 2 pete nan fwontyè 4 KByte.
3.3
Paramèt Konfigirasyon
Tablo sa a bay lis paramèt konfigirasyon yo itilize nan aplikasyon pyès ki nan konpitè DDR AXI Arbiter la. Sa yo se paramèt jenerik epi yo ka varye selon kondisyon aplikasyon yo.
Tablo 2 · Paramèt Konfigirasyon
Non g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION g_WR_CHANNEL_CHANNEL_2_RESOLUTION_HORIZONTAL g_WR_CHANNEL_1_RESOLUTION IDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_RD_CHANNEL4_VIDEO_DATA_WIDTH g_WR_CHANNEL1_VIDEO_DATA_WIDTH g_WR_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL_CHANNEL1_TORFAGE
Deskripsyon
AXI adrès otobis lajè
AXI done otobis lajè
Adrès otobis lajè pou lekti Chanèl 1 tanpon entèn la, ki estoke done AXI li yo.
Adrès otobis lajè pou lekti Chanèl 2 tanpon entèn la, ki estoke done AXI li yo.
Adrès otobis lajè pou lekti Chanèl 3 tanpon entèn la, ki estoke done AXI li yo.
Adrès otobis lajè pou lekti Chanèl 4 tanpon entèn la, ki estoke done AXI li yo.
Adrès otobis lajè pou ekri Chanèl 1 entèn tanpon, ki estoke done ekri AXI yo.
Adrès otobis lajè pou ekri Chanèl 2 entèn tanpon, ki estoke done ekri AXI yo.
Videyo montre rezolisyon orizontal pou li Chanèl 1
Videyo montre rezolisyon orizontal pou li Chanèl 2
Videyo montre rezolisyon orizontal pou li Chanèl 3
Videyo montre rezolisyon orizontal pou li Chanèl 4
Videyo montre rezolisyon orizontal pou ekri Chèn 1
Videyo montre rezolisyon orizontal pou ekri Chèn 2
Li lajè ti jan pwodiksyon videyo Chèn 1
Li lajè ti jan pwodiksyon videyo Chèn 2
Li lajè ti jan pwodiksyon videyo Chèn 3
Li lajè ti jan pwodiksyon videyo Chèn 4
Ekri Chèn 1 videyo Antre ti lajè.
Ekri Chèn 2 videyo Antre ti lajè.
Pwofondè tanpon entèn pou li Chèn 1 an tèm de kantite liy orizontal ekspozisyon. Pwofondè tanpon an se g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Gid Itilizatè Revizyon 5.0
13
DDR AXI Abit
3.4
Non g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Deskripsyon
Pwofondè tanpon entèn pou li Chèn 2 an tèm de kantite liy orizontal ekspozisyon. Pwofondè tanpon an se g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Pwofondè tanpon entèn pou li Chèn 3 an tèm de kantite liy orizontal ekspozisyon. Pwofondè tanpon an se g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Pwofondè tanpon entèn pou li Chèn 4 an tèm de kantite liy orizontal ekspozisyon. Pwofondè tanpon an se g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Pwofondè tanpon entèn pou ekri Chèn 1 an tèm de kantite liy orizontal ekspozisyon. Pwofondè tanpon an se g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Pwofondè tanpon entèn pou ekri Chèn 2 an tèm de kantite liy orizontal ekspozisyon. Pwofondè tanpon an se g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Dyagram distribisyon
Figi sa a montre koneksyon ant demann li ak ekri, adrès memwa kòmanse, octets pou li oswa ekri entrées soti nan mèt ekstèn, li oswa ekri rekonesans, ak li oswa ekri rezilta fini bay abit.
Figi 5 · Dyagram distribisyon pou siyal yo itilize nan ekri/lekti atravè Entèfas AXI
UG0644 Gid Itilizatè Revizyon 5.0
14
DDR AXI Abit
Figi sa a montre koneksyon ki genyen ant antre done ekri nan men mèt ekstèn ansanm ak opinyon done ki valab pou tou de chanèl ekri. Figi 6 · Dyagram distribisyon pou Ekri nan Depo Entèn
Figi sa a montre koneksyon ki genyen ant pwodiksyon done lekti anvè mèt ekstèn lan ansanm ak pwodiksyon done ki valab pou tout chanèl lekti 2, 3, ak 4. Figi 7 · Dyagram distribisyon done yo resevwa atravè DDR AXI Arbiter pou chanèl lekti 2, 3. , ak 4
Figi sa a montre koneksyon ki genyen ant pwodiksyon done lekti pou Chèn 1 li lè g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION pi gran pase 128 (nan ka sa a = 256). Figi 8 · Dyagram distribisyon pou done yo resevwa atravè DDR AXI Arbiter Read Channel 1 (pi gran pase 128 octets)
UG0644 Gid Itilizatè Revizyon 5.0
15
DDR AXI Abit
Figi sa a montre koneksyon ki genyen ant pwodiksyon done lekti pou Chèn 1 lekti a lè g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION se mwens pase oswa egal a 128 (nan ka sa a = 64). Figi 9 · Dyagram distribisyon pou done yo resevwa atravè DDR AXI Arbiter Read Channel 1 (mwens pase oswa egal a 128 octets)
3.5
Bann tès
Yo bay yon banc tès pou tcheke fonksyonalite nwayo DDR Arbiter la. Tablo ki anba la a bay lis paramèt yo ki ka configuré selon aplikasyon an.
Tablo 3 · Paramèt Konfigirasyon Testbench
Non IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Deskripsyon Antre file non pou imaj yo dwe ekri pa ekri kanal 1 Antre file non pou imaj yo dwe ekri pa ekri kanal 2 Videyo done lajè nan kanal la lekti oswa ekri rezolisyon orizontal nan imaj la yo dwe ekri ak li pa chanèl yo ekri ak li Rezolisyon vètikal nan imaj la yo dwe ekri ak li pa ekri ak li chanèl
UG0644 Gid Itilizatè Revizyon 5.0
16
DDR AXI Abit
Etap sa yo dekri kouman tèsbanch yo itilize pou simulation nwayo a atravè Libero SoC. 1. Nan fenèt Design Flow, klike sou dwa Kreye SmartDesign epi klike Kouri pou kreye yon SmartDesign.
Figi 10 · Kreye SmartDesign
2. Antre non nouvo konsepsyon an kòm video_dma nan bwat dyalòg Kreye New SmartDesign epi klike sou OK. Yon SmartDesign kreye, epi yon twal parèt sou bò dwat nan fenèt la Design Flow.
Figi 11 · Nonmen SmartDesign
3. Nan fenèt Katalòg la, elaji Solutions-Videyo ak trennen-and-drop SF2 DDR Memory Arbiter nan twal SmartDesign la.
UG0644 Gid Itilizatè Revizyon 5.0
17
DDR AXI Abit
Figi 12 · DDR Memory Arbiter nan katalòg Libero SoC
Nwayo DDR Memory Arbiter la parèt, jan yo montre nan figi sa a. Double-klike sou nwayo a pou konfigirasyon abit la si sa nesesè.
UG0644 Gid Itilizatè Revizyon 5.0
18
DDR AXI Abit
Figi 13 · Nwayo abit memwa DDR nan SmartDesign Canvas
4. Chwazi tout pò yo nan nwayo a epi klike sou dwa epi klike sou Pwomote nan nivo siperyè, jan yo montre nan
UG0644 Gid Itilizatè Revizyon 5.0
19
DDR AXI Abit
4. Chwazi tout pò yo nan nwayo a epi klike sou dwa epi klike sou Pwomote nan nivo siperyè, jan yo montre nan figi sa a. Figi 14 · Pwomosyon nan Opsyon Nivo Top
Asire ou ankouraje tout pò yo nan nivo siperyè anvan ou klike sou jenere ikòn eleman nan ba zouti a.
5. Klike sou ikòn Jenere Component nan ba ikòn SmartDesign, jan yo montre nan figi sa a.
UG0644 Gid Itilizatè Revizyon 5.0
20
DDR AXI Abit
5. Klike sou ikòn Jenere Component nan ba ikòn SmartDesign, jan yo montre nan figi sa a. Se eleman nan SmartDesign pwodwi. Figi 15 · Jenere Eleman
6. Navige nan View > Windows > Files. La Filebwat dyalòg la parèt. 7. Dwa-klike sou katab la simulation epi klike sou Import Files, jan yo montre nan figi sa a.
Figi 16 · Enpòte File
8. Pou enpòte estimilis imaj la file, navige epi enpòte youn nan bagay sa yo files epi klike sou Louvri.
UG0644 Gid Itilizatè Revizyon 5.0
21
DDR AXI Abit
8. Pou enpòte estimilis imaj la file, navige epi enpòte youn nan bagay sa yo files epi klike sou Louvri. a. Yon sample RGB_in.txt file yo bay banc tès la nan chemen sa a:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Pou enpòte sample tès ban imaj opinyon, browse nan s laample testbench opinyon imaj file, epi klike sou Louvri, jan yo montre nan figi sa a. Figi 17 · Antre Imaj File Seleksyon
b. Pou enpòte yon imaj diferan, browse nan katab la ki gen imaj la vle file, epi klike sou Louvri. Enpòte estimilis imaj la file se lis anba anyè simulation, jan yo montre nan figi sa a. Figi 18 · Antre Imaj File nan Anyè Simulation
9. Enpòte ddr BFM la files. De files ki ekivalan a
UG0644 Gid Itilizatè Revizyon 5.0
epi
22
DDR AXI Abit
9. Enpòte ddr BFM la files. De files ki ekivalan a DDR BFM — ddr3.v ak ddr3_parameters.v yo bay tèsbanch la nan chemen sa a: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Dwa-klike sou folder nan estimilis epi chwazi Import Files opsyon, ak Lè sa a, chwazi BFM ki endike anwo a files. Enpòte DDR BFM la files yo ki nan lis anba estimilis, jan yo montre nan figi sa a. Figi 19 · Enpòte File
10. Navige nan File > Enpòte > Lòt moun. Enpòte a Filebwat dyalòg la parèt. Figi 20 · Import Testbench File
11. Enpòte testbench la ak eleman MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf, ak mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
UG0644 Gid Itilizatè Revizyon 5.0
23
11.
DDR AXI Abit
Figi 21 · Import Testbench ak MSS Component Files
Figi 22 · top_tb Kreye
UG0644 Gid Itilizatè Revizyon 5.0
24
DDR AXI Abit
3.5.1
Simulation MSS SmartDesign
Enstriksyon sa yo dekri kijan pou simulation MSS SmartDesign:
1. Klike sou tab la Design Hierarchy epi chwazi Component nan lis deroule montre. Enpòte MSS SmartDesign la parèt.
2. Dwa-klike sou mss_top anba Travay epi klike sou Open Component, jan yo montre nan figi sa a. Eleman mss_top_sb_0 parèt.
Figi 23 · Open Component
3. Dwa-klike sou eleman mss_top_sb_0 a epi klike sou Konfigirasyon, jan yo montre nan figi sa a.
UG0644 Gid Itilizatè Revizyon 5.0
25
DDR AXI Abit
3. Dwa-klike sou eleman mss_top_sb_0 a epi klike sou Konfigirasyon, jan yo montre nan figi sa a. Figi 24 · Konfigirasyon Eleman
Fenèt Konfigirasyon MSS la parèt, jan yo montre nan figi sa a. Figi 25 · Fenèt Konfigirasyon MSS
4. Klike Next atravè tout onglet konfigirasyon yo, jan yo montre nan imaj sa a.
UG0644 Gid Itilizatè Revizyon 5.0
26
DDR AXI Abit
4. Klike Next atravè tout onglet konfigirasyon yo, jan yo montre nan imaj sa a. Figi 26 · Onglet Konfigirasyon
MSS la configuré apre tab Interrupts yo configuré. Figi sa a montre pwogresyon MSS Configuration. Figi 27 · MSS Konfigirasyon Fenèt Apre Konfigirasyon
5. Klike sou Next apre konfigirasyon an fini. Fenèt kat memwa a parèt, jan yo montre nan figi sa a.
Figi 28 · Kat memwa
6. Klike sou Fini.
7. Klike sou Jenere Component nan ba ikòn SmartDesign pou jenere MSS la, jan yo montre nan la
UG0644 Gid Itilizatè Revizyon 5.0
27
DDR AXI Abit
7. Klike sou Jenere Component nan ba zouti SmartDesign pou jenere MSS la, jan yo montre nan figi sa a. Figi 29 · Jenere Eleman
8. Nan fenèt Design Hierarchy, klike sou mss_top anba Travay epi klike sou Mete kòm rasin, jan yo montre nan figi sa a. Figi 30 · Mete MSS kòm Rasin
9. Nan fenèt Design Flow, elaji Verify Pre-Senthesize Design anba Kreye Design, klike sou dwa.
UG0644 Gid Itilizatè Revizyon 5.0
28
DDR AXI Abit
9. Nan fenèt Design Flow, elaji Verify Pre-Senthesize Design (Verify Pre-Senthesize Design) anba Kreye Design, klike sou dwa Simulation epi klike sou Open Interactively. Li similye MSS la. Figi 31 · Simile konsepsyon Pre-sentèz la
10. Klike sou Non si yon mesaj alèt parèt pou asosye estimilis Testbench ak MSS. 11. Fèmen fenèt Modelsim la apre simulation an fini.
Figi 32 · Fenèt Simulation
UG0644 Gid Itilizatè Revizyon 5.0
29
DDR AXI Abit
3.5.2
Simulation Testbench
Enstriksyon sa yo dekri kijan pou simulation testbench:
1. Chwazi top_tb SmartDesign Testbench la epi klike sou Jenere Component nan ba zouti SmartDesign pou jenere testbench la, jan yo montre nan figi sa a.
Figi 33 · Jenere yon Eleman
2. Nan fennèt Stimulus Hierarchy, klike sou tèt_tb (top_tb.v) testbench. file epi klike sou Mete kòm estimilis aktif. Estimilis la aktive pou testbench top_tb la file.
3. Nan fenèt Hierachi Stimulus, klike sou tèt-dwa sou tèt_tb (
UG0644 Gid Itilizatè Revizyon 5.0
) ban tès file epi klike sou Louvri
30
DDR AXI Abit
3. Nan fennèt Stimulus Hierarchy, klike sou tèt_tb (top_tb.v) testbench. file epi klike sou Open Interactively soti nan Simulation Pre-Synth Design. Sa a similye nwayo a pou yon sèl ankadreman. Figi 34 · Simulation konsepsyon Pre-Sentèz
4. Si simulation an entèwonp poutèt limit tan an nan DO a file, sèvi ak lòd la kouri -all ranpli simulation la. Apre simulation la fini, ale nan View > Files > simulation pou view imaj pwodiksyon ban tès la file nan katab la simulation.
Pwodiksyon an nan simulation ekivalan tèks la nan yon ankadreman nan imaj la, ki estoke nan Read_out_rd_ch(x).txt tèks la. file depann sou kanal la li itilize. Sa a ka konvèti nan yon imaj epi konpare ak imaj orijinal la.
3.6
Itilizasyon Resous
Blòk DDR Arbiter la aplike sou yon FPGA M2S150T SmartFusion®2 System-on-Chip (SoC) nan
FC1152 pake) ak PolarFire FPGA (MPF300TS_ES - 1FCG1152E pake).
Tablo 4 · Itilizasyon Resous pou DDR AXI Arbiter
Resous DFFs 4-antre LUTs MACC RAM1Kx18
Itilizasyon 2992 4493 0 20
(Pou:
g_RD_CHANNEL(X)_ORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_WIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Gid Itilizatè Revizyon 5.0
31
DDR AXI Abit
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 USA Nan Etazini: +1 800-713-4113 Deyò USA: +1 949-380-6100 Faks: +1 949-215-4996 Imèl: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Tout dwa rezève. Microsemi ak logo Microsemi a se mak komèsyal Microsemi Corporation. Tout lòt mak komèsyal ak mak sèvis yo se pwopriyete pwopriyetè respektif yo.
Microsemi pa fè okenn garanti, reprezantasyon, oswa garanti konsènan enfòmasyon ki nan la a oswa konvnab nan pwodwi ak sèvis li yo pou nenpòt ki rezon patikilye, ni Microsemi pa pran okenn responsablite kèlkeswa ki soti nan aplikasyon an oswa itilizasyon nenpòt pwodwi oswa sikwi. Pwodwi yo vann anba a ak nenpòt lòt pwodwi Microsemi vann yo te sijè a tès limite epi yo pa ta dwe itilize ansanm ak ekipman oswa aplikasyon ki enpòtan pou misyon yo. Nenpòt espesifikasyon pèfòmans yo kwè yo dwe serye men yo pa verifye, ak Achtè dwe fè ak ranpli tout pèfòmans ak lòt tès nan pwodwi yo, pou kont li ak ansanm ak, oswa enstale nan, nenpòt pwodwi final. Achtè pa dwe konte sou okenn done ak espesifikasyon pèfòmans oswa paramèt Microsemi bay. Se responsablite Achtè a pou detèmine si nenpòt pwodwi yo konvnab poukont li epi teste ak verifye menm bagay la. Enfòmasyon Microsemi bay anba la a bay "jan yo ye a, kote yo ye" ak tout defo, epi tout risk ki asosye ak enfòmasyon sa yo se antyèman ak Achtè a. Microsemi pa bay okenn patant, lisans oswa okenn lòt dwa IP, klèman oswa anplis, kit li konsènan enfòmasyon sa yo oswa nenpòt ki bagay ki dekri nan enfòmasyon sa yo. Enfòmasyon yo bay nan dokiman sa a se pwopriyete Microsemi, epi Microsemi rezève dwa pou fè nenpòt chanjman nan enfòmasyon ki nan dokiman sa a oswa nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman.
Microsemi Corporation (Nasdaq: MSCC) ofri yon dosye konplè nan semi-conducteurs ak solisyon sistèm pou ayewospasyal ak defans, kominikasyon, sant done ak mache endistriyèl. Pwodwi yo gen ladan sikui entegre analòg siyal melanje wo-pèfòmans ak radyasyon-di, FPGAs, SoCs ak ASICs; pwodwi jesyon pouvwa; distribisyon ak aparèy senkronizasyon ak solisyon tan egzak, mete estanda nan mond lan pou tan; aparèy pwosesis vwa; solisyon RF; eleman disrè; solisyon depo ak kominikasyon antrepriz; teknoloji sekirite ak évolutive anti-tamper pwodwi; solisyon Ethernet; Power-over-Ethernet ICs ak midspans; osi byen ke kapasite konsepsyon koutim ak sèvis yo. Microsemi gen katye jeneral nan Aliso Viejo, Kalifòni, e li gen apeprè 4,800 anplwaye atravè lemond. Aprann plis nan www.microsemi.com.
50200644
UG0644 Gid Itilizatè Revizyon 5.0
32
Dokiman / Resous
 |
Microchip UG0644 DDR AXI Abit [pdfGid Itilizatè UG0644 DDR AXI abit, UG0644, DDR AXI abit, AXI abit |
