F Tile Serial Lite IV Intel FPGA IP Itilizatè Gid

Kontni kache

F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè
Mizajou pou Intel® Quartus® Prime Design Suite: 22.1 IP Version: 5.0.0

Vèsyon sou entènèt Voye Feedback

UG-20324

ID: 683074 Version: 2022.04.28

Kontni
Kontni
1. Konsènan F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè a……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP souview………………………………………………………. 6 2.1. Enfòmasyon sou Divilgasyon………………………………………………………………………………..7 2.2. Karakteristik Sipòte……………………………………………………………………………….. 7 2.3. Nivo Sipò Version IP………………………………………………………………………………..8 2.4. Sipò Klas Vitès Aparèy………………………………………………………………………………..8 2.5. Itilizasyon Resous ak Latans………………………………………………………………………9 2.6. Efikasite Bandwidth………………………………………………………………………………. 9
3. Kòmanse…………………………………………………………………………………………………………. 11 3.1. Enstale ak Lisans Intel FPGA IP Cores…………………………………………………… 11 3.1.1. Intel FPGA IP Evalyasyon mòd…………………………………………………………………. 11 3.2. Espesifye Paramèt ak Opsyon IP yo…………………………………………………………… 14 3.3. Jenere File Estrikti………………………………………………………………………………… 14 3.4. Simulation Intel FPGA Nwayo IP………………………………………………………………… 16 3.4.1. Simulation ak Verifikasyon konsepsyon an…………………………………………………………….. 17 3.5. Sentèz nwayo IP nan lòt zouti EDA……………………………………………………. 17 3.6. Konpile konsepsyon konplè a………………………………………………………………………………..18
4. Deskripsyon Fonksyonèl…………………………………………………………………………………………….. 19 4.1. TX Datapath……………………………………………………………………………………………..20 4.1.1. TX MAC Adaptè……………………………………………………………………………….. 21 4.1.2. Ensèsyon Pawòl Kontwòl (CW)………………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………28 4.1.4. TX MII Encoder……………………………………………………………………………………….29 4.1.5. TX PCS ak PMA………………………………………………………………………………….. 30 4.2. RX Datapath……………………………………………………………………………………………. 30 4.2.1. RX PCS ak PMA………………………………………………………………………………….. 31 4.2.2. RX MII Dekodeur…………………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………………….. 31 4.2.4. RX Deskew……………………………………………………………………………….32 4.2.5. Retire RX CW……………………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture……………………………………………………. 36 4.4. Reyajiste ak Inisyalizasyon Link………………………………………………………………………………..37 4.4.1. TX Reyajiste ak Inisyalizasyon Sekans……………………………………………………………. 38 4.4.2. RX Reyajiste ak Sekans Inisyalizasyon …………………………………………………………………. 39 4.5. Pousantaj Link ak Kalkil Efikasite Bandwidth…………………………………………………….. 40
5. Paramèt…………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP Siyal Entèfas…………………………………………….. 44 6.1. Siyal Revèy…………………………………………………………………………………………………………….44 6.2. Reyajiste Siyal yo…………………………………………………………………………………………………… 44 6.3. Siyal MAC…………………………………………………………………………………….. 45 6.4. Siyal Rekonfigurasyon Transceiver………………………………………………………………………… 48 6.5. Siyal PMA………………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 2

Voye Feedback

Kontni
7. Konsepsyon ak F-Tile Serial Lite IV Intel FPGA IP………………………………………………… 51 7.1. Reyajiste Gid…………………………………………………………………………………….. 51 7.2. Gid pou jere erè……………………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP Gid Itilizatè Achiv……………………………………………………. 52 9. Istwa revizyon dokiman pou F-Tile Serial Lite IV Intel FPGA IP Gid Itilizatè………53

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 3

683074 | 2022.04.28 Voye Feedback

1. Konsènan F-Tile Serial Lite IV Intel® FPGA IP Itilizatè Gid la

Dokiman sa a dekri karakteristik IP, deskripsyon achitekti, etap pou jenere, ak direktiv pou konsepsyon F-Tile Serial Lite IV Intel® FPGA IP lè l sèvi avèk transceiver F-mosay yo nan aparèy Intel AgilexTM.

Odyans ki gen entansyon

Dokiman sa a fèt pou itilizatè sa yo:
· Konsepsyon achitèk pou fè seleksyon IP pandan faz planifikasyon konsepsyon nan nivo sistèm lan
· Konsèpteur pyès ki nan konpitè lè yo entegre IP a nan konsepsyon nivo sistèm yo
· Enjenyè validation pandan simulation nan nivo sistèm ak faz validation pyès ki nan konpitè

Dokiman ki gen rapò

Tablo sa a bay lis lòt dokiman referans ki gen rapò ak F-Tile Serial Lite IV Intel FPGA IP.

Tablo 1.

Dokiman ki gen rapò

Referans

F-Tile Serial Lite IV Intel FPGA IP Design Example Gid itilizatè

Fèy Done Aparèy Intel Agilex

Deskripsyon
Dokiman sa a bay jenerasyon, direktiv itilizasyon, ak deskripsyon fonksyonèl F-Tile Serial Lite IV Intel FPGA IP konsepsyon ansyen an.amples nan aparèy Intel Agilex.
Dokiman sa a dekri karakteristik elektrik yo, karakteristik switching, espesifikasyon konfigirasyon, ak distribisyon pou aparèy Intel Agilex.

Tablo 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Akwonim ak Glosè Lis Akwonim
Akwonim

Ekspansyon Kontwòl Pawòl Reed-Solomon Pi devan Koreksyon Erè Fizik Mwayen Atachman Transmetè Reseptè Puls-Amplitid Modulation 4-Nivo Non-retounen-a-zewo

kontinye…

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

ISO 9001:2015 anrejistre

1. Konsènan F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 683074 | 2022.04.28

PCS MII XGMII

Akwonim

Ekspansyon Fizik Kodaj Sublayer Media Endepandan Entèfas 10 Gigabit Media Entèfas Endepandan

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 5

683074 | 2022.04.28 Voye Feedback

2. F-Tile Serial Lite IV Intel FPGA IP souview

Figi 1.

F-Tile Serial Lite IV Intel FPGA IP apwopriye pou kominikasyon done gwo lajè pou chip-a-chip, tablo-a-tablo, ak aplikasyon backplane.

F-Tile Serial Lite IV Intel FPGA IP enkòpore kontwòl aksè medya (MAC), sublayer kodaj fizik (PCS), ak blòk atachman medya fizik (PMA). IP a sipòte vitès transfè done jiska 56 Gbps pou chak liy ak yon maksimòm de kat liy PAM4 oswa 28 Gbps pou chak liy ak yon maksimòm de 16 liy NRZ. IP sa a ofri gwo lajè, ankadreman ki ba anlè, kantite I/O ki ba, epi li sipòte gwo évolutivité nan tou de kantite liy ak vitès. IP sa a se tou fasil reconfigurable ak sipò nan yon pakèt pousantaj done ak mòd Ethernet PCS nan transceiver nan mozayik F.

IP sa a sipòte de mòd transmisyon:
· Mòd debaz-Sa a se yon mòd difizyon pi bon kalite kote done yo voye san yo pa kòmanse-pake a, sik vid, ak fen-pake pou ogmante Pleasant. IP a pran premye done ki valab kòm kòmansman yon pete.
· Mòd konplè–Sa a se yon mòd transfè pake. Nan mòd sa a, IP a voye yon pete ak yon sik senkronizasyon nan kòmansman ak nan fen yon pake kòm delimiter.

F-Tile Serial Lite IV High Level Block Diagram

Avalon Streaming Entèfas TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64 * n liy bits (mòd NRZ) / 2 * n liy bits (mòd PAM4)

TX MAC

Adaptè INSERT

MII KODE

Custom PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Lanes Bits (mòd PAM4)/n Lanes Bits (mòd NRZ)
TX seri entèfas

Avalon Streaming Entèfas RX
64 * n liy bits (mòd NRZ) / 2 * n liy bits (mòd PAM4)

RX PCS

CW RMV

DESKEW

MII

& ALIGNYE DEKOD

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n Lanes Bits (PAM4 mòd)/n Lanes Bits (NRZ mòd) RX Serial Interface
Avalon Memory-Mapped Interface Register Config

Lejand

Lojik mou

Lojik difisil

ISO 9001:2015 anrejistre

2. F-Tile Serial Lite IV Intel FPGA IP souview 683074 | 2022.04.28

Ou ka jenere F-Tile Serial Lite IV Intel FPGA IP konsepsyon ansyenamples pou aprann plis sou karakteristik IP yo. Gade nan F-Tile Serial Lite IV Intel FPGA IP Design Example Gid itilizatè.
Enfòmasyon ki gen rapò · Deskripsyon Fonksyonèl nan paj 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Gid itilizatè

2.1. Divilge Enfòmasyon

Vèsyon Intel FPGA IP matche ak vèsyon lojisyèl Intel Quartus® Prime Design Suite jiska v19.1. Kòmanse nan vèsyon lojisyèl Intel Quartus Prime Design Suite 19.2, Intel FPGA IP gen yon nouvo konplo vèsyon.

Nimewo Intel FPGA IP vèsyon (XYZ) ka chanje ak chak vèsyon lojisyèl Intel Quartus Prime. Yon chanjman nan:

· X endike yon gwo revizyon nan IP a. Si ou mete ajou lojisyèl Intel Quartus Prime, ou dwe rejenere IP la.
· Y endike IP a gen ladan nouvo karakteristik. Rejenere IP ou pou mete nouvo karakteristik sa yo.
· Z endike IP a gen ti chanjman. Rejenere IP ou pou mete chanjman sa yo.

Tablo 3.

F-Tile Serial Lite IV Intel FPGA IP Release Enfòmasyon

Item IP Version Intel Quartus Prime Version Dat Lage Kòd Komandasyon

5.0.0 22.1 2022.04.28 IP-SLITE4F

Deskripsyon

2.2. Karakteristik sipòte
Tablo sa a bay lis karakteristik ki disponib nan F-Tile Serial Lite IV Intel FPGA IP:

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 7

2. F-Tile Serial Lite IV Intel FPGA IP souview 683074 | 2022.04.28

Tablo 4.

F-Tile Serial Lite IV Intel FPGA IP Karakteristik

Karakteristik

Deskripsyon

Transfè Done

· Pou mòd PAM4:
— FHT sipòte sèlman 56.1, 58, ak 116 Gbps pou chak liy ak yon maksimòm de 4 liy.
— FGT sipòte jiska 58 Gbps pou chak liy ak yon maksimòm de 12 liy.
Ale nan Tablo 18 nan paj 42 pou plis detay sou pousantaj done transceiver ki sipòte pou mòd PAM4.
· Pou mòd NRZ:
— FHT sipòte sèlman 28.05 ak 58 Gbps pou chak liy ak yon maksimòm 4 liy.
— FGT sipòte jiska 28.05 Gbps pou chak liy ak yon maksimòm 16 liy.
Ale nan Tablo 18 nan paj 42 pou plis detay sou pousantaj done transceiver ki sipòte pou mòd NRZ.
· Sipòte mòd difizyon kontinyèl (debaz) oswa pake (plen).
· Sipòte pake ankadreman ki ba.
· Sipòte transfè granularite byte pou chak gwosè pete.
· Sipòte aliyman liy inisye itilizatè oswa otomatik.
· Sipòte peryòd aliyman pwogramasyon.

PCS

· Sèvi ak lojik IP difisil ki koòdone ak transceiver Intel Agilex F-mosaïque pou rediksyon resous lojik mou.
· Sipòte mòd modulation PAM4 pou spesifikasyon 100GBASE-KP4. RS-FEC toujou pèmèt nan mòd modulation sa a.
· Sipòte NRZ ak opsyon modulation RS-FEC mòd.
· Sipòte dekodaj kodaj 64b/66b.

Deteksyon ak manyen erè

· Sipòte chèk erè CRC sou chemen done TX ak RX. · Sipòte RX lyen erè tcheke. · Sipòte deteksyon erè RX PCS.

Entèfas

· Sipòte sèlman transfè pake duplex konplè ak lyen endepandan.
· Itilize entèkonekte pwen-a-pwen nan plizyè aparèy FPGA ak latansi transfere ki ba.
· Sipòte kòmandman itilizatè-defini.

2.3. IP Version Sipò Nivo

Lojisyèl Intel Quartus Prime ak sipò aparèy Intel FPGA pou F-Tile Serial Lite IV Intel FPGA IP se jan sa a:

Tablo 5.

Vèsyon IP ak nivo sipò

Intel Quartus Prime 22.1

Aparèy Intel Agilex F-mosaïque transceivers

IP Version Simulation Konpilasyon Materyèl Design

5.0.0

2.4. Sipò pou klas vitès aparèy
F-Tile Serial Lite IV Intel FPGA IP sipòte nivo vitès sa yo pou aparèy Intel Agilex F-mosaïque: · Klas vitès transceiver: -1, -2, ak -3 · Klas vitès debaz: -1, -2, ak - 3

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 8

Voye Feedback

2. F-Tile Serial Lite IV Intel FPGA IP souview 683074 | 2022.04.28

Enfòmasyon ki gen rapò
Fèy Done Aparèy Intel Agilex Plis enfòmasyon sou pousantaj done ki sipòte nan transceivers Intel Agilex F-mosaïque.

2.5. Itilizasyon Resous ak Latansi

Resous ak latansi pou F-Tile Serial Lite IV Intel FPGA IP yo te jwenn nan vèsyon lojisyèl Intel Quartus Prime Pro Edition 22.1.

Tablo 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Itilizasyon Resous
Mezi latansi a baze sou latansi alewon an soti nan opinyon debaz TX a nan pwodiksyon debaz RX.

Kalite transceiver

Variant

Kantite liy done mòd RS-FEC ALM

Latansi (TX debaz sik revèy)

FGT

28.05 Gbps NRZ 16

Debaz Andikape 21,691 65

Andikape konplè 22,135 65

Debaz Pèmèt 21,915 189

Plen aktive 22,452 189

58 Gbps PAM4 12

Debaz Pèmèt 28,206 146

Plen aktive 30,360 146

FHT

58 Gbps NRZ

Debaz Pèmèt 15,793 146

Plen aktive 16,624 146

58 Gbps PAM4 4

Debaz Pèmèt 15,771 154

Plen aktive 16,611 154

116 Gbps PAM4 4

Debaz Pèmèt 21,605 128

Plen aktive 23,148 128

2.6. Efikasite Bandwidth

Tablo 7.

Efikasite Bandwidth

Varyab mòd transceiver

PAM4

Mòd difizyon RS-FEC

Plen aktive

Debaz Pèmèt

To bit koòdone seri nan Gbps (RAW_RATE)
Gwosè pete yon transfè nan kantite mo (BURST_SIZE) (1)
Peryòd aliyman nan sik revèy (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Anviwònman

NRZ

Plen

Andikape

Pèmèt

28.0

2,048

4,096

Debaz Andikape 28.0

Pèmèt 28.0

4,194,304

4,096

4,096 kontinye...

(1) BURST_SIZE pou mòd Basic apwoche enfini, kidonk yo itilize yon gwo kantite.

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 9

2. F-Tile Serial Lite IV Intel FPGA IP souview 683074 | 2022.04.28

Varyab

Anviwònman

64/66b kode

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Anlè gwosè yon pete nan kantite mo (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Peryòd makè aliyman 81,915 nan sik revèy (ALIGN_MARKER_PERIOD)

81,915

81,916

Lajè makè aliyman an 5

sik revèy

(ALIGN_MARKER_WIDTH)

Efikasite Bandwidth (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

To efikas (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Maksimòm frekans revèy itilizatè (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Enfòmasyon ki Konsènan Pousantaj Link ak Kalkil Efikasite Bandwidth nan paj 40

(2) Nan mòd Full, gwosè BURST_SIZE_OVHD enkli Mo Kontwòl START/END pè nan yon kouran done.
(3) Pou mòd Debaz, BURST_SIZE_OVHD se 0 paske pa gen START/END pandan difizyon.
(4) Gade to Link ak Kalkil Efikasite Bandwidth pou kalkil efikasite Pleasant.
(5) Gade to Link ak Kalkil Efikasite Bandwidth pou kalkil to efikas.
(6) Gade to Link ak Kalkil Efikasite Bandwidth pou kalkil maksimòm frekans revèy itilizatè.

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 10

Voye Feedback

683074 | 2022.04.28 Voye Feedback

3. Kòmanse

3.1. Enstale ak lisans Intel FPGA IP Cores

Enstalasyon lojisyèl Intel Quartus Prime gen ladann bibliyotèk Intel FPGA IP. Bibliyotèk sa a bay anpil nwayo IP itil pou itilizasyon pwodiksyon ou san ou pa bezwen yon lisans adisyonèl. Gen kèk nwayo Intel FPGA IP mande pou achte yon lisans separe pou itilizasyon pwodiksyon an. Mòd Evalyasyon IP Intel FPGA a pèmèt ou evalye nwayo Intel FPGA IP ki gen lisans sa yo nan simulation ak pyès ki nan konpitè, anvan w deside achte yon lisans debaz IP pwodiksyon konplè. Ou sèlman bezwen achte yon lisans pwodiksyon konplè pou nwayo Intel IP ki gen lisans apre ou fin fè tès pyès ki nan konpitè epi ou pare pou itilize IP nan pwodiksyon an.

Lojisyèl Intel Quartus Prime enstale nwayo IP nan kote sa yo pa default:

Figi 2.

IP Nwayo Enstalasyon Chemen
intelFPGA(_pro) quartus – Gen IP lojisyèl Intel Quartus Prime – Gen bibliyotèk Intel FPGA IP ak nwayo IP twazyèm pati yo – Gen kòd sous bibliyotèk Intel FPGA IP. – Gen sous Intel FPGA IP files

Tablo 8.

Kote Enstalasyon Nwayo IP

Kote

Lojisyèl

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro edisyon

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platfòm Windows* Linux*

Nòt:

Lojisyèl Intel Quartus Prime a pa sipòte espas nan chemen enstalasyon an.

3.1.1. Intel FPGA IP Evalyasyon mòd
Mòd Evalyasyon IP Intel FPGA gratis pèmèt ou evalye nwayo Intel FPGA IP ki gen lisans nan simulation ak pyès ki nan konpitè anvan ou achte. Intel FPGA IP Evalyasyon Mode sipòte evalyasyon sa yo san lisans adisyonèl:
· Simile konpòtman yon nwayo Intel FPGA IP ki gen lisans nan sistèm ou a. · Verifye fonksyonalite, gwosè, ak vitès nwayo IP a byen vit ak fasil. · Jenere pwogramasyon aparèy tan limite files pou desen ki gen ladan nwayo IP. · Pwograme yon aparèy ak nwayo IP ou epi verifye konsepsyon ou nan pyès ki nan konpitè.

ISO 9001:2015 anrejistre

3. Kòmanse
683074 | 2022.04.28
Intel FPGA IP Evalyasyon Mode sipòte mòd operasyon sa yo:
· Tethered–Pèmèt kouri konsepsyon ki gen Intel FPGA IP ki gen lisans lan endefiniman ak yon koneksyon ant tablo ou a ak òdinatè lame a. Mòd atache mande pou yon seri aksyon tès jwenti gwoup (JTAG) kab konekte ant JTAG pò sou tablo ou a ak òdinatè lame a, ki ap kouri Intel Quartus Prime Programmer la pou dire peryòd evalyasyon pyès ki nan konpitè. Pwogramè a sèlman mande pou yon enstalasyon minimòm de lojisyèl Intel Quartus Prime a, epi li pa mande pou okenn lisans Intel Quartus Prime. Òdinatè lame a kontwole tan evalyasyon an lè li voye yon siyal peryodik nan aparèy la atravè JTAG pò. Si tout nwayo IP ki gen lisans nan konsepsyon an sipòte mòd kole, tan evalyasyon an ap kouri jiskaske nenpòt evalyasyon debaz IP ekspire. Si tout nwayo IP yo sipòte tan evalyasyon san limit, aparèy la pa tan.
· Untethered–Pèmèt kouri konsepsyon ki gen IP ki gen lisans lan pou yon tan limite. Nwayo IP a retounen nan mòd untethered si aparèy la dekonekte nan òdinatè lame a ki ap kouri lojisyèl Intel Quartus Prime la. Nwayo IP la tou retounen nan mòd untethered si nenpòt lòt nwayo IP ki gen lisans nan konsepsyon an pa sipòte mòd atache.
Lè tan evalyasyon an ekspire pou nenpòt IP Intel FPGA ki gen lisans nan konsepsyon an, konsepsyon an sispann fonksyone. Tout nwayo IP ki sèvi ak Intel FPGA IP Evalyasyon Mode a soti an menm tan lè nenpòt nwayo IP nan konsepsyon an tan. Lè tan evalyasyon an ekspire, ou dwe repwograme aparèy FPGA la anvan ou kontinye verifikasyon pyès ki nan konpitè. Pou pwolonje itilizasyon nwayo IP a pou pwodiksyon, achte yon lisans pwodiksyon konplè pou nwayo IP la.
Ou dwe achte lisans lan epi jenere yon kle lisans pwodiksyon konplè anvan ou kapab jenere yon pwogramasyon aparèy san restriksyon file. Pandan Intel FPGA IP Evalyasyon Mode, Konpilatè a sèlman jenere yon pwogramasyon aparèy ki limite nan tan file ( _time_limited.sof) ki ekspire nan limit tan an.

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 12

Voye Feedback

3. Kòmanse 683074 | 2022.04.28

Figi 3.

Intel FPGA IP Evalyasyon Mode Flow
Enstale lojisyèl Intel Quartus Prime ak Intel FPGA IP Library

Paramèt ak enstansye yon Nwayo IP Intel FPGA ki gen lisans

Verifye IP a nan yon similatè sipòte

Konpile konsepsyon an nan lojisyèl Intel Quartus Prime la

Jenere yon pwogramasyon aparèy ki limite tan File

Pwograme Intel FPGA Aparèy la ak Verifye Operasyon sou Komisyon Konsèy la
Pa gen IP ki pare pou itilizasyon pwodiksyon?
Wi Achte yon Pwodiksyon konplè
IP Lisans

Nòt:

Mete IP ki gen lisans nan pwodwi komèsyal yo
Al gade nan gid itilizatè chak nwayo IP pou etap paramètrizasyon ak detay aplikasyon an.
Intel bay lisans nwayo IP sou yon baz pou chak chèz, pou tout tan. Frè lisans lan gen ladan antretyen ak sipò premye ane. Ou dwe renouvle kontra antretyen an pou resevwa mizajou, korije ensèk, ak sipò teknik pi lwen pase premye ane a. Ou dwe achte yon lisans pwodiksyon konplè pou nwayo Intel FPGA IP ki mande pou yon lisans pwodiksyon, anvan ou jenere pwogramasyon files ke ou ka itilize pou yon tan san limit. Pandan Intel FPGA IP Evalyasyon Mode, Konpilatè a sèlman jenere yon pwogramasyon aparèy ki limite nan tan file ( _time_limited.sof) ki ekspire nan limit tan an. Pou jwenn kle lisans pwodiksyon ou, vizite Intel FPGA Self-Service Licensing Center.
Akò lisans lojisyèl Intel FPGA yo gouvène enstalasyon ak itilizasyon nwayo IP ki gen lisans, lojisyèl konsepsyon Intel Quartus Prime, ak tout nwayo IP ki pa gen lisans.

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 13

3. Kòmanse 683074 | 2022.04.28
Enfòmasyon ki gen rapò · Sant Sipò pou Lisans Intel FPGA · Entwodiksyon sou Enstalasyon ak Lisans lojisyèl Intel FPGA
3.2. Espesifye paramèt ak opsyon IP yo
Editè paramèt IP a pèmèt ou byen vit konfigirasyon varyasyon IP koutim ou a. Sèvi ak etap sa yo pou presize opsyon IP ak paramèt nan lojisyèl Intel Quartus Prime Pro Edition.
1. Si ou pa deja gen yon pwojè Intel Quartus Prime Pro Edition nan ki entegre F-Tile Serial Lite IV Intel FPGA IP ou a, ou dwe kreye youn. a. Nan Intel Quartus Prime Pro Edition, klike sou File Nouvo Project Wizard pou kreye yon nouvo pwojè Quartus Prime, oswa File Louvri Pwojè pou louvri yon pwojè Quartus Prime ki egziste deja. Sòsye an mande w pou presize yon aparèy. b. Espesifye fanmi aparèy Intel Agilex la epi chwazi yon aparèy pwodiksyon F-mosaïque ki satisfè kondisyon nivo vitès pou IP la. c. Klike sou Fini.
2. Nan Katalòg IP a, lokalize epi chwazi F-Tile Serial Lite IV Intel FPGA IP. Fenèt New IP Varyasyon an parèt.
3. Espesifye yon non wo nivo pou nouvo varyasyon IP koutim ou a. Editè paramèt la sove paramèt varyasyon IP yo nan yon file non .ip.
4. Klike sou OK. Editè paramèt la parèt. 5. Espesifye paramèt yo pou varyasyon IP ou a. Gade nan seksyon Paramèt pou
enfòmasyon sou F-Tile Serial Lite IV Intel FPGA paramèt IP. 6. Opsyonèlman, jenere yon banc tès simulation oswa konpilasyon ak konsepsyon pyès ki nan konpitè
example, swiv enstriksyon yo nan Design Ex laample Gid itilizatè. 7. Klike sou Jenere HDL. Bwat dyalòg Jenerasyon an parèt. 8. Espesifye pwodiksyon an file opsyon jenerasyon, epi klike sou Jenere. Varyasyon IP
files jenere selon espesifikasyon ou yo. 9. Klike sou Fini. Editè paramèt la ajoute .ip nan nivo siperyè file nan aktyèl la
pwojè otomatikman. Si w ap mande pou w ajoute manyèlman .ip file nan pwojè a, klike sou Pwojè Ajoute/Retire Files nan Pwojè pou ajoute a file. 10. Apre jenere ak enstansye varyasyon IP ou a, fè devwa pin apwopriye pou konekte pò yo epi mete nenpòt paramèt RTL apwopriye pou chak egzanp.
Enfòmasyon ki gen rapò Paramèt nan paj 42
3.3. Jenere File Estrikti
Lojisyèl Intel Quartus Prime Pro Edition la jenere pwodiksyon IP sa a file estrikti.
Pou enfòmasyon sou la file estrikti nan konsepsyon an eksample, al gade nan F-Tile Serial Lite IV Intel FPGA IP Design Example Gid itilizatè.

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 14

Voye Feedback

3. Kòmanse 683074 | 2022.04.28

Figi 4. F-Tile Serial Lite IV Intel FPGA IP Jenere Files
.ip - entegrasyon IP file

IP varyasyon files

_ IP varyasyon files

example_design

.cmp – Deklarasyon eleman VHDL file _bb.v - Verilog HDL nwa bwat EDA sentèz file _inst.v ak .vhd – Sample modèl enstansyasyon .xml- XML rapò file

Example kote pou konsepsyon nwayo IP ou example files. Kote defo a se ansyenample_design, men yo mande w pou presize yon chemen diferan.

.qgsimc - Lis paramèt simulation pou sipòte rejenerasyon incrémentielle .qgsynthc – Lis paramèt sentèz pou sipòte rejenerasyon incrémentielle

.qip – Lis sentèz IP files

_generation.rpt- Rapò jenerasyon IP

.sopcinfo- Lojisyèl zouti-chèn entegrasyon file .html- Koneksyon ak done kat memwa

.csv – Plasman PIN file

.spd – Konbine scripts simulation endividyèl

Sim Simulation files

sentèz IP sentèz files

.v Simulation nan nivo siperyè file

.v Sentèz IP wo nivo file

Scripts similatè

Bibliyotèk subcore

sent
Subcore sentèz files

sim
Simulation Subcore files

Tablo 9.

F-Tile Serial Lite IV Intel FPGA IP Jenere Files

File Non

Deskripsyon

.ip

Sistèm Platform Designer oswa varyasyon IP wo nivo file. se non ou bay varyasyon IP ou a.

.cmp

Deklarasyon konpozan VHDL (.cmp) file se yon tèks file ki gen definisyon jenerik lokal ak pò ke ou ka itilize nan konsepsyon VHDL files.

.html

Yon rapò ki gen enfòmasyon sou koneksyon, yon kat memwa ki montre adrès chak esklav ki gen rapò ak chak mèt ak li konekte, ak plasman paramèt.

_generation.rpt

IP oswa Platform Designer jenerasyon boutèy demi lit file. Yon rezime mesaj yo pandan jenerasyon IP.

.qgsimc

Lis paramèt simulation pou sipòte rejenerasyon incrémentielle.

.qgsynthc

Lis paramèt sentèz pou sipòte rejenerasyon incrémentielle.

.qip

Gen tout enfòmasyon ki nesesè sou eleman IP pou entegre ak konpile eleman IP nan lojisyèl Intel Quartus Prime.
kontinye…

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 15

3. Kòmanse 683074 | 2022.04.28

File Non .sopcinfo
.csv .spd _bb.v _inst.v oswa _inst.vhd .regmap
.svd
.v oswa .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Deskripsyon
Dekri koneksyon yo ak paramètrizasyon eleman IP nan sistèm Platform Designer ou a. Ou ka analize kontni li yo pou jwenn kondisyon lè ou devlope chofè lojisyèl pou konpozan IP. Zouti en tankou chèn zouti Nios® II itilize sa a file. .sopcinfo la file ak sistèm nan.h file pwodwi pou chèn zouti Nios II a genyen ladan yo enfòmasyon kat adrès pou chak esklav parapò ak chak mèt ki gen aksè a esklav la. Diferan mèt ka gen yon kat adrès diferan pou jwenn aksè nan yon eleman esklav patikilye.
Gen enfòmasyon sou sitiyasyon ajou nan eleman IP la.
Antre obligatwa file pou ip-make-simscript jenere scripts simulation pou simulateur sipòte. .spd la file gen yon lis fileyo te pwodwi pou simulation, ansanm ak enfòmasyon sou memwa ke ou ka inisyalize.
Ou ka itilize bwat nwa Verilog (_bb.v) file kòm yon deklarasyon modil vid pou itilize kòm yon bwat nwa.
HDL ansyenample modèl enstansyasyon. Ou ka kopye epi kole sa ki nan sa a file nan HDL ou file enstansye varyasyon IP la.
Si IP gen enfòmasyon enskri, .regmap file jenere. .regmap la file dekri enfòmasyon kat enskri nan entèfas mèt ak esklav. Sa a file konplete .sopcinfo la file pa bay plis enfòmasyon detaye enskri sou sistèm nan. Sa a pèmèt ekspozisyon enskri views ak estatistik personnalisable itilizatè nan System Console.
Pèmèt zouti debogaj sistèm difisil processeur sistèm (HPS). view enskri kat periferik ki konekte ak HPS nan yon sistèm Platform Designer. Pandan sentèz, .svd la files pou entèfas esklav vizib pou mèt System Console yo estoke nan .sof la file nan seksyon debug la. System Console li seksyon sa a, ki Platform Designer ka mande pou enfòmasyon kat jeyografik anrejistre. Pou esklav sistèm, Platform Designer ka jwenn aksè nan rejis yo pa non.
HDL files ki enstansye chak submodule oswa IP timoun pou sentèz oswa simulation.
Gen yon script ModelSim*/QuestaSim* msim_setup.tcl pou mete sou pye ak kouri yon simulation.
Gen yon script shell vcs_setup.sh pou mete kanpe epi kouri yon simulation VCS*. Gen yon script shell vcsmx_setup.sh ak synopsys_sim.setup file yo mete kanpe epi kouri yon simulation VCS MX.
Gen yon script shell xcelium_setup.sh ak lòt konfigirasyon files pou mete sou pye ak kouri Xcelium* simulation.
Gen HDL files pou submodul IP yo.
Pou chak anyè IP timoun ki te pwodwi, Platform Designer jenere synth/ ak sim/ sou-anyè.

3.4. Simulation Intel FPGA IP Cores
Lojisyèl Intel Quartus Prime a sipòte simulation RTL debaz IP nan similatè EDA espesifik. IP jenerasyon opsyonèlman kreye simulation files, ki gen ladan modèl simulation fonksyonèl, nenpòt ki tès (oswa ansyenample design), ak machann-espesifik simulateur konfigirasyon scripts pou chak nwayo IP. Ou ka itilize modèl simulation fonksyonèl ak nenpòt ki tès oswa ansyenample konsepsyon pou simulation. Pwodiksyon IP jenerasyon ka gen ladan tou scripts pou konpile ak kouri nenpòt tèsbanch. Scripts yo lis tout modèl oswa bibliyotèk ou bezwen pou simulation nwayo IP ou.

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 16

Voye Feedback

3. Kòmanse 683074 | 2022.04.28

Lojisyèl Intel Quartus Prime a bay entegrasyon ak anpil simulateur ak sipòte plizyè simulation koule, ki gen ladan pwòp scripted ak koutim simulation koule ou. Kèlkeswa koule ou chwazi a, simulation debaz IP enplike etap sa yo:
1. Jenere IP HDL, testbench (oswa egzanpample design), ak script konfigirasyon similatè files.
2. Mete kanpe anviwònman similatè ou a ak nenpòt scripts simulation.
3. Konpile bibliyotèk modèl simulation.
4. Kouri similatè ou a.

3.4.1. Simulation ak Verifikasyon konsepsyon an

Pa default, editè paramèt la jenere script simulateur espesifik ki gen kòmandman pou konpile, elabore, ak simulation modèl Intel FPGA IP ak bibliyotèk modèl simulation. files. Ou ka kopye kòmandman yo nan script simulation testbench ou a, oswa modifye sa yo files pou ajoute kòmandman pou konpile, elabore, ak similye konsepsyon ou ak banc tès.

Tablo 10. Intel FPGA IP Nwayo Simulation Scripts

Similatè

File Anyè

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Script msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Sentèz nwayo IP nan lòt zouti EDA
Opsyonèlman, sèvi ak yon lòt zouti EDA sipòte pou fè sentèz yon konsepsyon ki gen ladan Intel FPGA debaz IP. Lè ou jenere sentèz debaz IP la files pou itilize ak zouti sentèz EDA twazyèm pati, ou ka kreye yon netlist estimasyon zòn ak distribisyon. Pou pèmèt jenerasyon, aktive Kreye distribisyon ak estimasyon resous pou zouti sentèz EDA twazyèm pati lè w ap pèrsonalize varyasyon IP ou a.
Netlist estimasyon zòn ak distribisyon an dekri koneksyon debaz IP ak achitekti, men li pa enkli detay sou vrè fonksyonalite a. Enfòmasyon sa a pèmèt sèten zouti sentèz twazyèm pati pou pi byen rapòte estimasyon zòn ak distribisyon. Anplis de sa, zouti sentèz yo ka sèvi ak enfòmasyon distribisyon an pou reyalize optimize tan-kondwi ak amelyore kalite rezilta yo.
Lojisyèl Intel Quartus Prime la jenere _syn.v netlist file nan fòma Verilog HDL, kèlkeswa pwodiksyon an file fòma ou presize. Si w itilize netlist sa a pou sentèz, ou dwe mete wrapper nwayo IP la file .v oswa .vhd nan pwojè Intel Quartus Prime ou a.

(7) Si ou pa t etabli opsyon zouti EDA a – ki pèmèt ou kòmanse similatè EDA twazyèm pati nan lojisyèl Intel Quartus Prime la – kouri script sa a nan ModelSim oswa QuestaSim similatè Tcl konsole (pa nan lojisyèl Intel Quartus Prime). Tcl konsole) pou evite nenpòt erè.

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 17

3. Kòmanse 683074 | 2022.04.28
3.6. Konpile konsepsyon konplè a
Ou ka itilize kòmandman Kòmanse Konpilasyon nan meni Pwosesis nan lojisyèl Intel Quartus Prime Pro Edition pou konpile konsepsyon ou.

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 18

Voye Feedback

683074 | 2022.04.28 Voye Feedback

4. Fonksyonèl Deskripsyon

Figi 5.

F-Tile Serial Lite IV Intel FPGA IP konsiste de MAC ak Ethernet PCS. MAC a kominike ak PCS koutim yo atravè interfaces MII.

IP a sipòte de mòd modulasyon:
· PAM4–Ofri 1 a 12 kantite liy pou chwazi. IP a toujou enstans de chanèl PCS pou chak liy nan mòd modulation PAM4.
· NRZ–Ofri 1 a 16 kantite liy pou chwazi.

Chak mòd modulation sipòte de mòd done:
· Mòd debaz-Sa a se yon mòd difizyon pi bon kalite kote done yo voye san yo pa kòmanse-pake a, sik vid, ak fen-pake pou ogmante Pleasant. IP a pran premye done ki valab kòm kòmansman yon pete.

Debaz Mode Transfè Done tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 anrejistre

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Figi 6.

· Mòd konplè–Sa a se transfè done mòd pake. Nan mòd sa a, IP a voye yon pete ak yon sik senkronizasyon nan kòmansman an ak nan fen yon pake kòm delimiter.

Transfè Done Mòd konplè tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Enfòmasyon ki gen rapò · F-Tile Serial Lite IV Intel FPGA IP Overview nan paj 6 · F-Tile Serial Lite IV Intel FPGA IP Design Egzample Gid itilizatè

4.1. TX Datapath
Datapath TX a konsiste de eleman sa yo: · Adaptè MAC · Blòk ensèsyon mo kontwòl · CRC · Ankode MII · Blòk PCS · Blòk PMA

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 20

Voye Feedback

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28
Figi 7. TX Datapath

Soti nan lojik itilizatè

TX MAC

Avalon Streaming Entèfas

Adaptè MAC

Kontwole Ensèsyon Pawòl

CRC

MII ankode

MII Entèfas Custom PCS
PCS ak PMA

TX Serial Entèfas Pou Lòt Aparèy FPGA

4.1.1. TX MAC adaptè
Adaptè TX MAC la kontwole transmisyon done nan lojik itilizatè a lè l sèvi avèk koòdone difizyon Avalon® la. Blòk sa a sipòte transmisyon enfòmasyon itilizatè-defini ak kontwòl koule.

Transfere Enfòmasyon Itilizatè-defini

Nan mòd konplè, IP a bay siyal tx_is_usr_cmd ke ou ka itilize pou kòmanse sik enfòmasyon itilizatè-defini tankou transmisyon XOFF/XON nan lojik itilizatè a. Ou ka kòmanse sik transmisyon enfòmasyon itilizatè-defini lè w revandike siyal sa a epi transfere enfòmasyon an lè l sèvi avèk tx_avs_data ansanm ak deklarasyon tx_avs_startofpacket ak tx_avs_valid siyal yo. Lè sa a, blòk la deasserts tx_avs_ready a pou de sik.

Nòt:

Fonksyon enfòmasyon ki defini itilizatè a disponib sèlman nan mòd konplè.

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 21

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Figi 8.

Kontwòl koule

Gen kondisyon kote TX MAC la pa pare pou resevwa done ki soti nan lojik itilizatè a tankou pandan pwosesis re-aliyman lyen oswa lè pa gen okenn done ki disponib pou transmisyon nan lojik itilizatè a. Pou evite pèt done akòz kondisyon sa yo, IP a itilize siyal tx_avs_ready pou kontwole koule done ki soti nan lojik itilizatè a. IP a dezassere siyal la lè kondisyon sa yo rive:
· Lè tx_avs_startofpacket afime, tx_avs_ready deasserted pou yon sik revèy.
· Lè tx_avs_endofpacket afime, tx_avs_ready deasserted pou yon sik revèy.
· Lè nenpòt CW pè yo afime tx_avs_ready se deasserted pou de sik revèy.
· Lè ensèsyon makè aliyman RS-FEC rive nan koòdone PCS koutim lan, tx_avs_ready deasserted pou kat sik revèy.
· Chak sik revèy debaz Ethernet 17 nan mòd modulation PAM4 ak chak sik revèy debaz Ethernet 33 nan mòd modulation NRZ. Tx_avs_ready a dezasserte pou yon sik revèy.
· Lè lojik itilizatè deassert tx_avs_valid pandan pa gen okenn transmisyon done.

Dyagram distribisyon sa yo se egzanpamples nan TX MAC adaptè lè l sèvi avèk tx_avs_ready pou kontwòl koule done.

Kontwòl koule ak tx_avs_valid Deassertion ak START/END CWs pè

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Desè siyal ki valab

D5 D6

tx_avs_ready tx_avs_startofpacket

Desè siyal pare pou de sik pou mete END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 VID D4

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 22

Voye Feedback

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Figi 9.

Kontwòl koule ak ensèsyon makè aliyman
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

mwen_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Figi 10.

Kontwòl Flow ak CWs Pè START/END kowenside ak Ensèsyon Makè aliyman

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

END STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Kontwòl Pawòl (CW) Ensèsyon
F-Tile Serial Lite IV Intel FPGA IP konstwi CWs ki baze sou siyal opinyon ki soti nan lojik itilizatè a. CW yo endike delimitè pake, enfòmasyon estati transmisyon oswa done itilizatè nan blòk PCS la epi yo sòti nan kòd kontwòl XGMII.
Tablo sa a montre deskripsyon CW yo sipòte:

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 23

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Tablo 11.
KÒMANSE FEN ALIGN

Deskripsyon CWs sipòte

Kantite mo (1 mo

= 64 bit)

EMPTY_CYC

SANKIS

Non

DONE

Nan-bann

Deskripsyon
Kòmanse nan delimiter done. Fen delimiter done. Mo kontwòl (CW) pou aliyman RX. Sik vid nan yon transfè done. IDLE (ki soti nan gwoup). Chaj.

Tablo 12. Deskripsyon jaden CW
Jaden RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

Deskripsyon
Jaden rezève. Yo ka itilize pou ekstansyon nan lavni. Mare a 0.
Kantite byte valab nan dènye mo a (64-bit). Sa a se yon valè 3bit. · 3'b000: 8 octets · 3'b001: 1 byte · 3'b010: 2 bytes · 3'b011: 3 bytes · 3'b100: 4 bytes · 3'b101: 5 bytes · 3'b110: 6 bytes · 3'b111: 7 octets
Kantite mo ki pa valab nan fen yon pete.
Endike koòdone difizyon RX Avalon pou revandike yon siyal fen-pake.
Endike koòdone difizyon RX Avalon pou revandike yon siyal kòmansman pake.
Endike koòdone difizyon RX Avalon pou reklame yon kòmansman pake ak yon fen pake nan menm sik la.
Tcheke aliyman RX.
Valè CRC kalkile.
Endike mo kontwòl (CW) genyen enfòmasyon ki defini itilizatè a.

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 24

Voye Feedback

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

4.1.2.1. Kòmanse nan pete CW

Figi 11. Fòma CW kòmansman pete

KÒMANSE

63:56

RSVD

55:48

RSVD

47:40

RSVD

done

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

chanèl

7:0

'hFB(KÒMANSE)

kontwòl 7:0

Tablo 13.

Nan mòd Full, ou ka mete START CW a lè w revandike siyal tx_avs_startofpacket la. Lè ou afime sèlman tx_avs_startofpacket siyal la, ti jan sop la mete. Lè ou afime tou de siyal tx_avs_startofpacket ak tx_avs_endofpacket, seop bit la mete.

START CW Field Values
Jaden sop/seop
usr (8)
aliman

Valè

Tou depan de siyal tx_is_usr_cmd la:

1: Lè tx_is_usr_cmd = 1

0: Lè tx_is_usr_cmd = 0

Nan mòd Debaz, MAC a voye yon START CW apre yo fin reset la. Si pa gen okenn done ki disponib, MAC a kontinyèlman voye EMPTY_CYC ki asosye ak END ak START CWs jiskaske ou kòmanse voye done.

4.1.2.2. CW nan fen pete

Figi 12. Fòma CW nan fen pete

FINI

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

done 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

VID

7:0

RSVD

num_valid_bytes_eob

kontwòl

7:0

(8) Sa a sipòte sèlman nan mòd Full.
Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 25

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Tablo 14.

MAC la foure END CW a lè tx_avs_endofpacket a deklare. END CW a gen kantite byte valab nan dènye mo done ak enfòmasyon CRC.

Valè CRC a se yon rezilta CRC 32-bit pou done ki genyen ant START CW ak mo done anvan END CW la.

Tablo ki anba la a montre valè jaden yo nan END CW.

END CW Field Values
Field eop CRC32 num_valid_bytes_eob

Valè 1
CRC32 valè kalkile. Kantite byte valab nan dènye mo done yo.

4.1.2.3. Aliyman Pè CW

Figi 13. Fòma CW aliyman pè

ALIGNE CW Pè ak START/END

64 + 8bits XGMII Entèfas

KÒMANSE

63:56

RSVD

55:48

RSVD

47:40

RSVD

done

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 aliman=1 seop=0

15:8

RSVD

7:0

'hFB

kontwòl 7:0

64 + 8bits XGMII Entèfas

FINI

63:56

'hFD

55:48

RSVD

47:40

RSVD

done

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontwòl 7:0

ALIGN CW a se yon CW pè ak START/END oswa END/START CWs. Ou ka mete ALIGN paired CW a swa lè w revandike siyal tx_link_reinit la, mete kontwa Peryòd aliyman an oswa kòmanse yon reset. Lè ALIGN paired CW mete, jaden aliyman an mete sou 1 pou kòmanse blòk aliyman reseptè a pou tcheke aliyman done atravè tout liy yo.

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 26

Voye Feedback

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Tablo 15.

ALIGNE CW Field Values
Jaden aliman
eop sop usr seop

Valè 1 0 0 0 0

4.1.2.4. Vide-sik CW

Figi 14. Fòma CW vid-sik

EMPTY_CYC Pè ak END/START

64 + 8bits XGMII Entèfas

FINI

63:56

'hFD

55:48

RSVD

47:40

RSVD

done

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontwòl 7:0

64 + 8bits XGMII Entèfas

KÒMANSE

63:56

RSVD

55:48

RSVD

47:40

RSVD

done

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kontwòl 7:0

Tablo 16.

Lè w retire tx_avs_valid pou de sik revèy pandan yon pete, MAC la mete yon EMPTY_CYC CW ki asosye ak END/START CWs. Ou ka itilize CW sa a lè pa gen okenn done ki disponib pou transmisyon yon ti tan.

Lè w dezaserte tx_avs_valid pou yon sik, IP a dezaserte tx_avs_valid pou de fwa peryòd tx_avs_valid dezaserasyon an pou jenere yon pè END/START CWs.

EMPTY_CYC CW Field Values
Jaden aliman
eop

Valè 0 0

kontinye…

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 27

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Field sop usr seop

Valè 0 0 0

4.1.2.5. San fè anyen konsa CW

Figi 15. Idle CW Fòma

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

done

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

kontwòl 7:0

MAC la mete IDLE CW a lè pa gen okenn transmisyon. Pandan peryòd sa a, siyal tx_avs_valid la ba.
Ou ka itilize IDLE CW a lè yon transfè pete fini oswa lè transmisyon an nan yon eta san fè anyen konsa.

4.1.2.6. Done Pawòl

Mo done a se chaj la nan yon pake. Bits kontwòl XGMII yo tout mete a 0 nan fòma mo done.

Figi 16. Done Pawòl Fòma

64 + 8 bits XGMII Entèfas

MO DONE

63:56

done itilizatè 7

55:48

done itilizatè 6

47:40

done itilizatè 5

done

39:32 31:24

done itilizatè 4 done itilizatè 3

23:16

done itilizatè 2

15:8

done itilizatè 1

7:0

done itilizatè 0

kontwòl 7:0

4.1.3. TX CRC
Ou ka aktive blòk TX CRC lè l sèvi avèk paramèt Pèmèt CRC nan Editè paramèt IP. Karakteristik sa a sipòte nan tou de Debaz ak Full mòd.

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 28

Voye Feedback

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

MAC a ajoute valè CRC nan END CW la lè li reklame siyal tx_avs_endofpacket la. Nan mòd BASIC la, sèlman ALIGN CW ki asosye ak END CW gen yon jaden CRC ki valab.
Blòk TX CRC a koòdone ak Ensèsyon Pawòl Kontwòl TX ak blòk TX MII Encode. Blòk TX CRC la kalkile valè CRC pou done 64-bit valè pou chak sik kòmanse soti nan START CW jiska END CW.
Ou ka afime siyal crc_error_inject la pou fè espre kòwonpi done nan yon liy espesifik pou kreye erè CRC.

4.1.4. TX MII ankode

TX MII ankode a okipe transmisyon pake soti nan MAC a TX PCS la.

Figi sa a montre modèl done sou otobis MII 8-bit la nan mòd modulation PAM4. START ak END CW parèt yon fwa nan chak de liy MII.

Figi 17. PAM4 Modulation Mode MII Data Pattern

SIK 1

SIK 2

SIK 3

SIK 4

SIK 5

SOP_CW

DONE_1

DATA_9 DATA_17

SANKIS

DATA_DUMMY SOP_CW
DATA_DUMMY

DONE_2 DONE_3 DONE_4

DONE_10 DONE_11 DONE_12

DONE_18 DONE_19 DONE_20

EOP_CW IDLE
EOP_CW

SOP_CW

DONE_5 DONE_13 DONE_21

SANKIS

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Figi sa a montre modèl done sou otobis MII 8-bit la nan mòd modulation NRZ. START ak END CW parèt nan chak liy MII.

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 29

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Figi 18. NRZ Modulation Mode MII Data Pattern

SIK 1

SIK 2

SIK 3

SOP_CW

DONE_1

DONE_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

SIK 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

SIK 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS ak PMA
F-Tile Serial Lite IV Intel FPGA IP konfigirasyon transceiver F-mosaïque nan mòd Ethernet PCS.

4.2. RX Datapath
Datapath RX a konsiste de konpozan sa yo: · PMA blòk · PCS blòk · MII dekodeur · CRC · Deskew blòk · Control Word retire blòk

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 30

Voye Feedback

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28
Figi 19. RX Datapath

Pou lojik itilizatè Avalon Streaming Interface
RX MAC
Kontwòl retire mo
Deskew

CRC

MII dekodeur

MII Entèfas Custom PCS
PCS ak PMA

RX Serial Entèfas Soti nan Lòt Aparèy FPGA
4.2.1. RX PCS ak PMA
F-Tile Serial Lite IV Intel FPGA IP configured transceiver F-mosaïque nan mòd Ethernet PCS.
4.2.2. RX MII Dekodeur
Blòk sa a idantifye si done k ap rantre yo gen mo kontwòl ak makè aliyman. Dekodeur RX MII la bay done sou fòm 1-bit valab, 1-bit endikatè makè, 1-bit endikatè kontwòl, ak 64-bit done pou chak liy.
4.2.3. RX CRC
Ou ka aktive blòk TX CRC lè l sèvi avèk paramèt Pèmèt CRC nan Editè paramèt IP. Karakteristik sa a sipòte nan tou de Debaz ak Full mòd. Blòk RX CRC koòdone ak RX Kontwòl Pawòl Retire ak blòk RX MII Dekodè. IP a deklare siyal rx_crc_error lè yon erè CRC rive.

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 31

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28
IP a dezasserte rx_crc_error nan chak nouvo pete. Li se yon pwodiksyon nan lojik itilizatè a pou manyen erè lojik itilizatè.
4.2.4. RX Deskew
Blòk deskew RX la detekte makè aliyman yo pou chak liy epi li re-aliyen done yo anvan li voye l nan blòk retire RX CW la.
Ou ka chwazi kite nwayo IP aliman done yo pou chak liy otomatikman lè yon erè aliyman rive lè w mete paramèt Pèmèt aliyman oto nan Editè paramèt IP. Si ou enfim karakteristik aliyman otomatik la, nwayo IP afime siyal rx_error la pou endike erè aliyman an. Ou dwe afime rx_link_reinit pou kòmanse pwosesis aliyman liy lè yon erè aliyman liy rive.
Deskew RX a detekte makè aliyman yo ki baze sou yon machin leta. Dyagram sa a montre eta yo nan blòk deskew RX la.

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 32

Voye Feedback

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Figi 20.

RX Deskew Lane aliyman eta machin ak aliyman oto pèmèt tablo koule
Kòmanse

SANKIS

Reyajiste = 1 wi non

Tout PCS

non

liy yo pare?

Tann

Tout makè senkronize pa gen okenn
detekte?
wi
ALIYE

non
wi Timeout?

wi
Pèdi aliyman?
pa gen fen

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 33

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Figi 21.

RX Deskew Lane aliyman eta machin ak aliyman oto enfim tablo koule
Kòmanse

SANKIS

Reyajiste = 1 wi non

Tout PCS

non

liy yo pare?

wi
rx_link_reinit =1
pa gen ERÈ

non wi Timeout?

Tann
pa gen tout makè senkronize
detekte?
wi ALIGNE

wi
Pèdi aliyman?
non
Fen
1. Pwosesis aliyman an kòmanse ak eta IDLE. Blòk la deplase nan eta WAIT lè tout liy PCS yo pare epi rx_link_reinit deasemete.
2. Nan eta WAIT, blòk la tcheke tout makè detekte yo afime nan menm sik la. Si kondisyon sa a vre, blòk la deplase nan eta ALIGNED.
3. Lè blòk la nan eta ALIGNED, li endike liy yo ki aliyen. Nan eta sa a, blòk la kontinye kontwole aliyman liy lan epi tcheke si tout makè yo prezan nan menm sik la. Si omwen yon makè pa prezan nan menm sik la epi yo mete paramèt Pèmèt aliyman oto a, blòk la ale nan

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 34

Voye Feedback

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Eta IDLE pou re-inisyalize pwosesis aliyman an. Si Pèmèt aliyman oto pa mete epi omwen yon makè pa prezan nan menm sik la, blòk la ale nan eta ERROR epi tann pou lojik itilizatè a afime siyal rx_link_reinit pou kòmanse pwosesis aliyman liy.

Figi 22. Reyajman liy liy ak Pèmèt aliyman oto aktive rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew Eta

ALIGNED

SANKIS

Tann

ALIGNED

AUTO_ALIGN = 1

Figi 23. Reyajman liy liy ak Pèmèt aliyman oto dezaktive rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew Eta

ALIGNED

ERÈ

SANKIS

Tann

ALIGNED

AUTO_ALIGN = 0
4.2.5. RX CW retire
Blòk sa a dekode CW yo epi voye done nan lojik itilizatè a lè l sèvi avèk koòdone difizyon Avalon apre yo fin retire CW yo.
Lè pa gen okenn done ki valab ki disponib, blòk retire RX CW deasserts siyal rx_avs_valid la.
Nan mòd FULL, si yo mete ti jan itilizatè a, blòk sa a reklame siyal rx_is_usr_cmd a epi done yo nan premye sik revèy la itilize kòm enfòmasyon oswa kòmandman itilizatè defini.
Lè rx_avs_ready deasserts ak rx_avs_valid asserte, blòk retire RX CW la jenere yon kondisyon erè nan lojik itilizatè a.
Siyal difizyon Avalon ki gen rapò ak blòk sa a se jan sa a: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 35

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (disponib sèlman nan mòd konplè)
4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture
F-Tile Serial Lite IV Intel FPGA IP gen kat antre revèy ki jenere revèy nan diferan blòk: · Revèy referans transceiver (xcvr_ref_clk) – Antre revèy soti nan revèy ekstèn.
chips oswa osilateur ki jenere revèy pou TX MAC, RX MAC, ak TX ak RX blòk PCS koutim. Gade nan Paramèt pou ranje frekans sipòte. · TX debaz revèy (tx_core_clk)–Revèy sa a sòti nan transceiver PLL yo itilize pou TX MAC. Revèy sa a se tou yon revèy pwodiksyon soti nan transceiver F-mosaïque a pou konekte avèk lojik itilizatè TX la. · RX debaz revèy (rx_core_clk)–Revèy sa a sòti nan transceiver PLL yo itilize pou RX deskew FIFO ak RX MAC. Revèy sa a se tou yon revèy pwodiksyon ki soti nan transceiver F-mosaïque a pou konekte avèk lojik itilizatè RX la. · Revèy pou koòdone rekonfigirasyon transceiver (reconfig_clk) – revèy antre nan sikui revèy ekstèn oswa osilateur ki jenere revèy pou koòdone rekonfigirasyon transceiver F-mosay nan tou de TX ak RX datapaths. Frekans revèy la se 100 a 162 MHz.
Dyagram blòk sa a montre F-Tile Serial Lite IV Intel FPGA IP revèy domèn ak koneksyon ki nan IP la.

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 36

Voye Feedback

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Figi 24.

F-Tile Serial Lite IV Intel FPGA IP Clock Architecture

Osilator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Rekonfigurasyon Entèfas Revèy
(reconfig_clk)

tx_core_clkout (konekte ak lojik itilizatè)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Revèy entèfas rekonfigurasyon transceiver

(reconfig_clk)

Osilator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (konekte ak lojik itilizatè)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Entèfas TX Done
TX MAC

lyen_seri[n-1:0]

Deskew

FIFO

Avalon Streaming Entèfas RX Done RX MAC

Avalon Streaming Entèfas RX Done
RX MAC

Deskew FIFO

rx_core_clkout (konekte ak lojik itilizatè)

rx_core_clk= clk_pll_div64[mid_ch]

Custom PCS

lyen_seri[n-1:0]

TX MAC

Avalon Streaming Entèfas TX Done

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (konekte ak lojik itilizatè)

Revèy Ref Transceiver (xcvr_ref_clk)
Revèy Ref Transceiver (xcvr_ref_clk)

Osilator*

Lejand

Aparèy FPGA
Domèn revèy debaz TX
Domèn revèy debaz RX
Referans revèy revèy domèn Aparèy ekstèn Siyal done yo

4.4. Reyajiste ak Inisyalizasyon Link
MAC, F-mosaïque Hard IP, ak rekonfigurasyon blòk yo gen diferan siyal reset: · TX ak RX blòk MAC itilize tx_core_rst_n ak rx_core_rst_n reset siyal yo. · tx_pcs_fec_phy_reset_n ak rx_pcs_fec_phy_reset_n reset siyal kondwi
kontwolè a reset mou pou Reyajiste F-mosaïque Hard IP la. · Blòk reconfiguration itilize siyal reset reconfig_reset la.

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 37

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Figi 25. Reyajiste Achitekti
Avalon Streaming Entèfas TX Done
MAC
Avalon Streaming SYNC Entèfas RX Done

FPGA F-mosaïque Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-mosaïque Hard IP

TX Serial Done RX Serial Done

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Reyajiste lojik
Enfòmasyon ki gen rapò · Reyajiste Gid nan paj 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Gid itilizatè
4.4.1. TX Reyajiste ak Sekans Inisyalizasyon
Sekans reset TX pou F-Tile Serial Lite IV Intel FPGA IP se jan sa a: 1. Afime tx_pcs_fec_phy_reset_n, tx_core_rst_n, ak reconfig_reset
ansanm pou réinitialiser F-mosaïque difisil IP, MAC, ak blòk reconfiguration. Lage tx_pcs_fec_phy_reset_n ak rekonfigirasyon reset apre w fin tann tx_reset_ack pou asire blòk yo byen reset. 2. IP a Lè sa a, afime siyal phy_tx_lanes_stable, tx_pll_locked, ak phy_ehip_ready apre yo fin lage tx_pcs_fec_phy_reset_n reset, pou endike TX PHY a pare pou transmisyon. 3. Siyal tx_core_rst_n dezasser apre siyal phy_ehip_ready ale wo. 4. IP a kòmanse transmèt karaktè IDLE sou koòdone MII la yon fwa MAC la soti nan reset. Pa gen okenn kondisyon pou aliyman liy TX ak deformation paske tout liy yo itilize menm revèy la. 5. Pandan y ap transmèt karaktè IDLE, MAC a revandike siyal tx_link_up la. 6. Lè sa a, MAC la kòmanse transmèt ALIGN ki asosye ak START/END oswa END/START CW nan yon entèval fiks pou kòmanse pwosesis aliyman liy reseptè ki konekte a.

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 38

Voye Feedback

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Figi 26.

TX Reyajiste ak Inisyalizasyon Dyagram distribisyon
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _bloke

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX Reyajiste ak Sekans Inisyalizasyon
Sekans reset RX pou F-Tile Serial Lite IV Intel FPGA IP se jan sa a:
1. Afime rx_pcs_fec_phy_reset_n, rx_core_rst_n, ak reconfig_reset ansanm pou reset F-mosaïque difisil IP, MAC, ak blòk reconfiguration. Lage rx_pcs_fec_phy_reset_n ak rekonfigirasyon reset apre w fin tann rx_reset_ack pou asire blòk yo byen reset.
2. IP a Lè sa a, afime siyal la phy_rx_pcs_ready apre yo fin reset PCS koutim lan lage, pou endike RX PHY pare pou transmisyon.
3. Siyal rx_core_rst_n dezasser apre siyal phy_rx_pcs_ready ale wo.
4. IP a kòmanse pwosesis aliyman liy lan apre yo fin lage RX MAC reset la epi lè li resevwa ALIGN ki asosye ak START/END oswa END/START CW.
5. Blòk deskew RX a afime siyal rx_link_up la yon fwa aliyman pou tout liy yo fini.
6. IP a Lè sa a, afime siyal la rx_link_up nan lojik itilizatè a pou endike ke lyen an RX se pare yo kòmanse resepsyon done.

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 39

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28

Figi 27. Dyagram distribisyon RX Reyajiste ak Inisyalizasyon
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Pousantaj Link ak Kalkil efikasite Bandwidth

F-Tile Serial Lite IV Intel FPGA IP kalkil efikasite Pleasant la se jan sa a:

Efikasite Bandwidth = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Tablo 17. Varyab efikasite Bandwidth Deskripsyon

Varyab

Deskripsyon

raw_rate burst_size

Sa a se pousantaj la ti jan reyalize pa koòdone nan seri. raw_rate = SERDES lajè * frekans revèy transceiver Egzample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Valè gwosè pete. Pou kalkile efikasite bandwidth mwayèn, sèvi ak valè komen gwosè pete. Pou to maksimòm, sèvi ak valè maksimòm pete gwosè.

burst_size_ovhd

Valè anlè gwosè pete a.
Nan mòd Full, valè burst_size_ovhd la ap refere a CWs kouple START ak END.
Nan mòd Debaz, pa gen okenn burst_size_ovhd paske pa gen okenn CW pè START ak END.

align_marker_period

Valè peryòd kote yon makè aliyman mete. Valè a se 81920 sik revèy pou konpilasyon ak 1280 pou simulation rapid. Valè sa a jwenn nan lojik difisil PCS la.

align_marker_width srl4_align_period

Kantite sik revèy kote yon siyal makè aliyman valab kenbe wo.
Nimewo a nan sik revèy ant de makè aliyman. Ou ka mete valè sa a lè l sèvi avèk paramèt Peryòd aliyman nan Editè Paramèt IP.

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 40

Voye Feedback

4. Fonksyonèl Deskripsyon 683074 | 2022.04.28
Kalkil pousantaj lyen yo se jan sa a: To efikas = efikasite bandwidth * raw_rate Ou ka jwenn maksimòm frekans revèy itilizatè a ak ekwasyon sa a. Kalkil maksimòm frekans revèy itilizatè a sipoze difizyon done kontinyèl epi pa gen okenn sik IDLE ki fèt nan lojik itilizatè a. Pousantaj sa a enpòtan lè w ap desine lojik itilizatè FIFO pou evite FIFO debòde. Maksimòm frekans revèy itilizatè = to efikas / 64

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 41

683074 | 2022.04.28 Voye Feedback

NAN. Paramèt

Tablo 18. F-Tile Serial Lite IV Intel FPGA IP Paramèt Deskripsyon

Paramèt

Valè

Default

Deskripsyon

Opsyon Jeneral Design

PMA modulation tip

· PAM4 · NRZ

PAM4

Chwazi mòd modulation PCS la.

Kalite PMA

· FHT · FGT

FGT

Chwazi kalite transceiver la.

Pousantaj done PMA

· Pou mòd PAM4:
— Kalite transceiver FGT: 20 Gbps 58 Gbps
— Kalite transceiver FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Pou mòd NRZ:
— Kalite transceiver FGT: 10 Gbps 28.05 Gbps
— Kalite transceiver FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Espesifye to a done efikas nan pwodiksyon an nan transceiver la enkòpore transmisyon ak lòt depans anlè. Valè a kalkile pa IP a pa awondi jiska 1 desimal nan inite Gbps.

PMA mòd

· Duplex · Tx · Rx

Duplex

Pou kalite transceiver FHT, direksyon an sipòte se duplex sèlman. Pou kalite transceiver FGT, direksyon sipòte se Duplex, Tx, ak Rx.

Nimewo PMA

· Pou mòd PAM4:

liy

- 1 a 12

· Pou mòd NRZ:

- 1 a 16

Chwazi kantite liy yo. Pou konsepsyon senp, kantite liy ki sipòte se 1.

PLL referans revèy frekans

· Pou kalite transceiver FHT: 156.25 MHz
· Pou kalite transceiver FGT: 27.5 MHz 379.84375 MHz, tou depann de pousantaj done transceiver chwazi a.

· Pou kalite transceiver FHT: 156.25 MHz
· Pou kalite transceiver FGT: 165 MHz

Espesifye frekans revèy referans transceiver la.

Sistèm PLL

—

revèy referans

frekans

170 MHz

Sèlman disponib pou kalite transceiver FHT. Espesifye revèy referans System PLL la epi yo pral itilize kòm opinyon F-Tile Referans ak System PLL Clocks Intel FPGA IP pou jenere revèy System PLL la.

Frekans PLL sistèm
Peryòd aliyman

— 128 65536

Pèmèt RS-FEC

Pèmèt

876.5625 MHz 128 Pèmèt

Espesifye frekans revèy System PLL la.
Espesifye peryòd makè aliyman an. Valè a dwe x2. Limen pou pèmèt karakteristik RS-FEC la.
kontinye…

ISO 9001:2015 anrejistre

5. Paramèt 683074 | 2022.04.28

Paramèt

Valè

Default

Deskripsyon

Enfim

Pou mòd modulation PAM4 PCS, RS-FEC toujou pèmèt.

Entèfas itilizatè

Streaming mòd

· KONPLÈ · DE BAZ

Plen

Chwazi difizyon done pou IP la.

Plen: Mòd sa a voye yon sik kòmanse-of-pake ak fen-pake nan yon ankadreman.

Debaz: Sa a se yon mòd difizyon pi bon kalite kote done yo voye san yo pa kòmanse-of-pakè, vid, ak fen-of-pake ogmante Pleasant.

Pèmèt CRC

Aktive dezaktive

Enfim

Limen pou pèmèt deteksyon ak koreksyon erè CRC.

Pèmèt aliyman oto

Aktive dezaktive

Enfim

Limen pou pèmèt fonksyon aliyman liy otomatik.

Pèmèt pwen final debug

Aktive dezaktive

Enfim

Lè ON, F-Tile Serial Lite IV Intel FPGA IP la gen ladann yon Endpoint Debug entegre ki konekte anndan koòdone memwa Avalon. IP a ka fè sèten tès ak fonksyon debug atravè JTAG lè l sèvi avèk System Console. Valè default se Off.

Fizyon senp (anviwònman paramèt sa a disponib sèlman lè w chwazi konsepsyon FGT doub simplex.)

RSFEC aktive sou lòt Serial Lite IV Simplex IP yo mete nan menm chanèl FGT (yo)

Aktive dezaktive

Enfim

Aktive opsyon sa a si ou bezwen yon melanj de konfigirasyon ak RS-FEC aktive ak enfim pou F-Tile Serial Lite IV Intel FPGA IP nan yon konsepsyon doub simplex pou mòd transceiver NRZ, kote tou de TX ak RX yo mete sou menm FGT la. chanèl (yo).

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 43

683074 | 2022.04.28 Voye Feedback

6. F-Tile Serial Lite IV Intel FPGA IP Siyal Entèfas

6.1. Siyal revèy

Tablo 19. Siyal Revèy

Non

Direksyon Lajè

Deskripsyon

tx_core_clkout

Sòti TX nwayo revèy pou TX koutim PCS koòdone, TX MAC ak lojik itilizatè nan

datapath TX la.

Revèy sa a pwodui nan blòk PCS koutim lan.

rx_core_clkout

Sòti RX nwayo revèy pou RX koutim PCS koòdone, RX deskew FIFO, RX MAC

ak lojik itilizatè nan datapath RX la.

Revèy sa a pwodui nan blòk PCS koutim lan.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Antre revèy referans transceiver.

Lè kalite transceiver la mete sou FGT, konekte revèy sa a ak siyal pwodiksyon an (out_refclk_fgt_0) nan referans F-Tile ak sistèm PLL Clocks Intel FPGA IP. Lè kalite transceiver la mete sou FHT, konekte

revèy sa a nan siyal pwodiksyon an (out_fht_cmmpll_clk_0) nan referans F-Tile ak Sistèm PLL Clocks Intel FPGA IP.

Gade nan Paramèt pou ranje frekans sipòte.

Antre Antre revèy pou koòdone reconfiguration transceiver.

Frekans revèy la se 100 a 162 MHz.

Konekte siyal revèy opinyon sa a nan sikui revèy ekstèn oswa osilateur.

Antre Antre revèy pou koòdone reconfiguration transceiver.

Frekans revèy la se 100 a 162 MHz.

Konekte siyal revèy opinyon sa a nan sikui revèy ekstèn oswa osilateur.

out_systempll_clk_ 1

Antre

Sistèm PLL revèy.
Konekte revèy sa a ak siyal pwodiksyon (out_systempll_clk_0) Referans F-Tile ak System PLL Clocks Intel FPGA IP.

Enfòmasyon ki gen rapò Paramèt nan paj 42

6.2. Reyajiste siyal yo

Tablo 20. Reyajiste siyal yo

Non

Direksyon Lajè

tx_core_rst_n

Antre

Revèy Domèn Asynchrone

rx_core_rst_n

Antre

Asynchrone

tx_pcs_fec_phy_reset_n 1

Antre

Asynchrone

Deskripsyon

Aktif-ba reset siyal. Reyajiste F-Tile Serial Lite IV TX MAC la.

Aktif-ba reset siyal. Reyajiste F-Tile Serial Lite IV RX MAC la.

Aktif-ba reset siyal.

kontinye…

ISO 9001:2015 anrejistre

6. F-Tile Serial Lite IV Intel FPGA IP Siyal Entèfas 683074 | 2022.04.28

Non

Lajè Direksyon Revèy Domèn

Deskripsyon

Reyajiste F-Tile Serial Lite IV TX PCS koutim yo.

rx_pcs_fec_phy_reset_n 1

Antre

Asynchrone

Aktif-ba reset siyal. Reyajiste F-Tile Serial Lite IV RX PCS koutim yo.

reconfig_reset

Antre

reconfig_clk Aktif-segondè reset siyal.

Reyajiste blòk rekonfigurasyon koòdone Avalon memwa-map la.

reconfig_sl_reset

Antre reconfig_sl_clk Aktif-segondè reset siyal.

Reyajiste blòk rekonfigurasyon koòdone Avalon memwa-map la.

6.3. Siyal MAC

Tablo 21.

TX MAC siyal yo
Nan tablo sa a, N reprezante kantite liy yo mete nan editè paramèt IP la.

Non

Lajè

Direksyon Domèn Revèy

Deskripsyon

tx_avs_ready

Sòti tx_core_clkout Avalon difizyon siyal.

Lè afime, endike ke TX MAC la pare pou aksepte done.

tx_avs_data

· (64*N)*2 (PAM4 mòd)
· 64*N (Mòd NRZ)

Antre

tx_core_clkout Avalon difizyon siyal. done TX.

tx_avs_channel

Antre tx_core_clkout siyal difizyon Avalon.

Nimewo kanal la pou done yo te transfere sou sik aktyèl la.

Siyal sa a pa disponib nan mòd Debaz.

tx_avs_valid

Antre tx_core_clkout siyal difizyon Avalon.

Lè afime, endike siyal done TX a valab.

tx_avs_startofpacket

Antre tx_core_clkout siyal difizyon Avalon.

Lè afime, endike kòmansman yon pake done TX.

Afime pou yon sèl sik revèy pou chak pake.

Siyal sa a pa disponib nan mòd Debaz.

tx_avs_endofpacket

Antre tx_core_clkout siyal difizyon Avalon.

Lè afime, endike nan fen yon pake done TX.

Afime pou yon sèl sik revèy pou chak pake.

Siyal sa a pa disponib nan mòd Debaz.

tx_avs_vid

Antre tx_core_clkout siyal difizyon Avalon.

Endike kantite mo ki pa valab nan dènye pete done TX yo.

Siyal sa a pa disponib nan mòd Debaz.

tx_num_valid_bytes_eob

Antre

tx_core_clkout

Endike kantite byte ki valab nan dènye mo pete final la. Siyal sa a pa disponib nan mòd Debaz.
kontinye…

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 45

6. F-Tile Serial Lite IV Intel FPGA IP Siyal Entèfas 683074 | 2022.04.28

Non tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Lajè 1
1 1
N 5

Direksyon Domèn Revèy

Deskripsyon

Antre

tx_core_clkout

Lè yo deklare, siyal sa a kòmanse yon sik enfòmasyon itilizatè defini.
Afime siyal sa a nan menm sik revèy ak deklarasyon tx_startofpacket.
Siyal sa a pa disponib nan mòd Debaz.

Sòti tx_core_clkout Lè yo afime, endike lyen done TX la pare pou transmisyon done.

Sòti

tx_core_clkout

Lè yo deklare, siyal sa a kòmanse re-aliyman liy yo.
Afime siyal sa a pou yon sik revèy pou deklanche MAC pou voye ALIGN CW.

Antre

tx_core_clkout Lè yo deklare, MAC a enjekte yon erè CRC32 nan liy yo chwazi yo.

Sòti tx_core_clkout Pa itilize.

Dyagram distribisyon sa a montre yon egzanpampTX transmisyon done 10 mo ki soti nan lojik itilizatè atravè 10 liy seri TX.

Figi 28.

TX Done Transmisyon Distribisyon Dyagram
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,...,9

… N-10..

Lane 0

…………

STRT 0 10

N-10 END STRT 0

Lane 1

…………

STRT 1 11

N-9 END STRT 1

N-10 ENDLE IDLE N-9 ENDLE IDLE

Lane 9

…………

STRT 9 19

N-1 END STRT 9

N-1 FINI IDLE IDLE

Tablo 22.

RX MAC siyal yo
Nan tablo sa a, N reprezante kantite liy yo mete nan editè paramèt IP la.

Non

Lajè

Direksyon Domèn Revèy

Deskripsyon

rx_avs_ready

Antre rx_core_clkout siyal difizyon Avalon.

Lè afime, endike ke lojik itilizatè a pare pou aksepte done.

rx_avs_data

(64*N)*2 (PAM4 mòd)
64 * N (mòd NRZ)

Sòti

rx_core_clkout Avalon siyal difizyon. Done RX.

rx_avs_channel

Sòti rx_core_clkout siyal difizyon Avalon.

Nimewo chanèl pou done yo

resevwa sou sik aktyèl la.

Siyal sa a pa disponib nan mòd Debaz.

rx_avs_valid

Sòti rx_core_clkout siyal difizyon Avalon.

kontinye…

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 46

Voye Feedback

6. F-Tile Serial Lite IV Intel FPGA IP Siyal Entèfas 683074 | 2022.04.28

Non

Lajè

Direksyon Domèn Revèy

Deskripsyon

Lè afime, endike siyal done RX a valab.

rx_avs_startofpacket

Sòti rx_core_clkout siyal difizyon Avalon.

Lè afime, endike kòmansman yon pake done RX.

Afime pou yon sèl sik revèy pou chak pake.

Siyal sa a pa disponib nan mòd Debaz.

rx_avs_endofpacket

Sòti rx_core_clkout siyal difizyon Avalon.

Lè afime, endike nan fen yon pake done RX.

Afime pou yon sèl sik revèy pou chak pake.

Siyal sa a pa disponib nan mòd Debaz.

rx_avs_vid

Sòti rx_core_clkout siyal difizyon Avalon.

Endike kantite mo ki pa valab nan pete final done RX yo.

Siyal sa a pa disponib nan mòd Debaz.

rx_num_valid_bytes_eob

Sòti

rx_core_clkout Endike kantite byte valab nan dènye mo pete final la.
Siyal sa a pa disponib nan mòd Debaz.

rx_is_usr_cmd

Sòti rx_core_clkout Lè yo afime, siyal sa a kòmanse yon itilizatè-

sik enfòmasyon defini.

Afime siyal sa a nan menm sik revèy ak deklarasyon tx_startofpacket.

Siyal sa a pa disponib nan mòd Debaz.

rx_link_up

Sòti rx_core_clkout Lè yo afime, endike lyen done RX la

se pare pou resepsyon done.

rx_link_reinit

Antre rx_core_clkout Lè yo deklare, siyal sa a kòmanse liy

re-aliyman.

Si ou enfim Pèmèt aliyman oto, afime siyal sa a pou yon sik revèy pou deklanche MAC a re-aliyen liy yo. Si yo mete Pèmèt aliyman oto a, MAC re-aliyen liy yo otomatikman.

Pa afime siyal sa a lè yo mete Pèmèt aliyman oto.

rx_error

(N*2*2)+3 (PAM4 mòd)
(N*2)*3 (Mòd NRZ)

Sòti

rx_core_clkout

Lè yo afime, endike kondisyon erè rive nan datapath RX la.
· [(N*2+2):N+3] = Endike erè PCS pou liy espesifik.
· [N+2] = Endike erè aliyman. Re-inisyalize aliyman liy si ti sa a afime.
· [N+1] = Endike done yo voye bay lojik itilizatè a lè lojik itilizatè a pa pare.
· [N] = Endike pèt aliyman.
· [(N-1):0] = Endike done yo genyen erè CRC.

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 47

6. F-Tile Serial Lite IV Intel FPGA IP Siyal Entèfas 683074 | 2022.04.28

6.4. Siyal Rekonfigurasyon Transceiver

Tablo 23.

PCS Rekonfigurasyon siyal yo
Nan tablo sa a, N reprezante kantite liy yo mete nan editè paramèt IP la.

Non

Lajè

Direksyon Domèn Revèy

Deskripsyon

reconfig_sl_read

Antre reconfig_sl_ PCS reconfiguration li kòmandman

clk

siyal yo.

reconfig_sl_write

Antre reconfig_sl_ PCS reconfiguration ekri

clk

siyal kòmand yo.

reconfig_sl_address

14 bits + clogb2N

Antre

reconfig_sl_ clk

Espesifye adrès koòdone Avalon rekonfigurasyon PCS nan yon liy ki chwazi.
Chak liy gen 14 bit ak bit anwo yo refere a konpanse liy lan.
Example, pou yon konsepsyon NRZ/PAM4 4 liy, ak reconfig_sl_address[13:0] ki refere a valè adrès la:
· reconfig_sl_address[15:1 4] mete a 00 = adrès pou liy 0.
· reconfig_sl_address[15:1 4] mete a 01 = adrès pou liy 1.
· reconfig_sl_address[15:1 4] mete a 10 = adrès pou liy 2.
· reconfig_sl_address[15:1 4] mete a 11 = adrès pou liy 3.

reconfig_sl_readdata

Sòti reconfig_sl_ Espesifye done reconfiguration PCS

clk

yo dwe li pa yon sik pare nan yon

liy chwazi.

reconfig_sl_waitrequest

Sòti reconfig_sl_ Reprezante reconfiguration PCS

clk

Avalon memwa-map koòdone

siyal bloke nan yon liy ki chwazi.

reconfig_sl_writedata

Antre reconfig_sl_ Espesifye done rekonfigirasyon PCS yo

clk

yo dwe ekri sou yon sik ekri nan yon

liy chwazi.

reconfig_sl_readdata_vali

Sòti

reconfig_sl_ Espesifye reconfiguration PCS

clk

done resevwa yo valab nan yon seleksyone

liy.

Tablo 24.

F-Tile Hard IP Rekonfigurasyon siyal
Nan tablo sa a, N reprezante kantite liy yo mete nan editè paramèt IP la.

Non

Lajè

Direksyon Domèn Revèy

Deskripsyon

reconfig_read

Antre reconfig_clk PMA reconfiguration li

siyal kòmand yo.

rekonfig_write

Antre reconfig_clk PMA reconfiguration ekri

siyal kòmand yo.

reconfig_address

18 bits + clog2bN

Antre

reconfig_clk

Espesifye adrès koòdone PMA Avalon memorymapped nan yon liy ki chwazi.
kontinye…

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 48

Voye Feedback

6. F-Tile Serial Lite IV Intel FPGA IP Siyal Entèfas 683074 | 2022.04.28

Non
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Lajè
32 1 32 1

Direksyon Domèn Revèy

Deskripsyon

Nan tou de mòd PAM4 anons NRZ, chak liy gen 18 bit ak bit ki rete anwo yo refere a konpanse liy lan.
Example, pou yon konsepsyon 4 liy:
· reconfig_address[19:18] mete a 00 = adrès pou liy 0.
· reconfig_address[19:18] mete a 01 = adrès pou liy 1.
· reconfig_address[19:18] mete a 10 = adrès pou liy 2.
· reconfig_address[19:18] mete a 11 = adrès pou liy 3.

Sòti

reconfig_clk Espesifye done PMA yo dwe li pa yon sik pare nan yon liy chwazi.

Sòti

reconfig_clk Reprezante PMA Avalon memorymapped entèfas bloke siyal nan yon liy chwazi.

Antre

reconfig_clk Espesifye done PMA yo dwe ekri sou yon sik ekri nan yon liy chwazi.

Sòti

reconfig_clk Espesifye PMA rekonfigirasyon done resevwa yo valab nan yon liy ki chwazi.

6.5. PMA siyal yo

Tablo 25.

PMA siyal yo
Nan tablo sa a, N reprezante kantite liy yo mete nan editè paramèt IP la.

Non

Lajè

Direksyon Domèn Revèy

Deskripsyon

phy_tx_lanes_stable

N*2 (MOD PAM4)
N (Mòd NRZ)

Sòti

Asynchrone Lè afime, endike TX datapath pare pou voye done.

tx_pll_locked

N*2 (MOD PAM4)
N (Mòd NRZ)

Sòti

Asynchrone Lè afime, endike TX PLL la te reyalize estati fèmen.

phy_ehip_ready

N*2 (MOD PAM4)
N (Mòd NRZ)

Sòti

Asynchrone

Lè yo afime, endike ke PCS koutim yo te konplete inisyalizasyon entèn ak pare pou transmisyon.
Siyal sa a afime apre tx_pcs_fec_phy_reset_n ak tx_pcs_fec_phy_reset_nare deasserted.

tx_serial_data

Sòti TX seri revèy TX seri broch.

rx_serial_data

Antre RX seri revèy RX seri broch.

phy_rx_block_lock

N*2 (MOD PAM4)
N (Mòd NRZ)

Sòti

Asynchrone Lè afime, endike ke aliyman blòk 66b la fini pou liy yo.

rx_cdr_lock

N*2 (MOD PAM4)

Sòti

Asynchrone

Lè afime, endike ke revèy yo refè yo fèmen nan done.
kontinye…

Voye Feedback

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 49

6. F-Tile Serial Lite IV Intel FPGA IP Siyal Entèfas 683074 | 2022.04.28

Non phy_rx_pcs_ready phy_rx_hi_ber

Lajè

Direksyon Domèn Revèy

Deskripsyon

N (Mòd NRZ)

N*2 (MOD PAM4)
N (Mòd NRZ)

Sòti

Asynchrone

Lè yo afime, endike ke liy RX yo nan kanal Ethernet ki koresponn lan yo konplètman aliyen ak pare yo resevwa done.

N*2 (MOD PAM4)
N (Mòd NRZ)

Sòti

Asynchrone

Lè yo afime, endike ke RX PCS nan kanal Ethernet korespondan an se nan yon eta HI BER.

F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè 50

Voye Feedback

683074 | 2022.04.28 Voye Feedback

7. Designing ak F-Tile Serial Lite IV Intel FPGA IP

7.1. Reyajiste Gid yo
Swiv direktiv reset sa yo pou aplike reset nan nivo sistèm ou a.
· Mare siyal tx_pcs_fec_phy_reset_n ak rx_pcs_fec_phy_reset_n ansanm sou nivo sistèm nan pou reset TX ak RX PCS ansanm.
· Afime siyal tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, ak reconfig_reset an menm tan. Gade nan Reyajiste ak Inisyalizasyon Link pou plis enfòmasyon sou reset IP ak sekans inisyalizasyon.
· Kenbe tx_pcs_fec_phy_reset_n, ak rx_pcs_fec_phy_reset_n siyal yo ba, ak reconfig_reset siyal wo epi tann pou tx_reset_ack ak rx_reset_ack byen reset F-mosaïque difisil IP ak blòk rekonfigurasyon yo.
· Pou reyalize rapid koneksyon ant aparèy FPGA yo, reset konekte IP F-Tile Serial Lite IV Intel FPGA yo an menm tan. Gade nan F-Tile Serial Lite IV Intel FPGA IP Design Example Gid Itilizatè a pou enfòmasyon sou siveyans lyen IP TX ak RX lè l sèvi avèk bwat zouti a.
Enfòmasyon ki gen rapò
· Reyajiste ak Inisyalizasyon Link nan paj 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Gid itilizatè

7.2. Gid pou jere erè

Tablo sa a bay yon lis direktiv pou jere erè pou kondisyon erè ki ka rive ak konsepsyon IP F-Tile Serial Lite IV Intel FPGA.

Tablo 26. Kondisyon erè ak Gid pou manyen

Kondisyon erè
Youn oswa plizyè liy pa kapab etabli kominikasyon apre yon peryòd tan bay.

Gid yo
Aplike yon sistèm time-out pou reset lyen an nan nivo aplikasyon an.

Yon liy pèdi kominikasyon apre yo fin etabli kominikasyon.
Yon liy pèdi kominikasyon pandan pwosesis deskew la.

Sa ka rive apre oswa pandan faz transfè done yo. Aplike yon deteksyon pèt lyen nan nivo aplikasyon an epi reset lyen an.
Aplike pwosesis reinisyalizasyon lyen pou liy ki pa kòrèk la. Ou dwe asire ke wout tablo a pa depase 320 UI.

Pèt liy aliyman apre tout liy yo te aliyen.

Sa ka rive apre oswa pandan faz transfè done yo. Aplike yon deteksyon pèt liy liy nan nivo aplikasyon an pou rekòmanse pwosesis aliyman liy lan.

ISO 9001:2015 anrejistre

683074 | 2022.04.28 Voye Feedback

8. F-Tile Serial Lite IV Intel FPGA IP Itilizatè Gid Achiv yo

Vèsyon IP yo se menm jan ak vèsyon lojisyèl Intel Quartus Prime Design Suite jiska v19.1. Soti nan vèsyon lojisyèl Intel Quartus Prime Design Suite 19.2 oswa pita, nwayo IP gen yon nouvo konplo vèsyon IP.

Si yon vèsyon debaz IP pa nan lis la, gid itilizatè a pou vèsyon debaz IP anvan an aplike.

Intel Quartus Prime Version
21.3

IP Core Version 3.0.0

Gid Itilizatè F-Tile Serial Lite IV Intel® FPGA IP Gid Itilizatè

ISO 9001:2015 anrejistre

683074 | 2022.04.28 Voye Feedback

9. Istwa revizyon dokiman pou F-Tile Serial Lite IV Intel FPGA IP Itilizatè Gid la

Vèsyon Dokiman 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime Version
22.1
21.3 21.3 21.2

IP vèsyon 5.0.0
3.0.0 3.0.0 2.0.0

Chanjman
· Mizajou Tablo: F-Tile Serial Lite IV Intel FPGA IP Karakteristik — Mizajou deskripsyon transfè done ak sipò adisyonèl pousantaj transceiver FHT: 58G NRZ, 58G PAM4, ak 116G PAM4
· Mete ajou Tablo: F-Tile Serial Lite IV Intel FPGA IP Paramèt Deskripsyon — Te ajoute nouvo paramèt · Frekans revèy referans PLL sistèm · Pèmèt pwen final debug — Mete ajou valè pou pousantaj done PMA — Mizajou nonmen paramèt pou matche ak entèfas.
· Mete ajou deskripsyon pou transfè done nan Tablo: F-Tile Serial Lite IV Intel FPGA IP Features.
· Chanje non tab non IP pou F-Tile Serial Lite IV Intel FPGA IP Paramèt Deskripsyon nan seksyon Paramèt pou klè.
· Mete ajou Tablo: Paramèt IP: — Te ajoute yon nouvo paramèt-RSFEC aktive sou lòt Serial Lite IV Simplex IP yo mete nan menm chanèl FGT (yo). — Mete ajou valè default yo pou frekans revèy referans Transceiver.
Premye lage.

ISO 9001:2015 anrejistre

Dokiman / Resous

	intel F Tile Serial Lite IV Intel FPGA IP [pdfGid Itilizatè F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdfGid Itilizatè F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP