UG0644 DDR AXI Arbiter
ʻIke Huahana
ʻO ka DDR AXI Arbiter kahi mea lako lako e hāʻawi i kahi
64-bit AXI master interface i ka DDR-SDRAM on-chip controllers.
Hoʻohana maʻamau ia i nā noi wikiō no ka buffering a
ka hana ʻana i ka ʻikepili pixel wikiō. Hāʻawi ka manual mea hoʻohana huahana
ʻike kikoʻī a me nā ʻōlelo aʻoaʻo e pili ana i ka hoʻokō ʻana i ka ʻenehana,
simulation, a me ka hoʻohana waiwai.
Hoʻokō Paʻa Paʻa
Hoʻolālā ʻia ka DDR AXI Arbiter e launa pū me ka DDR-SDRAM
nā mea hoʻoponopono ma-chip. Hāʻawi ia i kahi 64-bit AXI master interface
e hiki ai ke hoʻokē wikiwiki i ka ʻikepili pixel wikiō. ʻO ka mea hoʻohana huahana
Hāʻawi ka manual i kahi wehewehe hoʻolālā kikoʻī o ka DDR AXI
ʻO ka Arbiter a me kāna hoʻokō lako.
Hoʻohālikelike
Hāʻawi ka manual mea hoʻohana huahana i nā ʻōlelo aʻoaʻo e pili ana i ka hoʻohālikelike ʻana i ka
ʻO DDR AXI Arbiter e hoʻohana ana i nā mea hana MSS SmartDesign a me Testbench. ʻO kēia mau mea
hiki i ka mea hoʻohana ke hōʻoia i ka pololei o ka hoʻolālā a
e hōʻoia i ka hana pono o ka ʻāpana lako.
Hoʻohana waiwai
Hoʻohana ka DDR AXI Arbiter i nā kumuwaiwai ʻōnaehana e like me ka loiloi
nā pūnaewele, nā poloka hoʻomanaʻo, a me nā kumuwaiwai hoʻokele. ʻO ka mea hoʻohana huahana
Hāʻawi ka manual i kahi hōʻike kikoʻī o ka hoʻohana ʻana i nā kumuwaiwai
wehewehe i nā pono waiwai o ka DDR AXI Arbiter. ʻO kēia
hiki ke hoʻohana ʻia ka ʻike e hōʻoiaʻiʻo i ka hiki i ka ʻāpana ʻenehana
e hoʻokō ʻia i loko o nā kumuwaiwai ʻōnaehana i loaʻa.
Nā ʻōlelo hoʻohana huahana
Hāʻawi nā ʻōlelo aʻo i ke alakaʻi i ka hoʻohana ʻana i ka
DDR AXI mea hoʻoponopono:
KaʻAnuʻu Hana 1: Paʻa Paʻa
E hoʻokō i ka ʻāpana hāmeʻa DDR AXI Arbiter i ke kikowaena
me nā mea hoʻokele DDR-SDRAM on-chip. E hahai i ka hoʻolālā
ka wehewehe ʻana i hāʻawi ʻia i ka manual mea hoʻohana huahana e hōʻoia pono
ka hoʻokō ʻana i ka ʻāpana lako.
KaʻAnuʻu Hana 2: Simulation
Hoʻohālikelike i ka hoʻolālā DDR AXI Arbiter me ka hoʻohana ʻana iā MSS SmartDesign a
Nā mea hana hoʻokolohua. E hahai i nā kuhikuhi i hāʻawi ʻia i ka huahana
manual mea hoʻohana e hōʻoia i ka pololei o ka hoʻolālā a me ka hōʻoia
ka hana pono o ka mea lako.
'anuʻu 3: hoʻohana waiwai
Review ka hōʻike hoʻohana waiwai i hāʻawi ʻia ma ka huahana
manual mea hoʻohana e hoʻoholo i nā pono waiwai o ka DDR AXI
Luna hooponopono. E hōʻoia i hiki ke hoʻokō ʻia ka ʻāpana lako
i loko o nā kumuwaiwai pūnaewele i loaʻa.
Ma ka hahai ʻana i kēia mau kuhikuhi, hiki iā ʻoe ke hoʻohana pono i ka DDR
AXI Arbiter mea lako lako no ka wikiō pixel data buffering a
ka hana ʻana i nā noi wikiō.
UG0644 Mea Hoʻohana
DDR AXI Luna Hooponopono
Pepeluali 2018
DDR AXI Luna Hooponopono
ʻIkepili
1 Moʻolelo Hoʻoponopono ……………………………………………………………………………………………………………………….. 1
1.1 Hoʻoponopono 5.0 ……………………………………………………………………………………………………………. 1 1.2 Hoʻoponopono 4.0 ……………………………………………………………………………………………………………. 1 1.3 Hoʻoponopono 3.0 ……………………………………………………………………………………………………………. 1 1.4 Hoʻoponopono 2.0 ……………………………………………………………………………………………………………. 1 1.5 Hoʻoponopono 1.0 ……………………………………………………………………………………………………………. 1
2 Hoʻomaka ……………………………………………………………………………………………………………………….. 2 3 Lako Hoʻokō ……………………………………………………………………………………… 3
3.1 Hōʻike Manaʻo …………………………………………………………………………………………………………………… 3 3.2 Hoʻokomo a me nā mea hoʻopuka …………………………………………………………………………………………………………….. 5 3.3 Nā ʻāpana hoʻonohonoho ……… ………………………………………………………………………………………. 13 3.4 Nā Kiʻi Manawa ……………………………………………………………………………………………………………. 14 3.5 Papa hoao …………………………………………………………………………………………………………………….. 16
3.5.1 Hoʻohālike i ka MSS SmartDesign ………………………………………………………………………………………. 25 3.5.2 Hoʻohālike i ka Papa Hōʻike …………………………………………………………………………………………………………. 30 3.6 Hoʻohana Punawai …………………………………………………………………………………………………………… 31
UG0644 Hoʻoponopono Hoʻoponopono 5.0
DDR AXI Luna Hooponopono
1
Moolelo Hooponopono
Hōʻike ka mōʻaukala hoʻoponopono i nā loli i hoʻokō ʻia ma ka palapala. Ua helu ʻia nā hoʻololi e ka loiloi, e hoʻomaka ana me ka paʻi hou loa.
1.1
Hoʻoponopono 5.0
Ma ka hoʻoponopono 5.0 o kēia palapala, ka ʻāpana Hoʻohana waiwai a me ka hōʻike hoʻohana waiwai
ua hōʻano hou ʻia. No ka 'ike hou aku, e nana i ka hoohana waiwai (e nana i ka 'ao'ao 31).
1.2
Hoʻoponopono 4.0
Eia ka hōʻuluʻulu manaʻo o nā hoʻololi i ka hoʻoponopono 4.0 o kēia palapala.
Hoʻohui ʻia nā ʻāpana hoʻonohonoho testbench i ka pākaukau. No ka 'ike hou aku, e 'ike i ka Configuration Parameters (e nana i ka 'ao'ao 16). No ka 'ike hou aku, e nana i Testbench (e nana i ka 'ao'ao 16). Hoʻohou i ka hoʻohana waiwai no ka DDR AXI Arbiter waiwai ma ka pākaukau. No ka 'ike hou aku, e nana i ka hoohana waiwai (e nana i ka 'ao'ao 31).
1.3
Hoʻoponopono 3.0
Eia ka hōʻuluʻulu manaʻo o nā hoʻololi i ka hoʻoponopono 3.0 o kēia palapala.
Hoʻohui ʻia ka ʻike 8-bit no ke kākau ʻana i ke kahawai 1 a me 2. No ka ʻike hou aku, e ʻike i ka wehewehe hoʻolālā (e ʻike i ka ʻaoʻao 3). Hōʻano hou ʻia ka ʻāpana Testbench. No ka 'ike hou aku, e nana i Testbench (e nana i ka 'ao'ao 16).
1.4
Hoʻoponopono 2.0
Ma ka loiloi 2.0 o kēia palapala, ua hōʻano hou ʻia nā kiʻi a me nā papa ma ka ʻāpana Testbench.
No ka 'ike hou aku, e nana i Testbench (e nana i ka 'ao'ao 16).
1.5
Hoʻoponopono 1.0
ʻO ka Hoʻoponopono 1.0 ka paʻi mua ʻana o kēia palapala
UG0644 Hoʻoponopono Hoʻoponopono 5.0
1
DDR AXI Luna Hooponopono
2
Hoʻolauna
ʻO nā hoʻomanaʻo he ʻāpana koʻikoʻi o nā wikiō maʻamau a me nā noi kiʻi. Hoʻohana ʻia lākou no ka pale ʻana i ka ʻikepili pixel wikiō. Hoʻokahi buffering maʻamau exampʻO ia nā pale pale kiʻi hōʻikeʻike kahi i hoʻopaʻa ʻia ai ka ʻikepili pika wikiō piha no kahi kiʻi i ka hoʻomanaʻo.
ʻO ka helu ʻikepili pālua (DDR) -synchronous DRAM (SDRAM) kekahi o nā hoʻomanaʻo maʻamau i hoʻohana ʻia i nā noi wikiō no ka buffering. Hoʻohana ʻia ʻo SDRAM ma muli o kona wikiwiki e koi ʻia no ka hana wikiwiki ʻana i nā ʻōnaehana wikiō.
Hōʻike kēia kiʻi i kahi example o kahi kiʻikuhi pae ʻōnaehana o ka hoʻomanaʻo DDR-SDRAM e pili ana me ka noi wikiō.
Kiʻi 1 · DDR-SDRAM Memory Interfacing
I loko o Microsemi SmartFusion®2 System-on-Chip (SoC), aia ʻelua mau mea hoʻokele DDR ma luna o ka chip me 64-bit advanced extensible interface (AXI) a me 32-bit advanced high-performance bus (AHB) interface kauā i ke kahua programmable. kāʻei puka (FPGA). Pono ke kikowaena haku AXI a i ʻole AHB e heluhelu a kākau i ka hoʻomanaʻo DDR-SDRAM i hoʻopili ʻia i nā mea hoʻokele DDR ma-chip.
UG0644 Hoʻoponopono Hoʻoponopono 5.0
2
DDR AXI Luna Hooponopono
3
Hoʻokō Paʻa Paʻa
3.1
Hōʻike Hoʻolālā
Hāʻawi ka DDR AXI Arbiter i kahi 64-bit AXI master interface i ka DDR-SDRAM on-chip controllers o
Nā polokalamu SmartFusion2. ʻEhā kaila heluhelu a ʻelua mau kaha kākau i ka DDR AXI Arbiter
mea hoʻohana loiloi. Hoʻoholo ka poloka ma waena o nā kaha heluhelu ʻehā e hāʻawi i ke komo i ka heluhelu AXI
kanal ma ke ano poepoe. ʻOiai ke kiʻekiʻe ka noi heluhelu a ka haku heluhelu 1, ʻo ka AXI
Ua hoʻokaʻawale ʻia ke kahawai heluhelu iā ia. He 1-bit ka laula o ka ikepili pukana heluhelu. Heluhelu i nā kaha 24, 2,
a me 4 hiki ke hoʻonohonoho ʻia e like me 8-bit, 24-bit, a i ʻole 32-bit ka laula puka ʻikepili. Ua koho ʻia kēia e ka honua
hoʻohālikelike hoʻonohonoho.
Hoʻoholo pū ka poloka ma waena o nā ala kākau ʻelua e hāʻawi i ke ala i ke ala kākau AXI ma ke ʻano round-robin. Loaʻa ka manaʻo nui o nā ala kākau ʻelua. Hiki ke hoʻonohonoho ʻia ke kahawai 1 a me 2 ma ke ʻano he 8-bit, 24-bit, a i ʻole 32-bit ka laulā ʻikepili komo.
UG0644 Hoʻoponopono Hoʻoponopono 5.0
3
DDR AXI Luna Hooponopono
Hōʻike kēia kiʻi i ke kiʻi kiʻekiʻe kiʻekiʻe o ka DDR AXI Arbiter. Kiʻi 2 · Kiʻekiʻe-Level Block Diagram o DDR AXI Arbiter Block
UG0644 Hoʻoponopono Hoʻoponopono 5.0
4
DDR AXI Luna Hooponopono
Hōʻike ke kiʻi ma lalo nei i ke kiʻikuhi papa kiʻekiʻe o kahi ʻōnaehana me ka poloka DDR AXI Arbiter i hoʻokomo ʻia i loko o ka hāmeʻa SmartFusion2. Kiʻi 3 · Pūnaehana-Level Block Diagram o DDR AXI Arbiter ma ka polokalamu SmartFusion2
3.2
Nā mea hoʻokomo a me nā mea hoʻopuka
Hōʻike ka papa ma lalo i nā awa komo a me nā puka puka o ka DDR AXI Arbiter.
Papa 1 · Hookomo a me na awa puka o ka DDR AXI Arbiter
Ka inoa hōʻailona RESET_N_I
Kuhikuhi kuhikuhi
Laulā
SYS_CLOCK_I BUFF_READ_CLOCK_I
Hookomo Hookomo
rd_req_1_i rd_ack_o
Puka hoʻokomo
rd_done_1_o start_read_addr_1_i
Kuhi hoʻokomo
bytes_to_read_1_i
Hookomo
video_rdata_1_o
Hoʻopuka
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]wehewehe
Haʻahaʻa haʻahaʻa asynchronous hōʻailona hoʻihoʻi hou i ka hoʻolālā
Uaki ʻōnaehana
Kākau i ka uaki heluhelu hoʻopaʻa paʻa o loko, pono e pāpālua i ke alapine SYS_CLOCK_I
Heluhelu i ke noi mai ke Kumu 1
ʻO ka ʻae ʻana o ka Arbiter e heluhelu i ke noi mai ke Kumu 1
Heluhelu i ka pau ʻana i ke Kumu 1
ʻO ka helu DDR mai kahi e hoʻomaka ai ka heluhelu no ke kahawai heluhelu 1
Heluhelu ʻia nā Bytes mai ke kahawai heluhelu 1
Hoʻopuka ʻikepili wikiō mai ke kahawai heluhelu 1
UG0644 Hoʻoponopono Hoʻoponopono 5.0
5
DDR AXI Luna Hooponopono
Inoa hōʻailona rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_to_read_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_to_read_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bytes_to_write_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Kuhikuhi Hoʻokomo Hoʻokomo
Kuhi hoʻokomo
Hookomo
Hoʻopuka
Hoʻokomo Hoʻopuka
Kuhi hoʻokomo
Hookomo
Hoʻopuka
Hoʻokomo Hoʻopuka
Kuhi hoʻokomo
Hookomo
Hoʻopuka
Hoʻokomo Hoʻopuka
Kuhi hoʻokomo
Hookomo
Hookomo
Hookomo Hookomo
Laulā
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_AWIDTH-3):3] [(g_RD_AWIDTH-1 _RD_CHANNEL0_VIDEO_DATA_WIDTH3 ): 1] [(g_haxi_awidth-0): 1] [(G_S_CH_CHODTH + 0) [(G_CODHTTH + 4) [(G_CODHTTH + 3) [(G_CODHTTH + 1) [(G_CODHTTTH + 0): 4] [ 1 ] [(g_WR_CHANNEL0_VIDEO_DATA_WIDTH1):0]
Wehewehe Heluhelu i ka ʻikepili kūpono mai ke kahawai heluhelu 1 Heluhelu i ke noi mai ka Luna 2 Arbiter e ʻae e heluhelu i ke noi mai Master 2 Heluhelu i ka hoʻopau ʻana i ka Master 2 DDR address mai kahi e hoʻomaka ai ka heluhelu no ka heluhelu ʻana i ke kahawai 2 Bytes e heluhelu ʻia mai ke kahawai heluhelu 2 ʻIke wikiō. puka mai ke ala heluhelu 2 Heluhelu i ka ʻikepili kūpono mai ke kahawai heluhelu 2 Heluhelu i ke noi mai ke Kumu 3 Arbiter e ʻae e heluhelu i ke noi mai ka Haku 3 Heluhelu i ka pau ʻana i ka Master 3 DDR address mai kahi e hoʻomaka ai ka heluhelu no ke kahawai 3 Bytes e heluhelu ʻia mai ka heluhelu ʻana. Kanal 3 Ka puka ʻikepili wikiō mai ke kahawai heluhelu 3 Heluhelu i ka ʻikepili kūpono mai ke kahawai heluhelu 3 Heluhelu i ke noi mai ka Master 4 Arbiter e ʻae e heluhelu i ke noi mai Master 4 Heluhelu i ka hoʻopau ʻana i ka Master 4 DDR address mai kahi e hoʻomaka ai ka heluhelu ʻana no ke kahawai heluhelu 4 Bytes e loaʻa. Heluhelu mai ke ala heluhelu 4 Heluhelu mai ka ikepili wikiō mai ke kanal heluhelu 4 Heluhelu i ka ikepili kūpono mai ke kanal heluhelu 4 Kākau i ke noi mai ke Kumu 1 Arbiter ʻae e kākau i ke noi mai Master 1 Kākau i ka hoʻopau ʻana i ka Master 1 DDR address kahi e kākau ai mai ke kahawai kākau 1 E kākau ʻia nā Bytes mai ke kahawai kākau 1 ʻikepili wikiō Hoʻokomo ʻia e kākau i ke ala 1
Kākau i ka ʻikepili kūpono e kākau i ke kahawai 1 Kākau i ke noi mai ka Haku 1
UG0644 Hoʻoponopono Hoʻoponopono 5.0
6
DDR AXI Luna Hooponopono
Ka inoa hōʻailona wr_ack_2_o
Huhua kuhikuhi
wr_done_2_o start_write_addr_2_i
Kuhi hoʻokomo
bytes_to_write_2_i
Hookomo
video_wdata_2_i
Hookomo
wdata_valid_2_i Nā hōʻailona AXI I/F Heluhelu Heluhelu Kanal m_arid_o
Puka hoʻokomo
m_araddr_o
Hoʻopuka
m_arlen_o
Hoʻopuka
m_arsize_o m_arburst_o
Puke Puke
m_arlock_o
Hoʻopuka
m_arcache_o
Hoʻopuka
m_arprot_o
Hoʻopuka
Laulā
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
ʻO ka wehewehe ʻana i ka ʻae ʻana o ka Arbiter e kākau i ke noi mai Master 2 E kākau i ka hoʻopau ʻana i ka Master 2 DDR address kahi e kākau ai mai ke kahawai kākau 2 Bytes e kākau ʻia mai ke kahawai kākau 2 ʻikepili wikiō Input e kākau i ke kahawai 2
Kākau i ka ʻikepili kūpono e kākau i ke kahawai 2
Heluhelu helu helu ID. ʻIkepili tag no ka pūʻulu helu helu helu o nā hōʻailona.
Heluhelu helu wahi. Hāʻawi i ka helu helu mua o kahi pānaʻi heluhelu heluhelu. Hāʻawi ʻia ka helu hoʻomaka o ka pahū.
Pahū lōʻihi. Hāʻawi i ka helu pololei o nā hoʻoili ʻana i kahi pahu. Hoʻoholo kēia ʻike i ka helu o nā hoʻoili ʻikepili pili me ka helu wahi
Nui pohā. Ka nui o kēlā me kēia hoʻoili ʻana i ka pahū
ʻAno pahū. Hoʻohui ʻia me ka ʻike nui, nā kikoʻī pehea e helu ʻia ai ka helu wahi no kēlā me kēia hoʻoili i loko o ka pahu.
Hoʻopaʻa ʻia i 2'b01 à Poha ka helu helu hoʻonui
ʻAno laka. Hāʻawi i ka ʻike hou e pili ana i nā ʻano atomika o ka hoʻoili.
Hoʻopaʻa ʻia i ka 2'b00 à Komo maʻamau
ʻAno waihona. Hāʻawi i ka ʻike hou e pili ana i nā ʻano hūnā o ka hoʻoili.
Hoʻopaʻa ʻia i 4'b0000 à ʻAʻole hiki ke hoʻopaʻa ʻia a hiki ʻole i ka bufferable
ʻAno pale. Hāʻawi i ka ʻike ʻāpana pale no ke kālepa.
Hoʻopaʻa ʻia i ka 3'b000 à Maʻamau, paʻa i ka ʻike ʻikepili
UG0644 Hoʻoponopono Hoʻoponopono 5.0
7
DDR AXI Luna Hooponopono
Inoa hōʻailona m_arvalid_o
Huhua kuhikuhi
Laulā
m_akau_i
Hookomo
Heluhelu Ike Kanal
m_rid_i
Hookomo
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Hookomo Hookomo
[(g_AXI_DWIDTH-1):0] [1:0]Hookomo Hookomo
m_ makaukau_o
Hoʻopuka
Kākau i ka ʻōlelo Channel
m_awid_o
Hoʻopuka
m_awaddr_o
Hoʻopuka
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Hoʻoponopono Hoʻoponopono 5.0
Wehewehe Heluhelu kūpono.
Ke HIGH, kūpono ka helu helu heluhelu a me ka ʻike hoʻomalu a noho kiʻekiʻe a hiki i ka kiʻekiʻe o ka hōʻailona hōʻoia, m_arready.
`1′ = He kūpono ka helu wahi a me ka ʻike mana
`0′ = ʻAʻole kūpono ka helu wahi a me ka ʻike mana. Heluhelu heluhelu mākaukau. Ua mākaukau ke kauā e ʻae i kahi helu wahi a me nā hōʻailona mana e pili ana:
1 = kauā mākaukau
0 = ke kauā ʻaʻole mākaukau.
Heluhelu ID tag. ID tag o ka pūʻulu ʻikepili heluhelu o nā hōʻailona. Hoʻokumu ʻia ka waiwai m_rid e ka Slave a pono e hoʻohālikelike i ka waiwai m_arid o ka hana heluhelu e pane ai. Heluhelu ʻikepili. Heluhelu pane.
ʻO ke kūlana o ka hoʻoili heluhelu. ʻO nā pane ʻae ʻia ʻo OKAY, EXOKAY, SLVERR, a me DECERR. Heluhelu hope.
ʻO ka hoʻoili hope ʻana ma kahi heluhelu heluhelu. Heluhelu kūpono. Loaʻa ka ʻikepili heluhelu pono a hiki ke hoʻopau i ka hoʻololi heluhelu:
1 = heluhelu ʻikepili i loaʻa
0 = ʻaʻole i loaʻa ka ʻikepili heluhelu. Heluhelu mākaukau. Hiki i ka haku ke ʻae i ka ʻikepili heluhelu a me ka ʻike pane:
1 = haku mākaukau
0 = ʻaʻole mākaukau ka haku.
Kākau helu helu ID. ʻIkepili tag no ka pūʻulu helu helu o nā hōʻailona. Kākau i ka helu wahi. Hāʻawi i ka helu wahi o ka hoʻoili mua ʻana i kahi kālepa burst kākau. Hoʻohana ʻia nā hōʻailona mana e pili ana i ka hoʻoholo ʻana i nā helu wahi o nā hoʻoili i koe i loko o ka pahu.
8
DDR AXI Luna Hooponopono
Inoa hōʻailona m_awlen_o
Huhua kuhikuhi
Laulā [3:0]
m_awsize_o
Hoʻopuka
[2:0]m_awburst_o
Hoʻopuka
[1:0]m_awlock_o
Hoʻopuka
[1:0]m_awcache_o
Hoʻopuka
[3:0]m_awprot_o
Hoʻopuka
[2:0]m_awvalid_o
Hoʻopuka
wehewehe
Pahū lōʻihi. Hāʻawi i ka helu pololei o nā hoʻoili ʻana i kahi pahu. Hoʻoholo kēia ʻike i ka helu o nā hoʻoili ʻikepili pili me ka helu wahi.
Nui pohā. Ka nui o kēlā me kēia hoʻoili ʻana i ka pahū. Hōʻike pololei ʻia nā ʻaoʻao byte e hōʻano hou.
Hoʻopaʻa ʻia i ka 3'b011 a 8 bytes no ka hoʻoili ʻikepili a i ʻole ka hoʻoili 64-bit
ʻAno pahū. Hoʻohui ʻia me ka ʻike nui, nā kikoʻī pehea e helu ʻia ai ka helu wahi no kēlā me kēia hoʻoili i loko o ka pahu.
Hoʻopaʻa ʻia i 2'b01 à Poha ka helu helu hoʻonui
ʻAno laka. Hāʻawi i ka ʻike hou e pili ana i nā ʻano atomika o ka hoʻoili.
Hoʻopaʻa ʻia i ka 2'b00 à Komo maʻamau
ʻAno waihona. Hōʻike i ka bufferable, cacheable, write-through, write-back, a hoʻokaʻawale i nā ʻano o ke kālepa.
Hoʻopaʻa ʻia i 4'b0000 à ʻAʻole hiki ke hoʻopaʻa ʻia a hiki ʻole i ka bufferable
ʻAno pale. Hōʻike i ka pae palekana maʻamau, pono, a i ʻole palekana o ka hana a inā he ʻike ʻikepili a i ʻole ke aʻo ʻana.
Hoʻopaʻa ʻia i ka 3'b000 à Maʻamau, paʻa i ka ʻike ʻikepili
Kākau i ka helu wahi kūpono. Hōʻike i kēlā helu kākau kūpono a me ka mana
Loaʻa nā ʻike:
1 = ka helu wahi a me ka ʻike mana i loaʻa
0 = ʻaʻole i loaʻa ka helu wahi a me ka ʻike mana. Paʻa mau ka ʻike a me ka ʻōlelo hoʻomalu a hiki i ka piʻi ʻana o ka hōʻailona hōʻailona, m_awready, HIGH.
UG0644 Hoʻoponopono Hoʻoponopono 5.0
9
DDR AXI Luna Hooponopono
Inoa hōʻailona m_awready_i
Kuhikuhi kuhikuhi
Laulā
Kākau Kaila ʻIkepili
m_wid_o
Hoʻopuka
[3:0]m_wdata_o m_wstrb_o
Puke Puke
[(g_AXI_DWIDTH-1):0] AXI_DWDITH koho[7:0]
m_wlast_o m_wvalid_o
Puke Puke
m_wready_i
Hookomo
Kākau i nā hōʻailona Channel pane
m_bid_i
Hookomo
[3:0]m_bresp_i m_bvalid_i
Hookomo
[1:0]Hookomo
m_bready_o
Hoʻopuka
Wehewehe E kākau i ka helu wahi i mākaukau. E hōʻike ana ua mākaukau ke kauā e ʻae i kahi helu a me nā hōʻailona mana e pili ana:
1 = kauā mākaukau
0 = ke kauā ʻaʻole mākaukau.
Kākau ID tag. ID tag o ka hooili ikepili kakau. Pono ka waiwai m_wid me ka waiwai m_awid o ka hana kakau. Kākau i ka ʻikepili
Kākau strobes. Hōʻike kēia hōʻailona i nā ala byte e hoʻonui i ka hoʻomanaʻo. Hoʻokahi strobe kākau no kēlā me kēia ʻewalu bit o ka pahi ʻikepili kākau Kākau hope. ʻO ka hoʻoili hope ʻana ma kahi ʻūhā kākau. Kākau pololei. Loaʻa ka ʻikepili kākau kūpono a me nā strobes:
1 = kākau ʻikepili a me nā strobes i loaʻa
0 = ʻAʻole i loaʻa ka ʻikepili kākau a me nā strobes. Kākau mākaukau. Hiki i ke kauā ke ʻae i ka ʻikepili kākau: 1 = mākaukau ke kauā
0 = ke kauā ʻaʻole mākaukau.
ID pane. ʻO ka ʻike tag o ka pane kakau. Pono ka waiwai m_bid e like me ka waiwai m_awid o ka hana kākau a ke kauā e pane nei. Kākau pane. Kūlana o ke kālepa kākau. ʻO nā pane ʻae ʻia ʻo OKAY, EXOKAY, SLVERR, a me DECERR. Kākau i ka pane kūpono. Loaʻa ka pane kākau kūpono:
1 = kākau pane i loaʻa
0 = ʻaʻole i loaʻa ka pane kākau. Mākaukau ka pane. Hiki i ka haku ke ʻae i ka ʻike pane.
1 = haku mākaukau
0 = ʻaʻole mākaukau ka haku.
Hōʻike kēia kiʻi i ke kiʻi poloka kūloko o ka mea hoʻoponopono DDR AXI.
UG0644 Hoʻoponopono Hoʻoponopono 5.0
10
DDR AXI Luna Hooponopono
Hōʻike kēia kiʻi i ke kiʻi poloka kūloko o ka mea hoʻoponopono DDR AXI. Kiʻi 4 · Kiʻi Papa Kūloko o ka DDR AXI Arbiter
Hoʻomaka ʻia kēlā me kēia kahawai heluhelu ke loaʻa iā ia kahi hōʻailona hoʻokomo kiʻekiʻe ma ka helu read_req_(x)_i. A laila ʻo ia
UG0644 Hoʻoponopono Hoʻoponopono 5.0
11
DDR AXI Luna Hooponopono
Hoʻomaka ʻia kēlā me kēia kahawai heluhelu ke loaʻa iā ia kahi hōʻailona hoʻokomo kiʻekiʻe ma ka helu read_req_(x)_i. A laila sampʻO ka helu AXI hoʻomaka a me nā bytes e heluhelu i nā mea hoʻokomo i hoʻokomo ʻia mai ka haku o waho. Hoʻomaopopo ke kahawai i ka haku o waho ma ke kaomi ʻana i read_ack_(x)_o. Hoʻoponopono ke kahawai i nā mea hoʻokomo a hoʻopuka i nā kālepa AXI pono e heluhelu i ka ʻikepili mai DDR-SDRAM. Mālama ʻia ka ʻikepili i heluhelu ʻia ma 64-bit AXI format i loko o ka buffer kūloko. Ma hope o ka heluhelu ʻia ʻana o ka ʻikepili i koi ʻia a mālama ʻia i loko o ka buffer kūloko, hiki ke hoʻohana ʻia ka module un-packer. Hoʻopuka ka module un-packer i kēlā me kēia huaʻōlelo 64-bit i loko o ka lōʻihi o ka bit data output i koi ʻia no kēlā ala kikoʻī no ex.ampinā hoʻonohonoho ʻia ke kahawai ma ke ʻano he 32-bit ka laula o ka ʻikepili puka, e hoʻouna ʻia kēlā me kēia huaʻōlelo 64-bit ma ke ʻano he ʻelua huaʻōlelo 32-bit. No ke kahawai 1 he ala 24-bit, wehe ka un-packer i kēlā me kēia huaʻōlelo 64-bit i ka ʻikepili puka 24-bit. No ka mea, ʻaʻole ʻo 64 ka nui o 24, ʻo ka un-packer no ke kahawai heluhelu 1 e hui pū i kahi hui o ʻekolu mau huaʻōlelo 64-bit e hoʻohua i ʻewalu mau huaʻōlelo 24-bit. Hoʻopili kēia i ke kahawai heluhelu 1 e hiki ke hoʻokaʻawale ʻia nā bytes ʻikepili i noi ʻia e ka haku o waho e 8. Heluhelu i nā kaha 2, 3, a me 4 hiki ke hoʻonohonoho ʻia ma ke ʻano he 8-bit, 24bit, a me 32-bit ka laulā ʻikepili, ʻo ia hoʻi. hoʻoholo ʻia e g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH ka palena hoʻonohonoho honua. Inā hoʻonohonoho ʻia lākou ma ke ʻano he 24-bit, pili ka mea i ʻōlelo ʻia ma luna nei i kēlā me kēia o lākou. Akā inā hoʻonohonoho ʻia lākou ma ke ʻano he 8-bit a i ʻole 32-bit, ʻaʻohe mea paʻa e like me ka 64 ka nui o 32 a me 8. I kēia mau hihia, wehe ʻia kēlā me kēia huaʻōlelo 64-bit i ʻelua mau huaʻōlelo 32-bit a i ʻole 8 XNUMX. -mau huaʻōlelo ʻikepili bit.
E heluhelu i ka Channel 1 e wehe i nā huaʻōlelo ʻikepili 64-bit i heluhelu ʻia mai DDR-SDRAM a i 24-bit output data huaʻōlelo ma nā pūʻulu o nā huaʻōlelo 48 64-bit, ʻo ia ka manawa i loaʻa nā huaʻōlelo 48 64-bit i loko o ka buffer kūloko o ke kahawai heluhelu 1, hoʻomaka ka un-packer e wehe iā lākou e hāʻawi i ka ʻikepili puka 24-bit. Inā ʻoi aku ka liʻiliʻi o nā bytes ʻikepili i noi ʻia e heluhelu ma mua o 48 64-bit huaʻōlelo, hiki ke hoʻohana ʻia ka un-packer ma hope o ka heluhelu ʻana o ka ʻikepili piha mai ka DDR-SDRAM. Ma ke koena o ʻekolu mau kaila heluhelu, hoʻomaka ka un-packer e hoʻouna i ka ʻikepili heluhelu wale nō ma hope o ka heluhelu ʻana o ka helu paʻa i noi ʻia mai ka DDR-SDRAM.
Ke hoʻonohonoho ʻia kahi ala heluhelu no ka laula puka puka 24-bit, pono e hoʻopili ʻia ka helu heluhelu hoʻomaka me ka palena 24-bytes. Pono kēia no ka hoʻokō ʻana i ke kaohi ʻana o ka un-packer e wehe i kahi hui o ʻekolu mau huaʻōlelo 64-bit e hoʻopuka i nā huaʻōlelo 24-bit ʻewalu.
Hoʻopuka nā kahawai heluhelu a pau i ka mea heluhelu i hana ʻia i ka haku o waho ma hope o ka hoʻouna ʻia ʻana o nā bytes i noi ʻia i ka haku waho.
I ka hihia o nā ala kākau, pono ka haku o waho e hoʻokomo i ka ʻikepili i koi ʻia i ke kahawai. Lawe ke ala kākau i ka ʻikepili hoʻokomo a hoʻopaʻa iā lākou i loko o nā huaʻōlelo 64-bit a mālama iā lākou i loko o ka waihona kūloko. Ma hope o ka mālama ʻana i ka ʻikepili i koi ʻia, pono ka haku o waho e hāʻawi i ka noi kākau me ka helu hoʻomaka a me nā bytes e kākau. Ma ka sampMa muli o kēia mau mea hoʻokomo, ʻike ke ala kākau i ka haku o waho. Ma hope o kēia, hoʻopuka ke kahawai i nā hana kākau AXI e kākau i ka ʻikepili i mālama ʻia i DDR-SDRAM. Hoʻopuka nā kahawai kākau āpau i ka mea kākau i hana ʻia i ka haku o waho ke kākau ʻia nā bytes i noi ʻia i DDR-SDRAM. Ma hope o ka hāʻawi ʻia ʻana o kahi noi kākau i kekahi ala kākau, ʻaʻole pono e kākau ʻia nā ʻikepili hou i loko o ke kahawai kākau, a hiki i ka wā e hōʻike ʻia ai ka pau ʻana o ke kālepa o kēia manawa e ka ʻōlelo a wr_done_(x)_o
Hiki ke ho'onohonoho 'ia nā kaha 1 a me 2 ma ke 'ano he 8-bit, 24-bit, a me 32-bit ka laula o ka 'ikepili, i ho'oholo 'ia e g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH ka palena ho'onohonoho honua. Inā hoʻonohonoho ʻia lākou ma ke ʻano he 24-bit, a laila, ʻo nā bytes e kākau ʻia he nui o ka ʻewalu no ka mea e hoʻopaʻa ana ka packer kūloko i ʻewalu mau huaʻōlelo ʻikepili 24-bit e hana i ʻekolu mau huaʻōlelo ʻikepili 64-bit. Akā inā hoʻonohonoho ʻia lākou e like me 8-bit a i ʻole 32-bit, ʻaʻohe mea paʻa.
No ke kahawai 32-bit, pono e heluhelu ʻia ʻelua mau huaʻōlelo 32-bit. No kahi kanal 8-bit, pono e heluhelu ʻia nā huaʻōlelo 8-bit liʻiliʻi, no ka mea, ʻaʻohe padding i hāʻawi ʻia e ka module arbiter. Ma nā kahawai heluhelu a kākau a pau, ʻo ka hohonu o nā pale kūloko he nui o ka laulā ākea hōʻike. Ua helu ʻia ka hohonu buffer kūloko penei:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Aia, X = Helu kanal
Hoʻoholo ʻia ka laulā buffer kūloko e ka AXI data bus width, ʻo ia hoʻi, ka hoʻonohonoho hoʻonohonoho
UG0644 Hoʻoponopono Hoʻoponopono 5.0
12
DDR AXI Luna Hooponopono
Hoʻoholo ʻia ka laulā paʻa kūloko e ka AXI data bus width, ʻo ia hoʻi, ka hoʻonohonoho hoʻonohonoho g_AXI_DWIDTH.
Hana ʻia ka AXI heluhelu a kākau i nā hana e like me nā kikoʻī ARM AMBA AXI. Hoʻopaʻa ʻia ka nui o ke kālepa no kēlā me kēia hoʻoili ʻikepili i 64-bit. Hoʻokumu ka poloka i nā hana AXI o ka lōʻihi o ka pahū paʻa o 16 beats. E nānā pū ka poloka inā ʻaʻe kekahi pahu hoʻokahi i ka palena helu AXI o 4 KByte. Inā hele ka pahu hoʻokahi i ka palena 4 KByte, ua hoʻokaʻawale ʻia ka pahū i 2 pahū ma ka palena 4 KByte.
3.3
Nā ʻāpana hoʻonohonoho
Hōʻike ka papa ma lalo i nā ʻāpana hoʻonohonoho i hoʻohana ʻia i ka hoʻokō ʻana i ka lako o ka DDR AXI Arbiter. He mau palena maʻamau kēia a hiki ke hoʻololi ʻia ma muli o nā koi noi.
Papa 2 · Nā ʻāpana hoʻonohonoho
Inoa g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_rd_Channel1_Hizerontal_resolution G_CH_CHERNENTNTALL G_RY_CHANTNTALL G_SODALT G_DODTTALL G_DODTTH _Veide_data_width G_rd_Channel2_CEDA_CATA_CHOTA_CHOTA_CHOTA
wehewehe
AXI address bus width
AXI kaʻa kaʻa ʻikepili laula
E helu i ka laula kaʻa no ka heluhelu ʻana i loko o Channel 1, nāna e mālama i ka ʻikepili heluhelu AXI.
E helu i ka laula kaʻa no ka heluhelu ʻana i loko o Channel 2, nāna e mālama i ka ʻikepili heluhelu AXI.
E helu i ka laula kaʻa no ka heluhelu ʻana i loko o Channel 3, nāna e mālama i ka ʻikepili heluhelu AXI.
E helu i ka laula kaʻa no ka heluhelu ʻana i loko o Channel 4, nāna e mālama i ka ʻikepili heluhelu AXI.
E ʻōlelo i ka laulā kaʻa no ke kākau ʻana i ke kahawai ʻo Channel 1, kahi e mālama ai i ka ʻikepili kākau AXI.
E ʻōlelo i ka laulā kaʻa no ke kākau ʻana i ke kahawai ʻo Channel 2, kahi e mālama ai i ka ʻikepili kākau AXI.
Hōʻike kiʻiʻoniʻoni i ka hoʻonā ʻāpae no ka heluhelu ʻana i ke Kanal 1
Hōʻike kiʻiʻoniʻoni i ka hoʻonā ʻāpae no ka heluhelu ʻana i ke Kanal 2
Hōʻike kiʻiʻoniʻoni i ka hoʻonā ʻāpae no ka heluhelu ʻana i ke Kanal 3
Hōʻike kiʻiʻoniʻoni i ka hoʻonā ʻāpae no ka heluhelu ʻana i ke Kanal 4
Hōʻike kiʻiʻoniʻoni i ka ʻōlelo hoʻonā pae no ke kākau ʻana i ke Kanal 1
Hōʻike kiʻiʻoniʻoni i ka ʻōlelo hoʻonā pae no ke kākau ʻana i ke Kanal 2
Heluhelu i ke Kanal 1 ka laula bit pukana wikiō
Heluhelu i ke Kanal 2 ka laula bit pukana wikiō
Heluhelu i ke Kanal 3 ka laula bit pukana wikiō
Heluhelu i ke Kanal 4 ka laula bit pukana wikiō
Kākau i ke kahawai 1 wikiō Input bit laula.
Kākau i ke kahawai 2 wikiō Input bit laula.
ʻO ka hohonu o ka pale kūloko no ka heluhelu ʻana i ke Kanal 1 ma ke ʻano o ka helu o nā laina hōʻikeʻike. ʻO ka hohonu o ka pale ʻana he g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Hoʻoponopono Hoʻoponopono 5.0
13
DDR AXI Luna Hooponopono
3.4
Inoa g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
wehewehe
ʻO ka hohonu o ka pale kūloko no ka heluhelu ʻana i ke Kanal 2 ma ke ʻano o ka helu o nā laina hōʻikeʻike. ʻO ka hohonu o ka pale ʻana he g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
ʻO ka hohonu o ka pale kūloko no ka heluhelu ʻana i ke Kanal 3 ma ke ʻano o ka helu o nā laina hōʻikeʻike. ʻO ka hohonu o ka pale ʻana he g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
ʻO ka hohonu o ka pale kūloko no ka heluhelu ʻana i ke Kanal 4 ma ke ʻano o ka helu o nā laina hōʻikeʻike. ʻO ka hohonu o ka pale ʻana he g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Ka hohonu o ka pale kūloko no ke kākau ʻana i ke Kanal 1 ma ke ʻano o ka helu o nā laina hōʻikeʻike. ʻO ka hohonu o ka pale ʻana he g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Ka hohonu o ka pale kūloko no ke kākau ʻana i ke Kanal 2 ma ke ʻano o ka helu o nā laina hōʻikeʻike. ʻO ka hohonu o ka pale ʻana he g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Nā Kiʻikuhi manawa
Hōʻike ka kiʻi ma lalo nei i ka pilina o nā mea noi heluhelu a kākau, ka helu hoʻomanaʻo hoʻomaka, nā bytes e heluhelu a kākau i nā mea hoʻokomo mai ka haku o waho, heluhelu a kākau i ka hōʻoia, a heluhelu a kākau paha i nā hopena hoʻopau i hāʻawi ʻia e arbiter.
Kiʻi 5 · Kiʻi manawa no nā hōʻailona i hoʻohana ʻia i ke kākau ʻana/heluhelu ma o ka Interface AXI
UG0644 Hoʻoponopono Hoʻoponopono 5.0
14
DDR AXI Luna Hooponopono
Hōʻike ke kiʻi ma lalo nei i ka pilina ma waena o ka hoʻokomo ʻikepili kākau mai ka haku waho me ka hoʻokomo ʻikepili kūpono no nā kahawai kākau ʻelua. Kiʻi 6 · Kiʻikuhi manawa no ke kākau ʻana i loko o ka waihona kūloko
Hōʻike ke kiʻi ma lalo nei i ka pilina ma waena o ka puka ʻikepili heluhelu e pili ana i ka haku o waho a me ka puka ʻikepili kūpono no nā ala heluhelu a pau 2, 3, a me 4. Kiʻi 7 · Hoʻolālā manawa no ka ʻikepili i loaʻa ma o DDR AXI Arbiter no nā Kanal Heluhelu 2, 3 , a me 4
Hōʻike ke kiʻi ma lalo nei i ka pilina ma waena o ka puka ʻikepili heluhelu no ke Kanal 1 heluhelu inā ʻoi aku ka nui o g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION ma mua o 128 (ma kēia hihia = 256). Kiʻi 8 · Hōʻike manawa no ka ʻikepili i loaʻa ma o DDR AXI Arbiter Heluhelu i ke Kanal 1 (ʻoi aku ma mua o 128 bytes)
UG0644 Hoʻoponopono Hoʻoponopono 5.0
15
DDR AXI Luna Hooponopono
Hōʻike ke kiʻi ma lalo nei i ka pilina ma waena o ka puka ʻikepili heluhelu no ke Kanal heluhelu 1 ke emi ka g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION i ka 128 (ma kēia hihia = 64). Kiʻi 9 · Hōʻike Manawa no ka ʻikepili i loaʻa ma o DDR AXI Arbiter Heluhelu i ke Channel 1 (emi a i ʻole like me 128 bytes)
3.5
Papa hōʻike
Hāʻawi ʻia kahi papa hōʻike e nānā i ka hana o ka DDR Arbiter core. Hōʻike ka papa ma lalo nei i nā ʻāpana i hiki ke hoʻonohonoho ʻia e like me ka noi.
Papa 3 · Nā ʻāpana hoʻonohonoho Testbench
Inoa IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Hoʻokomo wehewehe file inoa no ke kiʻi e kākau ʻia ma ke kahawai 1 Input file inoa no ke kiʻi e kākau ʻia ma ke ala kākau 2 Ka laulā ʻikepili wikiō o ke kahawai heluhelu a kākau ʻia ʻO ka hoʻonā ʻākau o ke kiʻi e kākau ʻia a heluhelu ʻia e nā ala kākau a heluhelu ʻia Ka hoʻonā pololei o ke kiʻi e kākau ʻia a heluhelu ʻia e ke kākau a heluhelu nā kahawai
UG0644 Hoʻoponopono Hoʻoponopono 5.0
16
DDR AXI Luna Hooponopono
Hōʻike nā ʻanuʻu aʻe pehea e hoʻohana ʻia ai ka testbench e hoʻohālikelike i ke kumu ma o Libero SoC. 1. Ma ka pukaaniani Design Flow, e kaomi akau i ka Create SmartDesign a kaomi i ka Run e hana i kahi SmartDesign.
Kiʻi 10 · Hana i SmartDesign
2. E hoʻokomo i ka inoa o ka hoʻolālā hou e like me video_dma ma ka pahu kamaʻilio Create New SmartDesign a kaomi iā OK. Hana ʻia kahi SmartDesign, a hōʻike ʻia kahi canvas ma ka ʻākau o ka pane Design Flow.
Kiʻi 11 · Ka inoa ʻo SmartDesign
3. Ma ka pukaaniani Catalog, e hoʻonui i Solutions-Video a kauo-a-hoʻokuʻu i ka SF2 DDR Memory Arbiter ma ke kāwele SmartDesign.
UG0644 Hoʻoponopono Hoʻoponopono 5.0
17
DDR AXI Luna Hooponopono
Kiʻi 12 · DDR Memory Arbiter ma Libero SoC Catalog
Hōʻike ʻia ka DDR Memory Arbiter Core, e like me ka mea i hōʻike ʻia ma kēia kiʻi. Kaomi ʻelua i ke kumu no ka hoʻonohonoho ʻana i ka mea hoʻoponopono inā pono.
UG0644 Hoʻoponopono Hoʻoponopono 5.0
18
DDR AXI Luna Hooponopono
Kiʻi 13 · DDR Memory Arbiter Core ma SmartDesign Canvas
4. E koho i na awa a pau o ke kumu a me ka kaomi akau, a kaomi i ka Promote to Top Level, e like me ka hoike ana ma ka
UG0644 Hoʻoponopono Hoʻoponopono 5.0
19
DDR AXI Luna Hooponopono
4. E koho i na awa a pau o ke kumu a me ka kaomi akau, a kaomi i ka Promote to Top Level, e like me ka hoike ana ma keia kii. Kiʻi 14 · Hoʻolaha i ke koho kiʻekiʻe kiʻekiʻe
E hōʻoia i ka hoʻolaha ʻana i nā awa a pau i ka pae kiʻekiʻe ma mua o ke kaomi ʻana i ka ikona hoʻohua i loko o ka mea hana.
5. Kaomi i ka Generate Component icon ma ka SmartDesign toolbar, e like me ka mea i hōʻike ʻia ma kēia kiʻi.
UG0644 Hoʻoponopono Hoʻoponopono 5.0
20
DDR AXI Luna Hooponopono
5. Kaomi i ka Generate Component icon ma ka SmartDesign toolbar, e like me ka hōʻike ʻana ma kēia kiʻi. Hoʻokumu ʻia ka ʻāpana SmartDesign. Kiʻi 15 · Hoʻokumu i ka Component
6. E hoʻokele i View > Windows > Files. ʻO ka FileHōʻike ʻia ka pahu kamaʻilio. 7. E kaomi pololei i ka waihona simulation a kaomi i ka Import Files, e like me ka mea i hoikeia ma keia kii.
Kiʻi 16 · Import File
8. E lawe mai i ka hoʻoulu kiʻi file, hoʻokele a hoʻokomo i kekahi o kēia mau mea files a kaomi wehe.
UG0644 Hoʻoponopono Hoʻoponopono 5.0
21
DDR AXI Luna Hooponopono
8. E lawe mai i ka hoʻoulu kiʻi file, hoʻokele a hoʻokomo i kekahi o kēia mau mea files a kaomi wehe. a. A sample RGB_in.txt file Hāʻawi ʻia me ka testbench ma ke ala aʻe:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
E lawe mai i ka sample ho'āʻo bench hoʻokomo kiʻi, huli i ka sample testbench hoʻokomo kiʻi file, a kaomi iā Open, e like me ka mea i hōʻike ʻia ma kēia kiʻi. Kiʻi 17 · Kiʻi Hoʻokomo File Koho
b. No ka lawe ʻana i kekahi kiʻi ʻē aʻe, e nānā i ka waihona i loaʻa ke kiʻi i makemake ʻia file, a kaomi Wehe. ʻO ka hoʻoulu kiʻi i lawe ʻia mai file ua helu ʻia ma lalo o ka papa kuhikuhi simulation, e like me ka mea i hōʻike ʻia ma kēia kiʻi. Kiʻi 18 · Kiʻi Hoʻokomo File ma ka Papa kuhikuhi Hoʻohālikelike
9. E lawe mai i ka ddr BFM files. ʻelua files i like me
UG0644 Hoʻoponopono Hoʻoponopono 5.0
a
22
DDR AXI Luna Hooponopono
9. E lawe mai i ka ddr BFM files. ʻelua files i like me DDR BFM — ddr3.v a me ddr3_parameters.v ua hoolako ia me ka testbench ma keia ala: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Kaomi pololei i ka waihona hoʻoulu a koho i ka Import Files koho, a laila koho i ka BFM i ʻōlelo ʻia ma luna files. ʻO ka DDR BFM i lawe ʻia mai files ua helu ʻia ma lalo o ka stimulus, e like me ka mea i hōʻike ʻia ma kēia kiʻi. Kiʻi 19 · lawe ʻia mai File
10. E hoʻokele i File > Kau mai > 'ē a'e. Ka Import FileHōʻike ʻia ka pahu kamaʻilio. Kiʻi 20 · Hoʻokomo i ka Testbench File
11. E lawe mai i ka mea ho'āʻo a me ka mea MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf, a me mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
UG0644 Hoʻoponopono Hoʻoponopono 5.0
23
11.
DDR AXI Luna Hooponopono
Kiʻi 21 · Hoʻokomo i Testbench a me MSS Component Files
Kiʻi 22 · top_tb Hana ʻia
UG0644 Hoʻoponopono Hoʻoponopono 5.0
24
DDR AXI Luna Hooponopono
3.5.1
Hoʻohālike i ka MSS SmartDesign
Hōʻike kēia mau ʻōlelo aʻoaʻo pehea e hoʻohālikelike ai iā MSS SmartDesign:
1. Kaomi i ka ʻaoʻao Design Hierarchy a koho i ka Component mai ka papa inoa hāʻule i lalo. Hōʻike ʻia ka MSS SmartDesign i lawe ʻia.
2. E kaomi akau i ka mss_top ma lalo o ka Hana a kaomi i ka Open Component, e like me ka hoike ana ma keia kii. Hōʻike ʻia ka ʻāpana mss_top_sb_0.
Kiʻi 23 · Wehe Component
3. E kaomi akau i ka mea mss_top_sb_0 a kaomi i ka Configure, e like me ka hoike ana ma keia kii.
UG0644 Hoʻoponopono Hoʻoponopono 5.0
25
DDR AXI Luna Hooponopono
3. E kaomi akau i ka mea mss_top_sb_0 a kaomi i ka Configure, e like me ka hoike ana ma keia kii. Kiʻi 24 · Configure Component
Hōʻike ʻia ka puka makani MSS Configuration, e like me ka mea i hōʻike ʻia ma kēia kiʻi. Kiʻi 25 · MSS Configuration Window
4. E kaomi i ka Next ma o nā papa hoʻonohonoho a pau, e like me ka mea i hōʻike ʻia ma ke kiʻi aʻe.
UG0644 Hoʻoponopono Hoʻoponopono 5.0
26
DDR AXI Luna Hooponopono
4. E kaomi i ka Next ma o nā papa hoʻonohonoho a pau, e like me ka mea i hōʻike ʻia ma ke kiʻi aʻe. Kiʻi 26 · Nā ʻāpana hoʻonohonoho
Hoʻonohonoho ʻia ka MSS ma hope o ka hoʻonohonoho ʻana i ka pā Interrupts. Hōʻike kēia kiʻi i ka holomua o MSS Configuration. Kiʻi 27 · MSS Configuration Window Ma hope o ka Configuration
5. Kaomi aku ma hope o ka pau ʻana o ka hoʻonohonoho. Hōʻike ʻia ka pukaaniani Memory Map, e like me ka mea i hōʻike ʻia ma kēia kiʻi.
Kiʻi 28 · Palapala Hoʻomanaʻo
6. Kaomi i ka Finish.
7. Kaomi i ka Generate Component mai ka SmartDesign toolbar e hoʻopuka i ka MSS, e like me ka hōʻike ʻana ma ka
UG0644 Hoʻoponopono Hoʻoponopono 5.0
27
DDR AXI Luna Hooponopono
7. E kaomi i ka Generate Component mai ka SmartDesign toolbar e hana i ka MSS, e like me ka hoike ana ma keia kii. Kiʻi 29 · Hoʻokumu i ka Component
8. Ma ka pukaaniani Design Hierarchy, e kaomi akau i ka mss_top ma lalo o ka Hana a kaomi i Set As Root, e like me ka hoike ana ma keia kii. Kiʻi 30 · E hoʻonoho iā MSS ma ke kumu
9. Ma ka puka makani Design Flow, e hoʻonui i ka Verify Pre-synthesized Design ma lalo o Create Design, kaomi ʻākau
UG0644 Hoʻoponopono Hoʻoponopono 5.0
28
DDR AXI Luna Hooponopono
9. Ma ka puka makani Design Flow, e hoʻonui i ka Verify Pre-synthesized Design ma lalo o Create Design, kaomi pololei i ka Simulate a kaomi i ka Open Interactively. Hoʻohālike ia i ka MSS. Kiʻi 31 · Hoʻohālikelike i ka Hoʻolālā Pre-synthesized
10. Kaomi ʻAʻole inā hōʻike ʻia kahi leka makaʻala e hoʻopili i ka hoʻoulu ʻana o Testbench me MSS. 11. E pani i ka pukaaniani Modelsim ma hope o ka pau ʻana o ka simulation.
Kiʻi 32 · puka aniani hoʻohālike
UG0644 Hoʻoponopono Hoʻoponopono 5.0
29
DDR AXI Luna Hooponopono
3.5.2
Hoʻohālike i ka Testbench
Hōʻike kēia mau ʻōlelo aʻo pehea e hoʻohālikelike ai i ka testbench:
1. E koho i ka top_tb SmartDesign Testbench a kaomi i ka Generate Component mai ka SmartDesign toolbar e hana i ka testbench, e like me ka mea i hōʻike ʻia ma kēia kiʻi.
Kiʻi 33 · Hana ʻana i kahi ʻāpana
2. Ma ka pukaaniani Stimulus Hierarchy, kaomi ʻākau top_tb (top_tb.v) testbench file a kaomi Set as active stimulus. Hoʻohana ʻia ka hoʻoulu ʻana no ka top_tb testbench file.
3. Ma ka pukaaniani Stimulus Hierarchy, kaomi ʻākau top_tb (
UG0644 Hoʻoponopono Hoʻoponopono 5.0
) hoʻāʻo file a kaomi wehe
30
DDR AXI Luna Hooponopono
3. Ma ka pukaaniani Stimulus Hierarchy, kaomi ʻākau top_tb (top_tb.v) testbench file a kaomi Open Interactively mai Simulate Pre-Synth Design. Hoʻohālike kēia i ke kumu no hoʻokahi kiʻi. Kiʻi 34 · Hoʻohālikelike i ka hoʻolālā Pre-Synthesis
4. Inā hoʻopau ʻia ka simulation no ka palena manawa holo i ka DO file, hoʻohana i ke kauoha holo -all e hoʻopau i ka simulation. Ma hope o ka pau ʻana o ka simulation, hoʻokele i View > Files > hoʻohālike i view ke kiʻi puka pae hoʻāʻo file ma ka waihona hoʻohālike.
ʻO ka hoʻopuka ʻana o ka hoʻohālikelike ʻana i ka kikokikona e like me hoʻokahi kiʻi o ke kiʻi, mālama ʻia ma ka Read_out_rd_ch(x).txt kikokikona file ma muli o ke ala heluhelu i hoʻohana ʻia. Hiki ke hoʻololi i kēia i kiʻi a hoʻohālikelike ʻia me ke kiʻi kumu.
3.6
Hoʻohana waiwai
Hoʻokō ʻia ka poloka DDR Arbiter ma kahi M2S150T SmartFusion®2 System-on-Chip (SoC) FPGA ma ka
pūʻolo FC1152) a me PolarFire FPGA (MPF300TS_ES – 1FCG1152E pūʻolo).
Papa 4 · Hoʻohana waiwai no ka DDR AXI Arbiter
Nā kumuwaiwai DFF 4-hookomo LUTs MACC RAM1Kx18
Hoʻohana 2992 4493 0 20
(No:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Hoʻoponopono Hoʻoponopono 5.0
31
DDR AXI Luna Hooponopono
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 USA I loko o ka USA: +1 800-713-4113 Ma waho o ʻAmelika: +1 949-380-6100 Fax: +1 949-215-4996 Leka uila: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Ua mālama ʻia nā kuleana āpau. ʻO Microsemi a me ka Microsemi logo nā hōʻailona o Microsemi Corporation. ʻO nā hōʻailona ʻē aʻe āpau a me nā hōʻailona lawelawe ʻo ia ka waiwai o ko lākou mau mea nona.
ʻAʻole hana ʻo Microsemi i kahi palapala hōʻoia, hōʻike, a i ʻole hōʻoia e pili ana i ka ʻike i loko a i ʻole ke kūpono o kāna mau huahana a me kāna mau lawelawe no kekahi kumu, ʻaʻole hoʻi i manaʻo ʻo Microsemi i kekahi kuleana e puka mai ana mai ka noi a hoʻohana paha i kekahi huahana a kaapuni paha. ʻO nā huahana i kūʻai ʻia ma lalo nei a me nā huahana ʻē aʻe i kūʻai ʻia e Microsemi ua kau ʻia i ka hoʻāʻo liʻiliʻi a ʻaʻole pono e hoʻohana pū ʻia me nā mea hana koʻikoʻi a me nā noi. Manaʻo ʻia nā ʻōlelo kikoʻī a pau e hilinaʻi ʻia akā ʻaʻole i hōʻoia ʻia, a pono ka mea kūʻai aku e hana a hoʻopau i nā hana āpau a me nā hoʻāʻo ʻē aʻe o nā huahana, hoʻokahi a hui pū me, a i hoʻokomo ʻia i loko o nā huahana hopena. ʻAʻole hilinaʻi ka mea kūʻai aku i nā ʻikepili a me nā kikoʻī hana a i ʻole nā ʻāpana i hāʻawi ʻia e Microsemi. Na ka mea kūʻai aku e hoʻoholo kūʻokoʻa i ke kūpono o nā huahana a e hoʻāʻo a hōʻoia i ka like. Hāʻawi ʻia ka ʻike i hāʻawi ʻia e Microsemi ma lalo nei "e like me ia, ma hea" a me nā hewa āpau, a ʻo ka pilikia holoʻokoʻa e pili ana i ia ʻike me ka mea kūʻai aku. ʻAʻole hāʻawi ʻo Microsemi i nā kuleana patent, nā laikini, a i ʻole nā kuleana IP ʻē aʻe, inā e pili ana i ia ʻike ponoʻī a i ʻole kekahi mea i wehewehe ʻia e ia ʻike. ʻO ka ʻike i hāʻawi ʻia ma kēia palapala he kuleana ia iā Microsemi, a mālama ʻo Microsemi i nā hoʻololi i ka ʻike ma kēia palapala a i ʻole nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha.
Hāʻawi ʻo Microsemi Corporation (Nasdaq: MSCC) i kahi kōpili piha o nā semiconductor a me nā ʻōnaehana ʻōnaehana no ka aerospace & pale, kamaʻilio, kikowaena data a me nā mākeke ʻoihana. Loaʻa i nā huahana nā hana kiʻekiʻe a me ka radiation-hardened analog mixed-signal integrated circuits, FPGAs, SoCs a me ASICs; nā huahana hoʻokele mana; ka manawa a me nā mea hoʻonohonoho hoʻonohonoho a me nā hoʻonā manawa kūpono, e hoʻonohonoho ana i ka pae honua no ka manawa; nā mea hana leo; Nā hoʻonā RF; ʻāpana ʻokoʻa; ka mālama ʻana i nā ʻoihana a me nā hoʻonā kamaʻilio; nā ʻenehana palekana a me nā anti-t scalableampnā huahana; Nā hoʻonā Ethernet; Nā IC Power-over-Ethernet a me nā midspans; a me nā mana hoʻolālā maʻamau a me nā lawelawe. Aia ʻo Microsemi ma Aliso Viejo, Kaleponi, a he 4,800 mau limahana ma ka honua holoʻokoʻa. E aʻo hou ma www.microsemi.com.
50200644
UG0644 Hoʻoponopono Hoʻoponopono 5.0
32
Palapala / Punawai
 |
Microchip UG0644 DDR AXI Arbiter [pdf] Ke alakaʻi hoʻohana UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter |
